KR20020049387A - 고속 동작이 가능하고 순차적으로 2진 카운터 순서를 갖는카운터 회로 및 그 카운팅 방법 - Google Patents

고속 동작이 가능하고 순차적으로 2진 카운터 순서를 갖는카운터 회로 및 그 카운팅 방법 Download PDF

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Abstract

본 발명은 고속 동작이 가능하고 순차적으로 2진 카운터 순서를 갖는 카운터 회로 및 그 카운팅 방법에 대하여 기술된다. 카운터 회로는 제1 비트 발생 회로, 제2 비트 발생 회로, 제3 비트 발생 회로 및 제4 비트 발생 회로를 구비한다. 제1 비트 발생회로는 하나의 D-플립플롭을 구비하고, 클럭신호에 응답하여 클럭신호의 매 사이클마다 그 자신의 출력 값을 반전시켜 제1 비트 출력으로 발생한다. 제2 비트 발생 회로는 두 개의 D-플립플롭들을 구비하고, 클럭신호에 응답하여 클럭신호의 두 번째 사이클마다 그 자신의 출력 값을 반전시켜 제2 비트 출력으로 발생한다. 제3 비트 발생 회로는 네 개의 D-플립플롭들을 구비하고, 클럭신호에 응답하여 클럭신호의 네 번째 사이클마다 그 자신의 출력 값을 반전시켜 제3 비트 출력으로 발생한다. 제4 비트 발생 회로는 여덟 개의 D-플립플롭들을 구비하고, 클럭신호에 응답하여 클럭신호의 여덟 번째 사이클마다 그 자신의 출력 값을 반전시켜 제4 비트 출력으로 발생한다. 따라서, 본 발명의 카운터 회로는 비트 출력들이 거의 동일한 지연을 가지고 클럭신호의 한 사이클 안에 순차적인 2진 카운터 순서로 출력되고 출력되기 때문에, 시스템 동작 지연을 방지하여 시스템 성능을 향상시킬 수 있다.

Description

고속 동작이 가능하고 순차적으로 2진 카운터 순서를 갖는 카운터 회로 및 그 카운팅 방법{High speed counter having sequential binary order and the method thereof}
본 발명은 반도체 집적 회로에 관한 것으로서, 특히 고속 동작이 가능하고 순차적으로 2진 카운터 순서를 갖는 카운터 회로 및 그 카운팅 방법에 관한 것이다.
카운터는 입력 펄스에 따라 미리 정해진 순서대로 출력되는 레지스터를 말하는 데, 디지털 로직에서 가장 많이 사용된다. 카운터는 동기적으로 혹은 비동기적으로 동작한다. 비동기 카운터는 리플 카운터라고도 한다. 그 이유는 한 플립플롭의 출력이 다음 플립플롭의 입력으로 물결치듯 모든 플립플롭에 연속적으로 전달되기 때문이다.
도 1은 종래의 동기식 카운터 회로를 나타내는 도면이다. 동기식 카운터 회로(100)는 로직 신서사이저(logic synthesizer)를 통하여 구현된 것으로, 4 비트 카운터를 구성한다. 동기식 카운터 회로(100)는 클럭신호(CK)에 동기되어 동작하는 플립플롭들(101,102,103,104)과 가산기들(105,106)과 게이트 로직으로 구성된 조합로직부(110)를 포함한다. T-플립플롭(101)은 클럭신호(CK)에 토글(toggle)되어 그 출력을 비트<0>의 출력(OUT<0>)으로, 그리고 제1 가산기(105)의 입력으로 내보낸다. 비트<0>의 출력(OUT<0>)을 수신하는 제1 가산기(105)와 제1 가산기(106)의 캐리값을 수신하는 제2 가산기(106)의 동작에 따라 제1 D-플립플롭(102)과 제3 D-플립플롭(104)은 비트<1>의 출력(OUT<1>)과 비트<3>의 출력(OUT<3>)을 내보낸다. 제2 가산기(106)의 캐리값을 수신하는 배타적 논리합 게이트(107)의 출력에 따라 제2D-플립플롭(103)은 비트<2>의 출력(OUT<2>)을 내보낸다.
이 동기식 카운터 회로(100)의 동작에 따른 각 비트 출력들(OUT<0:3>)의 파형은 도 2와 같다. 도 2에서, 클럭신호(CK)의 주파수는 1㎓로 설정되어 있고, 비트<0>의 출력(OUT<0>), 비트<1>의 출력(OUT<1>), 비트<2>의 출력(OUT<2>), 그리고 비트<3>의 출력(OUT<3>)은 순차적으로 토글되어 비트 카운터를 증가시킨다. 그런데, 비트<3>의 출력 파형을 살펴보면, 이 시작점이 클럭신호(CK)의 시작점으로부터 약 11㎱ 정도 지연된다는 것을 볼 수 있다. 이는 조합로직부(110)의 동작에 따른 지연 때문에 나타나는 것인데, 동기식 카운터 회로(100)의 최대 동작 주파수를 결정하는 하나의 제한 요인으로 작용한다. 본 동기식 카운터 회로(100)의 동작 주파수는 특정조건하에서 시뮬레이션 결과 1㎓로 제한된다.
도 3은 종래의 비동기식 카운터 회로를 나타내는 도면이다. 비동기식 카운터 회로(300)는 다수개의 D-플립플롭들(301,302,303,304)로 구성되고, 제1 D-플립플롭(301)은 클럭신호(CK)에 동기되어 그 자신의 반전출력(QB)을 데이터 입력한다. 이후, 제1 플립플롭(301)의 출력(Q)은 제2 플립플롭(302)의 클럭(CK) 입력에, 그 제2 플립플롭(302)의 반전출력(QB)은 그 자신의 입력 데이터에 연결된다. 이와 같은 방법으로 제3 및 제4 플립플롭(303,304)이 연결되어, 제1 내지 제4 플립플롭(301,302,303,304)의 출력(Q)은 각각 비동기식 카운터 회로(300)의 비트 출력들(OUT<0:3>)이 된다.
도 4는 도 3의 비동기식 카운터 회로(300)의 동작 타이밍을 나타내는 도면이다. 이를 참조하면, 클럭신호(CK)는 2㎓의 주파수로 설정되어 있고 이에 대하여 비트 출력들(OUT<0:3>)은 순차적으로 비트 카운터를 증가시키면서 출력된다. 이 출력파형의 일부분인 A부분을 확대하여 나타내면 도 5와 같다. 미리 설정된 바와 같이, 클럭신호(CK)는 0.5㎱의 주기를 갖는다. 이에 대하여 순차적으로 발생되는 비트 출력들(OUT<0:3>) 중 MSB에 해당하는 비트<3>의 출력(OUT<3>)은 클럭신호의 시작점으로부터 클럭신호(CK)의 한 사이클을 벗어나는 영역에서 출력되는 것을 볼 수 있다. 이는 비동기식 카운터 회로의 상태가 MSB비트의 상태에 의해 최종적으로 결정되고 이로부터 일련의 동작들이 일어난다는 점을 비추어 보면 상당한 지연을 초래하게 된다.
도 6은 도 1의 동기식 카운터 회로(100)와 도 3의 비동기식 카운터 회로(300)의 한계를 극복하기 위해 사용되는 존슨 카운터 회로를 나타내는 도면이다. 존슨 카운터 회로(600)는 제1 내지 제4 D-플립플롭들(601,602,603,604)로 클럭신호(CK)가 동시에 입력되고, 제1 D-플립플롭(601)의 출력(Q)이 제2 플립플롭(602)의 데이터 입력(D)으로, 제2 D-플립플롭(602)의 출력(Q)이 제3 플립플롭(603)의 데이터 입력(D)으로, 제3 D-플립플롭(603)의 출력(Q)이 제4 플립플롭(604)의 데이터 입력(D)으로, 그리고 제4 D-플립플롭(604)의 반전출력(QB)이 제1 플립플롭(601)의 데이터 입력(D)으로 연결된다. 제1 내지 제4 플립플롭(601,602,603,604)의 출력들 각각은 존슨 카운터의 비트 출력들(<0:3>)이 된다.
도 7은 존슨 카운터 회로(600)의 카운터 순서를 나타내는 도면이다. 이를 참조하면, 카운터 순서는 0000 -> 1000 -> 1100 -> 1110 -> 1111 -> 0111 -> 0011 -> 0001 -> 0000 -> … 의 순서로 나타난다. 그런데, 이러한 존슨 카운터 회로의 출력순서를 순차적인 2진 카운터 순서 즉, 0000 -> 0001 -> 0010 -> 0011 -> 0100 -> 0101 -> … 순서로 구현하기 위해서는 일종의 조합 장치가 필요하게 된다. 왜냐하면, 순차적인 2진 카운터의 순서는 임의의 비트 출력 값을 헤아려 카운터 출력의 몇번째에 해당하는 지를 판단하게 하는 능력을 갖는 데, 시스템의 입장에서는 순차적인 2진 카운터 순서를 더 선호하기 때문이다. 존슨 카운터 회로(600)는 동기식 카운터 회로(100, 도 1)와 비동기식 카운터 회로(300, 도 3)에 비하여 그 동작 주파수가 높다고 하더라도 여분의 조합 장치를 더 필요로 하는 문제점을 지닌다.
그러므로. 고속 동작이 가능하면서 순차적인 2진 카운터 순서를 구현할 수 있는 카운터 회로가 요구된다.
본 발명의 목적은 고속 동작이 가능하면서 순차적인 2진 카운터 순서를 구현하는 카운터 회로를 제공하는 것이다.
본 발명의 다른 목적은 상기 카운터 회로의 카운팅 방법을 제공하는 것이다.
본 발명의 상세한 설명에서 사용되는 도면을 보다 충분히 이해하기 위하여, 각 도면의 간단한 설명이 제공된다.
도 1은 종래의 동기식 카운터 회로를 나타내는 도면이다.
도 2는 도 1의 동기식 카운터 회로의 동작 파형을 나타내는 도면이다.
도 3은 종래의 비동기식 카운터 회로를 나타내는 도면이다.
도 4는 도 3의 비동기식 카운터 회로의 동작 파형을 나타내는 도면이다.
도 5는 도 4의 A 부분을 확대한 도면이다.
도 6은 존슨 카운터 회로를 나타내는 도면이다.
도 7은 도 6의 존슨 카운터 회로의 카운터 순서를 나타내는 도면이다.
도 8은 본 발명에 따른 카운터 회로를 나타내는 도면이다.
도 9는 순차적 2진 카운터 순서를 나타내는 도면이다.
도 10은 도 8의 카운터 회로의 동작 파형을 나타내는 도면이다.
도 11은 도 10의 B 부분을 확대한 도면이다.
상기 목적을 달성하기 위한 본 발명의 순차적 2진 카운터 순서를 발생하는 카운터 회로는 클럭신호에 응답하여 상기 클럭신호의 매 사이클마다 그 자신의 출력 값을 반전시켜 제1 비트 출력으로 발생하는 제1 비트 발생 회로와, 상기 클럭신호에 응답하여 상기 클럭신호의 두 번째 사이클마다 그 자신의 출력 값을 반전시켜 제2 비트 출력으로 발생하는 제2 비트 발생 회로와, 상기 클럭신호에 응답하여 상기 클럭신호의 네 번째 사이클마다 그 자신의 출력 값을 반전시켜 제3 비트 출력으로 발생하는 제3 비트 발생 회로와, 상기 클럭신호에 응답하여 상기 클럭신호의 여덟 번째 사이클마다 그 자신의 출력 값을 반전시켜 제4 비트 출력으로 발생하는 제4 비트 발생 회로를 구비한다.
바람직하기로, 상기 제1 내지 제4 비트 발생 회로는 비트 출력의 반복되는 비트 수에 해당하는 D-플립플롭을 구비하는 데, 상기 제1 비트 발생 회로는 상기 클럭신호가 클럭에, 그 자신의 반전출력이 데이터에 입력되고 그 출력이 상기 제1 비트 출력이 되는 하나의 D-플립플롭을 구비한다. 상기 제2 비트 발생 회로는 2개의 D-플립플롭들을 구비하는 데, 상기 클럭신호가 클럭에, 상기 제2 비트 출력의 반전된 출력이 데이터에 입력되는 제1 D-플립플롭과, 상기 클럭신호가 클럭에, 상기 제1 D-플립플롭의 출력이 데이터에 입력되고 그 자신의 출력이 상기 제2 비트 출력이 되는 제2 D-플립플롭을 구비한다.
상기 제3 비트 발생 회로는 4개의 D-플립플롭들을 구비하는 데, 상기 클럭신호가 클럭에 연결되고 상기 제3 비트 출력의 반전된 출력이 데이터에 입력되는 제1 D-플립플롭과, 상기 클럭신호가 클럭에 연결되고 상기 제1 D-플립플롭의 출력이 데이터에 입력되는 제2 D-플립플롭과, 상기 클럭신호가 클럭에 연결되고 상기 제2 D-플립플롭의 출력이 데이터에 입력되는 제3 D-플립플롭과, 상기 클럭신호가 클럭에 연결되고 상기 제3 D-플립플롭의 출력이 데이터에 입력되고 그 자신의 출력이 상기 제3 비트 출력이 되는 제4 D-플립플롭을 구비한다.
상기 제4 비트 발생 회로는 8개의 D-플립플롭들을 구비하는 데, 상기 클럭신호가 클럭에 연결되고 상기 제4 비트 출력의 반전된 출력이 데이터에 입력되는 제1D-플립플롭과, 상기 클럭신호가 클럭에 연결되고 상기 제1 D-플립플롭의 출력이 데이터에 입력되는 제2 D-플립플롭과, 상기 클럭신호가 클럭에 연결되고 상기 제2 D-플립플롭의 출력이 데이터에 입력되는 제3 D-플립플롭과, 상기 클럭신호가 클럭에 연결되고 상기 제3 D-플립플롭의 출력이 데이터에 입력되는 제4 D-플립플롭과, 상기 클럭신호가 클럭에 연결되고 상기 제4 D-플립플롭의 출력이 데이터에 입력되는 제5 D-플립플롭과, 상기 클럭신호가 클럭에 연결되고 상기 제5 D-플립플롭의 출력이 데이터에 입력되는 제6 D-플립플롭과, 상기 클럭신호가 클럭에 연결되고 상기 제6 D-플립플롭의 출력이 데이터에 입력되는 제7 D-플립플롭과, 상기 클럭신호가 클럭에 연결되고 상기 제7 D-플립플롭의 출력이 데이터에 입력되고 그 자신의 출력이 상기 제4 비트 출력이 되는 제8 D-플립플롭을 구비한다,
상기 제1 내지 제4 비트 발생 회로들은 상기 D-플립플롭 대신에 클럭신호에 응답하여 상기 각각의 비트 출력를 저장하는 레지스터로 구성된다.
상기 다른 목적을 달성하기 위한 본 발명의 순차적 2진 카운터 순서를 구현하는 카운팅 방법은 클럭신호에 응답하여 상기 클럭신호의 매 사이클마다 그 자신의 출력 값을 반전시켜 제1 비트 출력으로 발생하는 단계와, 상기 클럭신호에 응답하여 상기 클럭신호의 두 번째 사이클마다 그 자신의 출력 값을 반전시켜 제2 비트 출력으로 발생하는 단계와, 상기 클럭신호에 응답하여 상기 클럭신호의 네 번째 사이클마다 그 자신의 출력 값을 반전시켜 제3 비트 출력으로 발생하는 단계와, 상기 클럭신호에 응답하여 상기 클럭신호의 여덟 번째 사이클마다 그 자신의 출력 값을 반전시켜 제4 비트 출력으로 발생하는 단계를 구비한다.
이와 같은 본 발명에 의하면, 비트 출력들이 순차적 2진 카운터 순서를 출력되고, 또한 거의 동일한 지연을 가지고 클럭신호의 한 사이클 안에 출력되기 때문에, 시스템 동작 지연을 방지하여 시스템 성능을 향상시킬 수 있다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 대하여, 동일한 참조부호는 동일한 부재임을 나타낸다.
도 8은 본 발명의 카운터 회로를 나타내는 도면이다. 카운터 회로(800)는 순차적 2진 카운터 순서를 구현하는 것으로, 제1 비트 발생 회로(810), 제2 비트 발생 회로(820), 제3 비트 발생 회로(830) 및 제4 비트 발생 회로(840)를 포함한다. 제1 비트 발생 회로(810), 제2 비트 발생 회로(820), 제3 비트 발생 회로(830) 및 제4 비트 발생 회로(840)는 리셋 신호(RN)에 의해 초기 출력 값들이 0으로 리셋되고, 이 후의 동작은 도 9에 도시되어 있는 순차적 2진 카운터 순서로 동작한다. 도 9를 살펴보면, 비트 출력<3:0>의 순서는 0000 -> 0001 -> 0010 -> 0011 -> … 의 순서로 나타난다. 구체적으로 세분하면, 비트<0>의 출력은 0->1->0->1-> …의 순서로, 비트<1>의 출력은 0->0->1->1->0->0->1->1-> … 의 순서로, 비트<2>의 출력은 0->0->0->0->1->1->1->1->0->0->0->0 -> …의 순서로, 그리고, 비트<3>의 출력은 0->0->0->0->0->0->0->0->1->1->1->1->1->1->1->1->0->0->0->0->0->0->0->0-> … 의 순서로 나타난다.
도 8로 돌아가서, 제1 비트 발생 회로(810)는 1 비트마다 변하는 비트<0>의 출력을 구현한 회로이고, 제2 비트 발생 회로(820)는 2 비트 마다 변하는 비트<1>의 출력을 구현한 회로이고, 제3 비트 발생 회로(830)는 4 비트 마다 변하는 비트<2>의 출력을 구현한 회로이고, 그리고 제4 비트 발생 회로(840)는 8 비트 마다 변하는 비트<3>의 출력을 구현한 회로이다. 제1 비트 발생 회로(810)는 하나의 D-플립플롭(811)으로 구성되고, 클럭신호(CK)에 응답하여 그 자신의 반전출력(QB)이 데이터(D)로 입력되고 그 출력(Q)은 비트<0>의 출력이 된다. 비트<0>의 출력은 클럭신호(CK)의 각 사이클마다 그 출력 값이 바뀌어 저장된다. 그리하여, 도 9에서 보여준 바와 같이, 비트<0>의 출력은 0 -> 1 -> 0 -> 1 -> …의 순서로 출력된다.
제2 비트 발생 회로(820)는 제1 D-플립플롭(821)과 제2 D-플립플롭(822)으로 구성되는 데, 클럭신호(CK)에 응답하여 제2 플립플롭(822)의 반전출력(QB)이 제1 D-플립플롭(821)의 데이터(D)로 입력되고 제1 플립플롭(821)의 출력(Q)은 제2 플립플롭(822)의 데이터(D)로 입력된다. 제2 플립플롭(822)의 출력은 비트<1>의 출력이 된다. 비트<1>의 출력은 클럭신호(CK)의 두 번째 사이클마다 그 값이 바뀌어 저장되어 클럭신호(CK)의 사이클마다 0->0->1->1->0->0->1->1-> … 의 순서로 출력된다.
제3 비트 발생 회로(830)는 4개의 D-플립플롭들(831,832,833,834)로 구성되고, 클럭신호(CK)에 응답하여 제4 플립플롭(834)의 반전출력(QB)이 제1 D-플립플롭(831)의 데이터(D)로, 제1 플립플롭(831)의 출력(Q)은 제2 플립플롭(832)의 데이터(D)로, 제2 플립플롭(832)의 출력(Q)은 제3 플립플롭(833)의 데이터(D)로, 그리고 제3 플립플롭(833)의 출력(Q)은 제4 플립플롭(834)의 데이터(D)로 입력된다. 제4 플립플롭(834)의 출력은 비트<2>의 출력이 된다. 비트<2>의출력은 클럭신호(CK)의 네 번째 사이클 마다 그 값이 바뀌어 저장되어, 클럭신호(CK)의 사이클마다 0->0->0->0->1->1->1->1->0->0->0->0-> …의 순서로 출력된다.
제4 비트 발생 회로(840)는 8개의 D-플립플롭들(841,842,…,848)로 구성되고, 클럭신호(CK)에 응답하여 제8 플립플롭(848)의 반전출력(QB)이 제1 D-플립플롭(841)의 데이터(D)로, 제1 플립플롭(841)의 출력(Q)은 제2 플립플롭(842)의 데이터(D)로, 제2 플립플롭(842)의 출력(Q)은 제3 플립플롭(843)의 데이터(D)로, 제3 플립플롭(843)의 출력(Q)은 제4 플립플롭(834)의 데이터(D)로, 제4 플립플롭(844)의 출력(Q)은 제5 플립플롭(845)의 데이터(D)로, 제5 플립플롭(845)의 출력(Q)은 제6 플립플롭(846)의 데이터(D)로, 제6 플립플롭(846)의 출력(Q)은 제7 플립플롭(847)의 데이터(D)로, 그리고 제7 플립플롭(847)의 출력(Q)은 제8 플립플롭(848)의 데이터(D)로 입력된다. 제8 플립플롭(848)의 출력은 비트<3>의 출력이 된다. 비트<3>의 출력은 클럭신호(CK)의 여덟 번째 사이클마다 그 값이 바뀌어 저장되어, 클럭신호(CK)의 사이클마다 0->0->0->0->0->0->0->0->1->1->1->1->1->1->1->1->0->0->0->0->0->0->0->0-> … 의 순서로 출력된다.
따라서, 제1 내지 제4 비트 발생 회로(810,820,830,840)는 도 9의 순차적 2진 카운터 순서를 만족하는 비트 출력들을 내보낸다.
도 10은 도 8의 카운터 회로(800)의 동작 파형을 나타내는 도면이다. 클럭신호(CK)는 2㎓의 주파수로 설정되어 있고 이에 대하여 비트 출력들<0:3>은 순차적으로 비트 카운터를 증가시키면서 출력된다. 비트<3>의 출력 파형을 살펴보면, 이 시작점은 클럭신호(CK)의 시작점으로부터 약 8㎱ 정도 지연된다는 것을 볼 수 있는 데, 이는 종래의 동기식 카운터 회로(100, 도 1)의 동작 파형을 나타내는 도 2에서의 비트 출력(OUT<3>) 지연 11㎱과 비교했을 때 3㎱ 정도 빠르다.
그리고, 출력파형의 일부분인 B 부분을 확대하여 나타내면 도 11을 살펴보면, 0.5㎱의 주기의 클럭신호(CK)에 대하여 순차적으로 발생되는 비트 출력들<0:3>은 클럭신호(CK)의 시작점으로부터 클럭신호(CK)의 한 사이클 안에 출력되는 것을 볼 수 있다. 이는 종래의 비동기식 카운터 회로(300, 도 3)에서 MSB에 해당하는 제4 비트 출력(OUT<3>)이 클럭신호(CK)의 시작점으로부터 클럭신호(CK)의 한 사이클을 벗어나는 영역에서 출력되기 때문에 상당히 지연되던 시스템 동작에 반하여, 본 발명의 카운터 회로(800)는 비트 출력들<3:0>이 거의 동일한 지연을 가지고 클럭신호(CK)의 한 사이클 안에 출력되기 때문에 시스템 동작 지연이 방지되어 시스템 성능이 향상될 수 있다.
본 발명은 도면에 도시된 일 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 즉, 본 발명에서는 4 비트 카운터 회로를 예로 들어 설명하고 있으나, 이외 다양한 비트 수로 구성되는 카운터 회로에 대해서도 적용이 가능하다. 또한, 각각의 비트 발생 회로는 비트 출력의 반복되는 비트 수에 해당하는 D-플립플롭을 구비하는 것으로 설명하고 있으나, D-플립플롭 대신에 클럭신호에 응답하여 데이터를 저장할 수 있는 레지스터로 구현될 수 있음은 물론니다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.
상술한 본 발명의 카운터 회로에 의하면, 비트 출력들이 순차적 2진 카운터 순서로 출력되고, 또한 거의 동일한 지연을 가지고 클럭신호의 한 사이클 안에 출력되기 때문에, 시스템 동작 지연이 방지되어 시스템 성능이 향상될 수 있다.

Claims (10)

  1. 순차적 2진 카운터 순서를 발생하는 카운터 회로에 있어서,
    클럭신호에 응답하여 상기 클럭신호의 매 사이클마다 그 자신의 출력 값을 반전시켜 제1 비트 출력으로 발생하는 제1 비트 발생 회로;
    상기 클럭신호에 응답하여 상기 클럭신호의 두 번째 사이클마다 그 자신의 출력 값을 반전시켜 제2 비트 출력으로 발생하는 제2 비트 발생 회로;
    상기 클럭신호에 응답하여 상기 클럭신호의 네 번째 사이클마다 그 자신의 출력 값을 반전시켜 제3 비트 출력으로 발생하는 제3 비트 발생 회로; 및
    상기 클럭신호에 응답하여 상기 클럭신호의 여덟 번째 사이클마다 그 자신의 출력 값을 반전시켜 제4 비트 출력으로 발생하는 제4 비트 발생 회로를 구비하는 것을 특징으로 하는 카운터 회로.
  2. 제1항에 있어서, 상기 제1 비트 발생 회로는
    상기 클럭신호가 클럭에, 그 자신의 반전출력이 데이터에 입력되고 그 출력이 상기 제1 비트 출력이 되는 D-플립플롭을 구비하는 것을 특징으로 하는 카운터 회로.
  3. 제1항에 있어서, 상기 제1 비트 발생 회로는
    상기 클럭신호에 응답하여 상기 제1 비트 출력을 저장하는 레지스터를 구비하는 것을 특징으로 하는 카운터 회로.
  4. 제1항에 있어서, 상기 제2 비트 발생 회로는
    상기 클럭신호가 클럭에, 상기 제2 비트 출력의 반전된 출력이 데이터에 입력되는 제1 D-플립플롭;
    상기 클럭신호가 클럭에, 상기 제1 D-플립플롭의 출력이 데이터에 입력되고 그 자신의 출력이 상기 제2 비트 출력이 되는 제2 D-플립플롭을 구비하는 것을 특징으로 하는 카운터 회로.
  5. 제1항에 있어서, 상기 제2 비트 발생 회로는
    상기 클럭신호에 응답하여 상기 제2 비트 출력을 저장하는 레지스터를 구비하는 것을 특징으로 하는 카운터 회로.
  6. 제1항에 있어서, 상기 제3 비트 발생 회로는
    상기 클럭신호가 클럭에, 상기 제3 비트 출력의 반전된 출력이 데이터에 입력되는 제1 D-플립플롭;
    상기 클럭신호가 클럭에, 상기 제1 D-플립플롭의 출력이 데이터에 입력되는 제2 D-플립플롭;
    상기 클럭신호가 클럭에, 상기 제2 D-플립플롭의 출력이 데이터에 입력되는 제3 D-플립플롭;
    상기 클럭신호가 클럭에, 상기 제3 D-플립플롭의 출력이 데이터에 입력되고 그 자신의 출력이 상기 제3 비트 출력이 되는 제4 D-플립플롭을 구비하는 것을 특징으로 하는 카운터 회로.
  7. 제1항에 있어서, 상기 제3 비트 발생 회로는
    상기 클럭신호에 응답하여 상기 제3 비트 출력을 저장하는 레지스터를 구비하는 것을 특징으로 하는 카운터 회로.
  8. 제1항에 있어서, 상기 제4 비트 발생 회로는
    상기 클럭신호가 클럭에, 상기 제4 비트 출력의 반전된 출력이 데이터에 입력되는 제1 D-플립플롭;
    상기 클럭신호가 클럭에, 상기 제1 D-플립플롭의 출력이 데이터에 입력되는 제2 D-플립플롭;
    상기 클럭신호가 클럭에, 상기 제2 D-플립플롭의 출력이 데이터에 입력되는 제3 D-플립플롭;
    상기 클럭신호가 클럭에, 상기 제3 D-플립플롭의 출력이 데이터에 입력되는 제4 D-플립플롭;
    상기 클럭신호가 클럭에, 상기 제4 D-플립플롭의 출력이 데이터에 입력되는 제5 D-플립플롭;
    상기 클럭신호가 클럭에, 상기 제5 D-플립플롭의 출력이 데이터에 입력되는 제6 D-플립플롭;
    상기 클럭신호가 클럭에, 상기 제6 D-플립플롭의 출력이 데이터에 입력되는 제7 D-플립플롭;
    상기 클럭신호가 클럭에, 상기 제7 D-플립플롭의 출력이 데이터에 입력되고 그 자신의 출력이 상기 제4 비트 출력이 되는 제8 D-플립플롭을 구비하는 것을 특징으로 하는 카운터 회로.
  9. 제1항에 있어서, 상기 제4 비트 발생 회로는
    상기 클럭신호에 응답하여 상기 제4 비트 출력을 저장하는 레지스터를 구비하는 것을 특징으로 하는 카운터 회로.
  10. 순차적 2진 카운터 순서를 구현하는 카운팅 방법에 있어서,
    클럭신호에 응답하여 상기 클럭신호의 매 사이클마다 그 자신의 출력 값을 반전시켜 제1 비트 출력으로 발생하는 단계;
    상기 클럭신호에 응답하여 상기 클럭신호의 두 번째 사이클마다 그 자신의출력 값을 반전시켜 제2 비트 출력으로 발생하는 단계;
    상기 클럭신호에 응답하여 상기 클럭신호의 네 번째 사이클마다 그 자신의 출력 값을 반전시켜 제3 비트 출력으로 발생하는 단계; 및
    상기 클럭신호에 응답하여 상기 클럭신호의 여덟 번째 사이클마다 그 자신의 출력 값을 반전시켜 제4 비트 출력으로 발생하는 단계를 구비하는 것을 특징으로 하는 카운팅 방법.
KR1020000078545A 2000-12-19 2000-12-19 고속 동작이 가능하고 순차적으로 2진 카운터 순서를 갖는카운터 회로 및 그 카운팅 방법 KR20020049387A (ko)

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