JP2012204564A - Semiconductor element and semiconductor element manufacturing method - Google Patents

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Abstract

PROBLEM TO BE SOLVED: To provide a semiconductor element and a semiconductor element manufacturing method which can reduce contact resistance between a drain electrode and a drain layer.SOLUTION: A semiconductor element comprises: a drain layer of a first conductivity type; a drift layer of the first conductivity type formed on the drain layer; a base layer of a second conductivity type selectively formed on the drift layer; a source layer of a first conductivity type selectively formed on the base layer; a gate electrode formed across the drift layer, the base layer and the source layer via a gate insulation film; a source electrode electrically connected with the base layer and the source layer; and a drain electrode that is formed in a first trench penetrating the drift layer with at least a part of a bottom reaching the drain layer and electrically connected with the drain layer. At the bottom of the drain electrode, convexoconcave is formed.

Description

本発明の実施形態は、半導体素子及び半導体素子の製造方法に関する。   Embodiments described herein relate generally to a semiconductor device and a method for manufacturing a semiconductor device.

従来の半導体素子（例えば、ＭＯＳＦＥＴ）には、ドレイン電極のコンタクト抵抗を低減するために、ドレイン領域に複数の溝を形成した後、該複数の溝に金属膜を埋め込んでドレイン電極したものがある（例えば、特許文献１参照）。複数の溝に埋め込んだ金属膜をドレイン電極とすることで、ドレイン電極とドレイン層との接触面積が増大し、ドレイン電極とドレイン層とのコンタクト抵抗を低減することができる。   Some conventional semiconductor elements (eg, MOSFETs) have a plurality of grooves formed in the drain region and then a metal film embedded in the plurality of grooves to reduce the contact resistance of the drain electrode. (For example, refer to Patent Document 1). By using the metal film embedded in the plurality of grooves as the drain electrode, the contact area between the drain electrode and the drain layer is increased, and the contact resistance between the drain electrode and the drain layer can be reduced.

特開平５−１１００７７号JP-A-5-110077

しかしながら、半導体基板上に半導体素子を形成する場合、半導体基板上の位置によってプロセス条件にばらつきが生じるのが通常である。例えば、半導体基板上の位置によって、ドレイン層上に形成されるドリフト層の厚みやドライエッチング時のエッチングレートにばらつきがあると、トレンチの底部がドレイン層にまで到達せずに、該トレンチ内に形成されたドレイン電極とドリフト層とのコンタクト抵抗が増加してしまう虞がある。   However, when forming a semiconductor element on a semiconductor substrate, process conditions usually vary depending on the position on the semiconductor substrate. For example, when the thickness of the drift layer formed on the drain layer and the etching rate during dry etching vary depending on the position on the semiconductor substrate, the bottom of the trench does not reach the drain layer and enters the trench. The contact resistance between the formed drain electrode and the drift layer may increase.

本発明の実施形態は、縦型の半導体素子及びその製造方法において、ドレイン電極とドレイン層とのコンタクト抵抗を低減できる半導体素子及び半導体素子の製造方法を提供する。   Embodiments of the present invention provide a semiconductor device and a method for manufacturing the semiconductor device that can reduce the contact resistance between the drain electrode and the drain layer in the vertical semiconductor device and the method for manufacturing the same.

実施形態の半導体素子は、第１導電型のドレイン層と、ドレイン層上に形成された第１導電型のドリフト層と、ドリフト層上に選択的に形成された第２導電型のベース層と、ベース層上に選択的に形成された第１導電型のソース層と、ゲート絶縁膜を介して、ドリフト層、ベース層及びソース層に跨って形成されたゲート電極と、ベース層及びソース層に電気的に接続されたソース電極と、ドリフト層を貫通して、底部の少なくとも一部がドレイン層にまで達する第１のトレンチ内に形成され、ドレイン層と電気的に接続されたドレイン電極と、を備え、底部には、凹凸が形成されている。   The semiconductor element of the embodiment includes a first conductivity type drain layer, a first conductivity type drift layer formed on the drain layer, and a second conductivity type base layer selectively formed on the drift layer, A source layer of a first conductivity type selectively formed on the base layer, a gate electrode formed across the drift layer, the base layer, and the source layer via the gate insulating film, and the base layer and the source layer A source electrode electrically connected to the drain layer, a drain electrode penetrating the drift layer and formed in a first trench with at least a portion of the bottom reaching the drain layer, and electrically connected to the drain layer; Are formed on the bottom.

第１の実施形態に係る半導体素子の模式断面図である。1 is a schematic cross-sectional view of a semiconductor element according to a first embodiment. 第１の実施形態に係る半導体素子の製造工程の説明図である。It is explanatory drawing of the manufacturing process of the semiconductor element which concerns on 1st Embodiment. 第１の実施形態に係る半導体素子の製造工程の説明図である。It is explanatory drawing of the manufacturing process of the semiconductor element which concerns on 1st Embodiment. 第１の実施形態に係る半導体素子の製造工程の説明図である。It is explanatory drawing of the manufacturing process of the semiconductor element which concerns on 1st Embodiment. 第１の実施形態に係る半導体素子の製造工程の説明図である。It is explanatory drawing of the manufacturing process of the semiconductor element which concerns on 1st Embodiment. 第１の実施形態に係る半導体素子の製造工程の説明図である。It is explanatory drawing of the manufacturing process of the semiconductor element which concerns on 1st Embodiment. 第１の実施形態に係る半導体素子の製造工程の説明図である。It is explanatory drawing of the manufacturing process of the semiconductor element which concerns on 1st Embodiment. 第１の実施形態に係る半導体素子の製造工程の説明図である。It is explanatory drawing of the manufacturing process of the semiconductor element which concerns on 1st Embodiment. トレンチパターンを示す図である。It is a figure which shows a trench pattern. トレンチパターンを示す図である。It is a figure which shows a trench pattern. 第２の実施形態に係る半導体素子の模式断面図である。It is a schematic cross section of the semiconductor element which concerns on 2nd Embodiment. 第２の実施形態に係る半導体素子の製造工程の説明図である。It is explanatory drawing of the manufacturing process of the semiconductor element which concerns on 2nd Embodiment. 第２の実施形態に係る半導体素子の製造工程の説明図である。It is explanatory drawing of the manufacturing process of the semiconductor element which concerns on 2nd Embodiment. 第２の実施形態に係る半導体素子の製造工程の説明図である。It is explanatory drawing of the manufacturing process of the semiconductor element which concerns on 2nd Embodiment. 第２の実施形態に係る半導体素子の製造工程の説明図である。It is explanatory drawing of the manufacturing process of the semiconductor element which concerns on 2nd Embodiment. 第２の実施形態に係る半導体素子の製造工程の説明図である。It is explanatory drawing of the manufacturing process of the semiconductor element which concerns on 2nd Embodiment. 第２の実施形態に係る半導体素子の製造工程の説明図である。It is explanatory drawing of the manufacturing process of the semiconductor element which concerns on 2nd Embodiment. その他の実施形態に係る半導体素子の模式断面図である。It is a schematic cross section of the semiconductor device concerning other embodiments.

以下、図面を参照して、各実施形態について説明するが、半導体素子として縦型ＭＯＳＦＥＴを例に説明する。   Hereinafter, each embodiment will be described with reference to the drawings. A vertical MOSFET will be described as an example of a semiconductor element.

（第１の実施形態）
図１は、第１の実施形態に係る半導体素子１００の模式断面図である。以下、図１を参照して、第１の実施形態に係る半導体素子１００の構造について説明する。なお、半導体素子１００には、大きく分けてゲート電極１７を形成する領域（以下、領域Ａと称する）と、ドレイン電極２１を形成する領域（以下、領域Ｂと称する）とを有する。 (First embodiment)
FIG. 1 is a schematic cross-sectional view of a semiconductor element 100 according to the first embodiment. Hereinafter, the structure of the semiconductor element 100 according to the first embodiment will be described with reference to FIG. The semiconductor element 100 is roughly divided into a region where the gate electrode 17 is formed (hereinafter referred to as region A) and a region where the drain electrode 21 is formed (hereinafter referred to as region B).

（半導体素子１００の構造）
第１の実施形態に係る半導体素子１００は、ドレイン層としてのｎ＋型半導体基板１１上に、ドリフト層としてのｎ−型エピタキシャル層１２、ベース層としてのｐ型不純物拡散層１３、ソース層としてのｎ＋型不純物拡散層１４が同順に積層された構成を有する。 (Structure of the semiconductor element 100)
The semiconductor element 100 according to the first embodiment includes an n − type epitaxial layer 12 as a drift layer, a p type impurity diffusion layer 13 as a base layer, and a source layer on an n + type semiconductor substrate 11 as a drain layer. N + -type impurity diffusion layers 14 are stacked in the same order.

さらに、半導体素子１００には、ｎ＋型不純物拡散層１４及びｐ型不純物拡散層１３を貫通して、底部がｎ−型エピタキシャル層１２内にまで達するトレンチ状の酸化膜１６及びゲート電極１７が設けられる。また、半導体素子１００には、底部がｎ−型エピタキシャル層１２とｎ＋型半導体基板１１との界面にまで達するトレンチ状のドレイン電極２１が設けられる。 Further, the semiconductor element 100 includes a trench-like oxide film 16 and a gate electrode 17 that penetrate through the n + -type impurity diffusion layer 14 and the p-type impurity diffusion layer 13 and reach the bottom of the n − -type epitaxial layer 12. Provided. Further, the semiconductor element 100 is provided with a trench-like drain electrode 21 whose bottom reaches the interface between the n − type epitaxial layer 12 and the n + type semiconductor substrate 11.

ドレイン電極２１の底部には複数の凹凸が規則的に形成されており、ドレイン電極２１とｎ＋型半導体基板１１とが電気的に接触する面積がより広くなっている。すなわち、ドレイン電極２１とｎ＋型半導体基板１１とのコンタクト抵抗を効果的に低減できる形状となっている。 A plurality of irregularities are regularly formed at the bottom of the drain electrode 21, and the area where the drain electrode 21 and the n + type semiconductor substrate 11 are in electrical contact is wider. That is, the contact resistance between the drain electrode 21 and the n + type semiconductor substrate 11 can be effectively reduced.

また、ドレイン電極２１の底部に複数の凹凸を規則的に形成しているため、ｎ−型エピタキシャル層１２の厚み等にばらつきがあってもドレイン電極２１とｎ＋型半導体基板１１とのコンタクト抵抗を確保することが容易となりプロセスウィンドウ（設計上の許容範囲）を広げることができる。なお、ドレイン電極２１の底部に形成された凹凸の高低差Ｌは、コンタクト抵抗を低減する観点から、１００ｎｍ以上とすることが好ましい。 Further, since a plurality of irregularities are regularly formed at the bottom of the drain electrode 21, the contact resistance between the drain electrode 21 and the n + type semiconductor substrate 11 even if the thickness of the n − type epitaxial layer 12 varies. It becomes easy to secure the process window, and the process window (design tolerance) can be widened. Note that the height difference L of the unevenness formed on the bottom of the drain electrode 21 is preferably 100 nm or more from the viewpoint of reducing contact resistance.

ゲート電極１７上には、ゲート電極１７を覆う層間絶縁膜（例えば、酸化シリコン）１８が設けられる。また、ゲート電極１７間のｐ型不純物拡散層１３内には、ｐ＋型コンタクト層１９が設けられる。層間絶縁膜１８上及びｐ＋型コンタクト層１９上には、ｐ型不純物拡散層１３及びｎ＋型不純物拡散層１４と電気的に接続されるソース電極（例えば、アルミニウム）２０が設けられる。なお、ソース電極２０の材料がアルミニウムの場合、ソース電極２０下にバリアメタル（例えば、チタン系メタル（Ｔｉ、ＴｉＮ、ＴｉＷ））を設けることが好ましい。 On the gate electrode 17, an interlayer insulating film (for example, silicon oxide) 18 covering the gate electrode 17 is provided. A p + type contact layer 19 is provided in the p type impurity diffusion layer 13 between the gate electrodes 17. On the interlayer insulating film 18 and the p + -type contact layer 19, a source electrode (for example, aluminum) 20 that is electrically connected to the p-type impurity diffusion layer 13 and the n + -type impurity diffusion layer 14 is provided. When the material of the source electrode 20 is aluminum, it is preferable to provide a barrier metal (for example, titanium-based metal (Ti, TiN, TiW)) under the source electrode 20.

（半導体素子１００の製造工程）
図２〜図８は、第１の実施形態に係る半導体素子１００の製造工程の説明図である。以下、図２〜図８を参照して半導体素子１００の製造工程について説明する。なお、図２〜図８において、領域Ａは、ゲート電極１７及びソース電極２０が形成される領域であり、領域Ｂは、トレンチ型のドレイン電極２１が形成される領域である。 (Manufacturing process of the semiconductor element 100)
2-8 is explanatory drawing of the manufacturing process of the semiconductor element 100 which concerns on 1st Embodiment. Hereinafter, the manufacturing process of the semiconductor element 100 will be described with reference to FIGS. 2 to 8, a region A is a region where the gate electrode 17 and the source electrode 20 are formed, and a region B is a region where the trench drain electrode 21 is formed.

初めに、図２に示すように、エピタキシャル成長法により、ｎ＋ 型半導体基板１１上にｎ−型エピタキシャル層１２を形成する。 First, as shown in FIG. 2, an n − type epitaxial layer 12 is formed on an n + type semiconductor substrate 11 by an epitaxial growth method.

次に、図３（ａ）に示すように、領域Ａ、領域Ｂともに熱酸化を行い、ｎ−型エピタキシャル層１２上に、バッファ酸化膜１５を形成する。その後、イオン注入法により、領域Ｂのｎ−型エピタキシャル層１２内に選択的にｐ型不純物（例えば、ボロン）を注入する。ｐ型不純物を注入後、熱拡散を行い、ｎ−型エピタキシャル層１２内にｐ型不純物拡散層（ベース層）１３を形成する。 Next, as shown in FIG. 3A, both the region A and the region B are thermally oxidized to form a buffer oxide film 15 on the n − type epitaxial layer 12. Thereafter, a p-type impurity (for example, boron) is selectively implanted into the n − type epitaxial layer 12 in the region B by ion implantation. After injecting the p-type impurity, thermal diffusion is performed to form a p-type impurity diffusion layer (base layer) 13 in the n − -type epitaxial layer 12.

さらに、イオン注入法により、ｐ型不純物拡散層１３内にｎ型不純物（例えば、リン）を注入する。ｎ型不純物を注入後、熱拡散を行い、ｐ型不純物拡散層１３内にｎ＋型不純物拡散層１４を形成する。 Further, an n-type impurity (for example, phosphorus) is implanted into the p-type impurity diffusion layer 13 by ion implantation. After the n-type impurity is implanted, thermal diffusion is performed to form an n + -type impurity diffusion layer 14 in the p-type impurity diffusion layer 13.

次に、図３（ｂ）に示すように、領域Ａ、領域ＢともにマスクＭ１（例えば、酸化シリコンや窒化シリコン）を形成し、該マスクＭ１をマスクにして、ＲＩＥにより、ｐ型不純物拡散層１３及びｎ＋型不純物拡散層１４を貫通し、底部がｎ−型エピタキシャル層１２にまで達するトレンチＴ１を形成する。 Next, as shown in FIG. 3B, a mask M1 (for example, silicon oxide or silicon nitride) is formed in both the region A and the region B, and the p-type impurity diffusion layer is formed by RIE using the mask M1 as a mask. 13 and the n + -type impurity diffusion layer 14 and a trench T1 whose bottom reaches the n − -type epitaxial layer 12 are formed.

ＣＤＥ（ Chemical Dry Etching ），熱酸化等により、ｎ−型エピタキシャル層１２に発生したダメージ（結晶欠陥など）を回復させる。なお、ｎ−型エピタキシャル層１２に発生したダメージは、水素（Ｈ２）雰囲気中でアニール処理する手法でも良い。その後、バッファ酸化膜１５及びマスクＭ１を除去する。 Damage (crystal defects, etc.) generated in the n − -type epitaxial layer 12 is recovered by CDE (Chemical Dry Etching), thermal oxidation, or the like. The damage generated in the n − -type epitaxial layer 12 may be performed by annealing in a hydrogen (H 2 ) atmosphere. Thereafter, the buffer oxide film 15 and the mask M1 are removed.

次に、図４（ａ）に示すように、熱酸化法により、ｎ−型エピタキシャル層１２表面、ｎ＋型不純物拡散層１４表面及びトレンチＴ１の内面上に酸化膜１６を形成する。 Next, as shown in FIG. 4A, an oxide film 16 is formed on the surface of the n − type epitaxial layer 12, the surface of the n + type impurity diffusion layer 14 and the inner surface of the trench T1 by thermal oxidation.

次に、図４（ｂ）に示すように、ＬＰＣＶＤ法により、ｎ−型エピタキシャル層１２表面、ｎ＋型不純物拡散層１４表面及びトレンチＴ１内に、酸化膜１６を介して不純物を含んだ導電性ポリシリコン膜Ｐを形成する。次に、ＲＩＥにより、ポリシリコン膜Ｐをエッチバックする。このエッチバックにより、図５（ａ）に示すように、トレンチＴ１内には、導電性ポリシリコン膜からなるゲート電極１７が形成される。 Next, as shown in FIG. 4B, a conductive material containing impurities via the oxide film 16 in the surface of the n − type epitaxial layer 12, the surface of the n + type impurity diffusion layer 14 and the trench T1 by LPCVD. A conductive polysilicon film P is formed. Next, the polysilicon film P is etched back by RIE. By this etch back, as shown in FIG. 5A, a gate electrode 17 made of a conductive polysilicon film is formed in the trench T1.

次に、図５（ｂ）に示すように、ＣＶＤ法により、ｎ−型エピタキシャル層１２表面及びｎ＋型不純物拡散層１４上に、トレンチＴ１内のゲート電極１７を完全に覆う層間絶縁膜（例えば、酸化シリコン）１８を形成する。 Next, as shown in FIG. 5B, an interlayer insulating film (which covers the gate electrode 17 in the trench T1 completely on the surface of the n − -type epitaxial layer 12 and the n + -type impurity diffusion layer 14 by the CVD method). For example, silicon oxide) 18 is formed.

次に、図６（ａ）に示すように、その後、領域Ａの層間絶縁膜１８をｎ＋型不純物拡散層１４まで到達する位置まで選択的に加工し、この領域Ａの選択的に加工した層間絶縁膜１８をマスクにして、ＲＩＥにより、エッチングを行い、ｎ＋型不純物拡散層１４を貫通して、その底部がｐ型不純物拡散層１３に到達するトレンチＴ２を形成する。 Next, as shown in FIG. 6A, after that, the interlayer insulating film 18 in the region A is selectively processed to a position reaching the n + -type impurity diffusion layer 14, and the region A is selectively processed. Etching is performed by RIE using the interlayer insulating film 18 as a mask to form a trench T2 that penetrates the n + -type impurity diffusion layer 14 and whose bottom reaches the p-type impurity diffusion layer 13.

次に、図６（ｂ）に示すように、層間絶縁膜１８をマスクにしてイオン注入法により、ｐ型不純物拡散層１３内にｐ型不純物（例えば、ＢＦ２）を注入した後、熱拡散を行い、ｐ型不純物拡散層１３内にｐ＋型コンタクト層１９を形成する。 Next, as shown in FIG. 6B, a p-type impurity (for example, BF 2 ) is implanted into the p-type impurity diffusion layer 13 by ion implantation using the interlayer insulating film 18 as a mask, and then thermal diffusion is performed. To form a p + type contact layer 19 in the p type impurity diffusion layer 13.

次に、図７（ａ）に示すように、領域Ｂの層間絶縁膜１８をマスクにして選択的にＲＩＥを行い、底部がｎ−型エピタキシャル層１２内に達する複数のトレンチＴ３を規則的に形成する。その後、領域Ｂのエピタキシャル層１２表層の酸化膜１６及び層間絶縁膜１８を選択的に除去する。 Next, as shown in FIG. 7A, RIE is selectively performed using the interlayer insulating film 18 in the region B as a mask, and a plurality of trenches T3 whose bottoms reach into the n − -type epitaxial layer 12 are regularly formed. Form. Thereafter, the oxide film 16 and the interlayer insulating film 18 on the surface layer of the epitaxial layer 12 in the region B are selectively removed.

次に、図７（ｂ）に示すように、複数のトレンチＴ３に対してＣＤＥ（ Chemical Dry Etching ）などの等方性エッチングを行い、底部がｎ−型エピタキシャル層１２とｎ＋型半導体基板１１との界面に達するトレンチＴ４を形成する。 Next, as shown in FIG. 7B, isotropic etching such as CDE (Chemical Dry Etching) is performed on the plurality of trenches T3, and the bottoms are the n − type epitaxial layer 12 and the n + type semiconductor substrate 11. A trench T4 reaching the interface is formed.

最後に、図８に示すように、領域Ａ及び領域ＢのトレンチＴ４内を完全に埋め込む金属膜（例えば、アルミ）を形成する。そして、この金属膜をパターニングし、ソース電極２０及びドレイン電極２１を形成する。なお、電極材がアルミニウムの場合、ソース電極２０及びドレイン電極２１下にバリアメタル（例えば、チタン系メタル（Ｔｉ、ＴｉＮ、ＴｉＷ））を設けることが好ましい。   Finally, as shown in FIG. 8, a metal film (for example, aluminum) that completely fills the trenches T4 in the regions A and B is formed. Then, the metal film is patterned to form the source electrode 20 and the drain electrode 21. When the electrode material is aluminum, it is preferable to provide a barrier metal (for example, titanium-based metal (Ti, TiN, TiW)) under the source electrode 20 and the drain electrode 21.

（トレンチパターン）
図９（ａ）〜図１０（ｂ）は、図７（ａ）で説明した規則的に形成された複数のトレンチＴ３の上面図である。図９（ａ）〜図１０（ｂ）では、トレンチＴ３が形成された領域を無地（白地）で示し、トレンチＴ３が形成されていない領域を斜線で示している。なお、図９（ａ）〜図１０（ｂ）に示したトレンチパターンは、一例であり、ドレイン電極２１を形成する領域に複数のトレンチＴ３が形成されていればよい。 (Trench pattern)
FIGS. 9A to 10B are top views of the plurality of regularly formed trenches T3 described with reference to FIG. 9A to 10B, the region where the trench T3 is formed is indicated by a solid color (white background), and the region where the trench T3 is not formed is indicated by diagonal lines. The trench patterns shown in FIGS. 9A to 10B are examples, and it is only necessary that a plurality of trenches T3 are formed in the region where the drain electrode 21 is formed.

以上のように、第１の実施形態に係る半導体素子１００では、図９（ａ）〜図１０（ｂ）に示すように、ドレイン電極２１を形成する領域Ｂに複数のトレンチＴ３を規則的に形成し、その後トレンチＴ３に対してＣＤＥなどの等方性エッチングを行うことで底部に複数の凹凸が規則的に設けられたトレンチＴ４を形成し、このトレンチＴ４を金属材料で埋め込むことでドレイン電極２１を形成している。   As described above, in the semiconductor element 100 according to the first embodiment, as shown in FIGS. 9A to 10B, the plurality of trenches T3 are regularly formed in the region B where the drain electrode 21 is formed. Then, isotropic etching such as CDE is performed on the trench T3 to form a trench T4 having a plurality of irregularities regularly provided at the bottom, and the trench T4 is filled with a metal material to form a drain electrode. 21 is formed.

このため、ドレイン電極２１の底部に複数の凹凸が規則的に形成され、ドレイン電極２１とｎ＋型半導体基板１１とが電気的に接触する面積が広くなり、ドレイン電極２１とｎ＋型半導体基板１１とのコンタクト抵抗を効果的に低減することができる。ドレイン電極２１の底部に凹凸を形成しているためｐ型不純物拡散層１３の厚み等にばらつきがあってもドレイン電極２１とｎ＋型半導体基板１１とのコンタクト抵抗を確保することが容易となりプロセスウィンドウ（設計上の許容範囲）を広げることが可能となる。なお、上述したように、ドレイン電極２１の底部に形成された凹凸の高低差Ｌは、コンタクト抵抗を低減する観点から、１００ｎｍ以上とすることが好ましい。 For this reason, a plurality of irregularities are regularly formed on the bottom of the drain electrode 21, the area where the drain electrode 21 and the n + type semiconductor substrate 11 are in electrical contact with each other is widened, and the drain electrode 21 and the n + type semiconductor substrate are increased. 11 can be effectively reduced. Since unevenness is formed at the bottom of the drain electrode 21, it becomes easy to secure contact resistance between the drain electrode 21 and the n + -type semiconductor substrate 11 even if the thickness of the p-type impurity diffusion layer 13 varies. It is possible to widen the window (design tolerance). As described above, the height difference L of the unevenness formed at the bottom of the drain electrode 21 is preferably 100 nm or more from the viewpoint of reducing contact resistance.

（第２の実施形態）
図１１は、第２の実施形態に係る半導体素子２００の断面模式図である。以下、図１１を参照して、第２の実施形態に係る半導体素子２００の構造について説明するが、図１で説明した構成と同じ構成については、同一の符号を付して重複した説明を省略する。 (Second Embodiment)
FIG. 11 is a schematic cross-sectional view of a semiconductor element 200 according to the second embodiment. Hereinafter, the structure of the semiconductor device 200 according to the second embodiment will be described with reference to FIG. 11. However, the same components as those described with reference to FIG. To do.

図１を参照して説明した第１の実施形態に係る半導体素子１００では、ソース電極２０は、ｎ＋型不純物拡散層１４を貫通してｐ型不純物拡散層１３にまで達するトレンチＴ２の底部に形成されたｐ＋型コンタクト層１９を介して、ベース層としてのｐ型不純物拡散層１３と電気的に接続され、トレンチＴ２の側面でソース層としてのｎ＋型不純物拡散層１４と電気的に接続される構造を有していた。 In the semiconductor device 100 according to the first embodiment described with reference to FIG. 1, the source electrode 20 is formed at the bottom of the trench T < b> 2 that reaches the p-type impurity diffusion layer 13 through the n + -type impurity diffusion layer 14. Via the formed p + -type contact layer 19, it is electrically connected to the p-type impurity diffusion layer 13 as the base layer, and is electrically connected to the n + -type impurity diffusion layer 14 as the source layer on the side surface of the trench T2. It had a structure to be connected.

（半導体素子２００の構造）
図１１に示す第２の実施形態に係る半導体素子２００は、ｎ＋型不純物拡散層１４を貫通して、底部がｐ型不純物拡散層に達するｐ＋型コンタクト層を形成し、該ｐ＋型コンタクト層を介してベース層としてのｐ型不純物拡散層１３と電気的に接続され、ソース層としてのｎ＋型不純物拡散層１４とは、ｎ＋型不純物拡散層１４の表面で電気的に接続される構造を有している。その他の構造は、半導体素子１００と同じであるため重複した説明を省略する。 (Structure of the semiconductor element 200)
The semiconductor device 200 according to the second embodiment shown in FIG. 11, through the n + -type impurity diffusion layer 14, to form a p + -type contact layer bottom reaches the p-type impurity diffusion layer, the p + -type via the contact layer is p-type impurity diffusion layer 13 electrically connected to as a base layer, the n + -type impurity diffusion layer 14 as the source layer, electrically connected with the surface of the n + -type impurity diffusion layer 14 Has a structure. Since the other structure is the same as that of the semiconductor element 100, a duplicate description is omitted.

（半導体素子２００の製造工程）
図１２〜図１７（ｂ）は、第２の実施形態に係る半導体素子２００の製造工程の説明図である。以下、図１２〜図１７（ｂ）を参照して半導体素子２００の製造工程について説明する。なお、図２〜図８で説明した構成と同一の構成については、同一の符号を付す。 (Manufacturing process of the semiconductor element 200)
12 to 17B are explanatory diagrams of the manufacturing process of the semiconductor element 200 according to the second embodiment. Hereinafter, the manufacturing process of the semiconductor element 200 will be described with reference to FIGS. In addition, the same code | symbol is attached | subjected about the structure same as the structure demonstrated in FIGS.

初めに、図１２に示すように、エピタキシャル成長法により、ｎ＋ 型半導体基板１１上にｎ−型エピタキシャル層１２を形成する。 First, as shown in FIG. 12, an n − type epitaxial layer 12 is formed on an n + type semiconductor substrate 11 by an epitaxial growth method.

次に、図１３（ａ）に示すように、領域Ａ、領域Ｂともに熱酸化を行い、ｎ−型エピタキシャル層１２上に、バッファ酸化膜１５を形成する。その後、イオン注入法により、領域Ｂのｎ−型エピタキシャル層１２内に選択的にｐ型不純物（例えば、ボロン）を注入する。ｐ型不純物を注入後、熱拡散を行い、ｎ−型エピタキシャル層１２内にｐ型不純物拡散層（ベース層）１３を形成する。 Next, as shown in FIG. 13A, both the region A and the region B are thermally oxidized to form a buffer oxide film 15 on the n − type epitaxial layer 12. Thereafter, a p-type impurity (for example, boron) is selectively implanted into the n − type epitaxial layer 12 in the region B by ion implantation. After injecting the p-type impurity, thermal diffusion is performed to form a p-type impurity diffusion layer (base layer) 13 in the n − -type epitaxial layer 12.

さらに、イオン注入法により、ｐ型不純物拡散層１３内にｎ型不純物（例えば、リン）を注入する。ｎ型不純物を注入後、熱拡散を行い、ｐ型不純物拡散層１３内にｎ＋型不純物拡散層１４を形成する。さらに、イオン注入法により、ｎ＋型不純物拡散層１４内にＰ型不純物（例えば、ボロン）を注入する。ｐ型不純物を注入後、熱拡散を行い、ｎ＋型不純物拡散層１４内にｐ＋型コンタクト層１９を形成する。 Further, an n-type impurity (for example, phosphorus) is implanted into the p-type impurity diffusion layer 13 by ion implantation. After the n-type impurity is implanted, thermal diffusion is performed to form an n + -type impurity diffusion layer 14 in the p-type impurity diffusion layer 13. Further, P-type impurities (for example, boron) are implanted into the n + -type impurity diffusion layer 14 by ion implantation. After the p-type impurity is implanted, thermal diffusion is performed to form a p + -type contact layer 19 in the n + -type impurity diffusion layer 14.

次に、図１３（ｂ）に示すように、領域Ａ、領域ＢともにマスクＭ１（例えば、酸化シリコンや窒化シリコン）を形成し、該マスクＭ１をマスクにして、ＲＩＥにより、ｐ型不純物拡散層１３及びｎ＋型不純物拡散層１４を貫通し、底部がｎ−型エピタキシャル層１２にまで達するトレンチＴ１を形成する。 Next, as shown in FIG. 13B, a mask M1 (for example, silicon oxide or silicon nitride) is formed in both the region A and the region B, and the p-type impurity diffusion layer is formed by RIE using the mask M1 as a mask. 13 and the n + -type impurity diffusion layer 14 and a trench T1 whose bottom reaches the n − -type epitaxial layer 12 are formed.

ＣＤＥ（ Chemical Dry Etching ）、熱酸化等により、ｎ−型エピタキシャル層１２に発生したダメージ（結晶欠陥など）を回復させる。なお、ｎ−型エピタキシャル層１２に発生したダメージは、水素（Ｈ２）雰囲気中でアニール処理する手法でも良い。その後、バッファ酸化膜１５及びマスクＭ１を除去する。 Damage (crystal defects, etc.) generated in the n − -type epitaxial layer 12 is recovered by CDE (Chemical Dry Etching), thermal oxidation, or the like. The damage generated in the n − -type epitaxial layer 12 may be performed by annealing in a hydrogen (H 2 ) atmosphere. Thereafter, the buffer oxide film 15 and the mask M1 are removed.

次に、図１４（ａ）に示すように、熱酸化法により、ｎ−型エピタキシャル層１２表面、ｎ＋型不純物拡散層１４表面及びトレンチＴ１の内面上に酸化膜１６を形成する。 Next, as shown in FIG. 14A, an oxide film 16 is formed on the surface of the n − type epitaxial layer 12, the surface of the n + type impurity diffusion layer 14 and the inner surface of the trench T1 by thermal oxidation.

次に、図１４（ｂ）に示すように、ＬＰＣＶＤ法により、ｎ−型エピタキシャル層１２表面、ｎ＋型不純物拡散層１４表面及びトレンチＴ１内に、酸化膜１６を介して不純物を含んだ導電性ポリシリコン膜Ｐを形成する。次に、ＲＩＥにより、ポリシリコン膜Ｐをエッチバックする。このエッチバックにより、図１５（ａ）に示すように、トレンチＴ１内には、導電性ポリシリコン膜からなるゲート電極１７が形成される。 Next, as shown in FIG. 14B, a conductive material containing impurities via the oxide film 16 in the surface of the n − type epitaxial layer 12, the surface of the n + type impurity diffusion layer 14 and the trench T1 by LPCVD. A conductive polysilicon film P is formed. Next, the polysilicon film P is etched back by RIE. By this etch back, as shown in FIG. 15A, a gate electrode 17 made of a conductive polysilicon film is formed in the trench T1.

次に、図１５（ｂ）に示すように、ＣＶＤ法により、ｎ−型エピタキシャル層１２表面及びｎ＋型不純物拡散層１４上に、トレンチＴ１内のゲート電極１７を完全に覆う層間絶縁膜（例えば、酸化シリコン）１８を形成する。 Next, as shown in FIG. 15B, an interlayer insulating film (which covers the gate electrode 17 in the trench T1 completely on the surface of the n − -type epitaxial layer 12 and the n + -type impurity diffusion layer 14 by the CVD method). For example, silicon oxide) 18 is formed.

次に、図１６（ａ）に示すように、その後、領域Ａの層間絶縁膜１８及び酸化膜１６をｎ＋型不純物拡散層１４及びｐ＋型コンタクト層１９まで到達する位置まで選択的に加工する。 Next, as shown in FIG. 16A, after that, the interlayer insulating film 18 and the oxide film 16 in the region A are selectively processed to a position reaching the n + -type impurity diffusion layer 14 and the p + -type contact layer 19. To do.

次に、図１６（ｂ）に示すように、領域Ｂの層間絶縁膜１８をマスクにして選択的にＲＩＥを行い、底部がｎ−型エピタキシャル層１２内に達する複数のトレンチＴ３を規則的に形成する。その後、領域Ｂのエピタキシャル層１２表層の酸化膜１６及び層間絶縁膜１８を選択的に除去する。 Next, as shown in FIG. 16B, RIE is selectively performed using the interlayer insulating film 18 in the region B as a mask, and a plurality of trenches T3 whose bottoms reach the n − type epitaxial layer 12 are regularly formed. Form. Thereafter, the oxide film 16 and the interlayer insulating film 18 on the surface layer of the epitaxial layer 12 in the region B are selectively removed.

次に、図１７（ａ）に示すように、複数のトレンチＴ３に対してＣＤＥ（ Chemical Dry Etching ）などの等方性エッチングを行い、底部がｎ−型エピタキシャル層１２とｎ＋型半導体基板１１との界面に達するトレンチＴ４を形成する。 Next, as shown in FIG. 17A, isotropic etching such as CDE (Chemical Dry Etching) is performed on the plurality of trenches T <b> 3, and the bottom is the n − type epitaxial layer 12 and the n + type semiconductor substrate 11. A trench T4 reaching the interface is formed.

最後に、図１７（ｂ）に示すように、領域Ａ及び領域ＢのトレンチＴ４内を完全に埋め込む金属膜（例えば、アルミ）を形成する。そして、この金属膜をパターニングし、ソース電極２０及びドレイン電極２１を形成する。なお、電極材がアルミニウムの場合、ソース電極２０及びドレイン電極２１下にバリアメタル（例えば、チタン系メタル（Ｔｉ、ＴｉＮ、ＴｉＷ））を設けることが好ましい。   Finally, as shown in FIG. 17B, a metal film (for example, aluminum) that completely fills the trenches T4 in the regions A and B is formed. Then, the metal film is patterned to form the source electrode 20 and the drain electrode 21. When the electrode material is aluminum, it is preferable to provide a barrier metal (for example, titanium-based metal (Ti, TiN, TiW)) under the source electrode 20 and the drain electrode 21.

上記のように製造された第２の実施形態に係る半導体素子２００が有する効果は、第１の実施形態に係る半導体素子１００の効果と同じである。   The effects of the semiconductor element 200 according to the second embodiment manufactured as described above are the same as the effects of the semiconductor element 100 according to the first embodiment.

（その他の実施形態）
以上のように、本発明のいくつかの実施形態について説明したが、上記実施形態は、例として提示したものであり、発明の範囲を限定することを意図するものではない。上記実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を変更しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態や変形が、発明の範囲や要旨に含まれるのと同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。 (Other embodiments)
As mentioned above, although several embodiment of this invention was described, the said embodiment is shown as an example and is not intending limiting the range of invention. The above embodiment can be implemented in various other forms, and various omissions, replacements, and changes can be made without departing from the scope of the invention. These embodiments and modifications are included in the invention described in the claims and the equivalents thereof as well as included in the scope and gist of the invention.

例えば、上記第１，第２の実施形態では、半導体素子として、ゲート電極１７をトレンチ形状とするトレンチゲート型の縦型ＭＯＳＦＥＴを例に説明したが、図１８に示すプレーナゲート型の縦型ＭＯＳＦＥＴとしてもよい。このような構造とした場合でも、第１の実施形態に係る半導体素子１００と同じ効果を得ることができる。なお、図１８では、図１で説明した構成と同一の機能を有する構成には、同一の符号を付している。   For example, in the first and second embodiments, the trench gate type vertical MOSFET in which the gate electrode 17 has a trench shape has been described as an example of the semiconductor element. However, the planar gate type vertical MOSFET shown in FIG. It is good. Even in such a structure, the same effect as the semiconductor element 100 according to the first embodiment can be obtained. In FIG. 18, the same reference numerals are given to configurations having the same functions as those described in FIG. 1.

また、図１、図１１、図１８を参照して説明した半導体素子（ＭＯＳＦＥＴ）では、ｎ型チャネルを有する縦型ＭＯＳＦＥＴを例に説明したが、ｐ型チャネルを有する縦型ＭＯＳＦＥＴとしてもよい。   Further, in the semiconductor element (MOSFET) described with reference to FIGS. 1, 11, and 18, the vertical MOSFET having the n-type channel has been described as an example. However, the vertical MOSFET having the p-type channel may be used.

１１…ｎ＋型半導体基板、１２…ｎ−エピタキシャル層、１３…ｐ型不純物拡散層、１４…ｎ＋型不純物拡散層、１５…バッファ酸化膜、１６…ゲート酸化膜、１７…ゲート電極、１８…層間絶縁膜、１９…ｐ＋型コンタクト層、２０…ソース電極、２１…ドレイン電極、１００，２００…半導体素子、Ｍ１…マスク、Ｔ１〜Ｔ４…トレンチ。 11 ... n + -type semiconductor substrate, 12 ... n - epitaxial layer, 13 ... p-type impurity diffusion layer, 14 ... n + -type impurity diffusion layer, 15 ... buffer oxide film, 16 ... gate oxide film, 17 ... gate electrode, 18 ... Interlayer insulating film, 19 ... p + type contact layer, 20 ... source electrode, 21 ... drain electrode, 100,200 ... semiconductor element, M1 ... mask, T1-T4 ... trench.

Claims (9)

第１導電型のドレイン層と、
前記ドレイン層上に形成された第１導電型のドリフト層と、
前記ドリフト層上に選択的に形成された第２導電型のベース層と、
前記ベース層上に選択的に形成された第１導電型のソース層と、
ゲート絶縁膜を介して、前記ドリフト層、前記ベース層及び前記ソース層に跨って形成されたゲート電極と、
前記ベース層及び前記ソース層に電気的に接続されたソース電極と、
前記ドリフト層を貫通して、底部の少なくとも一部が前記ドレイン層にまで達する第１のトレンチ内に形成され、前記ドレイン層と電気的に接続されたドレイン電極と、
を備え、
前記底部には、凹凸が形成されていることを特徴とする半導体素子。 A drain layer of a first conductivity type;
A first conductivity type drift layer formed on the drain layer;
A second conductivity type base layer selectively formed on the drift layer;
A source layer of a first conductivity type selectively formed on the base layer;
A gate electrode formed across the drift layer, the base layer and the source layer via a gate insulating film;
A source electrode electrically connected to the base layer and the source layer;
A drain electrode penetrating the drift layer and formed in a first trench having at least a portion of the bottom reaching the drain layer, and electrically connected to the drain layer;
With
An unevenness is formed on the bottom, and the semiconductor element. 前記底部には、複数の凹凸が規則的に形成されていることを特徴とする請求項１に記載の半導体素子。   The semiconductor element according to claim 1, wherein a plurality of irregularities are regularly formed on the bottom. 前記ゲート電極は、前記ソース層及び前記ドリフト層を貫通して、底部が前記ベース層にまで達する第２のトレンチ内に、前記ゲート絶縁膜を介して形成されていることを特徴とする請求項１又は請求項２に記載の半導体素子。   The gate electrode is formed through the gate insulating film in a second trench that penetrates the source layer and the drift layer and has a bottom reaching the base layer. The semiconductor device according to claim 1. 前記ゲート電極は、前記ゲート絶縁膜を介して、前記ドリフト層、前記ベース層及び前記ソース層の表面に跨って形成されていることを特徴とする請求項１又は請求項２に記載の半導体素子。   The semiconductor element according to claim 1, wherein the gate electrode is formed across the surfaces of the drift layer, the base layer, and the source layer via the gate insulating film. . 前記第１導電型がｎ型であり、前記第２導電型がｐ型であることを特徴とする請求項１乃至請求項４のいずれか１項に記載の半導体素子。   5. The semiconductor device according to claim 1, wherein the first conductivity type is n-type and the second conductivity type is p-type. 前記第１導電型がｐ型であり、前記第２導電型がｎ型であることを特徴とする請求項１乃至請求項４のいずれか１項に記載の半導体素子。   5. The semiconductor element according to claim 1, wherein the first conductivity type is a p-type, and the second conductivity type is an n-type. 第１導電型のドレイン層上に第１導電型のドリフト層を形成する工程と、
前記ドリフト層上に選択的に第２導電型のベース層を形成する工程と、
前記ベース層上に選択的に第１導電型のソース層を形成する工程と、
ゲート絶縁膜を介して、前記ドリフト層、前記ベース層及び前記ソース層に跨ってゲート電極を形成する工程と、
前記ベース層及び前記ソース層に電気的に接続されたソース電極を形成する工程と、
底部が前記ドリフト層内にまで達する複数の第１のトレンチを形成する工程と、
前記複数の第１のトレンチを含む領域に等方性エッチングを行い、底部の少なくとも一部が前記ドレイン層にまで達するとともに、前記底部に凹凸を有する第２のトレンチを形成する工程と、
前記第２のトレンチ内にドレイン電極となる金属層を形成する工程と、
を有することを特徴とする半導体素子の製造方法。 Forming a first conductivity type drift layer on the first conductivity type drain layer;
Selectively forming a base layer of a second conductivity type on the drift layer;
Selectively forming a first conductivity type source layer on the base layer;
Forming a gate electrode across the drift layer, the base layer and the source layer via a gate insulating film;
Forming a source electrode electrically connected to the base layer and the source layer;
Forming a plurality of first trenches with bottoms reaching into the drift layer;
Performing isotropic etching on a region including the plurality of first trenches to form a second trench having at least a part of the bottom reaching the drain layer and having irregularities on the bottom;
Forming a metal layer to be a drain electrode in the second trench;
A method for manufacturing a semiconductor device, comprising: 前記第２のトレンチの底部には、複数の凹凸が規則的に形成されていることを特徴とする請求項７に記載の半導体素子の製造方法。   8. The method of manufacturing a semiconductor device according to claim 7, wherein a plurality of irregularities are regularly formed at the bottom of the second trench. 前記ソース層及び前記ドリフト層を貫通して、底部が前記ベース層にまで達する第３のトレンチを形成する工程をさらに有し、
前記ゲート電極は、該第３のトレンチ内に前記ゲート絶縁膜を介して形成されていることを特徴とする請求項７又は請求項８に記載の半導体素子の製造方法。 Forming a third trench penetrating the source layer and the drift layer and having a bottom reaching the base layer;
9. The method of manufacturing a semiconductor element according to claim 7, wherein the gate electrode is formed in the third trench with the gate insulating film interposed therebetween.
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* Cited by examiner, † Cited by third party
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CN109698229A (en) * 2017-10-24 2019-04-30 瀚薪科技股份有限公司 Power semiconductor component

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