JP5721736B2 - 表示装置およびその駆動方法 - Google Patents

Description

本発明は、表示装置に関し、より詳しくは、有機ＥＬディスプレイなどの電流で駆動される自発光型表示素子を備えた表示装置およびその駆動方法に関する。

薄型、高画質、低消費電力の表示装置として、従来より有機ＥＬ（Electro Luminescence）ディスプレイが知られている。有機ＥＬディスプレイには、電流で駆動される自発光型表示素子である有機ＥＬ素子およびこれを駆動するための駆動用トランジスタを含む複数の画素回路がマトリクス状に配置されている。

このような有機ＥＬ素子などの電流駆動型表示素子に流される電流量を制御する方式は、データ信号線に流れる電流に基づいて表示素子に流すべき電流を制御する定電流型制御方式（または電流指定型駆動方式）と、データ信号線に印加される電圧に基づいて表示素子に流すべき電流を制御する定電圧型制御方式（または電圧指定型駆動方式）とに大別される。有機ＥＬディスプレイを定電圧型制御方式によって動作させる際には、駆動用トランジスタの閾値電圧のばらつきや、有機ＥＬ素子の経時劣化による高抵抗化から生じる電流減少（輝度低下）を補償する必要がある。これに対して、定電流型制御方式では、上記閾値電圧や有機ＥＬ素子の内部抵抗とは無関係に有機ＥＬ素子に一定の電流が流れるようデータ信号の電流値が制御されるため、通常上記補償は必要とはならない。しかし、定電流型制御方式によると、定電圧型制御方式よりも駆動用トランジスタや配線の数が増加するため、開口率が低下する。このため、定電圧型制御方式が広く採用されている。

定電圧型制御方式を採用する構成において上記補償動作を行う画素回路は、従来より各種の構成が知られている。日本の特開２００６−２１５２７５号公報には、図２８に示す画素回路８０が記載されている。この画素回路８０は、ＴＦＴ（Thin Film Transistor）８１〜８５、コンデンサ８６、および有機ＥＬ素子８７を含んでいる。画素回路８０に対して書き込みが行われるときには、まず、ＴＦＴ８２，８４をオン状態にすることにより、ＴＦＴ８５（駆動用トランジスタ）のゲート−ソース間電圧が初期化される。次に、ＴＦＴ８４およびＴＦＴ８３を順にオフ状態にすることにより、ＴＦＴ８５の閾値電圧がコンデンサ８６に保持される。次に、データ線ＤＴＬにデータ電位が印加されると共に、ＴＦＴ８１がオン状態にされる。このように各ＴＦＴを制御することにより、ＴＦＴ８５の閾値電圧のばらつきや、有機ＥＬ素子８７の経時劣化による高抵抗化（から生じる電流減少）を補償することができる。

画素回路８０は、データ線ＤＴＬ，４本の制御線ＷＳＬ，ＡＺＬ１，ＡＺＬ２，ＤＳＬ、および３本の電源線（Ｖｏｆｓ用配線，Ｖｃｃ用配線，およびＶｓｓ用配線）に接続されている。一般に、画素回路に接続される配線（特に、制御線）の本数が多いほど、回路は複雑になり、製造コストは高くなる。そこで日本の特開２００６−２１５２７５号公報には、ＴＦＴ８２またはＴＦＴ８４のソース端子を制御線ＷＳＬに接続した画素回路が記載されている。日本の特開２００７−３１６４５３号公報には、ＴＦＴ８２のゲート端子を先行する行の制御線に接続した画素回路が記載されている。このように制御線と電源線とを共通化することにより、配線の本数を削減することができる。

日本の特開２００７−３１０３１１号公報には、図２９に示す画素回路９０が記載されている。画素回路９０は、ＴＦＴ９１，ＴＦＴ９２，コンデンサ９３，および有機ＥＬ素子９４を含んでいる。画素回路９０に対して書き込みが行われるときには、まず、ＴＦＴ９１がオン状態にされる。次に、電源線ＤＳＬに初期化電位が印加され、有機ＥＬ素子９４のアノード端子に初期化電位が与えられる。次に、電源線ＤＳＬに電源電位を印加することにより、ＴＦＴ９２（駆動用トランジスタ）の閾値電圧がコンデンサ９３に保持される。次に、データ線ＤＴＬにデータ電位が印加される。このように電源線から初期化電位を与えることにより、少ない素子数でＴＦＴ９２の閾値電圧のばらつきを補償することができる。

また、日本の特開２００７−１４８１２９号公報には、電源線から初期化電位を与え、データ線から基準電位を与える画素回路が記載されている。さらに、日本の特開２００８−３３１９３号公報には、書き込みを行う前の複数の水平期間で補償動作（閾値電圧のばらつきを補償するための動作）を行う画素回路が記載されている。さらにまた、日本の特開２００９−２３７０４１号公報には、閾値電圧のばらつき補正処理を複数ラインずつ行い、かつ、ばらつき補正処理を同時に行う複数ラインについての書き込みのための走査順序を１フィールド（１フレーム）毎に逆にする表示装置が記載されている。

日本の特開２００６−２１５２７５号公報 日本の特開２００７−３１６４５３号公報 日本の特開２００７−３１０３１１号公報 日本の特開２００７−１４８１２９号公報 日本の特開２００８−３３１９３号公報 日本の特開２００９−２３７０４１号公報

図２８に示す画素回路８０に対して、日本の特開２００６−２１５２７５号公報や日本の特開２００７−３１６４５３号公報に記載された方法を適用すれば、画素回路に接続される配線の本数を削減することができる。しかしながら、この方法で得られた画素回路には、ＴＦＴの個数が多いという問題がある。これに対して、図２９に示す画素回路９０では、ＴＦＴの個数は少ない。しかしながら、画素回路９０を使用するときには、電源線ＤＳＬを制御線ＷＳＬと連動して駆動する必要がある。このため、電源制御回路には電源線ＤＳＬと同数の出力バッファが必要となる。また、電源線ＤＳＬの電位を制御線ＷＳＬの選択期間に合わせて短時間で変化させる必要があるので、電源制御回路に設ける出力バッファには大きな電流能力が必要となる。したがって、画素回路９０については、電源制御回路の回路規模や消費電力が大きくなるという問題がある。

また、日本の特開２００８−３３１９３号公報や日本の特開２００９−２３７０４１号公報に記載された方法を適用すれば、補償動作（閾値検出とも呼ばれる）に必要な期間が充分に確保されるものの構成が複雑となる。これに対して、その他の従来例のように補償動作を選択期間内に行うようにすると、構成を簡易にすることができるもののＴＦＴの閾値電圧の検出に必要な期間が充分には確保されない。さらに、補償動作の期間が充分に確保される場合であっても、行ごとの補償動作や書き込みのタイミングによっては画面上に輝度ムラが発生することが懸念される。

そこで、本発明は、簡易な構成で閾値検出のための期間を充分に確保することができ、かつ、輝度ムラの発生を抑止することのできる表示装置を提供することを目的とする。

本発明の第１の局面は、アクティブマトリクス型の表示装置であって、
複数の行および複数の列を有するマトリクスを形成するように配置された複数の画素回路と、
前記複数の画素回路の列に対応して設けられた複数の映像信号線と、
前記複数の画素回路の行に対応して設けられた複数の走査信号線および複数の制御線と、
前記複数の画素回路に電源電位を供給するために設けられた複数の電源線と、
前記複数の映像信号線を駆動する列駆動回路と、
前記複数の走査信号線および前記複数の制御線を選択的または一括的に駆動する行駆動回路と
を備え、
前記画素回路は、
前記電源線から与えられる電流に基づいて発光する電気光学素子と、
前記電気光学素子を流れる電流の経路上に設けられた駆動用トランジスタと、
前記駆動用トランジスタの制御端子と前記映像信号線との間に設けられ、前記走査信号線が前記行駆動回路によってアクティブにされたときに前記駆動用トランジスタの前記制御端子と前記映像信号線とを電気的に接続する書き込み制御トランジスタと、
前記駆動用トランジスタの一方の導通端子と前記電源線との間に設けられ、前記制御線が前記行駆動回路によってアクティブにされたときに前記駆動用トランジスタの前記一方の導通端子と前記電源線とを電気的に接続する発光制御トランジスタと、
前記駆動用トランジスタの前記制御端子と前記駆動用トランジスタの他方の導通端子との間に設けられたコンデンサと
を含み、
前記複数の行を１個または複数個の行グループにグループ化したときの各行グループに着目したとき、前記行駆動回路は、フレーム期間開始後の所定期間であって前記電気光学素子を初期化するための初期化期間および当該初期化期間後の所定期間であって前記駆動用トランジスタの閾値電圧のばらつきを補償するための閾値検出期間には、前記行グループに属する行に対応して設けられている走査信号線および制御線の全てを一括的にアクティブにし、前記閾値検出期間後には、表示すべき画像に応じた電荷を前記コンデンサに蓄積させるための書き込み期間が行毎に設けられるよう、前記行グループに属する行に対応して設けられている走査信号線を、ｋフレーム期間毎（ｋは自然数）に選択順序を逆にしつつ、選択的に順次にアクティブにし、
各行グループに着目したとき、前記閾値検出期間後、前記行グループに属する行についての最初の書き込み期間開始前に渡り、前記行駆動回路は、前記行グループに属する行に対応して設けられている走査信号線の全てを一括的にアクティブにし、前記列駆動回路は、前記駆動用トランジスタを逆バイアス状態にするための逆バイアス電位を前記複数の映像信号線に印加し、逆バイアス電位が印加される累積期間はすべての行の画素回路で等しくなっていることを特徴とする。

本発明の第２の局面は、本発明の第１の局面において、
前記ｋは１であることを特徴とする。

本発明の第３の局面は、本発明の第１の局面において、
前記複数の電源線を駆動する電源制御回路を更に備えるとともに、前記複数の電源線のうちの一群に共通的に接続される共通電源線を前記行グループ毎に更に備え、
各行グループに着目したとき、前記電源制御回路は、前記初期化期間に、前記行グループに対応する共通電源線を介して、当該共通電源線に接続されている電源線に前記電気光学素子を初期化するための初期化電位を与えることを特徴とする。

本発明の第４の局面は、本発明の第３の局面において、
前記複数の行は、複数個の行グループにグループ化されていることを特徴とする。

本発明の第５の局面は、本発明の第４の局面において、
同一の行グループに属する複数の電源線が互いに隣接することのないよう、前記複数の行がグループ化されていることを特徴とする。

本発明の第６の局面は、本発明の第４の局面において、
前記複数の行は、３個以上の行グループにグループ化されていることを特徴とする。

本発明の第７の局面は、本発明の第１の局面において、
前記複数の制御線のうちの一群に共通的に接続される共通制御線を前記行グループ毎に更に備え、
各行グループに着目したとき、前記行駆動回路は、前記行グループに属する行の全てについての書き込み期間終了後に、前記行グループに属する全ての行の画素回路内の前記電気光学素子が同じタイミングで発光するよう、前記行グループに対応する共通制御線をアクティブにすることを特徴とする。

本発明の第８の局面は、本発明の第７の局面において、
前記複数の行は、１個の行グループにグループ化されていることを特徴とする。

本発明の第９の局面は、本発明の第７の局面において、
前記複数の行は、複数個の行グループにグループ化されていることを特徴とする。

本発明の第１０の局面は、本発明の第７の局面において、
前記複数の電源線を駆動する電源制御回路を更に備えるとともに、前記複数の電源線のうちの一群に共通的に接続される共通電源線を前記行グループ毎に更に備え、
各行グループに着目したとき、前記電源制御回路は、前記初期化期間に、前記行グループに対応する共通電源線を介して、当該共通電源線に接続されている電源線に前記電気光学素子を初期化するための初期化電位を与えることを特徴とする。

本発明の第１１の局面は、本発明の第１０の局面において、
前記複数の行は、複数個の行グループにグループ化されていることを特徴とする。

本発明の第１２の局面は、本発明の第１１の局面において、
同一の行グループに属する複数の電源線が互いに隣接することのないよう、前記複数の行がグループ化されていることを特徴とする。

本発明の第１３の局面は、本発明の第１１の局面において、
前記複数の行は、３個以上の行グループにグループ化されていることを特徴とする。

本発明の第１４の局面は、複数の行および複数の列を有するマトリクスを形成するように配置された複数の画素回路と、前記複数の画素回路の列に対応して設けられた複数の映像信号線と、前記複数の画素回路の行に対応して設けられた複数の走査信号線および複数の制御線と、前記複数の画素回路に電源電位を供給するために設けられた複数の電源線とを備えるアクティブマトリクス型の表示装置の駆動方法であって、
前記複数の映像信号線を駆動する列駆動ステップと、
前記複数の走査信号線および前記複数の制御線を選択的または一括的に駆動する行駆動ステップと
を備え、
前記画素回路は、
前記電源線から与えられる電流に基づいて発光する電気光学素子と、
前記電気光学素子を流れる電流の経路上に設けられた駆動用トランジスタと、
前記駆動用トランジスタの制御端子と前記映像信号線との間に設けられ、前記走査信号線が前記行駆動ステップでアクティブにされたときに前記駆動用トランジスタの前記制御端子と前記映像信号線とを電気的に接続する書き込み制御トランジスタと、
前記駆動用トランジスタの一方の導通端子と前記電源線との間に設けられ、前記制御線が前記行駆動ステップでアクティブにされたときに前記駆動用トランジスタの前記一方の導通端子と前記電源線とを電気的に接続する発光制御トランジスタと、
前記駆動用トランジスタの前記制御端子と前記駆動用トランジスタの他方の導通端子との間に設けられたコンデンサと
を含み、
前記複数の行を１個または複数個の行グループにグループ化したときの各行グループに着目したとき、前記行駆動ステップでは、フレーム期間開始後の所定期間であって前記電気光学素子を初期化するための初期化期間および当該初期化期間後の所定期間であって前記駆動用トランジスタの閾値電圧のばらつきを補償するための閾値検出期間には、前記行グループに属する行に対応して設けられている走査信号線および制御線の全てが一括的にアクティブにされ、前記閾値検出期間後には、表示すべき画像に応じた電荷を前記コンデンサに蓄積させるための書き込み期間が行毎に設けられるよう、前記行グループに属する行に対応して設けられている走査信号線が、ｋフレーム期間毎（ｋは自然数）に選択順序を逆にされつつ、選択的に順次にアクティブにされ、
各行グループに着目したとき、前記閾値検出期間後、前記行グループに属する行についての最初の書き込み期間開始前に渡り、前記行駆動ステップでは、前記行グループに属する行に対応して設けられている走査信号線の全てが一括的にアクティブにされ、前記列駆動ステップでは、前記駆動用トランジスタを逆バイアス状態にするための逆バイアス電位が前記複数の映像信号線に印加され、逆バイアス電位が印加される累積期間はすべての行の画素回路で等しくなっていることを特徴とする。

本発明の第１５の局面は、本発明の第１４の局面において、
前記ｋは１であることを特徴とする。

本発明の第１の局面によれば、各行グループに着目すると、画素回路内のコンデンサへの書き込みのための走査信号線の選択の順序（走査順序）は所定フレーム期間毎に逆にされる。このため、閾値検出終了時点から書き込み開始時点までの期間（待機期間）の合計の長さは、全ての行でほぼ等しくなる。上記待機期間には駆動用トランジスタや電気光学素子でのリーク電流が生じ得るが、リーク電流による電荷の移動量は全ての行でほぼ等しくなる。その結果、リーク電流に起因する輝度ムラの発生が抑制される。また、各フレーム期間において、各行グループに属する全ての行の画素回路の初期化・閾値検出が一括して行われるので、初期化期間および閾値検出期間を充分に長い期間に設定することができる。このため、仮に駆動能力の比較的小さい回路によって電源線が駆動されていても初期化動作を確実に行うことができ、また、閾値検出が確実に行われるので閾値電圧のばらつきの補償（閾値補償）の精度を向上させることができる。さらに、走査信号線の選択期間中に閾値検出が行われる構成と比較して、書き込み期間を充分に確保することができる。
また、各画素回路において、閾値検出の終了時点から書き込みが開始される時点までの期間、駆動用トランジスタの制御端子に逆バイアスが印加される。このため、駆動用トランジスタの閾値特性のシフトが抑制される。ここで、走査信号線は、所定フレーム期間毎に選択順序が逆にされつつ、選択的に順次にアクティブにされる。このため、駆動用トランジスタの制御端子に逆バイアスが印加される累積時間は、全ての行の画素回路でほぼ等しくなる。その結果、行ごとのばらつきを生ずることなく、駆動用トランジスタの閾値特性のシフトが抑制される。

本発明の第２の局面によれば、各行グループに着目すると、画素回路内のコンデンサへの書き込みのための走査順序は１フレーム期間毎に逆にされる。このため、画素回路内の駆動用トランジスタや電気光学素子でのリーク電流に起因する輝度ムラの発生が効果的に抑制される。

本発明の第３の局面によれば、行グループ毎に共通電源線が設けられ、共通電源線を介して電源制御回路から電源線に電源電位および初期化電位が供給される。このため、電源制御回路に設けられるべき出力バッファの個数が電源線の本数よりも少なくなり、電源線を個別に駆動する構成と比較して、電源制御回路の回路規模を小さくすることができる。また、電源線を用いて初期化電位の供給が行われるので、初期化電位供給用の信号線等が不要となり、画素回路内の素子数を少なくすることができる。

本発明の第４の局面によれば、行グループ毎に好適なタイミングで画素回路の初期化を行うことができる。

本発明の第５の局面によれば、隣接する２本の電源線が同一の行グループに属するようグループ化される場合には画面の上半分と下半分で電源線に流れる電流が大きく異なると画面の中央で輝度差が発生することがあるのに対し、複数の共通電源線に流れる電流の量がほぼ同じになるので画面の中央に発生する輝度差を防止することができる。

本発明の第６の局面によれば、或る１つの行グループに属する行の画素回路で初期化・閾値検出が行われている期間中、他の２以上の行グループに属する行の画素回路では発光が行われる。このため、発光期間を比較的長くすることが可能となる。

本発明の第７の局面によれば、行グループ毎に共通制御線が設けられ、共通制御線を介して行駆動回路と各制御線とが電気的に接続される。このため、制御線を駆動するための回路に設けられるべきピン（端子）の数を制御線の本数よりも少なくすることができる。また、１つの行グループに属する全ての行の画素回路について同じタイミングで発光させることが可能となる。このため、閾値検出終了時点から発光開始時点までの期間の長さが、各行グループに属する全ての行で等しくなる。これにより、画素回路内の駆動用トランジスタに生じるリーク電流の大きさが、各行グループに属する全ての行でほぼ同じになる。その結果、駆動用トランジスタでのリーク電流に起因する輝度ムラの発生が抑制される。

本発明の第８の局面によれば、制御線を駆動するための回路の規模を効果的に縮小することができる。また、全ての行の画素回路について同じタイミングで発光させることが可能となるので、駆動用トランジスタでのリーク電流に起因する輝度ムラの発生が効果的に抑制される。

本発明の第９の局面によれば、駆動用トランジスタでのリーク電流に起因する輝度ムラの発生を抑制するとともに、行グループ毎に好適なタイミングで画素回路の初期化を行うことができる。

本発明の第１０の局面によれば、行グループ毎に共通制御線を備えた構成の表示装置において、本発明の第３の局面と同様の効果が得られる。

本発明の第１１の局面によれば、行グループ毎に共通制御線を備えた構成の表示装置において、本発明の第４の局面と同様の効果が得られる。

本発明の第１２の局面によれば、行グループ毎に共通制御線を備えた構成の表示装置において、本発明の第５の局面と同様の効果が得られる。

本発明の第１３の局面によれば、行グループ毎に共通制御線を備えた構成の表示装置において、本発明の第６の局面と同様の効果が得られる。

本発明の第１４の局面によれば、本発明の第１の局面と同様の効果を表示装置の駆動方法において奏することができる。

本発明の第１５の局面によれば、本発明の第２の局面と同様の効果を表示装置の駆動方法において奏することができる。

本発明の第１の実施形態に係る表示装置における各行の画素回路の動作を示す図である。 上記第１の実施形態における表示装置の全体構成を示すブロック図である。 上記第１の実施形態における電源線の接続形態を示す図である。 上記第１の実施形態における画素回路の構成を示す回路図である。 上記第１の実施形態における画素回路の駆動方法を示すタイミングチャート（１フレーム目）である。 上記第１の実施形態における画素回路の駆動方法を示すタイミングチャート（２フレーム目）である。 上記第１の実施形態の第１の変形例における電源線の接続形態を示す図である。 上記第１の実施形態の第１の変形例における各行の画素回路の動作を示す図である。 上記第１の実施形態の第２の変形例における電源線の接続形態を示す図である。 上記第１の実施形態の第２の変形例における各行の画素回路の動作を示す図である。 上記第１の実施形態の第３の変形例における電源線の接続形態を示す図である。 上記第１の実施形態の第３の変形例における各行の画素回路の動作を示す図である。 本発明の第２の実施形態に係る表示装置の全体構成を示すブロック図である。 上記第２の実施形態における電源線および制御線の接続形態を示す図である。 上記第２の実施形態における画素回路の駆動方法を示すタイミングチャート（１フレーム目）である。 上記第２の実施形態における画素回路の駆動方法を示すタイミングチャート（２フレーム目）である。 上記第２の実施形態における各行の画素回路の動作を示す図である。 上記第２の実施形態の第１の変形例における電源線および制御線の接続形態を示す図である。 上記第２の実施形態の第１の変形例における各行の画素回路の動作を示す図である。 上記第２の実施形態の第２の変形例における電源線および制御線の接続形態を示す図である。 上記第２の実施形態の第２の変形例における各行の画素回路の動作を示す図である。 上記第２の実施形態の第３の変形例における電源線および制御線の接続形態を示す図である。 上記第２の実施形態の第３の変形例における各行の画素回路の動作を示す図である。 本発明の第３の実施形態における画素回路の駆動方法を示すタイミングチャート（１フレーム目）である。 上記第３の実施形態における画素回路の駆動方法を示すタイミングチャート（２フレーム目）である。 上記第３の実施形態における各行の画素回路の動作を示す図である。 上記第３の実施形態の変形例における各行の画素回路の動作を示す図である。 従来の表示装置に含まれる画素回路の回路図である。 従来の別の表示装置に含まれる画素回路の回路図である。

以下、添付図面を参照しつつ、本発明の実施形態について説明する。

＜１．第１の実施形態＞
＜１．１ 全体構成＞
図２は、本発明の第１の実施形態に係る表示装置の全体構成を示すブロック図である。図２に示す表示装置１００は、表示制御回路１，ゲートドライバ回路２，ソースドライバ回路３，電源制御回路４，および（ｍ×ｎ）個の画素回路１０を備えた有機ＥＬディスプレイである。以下、ｍおよびｎは２以上の整数、ｉは１以上ｎ以下の整数、ｊは１以上ｍ以下の整数であるとする。なお、本実施形態においては、ゲートドライバ回路２によって行駆動回路が実現され、ソースドライバ回路３によって列駆動回路が実現される。

表示装置１００には、互いに並行なｎ本の走査信号線Ｇｉおよびこれに直交する互いに並行なｍ本のデータ線Ｓｊが設けられる。（ｍ×ｎ）個の画素回路１０は、走査信号線Ｇｉとデータ線Ｓｊとの各交差点に対応してマトリクス状に配置される。また、走査信号線Ｇｉと並行に、ｎ本の制御線Ｅｉおよびｎ本の電源線ＶＰｉが設けられる。さらに、電源制御回路４と電源線ＶＰｉとを接続するための電流供給用幹配線である共通電源線９が設けられる。走査信号線Ｇｉおよび制御線Ｅｉはゲートドライバ回路２に接続され、データ線Ｓｊはソースドライバ回路３に接続される。電源線ＶＰｉは、共通電源線９を介して電源制御回路４に接続される。画素回路１０には、図示しない共通電極により共通電位Ｖｃｏｍが供給される。なお、ここでは電源線ＶＰｉの一端が共通電源線９に接続される構成であるが、電源線ＶＰｉの両端（または３つ以上の接続点）が共通電源線９に接続される構成であってもよい。

表示制御回路１は、ゲートドライバ回路２，ソースドライバ回路３，および電源制御回路４に各種制御信号を出力する。より詳細には、表示制御回路１は、ゲートドライバ回路２にタイミング信号ＯＥ，スタートパルスＹＩ，およびクロックＹＣＫを出力し、ソースドライバ回路３にスタートパルスＳＰ，クロックＣＬＫ，表示データＤＡ，およびラッチパルスＬＰを出力し、電源制御回路４に制御信号ＣＳを出力する。

ゲートドライバ回路２は、シフトレジスタ回路，論理演算回路，およびバッファを含んでいる。シフトレジスタ回路は、クロックＹＣＫに同期してスタートパルスＹＩを順次転送する。論理演算回路は、シフトレジスタ回路の各段から出力されたパルスとタイミング信号ＯＥとの間で論理演算を行う。論理演算回路の出力は、バッファを経由して、対応する走査信号線Ｇｉおよび制御線Ｅｉに与えられる。１本の走査信号線Ｇｉには、ｍ個の画素回路１０が接続されている。画素回路１０は、走査信号線Ｇｉを用いてｍ個ずつ一括して選択される。上記タイミング信号ＯＥについては、論理演算回路の構成によっては複数の信号で構成される。なお、本実施形態においては、ゲートドライバ回路２には、走査信号線Ｇｉを駆動する走査信号線駆動回路として機能する部分と制御線Ｅｉを駆動する制御線駆動回路として機能する部分とが含まれている。

ソースドライバ回路３は、ｍビットのシフトレジスタ５，レジスタ６，ラッチ回路７，およびｍ個のＤ／Ａ変換器８を含んでいる。シフトレジスタ５は、縦続接続されたｍ個のレジスタを有し、初段のレジスタに供給されたスタートパルスＳＰをクロックＣＬＫに同期して転送し、各段のレジスタからタイミングパルスＤＬＰを出力する。タイミングパルスＤＬＰの出力タイミングに合わせて、レジスタ６には表示データＤＡが供給される。レジスタ６は、タイミングパルスＤＬＰに従い、表示データＤＡを記憶する。レジスタ６に１行分の表示データＤＡが記憶されると、表示制御回路１はラッチ回路７に対してラッチパルスＬＰを出力する。ラッチ回路７は、ラッチパルスＬＰを受け取ると、レジスタ６に記憶された表示データを保持する。Ｄ／Ａ変換器８は、データ線Ｓｊに対応して設けられる。Ｄ／Ａ変換器８は、ラッチ回路７に保持された表示データをアナログ電圧に変換し、得られたアナログ電圧をデータ線Ｓｊに印加する。

電源制御回路４は、ｐ本の共通電源線９に対応して、ｐ個の出力端子を有する。電源制御回路４は、制御信号ＣＳに基づき、共通電源線９に電源電位および初期化電位を切り替えて印加する。ｐ＝１のとき、全ての電源線ＶＰｉは１本の共通電源線９に接続される。この場合、電源制御回路４は、１本の共通電源線９に所定のタイミングで初期化電位を印加する。ｐ≧２のとき、電源線ＶＰｉはｐ個のグループに分類され、各グループに含まれる電源線は同じ共通電源線９に接続される。この場合、電源制御回路４は、ｐ本の共通電源線９に互いに異なるタイミングで初期化電位を印加する。以下、電源電位はハイレベル電位であって初期化電位はローレベル電位であることを前提に説明する。

なお、ここではまずｐ＝１の場合を例に挙げて説明し、ｐ≧２の場合については変形例として後述する（ｐ＝２の場合：第１の変形例および第２の変形例、ｐ＝３の場合：第３の変形例）。図３は、本実施形態における電源線ＶＰｉの接続形態を示す図である。図３に示すように、表示装置１００には、電源制御回路４ａと電源線ＶＰｉとを接続するために、１本の共通電源線１１１が設けられている。共通電源線１１１の一端は電源制御回路４ａが有する１個の出力端子に接続され、全ての電源線ＶＰｉは共通電源線１１１に接続されている。すなわち、本実施形態おいては、１〜ｎ行目によって１つの行グループが構成されている。なお、この共通電源線１１１は電流供給用幹配線であることを前提に説明しているが、全ての電源線ＶＰｉを電源制御回路４ａに共通的に接続することができる配線であれば幹配線でなくてもよい。また、共通電源線の本数，共通電源線と電源線ＶＰｉとの接続位置については周知のあらゆる構成を適用することができる。

＜１．２ 画素回路の構成＞
図４は、画素回路１０の構成を示す回路図である。図４に示すように、画素回路１０は、ＴＦＴ１１〜１３，コンデンサ１５，および有機ＥＬ素子１６を含んでいる。ＴＦＴ１１〜１３は、いずれもＮチャネル型トランジスタである。ＴＦＴ１１は、書き込み制御トランジスタとして機能する。ＴＦＴ１２は、駆動用トランジスタとして機能する。ＴＦＴ１３は、発光制御トランジスタとして機能する。有機ＥＬ素子１６は、電気光学素子として機能する。

なお、本明細書において、電気光学素子とは、有機ＥＬ素子の他、ＦＥＤ（Field Emission Display），ＬＥＤ，電荷駆動素子，液晶，Ｅインク（Electronic Ink）など、電気を与えることにより光学的な特性が変化する全ての素子をいうものとする。また、以下では電気光学素子として有機ＥＬ素子を例示するが、電流量に応じて発光量が制御される発光素子であれば同様の説明が可能である。

図４に示すように、画素回路１０は、走査信号線Ｇｉ，制御線Ｅｉ，データ線Ｓｊ，電源線ＶＰｉ，および共通電位Ｖｃｏｍを有する電極に接続される。ＴＦＴ１１については、一方の導通端子はデータ線Ｓｊに接続され、他方の導通端子はＴＦＴ１２のゲート端子に接続される。ＴＦＴ１３については、ドレイン端子は電源線ＶＰｉに接続され、ソース端子はＴＦＴ１２のドレイン端子に接続される。ＴＦＴ１２のソース端子は、有機ＥＬ素子１６のアノード端子に接続される。有機ＥＬ素子１６のカソード端子には、共通電位Ｖｃｏｍが印加される。コンデンサ１５は、ＴＦＴ１２のゲート端子とソース端子の間に設けられる。ＴＦＴ１１のゲート端子は走査信号線Ｇｉに接続され、ＴＦＴ１３のゲート端子は制御線Ｅｉに接続される。

＜１．３ 駆動方法＞
図５および図６は、本実施形態における画素回路１０の駆動方法を示すタイミングチャートである。なお、図５は、連続する２フレーム期間のうちの先行するフレーム（「１フレーム目」とする。）におけるタイミングチャートであり、図６は、当該２フレーム期間のうちの後続のフレーム（「２フレーム目」とする。）におけるタイミングチャートである。図５および図６において、ＶＧｉはｉ行目の画素回路１０に含まれるＴＦＴ１２のゲート電位を表し、ＶＳｉは当該ＴＦＴ１２のソース電位（有機ＥＬ素子１６のアノード電位）を表している。画素回路１０は、１フレーム期間に１回ずつ、初期化，閾値検出（ＴＦＴ１２の閾値検出），書き込み，および発光を行い、発光期間以外の期間では消灯する。なお、発光（および消灯）するのは有機ＥＬ素子１６であるが、画素回路１０にはこの有機ＥＬ素子１６が含まれるため、以下では「画素回路１０が発光する」，「画素回路１０が消灯する」と表現する。また、フレーム期間とは、１つの画像を表示するための単位期間であって、黒挿入期間等が含まれていてもよく、種々の長さに設定可能である。

図５を参照しつつ、１フレーム目における１行目の画素回路１０の動作を説明する。時刻ｔ１１より前では、走査信号線Ｇ１および制御線Ｅ１の電位はローレベルであり、電源線ＶＰ１の電位はハイレベルである。時刻ｔ１１において、走査信号線Ｇ１および制御線Ｅ１の電位はハイレベルに変化する（アクティブとなる）。これにより、ＴＦＴ１１およびＴＦＴ１３はオン状態になる。また、時刻ｔ１１には、電源線ＶＰ１の電位はローレベルに変化する。なお、以下、電源線ＶＰｉのローレベル電位をＶＰ＿Ｌという。電位ＶＰ＿Ｌには、充分に低い電位、具体的には、時刻ｔ１１直前のＴＦＴ１２のゲート電位よりも低い電位が使用される。また、時刻ｔ１１にはデータ線Ｓｊには基準電位Ｖｒｅｆが印加されており、上述したようにＴＦＴ１１がオン状態になることから、基準電位ＶｒｅｆがＴＦＴ１２のゲートに与えられる。その基準電位Ｖｒｅｆは比較的高いレベルに設定されており、ＴＦＴ１２はオン状態になる。上述したようにＴＦＴ１３もオン状態になっていることから、ＴＦＴ１２のソース電位ＶＳ１はＶＰ＿Ｌにほぼ等しくなる。

時刻ｔ１２において、電源線ＶＰ１の電位はハイレベルに変化する。このときデータ線Ｓｊには基準電位Ｖｒｅｆが印加されている。この基準電位Ｖｒｅｆは、上述した時刻ｔ１１の直後にＴＦＴ１２がオン状態になり、かつ、時刻ｔ１２以降に有機ＥＬ素子１６に対する印加電圧が発光閾値電圧を超えないように決定される。このため、時刻ｔ１２以降、ＴＦＴ１２はオン状態で維持されるが、有機ＥＬ素子１６に電流は流れない。したがって、電源線ＶＰ１からＴＦＴ１３とＴＦＴ１２を経由してＴＦＴ１２のソース端子に電流が流れ込み、ＴＦＴ１２のソース電位ＶＳ１は上昇する。ＴＦＴ１２のソース電位ＶＳ１は、ゲート−ソース間電圧Ｖｇｓが閾値電圧Ｖｔｈに等しくなるまで上昇し、（Ｖｒｅｆ−Ｖｔｈ）に到達する。

時刻ｔ１３において、走査信号線Ｇ１の電位はローレベルに変化する。これにより、ＴＦＴ１１はオフ状態になる。また、制御線Ｅ１の電位もローレベルに変化するので、時刻ｔ１３以降、ＴＦＴ１３はオフ状態になる。このため、ＴＦＴ１２のソース電位ＶＳ１は、ほぼ（Ｖｒｅｆ−Ｖｔｈ）のまま維持される。

時刻ｔ１４において、走査信号線Ｇ１の電位はハイレベルに変化し、データ線Ｓｊの電位は表示データに応じたレベルになる。なお、以下、このときのデータ線Ｓｊの電位をデータ電位Ｖｄａｉという。時刻ｔ１４以降、ＴＦＴ１１はオン状態になり、ＴＦＴ１２のゲート電位ＶＧ１はＶｒｅｆからＶｄａ１に変化する。時刻ｔ１４以降におけるＴＦＴ１２のゲート−ソース間電圧Ｖｇｓは、次式（１）で与えられる。
Ｖｇｓ＝｛Ｃ_OLED／（Ｃ_OLED＋Ｃ_st）｝
×（Ｖｄａ１−Ｖｒｅｆ）＋Ｖｔｈ …（１）
ただし、上式（１）において、Ｃ_OLEDは有機ＥＬ素子１６の容量値であり、Ｃ_stはコンデンサ１５の容量値である。

有機ＥＬ素子１６の容量値は充分に大きく、Ｃ_OLED≫Ｃ_stが成立する。このため、上式（１）を次式（２）に変形する（近似させる）ことができる。
Ｖｇｓ＝Ｖｄａ１−Ｖｒｅｆ＋Ｖｔｈ …（２）
このように、ＴＦＴ１２のゲート電位ＶＧ１がＶｒｅｆからＶｄａ１に変化したときに、ＴＦＴ１２のソース電位ＶＳ１はほとんど変化せず、ＴＦＴ１２のゲート−ソース間電圧Ｖｇｓはほぼ（Ｖｄａ１−Ｖｒｅｆ＋Ｖｔｈ）になる。

時刻ｔ１５において、走査信号線Ｇ１の電位はローレベルに変化する。時刻ｔ１５以降、ＴＦＴ１１はオフ状態になる。このため、ＴＦＴ１２のゲート−ソース間電圧Ｖｇｓは、データ線Ｓｊの電位が変化しても、ほぼ（Ｖｄａ１−Ｖｒｅｆ＋Ｖｔｈ）のまま維持される。

時刻ｔ１６において、制御線Ｅ１の電位はハイレベルに変化する。時刻ｔ１６以降、ＴＦＴ１３はオン状態になり、ＴＦＴ１２のドレイン端子はＴＦＴ１３を介して電源線ＶＰ１に接続される。このとき電源線ＶＰ１の電位はハイレベルであるので、電源線ＶＰ１からＴＦＴ１３とＴＦＴ１２とを経由してＴＦＴ１２のソース端子に電流が流れ、ＴＦＴ１２のソース電位ＶＳ１は上昇する。この時点でＴＦＴ１２のゲート端子はフローティング状態にある。したがって、ＴＦＴ１２のソース電位ＶＳ１が上昇すると、ＴＦＴ１２のゲート電位ＶＧ１も上昇する。このとき、ＴＦＴ１２のゲート−ソース間電圧Ｖｇｓはほぼ一定に保たれる。

電源線ＶＰ１に印加されるハイレベル電位は、発光期間（時刻ｔ１６〜ｔ１７）においてＴＦＴ１２が飽和領域で動作するように決定される。このため、発光期間においてＴＦＴ１２を流れる電流Ｉは、チャネル長変調効果を無視すれば、次式（３）で与えられる。
Ｉ＝１／２・Ｗ／Ｌ・μ・Ｃｏｘ（Ｖｇｓ−Ｖｔｈ）² …（３）
ただし、上式（３）において、Ｗはゲート幅、Ｌはゲート長、μはキャリア移動度、Ｃｏｘはゲート酸化膜容量である。

そして、上式（２）と上式（３）から、次式（４）が導かれる。
Ｉ＝１／２・Ｗ／Ｌ・μ・Ｃｏｘ（Ｖｄａ１−Ｖｒｅｆ）² …（４）

上式（４）に示す電流Ｉは、データ電位Ｖｄａ１に応じて変化するが、ＴＦＴ１２の閾値電圧Ｖｔｈには依存しない。したがって、閾値電圧Ｖｔｈがばらつく場合や、閾値電圧Ｖｔｈが経時的に変化する場合でも、有機ＥＬ素子１６にデータ電位Ｖｄａ１に応じた電流を流し、有機ＥＬ素子１６を所望の輝度で発光させることができる。

時刻ｔ１７において、制御線Ｅ１の電位はローレベルに変化する。時刻ｔ１７以降、ＴＦＴ１３はオフ状態になる。このため、有機ＥＬ素子１６に電流は流れず、画素回路１０は消灯する。

以上のように、１行目の画素回路１０は、時刻ｔ１１から時刻ｔ１２までの期間に初期化を行い、時刻ｔ１２から時刻ｔ１３までの期間に閾値検出を行い、時刻ｔ１４から時刻ｔ１５までの期間に書き込みを行い、時刻ｔ１６から時刻ｔ１７までの期間に発光し、時刻ｔ１６から時刻ｔ１７までの期間以外の期間には消灯する。

２行目の画素回路１０は、１行目の画素回路１０と同様に時刻ｔ１１から時刻ｔ１２までの期間に初期化を行って時刻ｔ１２から時刻ｔ１３までの期間に閾値検出を行い、１行目の画素回路１０から所定時間Ｔａだけ遅れて、書き込みおよび発光を行う。一般に、ｉ行目の画素回路１０は、他の行の画素回路１０と同じ期間に初期化および閾値検出を行い、（ｉ−１）行目の画素回路１０から時間Ｔａだけ遅れて、書き込みおよび発光を行う。このように、１フレーム目においては、行ごとの画素回路１０の書き込みおよび発光は昇順で行われる。

次に、２フレーム目における画素回路１０の動作について説明する。図６から把握されるように、２フレーム目においても、まず全ての行の画素回路１０で初期化と閾値検出とが行われる。その後、１フレーム目とは逆の順序で（降順で）、書き込みおよび発光が行われる。すなわち、全ての行の画素回路１０は、時刻ｔ２１から時刻ｔ２２までの期間に初期化を行い、時刻ｔ２２から時刻ｔ２３までの期間に閾値検出を行う。その後、ｎ行目から１行目までの画素回路１０が、降順で所定時間Ｔａずつ遅れて、書き込みおよび発光を行う。一般に、ｉ行目の画素回路１０は、他の行の画素回路１０と同じ期間に初期化および閾値検出を行い、（ｉ＋１）行目の画素回路１０から時間Ｔａだけ遅れて、書き込みおよび発光を行う。このように、２フレーム目においては、行ごとの画素回路１０の書き込みおよび発光は降順で行われる。

以上のように、本実施形態においては、全てのフレームで、まず全ての行の画素回路１０で初期化と閾値検出とが行われる。その後、１フレーム毎に走査順序が逆になるように、１行ずつ画素回路１０での書き込みおよび発光が行われる。

図１は、本実施形態における各行の画素回路１０の動作を示す図である。電源制御回路４ａは、１フレーム目においても２フレーム目においても、１フレーム期間の先頭で所定時間だけ共通電源線１１１にローレベル電位（初期化電位）を印加する。このため、全ての行の画素回路１０は、１フレーム期間の先頭で初期化を行う。次に、１フレーム目においても２フレーム目においても、初期化直後に全ての行の画素回路１０は、閾値検出を行う。続いて、１フレーム目においては、１行目の画素回路１０が選択され、１行目の画素回路１０が書き込みを行う。次に２行目の画素回路１０が選択され、２行目の画素回路１０が書き込みを行う。以下、同様に、３〜ｎ行目の画素回路１０が行ごとに順に選択され、選択された画素回路１０が書き込みを行う。一方、２フレーム目においては、閾値検出後、ｎ行目の画素回路１０が選択され、ｎ行目の画素回路１０が書き込みを行う。次に（ｎ−１）行目の画素回路１０が選択され、（ｎ−１）行目の画素回路１０が書き込みを行う。以下、同様に、（ｎ−２）〜１行目の画素回路１０が行ごとに１フレーム目とは逆の順に選択され、選択された画素回路１０が書き込みを行う。

各行の画素回路１０は、閾値検出から書き込み直前までの期間では消灯する。ところで、各行の画素回路１０は同じ時間だけ発光する必要がある。また、１フレーム目にはｎ行目の画素回路１０の発光が当該フレーム期間の最後までに完了する必要がある。さらに、２フレーム目には１行目の画素回路１０の発光が当該フレーム期間の最後までに完了する必要がある。このため、各行の画素回路１０は、書き込み後に一定時間Ｔ１だけ発光し、それ以外の期間には消灯する。

一般的な表示装置では、（全ての行の）画素回路１０に対する書き込みは、１フレーム期間かけて行われる。これに対して、本実施形態では、図１に示すように、（約１／２フレームの発光期間を確保するために）画素回路１０に対する書き込みは約１／２フレーム期間かけて行われる。このため、画素回路１０の走査速度は、通常の約２倍になる。なお、この例では、画素回路１０の発光期間の長さＴ１は約１／２フレーム期間となっているが、画素回路１０の走査速度を通常の約２倍にしたまま発光期間の長さを１／２フレーム期間よりも短くしてもよい。あるいは、画素回路１０の走査速度を通常の約２倍より速くして、発光期間の長さを１／２フレーム期間より長くしてもよい。

＜１．４ 効果＞
本実施形態に係る表示装置は、マトリクス状に配置された複数の画素回路１０と、画素回路１０の行に対応して設けられた複数の走査信号線Ｇｉおよび複数の制御線Ｅｉと、画素回路１０の列に対応して設けられた複数のデータ線Ｓｊと、画素回路１０に電源電位を供給するために設けられた複数の電源線ＶＰｉと、ｎ本の電源線ＶＰｉに接続された共通電源線９（１１１）と、走査信号線Ｇｉおよび制御線Ｅｉを駆動するゲートドライバ回路２と、データ線Ｓｊを駆動するソースドライバ回路３と、電源線ＶＰｉを駆動する電源制御回路４（４ａ）とを備えている。画素回路１０は、有機ＥＬ素子１６（電気光学素子）と、有機ＥＬ素子１６を流れる電流の経路上に設けられたＴＦＴ１２（駆動用トランジスタ）と、ＴＦＴ１２のゲート端子とデータ線Ｓｊとの間に設けられたＴＦＴ１１（書き込み制御トランジスタ）と、ＴＦＴ１２のドレイン端子と電源線ＶＰｉとの間に設けられたＴＦＴ１３（発光制御トランジスタ）と、ＴＦＴ１２のソース端子とゲート端子との間に設けられたコンデンサ１５とを含んでいる。本実施形態によれば、以上のような構成において、全てのフレームで、全ての行の画素回路１０が初期化および閾値検出を行った後、画素回路１０が行ごとに順に選択される。選択された画素回路１０は、駆動用トランジスタとして機能するＴＦＴ１２のソース端子とゲート端子との間に設けられたコンデンサ１５への書き込みおよび当該書き込みに基づく発光を行う。ところで、上述したように、閾値検出の際には有機ＥＬ素子１６に対する印加電圧が発光閾値電圧を超えないようにされ、閾値検出後、書き込みが開始されるまでの期間、ＴＦＴ１２のゲート−ソース間電圧Ｖｇｓが閾値電圧Ｖｔｈに等しくなった状態で維持される。このため、図５および図６に示すように、閾値検出終了時点から書き込み開始時点までの期間（以下、「待機期間」という。）には、ＴＦＴ１２のソース電位ＶＳｉすなわち有機ＥＬ素子１６のアノード電位は理想的には維持される。しかしながら、ＴＦＴ１２や有機ＥＬ素子１６でのリーク電流による電荷の移動は必ずしも零ではない。従って、待機期間の長さによって、書き込みが行われる際の有機ＥＬ素子１６のアノード電位が行ごとに異なることがある。例えば、有機ＥＬ素子１６でのリーク電流に起因して、待機期間の短い行では相対的にアノード電位が高くなり、待機期間の長い行では相対的にアノード電位が低くなるということが考えられる。このようなことが生じると、或る一定の輝度値のデータ信号に基づく書き込みが行われても、走査順序（行ごとの画素回路１０の選択順序）によって実際に画面上に現れる輝度が異なることとなる。その結果、輝度ムラが発生する。この点、本実施形態によれば、１フレーム毎に走査順序が逆にされる。このため、２フレーム期間を１単位期間とすると、１単位期間中の待機期間の合計の長さは全ての行で等しくなる。これにより、ＴＦＴ１２や有機ＥＬ素子１６でのリーク電流による電荷の移動量は、全ての行で等しくなる。その結果、書き込みが行われる際の有機ＥＬ素子１６のアノード電位の変動量が全ての画素回路１０においてほぼ等しくなり、輝度ムラの発生が抑制される。

また、各フレーム期間の先頭で全ての行の画素回路１０の初期化が一括して行われるので、初期化期間を適宜の期間、典型的には選択期間よりも長い期間に設定することができる。このため、電源制御回路４に含まれる出力バッファの電流能力が小さい場合であっても充分に駆動することができる。さらに、電源制御回路４は、全ての電源線ＶＰｉに電気的に接続された１つの共通電源線９を駆動する。したがって、電源線ＶＰｉを個別に駆動する構成よりも、電源制御回路４に設けられるべき出力バッファを大幅に削減し、電源制御回路４の回路規模を小さくすることができる。また、電源線ＶＰｉを用いて初期化電位の供給が行われるので、初期化電位供給用の信号線等が不要となり、画素回路１０内の素子数を少なくすることができる。さらに、電源の駆動回数を１フレームで１回とすることができるので、例えば画素回路１０の行数に相当する回数を駆動する場合よりも消費電力を低減することができる。また、共通電源線９が１つ（または少ない数）であることにより、電源供給用の配線領域の面積を小さくすることができる。

さらにまた、全ての行の画素回路１０で閾値検出が一括して行われるので、閾値検出期間を適宜の期間、典型的には選択期間よりも長い期間に設定することができる。このため、閾値検出を確実に行うことができ、閾値補償の精度を向上させることができる。また、選択期間中に閾値検出が行われる構成に比べて、画素データの書き込み期間を充分に確保することができる。そのため、例えば３次元画像表示装置（３Ｄテレビ）などのように書き込み期間が短い構成すなわち高速で駆動が行われる構成においても、本発明を容易に適用することができる。

また、上述したように、各行の画素回路１０は、書き込み後に一定時間Ｔ１だけ発光し、それ以外の期間には消灯する。これにより、全ての行の画素回路１０の発光期間の長さが等しくなり、輝度のばらつきが抑えられる。さらに、画素回路１０は発光期間以外の期間には消灯するので、黒挿入を行う場合と同様に、動画性能を向上させることができる。

さらにまた、画素回路１０に含まれる全てのトランジスタは、Ｎチャネル型である。このように画素回路１０に含まれるトランジスタを同じ導電型で構成することにより、表示装置のコストを削減することができる。

なお、本実施形態においては、１フレーム毎に走査順序が逆になる構成としているが、本発明はこれに限定されず、２フレーム毎，３フレーム毎など複数フレーム毎に走査順序が逆になる構成にしても良い。これについては、後述する変形例や他の実施形態においても同様である。

＜１．５ 変形例＞
＜１．５．１ 第１の変形例＞
図７は、上記第１の実施形態の第１の変形例における電源線ＶＰｉの接続形態を示す図である。本変形例においては、表示装置１００には、電源制御回路４ｂと電源線ＶＰｉとを接続するために、２本の共通電源線１２１，１２２が設けられる。共通電源線１２１，１２２の一端は、電源制御回路４ｂが有する２個の出力端子にそれぞれ接続される。電源線ＶＰ１〜ＶＰ（ｎ／２）は共通電源線１２１に接続され、電源線ＶＰ（ｎ／２＋１）〜ＶＰｎは共通電源線１２２に接続される。すなわち、本変形例においては、１〜（ｎ／２）行目によって１つの行グループが構成され、（ｎ／２＋１）〜ｎ行目によって別の１つの行グループが構成されている。

図８は、本変形例における各行の画素回路１０の動作を示す図である。電源制御回路４ｂは、１フレーム目においても２フレーム目においても、１フレーム期間の先頭で所定時間だけ共通電源線１２１にローレベル電位を印加し、１／２フレーム期間経過後に所定時間だけ共通電源線１２２にローレベル電位を印加する。このため、１〜（ｎ／２）行目の画素回路１０は１フレーム期間の先頭で初期化を行い、（ｎ／２＋１）〜ｎ行目の画素回路１０は１／２フレーム期間だけ遅れて初期化を行う。

１フレーム目においても２フレーム目においても、１回目の初期化後に１〜（ｎ／２）行目の全ての画素回路１０が同時に選択され、２回目の初期化後に（ｎ／２＋１）〜ｎ行目の全ての画素回路１０が同時に選択される。選択された画素回路１０が閾値検出を行う。

１フレーム目においては、１回目の閾値検出後に１〜（ｎ／２）行目の画素回路１０が昇順で選択され、２回目の閾値検出後に（ｎ／２＋１）〜ｎ行目の画素回路１０が昇順で選択される。選択された画素回路１０が書き込みを行う。各行の画素回路１０は、書き込み後に一定時間Ｔ２だけ発光し、それ以外の期間には消灯する。２フレーム目においては、１回目の閾値検出後に１〜（ｎ／２）行目の画素回路１０が降順で選択され、２回目の閾値検出後に（ｎ／２＋１）〜ｎ行目の画素回路１０が降順で選択される。選択された画素回路１０が書き込みを行う。各行の画素回路１０は、書き込み後に一定時間Ｔ２だけ発光し、それ以外の期間には消灯する。図８に示す例では、画素回路１０の走査速度は通常と同じであり、画素回路１０の発光期間の長さＴ２は約１／２フレーム期間となる。

なお、（ｎ／２＋１）〜ｎ行目によって構成される行グループに着目すると、「時刻ｔ０１に或るフレーム期間が開始して、時刻ｔ０２に当該フレーム期間が終了する」と考えることもできる。第２の変形例以下についても、同様に考えることができる。

本変形例によれば、電源制御回路４（４ｂ）に設けられるべき出力バッファの個数が電源線ＶＰｉの本数よりも少なくなり、電源線ＶＰｉを個別に駆動する構成と比較して、電源制御回路４（４ｂ）の回路規模を小さくすることができる。また、共通電源線１２１と共通電源線１２２とに互いに異なるタイミングで初期化電位を印加することにより、画素回路１０の選択期間に合わせて好適なタイミングで画素回路１０の初期化を行うことができる。

＜１．５．２ 第２の変形例＞
図９は、上記第１の実施形態の第２の変形例における電源線ＶＰｉの接続形態を示す図である。本変形例においては、表示装置１００には、電源制御回路４ｃと電源線ＶＰｉとを接続するために、２本の共通電源線１３１，１３２が設けられる。共通電源線１３１，１３２の一端は、電源制御回路４ｃが有する２個の出力端子にそれぞれ接続される。奇数行目の電源線ＶＰ１，ＶＰ３，…，ＶＰ（ｎ−１）は共通電源線１３１に接続され、偶数行目の電源線ＶＰ２，ＶＰ４，…，ＶＰｎは共通電源線１３２に接続される（ここでは、ｎは偶数とする）。すなわち、本変形例においては、奇数行目によって１つの行グループが構成され、偶数行目によって別の１つの行グループが構成されている。

図１０は、本変形例における各行の画素回路１０の動作を示す図である。電源制御回路４ｃは、１フレーム目においても２フレーム目においても、１フレーム期間の先頭で所定時間だけ共通電源線１３１にローレベル電位を印加し、１／２フレーム期間経過後に所定時間だけ共通電源線１３２にローレベル電位を印加する。このため、奇数行目の画素回路１０は１フレーム期間の先頭で初期化を行い、偶数行目の画素回路１０は１／２フレーム期間だけ遅れて初期化を行う。

１フレーム目においても２フレーム目においても、１回目の初期化後に奇数行目の全ての画素回路１０が同時に選択され、２回目の初期化後に偶数行目の全ての画素回路１０が同時に選択される。選択された画素回路１０が閾値検出を行う。

１フレーム目においては、１回目の閾値検出後に奇数行目の画素回路１０が昇順で選択され、２回目の閾値検出後に偶数行目の画素回路１０が昇順で選択される。選択された画素回路１０が書き込みを行う。各行の画素回路１０は、書き込み後に一定時間Ｔ３だけ発光し、それ以外の期間には消灯する。２フレーム目においては、１回目の閾値検出後に奇数行目の画素回路１０が降順で選択され、２回目の閾値検出後に偶数行目の画素回路１０が降順で選択される。選択された画素回路１０が書き込みを行う。各行の画素回路１０は、書き込み後に一定時間Ｔ３だけ発光し、それ以外の期間には消灯する。図１０に示す例では、画素回路１０の走査速度は通常と同じであり、画素回路１０の発光期間の長さＴ３は約１／２フレーム期間となる。

上述した第１の変形例によれば、画素回路１０に対して表示画面内の順序に従って書き込みを行うことができる。しかしながら、画面の上半分と下半分で輝度が大きく異なる場合など、共通電源線１２１，１２２（図７参照）を流れる電流の量が大きく異なる場合には、画面の中央で輝度差が発生することがある。この点、第２の変形例によれば、共通電源線１３１，１３２を流れる電流の量は多くの場合ほぼ同じになるので、画面の中央に発生する輝度差を防止することができる。

＜１．５．３ 第３の変形例＞
図１１は、上記第１の実施形態の第３の変形例における電源線ＶＰｉの接続形態を示す図である。本変形例においては、表示装置１００には、電源制御回路４ｄと電源線ＶＰｉとを接続するために、３本の共通電源線１４１〜１４３が設けられる。共通電源線１４１〜１４３の一端は、電源制御回路４ｄが有する３個の出力端子にそれぞれ接続される。電源線ＶＰ１〜ＶＰ（ｎ／３）は共通電源線１４１に接続され、電源線ＶＰ（ｎ／３＋１）〜ＶＰ（２ｎ／３）は共通電源線１４２に接続され、電源線ＶＰ（２ｎ／３＋１）〜ＶＰｎは共通電源線１４３に接続される。すなわち、本変形例においては、１〜（ｎ／３）行目によって第１の行グループが構成され、（ｎ／３＋１）〜（２ｎ／３）行目によって第２の行グループが構成され、（２ｎ／３＋１）〜ｎ行目によって第３の行グループが構成されている。

図１２は、本変形例における各行の画素回路１０の動作を示す図である。電源制御回路４ｄは、１フレーム目においても２フレーム目においても、１フレーム期間の先頭で所定時間だけ共通電源線１４１にローレベル電位を印加し、１／３フレーム期間経過後に所定時間だけ共通電源線１４２にローレベル電位を印加し、さらに１／３フレーム期間経過後に所定時間だけ共通電源線１４３にローレベル電位を印加する。このため、１〜（ｎ／３）行目の画素回路１０は１フレーム期間の先頭で初期化を行い、（ｎ／３＋１）〜（２ｎ／３）行目の画素回路１０は１／３フレーム期間だけ遅れて初期化を行い、（２ｎ／３＋１）〜ｎ行目の画素回路１０はさらに１／３フレーム期間だけ遅れて初期化を行う。

１フレーム目においても２フレーム目においても、１回目の初期化後に１〜（ｎ／３）行目の全ての画素回路１０が同時に選択され、２回目の初期化後に（ｎ／３＋１）〜（２ｎ／３）行目の全ての画素回路１０が同時に選択され、３回目の初期化後に（２ｎ／３＋１）〜ｎ行目の全ての画素回路１０が同時に選択される。選択された画素回路１０が閾値検出を行う。

１フレーム目においては、１回目の閾値検出後に１〜（ｎ／３）行目の画素回路１０が昇順で選択され、２回目の閾値検出後に（ｎ／３＋１）〜（２ｎ／３）行目の画素回路１０が昇順で選択され、３回目の閾値検出後に（２ｎ／３＋１）〜ｎ行目の画素回路１０が昇順で選択される。選択された画素回路１０が書き込みを行う。各行の画素回路１０は、書き込み後に一定時間Ｔ４だけ発光し、それ以外の期間には消灯する。２フレーム目においては、１回目の閾値検出後に１〜（ｎ／３）行目の画素回路１０が降順で選択され、２回目の閾値検出後に（ｎ／３＋１）〜（２ｎ／３）行目の画素回路１０が降順で選択され、３回目の閾値検出後に（２ｎ／３＋１）〜ｎ行目の画素回路１０が降順で選択される。選択された画素回路１０が書き込みを行う。各行の画素回路１０は、書き込み後に一定時間Ｔ４だけ発光し、それ以外の期間には消灯する。図１２に示す例では、画素回路１０の走査速度は通常と同じであり、画素回路１０の発光期間の長さＴ４は約２／３フレーム期間となる。

本変形例によれば、或る１つの行グループに属する行の画素回路１０が初期化・閾値検出を行っている期間中、他の２つの行グループに属する行の画素回路１０は発光している。このように、各画素回路１０の発光期間の長さは約２／３フレーム期間となる。すなわち、１本または２本の共通電源線が設けられている構成と比較して、発光期間を長くすることができる。

＜１．５．４ その他の変形例＞
共通電源線９の本数ｐについては、４以上でもよい。ｐ≧４の場合、電源線ＶＰｉの接続形態および各行の画素回路１０の動作は、上記と同様である。また、ｐ≧３の場合には、隣接配置された（ｎ／ｐ）本の電源線を同じ共通電源線に接続してもよく、（ｐ−１）本飛ばしの（ｎ／ｐ）本の電源線を同じ共通電源線に接続してもよい。例えば、ｐ＝３の場合に、電源線ＶＰｉを２本飛ばしに選択し、電源線ＶＰ１，ＶＰ４，…を第１の共通電源線に、電源線ＶＰ２，ＶＰ５，…を第２の共通電源線に、電源線ＶＰ３，ＶＰ６，…を第３の共通電源線にそれぞれ接続してもよい。また、ｐ＝１の場合には、画素回路１０の行に対応してｎ本の電源線ＶＰｉを設ける代わりに、画素回路１０の列に対応してｍ本の電源線を設けてもよい。

このように共通電源線９の本数ｐ，画素回路１０の走査速度，および画素回路１０の発光期間の長さは、トレードオフの関係にある。例えば、共通電源線９の本数ｐを増やせば、画素回路１０の走査速度を遅くしたり、画素回路１０の発光期間を長くしたりすることができる。ただし、この場合、電源制御回路４に設けられるべき出力バッファの個数が増加し、電源制御回路４の回路規模が増大する。したがって、表示装置の仕様やコストなどを考慮して、これらのパラメータを決定すればよい。

＜２．第２の実施形態＞
＜２．１ 構成＞
図１３は、本発明の第２の実施形態に係る表示装置の全体構成を示すブロック図である。図１３に示す表示装置２００は、上記第１の実施形態（図２参照）における構成要素に加えて、制御線駆動回路２０と、該制御線駆動回路２０と制御線Ｅｉとを接続するための共通制御線２１とを備えている。本実施形態においては、走査信号線Ｇｉはゲートドライバ回路２に接続され、制御線Ｅｉは共通制御線２１を介して制御線駆動回路２０に接続されている。ゲートドライバ回路２と制御線駆動回路２０とによって、行駆動回路が実現されている。なお、ゲートドライバ回路２とは別に制御線駆動回路２０が設けられている理由は、本実施形態では後述するように制御線Ｅｉが複数本ずつ駆動されるところ、ここではゲートドライバ回路２は１行ずつ順にアクティブとなる信号を出力する回路であるとして説明しているからである。従って、例えばゲートドライバ回路２と制御線駆動回路２０とが１つのＩＣチップで構成されていても良い。画素回路１０については、上記第１の実施形態と同様、図４に示す構成となっている。

制御線駆動回路２０は、ｑ本の共通制御線２１に対応して、ｑ個の出力端子を有する。制御線駆動回路２０は、制御信号ＴＳに基づき、共通制御線２１にハイレベルの電位およびローレベルの電位を切り替えて印加する。ｑ＝１のとき、全ての制御線Ｅｉは１本の共通制御線２１に接続される。ｑ≧２のとき、制御線Ｅｉはｑ個のグループに分類され、各グループに含まれる制御線は同じ共通制御線２１に接続される。電源線ＶＰｉおよび共通電源線９については上記第１の実施形態と同様である。但し、本実施形態においては、ｐ＝ｑ、すなわち、共通電源線９の本数と共通制御線２１の本数とは等しくされる。

なお、ここではまずｑ＝１の場合を例に挙げて説明し、ｑ≧２の場合については変形例として後述する（ｑ＝２の場合：第１の変形例および第２の変形例、ｑ＝３の場合：第３の変形例）。図１４は、本実施形態における電源線ＶＰｉおよび制御線Ｅｉの接続形態を示す図である。図１４に示すように、表示装置２００には、電源制御回路４ａと電源線ＶＰｉとを接続するために１本の共通電源線１１１が設けられ、制御線駆動回路２０ａと制御線Ｅｉとを接続するために１本の共通制御線２１１が設けられている。共通電源線１１１の一端は電源制御回路４ａが有する１個の出力端子に接続され、全ての電源線ＶＰｉは共通電源線１１１に接続されている。共通制御線２１１の一端は制御線駆動回路２０ａが有する１個の出力端子に接続され、全ての制御線Ｅｉは共通制御線２１１に接続されている。

＜２．２ 駆動方法＞
図１５および図１６は、本実施形態における画素回路１０の駆動方法を示すタイミングチャートである。なお、図１５は、連続する２フレーム期間のうちの１フレーム目におけるタイミングチャートであり、図１６は、当該２フレーム期間のうちの２フレーム目におけるタイミングチャートである。上記第１の実施形態においては、書き込み終了時点から発光開始時点までの期間の長さは全ての行で等しかったが（図５および図６を参照）、本実施形態においては、１フレーム期間内において書き込み開始時点が相対的に早い行ほど書き込み終了時点から発光開始時点までの期間が長くなっている。これにより、全ての行の画素回路１０は、同じタイミングで発光を開始し、同じタイミングで発光を終了する。なお、本実施形態においても、行ごとの画素回路１０の書き込みは、１フレーム目には昇順で行われ、２フレーム目には降順で行われる。

図１７は、本実施形態における各行の画素回路１０の動作を示す図である。上記第１の実施形態と同様、画素回路１０は、１フレーム期間に１回ずつ、初期化，閾値検出（ＴＦＴ１２の閾値検出），書き込み，および発光を行い、発光期間以外の期間では消灯する。しかしながら、上記第１の実施形態とは異なり、各行の画素回路１０が書き込み終了時点から各行毎に異なる所定の期間消灯した後、全ての行の画素回路１０が同時に（一括的に）一定時間Ｔ５だけ発光し、１フレーム期間の最後（言い換えれば次のフレームの初期化直前）で同時に消灯する。

＜２．３ 効果＞
本実施形態によれば、ｎ本の制御線Ｅｉは１本の共通制御線２１を介して制御線駆動回路２０に接続されている。このため、上記第１の実施形態と比較して、制御線駆動用の回路（上記第１の実施形態におけるゲートドライバ回路２，本実施形態における制御線駆動回路２０）に設けられるべきピン（端子）の数を大幅に少なくすることが可能となる。また、上記第１の実施形態と比較して、制御線駆動用の回路の規模を大幅に縮小することが可能となる。

ところで、各行において走査信号線Ｇｉの電位および制御線Ｅｉの電位がローレベルになっている期間には、データ線Ｓｊの電位が変化しても、理想的にはＴＦＴ１２のゲート−ソース間電圧Ｖｇｓは変化しない。しかしながら、ＴＦＴ１２にはわずかなリーク電流が存在するため、ゲート−ソース間電圧Ｖｇｓは、実際には少しずつ低下していく。このため、上記第１の実施形態のように閾値検出終了時点から発光開始時点までの期間の長さが行ごとに異なる場合には、ＴＦＴ１２におけるリーク電流の大きさが行ごとに異なって輝度ムラが発生することが考えられる。この点、本実施形態によれば、閾値検出終了時点から発光開始時点までの期間の長さが全ての行で等しくなるので、ＴＦＴ１２におけるリーク電流の大きさが全ての画素回路１０で等しくなる。これにより、ＴＦＴ１２に生じるリーク電流に起因する輝度ムラの発生が抑制される。

＜２．４ 変形例＞
＜２．４．１ 第１の変形例＞
図１８は、上記第２の実施形態の第１の変形例における電源線ＶＰｉおよび制御線Ｅｉの接続形態を示す図である。本変形例においては、表示装置２００には、電源制御回路４ｂと電源線ＶＰｉとを接続するために２本の共通電源線１２１，１２２が設けられ、制御線駆動回路２０ｂと制御線Ｅｉとを接続するために２本の共通制御線２２１，２２２が設けられている。共通電源線１２１，１２２の一端は、電源制御回路４ｂが有する２個の出力端子にそれぞれ接続される。電源線ＶＰ１〜ＶＰ（ｎ／２）は共通電源線１２１に接続され、電源線ＶＰ（ｎ／２＋１）〜ＶＰｎは共通電源線１２２に接続される。共通制御線２２１，２２２の一端は、制御線駆動回路２０ｂが有する２個の出力端子にそれぞれ接続される。制御線Ｅ１〜Ｅ（ｎ／２）は共通制御線２２１に接続され、制御線Ｅ（ｎ／２＋１）〜Ｅｎは共通制御線２２２に接続される。

図１９は、本変形例における各行の画素回路１０の動作を示す図である。１フレーム目においても２フレーム目においても、１〜（ｎ／２）行目の画素回路１０は１フレーム期間の先頭で初期化・閾値検出を行い、（ｎ／２＋１）〜ｎ行目の画素回路１０は１／２フレーム期間だけ遅れて初期化・閾値検出を行う。１〜（ｎ／２）行目の画素回路１０についても、（ｎ／２＋１）〜ｎ行目の画素回路１０についても、行ごとの画素回路１０の書き込みは、１フレーム目には昇順で行われ、２フレーム目には降順で行われる。

本変形例においては、図１９に示すように、１フレーム目においても２フレーム目においても、１〜（ｎ／２）行目の全ての画素回路１０は、同じタイミングで発光を開始し、同じタイミングで発光を終了する。また、（ｎ／２＋１）〜ｎ行目の全ての画素回路１０は、同じタイミングで発光を開始し、同じタイミングで発光を終了する。発光期間の長さＴ６は、全行の画素回路１０で等しくなっている。なお、図１９に示す例では、画素回路１０の走査速度は通常と同じであり、画素回路１０の発光期間の長さＴ６は約１／２フレーム期間となる。

本変形例によれば、電源線ＶＰｉや制御線Ｅｉを個別に駆動する構成と比較して、電源制御回路４（４ｂ）および制御線駆動回路２０（２０ｂ）の回路規模を小さくすることができる。また、閾値検出終了時点から発光開始時点までの期間の長さが全ての行で等しくなるので、画素回路１０内のＴＦＴ１２に生じるリーク電流に起因する輝度ムラの発生が抑制される。

＜２．４．２ 第２の変形例＞
図２０は、上記第２の実施形態の第２の変形例における電源線ＶＰｉおよび制御線Ｅｉの接続形態を示す図である。本変形例においては、表示装置２００には、電源制御回路４ｃと電源線ＶＰｉとを接続するために２本の共通電源線１３１，１３２が設けられ、制御線駆動回路２０ｃと制御線Ｅｉとを接続するために２本の共通制御線２３１，２３２が設けられている。共通電源線１３１，１３２の一端は、電源制御回路４ｃが有する２個の出力端子にそれぞれ接続される。奇数行目の電源線ＶＰ１，ＶＰ３，…，ＶＰ（ｎ−１）は共通電源線１３１に接続され、偶数行目の電源線ＶＰ２，ＶＰ４，…，ＶＰｎは共通電源線１３２に接続される（ここでは、ｎは偶数とする）。共通制御線２３１，２３２の一端は、制御線駆動回路２０ｃが有する２個の出力端子にそれぞれ接続される。奇数行目の制御線Ｅ１，Ｅ３，…，Ｅ（ｎ−１）は共通制御線２３１に接続され、偶数行目の制御線Ｅ２，Ｅ４，…，Ｅｎは共通制御線２３２に接続される。

図２１は、本変形例における各行の画素回路１０の動作を示す図である。１フレーム目においても２フレーム目においても、奇数行目の画素回路１０は１フレーム期間の先頭で初期化・閾値検出を行い、偶数行目の画素回路１０は１／２フレーム期間だけ遅れて初期化・閾値検出を行う。奇数行目の画素回路１０についても、偶数行目の画素回路１０についても、行ごとの画素回路１０の書き込みは、１フレーム目には昇順で行われ、２フレーム目には降順で行われる。

本変形例においては、図２１に示すように、１フレーム目においても２フレーム目においても、奇数行目の全ての画素回路１０は、同じタイミングで発光を開始し、同じタイミングで発光を終了する。また、偶数行目の全ての画素回路１０は、同じタイミングで発光を開始し、同じタイミングで発光を終了する。発光期間の長さＴ７は、全行の画素回路１０で等しくなっている。なお、図２１に示す例では、画素回路１０の走査速度は通常と同じであり、画素回路１０の発光期間の長さＴ７は約１／２フレーム期間となる。

本変形例によれば、上記第１の変形例と同様の効果が得られるほか、画面の中央に発生する輝度差を防止することができる（第１の実施形態の第２の変形例を参照）。

＜２．４．３ 第３の変形例＞
図２２は、上記第２の実施形態の第３の変形例における電源線ＶＰｉおよび制御線Ｅｉの接続形態を示す図である。本変形例においては、表示装置２００には、電源制御回路４ｄと電源線ＶＰｉとを接続するために３本の共通電源線１４１〜１４３が設けられ、制御線駆動回路２０ｄと制御線Ｅｉとを接続するために３本の共通制御線２４１〜２４３が設けられている。共通電源線１４１〜１４３の一端は、電源制御回路４ｄが有する３個の出力端子にそれぞれ接続される。電源線ＶＰ１〜ＶＰ（ｎ／３）は共通電源線１４１に接続され、電源線ＶＰ（ｎ／３＋１）〜ＶＰ（２ｎ／３）は共通電源線１４２に接続され、電源線ＶＰ（２ｎ／３＋１）〜ＶＰｎは共通電源線１４３に接続される。共通制御線２４１〜２４３の一端は、制御線駆動回路２０ｄが有する３個の出力端子にそれぞれ接続される。制御線Ｅ１〜Ｅ（ｎ／３）は共通制御線２４１に接続され、制御線Ｅ（ｎ／３＋１）〜Ｅ（２ｎ／３）は共通制御線２４２に接続され、制御線Ｅ（２ｎ／３＋１）〜Ｅｎは共通制御線２４３に接続される。

図２３は、本変形例における各行の画素回路１０の動作を示す図である。１フレーム目においても２フレーム目においても、１〜（ｎ／３）行目の画素回路１０は１フレーム期間の先頭で初期化・閾値検出を行い、（ｎ／３＋１）〜（２ｎ／３）行目の画素回路１０は１／３フレーム期間だけ遅れて初期化・閾値検出を行い、（２ｎ／３＋１）〜ｎ行目の画素回路１０はさらに１／３フレーム期間だけ遅れて初期化・閾値検出を行う。１〜（ｎ／３）行目についての行ごとの画素回路１０の書き込みは、１フレーム目には昇順で行われ、２フレーム目には降順で行われる。これについては、（ｎ／３＋１）〜（２ｎ／３）行目についても、（２ｎ／３＋１）〜ｎ行目についても同様である。

本変形例においては、図２３に示すように、１フレーム目においても２フレーム目においても、１〜（ｎ／３）行目の全ての画素回路１０は、同じタイミングで発光を開始し、同じタイミングで発光を終了する。また、（ｎ／３＋１）〜（２ｎ／３）行目の全ての画素回路１０は、同じタイミングで発光を開始し、同じタイミングで発光を終了する。さらに、（２ｎ／３＋１）〜ｎ行目の全ての画素回路１０は、同じタイミングで発光を開始し、同じタイミングで発光を終了する。発光期間の長さＴ８は、全行の画素回路１０で等しくなっている。なお、図２３に示す例では、画素回路１０の走査速度は通常と同じであり、画素回路１０の発光期間の長さＴ８は約２／３フレーム期間となる。

本変形例によれば、或る１つの行グループに属する行の画素回路１０が初期化・閾値検出を行っている期間中、他の２つの行グループに属する行の画素回路１０は発光している。このように、各画素回路１０の発光期間の長さは約２／３フレーム期間となる。すなわち、１本または２本の共通電源線および１本または２本の共通制御線が設けられている構成と比較して、発光期間を長くすることができる。

＜２．５．４ その他の変形例＞
共通制御線２１の本数ｑについては、４以上でもよい。ｑ≧４の場合、制御線Ｅｉの接続形態および各行の画素回路１０の動作は、上記と同様である。また、ｑ≧３の場合には、隣接配置された（ｎ／ｑ）本の制御線を同じ共通制御線に接続してもよく、（ｑ−１）本飛ばしの（ｎ／ｑ）本の制御線を同じ共通制御線に接続してもよい。例えば、ｑ＝３の場合に、制御線Ｅｉを２本飛ばしに選択し、制御線Ｅ１，Ｅ４，…を第１の共通制御線に、制御線Ｅ２，Ｅ５，…を第２の共通制御線に、制御線Ｅ３，Ｅ６，…を第３の共通制御線にそれぞれ接続してもよい。

＜３．第３の実施形態＞
＜３．１ 構成＞
表示装置の全体構成，電源線ＶＰｉの接続形態，および画素回路１０の構成については、上記第１の実施形態と同様であるので説明を省略する（図２，図３，および図４を参照）。

＜３．２ 駆動方法＞
図２４および図２５は、本実施形態における画素回路１０の駆動方法を示すタイミングチャートである。図２４および図２５に示すように、本実施形態においては、１フレーム目においても２フレーム目においても、全ての行の画素回路１０での閾値検出の終了時点から各行の画素回路１０での書き込みが開始される時点までの期間に、全ての行の画素回路１０において一斉にＴＦＴ１２のゲートに逆バイアス（負バイアス）が印加される（図２４の時刻ｔ１４〜ｔ１５，図２５の時刻ｔ２４〜ｔ２５を参照）。ＴＦＴ１２のゲートへの逆バイアスの印加は、具体的には、全ての走査信号線Ｇｉの電位をハイレベルにした状態でデータ線Ｓｊに充分に低い電位Ｖｎｅｇを印加することによって行われる。なお、各行の画素回路１０では、書き込みが開始されるまでの期間を通じて、ＴＦＴ１２のゲートに逆バイアスが印加され続ける。ＴＦＴ１２のゲートに逆バイアスが印加される以外の動作については、上記第１の実施形態と同様であるので、説明を省略する。

図２６は、本実施形態における各行の画素回路１０の動作を示す図である。１フレーム目においても２フレーム目においても、全ての行の画素回路１０は、１フレーム期間の先頭で初期化を行い、次に閾値検出を行い、次にＴＦＴ１２のゲートへの逆バイアス印加を行う。この逆バイアス印加は、各行の画素回路１０において書き込みが開始されるまでの期間継続される。１フレーム目においては、逆バイアス印加後、行ごとの画素回路１０の書き込みおよび発光が昇順で行われる。２フレーム目においては、逆バイアス印加後、行ごとの画素回路１０の書き込みおよび発光が降順で行われる。なお、１フレーム目においても２フレーム目においても、各行の画素回路１０は一定時間Ｔ９だけ発光し、それ以外の期間には消灯する。

＜３．３ 効果＞
一般にＴＦＴ（薄膜トランジスタ）に関しては、「ゲートに正バイアスが印加されると閾値特性が正方向にシフトし、ゲートに逆バイアス（負バイアス）が印加されると閾値特性が負方向にシフトする」ということが知られている。なお、「閾値特性が正方向にシフトする」とは「Ｉｄ（ドレイン電流）−Ｖｇ（ゲート電圧）特性が右方向にシフトする」ということである。自発光型表示素子を備えた表示装置においては、通常、発光している期間中、駆動用トランジスタ（ＴＦＴ１２）のゲート−ソース間には正の電圧が印加される。このため、発光時間が累積されるに従って、駆動用トランジスタの閾値特性は徐々に正方向にシフトする。この点、本実施形態によれば、各画素回路１０において、閾値検出の終了時点から書き込みが開始される時点までの期間、ＴＦＴ１２のゲートに逆バイアスが印加される。このため、駆動用トランジスタとして機能するＴＦＴ１２の閾値特性の（正方向への）シフトが抑制される。また、１フレーム毎に走査順序が逆にされているので、ＴＦＴ１２のゲートに逆バイアスが印加される累積時間は、全ての行の画素回路１０でほぼ等しくなる。これにより、行ごとのばらつきを生ずることなく、ＴＦＴ１２の閾値特性のシフトが抑制される。なお、ＴＦＴ１２のゲートに逆バイアスが印加されている期間には、ＴＦＴ１２はオフ状態で維持され、ＴＦＴ１２のソースからの電荷の移動は生じない。従って、ＴＦＴ１２においてゲートに逆バイアスを印加しつつソースに閾値を保持し続けることができる。

＜３．４ 変形例＞
図２７は、上記第３の実施形態の変形例における各行の画素回路１０の動作を示す図である。上記第２の実施形態のようにｎ本の制御線Ｅｉを一括的に駆動する構成とすることによって、図２７に示すように全ての行の画素回路１０が同時に一定時間Ｔ１０だけ発光するようにしても良い。また、上記第１および第２の実施形態の第１〜第３の変形例と同様に、電源線ＶＰｉや制御線Ｅｉを複数個のグループに分類して、電源線ＶＰｉや制御線Ｅｉをグループ毎に駆動する構成にしても良い。

＜４．その他＞
上記各実施形態においては有機ＥＬディスプレイを例に挙げて説明したが、本発明はこれに限定されない。電流で駆動される自発光型表示素子を備えた表示装置であれば、有機ＥＬディスプレイ以外の表示装置にも本発明を適用することができる。

１…表示制御回路
２…ゲートドライバ回路
３…ソースドライバ回路
４，４ａ，４ｂ，４ｃ，４ｄ…電源制御回路
５…シフトレジスタ
６…レジスタ
７…ラッチ回路
８…Ｄ／Ａ変換器
９…共通電源線
１０…画素回路
１１…ＴＦＴ（書き込み制御トランジスタ）
１２…ＴＦＴ（駆動用トランジスタ）
１３…ＴＦＴ（発光制御トランジスタ）
１５…コンデンサ
１６…有機ＥＬ素子（電気光学素子）
２０，２０ａ，２０ｂ，２０ｃ，２０ｄ…制御線駆動回路
２１…共通制御線
１００，２００…表示装置
Ｇｉ…走査信号線
Ｅｉ…制御線
Ｓｊ…データ線
ＶＰｉ…電源線

Claims (15)

1. アクティブマトリクス型の表示装置であって、
   複数の行および複数の列を有するマトリクスを形成するように配置された複数の画素回路と、
   前記複数の画素回路の列に対応して設けられた複数の映像信号線と、
   前記複数の画素回路の行に対応して設けられた複数の走査信号線および複数の制御線と、
   前記複数の画素回路に電源電位を供給するために設けられた複数の電源線と、
   前記複数の映像信号線を駆動する列駆動回路と、
   前記複数の走査信号線および前記複数の制御線を選択的または一括的に駆動する行駆動回路と
   を備え、
   前記画素回路は、
   前記電源線から与えられる電流に基づいて発光する電気光学素子と、
   前記電気光学素子を流れる電流の経路上に設けられた駆動用トランジスタと、
   前記駆動用トランジスタの制御端子と前記映像信号線との間に設けられ、前記走査信号線が前記行駆動回路によってアクティブにされたときに前記駆動用トランジスタの前記制御端子と前記映像信号線とを電気的に接続する書き込み制御トランジスタと、
   前記駆動用トランジスタの一方の導通端子と前記電源線との間に設けられ、前記制御線が前記行駆動回路によってアクティブにされたときに前記駆動用トランジスタの前記一方の導通端子と前記電源線とを電気的に接続する発光制御トランジスタと、
   前記駆動用トランジスタの前記制御端子と前記駆動用トランジスタの他方の導通端子との間に設けられたコンデンサと
   を含み、
   前記複数の行を１個または複数個の行グループにグループ化したときの各行グループに着目したとき、前記行駆動回路は、フレーム期間開始後の所定期間であって前記電気光学素子を初期化するための初期化期間および当該初期化期間後の所定期間であって前記駆動用トランジスタの閾値電圧のばらつきを補償するための閾値検出期間には、前記行グループに属する行に対応して設けられている走査信号線および制御線の全てを一括的にアクティブにし、前記閾値検出期間後には、表示すべき画像に応じた電荷を前記コンデンサに蓄積させるための書き込み期間が行毎に設けられるよう、前記行グループに属する行に対応して設けられている走査信号線を、ｋフレーム期間毎（ｋは自然数）に選択順序を逆にしつつ、選択的に順次にアクティブにし、
   各行グループに着目したとき、前記閾値検出期間後、前記行グループに属する行についての最初の書き込み期間開始前に渡り、前記行駆動回路は、前記行グループに属する行に対応して設けられている走査信号線の全てを一括的にアクティブにし、前記列駆動回路は、前記駆動用トランジスタを逆バイアス状態にするための逆バイアス電位を前記複数の映像信号線に印加し、逆バイアス電位が印加される累積期間はすべての行の画素回路で等しくなっていることを特徴とする、表示装置。
2. 前記ｋは１であることを特徴とする、請求項１に記載の表示装置。
3. 前記複数の電源線を駆動する電源制御回路を更に備えるとともに、前記複数の電源線のうちの一群に共通的に接続される共通電源線を前記行グループ毎に更に備え、
   各行グループに着目したとき、前記電源制御回路は、前記初期化期間に、前記行グループに対応する共通電源線を介して、当該共通電源線に接続されている電源線に前記電気光学素子を初期化するための初期化電位を与えることを特徴とする、請求項１に記載の表示装置。
4. 前記複数の行は、複数個の行グループにグループ化されていることを特徴とする、請求項３に記載の表示装置。
5. 同一の行グループに属する複数の電源線が互いに隣接することのないよう、前記複数の行がグループ化されていることを特徴とする、請求項４に記載の表示装置。
6. 前記複数の行は、３個以上の行グループにグループ化されていることを特徴とする、請求項４に記載の表示装置。
7. 前記複数の制御線のうちの一群に共通的に接続される共通制御線を前記行グループ毎に更に備え、
   各行グループに着目したとき、前記行駆動回路は、前記行グループに属する行の全てについての書き込み期間終了後に、前記行グループに属する全ての行の画素回路内の前記電気光学素子が同じタイミングで発光するよう、前記行グループに対応する共通制御線をアクティブにすることを特徴とする、請求項１に記載の表示装置。
8. 前記複数の行は、１個の行グループにグループ化されていることを特徴とする、請求項７に記載の表示装置。
9. 前記複数の行は、複数個の行グループにグループ化されていることを特徴とする、請求項７に記載の表示装置。
10. 前記複数の電源線を駆動する電源制御回路を更に備えるとともに、前記複数の電源線のうちの一群に共通的に接続される共通電源線を前記行グループ毎に更に備え、
    各行グループに着目したとき、前記電源制御回路は、前記初期化期間に、前記行グループに対応する共通電源線を介して、当該共通電源線に接続されている電源線に前記電気光学素子を初期化するための初期化電位を与えることを特徴とする、請求項７に記載の表示装置。
11. 前記複数の行は、複数個の行グループにグループ化されていることを特徴とする、請求項１０に記載の表示装置。
12. 同一の行グループに属する複数の電源線が互いに隣接することのないよう、前記複数の行がグループ化されていることを特徴とする、請求項１１に記載の表示装置。
13. 前記複数の行は、３個以上の行グループにグループ化されていることを特徴とする、請求項１１に記載の表示装置。
14. 複数の行および複数の列を有するマトリクスを形成するように配置された複数の画素回路と、前記複数の画素回路の列に対応して設けられた複数の映像信号線と、前記複数の画素回路の行に対応して設けられた複数の走査信号線および複数の制御線と、前記複数の画素回路に電源電位を供給するために設けられた複数の電源線とを備えるアクティブマトリクス型の表示装置の駆動方法であって、
    前記複数の映像信号線を駆動する列駆動ステップと、
    前記複数の走査信号線および前記複数の制御線を選択的または一括的に駆動する行駆動ステップと
    を備え、
    前記画素回路は、
    前記電源線から与えられる電流に基づいて発光する電気光学素子と、
    前記電気光学素子を流れる電流の経路上に設けられた駆動用トランジスタと、
    前記駆動用トランジスタの制御端子と前記映像信号線との間に設けられ、前記走査信号線が前記行駆動ステップでアクティブにされたときに前記駆動用トランジスタの前記制御端子と前記映像信号線とを電気的に接続する書き込み制御トランジスタと、
    前記駆動用トランジスタの一方の導通端子と前記電源線との間に設けられ、前記制御線が前記行駆動ステップでアクティブにされたときに前記駆動用トランジスタの前記一方の導通端子と前記電源線とを電気的に接続する発光制御トランジスタと、
    前記駆動用トランジスタの前記制御端子と前記駆動用トランジスタの他方の導通端子との間に設けられたコンデンサと
    を含み、
    前記複数の行を１個または複数個の行グループにグループ化したときの各行グループに着目したとき、前記行駆動ステップでは、フレーム期間開始後の所定期間であって前記電気光学素子を初期化するための初期化期間および当該初期化期間後の所定期間であって前記駆動用トランジスタの閾値電圧のばらつきを補償するための閾値検出期間には、前記行グループに属する行に対応して設けられている走査信号線および制御線の全てが一括的にアクティブにされ、前記閾値検出期間後には、表示すべき画像に応じた電荷を前記コンデンサに蓄積させるための書き込み期間が行毎に設けられるよう、前記行グループに属する行に対応して設けられている走査信号線が、ｋフレーム期間毎（ｋは自然数）に選択順序を逆にされつつ、選択的に順次にアクティブにされ、
    各行グループに着目したとき、前記閾値検出期間後、前記行グループに属する行についての最初の書き込み期間開始前に渡り、前記行駆動ステップでは、前記行グループに属する行に対応して設けられている走査信号線の全てが一括的にアクティブにされ、前記列駆動ステップでは、前記駆動用トランジスタを逆バイアス状態にするための逆バイアス電位が前記複数の映像信号線に印加され、逆バイアス電位が印加される累積期間はすべての行の画素回路で等しくなっていることを特徴とする、駆動方法。
15. 前記ｋは１であることを特徴とする、請求項１４に記載の駆動方法。

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