JP5716415B2 - Manufacturing method of semiconductor device - Google Patents

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Description

本発明は、半導体装置の製造方法及び半導体装置に関する。   The present invention relates to a semiconductor device manufacturing method and a semiconductor device.

近年、半導体チップの高集積化が著しく進み、素子のサイズが縮小している。これに伴い、半導体装置の高密度化も進んでいる。半導体装置の高密度化等に好適な技術として、複数の半導体チップが１つのパッケージに収納されたマルチチップモジュール（ＭＣＭ）が開発されている。   In recent years, high integration of semiconductor chips has progressed remarkably, and the size of elements has been reduced. Along with this, the density of semiconductor devices is also increasing. As a technique suitable for increasing the density of semiconductor devices, a multi-chip module (MCM) in which a plurality of semiconductor chips are housed in one package has been developed.

ＭＣＭでは、半導体チップの周囲に樹脂等の絶縁材料が充填される。これに起因して、動作中の放熱性が低くなりやすい。   In MCM, an insulating material such as resin is filled around a semiconductor chip. As a result, heat dissipation during operation tends to be low.

特開２００１−２７４３１５号公報JP 2001-274315 A 特開２００２−１１０７１４号公報JP 2002-110714 A

本発明の一目的は、複数の半導体チップを含む半導体装置であって、放熱性向上が図られた半導体装置の製造方法、及びそのような半導体装置を提供することである。   An object of the present invention is to provide a semiconductor device including a plurality of semiconductor chips, a method for manufacturing the semiconductor device with improved heat dissipation, and such a semiconductor device.

本発明の一観点によれば、支持部材上方に、複数の半導体チップを、端子側を上側にして、並べて配置する工程と、前記支持部材上に配置された複数の半導体チップの上面と側面、及び、隣接する前記半導体チップの間を覆って、金属により第１熱伝導層を形成する工程と、 前記第１熱伝導層をシード層として、前記半導体チップの端子上方に、電解鍍金により導電部材を形成する工程と、前記半導体チップの上面の前記第１熱伝導層を、前記導電部材の外側で除去する工程と、前記複数の半導体チップの上方に、第１絶縁層を形成する工程とを有し、前記第１熱伝導層は、前記第１絶縁層よりも熱伝導率の高い材料で形成される半導体装置の製造方法、が提供される。 According to one aspect of the present invention, a step of arranging a plurality of semiconductor chips above the support member, with the terminal side facing upward, an upper surface and a side surface of the plurality of semiconductor chips arranged on the support member , And a step of forming a first heat conductive layer with a metal covering between the adjacent semiconductor chips, and a conductive member by electrolytic plating over the terminals of the semiconductor chip using the first heat conductive layer as a seed layer. Forming the first thermal conductive layer on the upper surface of the semiconductor chip, removing the first thermal conductive layer outside the conductive member, and forming a first insulating layer above the plurality of semiconductor chips. And a method of manufacturing a semiconductor device, wherein the first thermal conductive layer is formed of a material having higher thermal conductivity than the first insulating layer.

半導体チップの少なくとも側面を覆う第１熱伝導層により、放熱性向上が図られる。   The first heat conductive layer covering at least the side surface of the semiconductor chip can improve heat dissipation.

図１Ａ〜図１Ｄは、第１実施例のＭＣＭの製造方法の主要工程を示す概略断面図である。FIG. 1A to FIG. 1D are schematic cross-sectional views showing the main steps of the MCM manufacturing method of the first embodiment. 図１Ｅ〜図１Ｈは、第１実施例のＭＣＭの製造方法の主要工程を示す概略断面図である。1E to 1H are schematic cross-sectional views showing main steps of the method for manufacturing the MCM according to the first embodiment. 図１Ｉ〜図１Ｌは、第１実施例のＭＣＭの製造方法の主要工程を示す概略断面図である。FIGS. 1I to 1L are schematic cross-sectional views showing the main steps of the MCM manufacturing method of the first embodiment. 図１Ｍ〜図１Ｐは、第１実施例のＭＣＭの製造方法の主要工程を示す概略断面図である。FIG. 1M to FIG. 1P are schematic cross-sectional views showing main steps of the manufacturing method of the MCM of the first embodiment. 図１Ｑ〜図１Ｔは、第１実施例のＭＣＭの製造方法の主要工程を示す概略断面図である。FIG. 1Q to FIG. 1T are schematic cross-sectional views showing main steps of the manufacturing method of the MCM of the first embodiment. 図１Ｕ〜図１Ｗは、第１実施例のＭＣＭの製造方法の主要工程を示す概略断面図である。FIG. 1U to FIG. 1W are schematic cross-sectional views showing the main steps of the MCM manufacturing method of the first embodiment. 図２Ａ〜図２Ｄは、第２実施例のＭＣＭの製造方法の主要工程を示す概略断面図である。2A to 2D are schematic cross-sectional views illustrating main steps of the method for manufacturing the MCM according to the second embodiment. 図２Ｅ〜図２Ｈは、第２実施例のＭＣＭの製造方法の主要工程を示す概略断面図である。2E to 2H are schematic cross-sectional views showing the main steps of the method for manufacturing the MCM of the second embodiment. 図２Ｉ〜図２Ｌは、第２実施例のＭＣＭの製造方法の主要工程を示す概略断面図である。2I to 2L are schematic cross-sectional views showing main steps of the method of manufacturing the MCM according to the second embodiment. 図２Ｍ〜図２Ｐは、第２実施例のＭＣＭの製造方法の主要工程を示す概略断面図である。2M to 2P are schematic cross-sectional views showing the main steps of the method for manufacturing the MCM of the second embodiment. 図２Ｑ〜図２Ｓは、第２実施例のＭＣＭの製造方法の主要工程を示す概略断面図である。FIG. 2Q to FIG. 2S are schematic cross-sectional views showing the main steps of the MCM manufacturing method of the second embodiment.

まず、図１Ａ〜図１Ｗを参照して、本発明の第１実施例によるマルチチップモジュール（ＭＣＭ）の製造方法について説明する。図１Ａ〜図１Ｗは、第１実施例のＭＣＭの製造方法の主要工程を示す概略断面図である。   First, a method for manufacturing a multichip module (MCM) according to a first embodiment of the present invention will be described with reference to FIGS. 1A to 1W. 1A to 1W are schematic cross-sectional views showing the main steps of the method for manufacturing an MCM according to the first embodiment.

図１Ａを参照する。支持基板１を用意する。支持基板１は、例えばシリコン基板、ガラス基板、セラミック基板等であり、厚さは例えば６２５μｍである。   Reference is made to FIG. 1A. A support substrate 1 is prepared. The support substrate 1 is, for example, a silicon substrate, a glass substrate, a ceramic substrate, or the like, and has a thickness of, for example, 625 μm.

支持基板１上に、熱伝導層２を形成する。熱伝導層２は、後述の熱伝導層４と同様にして、例えば金属（例えばＣｕ）で形成される。   A heat conductive layer 2 is formed on the support substrate 1. The heat conductive layer 2 is formed of, for example, a metal (for example, Cu) in the same manner as the heat conductive layer 4 described later.

熱伝導層２を介し支持基板１上に、複数の半導体チップ３ａ、３ｂ等を、面内に並べて、チップボンダー等で配置する。   A plurality of semiconductor chips 3 a, 3 b, etc. are arranged in a plane on the support substrate 1 via the heat conductive layer 2 and are arranged by a chip bonder or the like.

第１実施例では、端子３ｔの配置された端子面を上側（支持基板１の反対側）にして、複数の半導体チップ３ａ、３ｂ等が配置される。以下、半導体チップを、単に「チップ」と呼ぶこともある。   In the first embodiment, a plurality of semiconductor chips 3a, 3b, etc. are arranged with the terminal surface on which the terminals 3t are arranged facing upward (opposite side of the support substrate 1). Hereinafter, the semiconductor chip may be simply referred to as “chip”.

各チップ３ａ、３ｂ等の平面形状は、例えば短辺の長さが５ｍｍ、長辺の長さが１０ｍｍの長方形である。チップの厚さは、例えば１００μｍ〜１５０μｍの範囲であり、各チップで異なり得る。各チップの配置間隔（隣接するチップ間の間隙の幅）は、例えば５００μｍである。図１Ａ等では、例として、２つの半導体チップ３ａ、３ｂを示す。   The planar shape of each chip 3a, 3b, etc. is, for example, a rectangle having a short side length of 5 mm and a long side length of 10 mm. The thickness of the chip is, for example, in the range of 100 μm to 150 μm and can be different for each chip. The arrangement interval of each chip (the width of the gap between adjacent chips) is, for example, 500 μm. In FIG. 1A and the like, two semiconductor chips 3a and 3b are shown as an example.

図１Ｂを参照する。チップ３ａ及び３ｂの上面（端子面）と側面、及び、チップ３ａ及び３ｂの間を覆って、支持基板１の全面上に、熱伝導層４を形成する。   Refer to FIG. 1B. The heat conductive layer 4 is formed on the entire surface of the support substrate 1 so as to cover the upper surfaces (terminal surfaces) and side surfaces of the chips 3a and 3b and between the chips 3a and 3b.

熱伝導層４は、本実施例では金属（例えばＣｕ）で形成される。金属による熱伝導層の材料元素として、Ｃｕの他、例えば、Ｔｉ、Ａｌ，Ｃｒ、Ｃｏ、Ｎｉ、Ａｕ、Ｔａ、Ｗ等を用いることができる。熱伝導層４の成膜方法として、スパッタリング等の物理気相堆積（ＰＶＤ）や、化学気相堆積（ＣＶＤ）、有機金属（ＭＯ）ＣＶＤ等を用いることができる。熱伝導層４の厚さは、熱伝導を良好とする観点から、少なくとも５０ｎｍ以上であることが好ましく、２００ｎｍ以上であることがより好ましい。   The heat conductive layer 4 is formed of a metal (for example, Cu) in this embodiment. In addition to Cu, for example, Ti, Al, Cr, Co, Ni, Au, Ta, W, or the like can be used as a material element of the heat conductive layer made of metal. As a film forming method of the heat conductive layer 4, physical vapor deposition (PVD) such as sputtering, chemical vapor deposition (CVD), organometallic (MO) CVD, or the like can be used. The thickness of the heat conductive layer 4 is preferably at least 50 nm or more, more preferably 200 nm or more, from the viewpoint of improving heat conduction.

上述の熱伝導層２も、熱伝導層４と同様な材料、成膜方法、及び厚さ範囲の金属膜で形成することができる。   The above-described heat conductive layer 2 can also be formed of the same material, film formation method, and thickness range metal film as the heat conductive layer 4.

図１Ｃを参照する。熱伝導層４上にレジストを塗布して、レジスト層ＲＬ１を形成する。レジスト塗布手法は、特に限定されず、ディップコート、スピンコート、スプレーコート、蒸気コート等を用いることができる。このなかで、スプレーコートが、大きな段差を有する部材上に薄膜で均一性高くレジスト層を形成できる観点から好ましい。上記寸法例の場合、レジスト層ＲＬ１の厚さは、例えば１００μｍである。   Reference is made to FIG. 1C. A resist is applied on the heat conductive layer 4 to form a resist layer RL1. The resist coating method is not particularly limited, and dip coating, spin coating, spray coating, vapor coating, and the like can be used. Among these, spray coating is preferable from the viewpoint that a resist layer can be formed with high uniformity on a member having a large level difference. In the case of the above dimension example, the thickness of the resist layer RL1 is, for example, 100 μm.

図１Ｄを参照する。レジスト層ＲＬ１の露光、及び現像を行って、チップ３ａ及び３ｂの端子３ｔの上方、及び、チップ３ａ及び３ｂの外側に開口が形成されたレジストパターンＲＰ１を形成する。端子３ｔ上の開口幅は、例えば５０μｍである。   Reference is made to FIG. 1D. The resist layer RL1 is exposed and developed to form a resist pattern RP1 having openings formed above the terminals 3t of the chips 3a and 3b and outside the chips 3a and 3b. The opening width on the terminal 3t is, for example, 50 μm.

図１Ｅを参照する。熱伝導層４を給電のためのシード層として用いて、例えばＣｕを電解鍍金することにより、端子３ｔの上方のレジスト開口内に導電プラグ５ｔを形成するとともに、チップ３ａ及び３ｂの外側に、熱伝導層５ｃを形成する。   Reference is made to FIG. 1E. The conductive plug 5t is formed in the resist opening above the terminal 3t by using, for example, electrolytic plating of Cu using the heat conductive layer 4 as a seed layer for power supply, and heat is applied to the outside of the chips 3a and 3b. Conductive layer 5c is formed.

導電プラグ５ｔを、レジスト開口内に鍍金膜を成長させるフレーム鍍金法で形成することにより、高アスペクト比とすることが容易になる。導電プラグ５ｔの鍍金高さは、例えば７５μｍである。図１Ｅに図示する例は、チップ３ａと３ｂの厚さが異なり、導電プラグ５ｔの高さ（上面の位置）は、チップ３ａと３ｂとで異なる。   By forming the conductive plug 5t by a frame plating method in which a plating film is grown in the resist opening, it becomes easy to obtain a high aspect ratio. The plating height of the conductive plug 5t is, for example, 75 μm. In the example shown in FIG. 1E, the thicknesses of the chips 3a and 3b are different, and the height (position of the upper surface) of the conductive plug 5t is different between the chips 3a and 3b.

図１Ｆを参照する。レジストパターンＲＰ１を、ドライエッチングまたはウエットエッチングで除去する。   Reference is made to FIG. 1F. The resist pattern RP1 is removed by dry etching or wet etching.

図１Ｇを参照する。再び全面にレジストを塗布して、レジスト層ＲＬ２を形成する。レジスト層ＲＬ２の厚さは、後に図１Ｉを参照して説明される工程でエッチングされる熱伝導層（シード層）４との選択比に応じて適宜選択されるものであり、例えば１０μｍである。   Reference is made to FIG. 1G. A resist is again applied to the entire surface to form a resist layer RL2. The thickness of the resist layer RL2 is appropriately selected according to the selection ratio with respect to the heat conductive layer (seed layer) 4 to be etched in a process described later with reference to FIG. 1I, and is, for example, 10 μm. .

図１Ｈを参照する。レジスト層ＲＬ２の露光、及び現像を行って、チップ３ａ及び３ｂの上面を露出する開口が形成されたレジストパターンＲＰ２を形成する。   Refer to FIG. 1H. The resist layer RL2 is exposed and developed to form a resist pattern RP2 in which openings for exposing the upper surfaces of the chips 3a and 3b are formed.

図１Ｉを参照する。レジストパターンＲＰ２をマスクとして、チップ３ａ及び３ｂの上面上の、導電プラグ５ｔの外側の熱伝導層（シード層）４を、例えばエッチングまたはミリングにより除去する。これにより、導電プラグ５ｔ同士が電気的に分離される。また、チップ側面とチップ間を覆う熱伝導層４が、チップ３ａ及び３ｂから電気的に分離される。以後、導電プラグ５ｔの下に残る熱伝導層（シード層）４もまとめて、導電プラグ５ｔと呼ぶこととする。   Reference is made to FIG. Using the resist pattern RP2 as a mask, the heat conductive layer (seed layer) 4 outside the conductive plug 5t on the upper surfaces of the chips 3a and 3b is removed by, for example, etching or milling. Thereby, the conductive plugs 5t are electrically separated. In addition, the heat conductive layer 4 covering the chip side surface and the chip is electrically separated from the chips 3a and 3b. Hereinafter, the heat conductive layer (seed layer) 4 remaining under the conductive plug 5t is also collectively referred to as a conductive plug 5t.

チップ３ａ及び３ｂの上面上の不要な熱伝導層（シード層）４の除去処理は、導電プラグ５ｔが過剰に除去されることを防ぐため、ドライエッチングやイオンミリング等の異方性処理が好ましい。   In order to prevent the conductive plug 5t from being excessively removed, the removal process of the unnecessary heat conductive layer (seed layer) 4 on the upper surfaces of the chips 3a and 3b is preferably an anisotropic process such as dry etching or ion milling. .

図１Ｊを参照する。レジストパターンＲＰ２を、ドライエッチングまたはウエットエッチングで除去する。   Reference is made to FIG. 1J. The resist pattern RP2 is removed by dry etching or wet etching.

図１Ｋを参照する。再び全面にレジストを塗布して、レジスト層ＲＬ３を形成する。   Reference is made to FIG. 1K. A resist is again applied on the entire surface to form a resist layer RL3.

図１Ｌを参照する。図１Ｅを参照して説明した鍍金工程により、隣接するチップ３ａと３ｂとの間に、熱伝導層５ｃが形成されている。熱伝導層５ｃは、隣接するチップ３ａと３ｂとの間を完全に埋め込むほど厚くは形成されておらず、隣接するチップ間に凹部ＣＰが残っている。   Reference is made to FIG. 1L. The heat conductive layer 5c is formed between the adjacent chips 3a and 3b by the plating process described with reference to FIG. 1E. The heat conductive layer 5c is not formed so thick as to completely fill the space between the adjacent chips 3a and 3b, and the concave portion CP remains between the adjacent chips.

レジスト層ＲＬ３の露光、及び現像を行って、隣接チップ間の凹部ＣＰを露出し、チップ上面及び導電プラグ５ｔを覆うレジストパターンＲＰ３を形成する。   The resist layer RL3 is exposed and developed to form a resist pattern RP3 that exposes the concave portion CP between adjacent chips and covers the top surface of the chip and the conductive plug 5t.

図１Ｍを参照する。例えば、Ｃｕを鍍金して、凹部ＣＰを埋め込む熱伝導層６を形成する。   Reference is made to FIG. 1M. For example, Cu is plated to form the heat conductive layer 6 that fills the concave portion CP.

図１Ｎを参照する。レジストパターンＲＰ３を、ドライエッチングまたはウエットエッチングで除去する。   Reference is made to FIG. The resist pattern RP3 is removed by dry etching or wet etching.

図１Ｏを参照する。基板全面上に、絶縁膜材料を塗布して、絶縁層７を形成する。絶縁層７は、すべてのチップの導電プラグ５ｔを埋め込む厚さで形成する。絶縁層の形成材料として、例えば、有機材料ではエポキシ樹脂、ポリイミド、フェノール樹脂等が好ましく、また例えば、無機材料では酸化シリコンや窒化シリコン等が好ましい。   Refer to FIG. An insulating film material is applied on the entire surface of the substrate to form an insulating layer 7. The insulating layer 7 is formed with a thickness for embedding the conductive plugs 5t of all the chips. As an insulating layer forming material, for example, an epoxy resin, polyimide, phenol resin, or the like is preferable for an organic material, and for example, silicon oxide or silicon nitride is preferable for an inorganic material.

図１Ｐを参照する。化学機械研磨 （ＣＭＰ）等により、絶縁層７を、すべての導電プラグ５ｔが露出する高さまで研磨する。これにより、基板表面が平坦化され、全チップの導電プラグ５ｔの高さが揃う。   Reference is made to FIG. 1P. The insulating layer 7 is polished to a height at which all the conductive plugs 5t are exposed by chemical mechanical polishing (CMP) or the like. Thereby, the substrate surface is flattened, and the heights of the conductive plugs 5t of all the chips are uniform.

図１Ｑを参照する。導電プラグ５ｔを覆って絶縁層７上に、シード層８を形成する。シード層８は、熱伝導層（シード層）４と同様な材料、成膜方法で形成することができ、例えばＣｕで形成され、厚さは例えば１００ｎｍである。   Reference is made to FIG. 1Q. A seed layer 8 is formed on the insulating layer 7 so as to cover the conductive plug 5t. The seed layer 8 can be formed by the same material and film formation method as the heat conductive layer (seed layer) 4, and is formed of, for example, Cu and has a thickness of, for example, 100 nm.

図１Ｒを参照する。再び全面にレジストを塗布して、レジスト層ＲＬ４を形成する。   Reference is made to FIG. 1R. A resist is again applied on the entire surface to form a resist layer RL4.

図１Ｓを参照する。レジスト層ＲＬ４の露光、及び現像を行って、導電プラグ５ｔの上方に配置された配線形状の開口を有するレジストパターンＲＰ４を形成する。配線幅は、例えば３μｍである。基板表面が平坦化されているので、微細な配線パターンの形成が容易となる。   Reference is made to FIG. The resist layer RL4 is exposed and developed to form a resist pattern RP4 having a wiring-shaped opening disposed above the conductive plug 5t. The wiring width is, for example, 3 μm. Since the substrate surface is flattened, a fine wiring pattern can be easily formed.

図１Ｔを参照する。シード層８を給電層とし、例えばＣｕを電解鍍金して、レジストパターンＲＰ４の開口内に配線パターン９を形成する。鍍金の厚さは、例えば５μｍである。配線パターン９は、チップ３ａの端子３ｔとチップ３ｂの端子３ｔとを電気的に接続する配線部分を含む。   Reference is made to FIG. 1T. The wiring pattern 9 is formed in the opening of the resist pattern RP4 by using the seed layer 8 as a power feeding layer and electrolytically plating Cu, for example. The thickness of the plating is, for example, 5 μm. The wiring pattern 9 includes a wiring portion that electrically connects the terminal 3t of the chip 3a and the terminal 3t of the chip 3b.

図１Ｕを参照する。レジストパターンＲＰ４を、ドライエッチングまたはウエットエッチングで除去する。   Reference is made to FIG. 1U. The resist pattern RP4 is removed by dry etching or wet etching.

図１Ｖを参照する。配線パターン９の外側の不要なシード層８を、例えばエッチングまたはミリングにより除去する。これにより、配線パターン９の各配線部分が、電気的に分離される。配線パターン９の外側の不要なシード層８の除去処理は、配線パターン９が過剰に除去されることを防ぐため、ドライエッチングやイオンミリング等の異方性処理が好ましい。以後、配線パターン９の下に残るシード層８もまとめて、配線パターン９と呼ぶこととする。   Reference is made to FIG. 1V. The unnecessary seed layer 8 outside the wiring pattern 9 is removed by, for example, etching or milling. Thereby, each wiring part of the wiring pattern 9 is electrically separated. The removal process of the unnecessary seed layer 8 outside the wiring pattern 9 is preferably an anisotropic process such as dry etching or ion milling in order to prevent the wiring pattern 9 from being excessively removed. Hereinafter, the seed layer 8 remaining under the wiring pattern 9 is also collectively referred to as a wiring pattern 9.

図１Ｗを参照する。配線パターン９を覆って基板全面上に、絶縁膜材料を塗布して、層間絶縁層１０を形成する。層間絶縁層１０は、例えば、絶縁層７と同様な材料で形成することができる。   Refer to FIG. 1W. An insulating film material is applied over the entire surface of the substrate so as to cover the wiring pattern 9, and an interlayer insulating layer 10 is formed. The interlayer insulating layer 10 can be formed of the same material as that of the insulating layer 7, for example.

さらに、層間絶縁層１０の上方に、公知技術を適宜用い、配線を多層に形成して、多層配線構造を形成することができる。多層配線構造とせず、１層の配線形成後に端子引き出しを行ってもよい。このようにして、第１実施例のＭＣＭが形成される。   Further, a multilayer wiring structure can be formed above the interlayer insulating layer 10 by appropriately using known techniques to form wiring in multiple layers. Instead of a multi-layer wiring structure, terminal lead-out may be performed after one layer of wiring is formed. In this way, the MCM of the first embodiment is formed.

次に、比較例のＭＣＭについて説明する。図１Ｗを流用して参照する。比較例のＭＣＭでは、チップ側面上やチップ間に、熱伝導層４、熱伝導層５ｃ、及び熱伝導層６が形成されない。また、チップ下方の熱伝導層２も形成されていない。絶縁層７が、チップ上面を覆うとともに、チップ間にも充填されて、チップ側面も覆う。   Next, the MCM of the comparative example will be described. Reference is made to FIG. 1W. In the MCM of the comparative example, the heat conduction layer 4, the heat conduction layer 5c, and the heat conduction layer 6 are not formed on the chip side surface or between the chips. Further, the heat conductive layer 2 below the chip is not formed. The insulating layer 7 covers the upper surface of the chip and is filled between the chips to cover the side surface of the chip.

第１実施例では、熱伝導層２、熱伝導層４、熱伝導層５ｃ、及び熱伝導層６が、金属で形成されており、例えば樹脂で形成される絶縁層７や絶縁層１０に比べて、高い熱伝導率を有する。   In the first embodiment, the heat conductive layer 2, the heat conductive layer 4, the heat conductive layer 5c, and the heat conductive layer 6 are made of metal, for example, compared to the insulating layer 7 and the insulating layer 10 formed of resin. And has a high thermal conductivity.

熱伝導層２は、チップ下面に接する。熱伝導層４は、チップ側面とチップ間を覆って形成される。熱伝導層５ｃや熱伝導層６は、チップ間を充填するように、さらに形成される。第１実施例のＭＣＭでは、これらの熱伝導層２、４、５ｃ、及び６を設けたことにより、例えば比較例のＭＣＭに比べて、チップ動作時の放熱性を向上させることができる。   The heat conductive layer 2 is in contact with the lower surface of the chip. The heat conductive layer 4 is formed so as to cover between the chip side surface and the chip. The heat conductive layer 5c and the heat conductive layer 6 are further formed so as to fill between the chips. In the MCM of the first embodiment, by providing these heat conductive layers 2, 4, 5c, and 6, heat dissipation during chip operation can be improved as compared with, for example, the MCM of the comparative example.

なお、放熱性向上のためには、少なくとも、チップ側面を覆う熱伝導層４を形成することが好ましい。熱伝導層４が、チップ間を覆うことがさらに好ましい。熱伝導層２、５ｃ、及び６のそれぞれは、適宜省くこともできる。   In order to improve heat dissipation, it is preferable to form at least the heat conductive layer 4 that covers the side surface of the chip. More preferably, the heat conductive layer 4 covers between the chips. Each of the heat conductive layers 2, 5c, and 6 can be omitted as appropriate.

熱伝導層２が省かれる場合は、図１Ａにおいて、支持基板１上に直接、チップ３ａ、３ｂ等が配置される。   When the heat conductive layer 2 is omitted, chips 3a, 3b and the like are arranged directly on the support substrate 1 in FIG. 1A.

熱伝導層５ｃ及び６が省かれる場合は、図１Ｄにおいて、チップ間に開口を持たないレジストパターンＲＰ１が形成され、熱伝導層５ｃが形成されていない状態で図１Ｅ〜図１Ｊまでの工程が実施され、図１Ｋ〜図１Ｎの工程が省略される。図１Ｏにおいて、チップ間の熱伝導層４上の間隙にも、絶縁層７が形成される。   When the heat conductive layers 5c and 6 are omitted, in FIG. 1D, the resist pattern RP1 having no opening is formed between the chips, and the steps from FIG. 1E to FIG. 1J are performed without the heat conductive layer 5c formed. The steps of FIGS. 1K to 1N are performed, and the process is omitted. In FIG. 1O, an insulating layer 7 is also formed in the gap on the heat conductive layer 4 between the chips.

熱伝導層５ｃは形成され、熱伝導層６が省かれる場合は、図１Ｋ〜図１Ｎの工程が省略される。図１Ｏにおいて、チップ間の熱伝導層５ｃ上の間隙（ＣＰ）にも、絶縁層７が形成される。   When the heat conductive layer 5c is formed and the heat conductive layer 6 is omitted, the steps of FIGS. 1K to 1N are omitted. In FIG. 1O, the insulating layer 7 is also formed in the gap (CP) between the heat conductive layers 5c between the chips.

第１実施例では、また、熱伝導層４を、熱伝導層として用いるともに、導電プラグ５ｔ等を形成する電解鍍金のためのシード層として兼用することもできる。   In the first embodiment, the heat conductive layer 4 can be used as a heat conductive layer and can also be used as a seed layer for electrolytic plating for forming the conductive plug 5t and the like.

なお、以下のような変形例も考えられる。導電プラグ５ｔは、必ずしもシード層を用いた電解鍍金で形成しなくてもよく、例えば無電解鍍金で形成することもできる。そのような場合は、導電プラグ５ｔの形成工程と、熱伝導層４の形成工程とが独立に行われる。この変形例では、熱伝導層４が、チップ上面（端子面）をレジスト等で覆った状態で、チップ側面やチップ間に形成され、チップ上面のシード層を除去する工程は省かれる。   In addition, the following modifications are also conceivable. The conductive plug 5t is not necessarily formed by electrolytic plating using a seed layer, and can be formed by, for example, electroless plating. In such a case, the process of forming the conductive plug 5t and the process of forming the heat conductive layer 4 are performed independently. In this modification, the heat conductive layer 4 is formed between the chip side surfaces and between the chips with the chip upper surface (terminal surface) covered with a resist or the like, and the step of removing the seed layer on the chip upper surface is omitted.

第１実施例と同様な方法で形成したＭＣＭ、ただし、熱伝導層２、５ｃ、及び６は省略し、熱伝導層４を形成したＭＣＭを想定して、熱伝導シミュレーションにより放熱性を評価した。熱伝導層４の材料は、Ｃｕとした。熱伝導層４の厚さを５０ｎｍ、２００ｎｍ、及び５００ｎｍと変えた。絶縁層７の材料は、ポリイミドとした。併せて、熱伝導層４等の熱伝導層が形成されていない上記比較例と同様なＭＣＭについてのシミュレーションも行った。シミュレーションは、富士通長野システムエンジニアリング製構造解析システム「ＶＯＸＬＥＣＯＮ」を用いて実施した。   MCM formed by the same method as in the first embodiment, except that the heat conductive layers 2, 5c, and 6 were omitted, and heat dissipation was evaluated by heat conduction simulation assuming the MCM having the heat conductive layer 4 formed. . The material of the heat conductive layer 4 was Cu. The thickness of the heat conductive layer 4 was changed to 50 nm, 200 nm, and 500 nm. The material of the insulating layer 7 was polyimide. In addition, a simulation was performed for the MCM similar to the comparative example in which the heat conductive layer such as the heat conductive layer 4 is not formed. The simulation was performed using a structural analysis system “VOXLECON” manufactured by Fujitsu Nagano System Engineering.

チップ中心付近を９０℃に加温した際の、チップ内平均温度を評価した。熱伝導層が設けられていない比較例のＭＣＭでは、チップ内平均温度が７７℃であった。熱伝導層４の厚さが、５０ｎｍ、２００ｎｍ、５００ｎｍの実施例のＭＣＭでは、それぞれ、チップ内平均温度が７５℃、７１℃、６８℃であった。熱伝導層４により、比較例に比べて放熱性が向上することがわかった。また、熱伝導層４が厚いほど、放熱性が良いことがわかった。   The average temperature in the chip when the vicinity of the chip center was heated to 90 ° C. was evaluated. In the MCM of the comparative example in which the heat conductive layer was not provided, the average temperature in the chip was 77 ° C. In the MCMs of the examples in which the thickness of the heat conductive layer 4 was 50 nm, 200 nm, and 500 nm, the average temperatures in the chip were 75 ° C., 71 ° C., and 68 ° C., respectively. It has been found that the heat conducting layer 4 improves the heat dissipation compared to the comparative example. Moreover, it turned out that heat dissipation is so good that the heat conductive layer 4 is thick.

なお、第１実施例と同様な方法で形成したＭＣＭに対し、高温高湿試験も実施したところ、耐湿性の向上も確認された。熱伝導層４等は、耐湿層としても機能する。   In addition, when the high temperature high humidity test was implemented with respect to MCM formed by the method similar to 1st Example, the improvement of moisture resistance was also confirmed. The heat conductive layer 4 or the like also functions as a moisture resistant layer.

次に、図２Ａ〜図２Ｓを参照して、第２実施例によるＭＣＭの製造方法について説明する。図２Ａ〜図２Ｓは、第２実施例のＭＣＭの製造方法の主要工程を示す概略断面図である。   Next, a method for manufacturing the MCM according to the second embodiment will be described with reference to FIGS. 2A to 2S are schematic cross-sectional views showing the main steps of the method of manufacturing the MCM of the second embodiment.

図２Ａを参照する。仮支持部材２１を用意する。仮支持部材２１として、例えばシリコン基板、ガラス基板、セラミック基板等の基板や、あるいは、粘着シート等を用いることができる。   Refer to FIG. 2A. A temporary support member 21 is prepared. As the temporary support member 21, for example, a substrate such as a silicon substrate, a glass substrate, or a ceramic substrate, or an adhesive sheet can be used.

仮支持部材２１上に、複数の半導体チップ２２ａ、２２ｂ等を、面内に並べて、チップボンダー等で配置する。チップサイズや、チップの配置間隔は、例えば第１実施例と同様である。   On the temporary support member 21, a plurality of semiconductor chips 22a, 22b and the like are arranged in a plane and arranged by a chip bonder or the like. The chip size and the arrangement interval of the chips are the same as in the first embodiment, for example.

第２実施例では、端子２２ｔの配置された端子面を下側（仮支持部材２１側）にして、チップ２２ａ、２２ｂ等が配置される。このため、ＭＣＭに搭載されるチップの厚さがそれぞれ異なっていても、全チップの端子面の高さが揃う。図２Ａ等では、例として、２つの半導体チップ２２ａ、２２ｂを示す。   In the second embodiment, the chips 22a, 22b and the like are arranged with the terminal surface on which the terminals 22t are arranged facing down (temporary support member 21 side). For this reason, even if the thicknesses of the chips mounted on the MCM are different, the heights of the terminal surfaces of all the chips are uniform. In FIG. 2A and the like, two semiconductor chips 22a and 22b are shown as an example.

図２Ｂを参照する。チップ２２ａ及び２２ｂの上面（端子面と反対側の面）と側面、及び、チップ２２ａ及び２２ｂの間を覆って、仮支持部材２１の全面上に、熱伝導層２３を形成する。熱伝導層２３は、例えば、第１実施例の熱伝導層４と同様な材料、成膜方法、及び厚さ範囲の金属膜で形成することができ、例えばＣｕで形成される。   Refer to FIG. 2B. A heat conductive layer 23 is formed on the entire surface of the temporary support member 21 so as to cover the upper surfaces (surfaces opposite to the terminal surfaces) and side surfaces of the chips 22a and 22b and between the chips 22a and 22b. The heat conductive layer 23 can be formed of, for example, the same material, film forming method, and metal film having a thickness range as the heat conductive layer 4 of the first embodiment, and is formed of Cu, for example.

図２Ｃを参照する。絶縁膜材料を全面に塗布して、熱伝導層２３の上面を覆う厚さで、絶縁層２４を形成する。絶縁層２４の厚さは、例えば５００μｍである。絶縁層２４は、例えば、第１実施例の絶縁層７と同様な材料で形成することができる。   Refer to FIG. 2C. An insulating film material is applied to the entire surface, and the insulating layer 24 is formed with a thickness that covers the upper surface of the heat conductive layer 23. The thickness of the insulating layer 24 is, for example, 500 μm. The insulating layer 24 can be formed of the same material as the insulating layer 7 of the first embodiment, for example.

後に図２Ｄを参照して説明される工程で、仮支持部材２１が外され、その後は絶縁層２４がチップ３ａ、３ｂの支持体となる。必要に応じて、絶縁層２４の表面を研磨し平坦化してもよく、絶縁層２４の上にさらに支持部材を重ねてもよい。   In a process described later with reference to FIG. 2D, the temporary support member 21 is removed, and thereafter, the insulating layer 24 becomes a support for the chips 3a and 3b. If necessary, the surface of the insulating layer 24 may be polished and planarized, and a support member may be further stacked on the insulating layer 24.

図２Ｄを参照する。仮支持部材２１を切り離す。例えば、仮支持部材２１上に仮接着層によりチップ２２ａ及び２２ｂが保持されており、仮接着層を熱や溶剤処理で溶かすことにより、仮支持部材２１が剥がされる。チップ２２ａ及び２２ｂの端子面が露出し、チップ２２ａと２２ｂとの間の熱伝導層２３が露出する。図２Ｄ以後、チップ端子面側を上側にして図示する。   Reference is made to FIG. 2D. The temporary support member 21 is cut off. For example, the chips 22a and 22b are held by the temporary adhesive layer on the temporary support member 21, and the temporary support member 21 is peeled off by melting the temporary adhesive layer by heat or solvent treatment. The terminal surfaces of the chips 22a and 22b are exposed, and the heat conductive layer 23 between the chips 22a and 22b is exposed. After FIG. 2D, the chip terminal surface side is shown as an upper side.

図２Ｅを参照する。チップ端子面を覆って、全面上に、例えばＣｕによりシード層２５を形成する。   Refer to FIG. 2E. A seed layer 25 is formed of Cu, for example, on the entire surface so as to cover the chip terminal surface.

図２Ｆを参照する。シード層２５上にレジストを塗布して、レジスト層ＲＬ２１を形成する。第１実施例と同様に、レジスト塗布手法は、特に限定されず、ディップコート、スピンコート、スプレーコート、蒸気コート等を用いることができる。基板表面が平滑な場合はスピンコートがより好ましく、各チップの端子形状が異なり基板表面に段差がある場合はスプレーコートがより好ましい。レジスト層ＲＬ２１の厚さは、例えば７５μｍである。   Refer to FIG. 2F. A resist is applied on the seed layer 25 to form a resist layer RL21. As in the first embodiment, the resist coating method is not particularly limited, and dip coating, spin coating, spray coating, vapor coating, and the like can be used. Spin coating is more preferable when the substrate surface is smooth, and spray coating is more preferable when the terminal shape of each chip is different and there is a step on the substrate surface. The thickness of the resist layer RL21 is, for example, 75 μm.

図２Ｇを参照する。レジスト層ＲＬ２１の露光、及び現像を行って、チップ２２ａ及び２２ｂの端子２２ｔの上方に開口が形成されたレジストパターンＲＰ２１を形成する。端子２２ｔ上の開口幅は、例えば５０μｍである。   Reference is made to FIG. 2G. The resist layer RL21 is exposed and developed to form a resist pattern RP21 having openings formed above the terminals 22t of the chips 22a and 22b. The opening width on the terminal 22t is, for example, 50 μm.

図２Ｈを参照する。シード層２５を給電層とした電解鍍金により、端子２２ｔの上方のレジスト開口内に導電プラグ２６を形成する。導電プラグ２６の鍍金高さは、例えば５０μｍである。   Refer to FIG. 2H. Conductive plugs 26 are formed in the resist openings above the terminals 22t by electrolytic plating using the seed layer 25 as a power feeding layer. The plating height of the conductive plug 26 is, for example, 50 μm.

図２Ｉを参照する。レジストパターンＲＰ２１を、ドライエッチングまたはウエットエッチングで除去する。   Reference is made to FIG. The resist pattern RP21 is removed by dry etching or wet etching.

図２Ｊを参照する。導電プラグ２６の外側の不要なシード層２５を、例えばエッチングまたはミリングにより除去する。これにより、導電プラグ２６同士が電気的に分離される。また、熱伝導層２３がチップ２２ａ及び２２ｂから電気的に分離される。以後、導電プラグ２６の下に残るシード層２５もまとめて、導電プラグ２６と呼ぶこととする。第１実施例と同様に、導電プラグ２６が過剰に除去されることを防ぐため、ドライエッチングやイオンミリング等の異方性処理が好ましい。   Reference is made to FIG. 2J. The unnecessary seed layer 25 outside the conductive plug 26 is removed by, for example, etching or milling. As a result, the conductive plugs 26 are electrically separated. Further, the heat conductive layer 23 is electrically separated from the chips 22a and 22b. Hereinafter, the seed layer 25 remaining under the conductive plug 26 is also collectively referred to as the conductive plug 26. Similar to the first embodiment, anisotropic treatment such as dry etching or ion milling is preferable to prevent the conductive plug 26 from being excessively removed.

図２Ｋを参照する。絶縁膜材料を全面上に塗布して、すべてのチップの導電プラグ２６を埋め込む厚さで、絶縁層２７を形成する。絶縁層２７は、例えば絶縁層２４と同様な材料で形成することができる。   Refer to FIG. 2K. An insulating film material is applied over the entire surface, and an insulating layer 27 is formed with a thickness that embeds the conductive plugs 26 of all the chips. The insulating layer 27 can be formed of the same material as the insulating layer 24, for example.

図２Ｌを参照する。ＣＭＰ等により、絶縁層２７を、（すべての）導電プラグ２６が露出する高さまで研磨する。   Reference is made to FIG. 2L. The insulating layer 27 is polished to a height at which (all) conductive plugs 26 are exposed by CMP or the like.

図２Ｍを参照する。導電プラグ２６を覆って絶縁層２７上に、例えばＣｕによりシード層２８を形成する。   Refer to FIG. 2M. A seed layer 28 is formed of Cu, for example, on the insulating layer 27 so as to cover the conductive plug 26.

図２Ｎを参照する。再び全面にレジストを塗布して、レジスト層ＲＬ２２を形成する。   Refer to FIG. 2N. A resist is again applied on the entire surface to form a resist layer RL22.

図２Ｏを参照する。レジスト層ＲＬ２２の露光、及び現像を行って、導電プラグ２６の上方に配置された配線形状の開口を有するレジストパターンＲＰ２２を形成する。   Refer to FIG. The resist layer RL22 is exposed and developed to form a resist pattern RP22 having a wiring-shaped opening disposed above the conductive plug.

図２Ｐを参照する。シード層２８を給電層とし、例えばＣｕを電解鍍金して、レジストパターンＲＰ２２の開口内に配線パターン２９を形成する。   Refer to FIG. 2P. A wiring pattern 29 is formed in the opening of the resist pattern RP22 by using the seed layer 28 as a power feeding layer and electrolytically plating Cu, for example.

図２Ｑを参照する。レジストパターンＲＰ２２を、ドライエッチングまたはウエットエッチングで除去する。   Refer to FIG. 2Q. The resist pattern RP22 is removed by dry etching or wet etching.

図２Ｒを参照する。配線パターン２９の外側の不要なシード層２８を、例えばエッチングまたはミリングにより除去する。これにより、配線パターン２９の各配線部分が、電気的に分離される。以後、配線パターン２９の下に残るシード層２８もまとめて、配線パターン２９と呼ぶこととする。第１実施例と同様に、配線パターン２９が過剰に除去されることを防ぐため、ドライエッチングやイオンミリング等の異方性処理が好ましい。   Reference is made to FIG. 2R. The unnecessary seed layer 28 outside the wiring pattern 29 is removed by, for example, etching or milling. Thereby, each wiring part of the wiring pattern 29 is electrically separated. Hereinafter, the seed layer 28 remaining under the wiring pattern 29 is also collectively referred to as a wiring pattern 29. Similar to the first embodiment, anisotropic treatment such as dry etching or ion milling is preferable to prevent the wiring pattern 29 from being excessively removed.

図２Ｓを参照する。配線パターン２９を覆って基板全面上に、絶縁膜材料を塗布して、層間絶縁層３０を形成する。層間絶縁層３０は、例えば絶縁層２４と同様な材料で形成することができる。   Reference is made to FIG. An insulating film material is applied over the entire surface of the substrate so as to cover the wiring pattern 29, thereby forming an interlayer insulating layer 30. The interlayer insulating layer 30 can be formed of the same material as that of the insulating layer 24, for example.

さらに、層間絶縁層３０の上方に、公知技術を適宜用い、配線を多層に形成して、多層配線構造を形成することができる。多層配線構造とせず、１層の配線形成後に端子引き出しを行ってもよい。このようにして、第２実施例のＭＣＭが形成される。   Furthermore, a multilayer wiring structure can be formed above the interlayer insulating layer 30 by appropriately using known techniques to form wiring in multiple layers. Instead of a multi-layer wiring structure, terminal lead-out may be performed after one layer of wiring is formed. In this way, the MCM of the second embodiment is formed.

第２実施例では、熱伝導層２３が、チップ端子面と反対側の面、チップ側面、及びチップ間を覆って形成される。熱伝導層２３は、例えば金属で形成され、例えば樹脂で形成される絶縁層２４や絶縁層２７や絶縁層３０に比べて、高い熱伝導率を有する。熱伝導層２３により、放熱性向上が図られる。   In the second embodiment, the heat conductive layer 23 is formed to cover the surface opposite to the chip terminal surface, the chip side surface, and the space between the chips. The heat conductive layer 23 is made of, for example, metal, and has a higher thermal conductivity than the insulating layer 24, the insulating layer 27, and the insulating layer 30 formed of, for example, resin. The heat conduction layer 23 improves heat dissipation.

なお、第１実施例の熱伝導層２、４、５ｃ、６、及び、第２実施例の熱伝導層２３は、金属で形成したが、熱伝導層２、５ｃ、６、２３、及び、第１実施例の変形例のように電解鍍金の給電層（シード層）として用いない場合の熱伝導層４は、導電性でなくてもよく、金属以外で形成することもできる。   In addition, although the heat conductive layers 2, 4, 5 c, 6 of the first embodiment and the heat conductive layer 23 of the second embodiment are formed of metal, the heat conductive layers 2, 5 c, 6, 23, and As in the modification of the first embodiment, the heat conductive layer 4 when not used as a feeding layer (seed layer) for electrolytic plating may not be conductive, and may be formed of other than metal.

金属以外に、熱伝導層に利用可能な高熱伝導率材料として、例えば、Ｓi、Ｐｏｌｙ-Ｓｉ、ＳｉＣ、ＳｉＮ、ＳｉＯＣ、ダイヤモンドライクカーボン（ＤＬＣ）、ＡｌＯ，ＡｌＮ、化合物半導体等が考えられる。これらの材料の成膜方法として、例えば、ＰＶＤ、ＣＶＤ、ＭＯＣＶＤ 、有機金属気相エピタキシ（ＭＯＶＰＥ）等が挙げられる。   In addition to metals, examples of high thermal conductivity materials that can be used for the heat conductive layer include Si, Poly-Si, SiC, SiN, SiOC, diamond-like carbon (DLC), AlO, AlN, and compound semiconductors. Examples of methods for forming these materials include PVD, CVD, MOCVD, metal organic vapor phase epitaxy (MOVPE), and the like.

第１実施例の熱伝導層５ｃや熱伝導層６は、鍍金で形成したが、金属以外の上記高熱伝導率材料は、鍍金で成膜できない。鍍金以外で第１実施例の熱伝導層５ｃや熱伝導層６を形成する場合は、以下のような形成方法が挙げられる。   Although the heat conductive layer 5c and the heat conductive layer 6 of the first embodiment are formed by plating, the high thermal conductivity material other than metal cannot be formed by plating. In the case of forming the heat conductive layer 5c and the heat conductive layer 6 of the first embodiment other than plating, the following forming methods can be mentioned.

例えば、熱伝導層５ｃ及び６の形成されるチップ間領域を開口するレジストパターンを形成し、全面に高熱伝導率材料を堆積し、不要部の高熱伝導率材料をレジストパターンごと除去するリフトオフ法が挙げられる。なお、熱伝導層６のみ、リフトオフで形成することも可能である。   For example, there is a lift-off method in which a resist pattern that opens an inter-chip region where the heat conductive layers 5c and 6 are formed is formed, a high thermal conductivity material is deposited on the entire surface, and unnecessary portions of the high thermal conductivity material are removed together with the resist pattern. Can be mentioned. Only the heat conductive layer 6 can be formed by lift-off.

また例えば、全面に高熱伝導率材料を堆積し、必要箇所のみ高熱伝導率材料層上にレジストパターンを形成し、レジスト開口部の不要な高熱伝導率材料層をエッチングまたはミリングにて除去する方法が挙げられる。   Also, for example, there is a method in which a high thermal conductivity material is deposited on the entire surface, a resist pattern is formed on the high thermal conductivity material layer only at a necessary portion, and an unnecessary high thermal conductivity material layer in the resist opening is removed by etching or milling. Can be mentioned.

第１及び第２実施例は、以下のようにまとめて捉えることができる。支持部材（第１実施例の支持基板１、第２実施例の仮支持部材２１）上に、複数の半導体チップ（第１実施例のチップ３ａ、３ｂ等、第２実施例のチップ２２ａ、２２ｂ等）が並べて配置される。   The first and second embodiments can be grasped collectively as follows. On a support member (support substrate 1 of the first embodiment, temporary support member 21 of the second embodiment), a plurality of semiconductor chips (chips 3a and 3b of the first embodiment, chips 22a and 22b of the second embodiment). Etc.) are arranged side by side.

支持部材上に配置された複数の半導体チップの少なくとも側面を覆って、熱伝導層（第１実施例の熱伝導層４、第２実施例の熱伝導層２３）が形成される。   A heat conductive layer (the heat conductive layer 4 of the first embodiment, the heat conductive layer 23 of the second embodiment) is formed so as to cover at least the side surfaces of the plurality of semiconductor chips arranged on the support member.

上記支持部材に対し、複数の半導体チップの上方に、絶縁層（例えば第１実施例の絶縁層７、第２実施例の絶縁層２４）が形成される。   An insulating layer (for example, the insulating layer 7 of the first embodiment and the insulating layer 24 of the second embodiment) is formed on the support member above the plurality of semiconductor chips.

上記熱伝導層（第１実施例の熱伝導層４、第２実施例の熱伝導層２３）は、上記絶縁層（例えば第１実施例の絶縁層７、第２実施例の絶縁層２４）よりも熱伝導率の高い材料で形成される。このような熱伝導層により、半導体装置の放熱性の向上を図ることができる。   The heat conductive layer (the heat conductive layer 4 of the first embodiment, the heat conductive layer 23 of the second embodiment) is the same as the insulating layer (for example, the insulating layer 7 of the first embodiment, the insulating layer 24 of the second embodiment). It is made of a material having a higher thermal conductivity than that. With such a heat conductive layer, the heat dissipation of the semiconductor device can be improved.

第１実施例では、完成した半導体装置に、支持体として支持基板１が残る。第２実施例では、最初の支持体である仮支持部材２１が工程途中で外され、完成した半導体装置には、支持体として、工程途中で形成される絶縁層２４が残る。   In the first embodiment, the support substrate 1 remains as a support in the completed semiconductor device. In the second embodiment, the temporary support member 21 as the first support is removed during the process, and the insulating layer 24 formed during the process remains as a support in the completed semiconductor device.

半導体チップの少なくとも側面を覆って、熱伝導層（第１実施例の熱伝導層４、第２実施例の熱伝導層２３）が形成されている。   A heat conductive layer (the heat conductive layer 4 of the first embodiment, the heat conductive layer 23 of the second embodiment) is formed so as to cover at least the side surface of the semiconductor chip.

完成した半導体装置の支持体（第１実施例の支持基板１、第２実施例の絶縁層２４）に対し、半導体チップ上方に、絶縁層（例えば第１実施例の絶縁層７、例えば第２実施例の絶縁層２７）が形成されている。   With respect to the completed semiconductor device support (support substrate 1 of the first embodiment, insulating layer 24 of the second embodiment), an insulating layer (for example, the insulating layer 7 of the first embodiment, for example, the second layer) is disposed above the semiconductor chip. An insulating layer 27) of the example is formed.

上記熱伝導層（第１実施例の熱伝導層４、第２実施例の熱伝導層２３）は、上記絶縁層（例えば第１実施例の絶縁層７、例えば第２実施例の絶縁層２７）よりも熱伝導率の高い材料で形成されている。このような熱伝導層により、半導体装置の放熱性の向上を図ることができる。   The heat conductive layer (the heat conductive layer 4 of the first embodiment, the heat conductive layer 23 of the second embodiment) is the same as the insulating layer (for example, the insulating layer 7 of the first embodiment, for example, the insulating layer 27 of the second embodiment). ) Is made of a material with higher thermal conductivity than With such a heat conductive layer, the heat dissipation of the semiconductor device can be improved.

以上実施例に沿って本発明を説明したが、本発明はこれらに制限されるものではない。例えば、種々の変更、改良、組み合わせ等が可能なことは当業者に自明であろう。   Although the present invention has been described with reference to the embodiments, the present invention is not limited thereto. It will be apparent to those skilled in the art that various modifications, improvements, combinations, and the like can be made.

以上説明した第１及び第２実施例を含む実施形態に関し、さらに以下の付記を開示する。
（付記１）
支持部材上方に、複数の半導体チップを並べて配置する工程と、
前記支持部材上に配置された複数の半導体チップの少なくとも側面を覆って、第１熱伝導層を形成する工程と、
前記複数の半導体チップの上方に、第１絶縁層を形成する工程と
を有し、前記第１熱伝導層は、前記第１絶縁層よりも熱伝導率の高い材料で形成される半導体装置の製造方法。
（付記２）
前記第１熱伝導層は、金属、Ｓi、Ｐｏｌｙ-Ｓｉ、ＳｉＣ、ＳｉＮ、ＳｉＯＣ、ダイヤモンドライクカーボン、ＡｌＯ，ＡｌＮ、及び化合物半導体のいずれかを用いて形成される付記１に記載の半導体装置の製造方法。
（付記３）
前記複数の半導体チップを並べて配置する工程は、前記複数の半導体チップを、端子側を上側にして配置し、
前記第１熱伝導層を形成する工程は、前記複数の半導体チップの上面と側面、及び、隣接する前記半導体チップの間を覆って、金属により前記第１熱伝導層を形成し、
さらに、
前記第１熱伝導層をシード層として、前記半導体チップの端子上方に、電解鍍金により導電部材を形成する工程と、
前記半導体チップの上面の前記第１熱伝導層を、前記導電部材の外側で除去する工程と
を有する付記１または２に記載の半導体装置の製造方法。
（付記４）
さらに、隣接する前記半導体チップの間に、前記第１絶縁層よりも熱伝導率の高い材料で、第２熱伝導層を形成する工程を有する付記３に記載の半導体装置の製造方法。
（付記５）
前記導電部材を形成する電解鍍金により、前記第２熱伝導層も形成される付記４に記載の導体装置の製造方法。
（付記６）
前記第１絶縁層を形成する工程は、前記導電部材を覆って、前記半導体チップ上に、前記第１絶縁層を形成し、
さらに、前記第１絶縁層を研磨して、前記導電部材を露出させる工程を有する付記３〜５のいずれか１つに記載の半導体装置の製造方法。
（付記７）
前記支持部材上に、前記第１絶縁層よりも熱伝導率の高い材料で形成された第３熱伝導層が形成されており、前記複数の半導体チップは、前記第３熱伝導層上に配置される付記３〜６のいずれか１つに記載の半導体装置の製造方法。
（付記８）
前記複数の半導体チップを並べて配置する工程は、前記複数の半導体チップを、端子側を下側にして配置し、
前記第１熱伝導層を形成する工程は、前記複数の半導体チップの上面と側面、及び、隣接する前記半導体チップの間を覆って、前記第１熱伝導層を形成し、
前記第１絶縁層を形成する工程は、前記第１熱伝導層上に、前記第１絶縁層を形成し、
さらに、
前記支持部材を外して、前記半導体チップの前記端子側の面を露出させる工程と、
前記半導体チップの端子上方に、導電部材を形成する工程と、
を有する付記１または２に記載の半導体装置の製造方法。
（付記９）
さらに、
前記導電部材を覆って、前記半導体の端子側の面上に、第２絶縁層を形成する工程と、
前記第２絶縁層を研磨して、前記導電部材を露出させる工程と
を有し、前記第１熱伝導層は、前記第２絶縁層よりも熱伝導率の高い材料で形成される付記８に記載の半導体装置の製造方法。
（付記１０）
さらに、前記導電部材上方に、配線パターンを形成する付記６または９に記載の半導体装置の製造方法。
（付記１１）
支持体上に複数並べて配置された半導体チップと、
少なくとも、前記複数の半導体チップの側面と、隣接する前記半導体チップ間とを覆って形成された熱伝導層と、
前記複数の半導体チップの上方に形成された絶縁層と
を有し、前記熱伝導層は、前記絶縁層よりも熱伝導率の高い材料で形成されている半導体装置。 The following additional notes are further disclosed regarding the embodiment including the first and second examples described above.
(Appendix 1)
A step of arranging a plurality of semiconductor chips side by side above the support member;
Forming at least one side surface of the plurality of semiconductor chips disposed on the support member and forming a first heat conductive layer;
A step of forming a first insulating layer above the plurality of semiconductor chips, wherein the first heat conductive layer is formed of a material having a higher thermal conductivity than the first insulating layer. Production method.
(Appendix 2)
The semiconductor device according to appendix 1, wherein the first thermal conductive layer is formed using any one of metal, Si, Poly-Si, SiC, SiN, SiOC, diamond-like carbon, AlO, AlN, and a compound semiconductor. Production method.
(Appendix 3)
The step of arranging the plurality of semiconductor chips side by side arranges the plurality of semiconductor chips with the terminal side facing upward,
The step of forming the first thermal conductive layer covers the upper and side surfaces of the plurality of semiconductor chips and between the adjacent semiconductor chips, and forms the first thermal conductive layer with a metal,
further,
Forming a conductive member by electrolytic plating over the terminals of the semiconductor chip using the first heat conductive layer as a seed layer;
The method for manufacturing a semiconductor device according to appendix 1 or 2, further comprising a step of removing the first heat conductive layer on the upper surface of the semiconductor chip outside the conductive member.
(Appendix 4)
Furthermore, the manufacturing method of the semiconductor device of Claim 3 which has the process of forming a 2nd heat conductive layer with the material whose heat conductivity is higher than the said 1st insulating layer between the said adjacent semiconductor chips.
(Appendix 5)
The method for manufacturing a conductor device according to appendix 4, wherein the second heat conductive layer is also formed by electrolytic plating forming the conductive member.
(Appendix 6)
The step of forming the first insulating layer includes forming the first insulating layer on the semiconductor chip so as to cover the conductive member,
The method for manufacturing a semiconductor device according to any one of appendices 3 to 5, further comprising a step of polishing the first insulating layer to expose the conductive member.
(Appendix 7)
A third heat conductive layer made of a material having a higher thermal conductivity than the first insulating layer is formed on the support member, and the plurality of semiconductor chips are disposed on the third heat conductive layer. The manufacturing method of the semiconductor device as described in any one of additional notes 3-6.
(Appendix 8)
The step of arranging the plurality of semiconductor chips side by side arranges the plurality of semiconductor chips with the terminal side facing down,
The step of forming the first heat conductive layer includes forming the first heat conductive layer so as to cover an upper surface and a side surface of the plurality of semiconductor chips and between the adjacent semiconductor chips.
The step of forming the first insulating layer includes forming the first insulating layer on the first heat conductive layer,
further,
Removing the support member and exposing the terminal-side surface of the semiconductor chip; and
Forming a conductive member above the terminals of the semiconductor chip;
The method for manufacturing a semiconductor device according to appendix 1 or 2, wherein:
(Appendix 9)
further,
Covering the conductive member and forming a second insulating layer on the terminal-side surface of the semiconductor;
And adding the step of polishing the second insulating layer to expose the conductive member, wherein the first thermal conductive layer is formed of a material having a higher thermal conductivity than the second insulating layer. The manufacturing method of the semiconductor device of description.
(Appendix 10)
Furthermore, the manufacturing method of the semiconductor device of Additional remark 6 or 9 which forms a wiring pattern above the said electrically-conductive member.
(Appendix 11)
A plurality of semiconductor chips arranged side by side on a support;
At least a heat conductive layer formed to cover the side surfaces of the plurality of semiconductor chips and between the adjacent semiconductor chips;
A semiconductor device having an insulating layer formed above the plurality of semiconductor chips, wherein the thermal conductive layer is formed of a material having a higher thermal conductivity than the insulating layer.

１ 支持基板
２ 熱伝導層
３ａ、３ｂ 半導体チップ
３ｔ （半導体チップの）端子
４ 熱伝導層
５ｔ 導電プラグ
５ｃ、６ 熱伝導層
７ 絶縁層
８ シード層
９ 配線パターン
１０ 絶縁層
ＲＬ１〜ＲＬ４ レジスト層
ＲＰ１〜ＲＰ４ レジストパターン
２１ 仮支持部材
２２ａ、２２ｂ 半導体チップ
２２ｔ （半導体チップの）端子
２３ 熱伝導層
２４ 絶縁層
２５ シード層
２６ 導電プラグ
２７ 絶縁層
２８ シード層
２９ 配線パターン
３０ 絶縁層
ＲＬ２１、ＲＬ２２ レジスト層
ＲＰ２１、ＲＰ２２ レジストパターン DESCRIPTION OF SYMBOLS 1 Support substrate 2 Thermal conductive layer 3a, 3b Semiconductor chip 3t (Semiconductor chip) terminal 4 Thermal conductive layer 5t Conductive plug 5c, 6 Thermal conductive layer 7 Insulating layer 8 Seed layer 9 Wiring pattern 10 Insulating layers RL1 to RL4 Resist layer RP1 RP4 Resist pattern 21 Temporary support members 22a and 22b Semiconductor chip 22t (semiconductor chip) terminal 23 Thermal conductive layer 24 Insulating layer 25 Seed layer 26 Conductive plug 27 Insulating layer 28 Seed layer 29 Wiring pattern 30 Insulating layers RL21 and RL22 Resist layer RP21, RP22 resist pattern

Claims (3)

支持部材上方に、複数の半導体チップを、端子側を上側にして、並べて配置する工程と、
前記支持部材上に配置された複数の半導体チップの上面と側面、及び、隣接する前記半導体チップの間を覆って、金属により第１熱伝導層を形成する工程と、
前記第１熱伝導層をシード層として、前記半導体チップの端子上方に、電解鍍金により導電部材を形成する工程と、
前記半導体チップの上面の前記第１熱伝導層を、前記導電部材の外側で除去する工程と、
前記複数の半導体チップの上方に、第１絶縁層を形成する工程と
を有し、
前記第１熱伝導層は、前記第１絶縁層よりも熱伝導率の高い材料で形成される半導体装置の製造方法。 A step of arranging a plurality of semiconductor chips side by side above the support member, with the terminal side facing up,
Forming a first heat conductive layer from a metal covering the top and side surfaces of the plurality of semiconductor chips disposed on the support member and between the adjacent semiconductor chips;
Forming a conductive member by electrolytic plating over the terminals of the semiconductor chip using the first heat conductive layer as a seed layer;
Removing the first heat conductive layer on the upper surface of the semiconductor chip outside the conductive member;
Forming a first insulating layer above the plurality of semiconductor chips,
The method for manufacturing a semiconductor device, wherein the first thermal conductive layer is formed of a material having a higher thermal conductivity than the first insulating layer. さらに、隣接する前記半導体チップの間に、前記第１絶縁層よりも熱伝導率の高い材料で、第２熱伝導層を形成する工程を有する請求項１に記載の半導体装置の製造方法。   The method for manufacturing a semiconductor device according to claim 1, further comprising a step of forming a second thermal conductive layer between adjacent semiconductor chips with a material having a higher thermal conductivity than the first insulating layer. 前記導電部材を形成する電解鍍金により、前記第２熱伝導層も形成される請求項２に記載の半導体装置の製造方法。 The method for manufacturing a semiconductor device according to claim 2, wherein the second heat conductive layer is also formed by electrolytic plating forming the conductive member.
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