JP5045671B2 - Mramにおける電流終端回路 - Google Patents
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Description
本発明のMRAMの第1の実施例について、添付図面を参照して説明する。図2は、本発明のMRAMの第1の実施例の構成を示すブロック図である。MRAMは、メモリアレイ1、デコーダ8及び複数の書き込み回路9を具備する。
書き込み動作時は、アドレス信号Ay、書き込み信号WAENを複数の書き込み回路109へ出力する。入力されたアドレスに対応するアドレス信号Ayが活性化され、それに対応する書き込み回路9が活性化される。この時、選択ワード線3と活性状態の書き込み回路9と接続される選択状態の第1ビット線4と第2ビット線5の交点のメモリセルが選択される。
読み出し動作時は、アドレス信号Ayと読み出し信号(図示されず)とによって入力アドレスに対応する第3ビット線10を選択する。具体的には、選択された第3ビット線10と読み出し回路(図示されず)が電気的に接続された状態となる。この時、選択ワード線3と選択状態の第3ビット線の交点のメモリセルが選択される。
また、終端回路14は、数が多いほど寄生抵抗20の影響を抑えることができ好ましい。しかし、その一方で、数が多いほど、メモリアレイ1の面積が大きくなってしまう。したがって、終端回路14の配置効率が最適になる個数があると考えられる。その個数は、メモリアレイ1の構成等により設計で決定される。
本発明のMRAMの第2の実施例について、添付図面を参照して説明する。図8は、本発明のMRAMの第2の実施例の構成を示すブロック図である。MRAMは、メモリアレイ1、デコーダ8及び複数の書き込み回路9を具備する。
本発明のMRAMの第3の実施例について、添付図面を参照して説明する。図11は、本発明のMRAMの第3の実施例の構成を示すブロック図である。MRAMは、メモリアレイ1、デコーダ8及び複数の書き込み回路9を具備する。
本発明のMRAMの第4の実施例について、添付図面を参照して説明する。図13は、本発明のMRAMの第4の実施例の構成を示すブロック図である。MRAMは、メモリアレイ1、デコーダ8及び複数の書き込み回路9を具備する。
Claims (11)
- 第1方向へ延在する第1配線及び第2配線と、
第2方向へ延在する複数の第3配線と、
前記第1配線及び前記第2配線と前記複数の第3配線との交点の各々に対応して設けられた複数のメモリセルと、
前記複数のメモリセルの間に少なくとも一つ設けられ、前記第1配線と前記第2配線とに接続された終端部と
を具備し、
前記複数のメモリセルの各々は、
前記第1配線と前記第2配線との間に直列に接続され、前記第3配線の信号で制御される2つのトランジスタと、
前記2つのトランジスタをつなぐ配線に接続された磁気抵抗素子と
を含み、
前記メモリセルの書き込み動作時に、前記第1配線及び前記第2配線のいずれか一方から他方へ前記2つのトランジスタを介して書き込み電流を流すとき、前記終端部は前記他方を接地する
磁気ランダムアクセスメモリ。 - 請求の範囲1に記載の磁気ランダムアクセスメモリにおいて、
前記複数のメモリセルの間に少なくとも一つ設けられ、前記第1配線と前記第2配線とに接続された供給部を更に具備し、
前記書き込み動作時に、前記供給部は、前記第1配線及び前記第2配線のいずれか一方へ前記書き込み電流を供給する
磁気ランダムアクセスメモリ。 - 請求の範囲1に記載の磁気ランダムアクセスメモリにおいて、
前記終端部は、
ソースが接地され、ゲートが前記第1配線と、ドレインが前記第2配線と接続される第1トランジスタと、
ソースが接地され、ゲートが前記第2配線と、ドレインが前記第1配線と接続される第2トランジスタと
を備える
磁気ランダムアクセスメモリ。 - 請求の範囲3に記載の磁気ランダムアクセスメモリにおいて、
前記終端部は、
前記第2配線と前記第1トランジスタのドレインとの間に設けられ、前記書き込み動作時に、前記第2配線と前記第1トランジスタのドレインとを電気的に接続する第3トランジスタと、
前記第1配線と前記第2トランジスタのドレインとの間に設けられ、前記書き込み動作時に、前記第1配線と前記第2トランジスタのドレインとを電気的に接続する第4トランジスタと
を更に備える
磁気ランダムアクセスメモリ。 - 請求の範囲2に記載の磁気ランダムアクセスメモリにおいて、
前記供給部は、
ソースが電源線と、ゲートが前記第1配線と、ドレインが前記第2配線と接続される第5トランジスタと、
ソースが電源線と、ゲートが前記第2配線と、ドレインが前記第1配線と接続される第6トランジスタと
を備える
磁気ランダムアクセスメモリ。 - 請求の範囲5に記載の磁気ランダムアクセスメモリにおいて、
前記供給部は、
前記第2配線と前記第5トランジスタのドレインとの間に設けられ、前記書き込み動作時に、前記第2配線と前記第5トランジスタのドレインとを電気的に接続する第7トランジスタと、
前記第1配線と前記第6トランジスタのドレインとの間に設けられ、前記書き込み動作時に、前記第1配線と前記第6トランジスタのドレインとを電気的に接続する第8トランジスタと
を更に備える
磁気ランダムアクセスメモリ。 - 請求の範囲6に記載の磁気ランダムアクセスメモリにおいて、
前記終端部は、
ソースが接地され、ゲートが前記第1配線と、ドレインが前記第2配線と接続される第1トランジスタと、
ソースが接地され、ゲートが前記第2配線と、ドレインが前記第1配線と接続される第2トランジスタと
を備える
磁気ランダムアクセスメモリ。 - 請求の範囲7に記載の磁気ランダムアクセスメモリにおいて、
前記終端部は、
前記第2配線と前記第1トランジスタのドレインとの間に設けられ、前記書き込み動作時に、前記第2配線と前記第1トランジスタのドレインとを電気的に接続する第3トランジスタと、
前記第1配線と前記第2トランジスタのドレインとの間に設けられ、前記書き込み動作時に、前記第1配線と前記第2トランジスタのドレインとを電気的に接続する第4トランジスタと
を更に備える
磁気ランダムアクセスメモリ。 - 請求の範囲1乃至8のいずれか一項に記載の磁気ランダムアクセスメモリにおいて、
前記第1配線及び前記第2配線の端部と接続され、前記書き込み動作時に、書き込みデータに基づいて、前記第1配線及び前記第2配線のいずれか一方を相対的に高電位状態とし、他方を相対的に低電位状態とする書き込み部を更に具備する
磁気ランダムアクセスメモリ。 - 磁気ランダムアクセスメモリの動作方法であって、
ここで、前記磁気ランダムアクセスメモリは、
第1方向へ延在する第1配線及び第2配線と、
第2方向へ延在する複数の第3配線と、
前記第1配線及び前記第2配線と前記複数の第3配線との交点の各々に対応して設けられた複数のメモリセルと、
前記複数のメモリセルの間に少なくとも一つ設けられ、前記第1配線と前記第2配線とに接続された終端部と、
前記第1配線及び前記第2配線の端部と接続された書き込み部と
を具備し、
前記複数のメモリセルの各々は、
前記第1配線と前記第2配線との間に直列に接続され、前記第3配線の信号で制御される2つのトランジスタと、
前記2つのトランジスタをつなぐ配線に接続された磁気抵抗素子と
を含み、
前記磁気ランダムアクセスメモリの動作方法は、前記メモリセルの書き込み動作時に、
(A)前記書き込み部が、書き込みデータに基づいて、前記第1配線及び前記第2配線のいずれか一方を相対的に高電位状態とし、他方を相対的に低電位状態とするステップと、
(B)前記一方から前記他方へ前記2つのトランジスタを介して書き込み電流が流れるとき、前記終端部が、前記他方を接地するステップと
を具備する
磁気ランダムアクセスメモリの動作方法。 - 請求の範囲10に記載の磁気ランダムアクセスメモリの動作方法において、
前記半導体装置は、前記複数のメモリセルの間に少なくとも一つ設けられ、前記第1配線と前記第2配線とに接続された供給部を更に具備し、
前記(B)ステップは、
(B1)前記供給部が、前記一方へ前記書き込み電流を供給する
磁気ランダムアクセスメモリの動作方法。
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