JP5707488B2 - 液晶表示装置 - Google Patents

Description

本発明の実施形態は、液晶表示装置に関する。

近年、平面表示装置が盛んに開発されており、中でも液晶表示装置は、軽量、薄型、低消費電力等の利点から特に注目を集めている。特に、各画素にスイッチング素子を組み込んだアクティブマトリクス型液晶表示装置においては、ＩＰＳ（Ｉｎ−Ｐｌａｎｅ Ｓｗｉｔｃｈｉｎｇ）モードやＦＦＳ（Ｆｒｉｎｇｅ Ｆｉｅｌｄ Ｓｗｉｔｃｈｉｎｇ）モードなどの横電界（フリンジ電界も含む）を利用した構造が注目されている。このような横電界モードの液晶表示装置は、アレイ基板に形成された画素電極と対向電極とを備え、アレイ基板の主面に対してほぼ平行な横電界で液晶分子をスイッチングする。

一方で、アレイ基板に形成された画素電極と、対向基板に形成された対向電極との間に、横電界あるいは斜め電界を形成し、液晶分子をスイッチングする技術も提案されている。

特開２００９−１９２８２２号公報 特開平９−１６００４１号公報 ＵＳ６，６５７，６９３Ｂ１

本実施形態の目的は、表示品位の良好な液晶表示装置を提供することにある。

本実施形態によれば、
第１方向に沿ってそれぞれ延出したゲート配線及び補助容量線と、第１方向に交差する第２方向に沿ってそれぞれ延出した第１ソース配線及び第２ソース配線と、前記第１ソース配線と前記第２ソース配線との間に位置し第２方向に沿って延出した帯状の主画素電極と、前記主画素電極に繋がり前記第１ソース配線及び前記第２ソース配線に向かって第１方向に沿ってそれぞれ延出した帯状の副画素電極と、水平配向性を示す材料によって形成され前記主画素電極及び前記副画素電極を覆う第１配向膜と、を備えた第１基板と、前記主画素電極を挟んだ両側で第２方向に沿ってそれぞれ延出した第２主共通電極と、前記第２主共通電極に繋がり前記副画素電極を挟んだ両側で第１方向に沿ってそれぞれ延出した第２副共通電極と、水平配向性を示す材料によって形成され前記第２主共通電極及び前記第２副共通電極を覆う第２配向膜と、を備えた第２基板と、前記第１基板と前記第２基板との間に保持された液晶分子を含む液晶層と、を備えたことを特徴とする液晶表示装置が提供される。

本実施形態によれば、
第１方向に沿ってそれぞれ延出したゲート配線及び補助容量線と、第１方向に交差する第２方向に沿ってそれぞれ延出した第１ソース配線及び第２ソース配線と、前記第１ソース配線と前記第２ソース配線との間に位置し第２方向に沿って延出した帯状の主画素電極と、前記主画素電極に繋がり前記第１ソース配線及び前記第２ソース配線に向かって第１方向に沿ってそれぞれ延出した帯状の副画素電極と、前記第１ソース配線及び前記第２ソース配線とそれぞれ対向し第２方向に沿って延出した第１主共通電極と、水平配向性を示す材料によって形成され前記主画素電極、前記副画素電極、及び、前記第１主共通電極を覆う第１配向膜と、を備えた第１基板と、前記副画素電極を挟んだ両側で第１方向に沿ってそれぞれ延出し前記第１主共通電極と同電位の第２副共通電極と、水平配向性を示す材料によって形成され前記第２副共通電極を覆う第２配向膜と、を備えた第２基板と、前記第１基板と前記第２基板との間に保持された液晶分子を含む液晶層と、を備えたことを特徴とする液晶表示装置が提供される。

本実施形態によれば、
第１方向に沿ってそれぞれ延出したゲート配線及び補助容量線と、第１方向に交差する第２方向に沿ってそれぞれ延出した第１ソース配線及び第２ソース配線と、前記第１ソース配線と前記第２ソース配線との間に位置し第２方向に沿って延出した帯状の主画素電極と、前記主画素電極に繋がり前記第１ソース配線及び前記第２ソース配線に向かって第１方向に沿ってそれぞれ延出した帯状の副画素電極と、前記ゲート配線と対向し第１方向に沿って延出した第１副共通電極と、水平配向性を示す材料によって形成され前記主画素電極、前記副画素電極、及び、前記第１副共通電極を覆う第１配向膜と、を備えた第１基板と、前記主画素電極を挟んだ両側で第２方向に沿ってそれぞれ延出し前記第１副共通電極と同電位の第２主共通電極と、水平配向性を示す材料によって形成され前記第２主共通電極を覆う第２配向膜と、を備えた第２基板と、前記第１基板と前記第２基板との間に保持された液晶分子を含む液晶層と、を備えたことを特徴とする液晶表示装置が提供される。

図１は、本実施形態における液晶表示装置の構成を概略的に示す図である。 図２は、図１に示した液晶表示パネルの構成及び等価回路を概略的に示す図である。 図３は、本実施形態の基本構成について一画素における最小の単位構成体を概略的に示す平面図である。 図４は、スイッチング素子を含む液晶表示パネルの断面を概略的に示す断面図である。 図５は、本実施形態の第１構成例における液晶表示パネルの対向基板における一画素の構造を概略的に示す平面図である。 図６は、本実施形態の第１構成例における液晶表示パネルの一画素を対向基板側から見たときのアレイ基板の構造を概略的に示す平面図である。 図７は、本実施形態の第２構成例における液晶表示パネルの対向基板における一画素の構造を概略的に示す平面図である。 図８は、本実施形態の第２構成例における液晶表示パネルの一画素を対向基板側から見たときのアレイ基板の構造を概略的に示す平面図である。 図９は、本実施形態の第３構成例における液晶表示パネルの対向基板における一画素の構造を概略的に示す平面図である。 図１０は、本実施形態の第３構成例における液晶表示パネルの一画素を対向基板側から見たときのアレイ基板の構造を概略的に示す平面図である。 図１１は、本実施形態の第４構成例における液晶表示パネルの一画素を対向基板側から見たときのアレイ基板の構造を概略的に示す平面図である。 図１２は、第１乃至第４構成例で説明したアレイ基板と、第１乃至第３構成例で説明した対向基板との組み合わせをまとめた図である。 図１３は、本実施形態のバリエーションのひとつを概略的に示す平面図である。

以下、本実施形態について、図面を参照しながら詳細に説明する。なお、各図において、同一又は類似した機能を発揮する構成要素には同一の参照符号を付し、重複する説明は省略する。

図１は、本実施形態における液晶表示装置１の構成を概略的に示す図である。

すなわち、液晶表示装置１は、アクティブマトリクスタイプの液晶表示パネルＬＰＮ、液晶表示パネルＬＰＮに接続された駆動ＩＣチップ２及びフレキシブル配線基板３、液晶表示パネルＬＰＮを照明するバックライト４などを備えている。

液晶表示パネルＬＰＮは、第１基板であるアレイ基板ＡＲと、アレイ基板ＡＲに対向して配置された第２基板である対向基板ＣＴと、これらのアレイ基板ＡＲと対向基板ＣＴとの間に保持された図示しない液晶層と、を備えて構成されている。このような液晶表示パネルＬＰＮは、画像を表示するアクティブエリアＡＣＴを備えている。このアクティブエリアＡＣＴは、ｍ×ｎ個のマトリクス状に配置された複数の画素ＰＸによって構成されている（但し、ｍ及びｎは正の整数である）。

バックライト４は、図示した例では、アレイ基板ＡＲの背面側に配置されている。このようなバックライト４としては、種々の形態が適用可能であり、また、光源として発光ダイオード（ＬＥＤ）を利用したものや冷陰極管（ＣＣＦＬ）を利用したものなどのいずれでも適用可能であり、詳細な構造については説明を省略する。

図２は、図１に示した液晶表示パネルＬＰＮの構成及び等価回路を概略的に示す図である。

液晶表示パネルＬＰＮは、アクティブエリアＡＣＴにおいて、ｎ本のゲート配線Ｇ（Ｇ１〜Ｇｎ）、ｎ本の補助容量線Ｃ（Ｃ１〜Ｃｎ）、ｍ本のソース配線Ｓ（Ｓ１〜Ｓｍ）などを備えている。ゲート配線Ｇ及び補助容量線Ｃは、例えば、第１方向Ｘに沿って略直線的に延出している。これらのゲート配線Ｇ及び補助容量線Ｃは、第１方向Ｘに交差する第２方向Ｙに沿って間隔をおいて隣接し、交互に並列配置されている。ここでは、第１方向Ｘと第２方向Ｙとは互いに直交している。ソース配線Ｓは、ゲート配線Ｇ及び補助容量線Ｃと交差している。ソース配線Ｓは、第２方向Ｙに沿って略直線的に延出している。なお、ゲート配線Ｇ、補助容量線Ｃ、及び、ソース配線Ｓは、必ずしも直線的に延出していなくても良く、それらの一部が屈曲していてもよい。

各ゲート配線Ｇは、アクティブエリアＡＣＴの外側に引き出され、ゲートドライバＧＤに接続されている。各ソース配線Ｓは、アクティブエリアＡＣＴの外側に引き出され、ソースドライバＳＤに接続されている。これらのゲートドライバＧＤ及びソースドライバＳＤの少なくとも一部は、例えば、アレイ基板ＡＲに形成され、コントローラを内蔵した駆動ＩＣチップ２と接続されている。

各画素ＰＸは、スイッチング素子ＳＷ、画素電極ＰＥ、共通電極ＣＥなどを備えている。保持容量Ｃｓは、例えば補助容量線Ｃと画素電極ＰＥとの間に形成される。補助容量線Ｃは、補助容量電圧が印加される電圧印加部ＶＣＳと電気的に接続されている。

なお、本実施形態においては、液晶表示パネルＬＰＮは、画素電極ＰＥがアレイ基板ＡＲに形成される一方で共通電極ＣＥの少なくとも一部が対向基板ＣＴに形成された構成であり、これらの画素電極ＰＥと共通電極ＣＥとの間に形成される電界を主に利用して液晶層ＬＱの液晶分子をスイッチングする。画素電極ＰＥと共通電極ＣＥとの間に形成される電界は、第１方向Ｘと第２方向Ｙとで規定されるＸ−Ｙ平面あるいはアレイ基板ＡＲの基板主面あるいは対向基板ＣＴの基板主面に対してわずかに傾いた斜め電界（あるいは、基板主面にほぼ平行な横電界）である。

スイッチング素子ＳＷは、例えば、ｎチャネル薄膜トランジスタ（ＴＦＴ）によって構成されている。このスイッチング素子ＳＷは、ゲート配線Ｇ及びソース配線Ｓと電気的に接続されている。アクティブエリアＡＣＴには、ｍ×ｎ個のスイッチング素子ＳＷが形成されている。

画素電極ＰＥは、各画素ＰＸに配置され、スイッチング素子ＳＷに電気的に接続されている。アクティブエリアＡＣＴには、ｍ×ｎ個の画素電極ＰＥが形成されている。共通電極ＣＥは、例えばコモン電位であり、液晶層ＬＱを介して複数の画素ＰＸの画素電極ＰＥに対して共通に配置されている。

アレイ基板ＡＲは、共通電極ＣＥに電圧を印加するための給電部ＶＳを備えている。この給電部ＶＳは、例えば、アクティブエリアＡＣＴの外側に形成されている。共通電極ＣＥのうち、対向基板ＣＴに形成された共通電極ＣＥの少なくとも一部は、アクティブエリアＡＣＴの外側に引き出され、図示しない導電部材を介して、アレイ基板ＡＲに形成された給電部ＶＳと電気的に接続されている。なお、共通電極ＣＥの一部がアレイ基板ＡＲに形成された場合には、アレイ基板ＡＲに形成された共通電極ＣＥの一部は例えばアクティブエリアＡＣＴの外側で給電部ＶＳと電気的に接続されている。

以下に、本実施形態の基本構成について説明する。

図３は、一画素ＰＸにおける最小の単位構成体を概略的に示す平面図である。

画素電極ＰＥは、主画素電極ＰＡ及び副画素電極ＰＢを有している。これらの主画素電極ＰＡ及び副画素電極ＰＢは、互いに電気的に接続されている。本実施形態においては、主画素電極ＰＡ及び副画素電極ＰＢがともにアレイ基板ＡＲに備えられている。主画素電極ＰＡは、第２方向Ｙに沿って延出している。副画素電極ＰＢは、第２方向Ｙとは異なる第１方向Ｘに沿って延出している。

図示した例では、画素電極ＰＥは、略十字状に形成されている。より具体的には、主画素電極ＰＡは、略画素中央部において第２方向Ｙに沿って直線的に延出した帯状に形成されている。副画素電極ＰＢは、画素中央部において第１方向Ｘに沿って直線的に延出した帯状に形成されている。

副画素電極ＰＢは、主画素電極ＰＡの略中央部（あるいは主画素電極ＰＡの第２方向Ｙに沿った長さの中間点付近）に結合し、主画素電極ＰＡからその両側、つまり画素ＰＸの左側及び右側に向かって延出している。換言すると、主画素電極ＰＡは、副画素電極ＰＢの略中央部（あるいは副画素電極ＰＢの第１方向Ｘに沿った長さの中間点付近）に結合し、副画素電極ＰＢからその両側、つまり画素ＰＸの上側及び下側に向かって延出している。これらの主画素電極ＰＡ及び副画素電極ＰＢは、互いに略直交している。画素電極ＰＥは、例えば、副画素電極ＰＢにおいて図示を省略したスイッチング素子と電気的に接続されている。

共通電極ＣＥは、主共通電極ＣＡ及び副共通電極ＣＢを有している。これらの主共通電極ＣＡ及び副共通電極ＣＢは、互いに電気的に接続されている。このような共通電極ＣＥは、画素電極ＰＥとは電気的に絶縁されている。本実施形態においては、共通電極ＣＥにおいて、主共通電極ＣＡ及び副共通電極ＣＢの少なくとも一部は、対向基板ＣＴに備えられている。

主共通電極ＣＡは、第２方向Ｙに沿って延出している。この主共通電極ＣＡは、主画素電極ＰＡを挟んだ両側に配置されている。このとき、Ｘ−Ｙ平面内において、主共通電極ＣＡのいずれも主画素電極ＰＡとは重ならず、主共通電極ＣＡのそれぞれと主画素電極ＰＡとの間には略等しい間隔が形成されている。つまり、主画素電極ＰＡは、隣接する主共通電極ＣＡの略中間に位置している。

副共通電極ＣＢは、第１方向Ｘに沿って延出している。副共通電極ＣＢは、副画素電極ＰＢを挟んだ両側に配置されている。このとき、Ｘ−Ｙ平面内において、副共通電極ＣＢのいずれも副画素電極ＰＢとは重ならず、副共通電極ＣＢのそれぞれと副画素電極ＰＢとの間には略等しい間隔が形成されている。つまり、副画素電極ＰＢは、隣接する副共通電極ＣＢの略中間に位置している。

図示した例では、主共通電極ＣＡは、第２方向Ｙに沿って直線的に延出した帯状に形成されている。副共通電極ＣＢは、第１方向Ｘに沿って直線的に延出した帯状に形成されている。なお、主共通電極ＣＡは第１方向Ｘに沿って間隔をおいて２本平行に並んでおり、以下では、これらを区別するために、図中の左側の主共通電極をＣＡＬと称し、図中の右側の主共通電極をＣＡＲと称する。また、副共通電極ＣＢは第２方向Ｙに沿って間隔をおいて２本平行に並んでおり、以下では、これらを区別するために、図中の上側の主共通電極をＣＢＵと称し、図中の下側の主共通電極をＣＢＢと称する。主共通電極ＣＡＬ及び主共通電極ＣＡＲは、副共通電極ＣＢＵ及び副共通電極ＣＢＢと同電位である。図示した例では、主共通電極ＣＡＬ及び主共通電極ＣＡＲは、副共通電極ＣＢＵ及び副共通電極ＣＢＢとそれぞれ繋がっている。

主共通電極ＣＡＬ及び主共通電極ＣＡＲは、それぞれ当該画素ＰＸと左右に隣接する画素間に配置されている。すなわち、主共通電極ＣＡＬは図示した当該画素ＰＸとその左側の画素（図示せず）との境界に跨って配置され、主共通電極ＣＡＲは図示した当該画素ＰＸとその右側の画素（図示せず）との境界に跨って配置されている。

副共通電極ＣＢＵ及び主共通電極ＣＢＢは、それぞれ当該画素ＰＸと上下に隣接する画素間に配置されている。すなわち、副共通電極ＣＢＵは図示した当該画素ＰＸとその上側の画素（図示せず）との境界に跨って配置され、副共通電極ＣＢＢは図示した当該画素ＰＸとその下側の画素（図示せず）との境界に跨って配置されている。

隣接する主共通電極ＣＡＬ及び主共通電極ＣＡＲの間には、１本の主画素電極ＰＡが位置している。このため、主共通電極ＣＡＬ、主画素電極ＰＡ、及び、主共通電極ＣＡＲは、第１方向Ｘに沿ってこの順に配置されている。つまり、主画素電極ＰＡと主共通電極ＣＡとは第１方向Ｘに沿って交互に配置されている。これらの主画素電極ＰＡと、主共通電極ＣＡＬ及び主共通電極ＣＡＲとは、互いに略平行に配置されている。また、主共通電極ＣＡＬと主画素電極ＰＡとの第１方向Ｘに沿った距離は、主共通電極ＣＡＲと主画素電極ＰＡとの第１方向Ｘに沿った距離と略同等である。

隣接する副共通電極ＣＢＵ及び副共通電極ＣＢＢの間には、１本の副画素電極ＰＢが位置している。このため、副共通電極ＣＢＢ、副画素電極ＰＢ、及び、副共通電極ＣＢＵは、第２方向Ｙに沿ってこの順に配置されている。つまり、副画素電極ＰＢと副共通電極ＣＢとは第２方向Ｙに沿って交互に配置されている。これらの副画素電極ＰＢと、副共通電極ＣＢＢ及び副共通電極ＣＢＵとは、互いに略平行に配置されている。また、副共通電極ＣＢＢと副画素電極ＰＢとの第２方向Ｙに沿った距離は、副共通電極ＣＢＵと副画素電極ＰＢとの第２方向Ｙに沿った距離と略同等である。

つまり、図示した例では、一画素ＰＸにおいて、画素電極ＰＥと共通電極ＣＥとで区画された４つの領域が主として表示に寄与する開口部あるいは透過部として形成される。

ここに示した例では、液晶分子ＬＭの初期配向方向は、例えば、第２方向Ｙと略平行な方向である。

なお、ここでは詳述しないが、主共通電極ＣＡの少なくとも１つは、主共通電極ＣＡと略平行に（あるいは第２方向Ｙに沿って）延出するソース配線Ｓと対向していてもよい。また、副画素電極ＰＢ及び副共通電極ＣＢのいずれか１つは、これらと略平行に（あるいは第１方向Ｘに沿って）延出するゲート配線Ｇや補助容量線Ｃと対向していてもよい。

また、後に詳述するが、主共通電極ＣＡは、アレイ基板ＡＲに備えられた第１主共通電極ＣＡ１、及び、対向基板ＣＴに備えられた第２主共通電極ＣＡ２の少なくとも一方を含んでいてもよい。また、副共通電極ＣＢは、アレイ基板ＡＲに備えられた第１副共通電極ＣＢ１、及び、対向基板ＣＴに備えられた第２副共通電極ＣＢ２の少なくとも一方を含んでいてもよい。第１主共通電極ＣＡ１、第２主共通電極ＣＡ２、第１副共通電極ＣＢ１、及び、第２副共通電極ＣＢ２は、いずれも同電位である。

図４は、スイッチング素子ＳＷを含む液晶表示パネルＬＰＮの断面を概略的に示す断面図である。なお、ここでは、共通電極の図示を省略し、説明に必要な箇所のみを図示している。

液晶表示パネルＬＰＮを構成するアレイ基板ＡＲの背面側には、バックライト４が配置されている。

アレイ基板ＡＲは、例えば、ガラス基板やプラスチック基板などの光透過性を有する第１絶縁基板１０を用いて形成されている。このアレイ基板ＡＲは、第１絶縁基板１０の対向基板ＣＴに対向する側に、スイッチング素子ＳＷ、画素電極ＰＥ、第１配向膜ＡＬ１などを備えている。

図示した例では、スイッチング素子ＳＷは、トップゲート型の薄膜トランジスタであるが、ボトムゲート型の薄膜トランジスタであっても良い。また、スイッチング素子ＳＷの半導体層ＳＣは、例えば、ポリシリコンによって形成されているが、アモルファスシリコンによって形成されていても良い。

半導体層ＳＣは、チャネル領域ＳＣＣを挟んだ両側にそれぞれソース領域ＳＣＳ及びドレイン領域ＳＣＤを有している。なお、第１絶縁基板１０と半導体層ＳＣとの間には、絶縁膜であるアンダーコート層が介在していても良い。半導体層ＳＣは、ゲート絶縁膜１１によって覆われている。また、ゲート絶縁膜１１は、第１絶縁基板１０の上にも配置されている。

スイッチング素子ＳＷのゲート電極ＷＧは、ゲート絶縁膜１１の上に形成され、半導体層ＳＣのチャネル領域ＳＣＣの上方に位置している。また、ゲート配線Ｇ及び補助容量線Ｃも、ゲート絶縁膜１１の上に形成されている。これらのゲート電極ＷＧ、ゲート配線Ｇ及び補助容量線Ｃは、同一材料を用いて同一工程で形成可能である。ゲート電極ＷＧは、ゲート配線Ｇと電気的に接続されている。

ゲート電極ＷＧ、ゲート配線Ｇ及び補助容量線Ｃは、第１層間絶縁膜１２によって覆われている。また、この第１層間絶縁膜１２は、ゲート絶縁膜１１の上にも配置されている。これらのゲート絶縁膜１１及び第１層間絶縁膜１２は、例えば、酸化シリコン及び窒化シリコンなどの無機系材料によって形成されている。

スイッチング素子ＳＷのソース電極ＷＳ及びドレイン電極ＷＤは、第１層間絶縁膜１２の上に形成されている。また、ソース配線Ｓも、第１層間絶縁膜１２の上に形成されている。これらのソース電極ＷＳ、ドレイン電極ＷＤ、及び、ソース配線Ｓは、同一材料を用いて同一工程で形成可能である。ソース電極ＷＳは、ソース配線Ｓと電気的に接続されている。

ソース電極ＷＳは、ゲート絶縁膜１１及び第１層間絶縁膜１２を貫通するコンタクトホールを通して半導体層ＳＣのソース領域ＳＣＳにコンタクトしている。ドレイン電極ＷＤは、ゲート絶縁膜１１及び第１層間絶縁膜１２を貫通するコンタクトホールを通して半導体層ＳＣのドレイン領域ＳＣＤにコンタクトしている。これらのゲート電極ＷＧ、ゲート配線Ｇ、補助容量線Ｃ、ソース電極ＷＳ、ドレイン電極ＷＤ、及び、ソース配線Ｓは、例えば、モリブデン、アルミニウム、タングステン、チタンなどの導電材料によって形成されている。

このような構成のスイッチング素子ＳＷは、第２層間絶縁膜１３によって覆われている。つまり、ソース電極ＷＳ、ドレイン電極ＷＤ、及び、ソース配線Ｓは、第２層間絶縁膜１３によって覆われている。また、この第２層間絶縁膜１３は、第１層間絶縁膜１２の上にも配置されている。この第２層間絶縁膜１３は、例えば、紫外線硬化型樹脂や熱硬化型樹脂などの各種有機材料によって形成されている。

画素電極ＰＥは、第２層間絶縁膜１３の上に形成さている。詳述しないが、画素電極ＰＥを構成する主画素電極ＰＡ及び副画素電極ＰＢは、第２層間絶縁膜１３の上に形成されている。この画素電極ＰＥは、第２層間絶縁膜１３を貫通するコンタクトホールを介してドレイン電極ＷＤに接続されている。このような画素電極ＰＥは、例えば、インジウム・ティン・オキサイド（ＩＴＯ）やインジウム・ジンク・オキサイド（ＩＺＯ）などの光透過性を有する導電材料によって形成されているが、アルミニウムなどの他の金属材料によって形成されても良い。

第１配向膜ＡＬ１は、アレイ基板ＡＲの対向基板ＣＴと対向する面に配置され、アクティブエリアＡＣＴの略全体に亘って延在している。この第１配向膜ＡＬ１は、画素電極ＰＥを覆っており、第２層間絶縁膜１３の上にも配置されている。このような第１配向膜ＡＬ１は、水平配向性を示す材料によって形成されている。

なお、アレイ基板ＡＲは、さらに、共通電極の一部として第１主共通電極及び第１副共通電極を備えている場合もある。

一方、対向基板ＣＴは、例えば、ガラス基板やプラスチック基板などの光透過性を有する第２絶縁基板２０を用いて形成されている。この対向基板ＣＴは、第２絶縁基板２０のアレイ基板ＡＲに対向する側に、図示を省略した共通電極のうちの第２主共通電極及び第２副共通電極の少なくとも一方や、第２配向膜ＡＬ２などを備えている。また、この対向基板ＣＴは、図示を省略するが、各画素ＰＸを区画する（あるいは、ソース配線Ｓ、ゲート配線Ｇ、補助容量線Ｃ、スイッチング素子ＳＷなどの配線部に対向するように配置された）ブラックマトリクスや各画素ＰＸに対応して配置されたカラーフィルタ層、ブラックマトリクス及びカラーフィルタ層の表面の凹凸の影響を緩和するオーバーコート層などが配置されても良い。

共通電極は、例えば、ＩＴＯやＩＺＯなどの光透過性を有する導電材料によって形成されている。

第２配向膜ＡＬ２は、対向基板ＣＴのアレイ基板ＡＲと対向する面に配置され、アクティブエリアＡＣＴの略全体に亘って延在している。この第２配向膜ＡＬ２は、共通電極などを覆っている。このような第２配向膜ＡＬ２は、水平配向性を示す材料によって形成されている。

これらの第１配向膜ＡＬ１及び第２配向膜ＡＬ２には、液晶分子ＬＭを初期配向させるための配向処理（例えば、ラビング処理や光配向処理）がなされている。第１配向膜ＡＬ１が液晶分子ＬＭを初期配向させる第１配向処理方向ＰＤ１は、第２配向膜ＡＬ２が液晶分子ＬＭを初期配向させる第２配向処理方向ＰＤ２と平行である。図３の（Ａ）で示した例では、第１配向処理方向ＰＤ１と第２配向処理方向ＰＤ２とが互いに略平行であって、ともに同じ向きである。図３の（Ｂ）で示した例では、第１配向処理方向ＰＤ１と第２配向処理方向ＰＤ２とが互いに略平行であって、互いに逆向きである。

上述したようなアレイ基板ＡＲと対向基板ＣＴとは、それぞれの第１配向膜ＡＬ１及び第２配向膜ＡＬ２が対向するように配置されている。このとき、アレイ基板ＡＲの第１配向膜ＡＬ１と対向基板ＣＴの第２配向膜ＡＬ２との間には、例えば、樹脂材料によって一方の基板に一体的に形成された柱状スペーサが配置され、これにより、所定のセルギャップ、例えば２〜７μｍのセルギャップが形成される。アレイ基板ＡＲと対向基板ＣＴとは、所定のセルギャップが形成された状態で、アクティブエリアＡＣＴの外側のシール材によって貼り合わせられている。

液晶層ＬＱは、アレイ基板ＡＲと対向基板ＣＴとの間に形成されたセルギャップに保持され、第１配向膜ＡＬ１と第２配向膜ＡＬ２との間に配置されている。液晶層ＬＱは、液晶分子ＬＭを含んでいる。このような液晶層ＬＱは、例えば、誘電率異方性が正（ポジ型）の液晶材料によって構成されている。

アレイ基板ＡＲの外面、つまり、アレイ基板ＡＲを構成する第１絶縁基板１０の外面には、第１光学素子ＯＤ１が接着剤などにより貼付されている。この第１光学素子ＯＤ１は、液晶表示パネルＬＰＮのバックライト４と対向する側に位置しており、バックライト４から液晶表示パネルＬＰＮに入射する入射光の偏光状態を制御する。この第１光学素子ＯＤ１は、第１偏光軸ＡＸ１を有する第１偏光板ＰＬ１を含んでいる。なお、第１偏光板ＰＬ１と第１絶縁基板１０との間に位相差板などの他の光学素子が配置されても良い。

対向基板ＣＴの外面、つまり、対向基板ＣＴを構成する第２絶縁基板２０の外面には、第２光学素子ＯＤ２が接着剤などにより貼付されている。この第２光学素子ＯＤ２は、液晶表示パネルＬＰＮの表示面側に位置しており、液晶表示パネルＬＰＮから出射した出射光の偏光状態を制御する。この第２光学素子ＯＤ２は、第２偏光軸ＡＸ２を有する第２偏光板ＰＬ２を含んでいる。なお、第２偏光板ＰＬ２と第２絶縁基板２０との間に位相差板などの他の光学素子が配置されていても良い。

第１偏光板ＰＬ１の第１偏光軸ＡＸ１と、第２偏光板ＰＬ２の第２偏光軸ＡＸ２とは、クロスニコルの位置関係にある。このとき、一方の偏光板は、例えば、その偏光軸が液晶分子ＬＭの初期配向方向つまり第１配向処理方向ＰＤ１あるいは第２配向処理方向ＰＤ２と平行または直交するように配置されている。初期配向方向が第２方向Ｙと平行である場合、一方の偏光板の偏光軸は、第２方向Ｙと平行、あるいは、第１方向Ｘと平行である。

図３において、（ａ）で示した例では、第１偏光板ＰＬ１は、その第１偏光軸ＡＸ１が液晶分子ＬＭの初期配向方向である第２方向Ｙに対して直交するように配置され、また、第２偏光板ＰＬ２は、その第２偏光軸ＡＸ２が液晶分子ＬＭの初期配向方向に対して平行となるように配置されている。また、図３において、（ｂ）で示した例では、第２偏光板ＰＬ２は、その第２偏光軸ＡＸ２が液晶分子ＬＭの初期配向方向である第２方向Ｙに対して直交するように配置され、また、第１偏光板ＰＬ１は、その第１偏光軸ＡＸ１が液晶分子ＬＭの初期配向方向に対して平行となるように配置されている。

これにより、ノーマリーブラックモードを実現している。

次に、上記構成の液晶表示パネルＬＰＮの動作について説明する。

すなわち、液晶層ＬＱに電圧が印加されていない状態つまり画素電極ＰＥと共通電極ＣＥとの間に電界が形成されていない無電界時（ＯＦＦ時）には、図３において破線で示したように、液晶層ＬＱの液晶分子ＬＭは、その長軸が第１配向膜ＡＬ１の第１配向処理方向ＰＤ１及び第２配向膜ＡＬ２の第２配向処理方向ＰＤ２を向くように配向している。このようなＯＦＦ時が初期配向状態に相当し、ＯＦＦ時の液晶分子ＬＭの配向方向が初期配向方向に相当する。

なお、厳密には、液晶分子ＬＭは、Ｘ−Ｙ平面に平行に配向しているとは限らず、プレチルトしている場合が多い。このため、液晶分子ＬＭの厳密な初期配向方向とは、ＯＦＦ時の液晶分子ＬＭの配向方向をＸ−Ｙ平面に正射影した方向である。しかしながら、説明を簡略にするために、以下では、液晶分子ＬＭは、Ｘ−Ｙ平面に平行に配向しているものとし、Ｘ−Ｙ平面と平行な面内で回転するものとして説明する。

ここでは、第１配向処理方向ＰＤ１及び第２配向処理方向ＰＤ２は、ともに第２方向Ｙと略平行な方向である。ＯＦＦ時においては、液晶分子ＬＭは、図３に破線で示したように、その長軸が第２方向Ｙと略平行な方向を向くように初期配向する。つまり、液晶分子ＬＭの初期配向方向は、第２方向Ｙと平行（あるいは、第２方向Ｙに対して０°）である。

図示した例のように、第１配向処理方向ＰＤ１及び第２配向処理方向ＰＤ２が平行且つ同じ向きである場合、液晶層ＬＱの断面において、液晶分子ＬＭは、液晶層ＬＱの中間部付近で略水平（プレチルト角が略ゼロ）に配向し、ここを境界として第１配向膜ＡＬ１の近傍及び第２配向膜ＡＬ２の近傍において対称となるようなプレチルト角を持って配向する（スプレイ配向）。このように液晶分子ＬＭがスプレイ配向している状態では、基板の法線方向から傾いた方向においても第１配向膜ＡＬ１の近傍の液晶分子ＬＭと第２配向膜ＡＬ２の近傍の液晶分子ＬＭとにより光学的に補償される。したがって、第１配向処理方向ＰＤ１及び第２配向処理方向ＰＤ２が互いに平行、且つ、同じ向きである場合には、黒表示の場合に光漏れが少なく、高コントラスト比を実現することができ、表示品位を向上することが可能となる。

なお、第１配向処理方向ＰＤ１及び第２配向処理方向ＰＤ２が互いに平行且つ逆向きである場合、液晶層ＬＱの断面において、液晶分子ＬＭは、第１配向膜ＡＬ１の近傍、第２配向膜ＡＬ２の近傍、及び、液晶層ＬＱの中間部において略均一なプレチルト角を持って配向する（ホモジニアス配向）。

バックライト４からのバックライト光の一部は、第１偏光板ＰＬ１を透過し、液晶表示パネルＬＰＮに入射する。液晶表示パネルＬＰＮに入射した光は、第１偏光板ＰＬ１の第１偏光軸ＡＸ１と直交する直線偏光である。このような直線偏光の偏光状態は、ＯＦＦ時の液晶表示パネルＬＰＮを通過した際にほとんど変化しない。このため、液晶表示パネルＬＰＮを透過した直線偏光は、第１偏光板ＰＬ１に対してクロスニコルの位置関係にある第２偏光板ＰＬ２によって吸収される（黒表示）。

一方、液晶層ＬＱに電圧が印加された状態、つまり、画素電極ＰＥと共通電極ＣＥとの間に電位差が形成された状態（ＯＮ時）では、画素電極ＰＥと共通電極ＣＥとの間に基板と略平行な横電界（あるいは斜め電界）が形成される。液晶分子ＬＭは、電界の影響を受け、その長軸が図中の実線で示したようにＸ−Ｙ平面と略平行な平面内で回転する。

図３に示した例では、画素電極ＰＥと主共通電極ＣＡＬとの間の領域のうち、下側半分の領域内の液晶分子ＬＭは、第２方向Ｙに対して時計回りに回転し図中の左下を向くように配向し、また、上側半分の領域内の液晶分子ＬＭは、第２方向Ｙに対して反時計回りに回転し図中の左上を向くように配向する。画素電極ＰＥと主共通電極ＣＡＲとの間の領域のうち、下側半分の領域内の液晶分子ＬＭは、第２方向Ｙに対して反時計回りに回転し図中の右下を向くように配向し、上側半分の領域内の液晶分子ＬＭは、第２方向Ｙに対して時計回りに回転し図中の右上を向くように配向する。

このように、各画素ＰＸにおいて、画素電極ＰＥと共通電極ＣＥとの間に電界が形成された状態では、液晶分子ＬＭの配向方向は、画素電極ＰＥと重なる位置を境界として複数の方向に分かれ、それぞれの配向方向でドメインを形成する。つまり、一画素ＰＸには、複数のドメインが形成される。

このようなＯＮ時には、第１偏光板ＰＬ１の第１偏光軸ＡＸ１と直交する直線偏光は、液晶表示パネルＬＰＮに入射し、その偏光状態は、液晶層ＬＱを通過する際に液晶分子ＬＭの配向状態に応じて変化する。このようなＯＮ時においては、液晶層ＬＱを通過した少なくとも一部の光は、第２偏光板ＰＬ２を透過する（白表示）。

このような本実施形態によれば、一画素内に４つのドメインを形成することが可能となるため、４方向での視野角を光学的に補償することができ、広視野角化が可能となる。したがって、階調反転がなく、高い透過率の表示を実現することができ、表示品位の良好な液晶表示装置を提供することが可能となる。

また、一画素内において、画素電極ＰＥと共通電極ＣＥとで区画される４つの領域それぞれについて開口部の面積を略同一に設定することにより、各領域の透過率が略同等となり、それぞれの開口部を透過した光が互いに光学的に補償し合い、広い視野角範囲に亘って均一な表示を実現することが可能となる。

また、液晶分子の初期配向状態が基板に対して垂直である垂直配向型の液晶表示装置と比較して、本実施形態は中間調においても視野角が広く輝度が明るいことが確認されている。

なお、ＯＮ時には、画素電極ＰＥの主画素電極ＰＡ付近及び副画素電極ＰＢ付近、あるいは、共通電極ＣＥの主共通電極ＣＡ付近及び副共通電極ＣＢ付近では、横電界がほとんど形成されない（あるいは、液晶分子ＬＭを駆動するのに十分な電界が形成されない）ため、液晶分子ＬＭは、ＯＦＦ時と同様に初期配向方向からほとんど動かない。このため、上記のように、画素電極ＰＥ及び共通電極ＣＥが光透過性の導電材料によって形成されていても、これらの領域ではバックライト光がほとんど透過せず、ＯＮ時において表示にほとんど寄与しない。したがって、画素電極ＰＥ及び共通電極ＣＥは、必ずしも透明な導電材料によって形成される必要はなく、アルミニウムや銀などの導電材料を用いて形成しても良い。

また、アレイ基板ＡＲと対向基板ＣＴとの合わせずれが生じた際に、画素電極ＰＥを挟んだ両側の共通電極ＣＥとの距離に差が生じることがある。しかしながら、このような合わせずれは、全ての画素ＰＸに共通に生じるため、画素ＰＸ間での電界分布に相違はなく、画像の表示に及ぼす影響はきわめて小さい。

また、上述の一画素ＰＸにおける最小の単位構成体は、正方形に限らず第２方向Ｙあるいは第１方向Ｘへの伸縮に制限は無く矩形で良い。すなわち、単位構成体それ自体あるいは単位構成体を組み合わせることで所望とする画素サイズを設計することができる。このように単位構成体の寸法を自由に設計しても、液晶分子ＬＭは電極間に生じる電界によって基板に水平に配向するため、基板に対する法線方向のリタデーションに及ぼす影響は小さい。したがって、画素サイズの変更が輝度及び視野角に及ぼす影響はほとんど無い。

一方、初期配向状態が基板に対して垂直に配向し印加電圧によって水平に配向する垂直配向型の液晶表示装置の場合には、電極間に生じる電界強度が画素内で異なると、基板に対する液晶分子の傾きの程度も異なるため、基板に対する法線方向のリタデーションに及ぼす影響は大きい。したがって、画素サイズの変更が、輝度及び視野角に及ぼす影響は大きい。このことから仮にこの単位構成体に垂直配向型の液晶分子を適用する場合には、画素内の電界強度及び電界分布を均一にするために単位構成体は正方形にする必要がある。

次に、本実施形態の一構成例について説明する。

≪第１構成例≫
まず、本実施形態の第１構成例について説明する。

図５は、本実施形態の第１構成例における液晶表示パネルＬＰＮの対向基板ＣＴ１における一画素ＰＸの構造を概略的に示す平面図である。

この第１構成例では、共通電極ＣＥは、主共通電極として対向基板ＣＴ１に備えられた第２主共通電極ＣＡ２、及び、副共通電極として対向基板ＣＴ１に備えられた第２副共通電極ＣＢ２を有している。これらの第２主共通電極ＣＡ２及び第２副共通電極ＣＢ２は、第２配向膜ＡＬ２によって覆われている。

すなわち、図示した対向基板ＣＴ１は、第２方向Ｙに沿って直線的に延出した帯状の第２主共通電極ＣＡ２と、第１方向Ｘに沿って直線的に延出した帯状の第２副共通電極ＣＢ２と、を備えている。これらの第２主共通電極ＣＡ２及び第２副共通電極ＣＢ２は、電気的に接続されている。図示した例では、第２主共通電極ＣＡ２及び第２副共通電極ＣＢ２は、一体的（あるいは連続的）に形成されている。つまり、対向基板ＣＴ１において、共通電極ＣＥは、格子状に形成されている。

なお、図示した第２主共通電極ＣＡ２は第１方向Ｘに沿って間隔をおいて２本平行に並んでおり、以下では、これらを区別するために、図中の左側の第２主共通電極をＣＡＬ２と称し、図中の右側の第２主共通電極をＣＡＲ２と称する。また、図示した第２副共通電極ＣＢ２は第２方向Ｙに沿って間隔をおいて２本平行に並んでおり、以下では、これらを区別するために、図中の上側の第２副共通電極をＣＢＵ２と称し、図中の下側の第２副共通電極をＣＢＢ２と称する。これらの第２主共通電極ＣＡＬ２及び第２主共通電極ＣＡＲ２は、第２副共通電極ＣＢＵ２及び第２副共通電極ＣＢＢ２と繋がっている。

このような構成の共通電極ＣＥは、詳述しないが、アクティブエリアの外側に引き出され、導電部材を介して、アレイ基板に形成された給電部と電気的に接続され、コモン電位が給電される。

次に、図５に示した対向基板ＣＴ１との組み合わせが好適なアレイ基板ＡＲ１について説明する。

図６は、本実施形態の第１構成例における液晶表示パネルＬＰＮの一画素ＰＸを対向基板ＣＴ１側から見たときのアレイ基板ＡＲ１の構造を概略的に示す平面図である。なお、画素電極ＰＥと共通電極ＣＥとの位置関係を説明するために、共通電極ＣＥを破線で図示している。また、一画素ＰＸにおける説明に必要な構成のみを図示し、スイッチング素子などの図示を省略している。

アレイ基板ＡＲ１は、第１方向Ｘに沿って延出した補助容量線Ｃ１と、第１方向Ｘに沿って延出したゲート配線Ｇ１及びゲート配線Ｇ２と、第２方向Ｙに沿って延出したソース配線Ｓ１及びソース配線Ｓ２と、画素電極ＰＥと、を備えている。補助容量線Ｃ１、ゲート配線Ｇ１、及び、ゲート配線Ｇ２は、ゲート絶縁膜１１の上に形成され、第１層間絶縁膜１２によって覆われている。ソース配線Ｓ１及びソース配線Ｓ２は、第１層間絶縁膜１２の上に形成され、第２層間絶縁膜１３によって覆われている。画素電極ＰＥは、第２層間絶縁膜１３の上に形成されている。

図示した例では、画素ＰＸは、図中の破線で示した領域に相当し、第１方向Ｘに沿った長さよりも第２方向Ｙに沿った長さの方が長い長方形状である。また、図示した例では、画素ＰＸにおいて、ソース配線Ｓ１は左側端部に配置され、ソース配線Ｓ２は右側端部に配置されている。厳密には、ソース配線Ｓ１は当該画素ＰＸとその左側に隣接する画素との境界に跨って配置され、ソース配線Ｓ２は当該画素ＰＸとその右側に隣接する画素との境界に跨って配置されている。また、画素ＰＸにおいて、ゲート配線Ｇ１は上側端部に配置され、ゲート配線Ｇ２は下側端部に配置され、補助容量線Ｃ１は略画素中央部に配置されている。つまり、ゲート配線Ｇ１と補助容量線Ｃ１との第２方向Ｙに沿った間隔は、ゲート配線Ｇ２と補助容量線Ｃ１との第２方向Ｙに沿った間隔と略同等である。

画素電極ＰＥは、ソース配線Ｓ１とソース配線Ｓ２との間、あるいは、ゲート配線Ｇ１とゲート配線Ｇ２との間に配置され、図示を省略したスイッチング素子に電気的に接続されている。このような画素電極ＰＥは、第２方向Ｙに沿って直線的に延出した帯状の主画素電極ＰＡ、及び、第１方向Ｘに沿って直線的に延出した帯状の副画素電極ＰＢを有している。これらの主画素電極ＰＡ及び副画素電極ＰＢは、電気的に接続されている。図示した例では、主画素電極ＰＡ及び副画素電極ＰＢは、一体的（あるいは連続的）に形成されている。つまり、アレイ基板ＡＲ１において、画素電極ＰＥは、十字状に形成されている。また、主画素電極ＰＡ及び副画素電極ＰＢは、ともに第１配向膜ＡＬ１によって覆われている。

主画素電極ＰＡは、隣接するソース配線Ｓ１及びソース配線Ｓ２のそれぞれの直上の位置よりも画素ＰＸの内側に位置し、ソース配線Ｓ１とソース配線Ｓ２との略中間に配置されている。このような主画素電極ＰＡは、画素ＰＸの上側端部付近から下側端部付近まで延出している。

副画素電極ＰＢは、略画素中央部に配置され、主画素電極ＰＡと交差している。このような副画素電極ＰＢは、主画素電極ＰＡの略中央部からその両側、つまり、主画素電極ＰＡの左側のソース配線Ｓ１、及び、主画素電極ＰＡの右側のソース配線Ｓ２に向かってそれぞれ直線的に延出している。このような副画素電極ＰＢは、画素ＰＸの左側端部付近から右側端部付近まで延出している。

この第１構成例においては、副画素電極ＰＢは、補助容量線Ｃ１と対向している。図示した例では、副画素電極ＰＢは、補助容量線Ｃ１の上方に配置されている。副画素電極ＰＢと補助容量線Ｃ１との間には、絶縁膜として、第１層間絶縁膜１２及び第２層間絶縁膜１３が介在している。

この副画素電極ＰＢの第１方向Ｘに沿った長さについては、副画素電極ＰＢが補助容量線Ｃ１を覆う場合には、ソース配線Ｓ１とソース配線Ｓ２との間に位置する補助容量線Ｃ１の第１方向Ｘに沿った長さと同等以上である。

また、副画素電極ＰＢの第２方向Ｙに沿った幅については、副画素電極ＰＢが補助容量線Ｃ１上で図示しないスイッチング素子と電気的に接続される構成の場合、比較的幅広に設定される。副画素電極ＰＢが補助容量線Ｃ１を覆う場合、副画素電極ＰＢの幅は補助容量線Ｃ１の幅と同等以上である。

上述したように、ゲート配線Ｇ１が画素の上側端部に配置され、補助容量線Ｃ１が略画素中央部に配置された構成では、副画素電極ＰＢがソース配線Ｓ１とソース配線Ｓ２との間に位置する補助容量線Ｃ１を覆うように配置可能である。

また、補助容量線Ｃ１が画素ＰＸの上側端部または下側端部に配置され、ゲート配線Ｇ１が略画素中央部に配置されても良い。この場合には、副画素電極ＰＢは、ゲート配線Ｇ１と対向していても良い（あるいは、副画素電極ＰＢがゲート配線Ｇ１の上方に配置されていても良い）。

一方、共通電極ＣＥにおいて、第２主共通電極ＣＡＬ２及び第２主共通電極ＣＡＲ２は主画素電極ＰＡの直上の位置を挟んだ両側に配置され、また、第２副共通電極ＣＢＵ２及び第２副共通電極ＣＢＢ２は副画素電極ＰＢの直上の位置を挟んだ両側に配置されている。換言すると、主画素電極ＰＡは第２主共通電極ＣＡＬ２と第２主共通電極ＣＡＲ２との間に配置され、副画素電極ＰＢは第２副共通電極ＣＢＵ２と第２副共通電極ＣＢＢ２との間に配置されている。

図示した例では、第２主共通電極ＣＡＬ２は、画素ＰＸの左側端部に配置され、ソース配線Ｓ１に対向している（あるいは、第２主共通電極ＣＡＬ２がソース配線Ｓ１の上方に配置されている）。また、第２主共通電極ＣＡＲ２は、画素ＰＸの右側端部に配置され、ソース配線Ｓ２に対向している（あるいは、第２主共通電極ＣＡＲ２がソース配線Ｓ２の上方に配置されている）。また、第２副共通電極ＣＢＵ２は、画素ＰＸの上側端部に配置され、ゲート配線Ｇ１に対向している（あるいは、第２副共通電極ＣＢＵ２がゲート配線Ｇ１の上方に配置されている）。また、第２副共通電極ＣＢＢ２は、画素ＰＸの下側端部に配置され、ゲート配線Ｇ２に対向している（あるいは、第２副共通電極ＣＢＢ２がゲート配線Ｇ２の上方に配置されている）。

このような第１構成例によれば、上記の通り、一画素内に４つのドメインを形成することが可能となるため、４方向での視野角を光学的に補償することができ、広視野角化が可能となる。

また、第２主共通電極ＣＡＬ２及び第２主共通電極ＣＡＲ２は、それぞれソース配線Ｓ１及びソース配線Ｓ２と対向している。特に、第２主共通電極ＣＡＬ２及び第２主共通電極ＣＡＲ２がそれぞれソース配線Ｓ１及びソース配線Ｓ２の上方に配置されている場合には、第２主共通電極ＣＡＬ２及び第２主共通電極ＣＡＲ２がソース配線Ｓ１及びソース配線Ｓ２よりも主画素電極ＰＡ側に配置された場合と比較して、表示に寄与する開口部を拡大することができ、画素ＰＸの透過率を向上することが可能となる。

また、第２主共通電極ＣＡＬ２及び第２主共通電極ＣＡＲ２をそれぞれソース配線Ｓ１及びソース配線Ｓ２の上方に配置することによって、主画素電極ＰＡと第２主共通電極ＣＡＬ２及び第２主共通電極ＣＡＲ２との間の距離を拡大することが可能となり、より水平に近い横電界を形成することが可能となる。このため、従来の構成であるＩＰＳモード等の利点である広視野角化も維持することが可能となる。

さらに、画素電極ＰＥの副画素電極ＰＢは、補助容量線やゲート配線と対向するように配置されているため、補助容量線やゲート配線からの不所望な電界を遮蔽することが可能となる。このため、補助容量線やゲート配線から液晶層ＬＱに対して不所望なバイアスが印加されることを抑制することができ、焼きツキなどの表示不良の発生を抑制することが可能となる。したがって、さらに表示品位の良好な液晶表示装置を提供することができる。

≪第２構成例≫
次に、本実施形態の第２構成例について説明する。なお、第１構成例と同一構成については同一の参照符号を付して詳細な説明を省略する。

図７は、本実施形態の第２構成例における液晶表示パネルＬＰＮの対向基板ＣＴ２における一画素ＰＸの構造を概略的に示す平面図である。

この第２構成例では、共通電極ＣＥは、主共通電極として後述するアレイ基板に備えられた第１主共通電極ＣＡ１、及び、副共通電極として対向基板ＣＴ２に備えられた第２副共通電極ＣＢ２を有している。この第２副共通電極ＣＢ２は、第２配向膜ＡＬ２によって覆われている。

すなわち、図示した対向基板ＣＴ２は、第１方向Ｘに沿って直線的に延出した帯状の第２副共通電極ＣＢ２を備えており、主共通電極は備えていない。つまり、対向基板ＣＴ２において、共通電極ＣＥは、第１方向Ｘに延出したストライプ状に形成されている。なお、図示した第２副共通電極ＣＢ２は第２方向Ｙに沿って間隔をおいて２本平行に並んでおり、以下では、これらを区別するために、図中の上側の第２副共通電極をＣＢＵ２と称し、図中の下側の第２副共通電極をＣＢＢ２と称する。

このような共通電極ＣＥの第２副共通電極ＣＢ２は、詳述しないが、アクティブエリアの外側に引き出され、導電部材を介して、アレイ基板に形成された給電部と電気的に接続され、コモン電位が給電される。

次に、図７に示した対向基板ＣＴ２との組み合わせが好適なアレイ基板ＡＲ２について説明する。

図８は、本実施形態の第２構成例における液晶表示パネルＬＰＮの一画素ＰＸを対向基板ＣＴ２側から見たときのアレイ基板ＡＲ２の構造を概略的に示す平面図である。なお、画素電極ＰＥと共通電極ＣＥとの位置関係を説明するために、共通電極ＣＥを破線で図示している。また、一画素ＰＸにおける説明に必要な構成のみを図示し、スイッチング素子などの図示を省略している。

アレイ基板ＡＲ２は、アレイ基板ＡＲ１と同様に、第１方向Ｘに沿って延出した補助容量線Ｃ１と、第１方向Ｘに沿って延出したゲート配線Ｇ１及びゲート配線Ｇ２と、第２方向Ｙに沿って延出したソース配線Ｓ１及びソース配線Ｓ２と、画素電極ＰＥと、を備えている。画素電極ＰＥは、第１配向膜ＡＬ１によって覆われている。さらに、アレイ基板ＡＲ２は、共通電極ＣＥの一部として、第２方向Ｙに沿って直線的に延出した帯状の第１主共通電極ＣＡ１を備えている。この第１主共通電極ＣＡ１は、第２副共通電極ＣＢ２と同電位である。

なお、図示した第１主共通電極ＣＡ１は第１方向Ｘに沿って間隔をおいて２本平行に並んでおり、以下では、これらを区別するために、図中の左側の第１主共通電極をＣＡＬ１と称し、図中の右側の第１主共通電極をＣＡＲ１と称する。これらの第１主共通電極ＣＡＬ１及び第１主共通電極ＣＡＲ１は、例えば、画素電極ＰＥと同様に、第２層間絶縁膜１３の上に形成され、第１配向膜ＡＬ１によって覆われている。この場合、第１主共通電極ＣＡＬ１及び第１主共通電極ＣＡＲ１は、画素電極ＰＥと同一材料（例えば、ＩＴＯなど）を用いて同一工程で形成可能である。

図示した例では、第１主共通電極ＣＡＬ１は、画素ＰＸの左側端部に配置され、ソース配線Ｓ１と対向している（あるいは、第１主共通電極ＣＡＬ１がソース配線Ｓ１の上方に配置されている）。また、第１主共通電極ＣＡＲ１は、画素ＰＸの右側端部に配置され、ソース配線Ｓ２と対向している（あるいは、第１主共通電極ＣＡＲ１がソース配線Ｓ２の上方に配置されている）。第１主共通電極ＣＡＬ１及び第１主共通電極ＣＡＲ１と、ソース配線Ｓ１及びソース配線Ｓ２との間には、絶縁膜として、第２層間絶縁膜１３が介在している。

これらの第１主共通電極ＣＡＬ１及び第１主共通電極ＣＡＲ１は、それぞれアクティブエリア内においては直線的に延出し、アクティブエリアの外側に引き出され、アレイ基板ＡＲ２に形成された給電部と電気的に接続され、コモン電位が給電される。また、第１主共通電極ＣＡＬ１及び第１主共通電極ＣＡＲ１のそれぞれがアクティブエリア内においてソース配線Ｓ１及びソース配線Ｓ２を覆う場合には、第１主共通電極ＣＡＬ１及び第１主共通電極ＣＡＲ１の第１方向Ｘに沿った幅については、ソース配線Ｓ１及びソース配線Ｓ２の第１方向Ｘに沿った幅と同等以上である。

画素電極ＰＥは、第１構成例と同様に、ゲート配線Ｇ１とゲート配線Ｇ２との間に配置されている。あるいは、画素電極ＰＥは、ソース配線Ｓ１とソース配線Ｓ２との間、つまり、第１主共通電極ＣＡＬ１と第１主共通電極ＣＡＲ１との間に配置されている。この画素電極ＰＥは、主画素電極ＰＡ及び副画素電極ＰＢを有している。

主画素電極ＰＡは、第１主共通電極ＣＡＬ１と第１主共通電極ＣＡＲ１との略中間の位置に配置されている。この主画素電極ＰＡは、ゲート配線Ｇ１及びゲート配線Ｇ２に向かって延出している。

副画素電極ＰＢは、ゲート配線Ｇ１とゲート配線Ｇ２との略中間の位置に配置されている。この副画素電極ＰＢは、第１主共通電極ＣＡＬ１及び第１主共通電極ＣＡＲ１に向かって延出している。但し、画素電極ＰＥが第１主共通電極ＣＡＬ１及び第１主共通電極ＣＡＲ１とともに第２層間絶縁膜１３の上に形成されている場合には、副画素電極ＰＢは、第１主共通電極ＣＡＬ１及び第１主共通電極ＣＡＲ１には接触しないように配置されている（あるいは、副画素電極ＰＢが第１主共通電極ＣＡＬ１及び第１主共通電極ＣＡＲ１から離間するように配置されている）。また、この副画素電極ＰＢは、補助容量線Ｃ１と対向している（あるいは、副画素電極ＰＢが補助容量線Ｃ１の上方に配置されている）。

なお、補助容量線Ｃ１が画素ＰＸの上側端部または下側端部に配置され、ゲート配線Ｇ１が略画素中央部に配置されても良い。この場合には、副画素電極ＰＢは、ゲート配線Ｇ１と対向していても良い（あるいは、副画素電極ＰＢがゲート配線Ｇ１の上方に配置されていても良い）。

一方、共通電極ＣＥにおいて、第２副共通電極ＣＢＵ２及び第２副共通電極ＣＢＢ２は、副画素電極ＰＢの直上の位置を挟んだ両側に配置されている。換言すると、主画素電極ＰＡは第１主共通電極ＣＡＬ１と第１主共通電極ＣＡＲ１との間に配置され、副画素電極ＰＢは第２副共通電極ＣＢＵ２と第２副共通電極ＣＢＢ２との間に配置されている。

図示した例では、第２副共通電極ＣＢＵ２は、画素ＰＸの上側端部に配置され、ゲート配線Ｇ１に対向している（あるいは、第２副共通電極ＣＢＵ２がゲート配線Ｇ１の上方に配置されている）。また、第２副共通電極ＣＢＢ２は、画素ＰＸの下側端部に配置され、ゲート配線Ｇ２に対向している（あるいは、第２副共通電極ＣＢＢ２がゲート配線Ｇ２の上方に配置されている）。

このような第２構成例によれば、上記の通り、一画素内に４つのドメインを形成することが可能となるため、４方向での視野角を光学的に補償することができ、広視野角化が可能となる。また、第１構成例で説明した効果に加えて、共通電極ＣＥの第１主共通電極ＣＡ１の少なくとも１つは、ソース配線と対向するように配置されているため、ソース配線からの不所望な電界を遮蔽することが可能となる。このため、ソース配線から液晶層ＬＱに対して不所望なバイアスが印加されることを抑制することができ、クロストーク（例えば、当該画素ＰＸが黒を表示する画素電位に設定されている状態で、当該画素ＰＸに接続されたソース配線に白を表示する画素電位が供給されたときに、当該画素ＰＸの一部から光漏れが生じて輝度の上昇を招く現象）などの表示不良の発生を抑制することが可能となる。したがって、さらに表示品位の良好な液晶表示装置を提供することができる。

なお、この第２構成例で説明したアレイ基板ＡＲ２は、第１構成例で説明した対向基板ＣＴ１と組み合わせても良い。この場合、共通電極ＣＥは、主共通電極として、アレイ基板ＡＲ２に備えられた第１主共通電極ＣＡ１及び対向基板ＣＴ１に備えられた第２主共通電極ＣＡ２を有する構成となる。このような第１主共通電極ＣＡ１と第２主共通電極ＣＡ２とが液晶層を挟んで対向する領域では、不所望な縦電界（すなわち、基板主面の法線方向に沿った電界）の発生を抑制することが可能となる。

≪第３構成例≫
次に、本実施形態の第３構成例について説明する。なお、第１構成例と同一構成については同一の参照符号を付して詳細な説明を省略する。

図９は、本実施形態の第３構成例における液晶表示パネルＬＰＮの対向基板ＣＴ３における一画素ＰＸの構造を概略的に示す平面図である。

この第３構成例では、共通電極ＣＥは、主共通電極として対向基板ＣＴ３に備えられた第２主共通電極ＣＡ２、及び、副共通電極として後述するアレイ基板に備えられた第１副共通電極ＣＢ１を有している。この第２主共通電極ＣＡ２は、第２配向膜ＡＬ２によって覆われている。

すなわち、図示した対向基板ＣＴ３は、第２方向Ｙに沿って直線的に延出した帯状の第２主共通電極ＣＡ２を備えており、副共通電極は備えていない。つまり、対向基板ＣＴ３において、共通電極ＣＥは、第２方向Ｙに延出したストライプ状に形成されている。なお、図示した第２主共通電極ＣＡ２は第１方向Ｘに沿って間隔をおいて２本平行に並んでおり、以下では、これらを区別するために、図中の左側の第２主共通電極をＣＡＬ２と称し、図中の右側の第２主共通電極をＣＡＲ２と称する。

このような共通電極ＣＥの第２主共通電極ＣＡ２は、詳述しないが、アクティブエリアの外側に引き出され、導電部材を介して、アレイ基板に形成された給電部と電気的に接続され、コモン電位が給電される。

次に、図９に示した対向基板ＣＴ３との組み合わせが好適なアレイ基板ＡＲ３について説明する。

図１０は、本実施形態の第３構成例における液晶表示パネルＬＰＮの一画素ＰＸを対向基板ＣＴ３の側から見たときのアレイ基板ＡＲ３の構造を概略的に示す平面図である。なお、画素電極ＰＥと共通電極ＣＥとの位置関係を説明するために、共通電極ＣＥを破線で図示している。また、一画素ＰＸにおける説明に必要な構成のみを図示し、スイッチング素子などの図示を省略している。

アレイ基板ＡＲ３は、アレイ基板ＡＲ１と同様に、第１方向Ｘに沿って延出した補助容量線Ｃ１と、第１方向Ｘに沿って延出したゲート配線Ｇ１及びゲート配線Ｇ２と、第２方向Ｙに沿って延出したソース配線Ｓ１及びソース配線Ｓ２と、画素電極ＰＥと、を備えている。画素電極ＰＥは、第１配向膜ＡＬ１によって覆われている。さらに、アレイ基板ＡＲ３は、共通電極ＣＥの一部として、第１方向Ｘに沿って直線的に延出した帯状の第１副共通電極ＣＢ１を備えている。この第１副共通電極ＣＢ１は、第２主共通電極ＣＡ２と同電位である。

なお、図示した第１副共通電極ＣＢ１は第２方向Ｙに沿って間隔をおいて２本平行に並んでおり、以下では、これらを区別するために、図中の上側の第１副共通電極をＣＢＵ１と称し、図中の下側の第１副共通電極をＣＢＢ１と称する。これらの第１副共通電極ＣＢＵ１及び第１副共通電極ＣＢＢ１は、例えば、画素電極ＰＥと同様に、第２層間絶縁膜１３の上に形成され、第１配向膜ＡＬ１によって覆われている。この場合、第１副共通電極ＣＢＵ１及び第１副共通電極ＣＢＢ１は、画素電極ＰＥと同一材料（例えば、ＩＴＯなど）を用いて同一工程で形成可能である。

図示した例では、第１副共通電極ＣＢＵ１は、画素ＰＸの上側端部に配置され、ゲート配線Ｇ１と対向している（あるいは、第１副共通電極ＣＢＵ１がゲート配線Ｇ１の上方に配置されている）。また、第１副共通電極ＣＢＢ１は、画素ＰＸの下側端部に配置され、ゲート配線Ｇ２と対向している（あるいは、第１副共通電極ＣＢＢ１がゲート配線Ｇ２の上方に配置されている）。第１副共通電極ＣＢＵ１及び第１副共通電極ＣＢＢ１と、ゲート配線Ｇ１及びゲート配線Ｇ２との間には、絶縁膜として、第１層間絶縁膜１２及び第２層間絶縁膜１３が介在している。

これらの第１副共通電極ＣＢＵ１及び第１副共通電極ＣＢＢ１は、それぞれアクティブエリア内においては直線的に延出し、アクティブエリアの外側に引き出され、アレイ基板ＡＲ３に形成された給電部と電気的に接続され、コモン電位が給電される。また、第１副共通電極ＣＢＵ１及び第１副共通電極ＣＢＢ１のそれぞれがアクティブエリア内においてゲート配線Ｇ１及びゲート配線Ｇ２を覆う場合には、第１副共通電極ＣＢＵ１及び第１副共通電極ＣＢＢ１の第２方向Ｙに沿った幅については、ゲート配線Ｇ１及びゲート配線Ｇ２の第２方向Ｙに沿った幅と同等以上である。

画素電極ＰＥは、第１構成例と同様に、ソース配線Ｓ１とソース配線Ｓ２との間に配置されている。あるいは、画素電極ＰＥは、ゲート配線Ｇ１とゲート配線Ｇ２との間、つまり、第１副共通電極ＣＢＵ１と第１副共通電極ＣＢＢ１との間に配置されている。この画素電極ＰＥは、主画素電極ＰＡ及び副画素電極ＰＢを有している。

主画素電極ＰＡは、ソース配線Ｓ１とソース配線Ｓ２との略中間の位置に配置されている。この主画素電極ＰＡは、第１副共通電極ＣＢＵ１及び第１副共通電極ＣＢＢ１に向かって延出している。但し、画素電極ＰＥが第１副共通電極ＣＢＵ１及び第１副共通電極ＣＢＢ１とともに第２層間絶縁膜１３の上に形成されている場合には、主画素電極ＰＡは、第１副共通電極ＣＢＵ１及び第１副共通電極ＣＢＢ１には接触しないように配置されている（あるいは、主画素電極ＰＡが第１副共通電極ＣＢＵ１及び第１副共通電極ＣＢＢ１から離間するように配置されている）。

副画素電極ＰＢは、第１副共通電極ＣＢＵ１と第１副共通電極ＣＢＢ１と略中間の位置に配置されている。この副画素電極ＰＢは、ソース配線Ｓ１及びソース配線Ｓ２に向かって延出している。また、この副画素電極ＰＢは、補助容量線Ｃ１と対向している（あるいは、副画素電極ＰＢが補助容量線Ｃ１の上方に配置されている）。

なお、補助容量線Ｃ１が画素ＰＸの上側端部または下側端部に配置され、ゲート配線Ｇ１が略画素中央部に配置されても良い。この場合には、副画素電極ＰＢは、ゲート配線Ｇ１と対向していても良い（あるいは、副画素電極ＰＢがゲート配線Ｇ１の上方に配置されていても良い）し、第１副共通電極ＣＢＵ１または第１副共通電極ＣＢＢ１は、補助容量線Ｃ１と対向していていも良い（あるいは、第１副共通電極ＣＢＵ１または第１副共通電極ＣＢＢ１が補助容量線Ｃ１の上方に配置されていても良い）。

一方、共通電極ＣＥにおいて、第２主共通電極ＣＡＬ２及び第２主共通電極ＣＡＲ２は、主画素電極ＰＡの直上の位置を挟んだ両側に配置されている。換言すると、主画素電極ＰＡは第２主共通電極ＣＡＬ２と第２主共通電極ＣＡＲ２との間に配置され、副画素電極ＰＢは第１副共通電極ＣＢＵ１と第１副共通電極ＣＢＢ１との間に配置されている。

図示した例では、第２主共通電極ＣＡＬ２は、画素ＰＸの左側端部に配置され、ソース配線Ｓ１と対向している（あるいは、第２主共通電極ＣＡＬ２がソース配線Ｓ１の上方に配置されている）。また、第２主共通電極ＣＡＲ２は、画素ＰＸの右側端部に配置され、ソース配線Ｓ２と対向している（あるいは、第２主共通電極ＣＡＲ２がソース配線Ｓ２の上方に配置されている）。

このような第３構成例によれば、上記の通り、一画素内に４つのドメインを形成することが可能となるため、４方向での視野角を光学的に補償することができ、広視野角化が可能となる。また、第１構成例で説明した効果に加えて、共通電極ＣＥの第１副共通電極ＣＢ１は、ゲート配線と対向するように配置されているため、ゲート配線からの不所望な電界を遮蔽することが可能となる。このため、ゲート配線から液晶層ＬＱに対して不所望なバイアスが印加されることを抑制することができ、焼きツキなどの表示不良の発生を抑制することが可能となる。したがって、さらに表示品位の良好な液晶表示装置を提供することができる。

なお、この第３構成例で説明したアレイ基板ＡＲ３は、第１構成例で説明した対向基板ＣＴ１と組み合わせても良い。この場合、共通電極ＣＥは、副共通電極として、アレイ基板ＡＲ３に備えられた第１副共通電極ＣＢ１及び対向基板ＣＴ１に備えられた第２副共通電極ＣＢ２を有する構成となる。このような第１副共通電極ＣＢ１と第２副共通電極ＣＢ２とが液晶層を挟んで対向する領域では、不所望な縦電界（すなわち、基板主面の法線方向に沿った電界）の発生を抑制することが可能となる。

≪第４構成例≫
次に、本実施形態の第４構成例について説明する。なお、第１構成例と同一構成については同一の参照符号を付して詳細な説明を省略する。

図１１は、本実施形態の第４構成例における液晶表示パネルＬＰＮの一画素ＰＸを対向基板ＣＴの側から見たときのアレイ基板ＡＲ４の構造を概略的に示す平面図である。なお、一画素ＰＸにおける説明に必要な構成のみを図示し、スイッチング素子などの図示を省略している。

この第４構成例では、共通電極ＣＥは、主共通電極としてアレイ基板ＡＲ４に備えられた第１主共通電極ＣＡ１、及び、副共通電極としてアレイ基板ＡＲ４に備えられた第１副共通電極ＣＢ１を有している。

アレイ基板ＡＲ４は、アレイ基板ＡＲ１と同様に、第１方向Ｘに沿って延出した補助容量線Ｃ１と、第１方向Ｘに沿って延出したゲート配線Ｇ１及びゲート配線Ｇ２と、第２方向Ｙに沿って延出したソース配線Ｓ１及びソース配線Ｓ２と、画素電極ＰＥと、を備えている。画素電極ＰＥは、第１配向膜ＡＬ１によって覆われている。さらに、アレイ基板ＡＲ４は、第２方向Ｙに沿って直線的に延出した帯状の第１主共通電極ＣＡ１（ＣＡＬ１及びＣＡＲ１）及び第１方向Ｘに沿って直線的に延出した帯状の第１副共通電極ＣＢ１（ＣＢＵ１及びＣＢＢ１）を有する共通電極ＣＥを備えている。つまり、アレイ基板ＡＲ４において、共通電極ＣＥは、格子状に形成されている。第１主共通電極ＣＡ１の構成については、アレイ基板ＡＲ２で説明した通りである。第１副共通電極ＣＢ１の構成については、アレイ基板ＡＲ３で説明した通りである。

このような共通電極ＣＥの第１主共通電極ＣＡ１及び第１副共通電極ＣＢ１は、詳述しないが、アクティブエリアの外側に引き出され、導電部材を介して、アレイ基板ＡＲ４に形成された給電部と電気的に接続され、コモン電位が給電される。

この第４構成例で説明したアレイ基板ＡＲ４は、第１構成例で説明した対向基板ＣＴ１、第２構成例で説明した対向基板ＣＴ２、及び、第３構成例で説明した対向基板ＣＴ３のいずれとも組み合わせ可能である。

上記の第１乃至第４構成例で説明したアレイ基板ＡＲ１、アレイ基板ＡＲ２、アレイ基板ＡＲ３、及び、アレイ基板ＡＲ４と、上記の第１乃至第３構成例で説明した対向基板ＣＴ１、対向基板ＣＴ２、及び、対向基板ＣＴ３との組み合わせについては、図１２にまとめた。図中の斜線は本実施形態の基本構成を実現できない組み合わせに相当し、図中の二重丸（◎）は各構成例で説明した組み合わせに相当し、図中の白丸（○）は各構成例において可能な組み合わせに相当する。

次に、本実施形態の更なるバリエーションについて一画素ＰＸの構成を簡単に説明する。

図１３は、本実施形態のバリエーションのひとつを概略的に示す平面図である。

画素電極ＰＥは、第２方向Ｙに沿って延出し且つ第１方向Ｘに沿って間隔をおいて平行に並んだ２本の主画素電極ＰＡ、第１方向Ｘに沿って延出し且つ２本の主画素電極ＰＡと交差するとともに略画素中央部に配置された副画素電極ＰＢを有している。このような画素電極ＰＥは、アレイ基板に備えられている。

共通電極ＣＥは、第２方向Ｙに沿って延出した主共通電極ＣＡ及び第１方向Ｘに沿って延出した副共通電極ＣＢを有している。主共通電極ＣＡは、２本の主画素電極ＰＡのそれぞれの両側に配置されている。つまり、３本の主共通電極ＣＡと２本の主画素電極ＰＡとが交互に配置されている。副共通電極ＣＢは、副画素電極ＰＢを挟んで両側に配置されている。つまり、副画素電極ＰＢと２本の副共通電極ＣＢとが交互に配置されている。このような共通電極ＣＥについても、主共通電極ＣＡ及び副共通電極ＣＢの少なくとも一部は、対向基板に備えられている。

このような構成においては、一画素ＰＸ内に８つの領域が形成され、ＯＮ時には、図中の矢印で示した方向に液晶分子が配向する。このような構成においても上記の各構成例と同様の効果が得られる。

上記の本実施形態は、特に、容量結合駆動（ＣＣ駆動）を行う構成に好適である。すなわち、容量結合駆動（ＣＣ駆動）では、各画素の保持容量Ｃｓを通して、補助容量信号を画素電極ＰＥに重畳することで所定の電圧に到達させるため、保持容量Ｃｓと画素容量とを略等しくする場合には、信号電圧振幅を略半減できる。上述したゲートドライバＧＤ、ソースドライバＳＤ、コントローラを内蔵した駆動ＩＣチップ２などは、このようなＣＣ駆動を行うための駆動機構として機能し、アレイ基板ＡＲに備えられている。

このようなＣＣ駆動を適用した構成によれば、消費電力を低減できるとともに表示品位の劣化を抑制することが可能となる。

以上説明したように、本実施形態によれば、表示品位の良好な液晶表示装置を提供することが可能となる。

なお、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これらの新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これらの実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

Claims (18)

1. 第１方向に沿ってそれぞれ延出したゲート配線及び補助容量線と、第１方向に交差する第２方向に沿ってそれぞれ延出した第１ソース配線及び第２ソース配線と、前記第１ソース配線と前記第２ソース配線との間に位置し第２方向に沿って延出した帯状の主画素電極と、前記主画素電極の第２方向に沿った略中央部に繋がり前記第１ソース配線及び前記第２ソース配線に向かって第１方向に沿ってそれぞれ延出した帯状の副画素電極と、水平配向性を示す材料によって形成され前記主画素電極及び前記副画素電極を覆う第１配向膜と、を備えた第１基板と、
   前記主画素電極を挟んだ両側で第２方向に沿ってそれぞれ延出した第２主共通電極と、前記第２主共通電極に繋がり前記副画素電極を挟んだ両側で第１方向に沿ってそれぞれ延出した第２副共通電極と、水平配向性を示す材料によって形成され前記第２主共通電極及び前記第２副共通電極を覆う第２配向膜と、を備えた第２基板と、
   前記第１基板と前記第２基板との間に保持された液晶分子を含む液晶層と、
   を備え、
   前記副画素電極は、前記ゲート配線または前記補助容量線と対向し、対向する前記ゲート配線または前記補助容量線と同等以上の幅を有することを特徴とする液晶表示装置。
2. 前記主画素電極と前記第２主共通電極との間に電界が形成されていない状態で、前記液晶分子の初期配向方向は、第２方向に略平行であることを特徴とする請求項１に記載の液晶表示装置。
3. 前記第１基板は、さらに、前記第１ソース配線及び前記第２ソース配線とそれぞれ対向し第２方向に沿って延出し前記第１配向膜によって覆われ前記第２主共通電極と同電位の第１主共通電極を備えたことを特徴とする請求項２に記載の液晶表示装置。
4. 前記副画素電極は、前記補助容量線と対向し、
   前記第１基板は、さらに、前記ゲート配線と対向し第１方向に沿って延出し前記第１配向膜によって覆われ前記第２主共通電極と同電位の第１副共通電極を備えたことを特徴とする請求項２に記載の液晶表示装置。
5. 前記副画素電極は、前記補助容量線と対向し、
   前記第１基板は、さらに、前記ゲート配線と対向し第１方向に沿って延出し前記第１配向膜によって覆われ前記第２主共通電極と同電位の第１副共通電極と、前記第１副共通電極と繋がり前記第１ソース配線及び前記第２ソース配線とそれぞれ対向し第２方向に沿って延出し前記第１配向膜によって覆われた第１主共通電極と、を備えたことを特徴とする請求項２に記載の液晶表示装置。
6. 第１方向に沿ってそれぞれ延出したゲート配線及び補助容量線と、第１方向に交差する第２方向に沿ってそれぞれ延出した第１ソース配線及び第２ソース配線と、前記第１ソース配線と前記第２ソース配線との間に位置し第２方向に沿って延出した帯状の主画素電極と、前記主画素電極の第２方向に沿った略中央部に繋がり前記第１ソース配線及び前記第２ソース配線に向かって第１方向に沿ってそれぞれ延出した帯状の副画素電極と、前記第１ソース配線及び前記第２ソース配線とそれぞれ対向し第２方向に沿って延出した第１主共通電極と、水平配向性を示す材料によって形成され前記主画素電極、前記副画素電極、及び、前記第１主共通電極を覆う第１配向膜と、を備えた第１基板と、
   前記副画素電極を挟んだ両側で第１方向に沿ってそれぞれ延出し前記第１主共通電極と同電位の第２副共通電極と、水平配向性を示す材料によって形成され前記第２副共通電極を覆う第２配向膜と、を備えた第２基板と、
   前記第１基板と前記第２基板との間に保持された液晶分子を含む液晶層と、
   を備え、
   前記副画素電極は、前記第１主共通電極から離間し、前記ゲート配線または前記補助容量線と対向し、対向する前記ゲート配線または前記補助容量線と同等以上の幅を有することを特徴とする液晶表示装置。
7. 前記主画素電極と前記第１主共通電極との間に電界が形成されていない状態で、前記液晶分子の初期配向方向は、第２方向に略平行であることを特徴とする請求項６に記載の液晶表示装置。
8. 前記副画素電極は、前記補助容量線と対向し、
   前記第１基板は、さらに、前記第１主共通電極と繋がり前記ゲート配線と対向し第１方向に沿って延出し前記第１配向膜によって覆われた第１副共通電極を備えたことを特徴とする請求項７に記載の液晶表示装置。
9. 第１方向に沿ってそれぞれ延出したゲート配線及び補助容量線と、第１方向に交差する第２方向に沿ってそれぞれ延出した第１ソース配線及び第２ソース配線と、前記第１ソース配線と前記第２ソース配線との間に位置し第２方向に沿って延出した帯状の主画素電極と、前記主画素電極の第２方向に沿った略中央部に繋がり前記第１ソース配線及び前記第２ソース配線に向かって第１方向に沿ってそれぞれ延出した帯状の副画素電極と、前記ゲート配線と対向し第１方向に沿って延出した第１副共通電極と、水平配向性を示す材料によって形成され前記主画素電極、前記副画素電極、及び、前記第１副共通電極を覆う第１配向膜と、を備えた第１基板と、
   前記主画素電極を挟んだ両側で第２方向に沿ってそれぞれ延出し前記第１副共通電極と同電位の第２主共通電極と、水平配向性を示す材料によって形成され前記第２主共通電極を覆う第２配向膜と、を備えた第２基板と、
   前記第１基板と前記第２基板との間に保持された液晶分子を含む液晶層と、
   を備え、
   前記副画素電極は、前記補助容量線と対向し、前記補助容量線と同等以上の幅を有することを特徴とする液晶表示装置。
10. 前記主画素電極と前記第２主共通電極との間に電界が形成されていない状態で、前記液晶分子の初期配向方向は、第２方向に略平行であることを特徴とする請求項９に記載の液晶表示装置。
11. 前記第１基板は、さらに、前記第１副共通電極と繋がり前記第１ソース配線及び前記第２ソース配線とそれぞれ対向し第２方向に沿って延出し前記第１配向膜によって覆われた第１主共通電極を備えたことを特徴とする請求項１０に記載の液晶表示装置。
12. 前記副画素電極は、前記主画素電極と略直交していることを特徴とする請求項１乃至１１のいずれか１項に記載の液晶表示装置。
13. 前記主画素電極は、前記第１ソース配線と前記第２ソース配線との略中間に位置していることを特徴とする請求項１乃至１２のいずれか１項に記載の液晶表示装置。
14. 前記第２主共通電極は、前記第１ソース配線及び前記第２ソース配線の上方にそれぞれ位置することを特徴とする請求項１乃至５、９乃至１１のいずれか１項に記載の液晶表示装置。
15. 前記第２副共通電極は、前記ゲート配線の上方に位置することを特徴とする請求項１乃至８のいずれか１項に記載の液晶表示装置。
16. 前記第１配向膜が前記液晶分子を初期配向させる第１配向処理方向及び前記第２配向膜が前記液晶分子を初期配向させる第２配向処理方向は互いに略平行であり、
    前記液晶分子は、前記第１基板と前記第２基板との間においてスプレイ配向またはホモジニアス配向していることを特徴とする請求項１乃至１１のいずれか１項に記載の液晶表示装置。
17. さらに、前記第１基板の外面に配置され第１偏光軸を備えた第１偏光板と、第２基板の外面に配置され第１偏光軸とクロスニコルの位置関係にある第２偏光軸を備えた第２偏光板を備え、前記第１偏光板の第１偏光軸が前記液晶分子の初期配向方向と直交する或いは平行であることを特徴とする請求項１６に記載の液晶表示装置。
18. 前記第１基板は、容量結合駆動を行うための駆動機構を備えたことを特徴とする請求項１乃至１１のいずれか１項に記載の液晶表示装置。

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