JP5702154B2 - 滑らかで凝集しないＣｕシード層を用いた気泡の存在しない凹部のＣｕ充填体 - Google Patents

滑らかで凝集しないＣｕシード層を用いた気泡の存在しない凹部のＣｕ充填体 Download PDF

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Description

本発明は半導体デバイスの製造に関する。より詳細には本発明は、基板上のCuの凝集の制御及び集積回路中の凹部に気泡の存在しないCu金属を充填する処理方法に関する。
集積回路(IC)は、様々な半導体デバイス及び複数の伝導性金属パスを含む。前記伝導性金属パスは、半導体デバイスに電力を供給して、これらの半導体デバイスが情報の共有及び交換を行うことを可能にする。集積回路内部では、金属層が互いの上部で積層されている。その積層は、金属層を互いに絶縁する金属間又は層間誘電体層を用いて行われる。通常、各金属層は少なくとも1層の別な金属層との電気的コンタクトを形成しなければならない。そのような電気コンタクトは、金属層を隔離する層間誘電体をエッチングしてその内部に穴（つまりビア）を形成し、かつ前記エッチングより形成されたビアを金属で充填することで相互接続構造を形成することにより実現される。金属層は典型的には層間誘電体中のエッチングによって得られた経路を占める。「ビア」は通常微少部位のことを指称し、それはたとえば穴、ライン、又は、誘電体層内部に形成された他の同様な部位であって、前記誘電体層を介して該誘電体層の下に位置する伝導層への電気的接続を供するものである。同様に2つ以上のビアを接続する、金属層に含まれる微少部位は通常溝(trench)と指称される。
集積回路(IC)技術の絶えざる進歩において長らく認識されてきた目標はIC寸法のスケールダウンである。そのようなIC寸法のスケールダウンは面積のキャパシタンスを減少させ、かつICの動作をより高速にする上で重要である。しかもICダイの面積が減少することで、IC製造における歩留まりが向上する。これらの進歩はIC寸法の絶えざるスケールダウンに対する駆動力となる。デバイス性能の向上は通常、デバイス面積の減少又はデバイス密度の増大によって実現される。デバイス密度の増大には、相互接続の形成に用いられるビアの寸法を減少させる−これにはアスペクト比（つまり深さと幅の比）を大きくすることも含まれる−ことが必要となる。パターニングされた基板（ウエハ）上の部位の最小寸法はどんどん減少しているので、このようにスケールが小さくなる帰結は明らかである。金属ライン幅がサブミクロンよりも小さく（さらにはナノメートル寸法にまで）なることで、小さな部位をバルク金属で充填することが難しくなり、その結果バルク金属充填体中での気泡の生成、及びエレクトロマイグレーション(EM)による故障が生じる。EMは金属ラインを断線及び露出させる恐れがある。
集積回路を製造するために多層メタライゼーション法にCu金属を導入することは、ダマシンCu金属メッキプロセスによって可能となる。このダマシンCu金属メッキプロセスでは、ビア及び/又は溝を充填するのにバルクのCu金属が用いられ、かつバルクのCu金属を平坦化するのに化学機械研磨(CMP)法が実行される。Cu金属メッキプロセスは現在、先端マイクロプロセッサ及び特定用途向け回路の製造者によって広く用いられている。しかしCu金属は誘電材料に直接接触させることができない。その理由は、Cu金属の誘電材料に対する接合力は弱く、かつCu金属は一般的な集積回路材料−たとえばSi及び誘電材料のようなCuがバンドギャップ中間の不純物となるようなもの−へ容易に拡散することが知られているからである。さらに酸素は酸素含有誘電材料からCu金属へ拡散することによって、Cu金属の伝導度を減少させる恐れがある。従って拡散バリア材料が集積回路中の誘電材料及び他の材料上に形成されることで、Cu金属を取り囲み、かつCu金属が集積回路材料へ拡散するのを防止する。窒化タンタル/タンタル(TaN/Ta)二重層は、Cuメタライゼーション用の拡散バリア/接合層として広く用いられている。その理由は、TaN層は酸化物と良好に接合し、かつCuの拡散に対する良好なバリアを供するためであり、かつ、Ta接合層はそのTa接合層上に形成されるTaNとTa全体にわたって形成されるCu金属のいずれにも良好な結合を供するためである。しかしTa接合層は容易に酸化され、酸化によってCuの濡れ特性は減少する。
相互接続構造上でのCu金属メッキは通常、核化すなわちシード層（たとえばCu金属シード層）を必要とする。そのシード層は、Cu金属メッキの前に基板表面構造全体にわたって堆積される。しかし室温にてCu金属シード層がTa及び他多くの材料上に堆積されるときに、Cu金属のアグロメレーションは生じる。Cu金属アグロメレーションが起こる結果、Cu金属シード層は不連続となる。Cu金属のアグロメレーションは、後続のCu金属メッキプロセスにとって有害であり、かつ大抵の場合においてメッキされたバルクCu金属中に気泡を生成してしまう。Ta接合層上でのCu金属のアグロメレーションを減少させるため、Cu金属シード層は大抵の場合において、低い基板温度で基板（ウエハ）を支持及び維持する低温静電チャック(ESC)を用いることによって低い基板温度−たとえば-25℃、-30℃、又はさらに低い基板温度−で堆積される。しかし基板温度が低いために、粗く又は不規則なCu金属層が生成され、かつTa接合層上でのCu金属のアグロメレーション及びメッキされたバルクCu金属中での気泡の生成を排除することができない。
米国特許第7270848号明細書 米国特許第6287435号明細書 米国特許出願第20040188239号明細書
従って高いアスペクト比を有する小さな凹部に気泡の存在しないCu金属の充填を可能にする滑らかなアグロメレーションを起こさないCu金属シード層を形成する処理方法が必要とされている。
基板上のCuのアグロメレーションを制御し、かつ集積回路中の凹部に気泡の存在しないバルクのCu金属充填体を形成する方法が供される。当該方法は、滑らかなCu金属層及び高いアスペクト比を有する小さな凹部に気泡の存在しないCu金属充填体を生成することを可能にする金属含有ウエッティング膜を利用する。
本発明の一の実施例によると、基板上のCuのアグロメレーションを制御する方法が供される。当該方法は、上面、及び少なくとも側面と底面を有する少なくとも1つの凹部を有する表面構造を有する基板を供する工程、前記基板の表面構造上にバリア膜を堆積する工程、前記バリア膜上に金属含有ウエッティング膜を堆積する工程、並びに、物理的気相成長によって前記金属含有ウエッティング膜上にCu金属を堆積させる工程を有する。前記金属含有ウエッティング膜は前記Cu金属のアグロメレーションを防止する。前記基板温度は前記金属含有ウエッティング膜上に滑らかなCuの金属シード層を形成するのに十分な高さである。
本発明の一の実施例によると、基板を処理する方法が供される。当該方法は、上面、及び少なくとも側面と底面を有する少なくとも1つの凹部を有する表面構造を有する基板を供する工程、前記基板の表面構造上にバリア膜を堆積する工程、並びに、前記バリア膜上に金属含有ウエッティング膜を堆積する工程を有する。当該方法はさらに、前記金属含有ウエッティング膜上に金属であるCuを物理的に気相成長させる工程であって、前記金属含有ウエッティング膜は前記Cu金属のアグロメレーションを防止し、前記基板温度は0℃よりも高く、かつ前記Cu金属が前記金属含有ウエッティング膜上で滑らかなCu金属シード層を形成する、工程、及び、前記少なくとも1つの凹部内を気泡の存在しないバルクのCu金属でメッキする工程を有する。
A-Cは、本発明の実施例による滑らかなCu金属シード層を用いることによって、凹部を気泡の存在しないバルクのCu金属で充填する方法の断面図を概略的に示している。 A-Bは、気泡を含むバルクのCu金属で凹部を充填する典型的な方法の断面図を概略的に示している。 A-Dは、本発明の実施例による滑らかなCu金属シード層を用いることによって、凹部を気泡の存在しないバルクのCu金属で充填する方法のプロセスフローダイアグラムである。 A及びBは、本発明の実施例による滑らかなCu金属シード層を用いることによって、気泡の存在しないバルクのCu金属で充填可能な他の凹部の断面を概略的に図示している。 本発明の実施例による滑らかなCu金属シード層を堆積する処理システムの典型的なブロック図を表している。 A及びBは、様々な基板温度でのRu金属ウエッティング膜上での物理気相成長によって堆積されるCu金属シード層の走査電子顕微鏡(SEM)によって得られた断面を図示している。
基板上のCuのアグロメレーションを制御し、かつ集積回路中の凹部に気泡の存在しないバルクのCu金属充填体を形成する方法が供される。本発明の一の実施例では、凹部内における物理気相成長による滑らかなCu金属シード層の堆積は、下地の金属含有ウエッティング膜によって促進される。金属含有ウエッティング膜は、上に存在するCu金属膜と小さな接触角をなす金属膜を有することで、金属含有ウエッティング膜上でCu金属は良好に濡れる。金属含有ウエッティング膜はたとえば、アモルファス、多結晶、又は単結晶のルテニウム(Ru)金属、パラジウム(Pd)金属、ロジウム(Rh)金属、若しくは銀(Ag)金属、あるいはこれらの混合物を含んで良い。他の例では、金属含有ウエッティング膜はたとえば、これらの金属と、窒素、酸素、炭素、ホウ素、又はリンとの化合物を含んで良い。本発明の実施例において与えられる処理方法は、大きな−たとえば200mm、300mm、又はさらに大きな直径の−パターニングされていない基板（ウエハ）を用いた半導体デバイスの大容量製造において、サブミクロンの凹部に気泡の存在しないバルクのCu金属を充填するのに適している。
Cu金属がICメタライゼーションにおける典型的なバリア膜−たとえばTa又はTaN−上に堆積されるとき、Cu金属はアグロメレーションを起こそうとする。バリア膜上でのCu金属の振る舞いは、Cu金属とバリア膜との界面での表面力のバランスによって決定される。Ta又はTaNバリア膜の場合では、たとえCu金属がそのバリア膜上での熱力学的特性により、コンフォーマルに堆積されるとしても、そのCu金属は、堆積後にアグロメレーションを起こし、かつ不連続にアグロメレーションしたCu金属シード層を形成する。その不連続にアグロメレーションしたCu金属シード層はそのCu金属シード層中にギャップを有し、そのギャップはバリア膜を露出させる。純粋な元素としてのCuは、物理気相成長が行われる典型的な温度では極端に動きやすいので、熱力学的に好ましい状態へ非常に迅速に到達する。Ta又はTaNバリア膜上でのCu金属のアグロメレーションを減少させるため、Cu金属シード層は一般的には（非常に）低い基板温度で堆積される。そのような（非常に）低い温度には0℃未満の温度−たとえば-25℃、-30℃、-50℃、又はそれらよりもさらに低い温度−も含まれる。Cu金属のアグロメレーションはこれらの（非常に）低い基板温度では減少するものの、Cu金属シード層は、バリア膜の滑らかなCu金属コーティングを与えない。
本発明の実施例は、基板上のCuのアグロメレーションを制御し、かつ凹部全体にわたって滑らかなCu金属シード層を堆積して、前記凹部を気泡の存在しないバルクのCu金属で充填する処理方法について記載している。一の実施例では、滑らかなCu金属シード層の堆積は下地の金属含有ウエッティング膜によって可能となる。本願発明者らは、滑らかなCu金属シード層は、物理気相成長によって、比較的高い基板温度で、金属含有ウエッティング膜上に堆積されて良い。これは予期し得ないものであり、かつ従来技術とは顕著に異なる。その理由は上述したように、Cu金属シード層は一般的に、高い基板温度で生じるCu金属シード層のアグロメレーションを減少させるため、非常に低い基板温度で堆積されるからである。そのような低い基板温度には0℃未満の温度−たとえばたとえば-25℃、-30℃、-50℃、又はそれらよりもさらに低い温度−も含まれる。
図6A及び図6Bは、物理気相成長によって様々な基板温度でRu金属ウエッティング膜上に堆積されたCu金属シード層の断面走査電子顕微鏡(SEM)像を示している。図6Bは、基板温度30℃で幅が約100nmでアスペクト比が〜4:1乃至5:1の凹部610内にてRu金属ウエッティング膜上にCu金属を堆積することで、滑らかなCu金属シード層が形成されている様子を図示している。Cu金属シード層とRu金属ウエッティング膜との結合したものは矢印612で示されている。Ru金属ウエッティング膜は厚さ約2nmでコンフォーマルである。Cu金属シード層は、部位610内において約1-2nmの厚さを有し、かつ部位610の周辺では約20nmの厚さを有する。続いて行われる、典型的なCuメッキプロセスを用いた凹部610のバルクCu金属による充填（図示されていない）は、気泡の存在しない凹部610の充填を実現した。滑らかなCu金属シード層は密なCu金属の核化を促進し、その結果凹部610内でのバルクCu金属充填体中での気泡が減少すると考えられる。
比較用である図6Aに図示されているように、Cu金属が、基板温度-30℃で凹部600内のRu金属ウエッティング膜上に堆積され、その後分析のためにほぼ室温にまで暖められたとき、Ru金属ウエッティング膜上には不連続なCu金属シード層が観測された。Cu金属シード層とRu金属ウエッティング膜との結合したものは矢印602で示されている。続いて行われる、Cuメッキプロセスを用いたバルクCu金属による凹部600の充填によって、バルクCu金属充填体中には気泡が生成された（図示されていない）。バルクCu金属充填体中に気泡が存在することで、半導体デバイスの電気抵抗が増大し、かつ他の有害な効果−たとえばエレクトロマイグレーション(EM)による故障−を有することになることは、当業者には知られている。EMは金属ラインを断線及び露出させる恐れがある。
理論に固執するわけではないが、基板温度が高くなる（たとえば0℃よりも高く−たとえば30℃に−なる）ことで、Ru金属ウエッティング膜上でのCu金属の移動度（マイグレーション）は大きくなるが、Ru金属ウエッティング膜の濡れ特性が良好であるため、滑らかなCu金属シード層がRu金属ウエッティング膜上に形成される。基板温度が高すぎる−たとえば200℃よりも高温である−場合、Cu金属シード層のアグロメレーションが起こる恐れがある。さらに比較するため、基板温度が-30℃と30℃のいずれにおいても、Taバリア膜上には不連続で粗いCu金属シード層が形成された。このことは、Cu金属の物理気相成長中にRu金属ウエッティング膜と高い基板温度とが組み合わせられることによって、続いて行われる、集積回路中において見いだされる典型的な凹部を気泡の存在しないバルクのCuで充填するための滑らかなCu金属シード層の形成が可能となる。
図1A-1Cは、本発明の実施例による滑らかなCu金属シード層を用いることによって、凹部を気泡の存在しないバルクのCu金属で充填する方法の断面図を概略的に示している。図1Aは基板100−たとえばSi基板又は誘電材料−内に形成される凹部1を図示している。誘電材料はたとえば、SiO2、low-k誘電材料−たとえばフッ化シリコンガラス(FSG)−、炭素ドープ酸化物、ポリマー、SiCOH含有low-k材料、無孔性low-k材料、有孔性low-k材料、化学気相成長したlow-k材料、スピンオン誘電体(SOD)によって成長したlow-k材料、又はこれらの混合材料を含んで良い。図1Aに図示された構造は、凹部1の周辺に「地の(field)」領域105a並びに凹部1内に側壁領域105b及び底部領域105cを有する。
本発明の一の実施例によると、凹部1は約2:1以上−たとえば3:1、4:1、5:1、6:1、12:1、15:1又はそれ以上−のアスペクト比（深さ/幅）を有して良い。凹部は約500nm以下−たとえば200nm、150nm、100nm、65nm、45nm、32nm、20nm又はそれ以下−の幅を有して良い。しかし本発明の実施例はこれらのアスペクト比又は凹部の幅に限定されるわけではない。他のアスペクト比又は凹部の幅が利用されても良い。さらに本発明の実施例は他の形状を有する凹部に適用されても良い。たとえばこれらの他の凹部形状には”V”（凸）プロファイル又は凹型プロファイルを有しても良い。
図1Aは凹部1の全体にわたって形成されるバリア膜102をさらに図示している。バリア膜102はたとえば金属窒化物バリア膜102又は金属シリコン窒化物バリア膜102を有して良い。金属窒化物バリア膜の例には、窒化タンタル(TaN)、窒化チタン(TiN)、若しくは窒化タングステン(WN)、又はこれらの混合物が含まれる。混合物には、TaN、TiN、及びWN膜の2種類以上−たとえばTaN/TiN又はTaN/WN−が含まれて良い。金属シリコン窒化物バリア膜の例には、タンタルシリコン窒化物(TaSiN)、チタンシリコン窒化物(TiSiN)、又はタングステンシリコン窒化物(WSiN)が含まれる。バリア膜102の厚さはたとえば、約1nm〜約10nm又は約2nm〜約5nm、たとえば約4nmであって良い。バリア膜102は、当業者によって知られている様々な堆積方法によって堆積されて良い。そのような堆積方法には、化学気相成長(CVD)法、パルスCVD法、プラズマCVD(PECVD)法、原子層堆積(ALD)法、プラズマALD(PEALD)法、又はスパッタ法が含まれるが、これらに限定されるわけではない。本発明の一の実施例によると、バリア膜102は、プロセス中に起こりうるプラズマによる損傷を回避するため、非プラズマプロセス−たとえばCVD、パルスCVD、又はALD−によって堆積されても良い。さらに非プラズマプロセスは一般に、プラズマプロセスよりも−特に高アスペクト比のパターニング基板については−連続膜を良好に堆積することが可能である。
Ta、Ti、及びW含有前駆体の幅広いバリエーションはバリア膜102を堆積するのに利用されて良い。Ta含有前駆体の代表例には、Ta(NMe2)5（ペンタキス（ジメチルアミド）タンタル、PDMAT）、Ta(NEtMe)5（ペンタキス（エチルメチルアミド）タンタル、PEMAT）、(tBuN)Ta(NMe2)3、（ターブチルイミドトリ（ジメチルアミド）タンタル、TBTDMT）、(tBuN)Ta(NEt2)3、（ターブチルイミドトリ（ジエチルアミド）タンタル、TBTDET）、(tBuN)Ta(NEtMe)3、（ターブチルイミドトリ（エチルメチルアミド）タンタル、TBTEMT）、(EtMe2CN)Ta(NMe2)3（ターアミルイミドトリ（ジメチルアミド）タンタル、TAIMATA）、(iPrN)Ta(Net2)3（イソプロピルイミドトリ（ジエチルアミド）タンタル、IPTDET）、Ta2(OEt)10（タンタルペンタエトキシド、TAETO）、(Me2NCH2CH2O)Ta(OEt)4（ジメチルアミノエキトシタンタルテトラエトキシド、TATDMAE）、及びTaCl5（5塩化タンタル）が含まれる。Ti含有前駆体の代表例には、Ti(NEt2)4（テトラキス（ジエチルアミド）チタン、TDEAT）、Ti(NMeEt)4（テトラキス（エチルメチルアミド）チタン、TEMAT）、Ti(NMe2)4（テトラキス（ジメチルアミド）チタン、TDMAT）、Ti(THD)3（トリ（2,2,6,6-テトラメチル-3,5-ヘプタンジオネート）チタン）、及びTiCl4（4塩化チタン）が含まれる。W含有前駆体の代表例には、W(CO)6（タングステンヘキサカルボニル）、WF6（6フッ化タングステン）、及び(tBuN)2W(NMe2)2（ビス（ターブチルイミド）ビス（ジメチルアミド）タングステン、BTBMW）が含まれる。
一部の例では、窒素含有気体−たとえばアンモニア(NH3)又はヒドラジン(N2H4)−が、バリア膜102を堆積するときの窒素源として利用されて良い。シリコン源として利用可能なシリコン含有気体の例には、シラン(SiH4)、ジシラン(Si2H6)、モノクロシラン(SiClH3)、ジクロロシラン(SiH2Cl2)、トリクロロシラン(SiHCl3)、ヘキサクロロジシラン(Si2Cl6)、ジエチルシラン(Et2SiH2)、及びアルキルアミノシラン化合物が含まれるが、これらに限定されるわけではない。アルキルアミノシラン化合物の例には、ジイソプロピルアミノシラン(H3Si(NPr2))、ビス（ターブチルアミノ）シラン((C4H9(H)N)2SiH2)、テトラキス（ジメチルアミノ）シラン(Si(NMe2)4)、テトラキス（エチルメチルアミノ）シラン(Si(NEtMe)4)、テトラキス（ジエチルアミノ）シラン(Si(NEt2)4)、トリ（ジメチルアミノ）シラン(HSi(NMe2)3)、トリ（エチルメチルアミノ）シラン(HSi(NEtMe)3)、トリ（ジエチルアミノ）シラン(HSi(NEt2)3)、トリ（ジメチルヒドラゾノ）シラン(HSi(N(H)NMe2)3)、ビス（ジエチルアミノ）シラン(H2Si(NEt2)2)、ビス（ジイソプロピルアミノ）シラン(H2Si(NPr2)2)、トリ（イソプロピルアミノ）シラン(HSi(NPr2)3)、及び（ジイソプロピルアミノ）シラン(H3Si(NPr2))が含まれるが、これらに限定されるわけではない。本発明の実施例においては、Me：メチル、Et：エチル、Pr：プロピル、iPr：イソプロピル、tBu：ターブチル、Cp：シクロペンタジエチル、及びTHD：2,2,6,6-テトラメチル-3,5-ヘプタンジオネート、の略記が用いられている。
図1Aは、本発明によるバリア膜102上に堆積された金属含有ウエッティング膜104をさらに図示している。金属含有ウエッティング膜104は、該金属含有ウエッティング膜104上に堆積されたCu金属との接触角を小さくする遷移金属を含んで良い。金属含有ウエッティング膜104はたとえば、アモルファス、多結晶、又は単結晶のルテニウム(Ru)金属、パラジウム(Pd)金属、ロジウム(Rh)金属、若しくは銀(Ag)金属、あるいはこれらの混合物を含んで良い。他の例では、金属含有ウエッティング膜はたとえば、これらの金属と、窒素（たとえばRuN）、酸素（たとえばRuO2）、炭素（たとえばRuC）、ホウ素（たとえばRuB）、又はリン（たとえばRuP）との化合物を含んで良い。金属含有ウエッティング膜104の厚さはたとえば、約0.1nm〜約5nm又は約0.5nm〜約2nmであってよく、たとえば約1nmであって良い。金属含有ウエッティング膜104は、当業者に知られている様々な堆積方法によって堆積されて良い。そのような堆積方法には、CVD法、パルスCVD法、PECVD法、ALD法、PEALD法、又はスパッタ法が含まれるが、これらに限定されるわけではない。
一例では、金属含有ウエッティング膜104は、約180℃の基板温度で、Ru3(CO)12前駆体とCOキャリアガスを利用するCVD法によってTaNバリア膜102上に堆積されたRu金属ウエッティング膜104であって良い。Ru金属ウエッティング膜104は、高アスペクト比の構造全体にわたって非常に高い連続性と厚さ均一性を備えた状態での堆積が可能で、かつ堆積後に高い温度でのアニーリングが可能である。Ru3(CO)12前駆体とCOキャリアガスを利用する典型的なRu金属CVD法が特許文献1に記載されている。他の例では、Ru金属膜104は、Ru有機金属前駆体を利用するCVD法によって堆積されても良い。典型的なRu有機金属前駆体の例には、（2,4-ジメチルペンタジエニル）（エチルシクロペンタジエニル）ルテニウム(Ru(DMPD)(EtCp))、ビス（2,4-ジメチルペンタジエニル）ルテニウム(Ru(DMPD)2)、4-ジメチルペンタジエニル（メチルシクロペンタジエニル）ルテニウム(Ru(DMPD)(MeCp))、及びビス（エチルシクロペンタジエニル）ルテニウム(Ru(EtCp)2)、及びこれらと他の前駆体との混合物が含まれる。Ru金属膜104を堆積する他の例には、固体Ru金属ターゲットを用いたスパッタリング法が含まれる。
一例では、金属含有ウエッティング膜は濡れ性を示す金属(Ru,Pd,Rh,Ag)の化合物を含んで良い。たとえばRuを含む化合物には、RuとN、Ruと酸素、RuとC、RuとB、又はRuとPが含まれる。これらの化合物は、CVDプロセス中、窒素（たとえばNH3）、酸素（たとえばH2O）、炭素（たとえばCH4）、ホウ素（たとえばBH3）、又はリン（たとえばPH3）を含む他の気体を、Ruを含む処理気体に加えることによって生成されて良い。
図1Bは、本発明の実施例による、金属含有ウエッティング膜104上に堆積される滑らかなCu金属シード層106を含む凹部2を図示している。Cu金属シード層106は、「地の(field)」領域106a、側壁領域106b、及び底部領域106c上にギャップを少なくとも実質的に生じさせることなく、金属含有ウエッティング膜104をコーティングする。本発明の実施例によると、滑らかなCu金属シード層106は金属含有ウエッティング膜を連続的にコーティングして良い。
Cu金属シード層106の厚さはたとえば、約0.1nm〜約5nm又は約0.5nm〜約2nmであってよく、たとえば約1nmであって良い。図1Bに図示されているように、Cu金属シード層106の厚さは、側壁領域106b上又は底部領域106c上でよりも、地の領域106a上での方が厚くて良い。
本発明の実施例によると、滑らかなCu金属シード層106はスパッタリング法−たとえば物理気相成長(PVD)法又はイオンPVD法−によって金属含有ウエッティング膜104上に堆積されて良い。典型的なIPVDシステムが図5及び特許文献2に図示されている。Cu金属の堆積中、基板は、金属含有ウエッティング膜104上に滑らかなCu金属シード層106を形成するのに十分な高さの基板温度に維持される。本発明の一の実施例によると、基板温度は0℃よりも高くて−たとえば約20℃、約30℃、又はそれによりも高い温度−良い。たとえば基板温度は、0℃よりも高い温度〜200℃の範囲、10℃〜100℃の範囲、20℃〜50℃の範囲、又は25℃〜40℃の範囲であって良い。
図1Bとの比較のため、図2Aは、-30℃の基板温度で、PVD又はIPVDによって、金属含有ウエッティング膜104上に堆積された不連続なCu金属シード層を含む凹部3を図示している。Cu金属シード層108は、凹部3の周辺の地の領域上にCu金属シード層部分108aを、凹部3の底部内にCu金属シード層部分108bを、及び凹部3の側壁領域上にCu金属シード層部分108cをそれぞれ有する。Cu金属シード層部分108cは、金属含有ウエッティング膜104がCu金属によって連続的に覆われていないギャップ107を有する。
再度図1A-1Cを参照すると、図1Cは、図1Bの凹部2の気泡が存在しないバルクCu金属の過剰充填体を概略的に図示している。気泡の存在しないバルクCu金属過剰充填体110の形成は、滑らかなCu金属シード層106上のCuメッキによって可能となる。バルクCu金属堆積プロセスは、回路製造の当業者には周知であり、かつたとえば電気化学メッキプロセス又は無電解メッキプロセスを有して良い。図1Cに図示されていないとはいえ、典型的にはバルクCu金属過剰充填体の形成後には、化学機械研磨(CMP)法が行われ、地の領域106aから、過剰なCu金属、金属含有ウエッティング膜104、及びバリア膜102が除去、かつ地の領域106aは平坦化される。
比較のため、図2Bは、図2Aの凹部3のバルクCu金属充填体を図示している。図2Bに図示されているように、バルクCu金属過剰充填体112は、バルクCu金属過剰充填体と金属含有ウエッティング膜104との間の界面付近に有害な気泡114を有する。当業者に知られているように、バルクCu金属過剰充填体112中に気泡114が存在することで電気抵抗が増大し、かつバルクCu金属過剰充填体112を含む半導体デバイスに他の有害な影響を有する。
図3A-3Dは、本発明の実施例による滑らかなCu金属シード層を用いることによって、凹部を気泡の存在しないバルクのCu金属で充填する方法のプロセスフローダイアグラムである。そのプロセスフローは、上面と、少なくとも側壁面と底面を有する少なくとも1つの凹部とを有する表面構造を有する基板にも適用されて良い。一例では、前記少なくとも1つの凹部は、ビア、溝、又はデュアルダマシン構造のようなビアと溝との結合を有して良い。
図3Aでは、プロセス300は、ブロック302において、基板上の凹部内にバリア膜を堆積する工程を有する。バリア膜は、TaN、TiN、WN、TaSiN、TiSiN、若しくはWSiN、又はこれらの混合物を有して良い。本発明の一の実施例によると、バリア膜は、基板表面構造上に、実質的に均一な膜厚を有するようにコンフォーマルに堆積されて良い。しかしバリア膜が基板表面構造を連続的に覆っている限り、厚さが実質的に均一であることは必須ではない。
ブロック304では、金属含有ウエッティング膜がバリア膜上に堆積される。金属含有ウエッティング膜はたとえば、アモルファス、多結晶、又は単結晶のルテニウム(Ru)金属、パラジウム(Pd)金属、ロジウム(Rh)金属、若しくは銀(Ag)金属、あるいはこれらの混合物を含んで良い。他の例では、金属含有ウエッティング膜はたとえば、これらの金属と、窒素、酸素、炭素、ホウ素、又はリンとの化合物を含んで良い。本発明の一の実施例によると、バリア膜は、基板表面構造上に、実質的に均一な膜厚を有するようにコンフォーマルに堆積されて良い。しかしバリア膜が基板表面構造を連続的に覆っている限り、厚さが実質的に均一であることは必須ではない。本発明の一の実施例によると、バリア膜と金属含有ウエッティング膜のいずれも、基板表面構造全体にわたって少なくとも実質的にコンフォーマルに堆積される。
一例では、バリア膜はTaNを有し、かつ金属含有ウエッティング膜はRu金属を有する。TaNは、たとえばTa含有前駆体とNH3を有するCVDによって堆積されて良い。約500nm以下の幅を有する凹部内では、TaNの厚さはたとえば、約1nm〜約10nm又は約2nm〜約5nmであってよく、たとえば約4nmであって良い。Ru金属はたとえば、Ru3(CO)12前駆体、COキャリアガス、及び150℃〜200℃−たとえば約180℃−の基板温度を用いるCVDによって堆積されて良い。Ru金属膜の厚さはたとえば、約0.1nm〜約5nm又は約0.5nm〜約2nmであってよく、たとえば約1nmであって良い。
ブロック306では、滑らかなCu金属シード層が金属含有ウエッティング膜上に形成される。Cu金属は、物理気相成長法を用いることによって金属含有ウエッティング膜上に堆積される。本発明の実施例によると、Cu金属堆積中、基板温度は、金属含有ウエッティング膜上に滑らかなCu金属シード層を形成するのに十分高い温度（たとえば0℃よりも高い温度）に維持される。本発明の実施例によると、基板温度は、Cu金属シード中でかなりのCu金属のアグロメレーションが起こる温度よりも低い温度である。本発明の一の実施例によると、基板温度は0℃よりも高く、かつCu金属シード中でかなりのCu金属のアグロメレーションが起こる温度よりも低い温度である。
ブロック308では、気泡の存在しないバルクCu金属が凹部内でメッキされる。凹部内でメッキされるバルクCu金属の量は、その凹部をCu金属で（過剰）充填するのに十分であって良いが、必須ではない。なぜなら凹部が部分的にのみ充填されても良いからである。
図3Bは、本発明の他の実施例による、本発明の他の実施例による、滑らかなCu金属シード層を用いて、気泡の存在しないCu金属で凹部を充填する方法の処理フローダイアグラムである。処理フロー320は、図3Aに示された処理フロー300と似ているが、ブロック322において、基板上の凹部内にバリア膜を堆積する工程、及びブロック324においてバリア膜上に金属含有ウエッティング膜を堆積する工程を有する。
ブロック326では、金属含有ウエッティング膜は熱処理される。本発明の実施例によると、金属含有ウエッティング膜の熱処理には、基板温度を昇温した状態で、前記金属含有膜を、不活性ガス、H2、又は不活性ガスとH2の混合気体に暴露する工程が含まれて良い。たとえば前記混合気体は0.1%-100%のH2とそのH2の比率に合わせた割合の不活性ガスを有して良い。不活性ガスはたとえば、希ガス（つまりHe、Ne、Ar、Kr、Xe）とN2から選ばれて良い。本発明の実施例によると、金属含有ウエッティング膜の熱処理には、約100℃〜約400℃の範囲、約100℃〜約300℃の範囲、又は約100℃〜約200℃の範囲、たとえば約150℃の基板温度にまで基板を加熱する工程が含まれて良い。金属含有ウエッティング膜の熱処理は、該金属含有ウエッティング膜の酸化部分を化学的に減少又は除去することによって、前記金属含有ウエッティング膜上のCu金属の濡れ性をさらに増大させることも考えられる。金属含有ウエッティング膜は、該金属含有ウエッティング膜の堆積中又は堆積後の酸化ガス−たとえばH2O又はCO−への暴露によって、酸化しても良い。
一の典型的な金属含有ウエッティング膜の熱処理は、5%のH2とそのH2の比率に合わせた割合のN2を含むプロセスガスへの暴露、3Torrのガス圧力、約150℃の基板温度、及び1-30分の処理時間を有する。しかし本発明の実施例はこれらの処理条件に限定されるわけではなく、他の熱処理条件が用いられても良い。たとえばガス圧力は約1Torr〜約760Torrであって良い。本発明の一部の実施例では、ガス圧力は約1Torr〜約10Torrであって良い。本願において、「ブロック」という語は、2つの工程を同時に実行することも、時間的に両工程の一部が重なるように実行することも禁じていないことに留意して欲しい。たとえば金属含有ウエッティング膜の堆積と該金属含有ウエッティング膜の熱処理は同時に行われても良いし、又は両工程の一部が重なるように実行されても良い。
ブロック328では、滑らかなCu金属シード層が金属含有ウエッティング膜上に形成される。ブロック330では、気泡の存在しないCu金属が凹部内でメッキされる。
図3Cは、本発明のさらに他の実施例による滑らかなCu金属シード層を用いることによって、凹部を気泡の存在しないバルクのCu金属で充填する方法のプロセスフローダイアグラムである。処理フロー340は、図3Aに示された処理フロー300と似ているが、ブロック342において、基板上の凹部内にバリア膜を堆積する工程、及びブロック344において、前記バリア膜上に金属含有ウエッティング膜を堆積する工程を有する。
ブロック346では、滑らかなCu金属シード層が金属含有ウエッティング膜上に形成される。
ブロック348では、Cu金属シード層が熱処理される。本発明の実施例によると、金属含有ウエッティング膜の熱処理には、基板温度を昇温した状態で、前記金属含有膜を、不活性ガス、H2、又は不活性ガスとH2の混合気体に暴露する工程が含まれて良い。たとえば前記混合気体は0.1%-100%のH2とそのH2の比率に合わせた割合の不活性ガスを有して良い。不活性ガスはたとえば、希ガス（つまりHe、Ne、Ar、Kr、Xe）とN2から選ばれて良い。本発明の実施例によると、金属含有ウエッティング膜の熱処理には、約100℃〜約400℃の範囲、約100℃〜約300℃の範囲、又は約100℃〜約200℃の範囲、たとえば約150℃の基板温度にまで基板を加熱する工程が含まれて良い。金属含有ウエッティング膜の熱処理は、該金属含有ウエッティング膜の酸化部分を化学的に減少又は除去することも考えられる。金属含有ウエッティング膜は、Cu金属シード層の堆積中及び/又は堆積後に酸化しても良い。
一の典型的な金属含有ウエッティング膜の熱処理は、5%のH2とそのH2の比率に合わせた割合のN2を含むプロセスガスへの暴露、3Torrのガス圧力、約150℃の基板温度、及び1-30分の処理時間を有する。しかし本発明の実施例はこれらの処理条件に限定されるわけではなく、他の熱処理条件が用いられても良い。たとえばガス圧力は約1Torr〜約760Torrであって良い。本発明の一部の実施例では、ガス圧力は約1Torr〜約10Torrであって良い。本願において、「ブロック」という語は、2つの工程を同時に実行することも、時間的に両工程の一部が重なるように実行することも禁じていないことに留意して欲しい。たとえばCu金属シード層の堆積と該Cu金属シード層の熱処理は同時に行われても良いし、又は両工程の一部が重なるように実行されても良い。
ブロック350では、気泡の存在しないCu金属が凹部内にメッキされる。
図3Dは、本発明のさらに他の実施例による滑らかなCu金属シード層を用いることによって、凹部を気泡の存在しないバルクのCu金属で充填する方法のプロセスフローダイアグラムである。処理フロー360は、図3Aに示された処理フロー300、図3Bに示された処理フロー320、及び図3Cに示された処理フロー340と似ているが、ブロック362において、基板上の凹部内にバリア膜を堆積する工程、及びブロック364において、前記バリア膜上に金属含有ウエッティング膜を堆積する工程を有する。
ブロック366では、金属含有ウエッティング膜が熱処理される。金属含有ウエッティング膜の熱処理は、不活性ガス、H2、又は不活性ガスとH2の混合気体が存在する中で、約100℃〜約400℃の基板温度で実行されて良い。
ブロック368では、滑らかなCu金属シード層が金属含有ウエッティング膜上に形成される。
ブロック370では、Cu金属シード層が熱処理される。Cu金属シード層の熱処理は、不活性ガス、H2、又は不活性ガスとH2の混合気体が存在する中で、約100℃〜約400℃の基板温度で実行されて良い。本発明の一の実施例によると、ブロック366及び370での熱処理は同一の処理条件を利用して良い。
ブロック372では、気泡の存在しないCu金属が凹部内にメッキされる。
図4A及び図4Bは、本発明の実施例による滑らかなCu金属シード層を用いることによって、気泡の存在しないバルクのCu金属で充填可能な他の凹部の断面を概略的に図示している。典型的な凹部1は既に図1Aに記載したが、本発明の実施例は集積回路設計において見られる他の種類の凹部にも適用されて良い。当業者には分かるように、バリア膜の堆積、金属含有ウエッティング膜の堆積、Cu金属シード層の堆積、及び気泡の存在しないバルクCu金属の充填を有する本発明の実施例は、図4A及び図4Bに図示された凹部にも適用されて良い。
図4Aは、本発明の実施例による滑らかなCu金属シード層を用いることによって、気泡の存在しないバルクのCu金属で充填可能な他の凹部の断面を概略的に図示している。図示されたパターニング構造は、伝導層422全体にわたって形成されたデュアルダマシン部424を有する。デュアルダマシン部424は、誘電材料418中に形成された、側壁面428aと底面428bを有するビア428、及び溝426を有する。溝426は側壁面426aと底面426bを有する。溝426は上部伝導性相互接続構造に用いられて良い。ビア428は溝426と伝導層422とを接続する。パターニング構造は、誘電体層412と414、伝導層422を取り囲むバリア層420、及びエッチストップ層416を有する。
図4Bは、本発明の他の実施例による滑らかなCu金属シード層を用いることによって、気泡の存在しないバルクのCu金属で充填可能な他の凹部の断面を概略的に図示している。パターニング構造は、基板400上に形成され、かつ、誘電体膜402内に形成された凹部405aと、凹部405aの底部に設けられたゲート電極406上に形成された伝導層403aを有する。ゲート電極406は、ゲート誘電体膜407をさらに有するゲート構造の一部である。ゲート誘電体膜407は、SiO2、SiOxNy、SiNy、若しくはSiO2の誘電率（k〜3.9）よりも大きな誘電率を有する材料（high-k材料）、又はこれらの混合物を有して良い。High-k材料には、金属酸化物、金属酸窒化物、及びこれらのシリケートが含まれて良い。High-k材料とはたとえば、Ta2O5、TiO2、ZrO2、Al2O3、Y2O3、HfOxNy、HfSiOxNy、HfO2、ZrSiOx、ZrOxNy、ZrSiOxNy、TaSiOx、SrOx、SrSiOx、LaOx、LaSiOx、YOx、YSiOx、若しくはBaO、又はこれらの混合物を有して良い。
さらに図4Bのパターニング構造は、誘電体膜402内に形成された凹部405b、及び基板400中であって凹部405bの底部に設けられたドーピングされた半導体領域401（たとえばドレイン又はソース領域）上に形成された伝導層403bを有する。基板400はたとえば、200mmSiウエハ、300mmSiウエハ、又はそれによりもさらに大きなSiウエハであって良い。誘電体膜402は、SiO2、SiOxNy、SiNy、若しくはSiO2の誘電率（k〜3.9）よりも大きな誘電率を有する材料（high-k材料）、又はこれらの混合物を有して良い。本発明の実施例によると、凹部405aと405bは、約2以上−たとえば3,4,5,6,7,12,15,又はそれ以上−のアスペクト比（深さ/幅）を有するビアであって良い。ビアは約200nm以下−たとえば150nm、100nm、65nm、45nm、32nm、20nm、又はそれ以下−の幅を有して良い。一例では、凹部405aと405bはアスペクト比が約7である45nm幅のビアであって良い。しかし本発明の実施例はこれらのアスペクト比又はビアの幅に限定されるわけではなく、他のアスペクト比又はビアの幅が利用されても良い。伝導層403aと403bはシリサイドコンタクト層を有して良い。シリサイドコンタクト層は、安定な電気的コンタクトを供し、かつたとえば、CoSi2、PtSi、Pd2Si2、TiSi2、WSi2、NiSi2、若しくはTaSi2、又はこれら2種類以上の混合物を有して良い。一の混合物は、NiSi2よりも高い処理温度の利用を可能にするPtNiSiを有して良い。図4A及び図4Bに図示されたパターニング構造の形成する処理方法は当業者には周知である。
図5は、本発明の実施例による滑らかなCu金属シード層を堆積する処理システムの典型的なブロック図を表している。図示された実施例では、IPVDシステム500が図示されている。IPVDシステム500は、IPVD処理モジュール510、処理チャンバ520と結合するCu金属ターゲット525と結合する直流(DC)電源505、処理ガス供給システム530、圧力制御システム540、高周波(RF)発生装置550、温度制御された基板ホルダ570中の電極557と結合可能なRFバイアス発生装置555、温度制御された基板ホルダ570と結合する基板温度制御システム575、温度制御された基板ホルダ570と結合可能な背面ガス供給システム580、及び静電チャック制御ユニット587と接続する静電チャック(ESC)585を有する。
IPVDシステム500は制御装置590を有する。制御装置590は、処理チャンバ520、DC電源505、処理ガス供給システム530、圧力制御システム540、RF発生装置550、RFバイアス発生装置555、基板ホルダ570、基板ホルダ温度制御システム575、背面ガス供給システム580、及び静電チャック制御ユニット587と結合する。
IPVD処理モジュール510は、アンテナ534、該アンテナ534と結合するRF透過窓531、該窓531と結合するルーバー式堆積バフル533、及び前記処理チャンバ520と結合するCu金属ターゲット525を有する。RF出力はRF発生装置550からアンテナ534へ供給されて良い。窓531を介して透過するRF出力は処理チャンバ520のプラズマ領域522内で誘導結合プラズマ(ICP)を生成する。本発明の実施例によると、誘導結合プラズマは主として、Cu金属ターゲット525、窓531、及びバッフル533の付近であるプラズマ領域522に閉じこめられて良い。
アンテナ534は、RF整合ネットワーク（図示されていない）を用いることによってRF発生装置550と電気的に接続して良い。RF発生装置550はアンテナ534を選択的に起動させるのに用いられて良い。RF発生装置550は、約100kHz〜約100MHzの間の周波数で時間変化するRF電流を供して良い。前記時間変化するRF電流は、約100W〜約10000Wの範囲のICP出力でアンテナ534へ供給される。たとえば約13.65MHzの動作周波数が用いられて良い。あるいはその代わりに他の周波数が用いられても良い。RF発生装置によって起動されるとき、アンテナ534は等方性RF電磁場を放射する。金属製の外部筐体すなわちケージ（図示されていない）が、アンテナを取り囲むことで、放射されたRF電磁場を閉じこめて、付近の人の安全性を保証し、及び周囲の電子機器との電磁干渉を防止するのに用いられて良い。
アンテナ534はチャンバ壁532内の窓531の後方であって処理チャンバ520の外部に設けられて良い。ルーバー式の堆積バッフル533−好適にはスロット型金属材料で構成される−は処理チャンバ520内部で窓531と近接した状態で設けられることで、堆積物から窓を遮断する。制御装置590は、供給するICP出力の量、及びそのICP出力をいつアンテナ534に与えるのかを決定するのに用いられて良い。
IPVDシステム500は温度制御された基板ホルダ570を有する。温度制御された基板ホルダ570は、ESC電極585を有し、かつz方向に動かす駆動装置572を用いることによって処理チャンバ520と結合して良い。z方向に動かす駆動装置572は、基板とターゲットとの距離（ギャップ）を調節して最善の堆積均一性を与えるのに用いられて良い。制御装置590は、Cu金属堆積プロセス中に必要とされる基板とターゲットとの距離を決定し、かつ必要なときには制御データをz方向に動かす駆動装置572へ供するのに用いられて良い。
基板ホルダ570は、200mm基板、300mm基板、又はそれによりも大きな基板を収容して良い。たとえば基板511は、ゲートバルブ組み立て体（図示されていない）によって制御される開口部（図示されていない）を介することで処理チャンバ520に対して搬入出されて良い。それに加えて、基板511は、ロボット基板搬送システム（図示されていない）を用いることによって、基板ホルダ570に対して着脱されて良い。それに加えて、基板511は、基板ホルダ570内部に格納され、かつ基板ホルダ570内部に格納された装置によって機械的に並進する基板リフトピン（図示されていない）によって受け取られて良い。一旦基板511が搬送システムから受け取られると、基板511は、処理のため、基板ホルダ570の上面にまで下げられて良い。
処理中、基板511は、ESC電極585を用いることによって、基板ホルダ570の上部に保持されて良い。あるいはその代わりに他の固定手段が用いられても良い。
それに加えて、基板が温度制御された基板ホルダ570上にあるときには、基板温度の制御が可能である。温度制御された基板ホルダ570は、温度制御システム575と結合可能なヒーター集合体576及び冷却集合体577を有して良い。ヒーター集合体576及び冷却集合体577は1種類以上の背面ガスと併用されることで、所望の基板温度が実現されて良い。制御装置590は基板温度の決定と制御に用いられて良い。たとえば冷却集合体577は、基板ホルダ570内に流体の流路（図示されていない）及び適切な温度制御を有して良い。たとえばプラズマ処理中に基板511内に発生する熱は基板ホルダ570によって効率的に取り出されることで、基板511を実質的に一定の温度に保つことができる。あるいは熱は基板温度を上昇させるのに用いられて良い。基板温度は、温度制御された基板ホルダ570の温度を変化させることによって、約-50℃〜約200℃の間で制御されて良い。
気体チャネル（図示されていない）は、背面（伝熱）ガス−たとえばHe又はArガス−を、基板ホルダ570の上部と基板511の対向する面との間に案内するのに用いられて良い。たとえば2領域システムは、中心部と端部とでそれぞれ異なる独立の背面圧力を設定することができる。それにより、基板ホルダ570と基板511の各異なる部分との間で各異なる熱伝導度を供することができる。
1つ以上の温度センサ589が、基板ホルダ570上又は内部の1つ以上の地点に設けられてよく、かつ制御装置590と結合して良い。制御装置590は、温度センサ589からの信号を変換して、基板ホルダ570の様々な部分の温度を示す。基板ホルダ570の温度は基板511の温度を決定するのに用いられて良い。制御装置590は、基板511の温度を制御するため、温度制御システム575及び背面ガス供給システム580へフィードバック情報を供して良い。
本発明の一の実施例によると、基板511及び基板ホルダ570は接地されて良い。本発明の他の実施例によると、RFバイアス出力は、RFバイアス発生装置555を用いることによって、基板ホルダ570内の電極557に供給されてよく、かつ基板へバイアスを供するのに用いられても良い。制御装置590は、供給するRFバイアス出力の量、及びそのRFバイアス出力をいつ基板ホルダ570に与えるのかを決定するのに用いられて良い。たとえばRFバイアス出力は、Cu金属堆積プロセス中に適切なレベルに調節されることで、基板511上でのバイアスを制御して、そのプロセスを改善するように影響を与えて良い。
RFバイアス発生装置555の動作周波数は1MHz〜100MHzの範囲であって良い。RFバイアス発生装置555は、正に帯電したプラズマ成分を基板511へ向かうように加速するバイアス電位を選択的に印加するのに用いられて良い。RFバイアス発生装置555によって供されるバイアス電位は、プラズマから基板に引きつけられた正イオンの運動エネルギーを実質的に決定する。RFバイアス発生装置555はたとえば、約13.56MHzの周波数かつ約100W〜約1000Wの出力で動作して良い。あるいはその代わりに他の周波数−たとえば2MHz又は27MHz−が用いられても良い。
プロセスガスは、プロセスガス供給システム530によって処理チャンバ520へ供されて良い。プロセスガスは、そのプロセスとの相性が良い不活性ガス−たとえばアルゴン(Ar)ガス又は他の不活性ガス−を有して良いし、又はそのプロセスとの相性が良い非不活性ガスを有しても良い。Arガスはガスライン528によって処理チャンバ520へ導入されて良い。あるいはその代わりに他の構成が、Arガスを処理チャンバ520へ導入するのに用いられても良い。図5で概略的に図示されているように、Arガスは処理チャンバ520のCu金属ターゲット525付近へ導入されて良い。
チャンバ圧力は圧力制御システム540を用いて制御されて良い。圧力制御システム540はたとえば真空ポンプ（図示されていない）及びスロットバルブ（図示されていない）を有して良い。チャンバ圧力は、圧力制御システム540によって低圧−たとえば100mTorr未満−に維持されて良い。制御装置590は、圧力制御システム540及び/又はプロセスガス供給システム530を制御して、その結果チャンバ圧力を制御するのに用いられて良い。
DC出力はDC電源505からCu金属ターゲット525へ供給されて良い。制御装置590は、供給するDC出力の量、及びそのDC出力をいつターゲット525に与えるのかを決定するのに用いられて良い。たとえばDC出力は1000W〜10000Wの範囲であって良く、たとえば約2000Wであって良い。

制御装置590は、制御データをシステム構成要素へ供給し、かつそのシステム構成要素からプロセス及び/又は状態データを受け取るように備えられて良い。それに加えて、制御装置590は他の制御システム（図示されていない）と結合し、かつ前記他の制御システムと情報をやりとりして良い。たとえば制御装置590は、マイクロプロセッサ、メモリ（たとえば揮発性又は不揮発性）、及びデジタルI/Oポートを有する。デジタルI/Oポートは、IPVDシステム500からの出力を監視するのみならず、IPVDシステム500の入力をやり取りし、かつ起動させるのに十分な制御電圧を発生させる能力を有する。しかも制御装置590はシステム構成要素と情報をやり取りして良い。メモリ内に記憶されたプログラムは、記憶されたプロセスレシピに従ってIPVDシステム500の上記構成要素を制御するのに利用されて良い。それに加えて、制御装置590は、プロセス及び/又は状態データの解析、プロセス及び/又は状態データと所望のプロセス及び/又は状態データとの比較、並びに前記比較結果を利用したプロセスの変更及び/又はシステム構成要素の制御を行うように備えられて良い。それに加えて制御装置590は、プロセス及び/又は状態データの解析、プロセス及び/又は状態データと過去のプロセス及び/又は状態データとの比較、並びに前記比較結果を利用した故障の予測、防止、及び/又は宣言を行うように備えられて良い。
図5はさらに処理チャンバ520と結合する磁石集合体535を図示している。磁石集合体535は処理チャンバ520内のプラズマ領域522内部でのプラズマの整形に用いられて良い。最小の制御可能な地場を有するシステムの例は特許文献3に記載されている。図5に図示されているように、磁石集合体535は、Cu金属ターゲット525の後方に設けられ、かつ処理チャンバ520内のプラズマ領域522内部での静磁場形状の生成及び/又は変更に用いられて良い。一の実施例では、Cu金属堆積プロセスは、弱い磁場強度を有する磁石集合体535を用いることによって実行されて良い。磁石からの磁力線は処理容積にまで延在して良い。他の実施例では、チャンバ内に存在するこれら又は他の磁力線は、Cu金属堆積プロセスを改善するような変化を起こして良い。たとえば磁場は、磁石配置の制御、磁石の物理的な移動、及び/又は磁石の物理的な回転によって変化して良い。それに加えて、電磁石（部品）が磁場を変化させるのに用いられても良い。それに加えて、局所静磁場がターゲットの性能を最適化するのに用いられて良い。一部のIPVD用の磁石パックの配置は典型的には、ターゲット表面で150ガウス又は数百ガウスより大きな静磁場強度を生成することで、プラズマの閉じこめ、所望のエロージョンプロファイル、及び高いターゲット利用が実現可能である。ターゲット表面の静磁場強度を約5-10ガウスに減少することで、このような閉じこめ効果が排除される。本発明の実施例によると、磁石集合体535はIPVDシステム500から取り除かれても良い。
本発明の様々な実施例では、1つ以上のプロセスパラメータが、所望のプロセスパラメータと比較されることで、IPVDシステム500の1つ以上の構成装置の動作を制御して良い。測定された性能は1つ以上のプロセスパラメータの変更に用いられて良い。そのような1つ以上のプロセスパラメータとはたとえば、DCオンタイム、プラズマ整形処理時間、DCオフ時間、DC出力、ICP出力、背面ガス圧力、基板ホルダ温度、基板温度、プロセスガス流速、処理チャンバ圧力、及びCu金属堆積速度である。
図5に図示されたIPVDシステムが典型的な目的しか示していないことに留意して欲しい。その理由は、具体的ハードウエアの多くのバリエーションが、本発明の実施例が実施可能なプラズマ処理システムの実装に用いられて良く、かつこれらのバリエーションは当業者には自明だからである。あるいはその代わりに、コンフォーマルなCu金属シード層を堆積するのに他の種類のプラズマ処理システムが用いられても良い。一例では、Cu金属が上部電極を形成し、かつ上に基板が儲けられている基板ホルダが下部電極を形成する容量結合プラズマ(CCP)システムがある。
基板上のCuアグロメレーションを制御し、かつ凹部全体にわたって滑らかなCu金属シード層を形成し、かつ前記凹部を気泡の存在しないCu金属で充填する方法が本発明の様々な実施例において記載されてきた。本発明の実施例の上記記載は例示及び説明目的に過ぎない。本発明を開示された厳密な形態に限定するものと解されてはならない。

Claims (18)

  1. 基板上のCuのアグロメレーションを制御する方法であって、
    当該方法は：
    上面、及び少なくとも側面と底面を有する少なくとも1つの凹部を有する表面構造を有する基板を供する工程；
    前記基板の表面構造上にバリア膜を堆積する工程；
    前記バリア膜上にルテニウム(Ru)金属含有ウエッティング膜を堆積する工程；
    銅金属ターゲットから銅金属をスパッタリングする工程；
    0℃より高温でかつ200℃以下の基板温度で、前記ルテニウム(Ru)金属含有ウエッティング膜を前記のスパッタリングされた銅金属に曝露する工程；
    を有する方法であって、
    前記のスパッタリングされた銅金属に曝露する工程は、前記凹部の入口の前記ルテニウム(Ru)金属含有ウエッティング膜上で突出しないように、連続的な銅金属シード層を堆積する、
    方法。
  2. 前記ルテニウム(Ru)金属含有ウエッティング膜は、ルテニウム(Ru)金属、パラジウム(Pd)金属、ロジウム(Rh)金属、若しくは銀(Ag)金属、又は、窒素、酸素、炭素、ホウ素、若しくはリンをさらに有するRu、Pd、Rh、若しくはAgの化合物を有する、請求項1に記載の方法。
  3. 不活性ガス、H2ガス、又はH2ガスと不活性ガスの混合ガスが存在する中で、100℃乃至400℃の温度で、前記ルテニウム(Ru)金属含有ウエッティング膜を熱処理する工程をさらに有する、請求項1に記載の方法。
  4. 不活性ガス、H2ガス、又はH2ガスと不活性ガスの混合ガスが存在する中で、100℃乃至400℃の温度で、前記金属シード層を熱処理する工程をさらに有する、請求項1に記載の方法。
  5. 前記バリア膜が、TaN、TiN、WN、TaSiN、TiSiN、WSiN、又は上記の混合物を有する、請求項1に記載の方法。
  6. 前記少なくとも1つの凹部が誘電体材料中に形成される、請求項1に記載の方法。
  7. 基板を処理する方法であって：
    上面、及び少なくとも側面と底面を有する少なくとも1つの凹部を有する表面構造を有する基板を供する工程；
    前記基板の表面構造上にバリア膜を堆積する工程であって、前記バリア膜は、前記少なくとも1つの凹部内で1nm乃至10nmの厚さを有する、工程；
    前記バリア膜上にルテニウム(Ru)金属含有ウエッティング膜を堆積する工程であって、前記ルテニウム(Ru)金属含有ウエッティング膜は、ルテニウム(Ru)金属、パラジウム(Pd)金属、ロジウム(Rh)金属、若しくは銀(Ag)金属、又は、窒素、酸素、炭素、ホウ素、若しくはリンをさらに有するRu、Pd、Rh、若しくはAgの化合物を有する、工程；
    銅金属ターゲットから銅金属をスパッタリングする工程；
    0℃より高温でかつ200℃以下の基板温度で、前記ルテニウム(Ru)金属含有ウエッティング膜を前記のスパッタリングされた銅金属に曝露する工程であって、前記のスパッタリングされた銅金属に曝露する工程は、前記凹部の入口の前記ルテニウム(Ru)金属含有ウエッティング膜上で突出しないように、連続的な銅金属シード層を堆積する、工程；並びに、
    前記少なくとも1つの凹部内に気泡の存在しないバルクのCu金属をメッキする工程；
    を有する方法。
  8. 前記メッキする工程は、前記少なくとも1つの凹部を充填又は過剰充填する、請求項7に記載の方法。
  9. 不活性ガス、H2ガス、又はH2ガスと不活性ガスの混合ガスが存在する中で、100℃乃至400℃の温度で、前記ルテニウム(Ru)金属含有ウエッティング膜を熱処理する工程をさらに有する、請求項7に記載の方法。
  10. 不活性ガス、H2ガス、又はH2ガスと不活性ガスの混合ガスが存在する中で、100℃乃至400℃の温度で、前記金属シード層を熱処理する工程をさらに有する、請求項7に記載の方法。
  11. 前記バリア膜が、TaN、TiN、WN、TaSiN、TiSiN、WSiN、又は上記の混合物を有する、請求項7に記載の方法。
  12. 基板を処理する方法であって：
    上面、及び少なくとも側面と底面を有する少なくとも1つの凹部を有する表面構造を有する基板を供する工程であって、前記少なくとも1つの凹部は、ビア、溝、又は上記の組み合わせを有する、工程；
    前記基板の表面構造上にバリア膜を堆積する工程であって、前記バリア膜は、前記少なくとも1つの凹部内で1nm乃至10nmの厚さを有する、工程；
    銅金属ターゲットから銅金属をスパッタリングする工程；
    0℃より高温でかつ200℃以下の基板温度で、ルテニウム(Ru)金属含有ウエッティング膜を前記のスパッタリングされた銅金属に曝露する工程であって、前記のスパッタリングされた銅金属に曝露する工程は、前記凹部の入口の前記ルテニウム(Ru)金属含有ウエッティング膜上で突出しないように、連続的な銅金属シード層を堆積する、工程；並びに、
    前記少なくとも1つの凹部内に気泡の存在しないバルクのCu金属をメッキする工程であって、前記メッキする工程は前記少なくとも1つの凹部を充填又は過剰充填する、工程；
    を有する方法。
  13. 不活性ガス、H2ガス、又はH2ガスと不活性ガスの混合ガスが存在する中で、100℃乃至400℃の温度で、前記ルテニウム(Ru)金属含有ウエッティング膜を熱処理する工程をさらに有する、請求項12に記載の方法。
  14. 不活性ガス、H2ガス、又はH2ガスと不活性ガスの混合ガスが存在する中で、100℃乃至400℃の温度で、前記金属シード層を熱処理する工程をさらに有する、請求項12に記載の方法。
  15. 前記バリア膜が、TaN、TiN、WN、TaSiN、TiSiN、WSiN、又は上記の混合物を有する、請求項12に記載の方法。
  16. 前記凹部は、100nm以下の幅、及び2:1よりも大きなアスペクト比を有する、請求項12に記載の方法。
  17. 前記基板温度が0℃乃至100℃である、請求項1に記載の方法。
  18. 前記基板温度が0℃乃至100℃である、請求項15に記載の方法。
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Families Citing this family (45)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8076241B2 (en) * 2009-09-30 2011-12-13 Tokyo Electron Limited Methods for multi-step copper plating on a continuous ruthenium film in recessed features
US8661664B2 (en) * 2010-07-19 2014-03-04 International Business Machines Corporation Techniques for forming narrow copper filled vias having improved conductivity
JP5392215B2 (ja) * 2010-09-28 2014-01-22 東京エレクトロン株式会社 成膜方法及び成膜装置
US9142508B2 (en) 2011-06-27 2015-09-22 Tessera, Inc. Single exposure in multi-damascene process
KR20130056014A (ko) * 2011-11-21 2013-05-29 삼성전자주식회사 듀얼 다마신 배선 구조체를 포함하는 반도체 소자
US8754531B2 (en) * 2012-03-14 2014-06-17 Nanya Technology Corp. Through-silicon via with a non-continuous dielectric layer
US8772158B2 (en) 2012-07-20 2014-07-08 Globalfoundries Inc. Multi-layer barrier layer stacks for interconnect structures
US9269615B2 (en) * 2012-07-20 2016-02-23 Globalfoundries Inc. Multi-layer barrier layer for interconnect structure
US20140134351A1 (en) * 2012-11-09 2014-05-15 Applied Materials, Inc. Method to deposit cvd ruthenium
JP6013901B2 (ja) * 2012-12-20 2016-10-25 東京エレクトロン株式会社 Ｃｕ配線の形成方法
US9558997B2 (en) * 2012-12-28 2017-01-31 Globalfoundries Inc. Integration of Ru wet etch and CMP for beol interconnects with Ru layer
US8859419B2 (en) 2013-02-01 2014-10-14 Globalfoundries Inc. Methods of forming copper-based nitride liner/passivation layers for conductive copper structures and the resulting device
KR20140104778A (ko) 2013-02-21 2014-08-29 삼성전자주식회사 관통전극을 갖는 반도체 소자의 제조방법
JP6257217B2 (ja) 2013-08-22 2018-01-10 東京エレクトロン株式会社 Ｃｕ配線構造の形成方法
TWI649803B (zh) * 2013-09-30 2019-02-01 蘭姆研究公司 具有電漿輔助式原子層沉積及電漿輔助式化學氣相沉積合成法之深寬比可變的特徵物之間隙填充
TWI550800B (zh) * 2013-11-11 2016-09-21 力成科技股份有限公司 具強固型晶背凸塊之矽穿孔結構
US9397040B2 (en) 2014-03-07 2016-07-19 Taiwan Semiconductor Manufacturing Company Limited Semiconductor device comprising metal plug having substantially convex bottom surface
US9646854B2 (en) * 2014-03-28 2017-05-09 Intel Corporation Embedded circuit patterning feature selective electroless copper plating
US9595464B2 (en) 2014-07-19 2017-03-14 Applied Materials, Inc. Apparatus and method for reducing substrate sliding in process chambers
US9349691B2 (en) 2014-07-24 2016-05-24 International Business Machines Corporation Semiconductor device with reduced via resistance
US20170194204A1 (en) * 2014-08-27 2017-07-06 Ultratech, Inc. Improved through silicon via
TWI567919B (zh) * 2014-08-29 2017-01-21 烏翠泰克股份有限公司 經改良之直通矽貫穿孔
KR102321209B1 (ko) * 2014-11-03 2021-11-02 삼성전자주식회사 반도체 장치 및 이의 제조 방법
US9806252B2 (en) 2015-04-20 2017-10-31 Lam Research Corporation Dry plasma etch method to pattern MRAM stack
US9870899B2 (en) 2015-04-24 2018-01-16 Lam Research Corporation Cobalt etch back
WO2017009947A1 (ja) * 2015-07-14 2017-01-19 リサーチ コーオペレーション ファウンデーション オブ ヨンナム ユニバーシティ 原子層蒸着法によるルテニウム薄膜の形成方法
WO2017009948A1 (ja) * 2015-07-14 2017-01-19 リサーチ コーオペレーション ファウンデーション オブ ヨンナム ユニバーシティ 原子層蒸着法によるルテニウム薄膜の形成方法
US9972504B2 (en) 2015-08-07 2018-05-15 Lam Research Corporation Atomic layer etching of tungsten for enhanced tungsten deposition fill
US10096487B2 (en) 2015-08-19 2018-10-09 Lam Research Corporation Atomic layer etching of tungsten and other metals
US9984858B2 (en) 2015-09-04 2018-05-29 Lam Research Corporation ALE smoothness: in and outside semiconductor industry
US10121655B2 (en) 2015-11-20 2018-11-06 Applied Materials, Inc. Lateral plasma/radical source
US10658487B2 (en) * 2015-12-09 2020-05-19 Intel Corporation Semiconductor devices having ruthenium phosphorus thin films
US10727073B2 (en) 2016-02-04 2020-07-28 Lam Research Corporation Atomic layer etching 3D structures: Si and SiGe and Ge smoothness on horizontal and vertical surfaces
US10229837B2 (en) 2016-02-04 2019-03-12 Lam Research Corporation Control of directionality in atomic layer etching
US9991128B2 (en) 2016-02-05 2018-06-05 Lam Research Corporation Atomic layer etching in continuous plasma
US10269566B2 (en) 2016-04-29 2019-04-23 Lam Research Corporation Etching substrates using ale and selective deposition
US9837312B1 (en) * 2016-07-22 2017-12-05 Lam Research Corporation Atomic layer etching for enhanced bottom-up feature fill
US10566212B2 (en) 2016-12-19 2020-02-18 Lam Research Corporation Designer atomic layer etching
US10103056B2 (en) * 2017-03-08 2018-10-16 Lam Research Corporation Methods for wet metal seed deposition for bottom up gapfill of features
US10892186B2 (en) 2017-10-14 2021-01-12 Applied Materials, Inc. Integration of ALD copper with high temperature PVD copper deposition for BEOL interconnect
CN111937122A (zh) 2018-03-30 2020-11-13 朗姆研究公司 难熔金属和其他高表面结合能材料的原子层蚀刻和平滑化
CN111834331B (zh) * 2019-04-16 2022-09-13 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
US11152325B2 (en) * 2019-08-22 2021-10-19 Cree, Inc. Contact and die attach metallization for silicon carbide based devices and related methods of sputtering eutectic alloys
CN110690166B (zh) * 2019-10-31 2022-03-18 上海华力集成电路制造有限公司 接触孔结构的形成方法及该接触孔结构
CN110752183A (zh) * 2019-10-31 2020-02-04 上海华力集成电路制造有限公司 接触孔结构的形成方法及该接触孔结构

Family Cites Families (74)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4851895A (en) 1985-05-06 1989-07-25 American Telephone And Telegraph Company, At&T Bell Laboratories Metallization for integrated devices
US4929468A (en) 1988-03-18 1990-05-29 The United States Of America As Represented By The United States Department Of Energy Formation of amorphous metal alloys by chemical vapor deposition
US4938999A (en) 1988-07-11 1990-07-03 Jenkin William C Process for coating a metal substrate by chemical vapor deposition using a metal carbonyl
US5171610A (en) 1990-08-28 1992-12-15 The Regents Of The University Of Calif. Low temperature photochemical vapor deposition of alloy and mixed metal oxide films
US5314727A (en) 1992-07-28 1994-05-24 Minnesota Mining & Mfg. Co./Regents Of The University Of Minnesota Chemical vapor deposition of iron, ruthenium, and osmium
US5359787A (en) 1993-04-16 1994-11-01 Air Products And Chemicals, Inc. High purity bulk chemical delivery system
JPH1064902A (ja) 1996-07-12 1998-03-06 Applied Materials Inc アルミニウム材料の成膜方法及び成膜装置
CA2206217C (en) 1997-05-27 2003-01-07 Miroslav Milinkovic Nickel carbonyl vapour deposition process
US6077780A (en) 1997-12-03 2000-06-20 Advanced Micro Devices, Inc. Method for filling high aspect ratio openings of an integrated circuit to minimize electromigration failure
US6287435B1 (en) 1998-05-06 2001-09-11 Tokyo Electron Limited Method and apparatus for ionized physical vapor deposition
US6063705A (en) 1998-08-27 2000-05-16 Micron Technology, Inc. Precursor chemistries for chemical vapor deposition of ruthenium and ruthenium oxide
US6074945A (en) 1998-08-27 2000-06-13 Micron Technology, Inc. Methods for preparing ruthenium metal films
CA2307036C (en) 1998-11-03 2003-05-27 Chemical Vapour Deposition Systems Inc. Nickel carbonyl vapour deposition apparatus and process
US6242349B1 (en) 1998-12-09 2001-06-05 Advanced Micro Devices, Inc. Method of forming copper/copper alloy interconnection with reduced electromigration
US6232230B1 (en) 1999-01-05 2001-05-15 Advanced Micro Devices, Inc. Semiconductor interconnect interface processing by high temperature deposition
US6319832B1 (en) 1999-02-19 2001-11-20 Micron Technology, Inc. Methods of making semiconductor devices
US6627542B1 (en) 1999-07-12 2003-09-30 Applied Materials, Inc. Continuous, non-agglomerated adhesion of a seed layer to a barrier layer
JP2001144089A (ja) * 1999-11-11 2001-05-25 Sony Corp 半導体装置の製造方法
US6399486B1 (en) 1999-11-22 2002-06-04 Taiwan Semiconductor Manufacturing Company Method of improved copper gap fill
US6303809B1 (en) 1999-12-10 2001-10-16 Yun Chi Organometallic ruthenium and osmium source reagents for chemical vapor deposition
JP2002053971A (ja) * 2000-08-03 2002-02-19 Sony Corp めっき方法及びめっき構造、並びに半導体装置の製造方法及び半導体装置
US6440495B1 (en) 2000-08-03 2002-08-27 Applied Materials, Inc. Chemical vapor deposition of ruthenium films for metal electrode applications
JP2002076000A (ja) * 2000-09-05 2002-03-15 Sony Corp 半導体装置の製造方法
US6444263B1 (en) 2000-09-15 2002-09-03 Cvc Products, Inc. Method of chemical-vapor deposition of a material
US6508919B1 (en) 2000-11-28 2003-01-21 Tokyo Electron Limited Optimized liners for dual damascene metal wiring
US6440854B1 (en) 2001-02-02 2002-08-27 Novellus Systems, Inc. Anti-agglomeration of copper seed layers in integrated circuit metalization
JP4065670B2 (ja) * 2001-08-09 2008-03-26 株式会社ルネサステクノロジ 半導体集積回路装置の製造方法
KR100727372B1 (ko) 2001-09-12 2007-06-12 토소가부시키가이샤 루테늄착체, 그 제조방법 및 박막의 제조방법
US6420583B1 (en) 2001-09-27 2002-07-16 Praxair Technology, Inc Methods of synthesizing ruthenium and osmium compounds
KR100805843B1 (ko) * 2001-12-28 2008-02-21 에이에스엠지니텍코리아 주식회사 구리 배선 형성방법, 그에 따라 제조된 반도체 소자 및구리 배선 형성 시스템
US6713373B1 (en) 2002-02-05 2004-03-30 Novellus Systems, Inc. Method for obtaining adhesion for device manufacture
US7294567B2 (en) 2002-03-11 2007-11-13 Micron Technology, Inc. Semiconductor contact device and method
US7115498B1 (en) 2002-04-16 2006-10-03 Advanced Micro Devices, Inc. Method of ultra-low energy ion implantation to form alloy layers in copper
US7264846B2 (en) 2002-06-04 2007-09-04 Applied Materials, Inc. Ruthenium layer formation for copper film deposition
US7910165B2 (en) 2002-06-04 2011-03-22 Applied Materials, Inc. Ruthenium layer formation for copper film deposition
DE10225041B4 (de) 2002-06-06 2014-05-08 Varta Microbattery Gmbh Galvanisches Element
KR100482180B1 (ko) 2002-12-16 2005-04-14 동부아남반도체 주식회사 반도체 소자 제조방법
US6989321B2 (en) 2003-09-30 2006-01-24 Tokyo Electron Limited Low-pressure deposition of metal layers from metal-carbonyl precursors
US7078341B2 (en) 2003-09-30 2006-07-18 Tokyo Electron Limited Method of depositing metal layers from metal-carbonyl precursors
US7107998B2 (en) 2003-10-16 2006-09-19 Novellus Systems, Inc. Method for preventing and cleaning ruthenium-containing deposits in a CVD apparatus
JP4154729B2 (ja) * 2003-11-12 2008-09-24 Ｊｓｒ株式会社 導電性積層膜およびその導電性積層膜形成方法
US20050110142A1 (en) 2003-11-26 2005-05-26 Lane Michael W. Diffusion barriers formed by low temperature deposition
US7285308B2 (en) 2004-02-23 2007-10-23 Advanced Technology Materials, Inc. Chemical vapor deposition of high conductivity, adherent thin films of ruthenium
JP3792239B2 (ja) * 2004-08-02 2006-07-05 株式会社ルネサステクノロジ 半導体集積回路装置の製造方法
US7476618B2 (en) * 2004-10-26 2009-01-13 Asm Japan K.K. Selective formation of metal layers in an integrated circuit
JP2006128288A (ja) 2004-10-27 2006-05-18 Tokyo Electron Ltd 成膜方法、半導体装置の製造方法、半導体装置、プログラムおよび記録媒体
US7279421B2 (en) 2004-11-23 2007-10-09 Tokyo Electron Limited Method and deposition system for increasing deposition rates of metal layers from metal-carbonyl precursors
US7270848B2 (en) 2004-11-23 2007-09-18 Tokyo Electron Limited Method for increasing deposition rates of metal layers from metal-carbonyl precursors
US7638002B2 (en) 2004-11-29 2009-12-29 Tokyo Electron Limited Multi-tray film precursor evaporation system and thin film deposition system incorporating same
US20060113675A1 (en) 2004-12-01 2006-06-01 Chung-Liang Chang Barrier material and process for Cu interconnect
JP2006179599A (ja) 2004-12-21 2006-07-06 Toshiba Corp 半導体装置およびその製造方法
US20060240187A1 (en) 2005-01-27 2006-10-26 Applied Materials, Inc. Deposition of an intermediate catalytic layer on a barrier layer for copper metallization
US7265048B2 (en) 2005-03-01 2007-09-04 Applied Materials, Inc. Reduction of copper dewetting by transition metal deposition
JP4889227B2 (ja) * 2005-03-23 2012-03-07 東京エレクトロン株式会社 基板処理方法および成膜方法
US7288479B2 (en) * 2005-03-31 2007-10-30 Tokyo Electron Limited Method for forming a barrier/seed layer for copper metallization
US7396766B2 (en) 2005-03-31 2008-07-08 Tokyo Electron Limited Low-temperature chemical vapor deposition of low-resistivity ruthenium layers
US20070059502A1 (en) * 2005-05-05 2007-03-15 Applied Materials, Inc. Integrated process for sputter deposition of a conductive barrier layer, especially an alloy of ruthenium and tantalum, underlying copper or copper alloy seed layer
US7396755B2 (en) 2005-05-11 2008-07-08 Texas Instruments Incorporated Process and integration scheme for a high sidewall coverage ultra-thin metal seed layer
US7402519B2 (en) 2005-06-03 2008-07-22 Intel Corporation Interconnects having sealing structures to enable selective metal capping layers
US7713876B2 (en) 2005-09-28 2010-05-11 Tokyo Electron Limited Method for integrating a ruthenium layer with bulk copper in copper metallization
US20070099422A1 (en) * 2005-10-28 2007-05-03 Kapila Wijekoon Process for electroless copper deposition
KR100729933B1 (ko) 2005-12-19 2007-06-18 동부일렉트로닉스 주식회사 구리 시드층의 증착 온도 측정 방법 및 이를 이용한 구리층형성 방법
US20070237895A1 (en) 2006-03-30 2007-10-11 Tokyo Electron Limited Method and system for initiating a deposition process utilizing a metal carbonyl precursor
US7439624B2 (en) 2006-05-18 2008-10-21 International Business Machines Corporation Enhanced mechanical strength via contacts
TW200743676A (en) 2006-05-30 2007-12-01 Jinn P Chu Copper seed layer for barrier-free metallization and the method for making the same
US7694413B2 (en) 2006-06-30 2010-04-13 Intel Corporation Method of making a bottomless via
JP2008016697A (ja) * 2006-07-07 2008-01-24 Renesas Technology Corp 半導体装置の製造方法
US20080081464A1 (en) 2006-09-29 2008-04-03 Tokyo Electron Limited Method of integrated substrated processing using a hot filament hydrogen radical souce
US20080190760A1 (en) * 2007-02-08 2008-08-14 Applied Materials, Inc. Resputtered copper seed layer
US7659204B2 (en) 2007-03-26 2010-02-09 Applied Materials, Inc. Oxidized barrier layer
US20080264774A1 (en) 2007-04-25 2008-10-30 Semitool, Inc. Method for electrochemically depositing metal onto a microelectronic workpiece
US7592257B2 (en) 2007-05-14 2009-09-22 Tokyo Electron Limited Semiconductor contact structure containing an oxidation-resistant diffusion barrier and method of forming
US7704879B2 (en) 2007-09-27 2010-04-27 Tokyo Electron Limited Method of forming low-resistivity recessed features in copper metallization
US7772110B2 (en) 2007-09-28 2010-08-10 Tokyo Electron Limited Electrical contacts for integrated circuits and methods of forming using gas cluster ion beam processing

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