JP5691550B2 - 半導体装置 - Google Patents
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- Insulated Gate Type Field-Effect Transistor (AREA)
Description
本発明の実施例1は、スーパージャンクション構造を有する電界効果トランジスタ(FET:field effect transistor)を半導体素子として、この半導体素子を複数備えた半導体装置に本発明を適用した例を説明するものである。ここで、図3に示す平面図はp型ベース領域及び電界緩和領域の平面形状を理解し易くするために特徴的な構成を抽出して図面化したものであり、この説明において特に関係のない構成は省略されている。
図1乃至図3に示すように、実施例1に係る半導体装置1は、中央部に配設されたセル領域2と、セル領域2の周囲に配設された外周領域3と、外周領域3の周囲であって最外周に配設された等電位リング領域4とを有する。
セル領域2はスーパージャンクション構造を有する複数の半導体素子(FET)6を形成した領域である。
外周領域3はセル領域2の外周を囲むように形成されている。この外周領域3は耐圧を向上する機能を有する。図1及び図3に示すように、第1方向(X方向)及び第2方向(Y方向)に沿って配設される外周領域3、すなわち方形形状を有するセル領域2の各辺に沿って配設される外周領域3は、基板11と、n−型ドリフト領域12と、複数のp−型柱状耐圧向上領域23n(n=1、2、…)と、p型電界緩和領域24n(n=1、2、…)と、絶縁膜27とを備えている。p−型柱状耐圧向上領域23nは請求項に係る第2柱状領域に相当する。なお、外周領域3の構成要素において、セル領域2の構成要素と同等の機能を有する構成要素又は同一構成要素には同一符号を付け、重複する構成要素の説明は省略する。
なお、ここでいう幅Wnとは、外周領域3の内側から外側に向かう方向においてp型電界緩和領域24nの一端(n−型ドリフト領域12とのpn接合面)からそれに対向する他端(n−型ドリフト領域12とのpn接合面)までの寸法である。例えば、「幅W1×0.9=幅W2」、「幅W2×0.9=幅W3」になるように、10%毎に寸法が減少するように幅Wnが設定されている。これにより、外周領域3の内側の1つのp型電界緩和領域24nと外側に隣接する他の1つのp型電界緩和領域24n+1との間隔Sn(n=1、2、…)は、内側から外側に近づくに連れて徐々に大きくなる。すなわち、間隔Snは下記式(2)の通り表すことができる。
p型電界緩和領域24nの深さは内側から外側に向かうに従って徐々に浅くなるように形成されている。各々のp型電界緩和領域24nの不純物濃度はすべて略等しくなるように形成されている。
前述の図1及び図3に示す半導体装置1の動作は以下の通りである。
セル領域2のコーナー領域において外周を囲む外周領域3は、基本的にはセル領域2の各辺に沿って配列された外周領域3の構造と同様の構造を備えているが、更に耐圧を向上する構造を備えている。図2及び図3に示すように、第1方向(X方向)と第2方向(Y方向)とが交差するコーナー領域に配設される外周領域3、すなわち方形形状を有するセル領域2のコーナー領域に配設される外周領域3は、それ以外の外周領域3と同様に、基板11と、n−型ドリフト領域12と、複数のp−型柱状領域23n(n=1、2、…)と、p型電界緩和領域24n(n=1、2、…)と、絶縁膜27とを備えている。
また、これにより、外周領域3の内側の1つのp型電界緩和領域24nと外側に隣接する他の1つのp型電界緩和領域24n+1との間隔Sn(n=1、2、…)は内側から外側に近づくに連れて徐々に大きくなる。すなわち、間隔Snは下記式(4)の通り表すことができる。
p型電界緩和領域24nの深さは、幅Wnと同様に、2列目と3列目、4列目と5列目はそれぞれ同一幅寸法であるが、全体的に見て内側から外側に向かう従って徐々に浅くなるように形成されている。各々のp型電界緩和領域24nの不純物濃度はすべて略等しくなるように形成されている。
前述の図1及び図3に示す半導体装置1の動作において、半導体素子6がオン状態になる場合の動作は、前述の(3)項において説明した半導体素子6がオン状態になる動作と同一である。
上述した実施例1に係る半導体装置1の製造方法は以下の通りである。まず、図4に示すように、第1層目のn−型ドリフト領域層35aが基板11の主面11aにエピタキシャル成長法を用いて形成される。
実施例1に係る半導体装置1においては、以下の効果が得られる。まず、実施例1に係る半導体装置1においては、外周領域3のp型電界緩和領域24nの幅Wnが外周領域3の内側から外側に近づくに連れて小さくなるように構成されている。半導体装置1に逆方向の電圧が印加された場合、セル領域2の各辺に沿って配設された外周領域3に生じる空乏層は外周領域3の最も外側のp−型柱状領域234の外側まで広がり、かつ空乏層の厚みは外周領域3の内側から外側に近づくに連れて緩やかに小さくなる。従って、半導体装置1においては、電界を緩和して電界集中を抑制することができるので、逆方向の電圧が印加されても、セル領域2及び外周領域3においてリーク電流を抑制することができる。この結果、半導体装置1の耐圧を向上することができる。
次に、前述の実施例1に係る半導体装置1の効果を実証するために実施した電位分布のシミュレーションの実証結果は以下の通りである。
次に、前述の実施例1に係る半導体装置1の効果を実証するために実施した耐圧測定結果は以下の通りである。
本発明の実施例2は、前述の実施例1に係る半導体装置1において、外周領域3のp型電界緩和領域24nの形状を変えた例を説明するものである。
以上、実施例1及び実施例2を用いて本発明を詳細に説明したが、本発明は本明細書中に説明した上記実施例に限定されるものではない。本発明の技術的範囲は、特許請求の範囲の記載及び特許請求の範囲の記載と均等の範囲により決定されるものである。以下、上記実施例の一部を変更した変形例について説明する。
2…セル領域
3…外周領域
4…等電位リング領域
6…半導体素子
7…半導体基体
7a、11a、11b…主面
11…基板
12…n−型ドリフト領域
13…p−型柱状領域
14…p型ベース領域
15…n型ソース領域
16…ゲート電極
17…ゲート絶縁膜
18…ソース電極
19…ドレイン電極
23n…p−型柱状領域
24n…p型電界緩和領域
27…絶縁膜
31…リング電極
35a〜35g…n型ドリフト領域層
36、38、39…レジスト膜
36a、38a、39a…開口部
37a〜37f…p型不純物領域
D…距離
Sn…間隔
Wn…幅
Claims (5)
- 半導体素子が形成されるセル領域と、
前記セル領域の外周に形成された外周領域と、
前記セル領域及び前記外周領域に形成された第1導電型の第1導電型領域と、
前記セル領域の前記第1導電型領域に形成され、第1方向及びそれと交差する第2方向に配列された第2導電型の複数の第1柱状領域と、
前記外周領域の前記第1導電型領域に形成され、前記第1方向及び前記第2方向に配列された第2導電型の複数の第2柱状領域と、
前記第2柱状領域の上部にそれぞれ形成された第2導電型の複数の電界緩和領域と、を備え、
互いに隣接する前記第1柱状領域の中心間距離がすべて等しく、各々の前記第1柱状領域の深さ、不純物濃度及び幅がすべて等しく、
互いに隣接する前記第2柱状領域の中心間距離がすべて等しく且つ前記第1柱状領域の中心間距離と同一であり、各々の前記第2柱状領域の深さ、不純物濃度及び幅がすべて等しく且つ前記第1柱状領域と同一であり、
前記電界緩和領域とそれに隣接する他の前記電界緩和領域との間隔が前記外周領域の内側よりも外側において大きいとともに、前記第1方向及び前記第2方向に沿って配列された前記電界緩和領域の前記内側から前記外側に向かって配列される個数に対して、前記第1方向と前記第2方向とが交わるコーナー領域に配列される前記電界緩和領域の前記内側から前記外側に向かって配列される個数が多いことを特徴とする半導体装置。 - 前記外周領域において、前記電界緩和領域と隣接する他の前記電界緩和領域との間隔は、前記内側から前記外側に近づくに連れて徐々に大きくなることを特徴とする請求項1に記載の半導体装置。
- 前記外周領域において、前記電界緩和領域の幅は、前記内側から前記外側に近づくに連れて徐々に小さくなることを特徴とする請求項1又は請求項2に記載の半導体装置。
- 前記外周領域において、前記電界緩和領域の深さは、前記内側から前記外側に近づくに連れて徐々に浅くなることを特徴とする請求項1乃至請求項3のいずれかに記載の半導体装置。
- 前記外周領域において、前記第1方向及び前記第2方向に沿って配列される電界緩和領域、前記コーナー領域に配列される電界緩和領域は、2以上連結され、ストライプ形状を有することを特徴とする請求項1乃至請求項4のいずれかに記載の半導体装置。
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