JP5672771B2 - 半導体光素子及びその製造方法 - Google Patents

Description

本発明は、半導体光素子とその製造方法に関する。

近年の通信容量の急激な増加により、高機能で安価な通信用光源が求められている。そうした中で、半導体レーザと光変調器、半導体光増幅器、光合波器などをモノリシックに集積した光集積素子は、同一基板上に形成した半導体パッシブ導波路で個々の機能素子を接続できるため、高度な位置合わせが要求される光学部品の接続を減らすことができ、小型で低コストの通信用光源として有望である。このような光集積素子の導波路パターンは斜めや曲線からなるパターンを含んでいる。たとえば、図１（Ａ）に示すように、半導体レーザ１０１から延びる光変調器１０３は、基板上で［０１１］方向から［０−１１］方向に湾曲している。

斜めや曲線からなるパターンを埋め込む場合、通常の埋め込み成長技術では異常成長が生じ、図１（Ｂ）に示すように、導波路メサ１０３Ｍの上部への数μｍの突起状の被り成長１０７が発生する。これは、導波路メサ１０３Ｍの延伸方向が［０１１］方向成分以外の［０−１１］方向成分を有するため、導波路メサ１０３Ｍの上端部で（１１１）Ａ面方向への埋め込み層１０６の成長が生じ、導波路メサ１０３Ｍの上部へ被るように成長するためである。被り成長１０７は、製造プロセスでの電極途切れやパターニング不良を引き起こす障害となり、素子の製造が極めて困難になる。

被り成長を抑制しつつ斜めや曲線成分を含む積層構造体（例えば導波路メサ）を埋め込む技術として、埋め込み層１０６の原料の他に塩素を添加して埋め込み成長を行う技術が知られている（たとえば、特許文献１参照）。この技術は、横方向の成長が支配的な成長モードにすることで異常成長を抑制するものである。この技術を用いると、図１（Ｃ）のような埋め込み形状が得られる。

特開２００５−２２３３００号公報

しかしながら、本願の発明者は、メサ側壁から横方向への成長が支配的な成長モードとする手法を採用した場合、新たな課題が生じることを見出した。すなわち、図２（Ａ）及び図２（Ｂ）に示すように、横方向への成長が支配的な成長モードでは、異常成長の原因となる（１１１）Ａ面方向の成長は抑制できるが、ウェハ底面での（１００）面方向の成長をも抑制してしまう。そのため、ウェハ１１０の底面に埋め込み層１０６が堆積されずに原料が表面を拡散し、ウェハ底面に存在する意図せずに形成された微妙な凹凸やステップを核として横方向への成長が開始する。その結果、ウェハ１１０の底面に島状の成長部（凹凸）１０９が形成され、バックグラウンドのモホロジィが悪くなる。

このようなバックグラウンド荒れは、結晶欠陥やゴミに起因する成長不良の荒れと区別がつきにくい。製造途中でウェハの品質を簡便にチェックする外観検査では、結晶欠陥やゴミ起因による成長不良と、単なるバックグラウンド荒れとを区別して検査できない。そのため、成長不良の有無を別途精密な検査で調べる必要があり、製造コストが増大する。

そこで、本発明は、斜めや曲線など、[０１１]方向成分以外の方向成分を含んで延設された積層構造体を有する半導体光素子において、埋め込み層の被り成長を抑制しつつ、ウェハ底面のバックグラウンド荒れを抑制する構成及び手法を提供することを課題とする。

上記の課題を解決するために、本発明の第１の側面では、半導体光素子を提供する。半導体光素子は、
（１００）面を主面とする半導体基板上で［０１１］方向成分以外の方向成分を含んで延設されたメサ状の積層構造体と、
前記積層構造体の両側の前記半導体基板上に配置される複数の突起と、
前記前記積層構造体の両側面及び前記複数の突起の間を埋め込む埋め込み層と、
を有し、前記埋め込み層は、前記積層構造体の両側面に位置する第１埋込部と、前記突起と突起の間を埋め込む第２埋込部とを含み、前記第１埋込層の断面積（又は堆積量）と、前記第２埋込部の断面積（又は堆積量）は等しい。

第２の側面では、半導体光素子の製造方法を提供する。半導体光素子の製造方法は、
（Ａ） （１００）面を主面とする半導体基板上に、光素子を形成するための複数の層を成膜し、
（Ｂ） 前記複数の層が成膜された基板を加工して、［０１１］方向成分以外の方向成分を含むメサ状の積層構造体と、前記積層構造体の両側に位置し前記積層構造体と異なる高さを有する複数の突起を、同時に形成し、
（Ｃ） 前記積層構造体と前記複数の突起を、（１００）面方向の成長速度よりも横方向の成長速度が速い成長モードで埋め込む
工程を含む。

光半導体素子が、斜めや曲線など、［０１１］方向成分以外の方向成分を含んで延設された積層構造体を有する場合でも、積層構造体を埋め込む埋め込み層の被り成長を抑制しつつ、ウェハ底面の島状の凹凸の発生を抑えることができる。これにより、簡便な外観検査で、結晶欠陥やゴミ起因によるウェハの成長不良を判断して適切なウェハの選別が可能となる。従来と同等の製造コストで複雑なパターンを含む光集積素子の検査、製造が可能となる。

本発明の背景技術を説明するための概略図である。 本発明が解決しようとする課題を説明するための図である。 一実施形態による半導体光素子の概略断面図である。 実施例１の半導体光集積素子の製造工程図である。 実施例１の半導体光集積素子の製造工程図である。 実施例１の半導体光集積素子の製造工程図である。 実施例１の半導体光集積素子の製造工程図である。 実施例１の半導体光集積素子の製造工程図である。 実施例１の半導体光集積素子の製造工程図である。 実施例２の半導体光集積素子の製造工程図であり、図６に引き続く工程を示す図である。 実施例２の半導体光集積素子の製造工程図である。 実施例２の半導体光集積素子の製造工程図である。 実施例２の半導体光集積素子の製造工程図である。 実施例２の半導体光集積素子の製造工程図である。

図３（Ａ）は、本発明の実施形態による半導体光素子１の構成を、［０１１］方向から見たときの概略断面図で表わした図である。半導体光素子１は、（１００）面を主面とする半導体基板１１上で、［０−１１］方向の成分を含む方向に延設された積層構造体１３を有する。積層構造体１３は、たとえばメサ形状の導波路であり、図３の説明においてはこれを「導波路メサ１３」と称する。半導体光素子１はまた、半導体基板１１上の導波路メサ１３の両側に配置される複数の突起１２を有する。突起１２は、後述するように帯状（ストライプ状）の突起であっても、チェッカーボード状に配置された島状の突起であってもよい。

導波路メサ１３は、埋め込み層２０により埋め込まれている。埋め込み層２０は、導波路メサ１３の両側の側面に位置する第１埋込部１５と、突起１２の間を埋め込む第２埋込部１６とを含む。第１埋込部１５は、導波路メサ１３の上面にほぼ揃う平坦な埋込面１５ａと、埋込面１５ａから膜厚が減少する方向に傾斜する傾斜面１５ｂとを有する。第２埋込部は第１埋込部１５の傾斜面１５ｂから連続する平坦な底面１６ａを有する。

埋め込み層２０は、原料ガスに有機塩素系の原料を添加して形成されているため、横方向への成長が支配的なモードで成長している。これを考慮して、導波路メサ１３の両側に配置される突起１２の間隔と高さは、図３（Ｂ）を参照して、次の関係を満たすように設定されている。すなわち、（突起１２の高さｈ２）と（突起１２の間隔ｄ）の積は、（導波路メサ１３の高さｈ１）と（導波路メサ１３の両側面を覆う平坦な埋込面１５ａの幅Ｗａの和Ｗ＝Ｗａ＋Ｗａ）の積とほぼ等しくなるように設定されている。換言すると、両側の第１埋込部１５の断面積（又は堆積量）の和と、第２埋込部の断面積（又は堆積量）がほぼ等しくなる関係にある。

導波路メサ１３の両側の基板面上に、導波路メサ１３と高さの異なる突起１２を複数形成しておくことにより、埋め込み層２０の第１埋込部１５の傾斜面１５ｂから連続する第２埋込部１５を、凹凸のない平坦な面１６ａとすることができる。これは、横方向への成長が支配的な成長モードにおいては、原料が基板上の意図しない微細な凹凸でアトランダムに成長してバックグラウンド荒れの原因となっていたところ、本実施形態では、ウェハ底面に所定の高さ、間隔であらかじめ形成した突起１２の側面に原料を成長させることによって、好ましくない島状の成長を抑制することができるからである。特に、突起１２の高さｈ２と配置間隔ｄを、
ｈ２×ｄ≒（導波路メサ１３の高さｈ１）×（メサ両側壁の平坦な埋込面１５ａの幅Ｗ＝Ｗａ＋Ｗａ）
となるように設定することで、導波路メサ１３の両側の側面に位置する第１埋込部１５の堆積量と、突起１２間の第２埋込部１６の堆積量がほぼ等しくなるため、突起１２間に平坦な底面１６ａを得ることができる。

図４〜図９は、実施例１による光集積素子の作製工程を示す図である。このうち、図４〜図６は、基板を［０１−１］方向から見たときの概略断面図、図７〜図９が、基板を［０１１］方向から見たときの概略断面図である。実施例１では、半導体光集積素子の第１機能素子としてレーザ素子を、第２機能素子として変調器素子を集積した変調器集積型レーザを作製する。

まず、図４に示すように、ＭＯＶＰＥ法により（１００）面を主面とするｎ型ＩｎＰ基板２１上に、ＤＦＢレーザを形成するための積層を形成する。ｎ型ＩｎＰ基板２１上に、厚さ０．３μｍのｎ−ＩｎＰクラッド層２２、厚さ０．１μｍのＩｎＧａＡｓＰ回折格子層、および厚さ０．０１μｍのｎ−ＩｎＰキャップ層（不図示）を形成する。ｎ−ＩｎＰキャップ層上に図示しないレジストを塗布し、ＥＢ露光、現像、エッチングにより、ピッチが２００ｎｍの回折格子２３Ｄをレーザ領域Ｌに形成する。回折格子２３Ｄの熱変形がない温度範囲において、回折格子２３Ｄをｎ−ＩｎＰにより埋め込み、厚さ０．１μｍのスペーサ層２５を形成する。続いて、全面に厚さ０．２μｍのｉ型ＡｌＧａＩｎＡｓ量子井戸活性層２７、及び厚さ０．１μｍのｐ−ＩｎＰクラッド層２８を積層する。この状態まで積層したならば、ｐ−ＩｎＰクラッド層２８上のレーザ領域Ｌに［１１０］方向に延伸する幅２０μｍ、長さ３００μｍのＳｉＯ_２マスクパターン２９を形成する。

次に、図５に示すように、エッチングによりＳｉＯ₂マスク２９に覆われていない領域Ｍのｐ−ＩｎＰクラッド層２８と、ｉ型ＡｌＧａＩｎＡｓ量子井戸活性層２７を除去する。これにより、変調器領域Ｍに段差が形成される。

次に、図６に示すように、ＭＯＣＶＤ法により、厚さ０．２μｍのｉ型ＡｌＧａＩｎＡｓ電界吸収層３１をバッドジョイント技術によりエピタキシャル成長し、さらに厚さ０．１μｍのｐ−ＩｎＰクラッド層３２を形成する。ｉ型ＡｌＧａＩｎＡｓ電界吸収層３１の組成は、ｉ型ＡｌＧａＩｎＡｓ量子井戸活性層２７の組成とは異なっており、それぞれの素子の機能を果たすために最適な組成が選択されている。ｉ型ＡｌＧａＩｎＡｓ量子井戸活性層２７とｉ型ＡｌＧａＩｎＡｓ電界吸収層３１とがバットジョイント接合されたエピ基板に対して、レーザ領域Ｌの上部のＳｉＯ_２マスク２９を除去し、再びＭＯＣＶＤ法により、厚さ１．５μｍのｐ−ＩｎＰクラッド層３３、ｐ−ＩｎＧａＡｓコンタクト層３４を順次形成する。これにより、図６に示す積層構造が出来上がる。図示の便宜上、ＩｎＧａＡｓＰ回折格子層２３、スペーサ層２５、及びｉ型ＡｌＧａＩｎＡｓバッドジョイント層２７／３１の積層部分をコア層３５と称する。

次に、図７（Ａ）及び図７（Ｂ）に示すように、レーザ領域Ｌおよび変調器領域Ｍを含む基板の上面に、パターニングにより、導波路ストライプマスクパターン４１と、その両側に平行に延びる突起用マスクパターン４２を、たとえばシリコン酸化膜（ＳｉＯ₂）で形成する。ここで、図７（Ａ）は図６の工程で積層されたエピ基板の上面図、図７（Ｂ）は図７（Ａ）のＢ−Ｂ’断面図である。図７（Ａ）からわかるように、延設されるＳｉＯ₂マスクパターンは［０−１１］方向成分（あるいは［０１−１］方向成分）を含む。導波路ストライプマスクパターン４１の幅ｗ１は２．７５μｍとする。突起用マスクパターン４２の幅ｗ２は０．２５μｍ、その間隔ｄは６０μｍとする。

次に、図８に示すように、ドライエッチングにより、例えば高さ３μｍとなる導波路ストライプメサ５０を形成する。このドライエッチング工程で、ＳｉＯ_２導波路ストライプマスクパターン４２の幅は０．７５μｍ後退して、２μｍ（幅ｗ３）となる。導波路ストライプマスクパターン４２の両側に形成されていた突起用マスクパターン４２は、その幅ｗ２を０．２５μｍと設定したことによって、ドライエッチング工程でマスク４１、４２に覆われていない領域が深さ１μｍまでエッチングされたときに、消失する。突起用マスク４２が消失した後は、エピ基板が均等なレートでエッチングされることとなる。したがって、導波路ストライプメサ５０が３μｍの高さになるようにエッチングが完了した時点で、基板２１の底面に突起用マスクパターン４２が転写されて、高さ１μｍの帯状の突起５２が形成される。

このように、突起用マスクパターン４２の幅ｗ２を、導波路ストライプマスクパターン４１の幅方向の後退量（図８の例では０．７５μｍ）よりも小さい値に設定することで、導波路ストライプメサ５０の形成と同時に、導波路ストライプメサ５０の両側に突起５２を一括形成することができる。従来と同じメサ形成工程で、基板２１に突起５２を同時に形成することができるので、プロセス効率の点で有利である。この方法では、導波路ストライプメサ５０と別工程で突起５２を形成する必要がないので、導波路メサの活性層が表面に露出した状態でのパターニングが不要となる。したがって、突起形成プロセスでの活性層へのダメージや汚染の影響を回避することができる点でも有利である。

次に、図９に示すように、Ｆｅなどの深い不純物準位を形成する元素がドープされた半絶縁性ＩｎＰ膜を堆積して、高抵抗埋め込み構造（ＳＩ−ＢＨ構造）の埋め込み層６０を形成する。埋め込み層６０は、導波路ストライプメサ５０の側面を覆う第１埋込部５５と、第１埋込部５５に連続して突起５２の間を埋める第２埋込部５６を含む。第１埋込部５５は、導波路ストライプメサ５０の上面とほぼ揃う平坦な埋込面５５ａと、導波路ストライプメサ５０から離れるにつれて膜厚が減少する傾斜面５５ｂとを有する。第２埋込部５６の表面は平坦面５６ａとなっている。

このような埋め込み層６０の形状は、たとえば、（４１１）Ｂ面の成長速度を急激に速めることで（１１１）Ａ面の成長速度を著しく抑制する成長条件を設定することで、実現可能である。具体的には、たとえば、塩素系原料を埋め込み材料と一緒に添加する、酸素を埋め込み材料と一緒に添加する、あるいは低温・高圧の埋め込み成長条件とする、などである。実施例１では、埋め込み層６０の原料の他に有機塩素系材料であるジクロロエチレンを添加する。

半絶縁性ＩｎＰ膜（埋め込み層）６０の成長量は、第１埋込部５５の平坦な埋め込み面（導波路ストライプメサ５０の上面とほぼ揃う面）５５ａの幅Ｗａが、片側１０μｍとなる量とする。ここで、導波路ストライプメサ５０の両側に形成された突起５２の高さｈ２と間隔ｄの関係は、図３（Ｂ）と関連して説明したように、ｈ２×ｄが、（導波路ストライプメサ５０の高さｈ１）×（メサ側壁の平坦な埋込面５５ａの両側の幅Ｗ＝Ｗａ＋Ｗａ）とほぼ等しくなる関係とする。これにより、第１埋込部５５の堆積量と、第２埋込部５６の堆積量が等しくなり、図９に示す平坦な底面５６ａが得られる。

次いで、図示はしないが、ｐ型ＩｎＧａＡｓコンタクト層３４（図６参照）のうち、導波箇所を除く領域上に、ＳｉＯ_２のような絶縁膜を厚さ０．６μｍ程度形成し、導波路箇所のレーザ領域Ｌにｐ型電極、基板裏面にｎ型電極を形成する。一方、変調器領域Ｍの導波路上にはｐ型電極を形成することにより、実施例１の光集積素子が完成する。この半導体光集積素子は、埋め込み層の被り成長が抑制され、かつウェハ底面の島状凹凸が低減された半導体光素子である。

次に、図１０〜図１４を参照して、実施例２の半導体光集積素子の構成および製造方法を説明する。実施例２では、実施例１の帯状の突起５２に代えて、チェッカーボード状に配置された島状の突起７２を形成する。なお、実施例２においても図６の積層構造を形成する工程までは実施例１と同じ工程であるため、その説明を省略し、以降の工程についてのみ述べることとする。

図１０（Ａ）及び図１０（Ｂ）に示すように、図６までの工程で作製したエピ基板の上部に、例えばＳｉＯ_２で所定のマスクパターンを形成する。図１０（Ａ）はエピ基板の上面図、図１０（Ｂ）は図１０（Ａ）のＣ−Ｃ’断面図である。このマスクパターンは、帯状マスク６１と、チェッカーボード状マスク６２とを含む。帯状マスク６１は、後述するように斜め又は湾曲した導波路ストライプメサを形成する土台領域を形成するためのマスクパターンである。帯状マスク６１の幅ｗ１は１００μｍとする。チェッカーボード状マスク６２の幅ｗ２を５μｍ、間隔を１２０μｍとする。

次に、図１１（Ａ）及びそのＤ−Ｄ’断面図である図１１（Ｂ）に示すように、マスク６１、６２で覆われていない領域を０．５μｍの深さとなるようにエッチングし、マスク６１、６２を除去する。これにより、帯状の突起領域６４と、チェッカーボード状の転写用突起６５がエピ基板に形成される。

次に、図１２（Ａ）及びそのＥ−Ｅ’断面図である図１２（Ｂ）に示すように、帯状の突起領域６４上に、パターニングにより導波路ストライプのためのマスクパターン６６を形成する。マスクパターン６６は、その延設される方向に［０−１１］方向成分を含む。

次に、図１３に示すように、マスクパターン６６を用いてドライエッチングにより、例えば高さ３μｍとなる導波路ストライプメサ７０を形成する。このドライエッチング工程で、エピ基板表面の突起領域６４と転写用突起６５がそのまま底面の形状に転写されるため、基板２１の底面に０．５μｍの突起７２が形成される。実施例２においても、エピ基板の表面にあらかじめ帯状突起領域６４と転写用突起６５を形成した後に導波路メサストライプメサ７０を形成し、底面に突起を転写する。導波路ストライプメサを形成した後に突起を形成する方法と異なり、導波路ストライプメサ７０の活性層又はコア層３５が表面に露出した状態でのパターニングが不要となるため、導波路ストライプメサ７０の両側に突起７２を形成するパターニング工程での活性層（コア層３５）へのダメージや汚染の影響を回避できる。

次に、図１４に示すように、Ｆｅなどの深い不純物準位を形成する元素をドープされた半絶縁性ＩｎＰ膜を堆積することにより、高抵抗埋め込み構造（ＳＩ−ＢＨ構造）の埋め込み膜８０を形成する。埋め込み層８０は、導波路ストライプメサ７０の側面を覆う第１埋込部７５と、第１埋込部７５に連続して突起７２の間を埋める第２埋込部７６を含む。第１埋込部７５は、導波路ストライプメサ７０の上面とほぼ揃う平坦な埋込面７５ａと、導波路ストライプメサ７０から離れるにつれて膜厚が減少する傾斜面７５ｂとを有する。第２埋込部７６の表面は平坦面７６ａとなっている。

このような埋め込み層８０の形状は、例えば（４１１）Ｂの成長速度を急激に速めることで（１１１）Ａ面の成長速度が著しく低下する成長条件（例えば、塩素系原料を埋め込み材料と一緒に添加する、酸素を埋め込み材料と一緒に添加する、あるいは低温・高圧の埋め込み成長条件とする等）を用いることで、導波路ストライプメサ７０に沿って、導波路ストライプメサ７０の上面に揃う平坦な埋め込み面７６ａから両側に末広がりに広がる平坦な埋め込み層８０が実現する。

実施例２では、半絶縁性ＩｎＰ膜の成長量を、導波路ストライプメサ７０の側面に位置する第１埋込部７５の上面の平坦な埋め込み面７５ａの幅が片側１０μｍとなる量で形成する。導波路ストライプメサ７０の両側の全面に形成された突起７２の高さｈ２と間隔ｄの関係は、図３（Ｂ）を参照して説明したのと同様に、
ｈ２×ｄ≒(導波路ストライプメサ７０の高さｈ１)×(第１埋込部上面の平坦面７５ａの両側の幅Ｗ＝Ｗａ＋Ｗａ)
を満たす関係となる。これにより、導波路ストライプメサ７０の側面に位置する第１埋込部７５の堆積量と、突起７２と突起７２の間の第２埋込部７６の堆積量とがほぼ等しくなるため、図１４に示すような平坦面７６ａが得られる。

次いで、図示はしないが、ｐ型ＩｎＧａＡｓ電極コンタクト層３４（図６参照）のうち、導波路箇所を除く領域上に、マスクとしてＳｉＯ_２等の絶縁膜を厚さ０．６μｍ程度形成し、導波路箇所のレーザ領域Ｌにはｐ型電極、基板裏面にはｎ型電極を形成し、導波路箇所の変調器領域Ｍにｐ型電極を形成することによって、実施例２の光集積素子が得られる。

以上、特定の実施例に基づいて説明してきたが、本発明はこれらの実施例に限定されるものでなく、種々の変更が可能である。光集積素子として、半導体レーザと変調器を集積した素子を例にとって説明したが、この例に限定されるものではなく、単体の半導体レーザ、光変調器、半導体光増幅器、光合波器でもよい。また、集積する光機能素子の種類も２つに限られるものではなく、３つ以上を集積した光集積素子に用いてもよい。量子井戸層としてＡｌＧａＩｎＡｓを用いた構造について説明しているが、ＩｎＧａＡｓＰ，ＡｌＧａＩｎＰ，ＩｎＧａＡｓ，ＩｎＧａＡｓＳｂなどの混晶半導体を用いても良い。半絶縁体の埋め込み層としてＦｅドープＩｎＰを例に挙げているが、例えばＲｕドープＩｎＰあるいはＴｉドープＩｎＰなどの半絶縁性半導体を使うことも可能である。また、埋め込み層の原料の他に添加する有機塩素系原料として、ジクロロエチレンを挙げているが、塩化エチル、塩化メチル、ジクロロエタン、ジクロロプロパンなどを用いても同様の効果を得ることができる。また、酸素を添加してもよい。

以上の説明に対し、以下の付記を提示する。
（付記１）
（１００）面を主面とする半導体基板上で［０１１］方向成分以外の方向成分を含んで延設されたメサ状の積層構造体と、
前記積層構造体の両側の前記半導体基板上に配置され、前記積層構造体と異なる高さを有する複数の突起と、
前記前記積層構造体の両側面及び前記複数の突起と突起の間を埋める埋め込み層と、
を有し、前記埋め込み層は、前記積層構造体の両側面に位置する第１埋込部と、前記突起と突起の間を埋め込む第２埋込部とを含み、前記第１埋込層の断面積又は堆積量と、前記第２埋込部の断面積又は堆積量は等しいことを特徴とする半導体光素子。
（付記２）
前記複数の突起は、所定の間隔で前記積層構造体と平行に延設されていることを特徴とする付記１に記載の半導体光集積素子。
（付記３）
前記複数の突起は、前記積層構造体の両側で、所定の間隔のチェッカーボーパターンに配置されていることを特徴とする付記１に記載の半導体光素子。
（付記４）
前記第１埋込部は、前記積層構造体の上面にほぼ揃う平坦な埋め込み面と、前記積層構造体から離れるにつれて膜厚が減少する傾斜面とを有し、前記第２埋込部は、前記傾斜面から連続して前記突起と突起の間に広がる平坦面を有することを特徴とする付記２又は３に記載の半導体光素子。
（付記５）
前記突起は、前記突起の高さをｈ２、前記突起の間隔をｄ、前記積層構造体の高さをｈ１、前記第１埋込部の平坦な埋め込み面の両片側の和をＷとしたときに、ｈ２×ｄが、ｈ１×Ｗとほぼ等しくなるように構成されることを特徴とする付記１〜４のいずれかに記載の半導体光素子。
（付記６）
前記積層構造体は、前記［０１１］方向成分の他に［０−１１］又は［０１−１］方向成分を含んで延設される導波路ストライプメサであることを特徴とする付記１〜５のいずれかに記載に半導体光素子。
（付記７）
（１００）面を主面とする半導体基板上に光素子を形成するための複数の層を成膜し、
前記複数の層が成膜された基板を加工して、［０１１］方向成分以外の方向成分を含むメサ状の積層構造体と、前記積層構造体の両側に位置し前記積層構造体と異なる高さを有する複数の突起を、同時に形成し、
前記積層構造体と前記複数の突起を、（１００）面方向の成長速度よりも横方向の成長速度が速い成長モードで埋め込む
工程を含むことを特徴とする半導体光素子の製造方法。
（付記８）
前記成膜された基板上に、第１の幅を有する帯状のマスクパターンと、前記帯状のマスクパターンの両側に配置され前記第１の幅よりも狭い第２の幅を有する突起用マスクパターンとを形成する工程をさらに含むことを特徴とする付記７に記載の半導体光素子の製造方法。
（付記９）
前記突起用マスクパターンの第２の幅を、前記加工により帯状のマスクパターンの第１の幅が幅方向に減少する量よりも小さい値に設定し、
前記基板の一度の加工により、前記積層構造体と前記複数の突起を同時に形成することを特徴とする付記８に記載の半導体光素子の製造方法。
（付記１０）
前記帯状のマスクパターン及び前記突起用マスクパターンを介して前記基板を加工して浅い段差を形成した後に、前記帯状のマスクパターンと前記突起用のマスクパターンを除去し、
前記帯状のマスクパターンを除去した領域に、前記積層構造体用のマスクパターンを形成する
工程をさらに含み、前記積層構造体用のマスクパターンを介して前記基板をさらに加工することによって、前記積層構造体と前記複数の突起を同時に形成することを特徴とする付記８に記載の半導体光素子の製造方法。
（付記１１）
前記突起用マスクパターンは、前記帯状のマスクパターンの両側に所定の間隔で前記帯状マスクパターンと平行に延びるように形成されることを特徴とする付記８又は９に記載の半導体光素子の製造方法。
（付記１２）
前記突起用マスクパターンは、前記帯状のマスクパターンの両側に所定の間隔でチェッカーボード状に形成されることを特徴とする付記８又は１０に記載の半導体光素子の製造方法。
（付記１３）
前記帯状のマスクパターン及び前記突起用マスクパターンは、シリコン酸化膜で形成されることを特徴とする付記８〜１２のいずれかに記載の半導体光素子の製造方法。

半導体光素子の構成及び製造プロセスに適用することができる。

１ 半導体光素子
１１、２１ 半導体基板
１２、５２、７２ 突起
１３ 積層体構造
１５、５５、７５ 第１埋込部
１５ａ、５５ａ、７５ａ 平坦な埋め込み面
１５ｂ、５５ｂ、７５ｂ 傾斜面
１６、５６、７６ 第２埋込部
１６ａ、５６ａ、７６ａ 平坦面
２０、６０．８０ 埋め込み層
４１、６６ 導波路ストライプマスクパターン
４２ 突起用マスクパターン
５０、７０ 導波路ストライプメサ
６１ 帯状マスク
６２ チェッカーボード状マスク
６４ 帯状の突起領域
６５ 転写用突起

Claims (6)

1. （１００）面を主面とする半導体基板上で［０１１］方向成分以外の方向成分を含んで延設されたメサ状の積層構造体と、
   前記積層構造体の両側の前記半導体基板上に配置され、前記積層構造体よりも低い高さを有する複数の突起と、
   前記積層構造体の両側面及び前記複数の突起と突起の間を埋める埋め込み層と、
   を有し、
   前記複数の突起は、所定の間隔で前記積層構造体と平行に配置され、
   前記埋め込み層は、前記積層構造体の各片側の側面に位置する第１埋込部と、前記突起と突起の間を埋め込む第２埋込部とを含み、
   前記第１埋込部は、前記積層構造体の上面にほぼ揃う平坦な埋め込み面と、前記積層構造体から離れるにつれて膜厚が減少する傾斜面とを有し、前記第２埋込部は、前記傾斜面から連続して前記突起と突起の間に位置し前記突起の高さに対応する膜厚を有する平坦面を有し、
   前記第１埋込部の断面積又は堆積量と、前記第２埋込部の断面積又は堆積量は等しいことを特徴とする半導体光素子。
2. 前記複数の突起は、前記積層構造体と平行に配置されるストライプまたはチェッカーボード状の突起であることを特徴とする請求項１に記載の半導体光素子。
3. 前記突起は、前記突起の高さをｈ２、前記突起の間隔をｄ、前記積層構造体の高さをｈ１、前記第１埋込部の平坦な埋め込み面の両片側の幅の和をＷとしたときに、ｈ２×ｄが、ｈ１×Ｗと等しくなるように構成されることを特徴とする請求項１に記載の半導体光素子。
4. （１００）面を主面とする半導体基板上に光素子を形成するための複数の層を成膜し、
   前記複数の層が成膜された基板上に、第１の幅を有する帯状のマスクパターンと、前記帯状のマスクパターンの両側に配置され前記第１の幅よりも狭い第２の幅を有する突起用マスクパターンとを形成し、
   前記帯状のマスクパターンと前記突起用マスクパターンを用いて前記複数の層が成膜された基板を加工して、［０１１］方向成分以外の方向成分を含むメサ状の積層構造体と、前記積層構造体の両側に位置し前記積層構造体よりも高さの低い複数の突起を、同時に形成し、
   前記積層構造体と前記複数の突起を、（１００）面に対して垂直な方向の成長速度よりも水平方向の成長速度が速い成長モードで埋め込んで、前記積層構造体の上面にほぼ揃う平坦な埋め込み面から膜厚が減少する傾斜面を有する第１埋込部と、前記傾斜面から連続して前記突起と突起の間に位置し前記突起の高さに対応する膜厚を有する第２埋込部とを形成する、
   ことを特徴とする半導体光素子の製造方法。
5. 前記突起用マスクパターンの第２の幅を、前記加工により前記帯状のマスクパターンの第１の幅が幅方向に減少する量よりも小さい値に設定し、
   前記基板の一度の加工により、前記積層構造体と前記複数の突起を同時に形成することを特徴とする請求項４に記載の半導体光素子の製造方法。
6. 前記帯状のマスクパターン及び前記突起用マスクパターンを介して前記基板を加工して浅い段差を形成した後に、前記帯状のマスクパターンと前記突起用のマスクパターンを除去し、
   前記帯状のマスクパターンを除去した領域に、前記積層構造体用のマスクパターンを形成する
   工程をさらに含み、前記積層構造体用のマスクパターンを介して前記基板をさらに加工することによって、前記積層構造体と前記複数の突起を同時に形成することを特徴とする請求項４に記載の半導体光素子の製造方法。