JP5655034B2

JP5655034B2 - D / A converter and A / D converter using the D / A converter

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Publication number: JP5655034B2
Application number: JP2012135011A
Authority: JP
Inventors: 中西　豊; 豊中西; 純弥中西
Original assignee: Asahi Kasei EMD Corp
Current assignee: Asahi Kasei EMD Corp
Priority date: 2012-06-14
Filing date: 2012-06-14
Publication date: 2015-01-14
Anticipated expiration: 2032-06-14
Also published as: JP2013258645A

Description

本発明は、Ｄ／Ａ変換器及びそのＤ／Ａ変換器を用いたＡ／Ｄ変換器に関し、より詳細には、チャージポンプ回路の出力電圧のノイズの影響を低減することができるＤ／Ａ変換器及びそのＤ／Ａ変換器を用いたＡ／Ｄ変換器に関する。 The present invention relates to a D / A converter and an A / D converter using the D / A converter, and more specifically, a D / A capable of reducing the influence of noise in the output voltage of a charge pump circuit. The present invention relates to a converter and an A / D converter using the D / A converter.

現在、電子機器に対する小型化の要求はますます強くなっている。プリント基板上の実装面積の削減や部品コストを抑えるため、電子機器に搭載される電子部品において、負電源電圧を生成するチャージポンプ回路を内蔵することによって、出力信号及び入力信号のＤＣカット用コンデンサを不要としたＤ／Ａ（デジタル／アナログ）変換器及びＡ／Ｄ（アナログ／デジタル）変換器がある。 Currently, there is an increasing demand for downsizing electronic devices. In order to reduce the mounting area on the printed circuit board and reduce the component cost, the electronic component mounted on the electronic device has a built-in charge pump circuit that generates a negative power supply voltage. There are D / A (digital / analog) converters and A / D (analog / digital) converters that do not need to be used.

チャージポンプ（Ｃｈａｒｇｅｐｕｍｐ）回路は、複数のコンデンサとスイッチで構成され入力電圧によってあるコンデンサ（フライングコンデンサともいう）を充電し、フライングコンデンサに蓄えられた電荷を別のコンデンサ（出力コンデンサともいう）に転送することにより、入力電圧を昇圧、降圧、もしくは極性反転した電圧を発生するための電子回路である。スイッチングによって電圧生成の動作をする電源生成回路としては、スイッチング電源、ＤＣＤＣコンバータ等もここでいうチャージポンプ回路に含まれる。 A charge pump circuit is composed of a plurality of capacitors and switches, charges a capacitor (also called a flying capacitor) by an input voltage, and charges stored in the flying capacitor to another capacitor (also called an output capacitor). It is an electronic circuit for generating a voltage obtained by boosting, stepping down, or inverting the input voltage by transferring. As the power generation circuit that performs voltage generation operation by switching, a switching power supply, a DCDC converter, and the like are also included in the charge pump circuit here.

Ｄ／Ａ変換器及びＡ／Ｄ変換器は、電子機器のオーディオの機能などに多く利用される電子部品であり、特に、ノイズ対策が必要とされる電子部品であるが、チャージポンプ回路は、このチャージポンプ回路内で充放電するコンデンサにスイッチング操作による急峻なオン／オフ電流が流れることによって、周期的なスイッチングノイズを発生することが知られている。 The D / A converter and the A / D converter are electronic components that are often used for audio functions of electronic devices, and in particular, are electronic components that require noise countermeasures. It is known that periodic switching noise is generated when a steep on / off current caused by a switching operation flows through a capacitor that is charged and discharged in the charge pump circuit.

Ａ／Ｄ変換器は、アナログ信号をデジタル信号に変換する電子回路で、Ａ／Ｄコンバータ（ＡＤＣ）ともいう。この逆がＤ／Ａ変換回路である。変換方式の一種として見た場合は、Ａ／Ｄ変換はパルス符号変調で、Ａ／Ｄ変換のような操作をより一般にはデジタイズという。
基本的なＡ／Ｄ変換の操作は、まず、サンプリング周波数で入力を標本化し、それを量子化することで行われる。標本化にともなう折り返し雑音は、重要な問題である。また、量子化にともなう量子化誤差による量子化雑音もある。Ａ／Ｄ変換の操作によって種々の型に分類されている。以下に、その代表的な例について説明する。 An A / D converter is an electronic circuit that converts an analog signal into a digital signal, and is also referred to as an A / D converter (ADC). The reverse is the D / A conversion circuit. When viewed as a kind of conversion method, A / D conversion is pulse code modulation, and an operation such as A / D conversion is more generally referred to as digitizing.
Basic A / D conversion operations are performed by first sampling an input at a sampling frequency and quantizing it. The aliasing noise associated with sampling is an important issue. There is also quantization noise due to quantization errors accompanying quantization. It is classified into various types according to the A / D conversion operation. Below, the typical example is demonstrated.

まず、逐次比較型及びパイプライン型は、比較器の他にＤ／Ａ変換器も用意し、入力とＤ／Ａ変換器の出力とを比較しながら１ｂｉｔずつ精度を上げていく。したがって、ｎｂｉｔの場合は、ｎ回の比較を行う必要があるが、比較器１つを用いてループ状にｎ回の操作を行う場合が逐次比較型である。つまり、Ａ／Ｄ変換器の一種で、一つのコンパレータ（比較器）で大小比較を何度も繰り返し実行する手法が逐次比較型である。この逐次比較型のＡ／Ｄ変換器は、コンパレータと逐次比較レジスタとＤ／Ａ変換器でと構成されている。回路構成はシンプルであるが、分解能を高めるほど比較回数が増えるため高速動作は苦手である。 First, in the successive approximation type and the pipeline type, a D / A converter is prepared in addition to the comparator, and the accuracy is increased by 1 bit while comparing the input and the output of the D / A converter. Therefore, in the case of nbit, it is necessary to perform comparison n times, but the case of performing the operation n times in a loop using one comparator is a sequential comparison type. That is, the successive approximation type is a type of A / D converter that repeatedly performs a magnitude comparison with a single comparator (comparator). This successive approximation type A / D converter includes a comparator, a successive approximation register, and a D / A converter. The circuit configuration is simple, but high speed operation is not good because the number of comparisons increases as the resolution increases.

これに対して、パイプライン処理のように、ｎ段階の回路構成で処理する場合がパイプラン型である。Ａ／Ｄ変換器の一種で、各ケタの判定用に１ビット〜１．５ビットといった低分解能のＡ／Ｄ変換回路を多段用意してパイプライン動作で行うことで，１クロックで複数の処理を進める。パイプラインの各ステージには，Ｄ／Ａ変換器とサブＡＤＣ（比較器）が集積されている。 On the other hand, the case of processing with an n-stage circuit configuration, such as pipeline processing, is a pipeline type. A type of A / D converter that uses multiple stages of low-resolution A / D conversion circuits, such as 1 to 1.5 bits, for each digit determination, and performs multiple processing in one clock. To proceed. In each stage of the pipeline, a D / A converter and a sub ADC (comparator) are integrated.

パイプライン型Ａ／Ｄ変換器では，各段で入力レベルの位置を判定する。「１」の場合は、その分だけ入力レベルを差し引いた後で増幅（１ビットの場合は２倍）し、次段で次のケタの値を判定する。このため常に演算増幅が必要になる。この演算増幅の精度が悪いと、後段のＡ／Ｄ変換の精度が悪化するため、オペアンプと負帰還回路を用いて精度を高めている。例えば、サンプル・ホールド回路と第１ステージのＤ／Ａ変換器で構成される初段は、１０ビット分解能であれば出力電圧の誤差の許容値が１／２^１０以下と非常に厳しい値が求められる。 In the pipeline type A / D converter, the position of the input level is determined at each stage. In the case of “1”, the input level is subtracted by that amount and then amplified (doubled in the case of 1 bit), and the next digit value is determined in the next stage. For this reason, operational amplification is always required. If the accuracy of the operational amplification is poor, the accuracy of the A / D conversion in the subsequent stage is deteriorated. Therefore, the accuracy is increased by using an operational amplifier and a negative feedback circuit. For example, sample and hold circuit and the first stage consists of D / A converter of the first stage, the error tolerance of the case when the output voltage at 10-bit resolution is required are very strict value and 1/2 ¹⁰ or less .

次に、ΔΣ（デルタ・シグマ）型は、アナログ信号をデジタル符号に変換する際に、高速で標本化した量子化雑音のパワースペクトル密度（ＰＳＤ）分布の形状を整形し、通過帯域のダイナミックレンジを向上させることによって、より小さな量子化語長数で符号化する回路形式全体を指す場合と、量子化雑音を整形する部分（ノイズシェーピング）を指す場合とがある。近年の半導体技術の発達や精度の必要なアナログ的な部分が少ないなどの点から音声処理用のＡ／Ｄ変換（ＡＤＣ）及びＤ／Ａ変換（ＤＡＣ）で多用されている。 Next, the ΔΣ (delta sigma) type shapes the shape of the power spectrum density (PSD) distribution of quantization noise sampled at high speed when converting an analog signal into a digital code, and the dynamic range of the passband. In some cases, the overall circuit format for encoding with a smaller number of quantized word lengths may be referred to, and the part for shaping the quantization noise (noise shaping). In recent years, it has been widely used in A / D conversion (ADC) and D / A conversion (DAC) for voice processing because of the development of semiconductor technology and few analog parts that require high accuracy.

図１は、従来のＤ／Ａ変換器（信号範囲；ＶＤＤ〜ＶＥＥ）を説明するための回路構成図で、下側参照信号Ｖｒｅｆ＿Ｌ（第２の参照信号）にチャージポンプ回路で生成した負電源電圧ＶＥＥを印加したＤ／Ａ変換器を説明するための回路構成図である。このＤ／Ａ変換器は、後述するサンプリング回路１６０と制御回路（クロック信号供給部）１５９とを備えており、サンプリング回路１６０の上側参照信号Ｖｒｅｆ＿Ｈ（第１の参照信号）には、電源電圧ＶＤＤを印加し、下側参照信号Ｖｒｅｆ＿Ｌ（第２の参照信号）には、チャージポンプ回路（図中に“ＣＰ”で示す）１７０で生成した負電源電圧ＶＥＥを印加している。 FIG. 1 is a circuit configuration diagram for explaining a conventional D / A converter (signal range; VDD to VEE). A negative power source generated by a charge pump circuit as a lower reference signal Vref_L (second reference signal). It is a circuit block diagram for demonstrating the D / A converter which applied the voltage VEE. This D / A converter includes a sampling circuit 160 and a control circuit (clock signal supply unit) 159, which will be described later, and the upper reference signal Vref_H (first reference signal) of the sampling circuit 160 includes a power supply voltage VDD. A negative power supply voltage VEE generated by a charge pump circuit (indicated by “CP” in the drawing) 170 is applied to the lower reference signal Vref_L (second reference signal).

例えば、ＶＥＥは（ＶＳＳ−ＶＤＤ）の電位で表される。サンプリング回路１６０において、キャパシタ１１１ｐには、スイッチ１５１ｐ〜１５５ｐによってサンプリングされた参照信号Ｖｒｅｆ＿Ｈ，Ｖｒｅｆ＿Ｌが加えられ、ＶＳＳ基準で電荷が蓄積される。キャパシタ１１１ｐに蓄積された電荷は、スイッチ１５１ｐ〜１５５ｐの切り替えにしたがって演算増幅器１５０１の反転入力端子に入力される。 For example, VEE is expressed by a potential of (VSS−VDD). In the sampling circuit 160, reference signals Vref_H and Vref_L sampled by the switches 151p to 155p are added to the capacitor 111p, and electric charges are accumulated on the basis of VSS. The electric charge accumulated in the capacitor 111p is input to the inverting input terminal of the operational amplifier 1501 in accordance with the switching of the switches 151p to 155p.

同様に、キャパシタ１１１ｎには、スイッチ１５１ｎ〜１５５ｎによってサンプリングされた参照信号Ｖｒｅｆ＿Ｈ，Ｖｒｅｆ＿Ｌが加えられ、接地電圧ＶＳＳ基準で電荷が蓄積される。キャパシタ１１１ｎに蓄積された電荷は、スイッチ１５１ｎ〜１５５ｎの切り替えにしたがって演算増幅器１５０１の非反転入力端子に入力される。演算増幅器１５０１は、反転入力端子と非反転入力端子とから入力された信号をアナログの出力信号Ｐｏｕｔ，Ｎｏｕｔとして出力する。 Similarly, reference signals Vref_H and Vref_L sampled by the switches 151n to 155n are added to the capacitor 111n, and charges are accumulated based on the ground voltage VSS. The electric charge accumulated in the capacitor 111n is input to the non-inverting input terminal of the operational amplifier 1501 in accordance with switching of the switches 151n to 155n. The operational amplifier 1501 outputs signals input from the inverting input terminal and the non-inverting input terminal as analog output signals Pout and Nout.

図２（ａ），（ｂ）は、図１に示したＤ／Ａ変換器のレベルダイヤを説明するための図である。図１に示したＤ／Ａ変換器の出力信号は、ＶＳＳ基準にＶＤＤ〜ＶＥＥの範囲で出力される。また、Ｄ／Ａ変換器１４０の後段には、一般に出力波形の平滑化のためにスムージングフィルタ回路（図中に“ＳＭＦ”で示す）１４１が設けられている。このＤ／Ａ変換器１４０は、デジタル部１５０ｃと、コンテニアス部１５０ａとサンプル・ホールド部１５０ｂとからなるサンプリング回路１６０と、制御回路（クロック信号供給部）１５９とで構成されている。サンプリング回路１６０の下側参照信号Ｖｒｅｆ＿Ｌ（第２の参照信号）には、チャージポンプ回路（図中に“ＣＰ”で示す）１７０で生成した負電源電圧ＶＥＥを印加している。 2A and 2B are diagrams for explaining the level diagram of the D / A converter shown in FIG. The output signal of the D / A converter shown in FIG. 1 is output in the range of VDD to VEE with respect to VSS. Further, a smoothing filter circuit (indicated by “SMF” in the drawing) 141 is generally provided downstream of the D / A converter 140 for smoothing the output waveform. The D / A converter 140 includes a digital unit 150c, a sampling circuit 160 including a continuous unit 150a and a sample / hold unit 150b, and a control circuit (clock signal supply unit) 159. The negative power supply voltage VEE generated by the charge pump circuit (indicated by “CP” in the drawing) 170 is applied to the lower reference signal Vref_L (second reference signal) of the sampling circuit 160.

しかしながら、上述したチャージポンプ回路で生成した負電源電圧ＶＥＥをＤ／Ａ変換器の下側参照信号Ｖｒｅｆ＿Ｌとして使用すると、チャージポンプ回路の出力電圧にはスイッチング動作に起因する周期ノイズが重畳しているため、後述するように、参照信号に重畳したノイズがサンプリング動作により折り返されてＤ／Ａ変換器の出力信号に現れる。 However, when the negative power supply voltage VEE generated by the above-described charge pump circuit is used as the lower reference signal Vref_L of the D / A converter, periodic noise due to the switching operation is superimposed on the output voltage of the charge pump circuit. Therefore, as described later, the noise superimposed on the reference signal is turned back by the sampling operation and appears in the output signal of the D / A converter.

Ｄ／Ａ変換器のノイズ対策の従来例としては、例えば、特許文献１に記載されたＤ／Ａ変換器のように、下側参照信号Ｖｒｅｆ＿ＬにＶＳＳを使用し、Ｄ／Ａ変換器を電源電圧ＶＤＤ〜ＶＳＳの範囲で動作させることで負電源電圧ＶＥＥのノイズを回避する方法がある。
図３は、従来のＤ／Ａ変換器（信号範囲；ＶＤＤ〜ＶＳＳ）を説明するための回路構成図である。なお、図１と同じ機能を有する構成要素には同一の符号を付してある。 As a conventional example of D / A converter noise countermeasures, for example, as in the D / A converter described in Patent Document 1, VSS is used for the lower reference signal Vref_L, and the D / A converter is powered. There is a method of avoiding noise of the negative power supply voltage VEE by operating in the voltage range of VDD to VSS.
FIG. 3 is a circuit configuration diagram for explaining a conventional D / A converter (signal range; VDD to VSS). In addition, the same code | symbol is attached | subjected to the component which has the same function as FIG.

図４（ａ），（ｂ）は、図３に示したＤ／Ａ変換器のレベルダイヤを説明するための図で、上側参照信号Ｖｒｅｆ＿Ｈに電源電圧ＶＤＤを印加し、下側参照信号Ｖｒｅｆ＿ＬにＶＳＳを印加したＤ／Ａ変換器とレベルダイヤグラムを説明するための図である。なお、図２と同じ機能を有する構成要素には同一の符号を付してある。
図３に示すＤ／Ａ変換器は、基準電圧Ｖｃｏｍ基準で入力信号をサンプリングすることで、出力信号はＶｃｏｍ信号基準にＶＤＤ〜ＶＳＳの範囲で出力される。ただし、Ｄ／Ａ変換後の出力信号をＶＳＳ基準に出力するためには、後段のＳＭＦでレベルシフトする必要がある。 4A and 4B are diagrams for explaining the level diagram of the D / A converter shown in FIG. 3, in which the power supply voltage VDD is applied to the upper reference signal Vref_H and the lower reference signal Vref_L is applied. It is a figure for demonstrating the D / A converter and level diagram which applied VSS. In addition, the same code | symbol is attached | subjected to the component which has the same function as FIG.
The D / A converter shown in FIG. 3 samples the input signal based on the reference voltage Vcom, and the output signal is output in the range of VDD to VSS based on the Vcom signal reference. However, in order to output the output signal after D / A conversion based on VSS, it is necessary to shift the level by the SMF at the subsequent stage.

特開２０１２−２３６１６号公報JP 2012-23616 A

しかしながら、上述したように、従来のＤ／Ａ変換器は、電源電圧ＶＤＤ〜ＶＳＳの範囲で動作させることで、チャージポンプ回路の出力電圧に重畳しているノイズを回避して、Ｄ／Ａ変換器の後段でレベルシフトすることでＶＳＳ基準の信号を出力している。そのため、従来例では、新たに基準信号Ｖｃｏｍを生成する必要がある。また、Ｄ／Ａ変換器の出力信号はＶｃｏｍ電圧基準であるため、出力信号をＶＳＳ基準で出力させるためにはＤ／Ａ変換器の後段にレベルシフト回路を追加する必要もある。 However, as described above, the conventional D / A converter operates in the range of the power supply voltage VDD to VSS, thereby avoiding noise superimposed on the output voltage of the charge pump circuit and performing D / A conversion. A level-shifted signal is output at the subsequent stage of the device to output a VSS reference signal. Therefore, in the conventional example, it is necessary to newly generate the reference signal Vcom. Further, since the output signal of the D / A converter is based on the Vcom voltage, it is necessary to add a level shift circuit after the D / A converter in order to output the output signal based on the VSS.

図４（ｂ）に示すように、従来のＤ／Ａ変換器では、基準信号Ｖｃｏｍで入力信号をサンプリングすると、信号範囲がＶＤＤ〜ＶＳＳに制限される。これは、信号範囲がＶＤＤ〜ＶＥＥのＤ／Ａ変換器と比較すると、信号範囲が１／２となり単純計算で信号対ノイズ比では６ｄＢ劣るという問題がある。
本発明は、このような問題に鑑みてなされたもので、その目的とするところは、チャージポンプ回路で生成した負電源電圧ＶＥＥを下側参照信号Ｖｒｅｆ＿Ｌとして使用して信号範囲をＶＤＤ〜ＶＥＥとするため、チャージポンプ回路の出力電圧のノイズの影響を低減することができるＤ／Ａ変換器及びそのＤ／Ａ変換器を用いたＡ／Ｄ変換器を提供することにある。 As shown in FIG. 4B, in the conventional D / A converter, when the input signal is sampled with the reference signal Vcom, the signal range is limited to VDD to VSS. This has a problem that the signal range is halved compared with a D / A converter having a signal range of VDD to VEE, and the signal-to-noise ratio is inferior by 6 dB by simple calculation.
The present invention has been made in view of such a problem, and an object of the present invention is to use the negative power supply voltage VEE generated by the charge pump circuit as the lower reference signal Vref_L and set the signal range to VDD to VEE. Therefore, an object of the present invention is to provide a D / A converter that can reduce the influence of noise in the output voltage of the charge pump circuit and an A / D converter using the D / A converter.

本発明は、このような目的を達成するためになされたもので、請求項１に記載の発明は、デジタル信号を入力するデジタル部と、該デジタル部によって入力されたデジタル信号に基づく第１および第２の参照信号を第１クロック（φ１’）にしたがってサンプリングし、サンプリングされた前記第１および第２の参照信号を第２クロック（φ２）にしたがって保持して転送するサンプル・ホールド部（１５０ｂ）と、該サンプル・ホールド部によって転送された信号をアナログ信号として出力するコンテニアス部（１５０ａ）とを備えたサンプリング回路（１６０）と、前記コンテニアス部に対しては、前記第２クロック信号（φ２）にジッタを加えることなく供給し、少なくとも前記サンプル・ホールド部に対しては、ジッタを付加した前記第１クロック信号（φ１’）を供給するクロック信号供給部（１５９）とを備え、前記サンプル・ホールド部の前記第１の参照信号（Ｖｒｅｆ＿Ｈ）に電源電圧ＶＤＤを印加し、前記第２の参照信号（Ｖｒｅｆ＿Ｌ）にチャージポンプ回路で生成した負電源電圧（ＶＥＥ）を印加することを特徴とする。（図１１；実施例１）
また、請求項２に記載の発明は、請求項１に記載の発明において、前記サンプル・ホールド部が、前記第１および第２の参照信号によって生じる電荷を蓄積するキャパシタ（１１１ｐ，１１１ｎ）と、該キャパシタに電荷をサンプリングするスイッチング素子（１５１ｐ，１５１ｎ，１５２ｐ，１５２ｎ，１５３ｐ，１５３ｎ）とを備え、該スイッチング素子は、ジッタが加えられた前記第１クロック信号にしたがってオン・オフ動作をすることを特徴とする。 The present invention has been made to achieve such an object, and the invention according to claim 1 is directed to a digital unit for inputting a digital signal, and a first and a second digital signal based on the digital signal input by the digital unit. the second reference signal is sampled in accordance with a first clock (φ1 '), the sample and hold unit for transferring hold accordance sampled first and the second reference signal the second clock (φ2) (150b a) Konteniasu unit which outputs a signal transferred by the sample-hold section as an analog signal (sampling circuit with 150a) and (160), for the Konteniasu portion, said second clock signal (.phi.2 ) to supply without adding jitter, at least for the sample and hold unit, wherein the added jitter 1 clock signal the clock signal supply unit for supplying (.phi.1 ') and a (159), the power supply voltage VDD is applied to the first reference signal of the sample and hold unit (Vref_H), said second reference signal A negative power supply voltage (VEE) generated by a charge pump circuit is applied to (Vref_L). (FIG. 11; Example 1)
According to a second aspect of the present invention, in the first aspect of the present invention, the sample and hold unit includes capacitors (111p, 111n) for accumulating charges generated by the first and second reference signals ; A switching element (151p, 151n, 152p, 152n, 153p, 153n) for sampling charge in the capacitor, and the switching element is turned on / off according to the first clock signal to which jitter has been added. It is characterized by.

また、請求項３に記載の発明は、量子化回路から出力された出力信号をアナログ変換して演算回路にフィードバック信号を出力する請求項１又は２に記載のＤ／Ａ変換器を備えていることを特徴とするΔΣ型Ａ／Ｄ変換器である。（図１２；実施例２）
また、請求項４に記載の発明は、複数段カスケード接続された残差演算ステージにおいて、サブＡ／Ｄ変換器により変換されたデジタル信号を再びアナログ信号に変換する請求項１又は２に記載のＤ／Ａ変換器を備えていることを特徴とするパイプライン型Ａ／Ｄ変換器である。（図１３；実施例３）
また、請求項５に記載の発明は、逐次比較レジスタのビット列をアナログ変換して演算回路にフィードバック信号を出力する請求項１又は２に記載のＤ／Ａ変換器を備えていることを特徴とする逐次比較型Ａ／Ｄ変換器である。（図１４；実施例４） According to a third aspect of the present invention, there is provided the D / A converter according to the first or second aspect, wherein the output signal output from the quantization circuit is converted into an analog signal and a feedback signal is output to the arithmetic circuit. This is a ΔΣ A / D converter characterized by the above. (FIG. 12; Example 2)
According to a fourth aspect of the present invention, the digital signal converted by the sub A / D converter is converted back into an analog signal again in the residual calculation stage cascaded in a plurality of stages. A pipeline type A / D converter including a D / A converter. (FIG. 13; Example 3)
According to a fifth aspect of the present invention, there is provided the D / A converter according to the first or second aspect, wherein the bit string of the successive approximation register is converted into an analog signal and a feedback signal is output to the arithmetic circuit. It is a successive approximation type A / D converter. (FIG. 14; Example 4)

本発明によれば、チャージポンプ回路で生成した負電源電圧ＶＥＥに重畳したノイズの影響を低減し、負電源電圧ＶＥＥを下側参照信号Ｖｒｅｆ＿Ｌに使用し、信号範囲をＶＤＤ〜ＶＥＥとしてＶｃｏｍ信号の追加を不要としたＤ／Ａ変換器を提供することができる。そして、このような効果を、ジッタが加えられていない第１クロック信号に基づいてコンテニアス部を動作させ、ジッタが加えられた第２クロック信号に基づいてサンプル・ホールド部を動作させることによって得られる。 According to the present invention, the influence of noise superimposed on the negative power supply voltage VEE generated by the charge pump circuit is reduced, the negative power supply voltage VEE is used as the lower reference signal Vref_L, and the signal range is set to VDD to VEE. A D / A converter that does not require addition can be provided. Such an effect is obtained by operating the continuous unit based on the first clock signal to which no jitter is added and operating the sample and hold unit based on the second clock signal to which jitter is added. .

また、本発明のＤ／Ａ変換器をΔΣ型Ａ／Ｄ変換器、パイプライン型Ａ／Ｄ変換器、逐次比較型Ａ／Ｄ変換器のそれぞれのローカルＤ／Ａ変換器として用いることにより、チャージポンプ回路で生成した負電源電圧ＶＥＥを下側参照信号Ｖｒｅｆ＿Ｌとして使用して信号範囲をＶＤＤ〜ＶＥＥとしてＶｃｏｍ信号の追加を不要としたＡ／Ｄ変換器を実現することができる。 Further, by using the D / A converter of the present invention as a local D / A converter of each of the ΔΣ A / D converter, the pipeline A / D converter, and the successive approximation A / D converter, By using the negative power supply voltage VEE generated by the charge pump circuit as the lower reference signal Vref_L, it is possible to realize an A / D converter in which the signal range is VDD to VEE and the addition of the Vcom signal is unnecessary.

従来のＤ／Ａ変換器（信号範囲；ＶＤＤ〜ＶＥＥ）を説明するための回路構成図である。It is a circuit block diagram for demonstrating the conventional D / A converter (signal range; VDD-VEE). （ａ），（ｂ）は、図１に示したＤ／Ａ変換器のレベルダイヤを説明するための図である。(A), (b) is a figure for demonstrating the level diagram of the D / A converter shown in FIG. 従来のＤ／Ａ変換器（信号範囲；ＶＤＤ〜ＶＳＳ）を説明するための回路構成図である。It is a circuit block diagram for demonstrating the conventional D / A converter (signal range; VDD-VSS). （ａ），（ｂ）は、図３に示したＤ／Ａ変換器のレベルダイヤを説明するための図である。(A), (b) is a figure for demonstrating the level diagram of the D / A converter shown in FIG. 各実施例の基礎となるサンプリング回路を説明するための回路構成図である。It is a circuit block diagram for demonstrating the sampling circuit used as the foundation of each Example. （ａ）〜（ｄ）は、参照信号Ｖｒｅｆに周期ノイズがない場合の、各実施例のサンプリング回路の動作を説明するための図である。(A)-(d) is a figure for demonstrating operation | movement of the sampling circuit of each Example when there is no periodic noise in the reference signal Vref. （ａ）〜（ｃ）は、図６に示した動作において出力される信号を説明するための図である。(A)-(c) is a figure for demonstrating the signal output in the operation | movement shown in FIG. （ａ）〜（ｄ）は、図５に示したサンプリング回路の参照信号Ｖｒｅｆに周期ノイズがある場合の動作を説明するための図である。(A)-(d) is a figure for demonstrating operation | movement when there exists periodic noise in the reference signal Vref of the sampling circuit shown in FIG. （ａ）〜（ｃ）は、図８に示した周期ノイズについて説明するための図である。(A)-(c) is a figure for demonstrating the periodic noise shown in FIG. （ａ）〜（ｃ）は、サンプリング回路において、サンプル・ホールド部のクロック信号にジッタを加えた場合の周期ノイズについて説明するための図である。(A)-(c) is a figure for demonstrating the periodic noise at the time of adding a jitter to the clock signal of a sample hold part in a sampling circuit. 本発明の実施例１に係るＤ／Ａ変換器を説明するための回路構成図である。It is a circuit block diagram for demonstrating the D / A converter which concerns on Example 1 of this invention. 本発明の実施例２に係るＤ／Ａ変換器を用いたΔΣＡ／Ｄ変換器を説明するためのブロック図である。It is a block diagram for demonstrating the delta-sigma A / D converter using the D / A converter which concerns on Example 2 of this invention. 本発明の実施例３に係るＤ／Ａ変換器を用いたパイプランＡ／Ｄ変換器を説明するためのブロック図である。It is a block diagram for demonstrating the pipeline A / D converter using the D / A converter which concerns on Example 3 of this invention. 本発明の実施例４に係るＤ／Ａ変換器を用いた逐次比較Ａ／Ｄ変換器のブロック図である。It is a block diagram of the successive approximation A / D converter using the D / A converter which concerns on Example 4 of this invention.

以下、本発明の各実施例の説明に先立って、本発明のサンプリング回路及びこのサンプリング回路を用いたＤ／Ａ変換器の考え方について説明する。
以下に説明するサンプリング回路は、各実施例の基礎となるサンプリング回路である。このサンプリング回路は、デジタル部とサンプル・ホールド部とコンテニアス部とによって構成されている。このような構成のうち、デジタル部は、一般的なデジタル回路で構成され、量子化され、離散化された信号を伝達する構成である。サンプル・ホールド部は、一般的なスイッチトキャパシタ回路（ＳＣ回路）で構成され、量子化されず、離散化された信号を伝達する構成である。また、コンテニアス部は、一般的な連続信号回路（Ｃｏｎｔｉｎｕｏｕｓ回路）で構成され、量子化されず、離散化されていない信号を伝達する構成である。 Prior to the description of each embodiment of the present invention, the concept of the sampling circuit of the present invention and the D / A converter using the sampling circuit will be described below.
The sampling circuit described below is a sampling circuit that is the basis of each embodiment. The sampling circuit includes a digital part, a sample / hold part, and a continuous part. Among such configurations, the digital unit is configured by a general digital circuit and transmits a quantized and discretized signal. The sample and hold unit is configured by a general switched capacitor circuit (SC circuit), and is configured to transmit a discretized signal without being quantized. Further, the continuous section is configured by a general continuous signal circuit (Continuous circuit), and is configured to transmit a signal that is not quantized and is not discretized.

なお、上述した信号の「伝達」とは、信号を他の回路に出力することを意味するものとする。また、本明細書では、標本化とは、連続信号（アナログ信号）を時間的に区切る、所謂サンプリング処理することをいい、量子化とは、信号を振幅値で区切る処理をいうものとする。
各実施例の基礎となるサンプリング回路を説明するにあたっては、説明を分かり易くするためにシングルエンドのサンプリング回路を例に挙げる。 Note that the above-mentioned “transmission” of a signal means that the signal is output to another circuit. In this specification, sampling means so-called sampling processing in which continuous signals (analog signals) are divided in time, and quantization means processing in which signals are divided by amplitude values.
In describing the sampling circuit that is the basis of each embodiment, a single-ended sampling circuit will be taken as an example for easy understanding.

図５は、各実施例の基礎となるサンプリング回路を説明するための回路構成図である。このサンプリング回路は、信号をサンプル、ホールドするサンプル・ホールド部とアナログ信号を処理するコンテニアス部として機能する。なお、図５において、デジタル信号を扱うデジタル部は図示していない。デジタル部は、図５に示したサンプリング回路のさらに前段に設けられている。 FIG. 5 is a circuit configuration diagram for explaining a sampling circuit as a basis of each embodiment. This sampling circuit functions as a sample-and-hold unit that samples and holds a signal and a continuous unit that processes an analog signal. In FIG. 5, a digital unit that handles digital signals is not shown. The digital unit is provided at a further preceding stage of the sampling circuit shown in FIG.

図５に示したサンプリング回路は、キャパシタ１１１，１１２，１１３と、演算増幅器１２１とを備えている。キャパシタ１１１には、スイッチ１０１，１０２によってサンプリングされた参照信号Ｖｒｅｆ（サンプリング後の参照信号Ｖｒｅｆを入力信号Ｖｉｎという）が加えられ、電荷が蓄積される。キャパシタ１１１に蓄積された電荷は、スイッチ１０１，１０２の切り替えにしたがって演算増幅器１２１の反転入力端子に入力される。演算増幅器１２１は、基準信号Ｖｃｏｍ１を非反転入力端子から入力し、出力信号の振幅の中心レベルをＶｃｏｍ１としたアナログの出力信号Ｖｏｕｔを出力する。 The sampling circuit shown in FIG. 5 includes capacitors 111, 112, and 113 and an operational amplifier 121. A reference signal Vref sampled by the switches 101 and 102 (the sampled reference signal Vref is referred to as an input signal Vin) is added to the capacitor 111, and charges are accumulated. The electric charge accumulated in the capacitor 111 is input to the inverting input terminal of the operational amplifier 121 according to the switching of the switches 101 and 102. The operational amplifier 121 receives the reference signal Vcom1 from the non-inverting input terminal, and outputs an analog output signal Vout having the center level of the amplitude of the output signal as Vcom1.

ここで、図５に示した参照信号Ｖｒｅｆは、図１及び図３に示したＶｒｅｆ＿Ｈ／Ｖｒｅｆ＿Ｌを意味し、図示していないが、デジタル部から供給されるデジタル信号に基づいてＶｒｅｒ＿Ｈ／Ｖｒｅｆ＿Ｌが選択される。
ここで、図５に示す回路構成では、参照信号Ｖｒｅｆと基準信号Ｖｃｏｍ１にノイズが重畳した場合、ゲイン０ｄＢで出力波形に現れるためノイズに対する感度が最も高い。各実施例では、参照信号Ｖｒｅｆにノイズが重畳した場合について説明するが、参照信号Ｖｒｅｆ以外にノイズが重畳した場合でも同様の考察が適用できる。参照信号Ｖｒｅｆ以外のノイズが重畳し得る信号の一例としては、例えば、基準信号Ｖｃｏｍ１が挙げられる。 Here, the reference signal Vref shown in FIG. 5 means Vref_H / Vref_L shown in FIG. 1 and FIG. 3 and is not shown, but Vrer_H / Vref_L is selected based on the digital signal supplied from the digital unit. Is done.
Here, in the circuit configuration shown in FIG. 5, when noise is superimposed on the reference signal Vref and the reference signal Vcom1, it appears in the output waveform with a gain of 0 dB, so that the sensitivity to noise is the highest. In each embodiment, the case where noise is superimposed on the reference signal Vref will be described. However, the same consideration can be applied to the case where noise is superimposed on other than the reference signal Vref. An example of a signal on which noise other than the reference signal Vref can be superimposed is, for example, the reference signal Vcom1.

（ｉ）周期ノイズが重畳されていない場合
図６（ａ）〜（ｄ）は、図５に示したサンプリング回路の参照信号Ｖｒｅｆに周期ノイズがない場合の動作を説明するための図である。
図６（ａ）は、参照信号Ｖｒｅｆのサンプリングタイミングを示している。図６（ｂ）は、キャパシタ１１１が入力信号Ｖｉｎによって蓄積された電荷をホールド、放出するタイミングを示し、図６（ｃ）は、直流電圧である参照信号Ｖｒｅｆを示し、図６（ｄ）は、演算増幅器１２１から出力される、アナログ信号である出力信号Ｖｏｕｔを示している。 (I) When Periodic Noise is not Overlaid FIGS. 6A to 6D are diagrams for explaining the operation when there is no periodic noise in the reference signal Vref of the sampling circuit shown in FIG.
FIG. 6A shows the sampling timing of the reference signal Vref. 6B shows the timing at which the capacitor 111 holds and releases the charge accumulated by the input signal Vin, FIG. 6C shows the reference signal Vref which is a DC voltage, and FIG. The output signal Vout which is an analog signal output from the operational amplifier 121 is shown.

なお、図６（ｄ）において、実線で示した信号がキャパシタ１１１から転送されてきた電荷によって生じる入力信号Ｖｉｎであり、キャパシタ１１２を介したフィードバックによって破線で示した出力信号Ｖｏｕｔが生成される。
図７（ａ）〜（ｃ）は、図６に示した動作において出力される信号を説明するための図である。図７（ａ）に示したグラフは、図５に示したキャパシタ１１１から出力される信号を説明するための図で、入力信号Ｖｉｎをフーリエ変換により周波数軸に変換したスペクトルを示している。図７（ｂ）に示したグラフは、キャパシタ１１１が入力信号Ｖｉｎによって蓄積された電荷をホールド、放出するタイミングを律するクロック信号をフーリエ変換により周波数軸に変換したスペクトルを示している。図７（ｃ）に示したグラフは、出力信号Ｖｏｕｔをフーリエ変換により周波数軸に変換したスペクトルを示している。 In FIG. 6D, the signal indicated by the solid line is the input signal Vin generated by the charge transferred from the capacitor 111, and the output signal Vout indicated by the broken line is generated by feedback via the capacitor 112.
7A to 7C are diagrams for explaining signals output in the operation shown in FIG. The graph shown in FIG. 7A is a diagram for explaining the signal output from the capacitor 111 shown in FIG. 5, and shows a spectrum obtained by converting the input signal Vin into the frequency axis by Fourier transform. The graph shown in FIG. 7B shows a spectrum obtained by converting the clock signal that regulates the timing at which the capacitor 111 holds and releases the charge accumulated by the input signal Vin into the frequency axis by Fourier transformation. The graph shown in FIG. 7C shows a spectrum obtained by converting the output signal Vout to the frequency axis by Fourier transform.

図７（ａ）〜（ｃ）に示したグラフのいずれにおいても、縦軸は信号のスペクトルの強度を示し、横軸は周波数を示している。図７（ａ）〜（ｃ）のグラフ中に矢線で示した縦軸の位置は、周波数の基準（「０」）を示している。
図７（ａ）に示したように、キャパシタ１１１から出力された信号（図中にスペクトルｐで示す）は一定の周波数を有している。スペクトルｑは、入力信号Ｖｉｎにおけるノイズシェープされたフロアノイズを示す。スペクトルｐ，ｑがスイッチ１０１，１０２によってサンプリングされ、ホールド、放出されると、畳み込みによって、図７（ｃ）に示す出力信号Ｖｏｕｔが生成される。出力信号Ｖｏｕｔにおいて、スペクトルｐ，ｑが対称にミラーされている。 In any of the graphs shown in FIGS. 7A to 7C, the vertical axis indicates the intensity of the signal spectrum, and the horizontal axis indicates the frequency. The positions of the vertical axis indicated by the arrow lines in the graphs of FIGS. 7A to 7C indicate the frequency reference (“0”).
As shown in FIG. 7A, the signal output from the capacitor 111 (indicated by spectrum p in the figure) has a constant frequency. The spectrum q shows the noise shaped floor noise in the input signal Vin. When the spectra p and q are sampled, held and released by the switches 101 and 102, the output signal Vout shown in FIG. 7C is generated by convolution. In the output signal Vout, the spectra p and q are mirrored symmetrically.

（ｉｉ）周期ノイズが重畳されている場合
次に、参照信号Ｖｒｅｆに周期ノイズがある場合について説明する。
図８（ａ）〜（ｄ）は、図５に示したサンプリング回路の参照信号Ｖｒｅｆに周期ノイズがある場合の動作を説明するための図である。
図８（ａ）は、参照信号Ｖｒｅｆのサンプリングタイミングを示している。図８（ｂ）は、キャパシタ１１１が参照信号Ｖｒｅｆによって蓄積された電荷をホールド、放出するタイミングを示している。図８（ｃ）は、直流電圧である参照信号Ｖｒｅｆを示している。図８（ｄ）は、演算増幅器１２１から出力される、アナログ信号である出力信号Ｖｏｕｔを示している。 (Ii) Case where periodic noise is superimposed Next, a case where periodic noise is present in the reference signal Vref will be described.
FIGS. 8A to 8D are diagrams for explaining the operation when the reference signal Vref of the sampling circuit shown in FIG. 5 includes periodic noise.
FIG. 8A shows the sampling timing of the reference signal Vref. FIG. 8B shows the timing at which the capacitor 111 holds and releases the charge accumulated by the reference signal Vref. FIG. 8C shows a reference signal Vref which is a DC voltage. FIG. 8D shows an output signal Vout that is an analog signal output from the operational amplifier 121.

図８（ｃ）に示す周期ノイズＮ１が参照信号Ｖｒｅｆに発生している場合、サンプリング回路では、出力信号Ｖｏｕｔにも周期ノイズＮ１に対応する周期ノイズＮ２が発生することになる。
図８（ｃ），（ｄ）に示した周期ノイズを、図９（ａ）〜（ｃ）を使って説明する。
図９（ａ）〜（ｃ）は、図８に示した周期ノイズについて説明するための図である。図９（ａ）に示したグラフは、図９に示したキャパシタ１１１から出力される信号を説明するための図で、入力信号Ｖｉｎをフーリエ変換により周波数軸に変換したスペクトルを示している。図９（ｂ）に示したグラフは、キャパシタ１１１が入力信号Ｖｉｎによって蓄積された電荷をホールド、放出するタイミングを律するクロック信号をフーリエ変換により周波数軸に変換したスペクトルを示している。図９（ｃ）に示したグラフは、出力信号Ｖｏｕｔをフーリエ変換により周波数軸に変換したスペクトルを示している。 When the periodic noise N1 shown in FIG. 8C is generated in the reference signal Vref, the sampling circuit generates the periodic noise N2 corresponding to the periodic noise N1 in the output signal Vout.
The periodic noise shown in FIGS. 8C and 8D will be described with reference to FIGS.
FIGS. 9A to 9C are diagrams for explaining the periodic noise shown in FIG. The graph shown in FIG. 9A is a diagram for explaining a signal output from the capacitor 111 shown in FIG. 9 and shows a spectrum obtained by converting the input signal Vin into the frequency axis by Fourier transform. The graph shown in FIG. 9B shows a spectrum obtained by converting the clock signal that regulates the timing at which the capacitor 111 holds and releases the charge accumulated by the input signal Vin into the frequency axis by Fourier transform. The graph shown in FIG. 9C shows a spectrum obtained by converting the output signal Vout to the frequency axis by Fourier transform.

図９（ａ）〜（ｃ）に示したグラフのいずれにおいても、縦軸は信号のスペクトルの強度を示し、横軸は周波数を示している。図９（ａ）〜（ｃ）のグラフ中に矢線で示した縦軸の位置は、周波数の基準（「０」）を示している。
図９（ａ）で示したスペクトルを図５に示したスイッチ１０１，１０２でサンプリングし、ホールド、放出すると、周期ノイズＮ２は折り返され、周期ノイズＮ２’がＤＣ付近に現れる。そして、図９（ｃ）のグラフのように、畳み込みによって周期ノイズＮ２’が対称にミラーされ出力信号Ｖｏｕｔが生成される。周期ノイズＮ２’は、Ｄ／Ａ変換器が、例えば、オーディオ機器に用いられる場合、出力音声に使用される周波数領域（以下、ｉｎ−ｂａｎｄともいう）内に現れる。 In any of the graphs shown in FIGS. 9A to 9C, the vertical axis indicates the intensity of the signal spectrum, and the horizontal axis indicates the frequency. The position of the vertical axis indicated by the arrow line in the graphs of FIGS. 9A to 9C indicates the frequency reference (“0”).
When the spectrum shown in FIG. 9A is sampled, held, and emitted by the switches 101 and 102 shown in FIG. 5, the periodic noise N2 is turned back and the periodic noise N2 ′ appears in the vicinity of DC. Then, as shown in the graph of FIG. 9C, the periodic noise N2 ′ is symmetrically mirrored by convolution to generate the output signal Vout. For example, when the D / A converter is used in an audio device, the periodic noise N2 ′ appears in a frequency region (hereinafter also referred to as “in-band”) used for output sound.

本発明は、サンプリング回路などの機器を動作させるクロック信号にジッタを加えることにより、他の機器が出力する信号によってｉｎ−ｂａｎｄ内に現れる周期ノイズを拡散し、音声等の出力信号の信号品質が損なわれることを防ぐという技術思想に基づいてなされたものである。
本発明は、上述した目的を実現するため、Ｄ／Ａ変換器のサンプル・ホールド部のクロック信号にジッタを加えるようにしたものである。 The present invention adds jitter to a clock signal that operates a device such as a sampling circuit, thereby diffusing periodic noise that appears in the in-band by a signal output from another device, so that the signal quality of an output signal such as sound is improved. It was made based on the technical idea of preventing damage.
In order to realize the above-described object, the present invention adds jitter to the clock signal of the sample and hold unit of the D / A converter.

図１０（ａ）〜（ｃ）は、サンプリング回路において、サンプル・ホールド部のクロック信号にジッタを加えた場合の周期ノイズについて説明するための図である。
図１０（ａ）に示したグラフは、図５に示したキャパシタ１１１から出力される信号を説明するための図で、入力信号Ｖｉｎをフーリエ変換により周波数軸に変換したスペクトルを示している。図１０（ｂ）に示したグラフは、キャパシタ１１１が入力信号Ｖｉｎによって蓄積された電荷をホールド、放出するタイミングを律するクロック信号をフーリエ変換により周波数軸に変換したスペクトルを示している。図１０（ｃ）のグラフは、出力信号Ｖｏｕｔをフーリエ変換により周波数軸に変換したスペクトルを示している。 FIGS. 10A to 10C are diagrams for explaining periodic noise when jitter is added to the clock signal of the sample and hold unit in the sampling circuit.
The graph shown in FIG. 10A is a diagram for explaining the signal output from the capacitor 111 shown in FIG. 5, and shows a spectrum obtained by converting the input signal Vin into the frequency axis by Fourier transform. The graph shown in FIG. 10B shows a spectrum obtained by converting the clock signal that regulates the timing at which the capacitor 111 holds and releases the charge accumulated by the input signal Vin into the frequency axis by Fourier transform. The graph of FIG. 10C shows a spectrum obtained by converting the output signal Vout to the frequency axis by Fourier transform.

図１０（ａ）〜（ｃ）に示したグラフのいずれにおいても、縦軸は信号のスペクトルの強度を示し、横軸は周波数を示している。図１０（ａ）〜（ｃ）のグラフ中に矢線で示した縦軸の位置は、周波数の基準（「０」）を示している。
図１０（ａ）に示したように、サンプル・ホールド部にジッタを加えたクロック信号を加えると、折り返し時に変調がかかり、周期ノイズＮ３’のスペクトルのピークが、周期ノイズＮ３のスペクトルのピークよりも小さくなっている。このことから、各実施例は、ｉｎ−ｂａｎｄ内に発生する周期ノイズを従来例よりも低減できることが明らかである。 In any of the graphs shown in FIGS. 10A to 10C, the vertical axis indicates the intensity of the signal spectrum, and the horizontal axis indicates the frequency. The position of the vertical axis indicated by the arrow line in the graphs of FIGS. 10A to 10C indicates the frequency reference (“0”).
As shown in FIG. 10A, when a clock signal with jitter is added to the sample and hold unit, modulation is applied at the time of folding, and the peak of the spectrum of the periodic noise N3 ′ is more than the peak of the spectrum of the periodic noise N3. Is also getting smaller. From this, it is clear that each embodiment can reduce the periodic noise generated in the in-band as compared with the conventional example.

このように、図１０に示した周期ノイズＮ３から周期ノイズＮ３’への変調において周波数拡散効果が得られるため、Ｄ／Ａ変換器においてｉｎ−ｂａｎｄ内に発生する周期ノイズを小さくすることができる。この周期ノイズは一例としては、チャージポンプ回路のスイッチング動作に起因する周期ノイズなどが挙げられる。このため、特に周期ノイズが動作に影響する電子部品に、後述する本発明の各実施例を適用し、この電子部品の周期ノイズを低減することができ、電子機器の小型化、構成の簡易化において有利である。
以下、図面を参照して本発明の各実施例について説明する。 As described above, since the frequency spreading effect is obtained in the modulation from the periodic noise N3 to the periodic noise N3 ′ shown in FIG. 10, it is possible to reduce the periodic noise generated in the in-band in the D / A converter. . As an example of this periodic noise, periodic noise caused by the switching operation of the charge pump circuit can be cited. For this reason, each embodiment of the present invention, which will be described later, is applied to an electronic component in which periodic noise affects the operation in particular, and the periodic noise of the electronic component can be reduced. Is advantageous.
Embodiments of the present invention will be described below with reference to the drawings.

図１１は、本発明の実施例１に係るＤ／Ａ変換器を説明するための回路構成図である。なお、図１と同じ機能を有する構成要素には同一の符号を付してある。
本実施例１は、サンプリング回路をＤ／Ａ変換器に適用したものである。本実施例１のＤ／Ａ変換器は、サンプリング回路１６０と制御回路（クロック信号供給部）１５９とを備えている。サンプリング回路１６０は、コンテニアス部１５０ａとサンプル・ホールド部１５０ｂとを備え、チャージポンプ回路１７０は、サンプル・ホールド部１５０ｂに接続されている。 FIG. 11 is a circuit configuration diagram for explaining the D / A converter according to the first embodiment of the present invention. In addition, the same code | symbol is attached | subjected to the component which has the same function as FIG.
In the first embodiment, the sampling circuit is applied to a D / A converter. The D / A converter according to the first embodiment includes a sampling circuit 160 and a control circuit (clock signal supply unit) 159. The sampling circuit 160 includes a continuous unit 150a and a sample / hold unit 150b, and the charge pump circuit 170 is connected to the sample / hold unit 150b.

つまり、本発明の実施例１に係るＤ／Ａ変換器は、デジタル信号を入力するデジタル部と、このデジタル部によって入力されたデジタル信号に基づく入力信号をサンプリングし、サンプリングされた入力信号を保持して転送するサンプル・ホールド部１５０ｂと、このサンプル・ホールド部１５０ｂによって転送された信号をアナログ信号として出力するコンテニアス部１５０ａとを備えたサンプリング回路１６０と、コンテニアス部１５０ａに対しては、第１クロック信号φ２にジッタを加えることなく供給し、少なくともサンプル・ホールド部１５０ｂに対しては、ジッタを付加した第２クロック信号φ１’を供給するクロック信号供給部１５９とを備え、サンプル・ホールド部１５０ｂの第１の参照信号Ｖｒｅｆ＿Ｈに電源電圧ＶＤＤを印加し、第２の参照信号Ｖｒｅｆ＿Ｌにチャージポンプ回路１７０で生成した負電源電圧ＶＥＥを印加するように構成されている。 That is, the D / A converter according to the first embodiment of the present invention samples a digital unit that inputs a digital signal, an input signal based on the digital signal input by the digital unit, and holds the sampled input signal The sampling circuit 160 including the sample-and-hold unit 150b to be transferred and the continuous unit 150a that outputs the signal transferred by the sample-and-hold unit 150b as an analog signal, and the continuous unit 150a, the first The clock signal φ2 is supplied without adding jitter, and at least the sample and hold unit 150b includes a clock signal supply unit 159 that supplies the second clock signal φ1 ′ with added jitter, and the sample and hold unit 150b. The first reference signal Vref_H is supplied with the power supply voltage VDD. The negative power supply voltage VEE generated by the charge pump circuit 170 is applied to the second reference signal Vref_L.

図１１に示したサンプリング回路１６０は、Ｖｒｅｆ＿Ｈの信号パスと、Ｖｒｅｆ＿Ｌの信号パスとを同時に示し、さらに全差動構成としたものであるが、図５乃至図１０で示したシングルエンド構成のサンプリング回路におけるノイズ重畳と同様の考察が適用できる。図１１に示したサンプリング回路１６０は、デジタル部（図示せず）とサンプル・ホールド部１５０ｂとコンテニアス部１５０ａとによって構成されている。 The sampling circuit 160 shown in FIG. 11 simultaneously shows the Vref_H signal path and the Vref_L signal path, and has a fully differential configuration. However, the sampling circuit 160 shown in FIGS. The same considerations as noise superposition in a circuit can be applied. The sampling circuit 160 shown in FIG. 11 includes a digital unit (not shown), a sample / hold unit 150b, and a continuous unit 150a.

デジタル部は、一般的なデジタル回路で構成され、量子化され、標本化された信号を伝達する構成である。サンプル・ホールド部１５０ｂは、一般的なスイッチトキャパシタ回路（ＳＣ回路）で構成され、量子化されず、標本化された信号を伝達する構成である。コンテニアス部１５０ａは、一般的な連続信号回路（Ｃｏｎｔｉｎｕｏｕｓ回路）で構成され、量子化されず、標本化されていない信号を伝達する構成である。 The digital unit is configured by a general digital circuit and transmits a quantized and sampled signal. The sample and hold unit 150b is configured by a general switched capacitor circuit (SC circuit), and is configured to transmit a sampled signal without being quantized. The continuous unit 150a is configured by a general continuous signal circuit (Continuous circuit), and transmits a signal that is not quantized and is not sampled.

図１１では、上述した構成のうち、デジタル信号を扱うデジタル部は、図示されておらず、コンテニアス部１５０ａとサンプル・ホールド部１５０ｂとが示されている。デジタル部は、図１１に示したサンプル・ホールド部１５０ｂのさらに前段に設けられている。つまり、図２及び図４に示したデジタル部１５０ｃに相当している。
サンプリング回路１６０は、入力されたデジタル信号に基づく入力信号（デジタル信号に基づいてＶｒｅｆ＿Ｈ，Ｖｒｅｆ＿Ｌが選択され、キャパシタ１１１ｐにサンプリングされた参照信号Ｖｒｅｆ＿Ｈ、あるいはＶｒｅｆ＿Ｌを入力信号Ｖｉｎ＿ｐ１、キャパシタ１１１ｎにサンプリングされた参照信号Ｖｒｅｆ＿Ｈ、あるいはＶｒｅｆ＿Ｌを入力信号Ｖｉｎ＿ｎ１という）を間欠的にサンプリングし、サンプリングされた信号をホールド、転送するサンプル・ホールド部１５０ｂと、このサンプル・ホールド部１５０ｂによって転送された信号を、アナログ信号Ａｏｕｔとして出力するコンテニアス部１５０ａとを備えている。 In FIG. 11, a digital unit that handles a digital signal in the configuration described above is not shown, and a continuous unit 150a and a sample / hold unit 150b are shown. The digital unit is provided further upstream of the sample and hold unit 150b shown in FIG. That is, it corresponds to the digital unit 150c shown in FIGS.
The sampling circuit 160 selects an input signal based on the input digital signal (Vref_H and Vref_L are selected based on the digital signal, and the reference signal Vref_H or Vref_L sampled on the capacitor 111p is sampled on the input signal Vin_p1 and the capacitor 111n. A reference signal Vref_H or Vref_L is referred to as an input signal Vin_n1), a sample and hold unit 150b that holds and transfers the sampled signal, and a signal transferred by the sample and hold unit 150b is an analog signal. And a continuous unit 150a for outputting as Aout.

制御回路１５９は、ジッタを含まないクロック信号φ１，φ２、ジッタが加えられたクロック信号φ１’，φ２’を生成して出力する。クロック信号φ１は、クロック信号φ２と同時にＨにならない、ノンオーバーラップ信号である。ジッタが加えられていないクロック信号φ２は、コンテニアス部１５０ａに入力され、ジッタが加えられたクロック信号φ１’は、サンプル・ホールド部１５０ｂに入力される。 The control circuit 159 generates and outputs clock signals φ1 and φ2 that do not include jitter and clock signals φ1 ′ and φ2 ′ that are added with jitter. The clock signal φ1 is a non-overlapping signal that does not become H simultaneously with the clock signal φ2. The clock signal φ2 to which jitter is not added is input to the continuous unit 150a, and the clock signal φ1 'to which jitter is added is input to the sample and hold unit 150b.

サンプル・ホールド部１５０ｂは、入力信号Ｖｉｎ＿ｐ１及びＶｉｎ＿ｎ１によって生じる電荷を蓄積するキャパシタ１１１ｐ，１１１ｎと、キャパシタ１１１ｐ，１１１ｎに蓄積するスイッチ１５１ｐ，１５２ｐ，１５３ｐ，１５１ｎ，１５２ｎ，１５３ｎとを備えている。
つまり、サンプル・ホールド部１５０ｂは、入力信号によって生じる電荷を蓄積するキャパシタ１１１ｐ，１１１ｎと、このキャパシタ１１１ｐ，１１１ｎに電荷をサンプリングするスイッチング素子１５１ｐ，１５１ｎ，１５２ｐ，１５２ｎ，１５３ｐ，１５３ｎとを備え、このスイッチング素子１５１ｐ，１５１ｎ，１５２ｐ，１５２ｎ，１５３ｐ，１５３ｎは、ジッタが加えられた第２クロック信号φ１’にしたがってオン・オフ動作をする。 The sample and hold unit 150b includes capacitors 111p and 111n for accumulating charges generated by the input signals Vin_p1 and Vin_n1, and switches 151p, 152p, 153p, 151n, 152n, and 153n for accumulating in the capacitors 111p and 111n.
That is, the sample-and-hold unit 150b includes capacitors 111p and 111n that accumulate charges generated by an input signal, and switching elements 151p, 151n, 152p, 152n, 153p, and 153n that sample charges in the capacitors 111p and 111n. The switching elements 151p, 151n, 152p, 152n, 153p, and 153n perform an on / off operation according to the second clock signal φ1 ′ to which jitter is added.

スイッチ１５１ｐ及び１５２ｎ、キャパシタ１１１ｐ、スイッチ１５３ｐは、互いに直列に接続されていて、スイッチ１５１ｎ及び１５２ｐ、キャパシタ１１１ｎ、スイッチ１５３ｎは互いに直列に接続されている。スイッチ１５１ｐ，１５２ｐ，１５３ｐ，１５１ｎ，１５２ｎ，１５３ｎは、クロック信号φ１’にしたがってスイッチング動作を行っている。 The switches 151p and 152n, the capacitor 111p, and the switch 153p are connected in series with each other, and the switches 151n and 152p, the capacitor 111n, and the switch 153n are connected in series with each other. The switches 151p, 152p, 153p, 151n, 152n, 153n perform a switching operation according to the clock signal φ1 '.

コンテニアス部１５０ａは、キャパシタ１１１ｐと直列に接続されたスイッチ１５５ｐ、スイッチ１５５ｐの一端に反転入力端子が接続された演算増幅器１５０１と、演算増幅器１５０１の非反転出力端子Ｐｏｕｔとスイッチ１５１ｐ、キャパシタ１１１ｐ間とに接続されたスイッチ１５４ｐと、演算増幅器１５０１の非反転出力端子Ｐｏｕｔと反転入力端子との間に接続されたキャパシタ１１２ｐと、キャパシタ１１１ｎと直列に接続されたスイッチ１５５ｎ、スイッチ１５５ｎの一端に非反転入力端子が接続された演算増幅器１５０１と、演算増幅器１５０１の反転出力端子Ｎｏｕｔとスイッチ１５１ｎ、キャパシタ１１１ｎ間とに接続されたスイッチ１５４ｎと、演算増幅器１５０１の反転出力端子Ｎｏｕｔと非反転入力端子との間に接続されたキャパシタ１１２ｎとを備えている。コンテニアス部１５０ａのスイッチ１５４ｐ，１５５ｐ，１５４ｎ，１５５ｎは、ジッタがないクロック信号φ２にしたがってスイッチング動作を行っている。 The continuous unit 150a includes a switch 155p connected in series with the capacitor 111p, an operational amplifier 1501 having an inverting input terminal connected to one end of the switch 155p, a non-inverting output terminal Pout of the operational amplifier 1501, the switch 151p, and the capacitor 111p. Switch 154p connected to, a capacitor 112p connected between the non-inverting output terminal Pout and the inverting input terminal of the operational amplifier 1501, a switch 155n connected in series with the capacitor 111n, and a non-inverting terminal at one end of the switch 155n. An operational amplifier 1501 having an input terminal connected thereto, an inverting output terminal Nout of the operational amplifier 1501 and the switch 151n, a switch 154n connected between the capacitors 111n, and an inverting output terminal Nout and a non-inverting input terminal of the operational amplifier 1501 Between And a connection to a capacitor 112n. The switches 154p, 155p, 154n, and 155n of the continuous unit 150a perform a switching operation according to the clock signal φ2 having no jitter.

図１１に示したサンプリング回路１６０では、サンプル・ホールド部１５０ｂとコンテニアス部１５０ａとがキャパシタ１１１ｐ，１１１ｎを共有している。つまり、キャパシタ１１１ｐ，１１１ｎは、サンプル・ホールド部１５０ｂとしても、コンテニアス部１５０ａとしても機能する。
なお、キャパシタ１１２ｐ，１１２ｎを有することによって、コンテニアス部１５０ａにはＬＰＦ（Ｌｏｗ−ｐａｓｓｆｉｌｔｅｒ）が形成され、キャパシタ１１２ｐとキャパシタ１１１ｐの容量比及びキャパシタ１１２ｎとキャパシタ１１１ｎの容量比、とスイッチング周波数によってＬＰＦのカットオフ周波数が決まる。なお、このようなキャパシタ１１２ｐ、１１２ｎは、本実施例１のサンプリング回路に必須の構成ではない。 In the sampling circuit 160 shown in FIG. 11, the sample-and-hold unit 150b and the continuous unit 150a share the capacitors 111p and 111n. That is, the capacitors 111p and 111n function as both the sample and hold unit 150b and the continuous unit 150a.
Since the capacitors 112p and 112n are provided, an LPF (Low-pass filter) is formed in the continuous portion 150a, and the LPF depends on the capacitance ratio of the capacitors 112p and 111p, the capacitance ratio of the capacitors 112n and 111n, and the switching frequency. The cutoff frequency is determined. Such capacitors 112p and 112n are not essential components for the sampling circuit of the first embodiment.

本実施例１のサンプリング回路１６０には、上側参照信号Ｖｒｅｆ＿Ｈ（第１の参照信号）に電源電圧ＶＤＤが印加され、下側参照信号Ｖｒｅｆ＿Ｌ（第２の参照信号）にチャージポンプ回路１７０で生成した負電源電圧ＶＥＥが印加される。サンプル・ホールド部１５０ｂでは、参照信号Ｖｒｅｆ＿Ｈ，Ｖｒｅｆ＿Ｌをキャパシタ１５１ｐ及び１５１ｎにＶＳＳ基準で入力信号Ｖｉｎ＿ｎ１，Ｖｉｎ＿ｐ１としてサンプリングし、コンテニアス部１５０ａにおいてキャパシタ１５２ｐ，１５１ｎに蓄積された電荷をアナログ出力信号Ｐｏｕｔ，ＮｏｕｔとしてＶＳＳ基準で出力する。 In the sampling circuit 160 of the first embodiment, the power supply voltage VDD is applied to the upper reference signal Vref_H (first reference signal), and the lower reference signal Vref_L (second reference signal) is generated by the charge pump circuit 170. Negative power supply voltage VEE is applied. In the sample and hold unit 150b, the reference signals Vref_H and Vref_L are sampled in the capacitors 151p and 151n as the input signals Vin_n1 and Vin_p1 on the basis of the VSS, and the charges accumulated in the capacitors 152p and 151n in the continuous unit 150a are analog output signals Pout and Nout. Are output on the basis of VSS.

このような本実施例１によれば、サンプル・ホールド部１５０ｂは離散化された信号を伝達することを特徴としており、信号成分はＤＣ成分であるため、動作クロックに加えられたジッタにより信号成分は変調がかからない。しかし、チャージポンプ回路で生成した負電源電圧ＶＥＥを参照信号Ｖｒｅｆ＿Ｌとして使用した場合、ＶＥＥにはチャージポンプ回路のスイッチング動作に起因する周期ノイズが重畳しているがＡＣ成分であるため、動作クロックに加えられたジッタによりノイズ成分には変調がかかり、ノイズ拡散効果が得られる。 According to the first embodiment, the sample and hold unit 150b transmits the discretized signal. Since the signal component is a DC component, the signal component is caused by jitter applied to the operation clock. Is not modulated. However, when the negative power supply voltage VEE generated by the charge pump circuit is used as the reference signal Vref_L, the periodic noise due to the switching operation of the charge pump circuit is superimposed on the VEE, but it is an AC component. Due to the added jitter, the noise component is modulated, and a noise diffusion effect is obtained.

つまり、ＳＴＦ（ＳｉｇｎａｌＴｒａｎｓｆｅｒＦｕｎｃｔｉｏｎ）には変化せず、ＮＴＦ（ＮｏｉｓｅＴｒａｎｓｆｅｒＦｕｎｃｔｉｏｎ）のみにジッタによる変調をかけることができ、混入する周期ノイズを信号成分と効率的に分離することができる。
このため、伝達すべき信号にノイズを加えることなく、ｉｎ−ｂａｎｄ内のノイズだけを分散し、そのスペクトルのピークを低減することができる。 That is, it does not change to STF (Signal Transfer Function), only NTF (Noise Transfer Function) can be modulated by jitter, and mixed periodic noise can be efficiently separated from signal components.
For this reason, without adding noise to the signal to be transmitted, only the noise in the in-band can be dispersed and the peak of the spectrum can be reduced.

上述した本実施例１によれば、チャージポンプ回路等のＤ／Ａ変換器周辺の機器から発生するノイズを低減するのではなく、Ｄ／Ａ変換器自身のノイズに対する耐性を強化することができる。このため、Ｄ／Ａ変換器周辺の他の機器の構成を変更することなく、Ｄ／Ａ変換器のみを変更してＤ／Ａ変換器に対するノイズの影響を低減することができる。これにより、Ｄ／Ａ変換器の内部信号範囲をＶＤＤ〜ＶＥＥとすることができ、内部信号範囲の制限がなくなり、さらに基準信号Ｖｃｏｍの生成を不要とすることができる。 According to the first embodiment described above, it is possible not to reduce noise generated from devices around the D / A converter such as a charge pump circuit, but to enhance resistance to noise of the D / A converter itself. . For this reason, the influence of noise on the D / A converter can be reduced by changing only the D / A converter without changing the configuration of other devices around the D / A converter. As a result, the internal signal range of the D / A converter can be set to VDD to VEE, the internal signal range is not limited, and generation of the reference signal Vcom can be made unnecessary.

また、本実施例１は、デジタル部には、ジッタが加えられたクロック信号φ１’，φ２’を入力するようにしても、ジッタを加えないクロック信号φ１，φ２を入力するようにしてもよく、Ｄ／Ａ変換器自身のノイズに対する耐性を強化する効果は全く損なわれることはない。
さらに、本実施例１は、Ｄ／Ａ変換器を単体の構成とする場合、図１１に示した制御回路１５９が１つのサンプリング回路に対応付けて設けられる。また、本実施例１は、図１１に示したＤ／Ａ変換器のサンプリング回路を他の機器として構成する場合、制御回路１５９を機器の外部に設けるものであってもよい。 In the first embodiment, clock signals φ1 ′ and φ2 ′ to which jitter is added may be input to the digital unit, or clock signals φ1 and φ2 to which jitter is not added may be input. The effect of enhancing the resistance to noise of the D / A converter itself is not impaired at all.
Further, in the first embodiment, when the D / A converter is configured as a single unit, the control circuit 159 shown in FIG. 11 is provided in association with one sampling circuit. In the first embodiment, when the sampling circuit of the D / A converter shown in FIG. 11 is configured as another device, the control circuit 159 may be provided outside the device.

図１２は、本発明の実施例２に係るＤ／Ａ変換器を用いたΔΣ型Ａ／Ｄ変換器を説明するためのブロック図である。本実施例２のΔΣ型Ａ／Ｄ変換器２００は、量子化回路から出力された出力信号をアナログ変換して演算回路にフィードバック信号を出力するＤ／Ａ変換器を備えている。つまり、アナログ信号の入力信号ＩＮとＤ／Ａ変換器（図中に“ＤＡＣ”で示す）２４０からのフィードバック後の差分信号を出力する演算回路２１０と、この演算回路２１０からの差分信号を積分するフィルタ回路２２０と、このフィルタ回路２２０の出力信号を量子化によりデジタル変換して出力信号ＯＵＴを出力する量子化回路２３０と、この量子化回路２３０から出力された出力信号ＯＵＴをアナログ変換して演算回路２１０にフィードバック信号を出力するＤ／Ａ変換器２４０とを備えて構成されている。 FIG. 12 is a block diagram for explaining a ΔΣ A / D converter using the D / A converter according to the second embodiment of the present invention. The ΔΣ A / D converter 200 according to the second embodiment includes a D / A converter that analog-converts the output signal output from the quantization circuit and outputs a feedback signal to the arithmetic circuit. That is, an arithmetic circuit 210 that outputs an analog signal input signal IN and a differential signal after feedback from a D / A converter (shown by “DAC”) 240, and an integration of the differential signal from the arithmetic circuit 210 A filter circuit 220 that performs digital conversion of the output signal of the filter circuit 220 by quantization and outputs an output signal OUT, and an analog conversion of the output signal OUT output from the quantization circuit 230 The arithmetic circuit 210 includes a D / A converter 240 that outputs a feedback signal.

ここで、Ｄ／Ａ変換器２４０は、上述した本実施例１で説明したＤ／Ａ変換器で構成されている。図１２に示したΔΣＡ／Ｄ変換器におけるＤ／Ａ変換器の出力信号範囲がＶＤＤ〜ＶＳＳの場合、演算回路２１０において入力信号ＩＮの信号範囲もＶＤＤ〜ＶＳＳとしなければならない。そのため、入力信号のＤＣカットコンデンサを不要とするためにチャージポンプ回路を内蔵してＶＤＤ〜ＶＥＥの信号範囲の入力信号を入力できるＡ／Ｄ変換器であっても、内部信号範囲はＶＤＤ〜ＶＳＳに制限される。これは、信号範囲がＶＤＤ〜ＶＥＥのＡ／Ｄ変換器と比較すると、信号範囲が１／２となり単純計算で信号対ノイズ比では６ｄＢ劣るといえる。また、ＶＤＤ〜ＶＥＥの入力信号をＶＤＤ〜ＶＳＳにレベルシフトする際に、新たに基準信号Ｖｃｏｍを生成する必要がある。 Here, the D / A converter 240 is configured by the D / A converter described in the first embodiment. When the output signal range of the D / A converter in the ΔΣ A / D converter shown in FIG. 12 is VDD to VSS, the signal range of the input signal IN in the arithmetic circuit 210 must also be VDD to VSS. Therefore, even in an A / D converter that has a built-in charge pump circuit and can input an input signal in the signal range of VDD to VEE in order to eliminate the need for a DC cut capacitor for the input signal, the internal signal range is VDD to VSS. Limited to Compared with an A / D converter having a signal range of VDD to VEE, the signal range is halved, and it can be said that the signal-to-noise ratio is inferior by 6 dB by simple calculation. In addition, when the input signal from VDD to VEE is level-shifted from VDD to VSS, it is necessary to newly generate the reference signal Vcom.

そこで、上述した本実施例１に示したＤ／Ａ変換器を用いることにより、チャージポンプ回路の出力信号ＶＥＥに重畳するノイズの影響を低減することができ、Ａ／Ｄ変換器の内部信号範囲をＶＤＤ〜ＶＥＥとすることができる。これより、内部信号範囲の制限がなくなり、基準信号Ｖｃｏｍの生成を不要とすることができる。 Therefore, by using the D / A converter shown in the first embodiment, the influence of noise superimposed on the output signal VEE of the charge pump circuit can be reduced, and the internal signal range of the A / D converter can be reduced. Can be set to VDD to VEE. As a result, the internal signal range is not limited, and the generation of the reference signal Vcom can be made unnecessary.

図１３は、本発明の実施例３に係るＤ／Ａ変換器を用いたパイプラン型Ａ／Ｄ変換器を説明するためのブロック図である。本実施例３のパイプライン型Ａ／Ｄ変換器３００は、複数段カスケード接続された残差演算ステージにおいて、サブＡ／Ｄ変換器により変換されたデジタル信号を再びアナログ信号に変換するＤ／Ａ変換器を備えている。つまり、複数段カスケード接続された残差演算ステージ３１０とデジタル回路３２０によって主に構成されている。このうち、残差演算ステージ３１０は、サブＡ／Ｄ変換器３３０（図中に“ＳＡＤＣ”で示す）とＤ／Ａ変換器３４０（図中に“ＤＡＣ”で示す）と演算回路３５０と残差演算増幅器３６０とによって構成されている。 FIG. 13 is a block diagram for explaining a pipelined A / D converter using the D / A converter according to the third embodiment of the present invention. The pipeline type A / D converter 300 according to the third embodiment is a D / A that converts a digital signal converted by the sub A / D converter into an analog signal again in a residual calculation stage cascaded in a plurality of stages. It has a converter. That is, it is mainly configured by a residual calculation stage 310 and a digital circuit 320 that are cascade-connected in a plurality of stages. Among these, the residual calculation stage 310 includes a sub A / D converter 330 (indicated by “SADC” in the drawing), a D / A converter 340 (indicated by “DAC” in the drawing), an arithmetic circuit 350, and a residual. And a differential operational amplifier 360.

残差演算ステージ３１０において、入力されたアナログ信号ＩＮは、それぞれのサブＡ／Ｄ変換器３１０によりデジタル信号に変換される。その後、変換結果をＤ／Ａ変換器３４０により再びアナログ信号に変換したものと、入力信号ＩＮとの差分を取り、これを残差演算増幅器３６０で増幅する。この一連の演算動作を複数段繰り返し、最後にデジタル回路３２０で各ステージの出力を演算することで、アナログ入力信号ＩＮに対応したデジタル出力信号ＯＵＴとして出力される。 In the residual calculation stage 310, the input analog signal IN is converted into a digital signal by each sub A / D converter 310. Thereafter, the difference between the conversion result converted into the analog signal by the D / A converter 340 and the input signal IN is taken, and this is amplified by the residual operational amplifier 360. This series of arithmetic operations is repeated for a plurality of stages, and finally the output of each stage is calculated by the digital circuit 320, whereby a digital output signal OUT corresponding to the analog input signal IN is output.

ここで、上述したＤ／Ａ変換器３４０は、上述した本実施例１で説明したＤ／Ａ変換器で構成されている。図１３に示したパイプラインＡ／Ｄ変換器においてＤ／Ａ変換器の出力信号範囲がＶＤＤ〜ＶＳＳの場合、演算回路３５０において入力信号ＩＮの信号範囲もＶＤＤ〜ＶＳＳとしなければならない。そのため、入力信号のＤＣカットコンデンサを不要とするためにチャージポンプ回路を内蔵してＶＤＤ〜ＶＥＥの信号範囲の入力信号を入力できるＡ／Ｄ変換器であっても、内部信号範囲はＶＤＤ〜ＶＳＳに制限される。これは、信号範囲がＶＤＤ〜ＶＥＥのＡ／Ｄ変換器と比較すると、信号範囲が１／２となり単純計算で信号対ノイズ比では６ｄＢ劣るといえる。また、ＶＤＤ〜ＶＥＥの入力信号をＶＤＤ〜ＶＳＳにレベルシフトする際に、新たに基準信号Ｖｃｏｍを生成する必要がある。 Here, the above-described D / A converter 340 includes the D / A converter described in the first embodiment. When the output signal range of the D / A converter is VDD to VSS in the pipeline A / D converter shown in FIG. 13, the signal range of the input signal IN must also be VDD to VSS in the arithmetic circuit 350. Therefore, even in an A / D converter that has a built-in charge pump circuit and can input an input signal in the signal range of VDD to VEE in order to eliminate the need for a DC cut capacitor for the input signal, the internal signal range is VDD to VSS. Limited to Compared with an A / D converter having a signal range of VDD to VEE, the signal range is halved, and it can be said that the signal-to-noise ratio is inferior by 6 dB by simple calculation. In addition, when the input signal from VDD to VEE is level-shifted from VDD to VSS, it is necessary to newly generate the reference signal Vcom.

図１４は、本発明の実施例４に係るＤ／Ａ変換器を用いた逐次比較型Ａ／Ｄ変換器のブロック図である。本実施例４の逐次比較型Ａ／Ｄ変換器は、逐次比較レジスタのビット列をアナログ変換して演算回路にフィードバック信号を出力するＤ／Ａ変換器を備えている。つまり、演算回路４１０と量子化回路４２０と逐次比較レジスタ４３０とＤ／Ａ変換器４４０とによって主に構成されている。 FIG. 14 is a block diagram of a successive approximation A / D converter using a D / A converter according to the fourth embodiment of the present invention. The successive approximation A / D converter according to the fourth embodiment includes a D / A converter that converts a bit string of a successive approximation register into an analog signal and outputs a feedback signal to an arithmetic circuit. That is, the arithmetic circuit 410, the quantization circuit 420, the successive approximation register 430, and the D / A converter 440 are mainly configured.

逐次比較Ａ／Ｄ変換器では、所定ビット数のビット列を持つ逐次比較レジスタ４３０の各ビットに対して、ＭＳＢ（ＭｏｓｔＳｉｇｎｉｆｉｃａｎｔＢｉｔ）からＬＳＢ（ＬｅａｓｔＳｉｇｎｉｆｉｃａｎｔＢｉｔ）の順に“１”が設定される。逐次比較レジスタ４３０の１ビットに“１”が設定される毎に、量子化回路４２０の結果によって当該１ビットの内容が“０”又は“１”のいずれか一方に確定される。 In the successive approximation A / D converter, “1” is set in the order from MSB (Most Significant Bit) to LSB (Least Significant Bit) for each bit of the successive approximation register 430 having a bit string of a predetermined number of bits. Each time “1” is set in one bit of the successive approximation register 430, the content of the one bit is determined to be either “0” or “1” according to the result of the quantization circuit 420.

例えば、逐次比較レジスタ４３０のある１ビットに“１”が設定される毎に、Ｄ／Ａ変換器４４０は、逐次比較レジスタ４３０のビット列をアナログ出力信号に変換する。そして、Ｄ／Ａ変換器４４０より出力される逐次比較レジスタ４３０のビット列に応じたアナログ出力信号とアナログ入力信号ＩＮとの差分信号を演算回路４１０で演算し量子化回路４２０へ入力する。この結果、アナログ入力信号ＩＮがＤ／Ａ変換器４４０からのアナログ出力信号よりも大きい場合には前記１ビットは“１”に確定され、アナログ入力信号ＩＮがアナログ出力信号よりも小さい場合には前記１ビットは“０”に確定される。 For example, every time “1” is set in one bit of the successive approximation register 430, the D / A converter 440 converts the bit string of the successive approximation register 430 into an analog output signal. Then, the difference signal between the analog output signal and the analog input signal IN corresponding to the bit string of the successive approximation register 430 output from the D / A converter 440 is calculated by the calculation circuit 410 and input to the quantization circuit 420. As a result, when the analog input signal IN is larger than the analog output signal from the D / A converter 440, the 1 bit is fixed to “1”, and when the analog input signal IN is smaller than the analog output signal. The 1 bit is fixed to “0”.

以上の動作が、逐次比較レジスタ４３０のビット列の全ビットを対象に行われ、当該全ビットの内容が確定されたときの逐次比較レジスタ４３０のビット列が、アナログ入力信号ＩＮに対応したデジタル出力信号ＯＵＴとして出力される。
ここで、上述したＤ／Ａ変換器４４０は、上述した本実施例１で説明したＤ／Ａ変換器で構成されている。図１４に示した逐次比較Ａ／Ｄ変換器におけるＤ／Ａ変換器の出力信号範囲がＶＤＤ〜ＶＳＳの場合、演算回路４１０において入力信号ＩＮの信号範囲もＶＤＤ〜ＶＳＳとしなければならない。そのため、入力信号のＤＣカットコンデンサを不要とするためにチャージポンプ回路を内蔵してＶＤＤ〜ＶＥＥの信号範囲の入力信号を入力できるＡ／Ｄ変換器であっても、内部信号範囲はＶＤＤ〜ＶＳＳに制限される。これは、信号範囲がＶＤＤ〜ＶＥＥのＡ／Ｄ変換器と比較すると、信号範囲が１／２となり単純計算で信号対ノイズ比では６ｄＢ劣るといえる。また、ＶＤＤ〜ＶＥＥの入力信号をＶＤＤ〜ＶＳＳにレベルシフトする際に、新たに基準信号Ｖｃｏｍを生成する必要がある。 The above operation is performed for all the bits of the bit string of the successive approximation register 430, and the bit string of the successive approximation register 430 when the contents of all the bits are determined is the digital output signal OUT corresponding to the analog input signal IN. Is output as
Here, the D / A converter 440 described above is configured by the D / A converter described in the first embodiment. When the output signal range of the D / A converter in the successive approximation A / D converter shown in FIG. 14 is VDD to VSS, the signal range of the input signal IN in the arithmetic circuit 410 must also be VDD to VSS. Therefore, even in an A / D converter that has a built-in charge pump circuit and can input an input signal in the signal range of VDD to VEE in order to eliminate the need for a DC cut capacitor for the input signal, the internal signal range is VDD to VSS. Limited to Compared with an A / D converter having a signal range of VDD to VEE, the signal range is halved, and it can be said that the signal-to-noise ratio is inferior by 6 dB by simple calculation. In addition, when the input signal from VDD to VEE is level-shifted from VDD to VSS, it is necessary to newly generate the reference signal Vcom.

そこで、上述した本実施例１に示したＤ／Ａ変換器を用いることにより、チャージンプ回路の出力信号ＶＥＥに重畳するノイズの影響を低減することができ、Ａ／Ｄ変換器の内部信号範囲をＶＤＤ〜ＶＥＥとすることができる。これより、内部信号範囲の制限がなくなり、基準信号Ｖｃｏｍの生成を不要とすることができる。
また、本発明の技術的範囲は、図面及び上述した各実施例に限定されるものではなく、本発明が目的とするものと均等な効果をもたらすすべての実施例をも含んでいる。さらに、本発明の技術的範囲は、特許請求の範囲による発明の特徴の組み合わせに限定されるものではなく、すべての開示されたそれぞれの特徴のうち特定の特徴のあらゆる所望する組み合わせも含むものである。 Therefore, by using the D / A converter shown in the first embodiment, the influence of noise superimposed on the output signal VEE of the charge-pump circuit can be reduced, and the internal signal range of the A / D converter can be reduced. VDD to VEE can be set. As a result, the internal signal range is not limited, and the generation of the reference signal Vcom can be made unnecessary.
Further, the technical scope of the present invention is not limited to the drawings and the above-described embodiments, but includes all the embodiments that bring about effects equivalent to those intended by the present invention. Further, the technical scope of the present invention is not limited to the combinations of features of the invention according to the claims, but includes any desired combination of specific features among all the disclosed features.

本発明は、Ｄ／Ａ変換器やＡ／Ｄ変換器の他に、Ｄ／Ａ変換やＡ／Ｄ変換器の機能を持った電子機器全般に利用することができる。 The present invention can be used for electronic devices in general having functions of D / A conversion and A / D converter in addition to D / A converter and A / D converter.

１０１，１０２スイッチ
１１１，１１２，１１３キャパシタ
１１１ｐ，１１１ｎ，１１２ｐ，１１２ｎキャパシタ
１２１演算増幅器
１４０，２４０，３４０，４４０Ｄ／Ａ変換器
１４１スムージングフィルタ回路（ＳＭＦ）
１５０ａコンテニアス部
１５０ｂサンプル・ホールド部
１５０ｃデジタル部
１５１ｐ，１５２ｐ，１５３ｐ，１５４ｐ，１５５ｐ，１５１ｎ，１５２ｎ，１５３ｎ，１５４ｎ，１５５ｎスイッチ
１５９制御回路
１６０サンプリング回路
１７０チャージポンプ回路（ＣＰ）
２００ ΔΣＡ／Ｄ変換器
２１０，３５０，４１０演算回路
２２０フィルタ回路
２３０，４２０量子化回路
３００パイプラインＡ／Ｄ変換器
３１０残差演算ステージ
３２０デジタル回路
３３０サブＡ／Ｄ変換器
３６０残差演算増幅器
４００逐次比較Ａ／Ｄ変換器
４３０逐次比較レジスタ
１５０１演算増幅器 101, 102 switch 111, 112, 113 capacitor 111p, 111n, 112p, 112n capacitor 121 operational amplifier 140, 240, 340, 440 D / A converter 141 smoothing filter circuit (SMF)
150a Continuous section 150b Sample and hold section 150c Digital section 151p, 152p, 153p, 154p, 155p, 151n, 152n, 153n, 154n, 155n Switch 159 Control circuit 160 Sampling circuit 170 Charge pump circuit (CP)
200 ΔΣ A / D converter 210, 350, 410 arithmetic circuit 220 filter circuit 230, 420 quantization circuit 300 pipeline A / D converter 310 residual calculation stage 320 digital circuit 330 sub A / D converter 360 residual operational amplifier 400 successive approximation A / D converter 430 successive approximation register 1501 operational amplifier

Claims

デジタル信号を入力するデジタル部と、該デジタル部によって入力されたデジタル信号に基づく第１および第２の参照信号を第１クロックにしたがってサンプリングし、サンプリングされた前記第１および第２の参照信号を第２クロックにしたがって保持して転送するサンプル・ホールド部と、該サンプル・ホールド部によって転送された信号をアナログ信号として出力するコンテニアス部とを備えたサンプリング回路と、
前記コンテニアス部に対しては、前記第２クロック信号にジッタを加えることなく供給し、少なくとも前記サンプル・ホールド部に対しては、ジッタを付加した前記第１クロック信号を供給するクロック信号供給部とを備え、
前記サンプル・ホールド部の前記第１の参照信号に電源電圧を印加し、前記第２の参照信号にチャージポンプ回路で生成した負電源電圧を印加することを特徴とするＤ／Ａ変換器。 A digital unit for inputting a digital signal, first and second reference signals based on the digital signal input by the digital unit are sampled according to a first clock , and the sampled first and second reference signals are sampled . A sampling circuit comprising a sample and hold unit for holding and transferring in accordance with a second clock , and a continuous unit for outputting the signal transferred by the sample and hold unit as an analog signal;
For the Konteniasu unit supplies without adding jitter to said second clock signal, at least for the sample and hold unit, and a clock signal supply unit supplying the first clock signal by adding a jitter With
Wherein said first reference signal sample and hold unit power supply voltage is applied to, D / A converter and applying a negative supply voltage generated by the charge pump circuit to the second reference signal.

前記サンプル・ホールド部が、前記第１および第２の参照信号によって生じる電荷を蓄積するキャパシタと、該キャパシタに電荷をサンプリングするスイッチング素子とを備え、該スイッチング素子は、ジッタが加えられた前記第１クロック信号にしたがってオン・オフ動作をすることを特徴とする請求項１に記載のＤ／Ａ変換器。 The sample-and-hold unit includes a capacitor that accumulates charges generated by the first and second reference signals , and a switching element that samples charges in the capacitor, and the switching element has the jitter added thereto. 2. The D / A converter according to claim 1, wherein the D / A converter performs on / off operation according to one clock signal.

量子化回路から出力された出力信号をアナログ変換して演算回路にフィードバック信号を出力する請求項１又は２に記載のＤ／Ａ変換器を備えていることを特徴とするΔΣ型Ａ／Ｄ変換器。 3. A delta-sigma A / D converter comprising the D / A converter according to claim 1, wherein the output signal output from the quantization circuit is converted into an analog signal and a feedback signal is output to the arithmetic circuit. vessel.

複数段カスケード接続された残差演算ステージにおいて、サブＡ／Ｄ変換器により変換されたデジタル信号を再びアナログ信号に変換する請求項１又は２に記載のＤ／Ａ変換器を備えていることを特徴とするパイプライン型Ａ／Ｄ変換器。 3. The D / A converter according to claim 1, wherein the digital signal converted by the sub-A / D converter is converted again into an analog signal in a residual calculation stage cascaded in a plurality of stages. A pipeline type A / D converter that is characterized.

逐次比較レジスタのビット列をアナログ変換して演算回路にフィードバック信号を出力する請求項１又は２に記載のＤ／Ａ変換器を備えていることを特徴とする逐次比較型Ａ／Ｄ変換器。 3. A successive approximation A / D converter comprising the D / A converter according to claim 1, wherein the D / A converter according to claim 1 outputs a feedback signal to an arithmetic circuit by converting a bit string of the successive approximation register into an analog circuit.