JP2014060489A - D/a converter and a/d converter using the d/a converter - Google Patents
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Abstract
Description
本発明は、Ｄ／Ａ変換器及びそのＤ／Ａ変換器を用いたＡ／Ｄ変換器に関し、より詳細には、チャージポンプ回路の出力電圧のノイズの影響を低減することができるＤ／Ａ変換器及びそのＤ／Ａ変換器を用いたＡ／Ｄ変換器に関する。 The present invention relates to a D / A converter and an A / D converter using the D / A converter, and more specifically, a D / A capable of reducing the influence of noise in the output voltage of a charge pump circuit. The present invention relates to a converter and an A / D converter using the D / A converter.
現在、電子機器に対する小型化の要求はますます強くなっている。プリント基板上の実装面積の削減や部品コストを抑えるため、電子機器に搭載される電子部品において、負電源電圧を生成するチャージポンプ回路を内蔵することによって、出力信号及び入力信号のＤＣカット用コンデンサを不要としたＤ／Ａ（デジタル／アナログ）変換器及びＡ／Ｄ（アナログ／デジタル）変換器がある。 Currently, there is an increasing demand for downsizing electronic devices. In order to reduce the mounting area on the printed circuit board and reduce the component cost, the electronic component mounted on the electronic device has a built-in charge pump circuit that generates a negative power supply voltage. There are D / A (digital / analog) converters and A / D (analog / digital) converters that do not need to be used.
チャージポンプ（Ｃｈａｒｇｅ ｐｕｍｐ）回路は、複数のコンデンサとスイッチで構成され入力電圧によってあるコンデンサ（フライングコンデンサともいう）を充電し、フライングコンデンサに蓄えられた電荷を別のコンデンサ（出力コンデンサともいう）に転送することにより、入力電圧を昇圧、降圧、もしくは極性反転した電圧を発生するための電子回路である。スイッチングによって電圧生成の動作をする電源生成回路としては、スイッチング電源、ＤＣＤＣコンバータ等もここでいうチャージポンプ回路に含まれる。 A charge pump circuit is composed of a plurality of capacitors and switches, charges a capacitor (also called a flying capacitor) by an input voltage, and charges stored in the flying capacitor to another capacitor (also called an output capacitor). It is an electronic circuit for generating a voltage obtained by boosting, stepping down, or inverting the input voltage by transferring. As the power generation circuit that performs voltage generation operation by switching, a switching power supply, a DCDC converter, and the like are also included in the charge pump circuit here.
Ｄ／Ａ変換器及びＡ／Ｄ変換器は、電子機器のオーディオの機能などに多く利用される電子部品であり、特に、ノイズ対策が必要とされる電子部品であるが、チャージポンプ回路は、このチャージポンプ回路内で充放電するコンデンサにスイッチング操作による急峻なオン／オフ電流が流れることによって、周期的なスイッチングノイズを発生することが知られている。 The D / A converter and the A / D converter are electronic components that are often used for audio functions of electronic devices, and in particular, are electronic components that require noise countermeasures. It is known that periodic switching noise is generated when a steep on / off current caused by a switching operation flows through a capacitor that is charged and discharged in the charge pump circuit.
Ａ／Ｄ変換器は、アナログ信号をデジタル信号に変換する電子回路で、Ａ／Ｄコンバータ（ＡＤＣ）ともいう。この逆がＤ／Ａ変換回路である。変換方式の一種として見た場合は、Ａ／Ｄ変換はパルス符号変調で、Ａ／Ｄ変換のような操作をより一般にはデジタイズという。
基本的なＡ／Ｄ変換の操作は、まず、サンプリング周波数で入力を標本化し、それを量子化することで行われる。標本化にともなう折り返し雑音は、重要な問題である。また、量子化にともなう量子化誤差による量子化雑音もある。Ａ／Ｄ変換の操作によって種々の型に分類されている。以下に、その代表的な例について説明する。
An A / D converter is an electronic circuit that converts an analog signal into a digital signal, and is also referred to as an A / D converter (ADC). The reverse is the D / A conversion circuit. When viewed as a kind of conversion method, A / D conversion is pulse code modulation, and an operation such as A / D conversion is more generally referred to as digitizing.
Basic A / D conversion operations are performed by first sampling an input at a sampling frequency and quantizing it. The aliasing noise associated with sampling is an important issue. There is also quantization noise due to quantization errors accompanying quantization. It is classified into various types according to the A / D conversion operation. Below, the typical example is demonstrated.
まず、逐次比較型及びパイプライン型は、比較器の他にＤ／Ａ変換器も用意し、入力とＤ／Ａ変換器の出力とを比較しながら１ｂｉｔずつ精度を上げていく。したがって、ｎｂｉｔの場合は、ｎ回の比較を行う必要があるが、比較器１つを用いてループ状にｎ回の操作を行う場合が逐次比較型である。つまり、Ａ／Ｄ変換器の一種で、一つのコンパレータ（比較器）で大小比較を何度も繰り返し実行する手法が逐次比較型である。この逐次比較型のＡ／Ｄ変換器は、コンパレータと逐次比較レジスタとＤ／Ａ変換器でと構成されている。回路構成はシンプルであるが、分解能を高めるほど比較回数が増えるため高速動作は苦手である。 First, in the successive approximation type and the pipeline type, a D / A converter is prepared in addition to the comparator, and the accuracy is increased by 1 bit while comparing the input and the output of the D / A converter. Therefore, in the case of nbit, it is necessary to perform comparison n times, but the case of performing the operation n times in a loop using one comparator is a sequential comparison type. That is, the successive approximation type is a type of A / D converter that repeatedly performs a magnitude comparison with a single comparator (comparator). This successive approximation type A / D converter includes a comparator, a successive approximation register, and a D / A converter. The circuit configuration is simple, but high speed operation is not good because the number of comparisons increases as the resolution increases.
これに対して、パイプライン処理のように、ｎ段階の回路構成で処理する場合がパイプラン型である。Ａ／Ｄ変換器の一種で、各ケタの判定用に１ビット〜１．５ビットといった低分解能のＡ／Ｄ変換回路を多段用意してパイプライン動作で行うことで，１クロックで複数の処理を進める。パイプラインの各ステージには，Ｄ／Ａ変換器とサブＡＤＣ（比較器）が集積されている。 On the other hand, the case of processing with an n-stage circuit configuration, such as pipeline processing, is a pipeline type. A type of A / D converter that uses multiple stages of low-resolution A / D conversion circuits, such as 1 to 1.5 bits, for each digit determination, and performs multiple processing in one clock. To proceed. In each stage of the pipeline, a D / A converter and a sub ADC (comparator) are integrated.
パイプライン型Ａ／Ｄ変換器では，各段で入力レベルの位置を判定する。「１」の場合は、その分だけ入力レベルを差し引いた後で増幅（１ビットの場合は２倍）し、次段で次のケタの値を判定する。このため常に演算増幅が必要になる。この演算増幅の精度が悪いと、後段のＡ／Ｄ変換の精度が悪化するため、オペアンプと負帰還回路を用いて精度を高めている。例えば、サンプル・ホールド回路と第１ステージのＤ／Ａ変換器で構成される初段は、１０ビット分解能であれば出力電圧の誤差の許容値が１／２１０以下と非常に厳しい値が求められる。 In the pipeline type A / D converter, the position of the input level is determined at each stage. In the case of “1”, the input level is subtracted by that amount and then amplified (doubled in the case of 1 bit), and the next digit value is determined in the next stage. For this reason, operational amplification is always required. If the accuracy of the operational amplification is poor, the accuracy of the A / D conversion in the subsequent stage is deteriorated. Therefore, the accuracy is increased by using an operational amplifier and a negative feedback circuit. For example, sample and hold circuit and the first stage consists of D / A converter of the first stage, the error tolerance of the case when the output voltage at 10-bit resolution is required are very strict value and 1/2 10 or less .
次に、ΔΣ（デルタ・シグマ）型は、アナログ信号をデジタル符号に変換する際に、高速で標本化した量子化雑音のパワースペクトル密度（ＰＳＤ）分布の形状を整形し、通過帯域のダイナミックレンジを向上させることによって、より小さな量子化語長数で符号化する回路形式全体を指す場合と、量子化雑音を整形する部分（ノイズシェーピング）を指す場合とがある。近年の半導体技術の発達や精度の必要なアナログ的な部分が少ないなどの点から音声処理用のＡ／Ｄ変換（ＡＤＣ）及びＤ／Ａ変換（ＤＡＣ）で多用されている。 Next, the ΔΣ (delta sigma) type shapes the shape of the power spectrum density (PSD) distribution of quantization noise sampled at high speed when converting an analog signal into a digital code, and the dynamic range of the passband. In some cases, the overall circuit format for encoding with a smaller number of quantized word lengths may be referred to, and the part for shaping the quantization noise (noise shaping). In recent years, it has been widely used in A / D conversion (ADC) and D / A conversion (DAC) for voice processing because of the development of semiconductor technology and few analog parts that require high accuracy.
図１は、従来のＤ／Ａ変換器（信号範囲；ＶＤＤ〜ＶＥＥ）を説明するための回路構成図で、下側参照信号Ｖｒｅｆ＿Ｌ（第２の参照信号）にチャージポンプ回路で生成した負電源電圧ＶＥＥを印加したＤ／Ａ変換器を説明するための回路構成図である。このＤ／Ａ変換器は、後述するサンプリング回路１６０と制御回路（クロック信号供給部）１５９とを備えており、サンプリング回路１６０の上側参照信号Ｖｒｅｆ＿Ｈ（第１の参照信号）には、電源電圧ＶＤＤを印加し、下側参照信号Ｖｒｅｆ＿Ｌ（第２の参照信号）には、チャージポンプ回路（図中に“ＣＰ”で示す）１７０で生成した負電源電圧ＶＥＥを印加している。例えば、ＶＥＥは（ＶＳＳ−ＶＤＤ）の電位で表される。
FIG. 1 is a circuit configuration diagram for explaining a conventional D / A converter (signal range; VDD to VEE). A negative power source generated by a charge pump circuit as a lower reference signal Vref_L (second reference signal). It is a circuit block diagram for demonstrating the D / A converter which applied the voltage VEE. This D / A converter includes a
サンプリング回路１６０において、キャパシタ１１１ｐには、スイッチ１５１ｐ〜１５５ｐによってサンプリングされた参照信号Ｖｒｅｆ＿Ｈ，Ｖｒｅｆ＿Ｌが加えられ、接地電圧ＶＳＳ基準で電荷が蓄積される。キャパシタ１１１ｐに蓄積された電荷は、スイッチ１５１ｐ〜１５５ｐの切り替えにしたがって演算増幅器１５０１の反転入力端子に入力される。
In the
同様に、キャパシタ１１１ｎには、スイッチ１５１ｎ〜１５５ｎによってサンプリングされた参照信号Ｖｒｅｆ＿Ｈ，Ｖｒｅｆ＿Ｌが加えられ、接地電圧ＶＳＳ基準で電荷が蓄積される。キャパシタ１１１ｎに蓄積された電荷は、スイッチ１５１ｎ〜１５５ｎの切り替えにしたがって演算増幅器１５０１の非反転入力端子に入力される。演算増幅器１５０１は、反転入力端子と非反転入力端子とから入力された信号をアナログの出力信号Ｐｏｕｔ，Ｎｏｕｔとして出力する。
Similarly, reference signals Vref_H and Vref_L sampled by the
図２（ａ），（ｂ）は、図１に示したＤ／Ａ変換器のレベルダイヤを説明するための図である。図１に示したＤ／Ａ変換器の出力信号は、ＶＳＳ基準にＶＤＤ〜ＶＥＥの範囲で出力される。また、Ｄ／Ａ変換器１４０の後段には、一般に出力波形の平滑化のためにスムージングフィルタ回路（図中に“ＳＭＦ”で示す）１４１が設けられている。このＤ／Ａ変換器１４０は、デジタル部１５０ｃと、コンテニアス部１５０ａとサンプル・ホールド部１５０ｂとからなるサンプリング回路１６０と、制御回路（クロック信号供給部）１５９とで構成されている。サンプリング回路１６０の下側参照信号Ｖｒｅｆ＿Ｌ（第２の参照信号）には、チャージポンプ回路（図中に“ＣＰ”で示す）１７０で生成した負電源電圧ＶＥＥを印加している。
2A and 2B are diagrams for explaining the level diagram of the D / A converter shown in FIG. The output signal of the D / A converter shown in FIG. 1 is output in the range of VDD to VEE with respect to VSS. Further, a smoothing filter circuit (indicated by “SMF” in the drawing) 141 is generally provided downstream of the D /
しかしながら、上述したチャージポンプ回路で生成した負電源電圧ＶＥＥをＤ／Ａ変換器の下側参照信号Ｖｒｅｆ＿Ｌとして使用すると、チャージポンプ回路の出力電圧にはスイッチング動作に起因する周期ノイズが重畳しているため、後述するように、参照信号に重畳したノイズがサンプリング動作により折り返されてＤ／Ａ変換器の出力信号に現れる。 However, when the negative power supply voltage VEE generated by the above-described charge pump circuit is used as the lower reference signal Vref_L of the D / A converter, periodic noise due to the switching operation is superimposed on the output voltage of the charge pump circuit. Therefore, as described later, the noise superimposed on the reference signal is turned back by the sampling operation and appears in the output signal of the D / A converter.
Ｄ／Ａ変換器のノイズ対策の従来例としては、例えば、特許文献１に記載されたＤ／Ａ変換器のように、下側参照信号Ｖｒｅｆ＿ＬにＶＳＳを使用し、Ｄ／Ａ変換器を電源電圧ＶＤＤ〜ＶＳＳの範囲で動作させることで負電源電圧ＶＥＥのノイズを回避する方法がある。
図３は、従来のＤ／Ａ変換器（信号範囲；ＶＤＤ〜ＶＳＳ）を説明するための回路構成図である。なお、図１と同じ機能を有する構成要素には同一の符号を付してある。
As a conventional example of D / A converter noise countermeasures, for example, as in the D / A converter described in
FIG. 3 is a circuit configuration diagram for explaining a conventional D / A converter (signal range; VDD to VSS). In addition, the same code | symbol is attached | subjected to the component which has the same function as FIG.
図４（ａ），（ｂ）は、図３に示したＤ／Ａ変換器のレベルダイヤを説明するための図で、上側参照信号Ｖｒｅｆ＿Ｈに電源電圧ＶＤＤを印加し、下側参照信号Ｖｒｅｆ＿ＬにＶＳＳを印加したＤ／Ａ変換器とレベルダイヤグラムを説明するための図である。なお、図２と同じ機能を有する構成要素には同一の符号を付してある。
図３に示すＤ／Ａ変換器は、基準電圧Ｖｃｏｍ基準で入力信号をサンプリングすることで、出力信号はＶｃｏｍ信号基準にＶＤＤ〜ＶＳＳの範囲で出力される。ただし、Ｄ／Ａ変換後の出力信号をＶＳＳ基準に出力するためには、後段のＳＭＦでレベルシフトする必要がある。
4A and 4B are diagrams for explaining the level diagram of the D / A converter shown in FIG. 3, in which the power supply voltage VDD is applied to the upper reference signal Vref_H and the lower reference signal Vref_L is applied. It is a figure for demonstrating the D / A converter and level diagram which applied VSS. In addition, the same code | symbol is attached | subjected to the component which has the same function as FIG.
The D / A converter shown in FIG. 3 samples the input signal based on the reference voltage Vcom, and the output signal is output in the range of VDD to VSS based on the Vcom signal reference. However, in order to output the output signal after D / A conversion based on VSS, it is necessary to shift the level by the SMF at the subsequent stage.
しかしながら、上述したように、従来のＤ／Ａ変換器は、電源電圧ＶＤＤ〜ＶＳＳの範囲で動作させることで、チャージポンプ回路の出力電圧に重畳しているノイズを回避して、Ｄ／Ａ変換器の後段でレベルシフトすることでＶＳＳ基準の信号を出力している。そのため、従来例では、新たに基準信号Ｖｃｏｍを生成する必要がある。また、Ｄ／Ａ変換器の出力信号はＶｃｏｍ電圧基準であるため、出力信号をＶＳＳ基準で出力させるためにはＤ／Ａ変換器の後段にレベルシフト回路を追加する必要もある。 However, as described above, the conventional D / A converter operates in the range of the power supply voltage VDD to VSS, thereby avoiding noise superimposed on the output voltage of the charge pump circuit and performing D / A conversion. A level-shifted signal is output at the subsequent stage of the device to output a VSS reference signal. Therefore, in the conventional example, it is necessary to newly generate the reference signal Vcom. Further, since the output signal of the D / A converter is based on the Vcom voltage, it is necessary to add a level shift circuit after the D / A converter in order to output the output signal based on the VSS.
図４（ｂ）に示すように、従来のＤ／Ａ変換器では、基準信号Ｖｃｏｍで入力信号をサンプリングすると、信号範囲がＶＤＤ〜ＶＳＳに制限される。これは、信号範囲がＶＤＤ〜ＶＥＥのＤ／Ａ変換器と比較すると、信号範囲が１／２となり単純計算で信号対ノイズ比では６ｄＢ劣るという問題がある。
本発明は、このような問題に鑑みてなされたもので、その目的とするところは、チャージポンプ回路で生成した負電源電圧ＶＥＥを下側参照信号Ｖｒｅｆ＿Ｌとして使用して信号範囲をＶＤＤ〜ＶＥＥとするため、チャージポンプ回路の出力電圧のノイズの影響を低減することができるＤ／Ａ変換器及びそのＤ／Ａ変換器を用いたＡ／Ｄ変換器を提供することにある。
As shown in FIG. 4B, in the conventional D / A converter, when the input signal is sampled with the reference signal Vcom, the signal range is limited to VDD to VSS. This has a problem that the signal range is halved compared with a D / A converter having a signal range of VDD to VEE, and the signal-to-noise ratio is inferior by 6 dB by simple calculation.
The present invention has been made in view of such a problem, and an object of the present invention is to use the negative power supply voltage VEE generated by the charge pump circuit as the lower reference signal Vref_L and set the signal range to VDD to VEE. Therefore, an object of the present invention is to provide a D / A converter that can reduce the influence of noise in the output voltage of the charge pump circuit and an A / D converter using the D / A converter.
本発明は、このような目的を達成するためになされたもので、請求項１に記載の発明は、デジタル信号を入力するデジタル部と、該デジタル部によって入力されたデジタル信号に基づく入力信号をサンプリングし、サンプリングされた前記入力信号を保持して転送するサンプル・ホールド部（１５０ｂ）と、該サンプル・ホールド部によって転送された信号をアナログ信号として出力するコンテニアス部（１５０ａ）とを備えたサンプリング回路（１６０）と、前記コンテニアス部に対しては、第１クロック信号を供給し、前記サンプル・ホールド部に対しては、動作タイミングが互いに異なる複数の第２クロック信号を供給するクロック信号供給部（１５９）と、を備え、前記サンプル・ホールド部の第１の参照信号（Ｖｒｅｆ＿Ｈ）に電源電圧（ＶＤＤ）を印加し、第２の参照信号（Ｖｒｅｆ＿Ｌ）にチャージポンプ回路で生成した負電源電圧（ＶＥＥ）を印加することを特徴とする。（図１４；実施例１）
The present invention has been made to achieve such an object. The invention according to
また、請求項２に記載の発明は、請求項１に記載の発明において、前記サンプル・ホールド部は、前記入力信号によって生じる電荷を蓄積する複数のキャパシタ（例えば図１４に示したキャパシタ１１１ｐ＿１，１１１ｐ＿２，１１１ｎ＿１，１１１ｎ＿２）と、当該複数のキャパシタにそれぞれ蓄積された電荷を、前記コンテニアス部に転送する複数のスイッチング素子（例えば、図１４に示したスイッチ１５１ｐ＿１，１５１ｐ＿２，１５１ｎ＿１，１５１ｎ＿２，１５２ｐ＿１，１５２ｐ＿２，１５２ｎ＿１，１５２ｎ＿２）と、を含み、前記クロック信号供給部は、前記複数のスイッチング素子に対し、動作タイミングが互いに異なる複数の前記第２クロック信号を供給し、前記複数のスイッチング素子は、それぞれ供給された前記第２クロック信号にしたがってオン、オフ動作をすることを特徴とする。 According to a second aspect of the present invention, in the first aspect of the present invention, the sample and hold unit includes a plurality of capacitors (for example, the capacitors 111p_1 and 111p_2 shown in FIG. 14) that accumulate charges generated by the input signal. , 111n_1, 111n_2) and a plurality of switching elements (for example, the switches 151p_1, 151p_2, 151n_1, 151n_2, 152p_1, 152p_2 shown in FIG. 14) that transfer the charges accumulated in the plurality of capacitors to the continuous unit, respectively. 152n_1, 152n_2), and the clock signal supply unit supplies the plurality of second clock signals having different operation timings to the plurality of switching elements, and the plurality of switching elements are respectively supplied. Said On accordance with second clock signal, characterized in that the OFF operation.
また、請求項３に記載の発明は、量子化回路から出力された出力信号をアナログ変換して演算回路にフィードバック信号を出力する請求項１又は２に記載のＤ／Ａ変換器を備えていることを特徴とするΔΣ型Ａ／Ｄ変換器である。（図１５；実施例２）
また、請求項４に記載の発明は、複数段カスケード接続された残差演算ステージにおいて、サブＡ／Ｄ変換器により変換されたデジタル信号を再びアナログ信号に変換する請求項１又は２に記載のＤ／Ａ変換器を備えていることを特徴とするパイプライン型Ａ／Ｄ変換器である。（図１６；実施例３）
また、請求項５に記載の発明は、逐次比較レジスタのビット列をアナログ変換して演算回路にフィードバック信号を出力する請求項１又は２に記載のＤ／Ａ変換器を備えていることを特徴とする逐次比較型Ａ／Ｄ変換器である。（図１７；実施例４）
According to a third aspect of the present invention, there is provided the D / A converter according to the first or second aspect, wherein the output signal output from the quantization circuit is converted into an analog signal and a feedback signal is output to the arithmetic circuit. This is a ΔΣ A / D converter characterized by the above. (FIG. 15; Example 2)
According to a fourth aspect of the present invention, the digital signal converted by the sub A / D converter is converted back into an analog signal again in the residual calculation stage cascaded in a plurality of stages. A pipeline type A / D converter including a D / A converter. (FIG. 16; Example 3)
According to a fifth aspect of the present invention, there is provided the D / A converter according to the first or second aspect, wherein the bit string of the successive approximation register is converted into an analog signal and a feedback signal is output to the arithmetic circuit. It is a successive approximation type A / D converter. (FIG. 17; Example 4)
本発明によれば、チャージポンプ回路で生成した負電源電圧ＶＥＥに重畳したノイズの影響を低減し、負電源電圧ＶＥＥを下側参照信号Ｖｒｅｆ＿Ｌに使用し、信号範囲をＶＤＤ〜ＶＥＥとしてＶｃｏｍ信号の追加を不要としたＤ／Ａ変換器を提供することができる。そして、このような効果を、単一の動作タイミングで動作する第１クロック信号に基づいてコンテニアス部を動作させ、異なる２つ以上の動作タイミングを持つ第２クロック信号郡に基づいてサンプル・ホールド部を動作させることによって得られる。 According to the present invention, the influence of noise superimposed on the negative power supply voltage VEE generated by the charge pump circuit is reduced, the negative power supply voltage VEE is used as the lower reference signal Vref_L, and the signal range is set to VDD to VEE. A D / A converter that does not require addition can be provided. Such an effect is obtained by operating the continuous unit based on the first clock signal operating at a single operation timing, and the sample / hold unit based on the second clock signal group having two or more different operation timings. Is obtained by operating.
また、本発明のＤ／Ａ変換器をΔΣ型Ａ／Ｄ変換器、パイプライン型Ａ／Ｄ変換器、逐次比較型Ａ／Ｄ変換器のそれぞれのローカルＤ／Ａ変換器として用いることにより、チャージポンプ回路で生成した負電源電圧ＶＥＥを下側参照信号Ｖｒｅｆ＿Ｌとして使用して信号範囲をＶＤＤ〜ＶＥＥとしてＶｃｏｍ信号の追加を不要としたＡ／Ｄ変換器を実現することができる。 Further, by using the D / A converter of the present invention as a local D / A converter of each of the ΔΣ A / D converter, the pipeline A / D converter, and the successive approximation A / D converter, By using the negative power supply voltage VEE generated by the charge pump circuit as the lower reference signal Vref_L, it is possible to realize an A / D converter in which the signal range is VDD to VEE and the addition of the Vcom signal is unnecessary.
以下、本発明の各実施例の説明に先立って、本発明のサンプリング回路及びこのサンプリング回路を用いたＤ／Ａ変換器の考え方について説明する。
以下に説明するサンプリング回路は、各実施例の基礎となるサンプリング回路である。このサンプリング回路は、デジタル部とサンプル・ホールド部とコンテニアス部とによって構成されている。このような構成のうち、デジタル部は、一般的なデジタル回路で構成され、量子化され、離散化された信号を伝達する構成である。サンプル・ホールド部は、一般的なスイッチトキャパシタ回路（ＳＣ回路）で構成され、量子化されず、離散化された信号を伝達する構成である。また、コンテニアス部は、一般的な連続信号回路（Ｃｏｎｔｉｎｕｏｕｓ回路）で構成され、量子化されず、離散化されていない信号を伝達する構成である。
Prior to the description of each embodiment of the present invention, the concept of the sampling circuit of the present invention and the D / A converter using the sampling circuit will be described below.
The sampling circuit described below is a sampling circuit that is the basis of each embodiment. The sampling circuit includes a digital part, a sample / hold part, and a continuous part. Among such configurations, the digital unit is configured by a general digital circuit and transmits a quantized and discretized signal. The sample and hold unit is configured by a general switched capacitor circuit (SC circuit), and is configured to transmit a discretized signal without being quantized. Further, the continuous section is configured by a general continuous signal circuit (Continuous circuit), and is configured to transmit a signal that is not quantized and is not discretized.
なお、上述した信号の「伝達」とは、信号を他の回路に出力することを意味するものとする。また、本明細書では、標本化とは、連続信号（アナログ信号）を時間的に区切る、所謂サンプリング処理することをいい、量子化とは、信号を振幅値で区切る処理をいうものとする。
各実施例の基礎となるサンプリング回路を説明するにあたっては、説明を分かり易くするためにシングルエンドのサンプリング回路を例に挙げる。
Note that the above-mentioned “transmission” of a signal means that the signal is output to another circuit. In this specification, sampling means so-called sampling processing in which continuous signals (analog signals) are divided in time, and quantization means processing in which signals are divided by amplitude values.
In describing the sampling circuit that is the basis of each embodiment, a single-ended sampling circuit will be taken as an example for easy understanding.
図５は、各実施例の基礎となるサンプリング回路を説明するための回路構成図である。このサンプリング回路は、信号をサンプル、ホールドするサンプル・ホールド部とアナログ信号を処理するコンテニアス部として機能する。なお、図５において、デジタル信号を扱うデジタル部は図示していない。デジタル部は、図５に示したサンプリング回路のさらに前段に設けられている。 FIG. 5 is a circuit configuration diagram for explaining a sampling circuit as a basis of each embodiment. This sampling circuit functions as a sample-and-hold unit that samples and holds a signal and a continuous unit that processes an analog signal. In FIG. 5, a digital unit that handles digital signals is not shown. The digital unit is provided at a further preceding stage of the sampling circuit shown in FIG.
サンプル・ホールド部１５０ｂは、スイッチ１０１＿１，１０１＿２，１０２＿１，１０２＿２と、キャパシタ１１１＿１，１１１＿２と、を含んでいる。スイッチ１０１＿１、キャパシタ１１１＿２、スイッチ１０２＿１は互いに直列に接続されていて、スイッチ１０１＿２、キャパシタ１１１＿２、スイッチ１０２＿２は互いに直列に接続されている。スイッチ１０１＿１及び１０１＿２はスイッチユニット１０１を構成し、スイッチ１０２＿１及び１０２＿２はスイッチユニット１０２を構成する。
The sample and hold
コンテニアス部１５０ａは、キャパシタ１１１＿１と直列に接続されたスイッチ１０４＿１、キャパシタ１１１＿２と直列に接続されたスイッチ１０４＿２と、スイッチ１０４＿１及び１０４＿２の一端に反転入力端子が接続された演算増幅器１２１と、演算増幅器１２１の出力端子とスイッチ１０１＿１、キャパシタ１１１＿１間とに接続されたスイッチ１０３＿１と、演算増幅器１２１の出力端子とスイッチ１０１＿２、キャパシタ１１１＿２間とに接続されたスイッチ１０３＿２と、演算増幅器１２１の出力端子と反転入力端子との間に接続されたキャパシタ１１２とを含んでいる。スイッチ１０３＿１及び１０３＿２はスイッチユニット１０３を構成し、スイッチ１０４＿１及び１０４＿２はスイッチユニット１０４を構成する。
The
演算増幅器１２１は、基準信号Ｖｃｏｍ１を非反転入力端子から入力し、出力信号の振幅の中心レベルをＶｃｏｍ１としたアナログの出力信号Ｖｏｕｔを出力する。
以上のサンプリング回路１５０には、端子１０５から参照信号Ｖｒｅｆが入力される。 ここで、図５に示した参照信号Ｖｒｅｆは、図１及び図３に示したＶｒｅｆ＿Ｈ／Ｖｒｅｆ＿Ｌを意味し、図示していないが、デジタル部から供給されるデジタル信号に基づいてＶｒｅｒ＿Ｈ／Ｖｒｅｆ＿Ｌが選択される。参照信号Ｖｒｅｆは、スイッチ１０１＿１，１０２＿１によってサンプリングされる。サンプリングにより、キャパシタ１１１＿１に電荷が蓄積される。また、参照信号Ｖｒｅｆは、スイッチ１０１＿２，１０２＿２によってサンプリングされ、キャパシタ１１１＿２には電荷が蓄積される。スイッチ１０１＿１，１０１＿２，１０２＿２，１０２＿２によってサンプリングされた参照信号Ｖｒｅｆを入力信号Ｖｉｎと記す。
The
The reference signal Vref is input from the terminal 105 to the
キャパシタ１１１＿１，１１１＿２に蓄積された電荷は、スイッチ１０１＿１，１０２＿１，１０４＿１及び、１０１＿２，１０２＿２，１０４＿２の切り替えにしたがって演算増幅器１２１の反転入力端子に入力される。演算増幅器１２１は、基準電圧信号Ｖｃｏｍ１を非反転入力端子から入力し、アナログの出力信号ＶＡｏｕｔを出力する。
以上説明した図５に示したサンプリング回路１５０では、サンプル・ホールド部１５０ｂのキャパシタ１１１＿１，１１１＿２が複数（図５に示した例では２つ）設けられている。コンテニアス部１５０ａのスイッチユニット１０３，１０４に含まれるスイッチの個数は、キャパシタ１１１＿１，１１１＿２の数に対応している。キャパシタ１１１＿１に蓄積される電荷の量は、スイッチ１０３＿１，１０４＿１によって決定される。また、キャパシタ１１１＿２に蓄積される電荷の量は、スイッチ１０３＿２，１０４＿２によって決定される。
The charges accumulated in the capacitors 111_1 and 111_2 are input to the inverting input terminal of the
In the
なお、サンプル・ホールド部１５０ｂのキャパシタ１１１＿１，１１１＿２の個数は、当然のことながら、２個に限定されるものでなく、自然数Ｍであればよい。このとき、コンテニアス部１５０ａのスイッチユニット１０３，１０４には、それぞれＭ個のスイッチが含まれるようにする。
図５に示したサンプリング回路１５０では、キャパシタ１１１＿１，１１１＿２の個数Ｍが増えるにしたがって、スイッチユニット１０３，１０４に含まれるスイッチの数が同様に増加する。なお、キャパシタ１１１＿１，１１１＿２の個数が増加した場合、コンテニアス部１５０ａの構成は、スイッチユニット１０３，１０４に含まれるスイッチの数が増加する以外、図５に示した構成から変更されることがない。
The number of capacitors 111_1 and 111_2 in the sample and hold
In the
また、図５に示したサンプリング回路１５０では、キャパシタ１１１＿１，１１１＿２の個数Ｍが増えるにしたがって、スイッチユニット１０１，１０２に含まれるスイッチの数も同様に増加する。なお、キャパシタ１１１＿１，１１１＿２の個数が増加した場合、サンプル・ホールド部１５０ｂの構成は、スイッチユニット１０１，１０２に含まれるスイッチの数が増加する以外、図５に示した構成から変更されることがない。
In the
また、図５に示したコンテニアス部１５０ａにキャパシタをさらに追加する場合、追加後のキャパシタの合計の容量と、キャパシタ１１１＿１，１１１＿２の合計の容量とが等しくなるようにする。このようにすることにより、キャパシタ１１１＿１，１１１＿２の容量の大きさと、動作タイミングとを適当に配分し、出力信号ＶＡｏｕｔに含まれる特定の周波数のゲインを下げるアナログＦＩＲ（Ｆｉｎｉｔｅ Ｉｍｐｕｌｓｅ Ｒｅｓｐｏｎｓｅ）フィルタを形成することができる。
Further, when a capacitor is further added to the
また、スイッチ１０１＿１とスイッチ１０１＿２とが、互いに異なるクロック信号で駆動され、スイッチ１０２＿１とスイッチ１０２＿２とが、互いに異なるクロック信号で駆動される。また、スイッチ１０３＿１，１０３＿２及びスイッチ１０４＿１，１０４＿２は、スイッチ１０１＿１，１０１＿２のいずれとも異なるクロック信号φＩで駆動される。 Further, the switch 101_1 and the switch 101_2 are driven by different clock signals, and the switch 102_1 and the switch 102_2 are driven by different clock signals. Further, the switches 103_1 and 103_2 and the switches 104_1 and 104_2 are driven by a clock signal φI that is different from any of the switches 101_1 and 101_2.
以下に、図５に示した回路構成の作用について説明する。つまり、入力信号に周期ノイズ（アナログ信号を処理する回路への突入電流に起因するノイズ：以下、単にノイズともいう）が重畳されている場合であっても、図５に示したサンプリング回路１５０を用いたＤ／Ａ変換器が発生するノイズを低減できる効果を得ることについて説明する。
以下の説明では、本実施例の効果を理解しやすくするため、先ず、図５に示したサンプリング回路１５０のスイッチ１０１＿１とスイッチ１０１＿２とを同一タイミングのクロック信号で駆動し、スイッチ１０２＿１とスイッチ１０２＿２とを同一タイミングのクロック信号で駆動し、スイッチ１０３＿１とスイッチ１０３＿２とを同一タイミングのクロック信号で駆動し、スイッチ１０４＿１とスイッチ１０４＿２とを同一タイミングのクロック信号で駆動（以下、「一般的なクロック信号による駆動」という）する場合について説明する。
The operation of the circuit configuration shown in FIG. 5 will be described below. That is, even when periodic noise (noise caused by inrush current to a circuit that processes an analog signal: hereinafter, simply referred to as noise) is superimposed on the input signal, the
In the following description, in order to facilitate understanding of the effects of the present embodiment, first, the switch 101_1 and the switch 101_2 of the
以下、図５に示したサンプリング回路１５０を、一般的なクロック信号によって駆動した場合の出力信号ＶＡｏｕｔを、参照信号Ｖｒｅｆに周期ノイズが重畳されていない場合と、周期ノイズが重畳されている場合とに分けて説明する。
なお、図５に示したサンプリング回路１５０では、参照信号Ｖｒｅｆ、基準信号Ｖｃｏｍ１に周期ノイズが重畳した場合、この周期ノイズがゲイン０ｄＢで出力波形に現れるため、サンプリング回路１５０のノイズに対する感度が最も高い。本実施例では、参照信号Ｖｒｅｆに周期ノイズが重畳した場合について述べるが、参照信号Ｖｒｅｆ以外に周期ノイズが重畳した場合でも同様の考察が適応できる。なお、参照信号Ｖｒｅｆ以外に周期ノイズが重畳される信号としては、例えば、基準信号Ｖｃｏｍ１があげられる。ノイズ混入経路としては、サンプリング動作の経路が考えられ、参照信号Ｖｒｅｆ、基準信号Ｖｃｏｍ１に限るものではない。
Hereinafter, the output signal VAout when the
In the
（ｉ）周期ノイズが重畳されていない場合
図６（ａ）〜（ｅ）は、図５に示したサンプリング回路の、参照信号Ｖｒｅｆに周期ノイズがない場合の動作を説明するための図である。図６（ａ）は、スイッチ１０１＿１、スイッチ１０２＿１を駆動するクロック信号φＳ１を示す。クロック信号φＳ１は、キャパシタ１１１＿１における参照信号Ｖｒｅｆのサンプリングタイミングと一致する。図６（ｂ）は、スイッチ１０１＿２、スイッチ１０２＿２を駆動するクロック信号φＳ２を示す。クロック信号φＳ２は、キャパシタ１１１＿２における参照信号Ｖｒｅｆのサンプリングタイミングと一致する。図６に示したクロック信号φＳ１とクロック信号φＳ２とが等しいことにより、図５に示したサンプリング回路１５０では、キャパシタ１１１＿１とキャパシタ１１１＿２とが、同一タイミングで動作する。
(I) When Periodic Noise is not Overlaid FIGS. 6A to 6E are diagrams for explaining the operation of the sampling circuit shown in FIG. 5 when there is no periodic noise in the reference signal Vref. . FIG. 6A shows a clock signal φS1 for driving the switch 101_1 and the switch 102_1. The clock signal φS1 coincides with the sampling timing of the reference signal Vref in the capacitor 111_1. FIG. 6B shows a clock signal φS2 for driving the switch 101_2 and the switch 102_2. The clock signal φS2 coincides with the sampling timing of the reference signal Vref in the capacitor 111_2. Since the clock signal φS1 and the clock signal φS2 illustrated in FIG. 6 are equal, the capacitor 111_1 and the capacitor 111_2 operate at the same timing in the
また、図６（ｃ）は、スイッチユニット１０３，１０４に含まれるスイッチを駆動するクロック信号φＩを示している。クロック信号φＩは、キャパシタ１１１＿１，１１１＿２が入力信号Ｖｉｎによってそれぞれ蓄積された電荷をホールド、放出するタイミングと一致する。クロック信号φＩは、クロック信号φＳ１、φＳ２のいずれとも同時にＨｉｇｈ（以下、Ｈという）にならない、ノンオーバーラップ信号である。
FIG. 6C shows a clock signal φI that drives the switches included in the
図６（ｄ）は、直流電圧である参照信号Ｖｒｅｆを示し、図６（ｅ）は、演算増幅器１２１から出力される、アナログ信号である出力信号ＶＡｏｕｔを示している。なお、図６（ｅ）において、実線で示した信号がキャパシタ１１１＿１，１１１＿２から転送されてきた電荷によって生じる入力信号Ｖｉｎであり、サンプリング回路１５０において、フィードバックによって破線で示した出力信号ＶＡｏｕｔが生成される。
6D shows the reference signal Vref that is a DC voltage, and FIG. 6E shows the output signal VAout that is an analog signal output from the
図７（ａ）〜（ｃ）は、図５に示したキャパシタから出力される信号を説明するための図である。図７（ａ）に示したグラフは、図５に示したキャパシタ１１１＿１，１１１＿２から出力される信号を説明するための図であり、入力信号Ｖｉｎをフーリエ変換により周波数軸に変換したスペクトルを示す。図７（ｂ）に示したグラフは、キャパシタ１１１＿１，１１１＿２が入力信号Ｖｉｎによって蓄積された電荷をホールド、放出するタイミングを律するクロック信号をフーリエ変換により周波数軸に変換したスペクトルを示す。図７（ｃ）に示したグラフは、出力信号ＶＡｏｕｔをフーリエ変換により周波数軸に変換したスペクトルを示している。図７（ａ）〜（ｃ）に示したグラフのいずれにおいても、縦軸は信号のスペクトルの強度を示し、横軸は周波数を示している。図７（ａ）〜（ｃ）のグラフ中に矢線で示した縦軸の位置は、周波数の基準（「０」）を示している。 7A to 7C are diagrams for explaining signals output from the capacitor shown in FIG. The graph shown in FIG. 7A is a diagram for explaining signals output from the capacitors 111_1 and 111_2 shown in FIG. 5, and shows a spectrum obtained by converting the input signal Vin into the frequency axis by Fourier transform. The graph shown in FIG. 7B shows a spectrum obtained by converting the clock signal that regulates the timing at which the capacitors 111_1 and 111_2 hold and release the charges accumulated by the input signal Vin to the frequency axis by Fourier transform. The graph shown in FIG. 7C shows a spectrum obtained by converting the output signal VAout to the frequency axis by Fourier transform. In any of the graphs shown in FIGS. 7A to 7C, the vertical axis indicates the intensity of the signal spectrum, and the horizontal axis indicates the frequency. The positions of the vertical axis indicated by the arrow lines in the graphs of FIGS. 7A to 7C indicate the frequency reference (“0”).
図７に示したように、キャパシタ１１１＿１，１１１＿２から出力された信号（図中にスペクトルｐで示す）は一定の周波数を有している。スペクトルｑは入力信号Ｖｉｎにおけるノイズシェープされたフロアノイズを示す。スペクトルｐ，ｑがスイッチ１０１＿１，１０２＿１、及び１０１＿２，１０２＿２によってそれぞれサンプリングされ、ホールド、放出されると、畳み込みによって図７（ｃ）に示す出力信号ＶＡｏｕｔが生成される。出力信号ＶＡｏｕｔにおいて、スペクトルｐ，ｑが対称にミラーされている。 As shown in FIG. 7, the signals output from the capacitors 111_1 and 111_2 (indicated by the spectrum p in the figure) have a constant frequency. The spectrum q shows the noise shaped floor noise in the input signal Vin. When the spectra p and q are sampled by the switches 101_1, 102_1, and 101_2 and 102_2, and are held and emitted, the output signal VAout shown in FIG. 7C is generated by convolution. In the output signal VAout, the spectra p and q are mirrored symmetrically.
（ｉｉ）周期ノイズが重畳されている場合
次に、参照信号Ｖｒｅｆに周期ノイズがある場合について説明する。なお、この場合であっても、スイッチ１０１＿１，１０１＿２は同一タイミングのクロック信号で駆動され、スイッチ１０２＿１，１０２＿２は同一タイミングのクロック信号で駆動され、スイッチ１０３＿１，１０３＿２は同一タイミングのクロック信号で駆動され、スイッチ１０４＿１，１０４＿２は同一タイミングのクロック信号で駆動されるものとする。
(Ii) Case where periodic noise is superimposed Next, a case where periodic noise is present in the reference signal Vref will be described. Even in this case, the switches 101_1 and 101_2 are driven by clock signals with the same timing, the switches 102_1 and 102_2 are driven by clock signals with the same timing, and the switches 103_1 and 103_2 are driven by clock signals with the same timing. The switches 104_1 and 104_2 are driven by clock signals having the same timing.
図８（ａ）〜（ｅ）は、図５に示したサンプリング回路１５０において、参照信号Ｖｒｅｆに周期ノイズがある場合の動作を説明するための図である。
図８（ａ）は、キャパシタ１１１＿１における参照信号Ｖｒｅｆのサンプリングタイミングを示している。図８（ｂ）は、キャパシタ１１１＿２における参照信号Ｖｒｅｆのサンプリングタイミングを示している。図８（ｃ）は、キャパシタ１１１＿１，１１１＿２が参照信号Ｖｒｅｆによってそれぞれ蓄積された電荷をホールド、放出するタイミングを示し、図８（ｄ）は、直流電圧である参照信号Ｖｒｅｆを示し、図８（ｅ）は、演算増幅器１２１から出力される、アナログ信号である出力信号ＶＡｏｕｔを示している。ここでは、図８（ａ）と図８（ｂ）は同一タイミングで動作する。図８（ｄ），図８（ｅ）から明らかなように、図８（ｄ）に示した参照信号Ｖｒｅｆに周期ノイズＮ１が重畳されている場合、Ｄ／Ａ変換器では、出力信号ＶＡｏｕｔにも周期ノイズＮ１に対応する周期ノイズＮ２が発生することになる。次に、図８（ｄ），図８（ｅ）に示した周期ノイズを、図９（ａ）〜（ｃ）を使って説明する。
FIGS. 8A to 8E are diagrams for explaining the operation when the reference signal Vref has periodic noise in the
FIG. 8A shows the sampling timing of the reference signal Vref in the capacitor 111_1. FIG. 8B shows the sampling timing of the reference signal Vref in the capacitor 111_2. FIG. 8C shows the timing at which the capacitors 111_1 and 111_2 hold and release the charges accumulated by the reference signal Vref, and FIG. 8D shows the reference signal Vref which is a DC voltage. e) shows an output signal VAout that is an analog signal output from the
図９（ａ）〜（ｃ）は、図８に示した周期ノイズについて説明するための図で、図９（ａ）に示したグラフは、図５に示したキャパシタ１１１＿１，１１１＿２から出力される信号を説明するための図であり、入力信号Ｖｉｎをフーリエ変換により周波数軸に変換したスペクトルを示す。図９（ｂ）に示したグラフはキャパシタ１１１＿１，１１１＿２が入力信号Ｖｉｎによってそれぞれ蓄積された電荷をホールド、放出するタイミングを律するクロック信号をフーリエ変換により周波数軸に変換したスペクトルを示し、図９（ｃ）に示したグラフは出力信号ＶＡｏｕｔをフーリエ変換により周波数軸に変換したスペクトルを示している。図９（ａ）〜（ｃ）に示したグラフのいずれにおいても、縦軸は信号のスペクトルの強度を示し、横軸は周波数を示している。図９（ａ）〜（ｃ）のグラフ中に矢線で示した縦軸の位置は、周波数の基準（「０」）を示している。 FIGS. 9A to 9C are diagrams for explaining the periodic noise shown in FIG. 8, and the graph shown in FIG. 9A is output from the capacitors 111_1 and 111_2 shown in FIG. It is a figure for demonstrating a signal, and shows the spectrum which converted the input signal Vin into the frequency axis by Fourier transformation. The graph shown in FIG. 9B shows a spectrum obtained by converting the clock signal that regulates the timing at which the capacitors 111_1 and 111_2 hold and release the charges accumulated by the input signal Vin into the frequency axis by Fourier transform, respectively. The graph shown in c) shows a spectrum obtained by converting the output signal VAout to the frequency axis by Fourier transform. In any of the graphs shown in FIGS. 9A to 9C, the vertical axis indicates the intensity of the signal spectrum, and the horizontal axis indicates the frequency. The position of the vertical axis indicated by the arrow line in the graphs of FIGS. 9A to 9C indicates the frequency reference (“0”).
図９（ａ）で示したスペクトルを図５に示したスイッチ１０１＿１，１０２＿１、及び１０１＿２，１０２＿２でそれぞれサンプリングし、ホールド、放出すると、周期ノイズＮ２は折り返され、周期ノイズＮ２’がＤＣ付近に現れる。そして、図９（ｃ）のグラフのように、畳み込みによって周期ノイズＮ２’が対称にミラーされ出力信号ＶＡｏｕｔが生成される。周期ノイズＮ２’は、Ｄ／Ａ変換器が例えばオーディオ機器に用いられる場合、出力音声に使用される周波数領域（以下、ｉｎ−ｂａｎｄとも記す）内に現れる。 When the spectrum shown in FIG. 9A is sampled, held, and emitted by the switches 101_1, 102_1, and 101_2 and 102_2 shown in FIG. 5, the periodic noise N2 is folded back and the periodic noise N2 ′ appears near DC. . Then, as shown in the graph of FIG. 9C, the periodic noise N2 'is mirrored symmetrically by convolution, and the output signal VAout is generated. When the D / A converter is used in an audio device, for example, the periodic noise N2 'appears in a frequency region (hereinafter also referred to as in-band) used for output sound.
本実施例は、サンプリング回路等の機器を動作させる複数の異なるクロック信号を備えることにより、他の機器が出力する信号によってｉｎ−ｂａｎｄ内に現れる周期ノイズを拡散し、音声等の出力信号の信号品質が損なわれることを防ぐという技術思想に基づいてなされたものである。
図１０（ａ）〜（ｃ）は、図９（ａ）に示したキャパシタから出力される信号を説明するための図である。ここで、図１０（ａ）〜（ｃ）を用い、図９（ａ）に示したキャパシタ１１１＿１，１１１＿２から出力される信号を、さらに説明する。図１０（ａ）に示したグラフは、図８（ｄ）に示した基準信号Ｖｒｅｆの周波数特性であり、周期ノイズが重畳したＶｒｅｆをフーリエ変換により周波数軸に変換したスペクトルを示す。図１０（ａ）の破線で示す周波数はナイキスト周波数を表し、サンプリング動作周波数の半分の周波数である。図１０（ｂ）に示したグラフはキャパシタ１１１＿１，１１１＿２が入力信号Ｖｉｎを蓄積する、サンプリングタイミングを律するクロック信号をフーリエ変換により周波数軸に変換したスペクトルを示す。図１０（ｂ）の破線で示す周波数ｆ１はナイキスト周波数を表し、サンプリング動作周波数の半分の周波数である。図１０（ｂ）の破線Ｌｂ１で示した周波数特性（Ｆ特性）は、サンプリング動作によって得られるＦＩＲフィルタの周波数特性である。
In this embodiment, by providing a plurality of different clock signals for operating a device such as a sampling circuit, a periodic noise appearing in the in-band is diffused by a signal output from another device, and a signal of an output signal such as a sound This is based on the technical idea of preventing the quality from being impaired.
FIGS. 10A to 10C are diagrams for explaining signals output from the capacitor shown in FIG. Here, signals output from the capacitors 111_1 and 111_2 shown in FIG. 9A will be further described with reference to FIGS. The graph shown in FIG. 10A is a frequency characteristic of the reference signal Vref shown in FIG. 8D, and shows a spectrum obtained by converting Vref with periodic noise superimposed on the frequency axis by Fourier transform. The frequency indicated by the broken line in FIG. 10A represents the Nyquist frequency, which is half the sampling operation frequency. The graph shown in FIG. 10B shows a spectrum in which the capacitors 111_1 and 111_2 store the input signal Vin and the clock signal that regulates the sampling timing is converted to the frequency axis by Fourier transform. A frequency f1 indicated by a broken line in FIG. 10B represents a Nyquist frequency, which is half the sampling operation frequency. The frequency characteristic (F characteristic) indicated by the broken line Lb1 in FIG. 10B is the frequency characteristic of the FIR filter obtained by the sampling operation.
ここでは、１つのクロック信号によってサンプリング動作が行われるため、ＦＩＲフィルタの周波数特性はオールパスフィルタ（全周波数に対してゲイン抑制効果がない）となる。図１０（ｃ）に示したグラフは、出力信号ＶＡｏｕｔをフーリエ変換により周波数軸に変換したスペクトルを示している。図１０（ａ）〜（ｃ）に示したグラフのいずれにおいても、縦軸は信号のスペクトルの強度を示し、横軸は周波数を示している。図１０（ａ）〜（ｃ）のグラフ中に矢線で示した縦軸の位置は、周波数の基準（「０」）を示している。 Here, since the sampling operation is performed by one clock signal, the frequency characteristic of the FIR filter is an all-pass filter (no gain suppression effect for all frequencies). The graph shown in FIG. 10C shows a spectrum obtained by converting the output signal VAout to the frequency axis by Fourier transform. In any of the graphs shown in FIGS. 10A to 10C, the vertical axis indicates the intensity of the signal spectrum, and the horizontal axis indicates the frequency. The position of the vertical axis indicated by the arrow line in the graphs of FIGS. 10A to 10C indicates the frequency reference (“0”).
図１０（ｃ）で示したように、図１のキャパシタ１１１＿１，１１１＿２のサンプリング動作においては、ＦＩＲフィルタによるフィルタ効果が得られない。このため、周期ノイズＮ２のスペクトルは、そのまま折り返されて周期ノイズＮ２’となる。
本実施例は、上述した周期ノイズＮ２’を分散することにより、ｉｎ−ｂａｎｄ内の信号品質を高めることができることに着目してなされたものである。そして、このため、サンプリング回路１５０のサンプル・ホールド部が、複数のクロック信号によって動作するようにした。以下に、本実施例の複数のクロック信号について説明する。
As shown in FIG. 10C, the filter effect by the FIR filter cannot be obtained in the sampling operation of the capacitors 111_1 and 111_2 in FIG. For this reason, the spectrum of the periodic noise N2 is folded as it is to become the periodic noise N2 ′.
The present embodiment is made by paying attention to the fact that the in-band signal quality can be improved by dispersing the above-described periodic noise N2 ′. For this reason, the sample and hold unit of the
図１１（ａ）〜（ｅ）は、図１に示したサンプリング回路１５０において、参照信号Ｖｒｅｆに周期ノイズがある場合の動作を説明するための図である。図１１（ａ）は、図５に示したサンプリング回路１５０のスイッチ１０１＿１，１０２＿１に入力されるクロック信号φＳ３を示す。クロック信号φＳ３は、キャパシタ１１１＿１における参照信号Ｖｒｅｆのサンプリングタイミングと等しい。図１１（ｂ）は、図５に示したサンプリング回路１５０のスイッチ１０１＿２，１０２＿２に入力されるクロック信号φＳ４を示す。クロック信号φＳ４は、キャパシタ１１１＿２における参照信号Ｖｒｅｆのサンプリングタイミングと等しい。
FIGS. 11A to 11E are diagrams for explaining the operation when there is periodic noise in the reference signal Vref in the
また、図１１（ｃ）は、キャパシタ１１１＿１，１１１＿２が参照信号Ｖｒｅｆによってそれぞれ蓄積された電荷をホールド、放出するタイミングを示し、図１１（ｄ）は、直流電圧である参照信号Ｖｒｅｆを示し、図１１（ｅ）は、演算増幅器１２１から出力される、アナログ信号である出力信号ＶＡｏｕｔを示している。
本実施例では、図１１（ａ），（ｂ）に示したように、クロック信号φＳ３とクロック信号φＳ４とが異なるタイミングでＨからＬｏｗ（以下、Ｌという）、またはＬからＨに切り替わる。このタイミングの相違は、クロック信号φＳ４が、クロック信号φ３よりも遅延して切り替わることによって発生する。本実施例では、クロック信号φＳ４のクロック信号φＳ３に対する遅延量Ｔを、１０ｎｓとする。なお、当然のことながら、本実施例のクロック信号φＳ４の遅延量は、１０ｎｓに限定されるものでなく、任意に設定することができる。
FIG. 11C shows the timing at which the capacitors 111_1 and 111_2 hold and release charges accumulated by the reference signal Vref, respectively, and FIG. 11D shows the reference signal Vref that is a DC voltage. Reference numeral 11 (e) denotes an output signal VAout that is an analog signal output from the
In this embodiment, as shown in FIGS. 11A and 11B, the clock signal φS3 and the clock signal φS4 are switched from H to Low (hereinafter referred to as L) or from L to H at different timings. This timing difference occurs when the clock signal φS4 is switched with a delay from the clock signal φ3. In this embodiment, the delay amount T of the clock signal φS4 with respect to the clock signal φS3 is 10 ns. As a matter of course, the delay amount of the clock signal φS4 of this embodiment is not limited to 10 ns, and can be set arbitrarily.
図１１（ｄ）に示す周期ノイズＮ１が参照信号Ｖｒｅｆに重畳されている場合、本発明に係るサンプリング回路１５０を用いたＤ／Ａ変換器では、出力信号ＶＡｏｕｔにも周期ノイズＮ１に対応する周期ノイズＮ３が重畳されることになる。ただし、サンプリング回路１５０は、クロック信号φＳ３と、クロック信号φＳ３に対して遅延するクロック信号φＳ４で駆動するため、２つのサンプリングタイミングを持つことになる。このため、図８の周期ノイズＮ２と比較すると明らかなように、周期ノイズＮ３が平均化され、その値が抑制される。
When the periodic noise N1 shown in FIG. 11D is superimposed on the reference signal Vref, in the D / A converter using the
図１２（ａ）〜（ｃ）は、本発明に係るサンプリング回路におけるノイズと周波数との関係を説明するための図で、本発明に係るサンプリング回路におけるノイズＮ３と周波数との関係を説明するための図である。図１２（ａ）に示したグラフは、図５に示したキャパシタ１１１＿１，１１１＿２から出力される信号を説明するための図であり、入力信号Ｖｉｎをフーリエ変換により周波数軸に変換したスペクトルを示す。図１２（ｂ）に示したグラフはキャパシタ１１１＿１，１１１＿２が入力信号Ｖｉｎによってそれぞれ蓄積された電荷をホールド、放出するタイミングを律するクロック信号をフーリエ変換により周波数軸に変換したスペクトルを示し、図１２（ｃ）のグラフは出力信号ＶＡｏｕｔをフーリエ変換により周波数軸に変換したスペクトルを示している。図１２（ａ）〜（ｃ）に示したグラフのいずれにおいても、縦軸は信号のスペクトルの強度を示し、横軸は周波数を示している。図１２（ａ）〜（ｃ）のグラフ中に矢線で示した縦軸の位置は、周波数の基準（「０」）を示している。 12A to 12C are diagrams for explaining the relationship between noise and frequency in the sampling circuit according to the present invention, and for explaining the relationship between noise N3 and frequency in the sampling circuit according to the present invention. FIG. The graph shown in FIG. 12A is a diagram for explaining signals output from the capacitors 111_1 and 111_2 shown in FIG. 5, and shows a spectrum obtained by converting the input signal Vin into the frequency axis by Fourier transform. The graph shown in FIG. 12B shows a spectrum obtained by converting the clock signal that regulates the timing at which the capacitors 111_1 and 111_2 hold and release the charges accumulated by the input signal Vin into the frequency axis by Fourier transformation, respectively. The graph of c) shows the spectrum obtained by converting the output signal VAout to the frequency axis by Fourier transform. In any of the graphs shown in FIGS. 12A to 12C, the vertical axis indicates the intensity of the signal spectrum, and the horizontal axis indicates the frequency. The position of the vertical axis indicated by the arrow line in the graphs of FIGS. 12A to 12C indicates the frequency reference (“0”).
図１２（ａ）に示したように、図５に示したサンプリング回路１５０は、サンプル・ホールド部１５０ｂのサンプリングタイミングが複数あるため、アナログ部の突入電流起因の周期ノイズを拡散することができる。このため、本実施例では、周期ノイズＮ３のスペクトルのピークを、図９に示した周期ノイズＮ２のスペクトルのピークより小さくすることができる。
As shown in FIG. 12A, since the
また、本実施例においても、周期ノイズＮ３が折り返されて周期ノイズＮ３’が発生する。しかし、サンプリングタイミングを複数持つ本実施例では、折り返し時にＦＩＲフィルタによるフィルタ効果がかかり、周期ノイズＮ３’のスペクトルが、周期ノイズＮ３のスペクトルよりもさらに小さくなっている。このことから、本実施例は、ｉｎ−ｂａｎｄ内に発生する周期ノイズを一般的なクロック信号で動作するサンプリング回路１５０よりも低減することができる。
Also in this embodiment, the periodic noise N3 is folded back to generate the periodic noise N3 '. However, in this embodiment having a plurality of sampling timings, a filter effect by the FIR filter is applied at the time of folding, and the spectrum of the periodic noise N3 'is further smaller than the spectrum of the periodic noise N3. Thus, in this embodiment, the periodic noise generated in the in-band can be reduced as compared with the
図１３（ａ）〜（ｃ）は、図１２（ａ）に示した信号をさらに説明するための図である。図１３（ａ）に示したグラフは、図１１（ｄ）に示した参照信号Ｖｒｅｆに重畳されるノイズＮ３の周波数特性を示した図であって、周期ノイズＮ３が重畳したＶｒｅｆをフーリエ変換により周波数軸に変換したスペクトルを示す。図１３（ａ）の破線で示す周波数はナイキスト周波数を表し、サンプリング動作周波数の半分の周波数である。 FIGS. 13A to 13C are diagrams for further explaining the signals shown in FIG. The graph shown in FIG. 13A is a diagram showing the frequency characteristics of the noise N3 superimposed on the reference signal Vref shown in FIG. 11D, and Vref on which the periodic noise N3 is superimposed is obtained by Fourier transform. The spectrum converted to the frequency axis is shown. The frequency indicated by the broken line in FIG. 13A represents the Nyquist frequency, which is half the sampling operation frequency.
図１３（ｂ）に示したグラフは、キャパシタ１１１＿１，１１１＿２が入力信号Ｖｉｎを蓄積する、サンプリングタイミングを律するクロック信号をフーリエ変換により周波数軸に変換したスペクトルを示す。図１３（ｂ）の破線で示す周波数ｆ２はナイキスト周波数を表し、サンプリング動作周波数の半分の周波数である。図１３（ｂ）の破線Ｌｂ２で示した周波数特性は、サンプリング動作によって得られるＦＩＲフィルタの周波数特性である。 The graph shown in FIG. 13B shows a spectrum in which the capacitors 111_1 and 111_2 store the input signal Vin and the clock signal that regulates the sampling timing is converted to the frequency axis by Fourier transform. A frequency f2 indicated by a broken line in FIG. 13B represents a Nyquist frequency, which is half the sampling operation frequency. The frequency characteristic indicated by the broken line Lb2 in FIG. 13B is the frequency characteristic of the FIR filter obtained by the sampling operation.
本実施例では、クロック信号φＳ３、クロック信号φＳ３に対して１０ｎｓの遅延を持つクロック信号φＳ４によってサンプリング動作が行われる。このため、本実施例のＦＩＲフィルタの周波数特性ｆｃは、以下の式（１）で表される。
ｆｃ＝１／（２×Ｔ）＋Ｘ／Ｔ（Ｈｚ） ・・・式（１）
ただし、式（１）中のＸは整数
ここでは、本実施例では、遅延時間Ｔが１０ｎｓであるため、ｆｃ＝５０ＭＨｚ＋１００×ＸＭＨｚ（図１３ではＸ＝０における解であるｆｃ＝５０ＭＨｚのみ記載）に零点を持つＦＩＲフィルタが形成される。
In this embodiment, the sampling operation is performed by the clock signal φS3 and the clock signal φS4 having a delay of 10 ns with respect to the clock signal φS3. For this reason, the frequency characteristic fc of the FIR filter of the present embodiment is expressed by the following equation (1).
fc = 1 / (2 × T) + X / T (Hz) (1)
However, X in the formula (1) is an integer. Here, in this embodiment, since the delay time T is 10 ns, fc = 50 MHz + 100 × X MHz (in FIG. 13, only fc = 50 MHz which is a solution at X = 0) An FIR filter having a zero point is formed.
図１３（ｃ）に示したグラフは出力信号ＶＡｏｕｔをフーリエ変換により周波数軸に変換したスペクトルを示している。図１３（ａ）〜（ｃ）に示したグラフのいずれにおいても、縦軸は信号のスペクトルの強度を示し、横軸は周波数を示している。図１３（ａ）〜（ｃ）のグラフ中に矢線で示した縦軸の位置は、周波数の基準（「０」）を示している。
図１３（ａ）で示した通り、図１のキャパシタ１１１＿１，１１１＿２へのサンプリング動作においてＦＩＲフィルタによるフィルタ効果によるサンプリング時にノイズ成分が抑制され、周期ノイズＮ３のスペクトルは減衰し折り返して周期ノイズＮ３’となる。
The graph shown in FIG. 13C shows a spectrum obtained by converting the output signal VAout to the frequency axis by Fourier transform. In any of the graphs shown in FIGS. 13A to 13C, the vertical axis indicates the intensity of the signal spectrum, and the horizontal axis indicates the frequency. The position of the vertical axis indicated by an arrow in the graphs of FIGS. 13A to 13C indicates the frequency reference (“0”).
As shown in FIG. 13 (a), noise components are suppressed during sampling due to the filter effect of the FIR filter in the sampling operation to the capacitors 111_1 and 111_2 in FIG. It becomes.
このような本実施例によれば、図１２（ａ）に示した周期ノイズＮ３から周期ノイズＮ３’への変調においてフィルタ効果が得られるため、Ｄ／Ａ変換器においてｉｎ−ｂａｎｄ内に発生する周期ノイズを小さくすることができる。このような周期ノイズは、Ｄ／Ａ変換器のみならず、例えば、Ｄ／Ａ変換器と同一基板上に搭載されたＡ／Ｄ変換器においても発生する。このため、本実施例のサンプリング回路１５０は、特に周期ノイズが動作に影響する電子部品に適用すると、この電子部品の周期ノイズ低減に顕著な効果を奏する。このような本実施例は、電子機器の小型化、構成の簡易化において有利である。
以下、図面を参照して本発明の各実施例について説明する。
According to this embodiment, since a filter effect is obtained in the modulation from the periodic noise N3 to the periodic noise N3 ′ shown in FIG. 12A, the D / A converter generates in-band. Periodic noise can be reduced. Such periodic noise is generated not only in the D / A converter but also in, for example, an A / D converter mounted on the same substrate as the D / A converter. For this reason, the
Embodiments of the present invention will be described below with reference to the drawings.
図１４は、本発明の実施例１に係るＤ／Ａ変換器を説明するための回路構成図である。なお、図１と同じ機能を有する構成要素には同一の符号を付してある。
本実施例１は、サンプリング回路をＤ／Ａ変換器に適用したものである。本実施例１のＤ／Ａ変換器は、サンプリング回路１６０と制御回路（クロック信号供給部）１５９とを備えている。サンプリング回路１６０は、コンテニアス部１５０ａとサンプル・ホールド部１５０ｂとを備え、チャージポンプ回路１７０は、サンプル・ホールド部１５０ｂに接続されている。
FIG. 14 is a circuit configuration diagram for explaining the D / A converter according to the first embodiment of the present invention. In addition, the same code | symbol is attached | subjected to the component which has the same function as FIG.
In the first embodiment, the sampling circuit is applied to a D / A converter. The D / A converter according to the first embodiment includes a
つまり、本発明の実施例１に係るＤ／Ａ変換器は、デジタル信号を入力するデジタル部と、このデジタル部によって入力されたデジタル信号に基づく入力信号をサンプリングし、サンプリングされた入力信号を保持して転送するサンプル・ホールド部１５０ｂと、このサンプル・ホールド部１５０ｂによって転送された信号をアナログ信号として出力するコンテニアス部１５０ａとを備えたサンプリング回路１６０と、コンテニアス部１５０ａに対しては、第１クロック信号φＩを供給し、少なくともサンプル・ホールド部１５０ｂに対しては動作タイミングが互いに異なる第２クロック信号φＳ３，φＳ４を供給するクロック信号供給部１５９とを備え、サンプル・ホールド部１５０ｂの第１の参照信号Ｖｒｅｆ＿Ｈに電源電圧ＶＤＤを印加し、第２の参照信号Ｖｒｅｆ＿Ｌにチャージポンプ回路１７０で生成した負電源電圧ＶＥＥを印加するように構成されている。
That is, the D / A converter according to the first embodiment of the present invention samples a digital unit that inputs a digital signal, an input signal based on the digital signal input by the digital unit, and holds the sampled input signal The
図１４に示したサンプリング回路１６０は、Ｖｒｅｆ＿Ｈの信号パスと、Ｖｒｅｆ＿Ｌの信号パスとを同時に示し、さらに全差動構成としたものであるが、図５〜図１３で示したシングルエンド構成のサンプリング回路におけるノイズ重畳と同様の考察が適用できる。図１４に示したサンプリング回路１６０は、デジタル部（図示せず）とサンプル・ホールド部１５０ｂとコンテニアス部１５０ａとによって構成されている。
The
デジタル部は、一般的なデジタル回路で構成され、量子化され、標本化された信号を伝達する構成である。サンプル・ホールド部１５０ｂは、一般的なスイッチトキャパシタ回路（ＳＣ回路）で構成され、量子化されず、標本化された信号を伝達する構成である。コンテニアス部１５０ａは、一般的な連続信号回路（Ｃｏｎｔｉｎｕｏｕｓ回路）で構成され、量子化されず、標本化されていない信号を伝達する構成である。
The digital unit is configured by a general digital circuit and transmits a quantized and sampled signal. The sample and hold
図１４では、上述した構成のうち、デジタル信号を扱うデジタル部は、図示されておらず、コンテニアス部１５０ａとサンプル・ホールド部１５０ｂとが示されている。デジタル部は、図１４に示したサンプル・ホールド部１５０ｂのさらに前段に設けられている。つまり、図２及び図４に示したデジタル部１５０ｃに相当している。
サンプリング回路１６０は、入力されたデジタル信号に基づく入力信号（デジタル信号に基づいてＶｒｅｆ＿Ｈ，Ｖｒｅｆ＿Ｌが選択され、キャパシタ１１１ｐ＿１，１１１ｐ＿２にサンプリングされた参照信号Ｖｒｅｆ＿Ｈ、あるいはＶｒｅｆ＿Ｌを入力信号Ｖｉｎ＿ｐ１、キャパシタ１１１ｎ＿１，１１１ｎ＿２にサンプリングされた参照信号Ｖｒｅｆ＿Ｈ、あるいはＶｒｅｆ＿Ｌを入力信号Ｖｉｎ＿ｎ１という）を間欠的にサンプリングし、サンプリングされた信号をホールド、転送するサンプル・ホールド部１５０ｂと、このサンプル・ホールド部１５０ｂによって転送された信号を、アナログ信号Ｐｏｕｔ，Ｎｏｕｔとして出力するコンテニアス部１５０ａとを備えている。
In FIG. 14, a digital unit that handles a digital signal in the configuration described above is not shown, and a
The
制御回路１５９は、クロック信号φＳ３，φＩと、クロック信号φＳ３に対して遅延したクロック信号φＳ４を生成して出力する。クロック信号φＩは、クロック信号φＳ３，φＳ４と同時にＨにならない、ノンオーバーラップ信号である。クロック信号φＩはコンテニアス部１５０ａに入力され、クロック信号φＳ３は、サンプル・ホールド部１５０ｂのスイッチ１５１ｐ＿１，１５２ｐ＿１，１５１ｎ＿１，１５２ｎ＿１に入力される。また、クロック信号φＳ４は、サンプル・ホールド部１５０ｂのスイッチ１５１ｐ＿２，１５２ｐ＿２，１５１ｎ＿２，１５２ｎ＿２に入力される。なお、クロック信号φＳ３，φＳ４，φＩは、いずれもＨのときにスイッチをオンし、Ｌのときにはスイッチをオフするように各スイッチを駆動する。
サンプル・ホールド部１５０ｂは、入力信号Ｖｉｎ＿ｐ１及びＶｉｎ＿ｎ１によって生じる電荷を蓄積するキャパシタ１１１ｐ＿１，１１１ｎ＿１，１１１ｐ＿２，１１１ｎ＿２と、キャパシタ１１１ｐ＿１，１１１ｎ＿１，１１１ｐ＿２，１１１ｎ＿２に蓄積するスイッチ１５１ｐ＿１，１５２ｐ＿１，１５３ｐ＿１，１５１ｎ＿１，１５２ｎ＿１，１５３ｎ＿１，１５１ｐ＿２，１５２ｐ＿２，１５３ｐ＿２，１５１ｎ＿２，１５２ｎ＿２，１５３ｎ＿２とを備えている。
The sample-and-
スイッチ１５１ｐ＿１及び１５２ｎ＿１、キャパシタ１１１ｐ＿１、スイッチ１５３ｐ＿１は、互いに直列に接続されていて、スイッチ１５１ｎ＿１及び１５２ｐ＿１、キャパシタ１１１ｎ＿１、スイッチ１５３ｎ＿１は互いに直列に接続されている。スイッチ１５１ｐ＿１，１５２ｐ＿１，１５３ｐ＿１，１５１ｎ＿１，１５２ｎ＿１，１５３ｎ＿１は、クロック信号φＳ３にしたがってスイッチング動作を行っている。同様に、スイッチ１５１ｐ＿２及び１５２ｎ＿２、キャパシタ１１１ｐ＿２、スイッチ１５３ｐ＿２は、互いに直列に接続されていて、スイッチ１５１ｎ＿２及び１５２ｐ＿２、キャパシタ１１１ｎ＿２、スイッチ１５３ｎ＿２は互いに直列に接続されている。スイッチ１５１ｐ＿２，１５２ｐ＿２，１５３ｐ＿２，１５１ｎ＿２，１５２ｎ＿２，１５３ｎ＿２は、クロック信号 φＳ４にしたがってスイッチング動作を行っている。 The switches 151p_1 and 152n_1, the capacitor 111p_1, and the switch 153p_1 are connected to each other in series, and the switches 151n_1 and 152p_1, the capacitor 111n_1, and the switch 153n_1 are connected to each other in series. The switches 151p_1, 152p_1, 153p_1, 151n_1, 152n_1, and 153n_1 perform a switching operation according to the clock signal φS3. Similarly, the switches 151p_2 and 152n_2, the capacitor 111p_2, and the switch 153p_2 are connected in series, and the switches 151n_2 and 152p_2, the capacitor 111n_2, and the switch 153n_2 are connected in series. The switches 151p_2, 152p_2, 153p_2, 151n_2, 152n_2, and 153n_2 perform a switching operation according to the clock signal φS4.
コンテニアス部１５０ａは、キャパシタ１１１ｐ＿１と直列に接続されたスイッチ１５５ｐ＿１、スイッチ１５５ｐ＿１の一端に反転入力端子が接続された演算増幅器１５０１と、演算増幅器１５０１の非反転出力端子Ｐｏｕｔとスイッチ１５１ｐ＿１、キャパシタ１１１ｐ＿１間とに接続されたスイッチ１５４ｐ＿１と、演算増幅器１５０１の非反転出力端子Ｐｏｕｔと反転入力端子との間に接続されたキャパシタ１１２ｐと、キャパシタ１１１ｎ＿１と直列に接続されたスイッチ１５５ｎ＿１、スイッチ１５５ｎ＿１の一端に非反転入力端子が接続された演算増幅器１５０１と、演算増幅器１５０１の反転出力端子Ｎｏｕｔとスイッチ１５１ｎ＿１、キャパシタ１１１ｎ＿１間とに接続されたスイッチ１５４ｎ＿１と、演算増幅器１５０１の反転出力端子Ｎｏｕｔと非反転入力端子との間に接続されたキャパシタ１１２ｎとを備え、同様に、キャパシタ１１１ｐ＿２と直列に接続されたスイッチ１５５ｐ＿２、スイッチ１５５ｐ＿２の一端に反転入力端子が接続された演算増幅器１５０１と、演算増幅器１５０１の非反転出力端子Ｐｏｕｔとスイッチ１５１ｐ＿２、キャパシタ１１１ｐ＿２間とに接続されたスイッチ１５４ｐ＿２と、キャパシタ１１１ｎ＿２と直列に接続されたスイッチ１５５ｎ＿２、スイッチ１５５ｎ＿２の一端に非反転入力端子が接続された演算増幅器１５０１と、演算増幅器１５０１の反転出力端子Ｎｏｕｔとスイッチ１５１ｎ＿２、キャパシタ１１１ｎ＿２間とに接続されたスイッチ１５４ｎ＿２とを備えている。コンテニアス部１５０ａのスイッチ１５４ｐ＿１，１５５ｐ＿１，１５４ｎ＿１，１５５ｎ＿１，１５４ｐ＿２，１５５ｐ＿２，１５４ｎ＿２，１５５ｎ＿２は、クロック信号φＩにしたがってスイッチング動作を行っている。
The
図１４に示したサンプリング回路１６０では、サンプル・ホールド部１５０ｂとコンテニアス部１５０ａとがキャパシタ１１１ｐ＿１，１１１ｎ＿１，１１１ｐ＿２，１１１ｎ＿２を共有している。つまり、キャパシタ１１１ｐ＿１，１１１ｎ＿１，１１１ｐ＿２，１１１ｎ＿２は、サンプル・ホールド部１５０ｂとしても、コンテニアス部１５０ａとしても機能する。
In the
なお、キャパシタ１１２ｐ，１１２ｎを有することによって、コンテニアス部１５０ａにはＬＰＦ（Ｌｏｗ−ｐａｓｓ ｆｉｌｔｅｒ）が形成され、キャパシタ１１２ｐとキャパシタ１１１ｐの容量比及びキャパシタ１１２ｎとキャパシタ１１１ｎの容量比、とスイッチング周波数によってＬＰＦのカットオフ周波数が決まる。なお、このようなキャパシタ１１２ｐ，１１２ｎは、本実施例１のサンプリング回路に必須の構成ではない。
Since the
本実施例１のサンプリング回路１６０には、上側参照信号Ｖｒｅｆ＿Ｈ（第１の参照信号）に電源電圧ＶＤＤが印加され、下側参照信号Ｖｒｅｆ＿Ｌ（第２の参照信号）にチャージポンプ回路１７０で生成した負電源電圧ＶＥＥが印加される。サンプル・ホールド部１５０ｂでは、参照信号Ｖｒｅｆ＿Ｈ，Ｖｒｅｆ＿Ｌをキャパシタ１１１ｐ＿１，１１１ｎ＿１，１１１ｐ＿２，１１１ｎ＿２にＶＳＳ基準で入力信号Ｖｉｎ＿ｎ１，Ｖｉｎ＿ｐ１としてサンプリングし、コンテニアス部１５０ａにおいてキャパシタ１１２ｐ，１１１ｎに蓄積された電荷を出力振幅の中心レベルをＶＳＳとしたアナログ出力信号Ｐｏｕｔ，Ｎｏｕｔを出力する。
In the
このような本実施例１によれば、サンプル・ホールド部１５０ｂは、標本化された信号をコンテニアス部１５０ａに伝達する。伝達される信号成分はＤＣ成分であるから、サンプル・ホールド部１５０ｂが複数の動作クロックを持ってもその成分は平均化による減衰が起こらない。しかし、Ｄ／Ａ変換器自身が発生する周期ノイズ、または、チャージポンプ回路等の他の電子機器から混入する周期ノイズはＡＣ成分である。このため、サンプル・ホールド部１５０ｂが動作クロックを複数持つことによって周期ノイズの成分は平均化により減衰する。このため、本実施例のＤ／Ａ変換器では、周期ノイズの抑制効果が得られる。
According to the first embodiment, the sample and hold
つまり、ＳＴＦ（Ｓｉｇｎａｌ Ｔｒａｎｓｆｅｒ Ｆｕｎｃｔｉｏｎ）は変化させず、ＮＴＦ（Ｎｏｉｓｅ Ｔｒａｎｓｆｅｒ Ｆｕｎｃｔｉｏｎ）のみに平均化による減衰係数をかけることができるものといえる。
このため、伝達すべき信号にノイズを加えることなく、ｉｎ−ｂａｎｄ内のノイズだけを分散し、そのスペクトルのピークを低減することができる。
That is, it can be said that the attenuation coefficient by the averaging can be applied only to the NTF (Noise Transfer Function) without changing the STF (Signal Transfer Function).
For this reason, without adding noise to the signal to be transmitted, only the noise in the in-band can be dispersed and the peak of the spectrum can be reduced.
上述した本実施例１によれば、チャージポンプ回路等のＤ／Ａ変換器周辺の機器から発生するノイズを低減するのではなく、Ｄ／Ａ変換器自身のノイズに対する耐性を強化することができる。このため、Ｄ／Ａ変換器周辺の他の機器の構成を変更することなく、Ｄ／Ａ変換器のみを変更してＤ／Ａ変換器に対するノイズの影響を低減することができる。これにより、Ｄ／Ａ変換器の内部信号範囲をＶＤＤ〜ＶＥＥとすることができ、内部信号範囲の制限がなくなり、さらに基準信号Ｖｃｏｍの生成を不要とすることができる。 According to the first embodiment described above, it is possible not to reduce noise generated from devices around the D / A converter such as a charge pump circuit, but to enhance resistance to noise of the D / A converter itself. . For this reason, the influence of noise on the D / A converter can be reduced by changing only the D / A converter without changing the configuration of other devices around the D / A converter. As a result, the internal signal range of the D / A converter can be set to VDD to VEE, the internal signal range is not limited, and generation of the reference signal Vcom can be made unnecessary.
さらに、本実施例１は、Ｄ／Ａ変換器を単体の構成とする場合、図１４に示した制御回路１５９が１つのサンプリング回路に対応付けて設けられる。また、本実施例１は、図１４に示したＤ／Ａ変換器のサンプリング回路を他の機器として構成する場合、制御回路１５９を機器の外部に設けるものであってもよい。
Furthermore, in the first embodiment, when the D / A converter is configured as a single unit, the
図１５は、本発明の実施例２に係るＤ／Ａ変換器を用いたΔΣ型Ａ／Ｄ変換器を説明するためのブロック図である。本実施例２のΔΣ型Ａ／Ｄ変換器２００は、量子化回路から出力された出力信号をアナログ変換して演算回路にフィードバック信号を出力するＤ／Ａ変換器を備えている。つまり、アナログ信号の入力信号ＩＮとＤ／Ａ変換器（図中に“ＤＡＣ”で示す）２４０からのフィードバック後の差分信号を出力する演算回路２１０と、この演算回路２１０からの差分信号を積分するフィルタ回路２２０と、このフィルタ回路２２０の出力信号を量子化によりデジタル変換して出力信号ＯＵＴを出力する量子化回路２３０と、この量子化回路２３０から出力された出力信号ＯＵＴをアナログ変換して演算回路２１０にフィードバック信号を出力するＤ／Ａ変換器２４０とを備えて構成されている。
FIG. 15 is a block diagram for explaining a ΔΣ A / D converter using the D / A converter according to the second embodiment of the present invention. The ΔΣ A /
ここで、Ｄ／Ａ変換器２４０は、上述した本実施例１で説明したＤ／Ａ変換器で構成されている。図１５に示したΔΣＡ／Ｄ変換器におけるＤ／Ａ変換器の出力信号範囲がＶＤＤ〜ＶＳＳの場合、演算回路２１０において入力信号ＩＮの信号範囲もＶＤＤ〜ＶＳＳとしなければならない。そのため、入力信号のＤＣカットコンデンサを不要とするためにチャージポンプ回路を内蔵してＶＤＤ〜ＶＥＥの信号範囲の入力信号を入力できるＡ／Ｄ変換器であっても、内部信号範囲はＶＤＤ〜ＶＳＳに制限される。これは、信号範囲がＶＤＤ〜ＶＥＥのＡ／Ｄ変換器と比較すると、信号範囲が１／２となり単純計算で信号対ノイズ比では６ｄＢ劣るといえる。また、ＶＤＤ〜ＶＥＥの入力信号をＶＤＤ〜ＶＳＳにレベルシフトする際に、新たに基準信号Ｖｃｏｍを生成する必要がある。
Here, the D /
そこで、上述した本実施例１に示したＤ／Ａ変換器を用いることにより、チャージポンプ回路の出力信号ＶＥＥに重畳するノイズの影響を低減することができ、Ａ／Ｄ変換器の内部信号範囲をＶＤＤ〜ＶＥＥとすることができる。これより、内部信号範囲の制限がなくなり、基準信号Ｖｃｏｍの生成を不要とすることができる。 Therefore, by using the D / A converter shown in the first embodiment, the influence of noise superimposed on the output signal VEE of the charge pump circuit can be reduced, and the internal signal range of the A / D converter can be reduced. Can be set to VDD to VEE. As a result, the internal signal range is not limited, and the generation of the reference signal Vcom can be made unnecessary.
図１６は、本発明の実施例３に係るＤ／Ａ変換器を用いたパイプラン型Ａ／Ｄ変換器を説明するためのブロック図である。本実施例３のパイプライン型Ａ／Ｄ変換器３００は、複数段カスケード接続された残差演算ステージにおいて、サブＡ／Ｄ変換器により変換されたデジタル信号を再びアナログ信号に変換するＤ／Ａ変換器を備えている。つまり、複数段カスケード接続された残差演算ステージ３１０とデジタル回路３２０によって主に構成されている。このうち、残差演算ステージ３１０は、サブＡ／Ｄ変換器３３０（図中に“ＳＡＤＣ”で示す）とＤ／Ａ変換器３４０（図中に“ＤＡＣ”で示す）と演算回路３５０と残差演算増幅器３６０とによって構成されている。
FIG. 16 is a block diagram for explaining a pipelined A / D converter using the D / A converter according to the third embodiment of the present invention. The pipeline type A /
残差演算ステージ３１０において、入力されたアナログ信号ＩＮは、それぞれのサブＡ／Ｄ変換器３１０によりデジタル信号に変換される。その後、変換結果をＤ／Ａ変換器３４０により再びアナログ信号に変換したものと、入力信号ＩＮとの差分を取り、これを残差演算増幅器３６０で増幅する。この一連の演算動作を複数段繰り返し、最後にデジタル回路３２０で各ステージの出力を演算することで、アナログ入力信号ＩＮに対応したデジタル出力信号ＯＵＴとして出力される。
In the
ここで、上述したＤ／Ａ変換器３４０は、上述した本実施例１で説明したＤ／Ａ変換器で構成されている。図１６に示したパイプラインＡ／Ｄ変換器においてＤ／Ａ変換器の出力信号範囲がＶＤＤ〜ＶＳＳの場合、演算回路３５０において入力信号ＩＮの信号範囲もＶＤＤ〜ＶＳＳとしなければならない。そのため、入力信号のＤＣカットコンデンサを不要とするためにチャージポンプ回路を内蔵してＶＤＤ〜ＶＥＥの信号範囲の入力信号を入力できるＡ／Ｄ変換器であっても、内部信号範囲はＶＤＤ〜ＶＳＳに制限される。これは、信号範囲がＶＤＤ〜ＶＥＥのＡ／Ｄ変換器と比較すると、信号範囲が１／２となり単純計算で信号対ノイズ比では６ｄＢ劣るといえる。また、ＶＤＤ〜ＶＥＥの入力信号をＶＤＤ〜ＶＳＳにレベルシフトする際に、新たに基準信号Ｖｃｏｍを生成する必要がある。
Here, the above-described D /
そこで、上述した本実施例１に示したＤ／Ａ変換器を用いることにより、チャージポンプ回路の出力信号ＶＥＥに重畳するノイズの影響を低減することができ、Ａ／Ｄ変換器の内部信号範囲をＶＤＤ〜ＶＥＥとすることができる。これより、内部信号範囲の制限がなくなり、基準信号Ｖｃｏｍの生成を不要とすることができる。 Therefore, by using the D / A converter shown in the first embodiment, the influence of noise superimposed on the output signal VEE of the charge pump circuit can be reduced, and the internal signal range of the A / D converter can be reduced. Can be set to VDD to VEE. As a result, the internal signal range is not limited, and the generation of the reference signal Vcom can be made unnecessary.
図１７は、本発明の実施例４に係るＤ／Ａ変換器を用いた逐次比較型Ａ／Ｄ変換器のブロック図である。本実施例４の逐次比較型Ａ／Ｄ変換器は、逐次比較レジスタのビット列をアナログ変換して演算回路にフィードバック信号を出力するＤ／Ａ変換器を備えている。つまり、演算回路４１０と量子化回路４２０と逐次比較レジスタ４３０とＤ／Ａ変換器４４０とによって主に構成されている。
FIG. 17 is a block diagram of a successive approximation A / D converter using a D / A converter according to the fourth embodiment of the present invention. The successive approximation A / D converter according to the fourth embodiment includes a D / A converter that converts a bit string of a successive approximation register into an analog signal and outputs a feedback signal to an arithmetic circuit. That is, the
逐次比較Ａ／Ｄ変換器では、所定ビット数のビット列を持つ逐次比較レジスタ４３０の各ビットに対して、ＭＳＢ（Ｍｏｓｔ Ｓｉｇｎｉｆｉｃａｎｔ Ｂｉｔ）からＬＳＢ（Ｌｅａｓｔ Ｓｉｇｎｉｆｉｃａｎｔ Ｂｉｔ）の順に“１”が設定される。逐次比較レジスタ４３０の１ビットに“１”が設定される毎に、量子化回路４２０の結果によって当該１ビットの内容が“０”又は“１”のいずれか一方に確定される。
In the successive approximation A / D converter, “1” is set in the order from MSB (Most Significant Bit) to LSB (Least Significant Bit) for each bit of the
例えば、逐次比較レジスタ４３０のある１ビットに“１”が設定される毎に、Ｄ／Ａ変換器４４０は、逐次比較レジスタ４３０のビット列をアナログ出力信号に変換する。そして、Ｄ／Ａ変換器４４０より出力される逐次比較レジスタ４３０のビット列に応じたアナログ出力信号とアナログ入力信号ＩＮとの差分信号を演算回路４１０で演算し量子化回路４２０へ入力する。この結果、アナログ入力信号ＩＮがＤ／Ａ変換器４４０からのアナログ出力信号よりも大きい場合には前記１ビットは“１”に確定され、アナログ入力信号ＩＮがアナログ出力信号よりも小さい場合には前記１ビットは“０”に確定される。
For example, every time “1” is set in one bit of the
以上の動作が、逐次比較レジスタ４３０のビット列の全ビットを対象に行われ、当該全ビットの内容が確定されたときの逐次比較レジスタ４３０のビット列が、アナログ入力信号ＩＮに対応したデジタル出力信号ＯＵＴとして出力される。
ここで、上述したＤ／Ａ変換器４４０は、上述した本実施例１で説明したＤ／Ａ変換器で構成されている。図１７に示した逐次比較Ａ／Ｄ変換器におけるＤ／Ａ変換器の出力信号範囲がＶＤＤ〜ＶＳＳの場合、演算回路４１０において入力信号ＩＮの信号範囲もＶＤＤ〜ＶＳＳとしなければならない。そのため、入力信号のＤＣカットコンデンサを不要とするためにチャージポンプ回路を内蔵してＶＤＤ〜ＶＥＥの信号範囲の入力信号を入力できるＡ／Ｄ変換器であっても、内部信号範囲はＶＤＤ〜ＶＳＳに制限される。これは、信号範囲がＶＤＤ〜ＶＥＥのＡ／Ｄ変換器と比較すると、信号範囲が１／２となり単純計算で信号対ノイズ比では６ｄＢ劣るといえる。また、ＶＤＤ〜ＶＥＥの入力信号をＶＤＤ〜ＶＳＳにレベルシフトする際に、新たに基準信号Ｖｃｏｍを生成する必要がある。
The above operation is performed for all the bits of the bit string of the
Here, the D /
そこで、上述した本実施例１に示したＤ／Ａ変換器を用いることにより、チャージポンプ回路の出力信号ＶＥＥに重畳するノイズの影響を低減することができ、Ａ／Ｄ変換器の内部信号範囲をＶＤＤ〜ＶＥＥとすることができる。これより、内部信号範囲の制限がなくなり、基準信号Ｖｃｏｍの生成を不要とすることができる。
また、本発明の技術的範囲は、図面及び上述した各実施例に限定されるものではなく、本発明が目的とするものと均等な効果をもたらすすべての実施例をも含んでいる。さらに、本発明の技術的範囲は、特許請求の範囲による発明の特徴の組み合わせに限定されるものではなく、すべての開示されたそれぞれの特徴のうち特定の特徴のあらゆる所望する組み合わせも含むものである。
Therefore, by using the D / A converter shown in the first embodiment, the influence of noise superimposed on the output signal VEE of the charge pump circuit can be reduced, and the internal signal range of the A / D converter can be reduced. Can be set to VDD to VEE. As a result, the internal signal range is not limited, and the generation of the reference signal Vcom can be made unnecessary.
Further, the technical scope of the present invention is not limited to the drawings and the above-described embodiments, but includes all the embodiments that bring about effects equivalent to those intended by the present invention. Further, the technical scope of the present invention is not limited to the combinations of features of the invention according to the claims, but includes any desired combination of specific features among all the disclosed features.
本発明は、チャージポンプ回路の出力電圧のノイズの影響を低減することができるＤ／Ａ変換器及びそのＤ／Ａ変換器を用いたＡ／Ｄ変換器に関するもので、Ｄ／Ａ変換器やＡ／Ｄ変換器の他に、Ｄ／Ａ変換やＡ／Ｄ変換器の機能を持った電子機器全般に利用することができる。 The present invention relates to a D / A converter capable of reducing the influence of noise in the output voltage of a charge pump circuit and an A / D converter using the D / A converter. In addition to the A / D converter, the present invention can be used for all electronic devices having the functions of D / A conversion and A / D converter.
１１１＿１，１１１＿２，１１２，１１１ｐ＿１，１１１ｎ＿１，１１１ｐ＿２，１１１ｎ＿２，１１２ｐ，１１２ｎ キャパシタ
１２１ 演算増幅器
１４０，２４０，３４０，４４０ Ｄ／Ａ変換器
１４１ スムージングフィルタ回路（ＳＭＦ）
１０１＿１，１０２＿１，１０１＿２，１０２＿２，１５１ｐ＿１，１５２ｐ＿１，１５３ｐ＿１，１５４ｐ＿１，１５５ｐ＿１，１５１ｎ＿１，１５２ｎ＿１，１５３ｎ＿１，１５４ｎ＿１，１５５ｎ＿１，１５１ｐ＿２，１５２ｐ＿２，１５３ｐ＿２，１５４ｐ＿２，１５５ｐ＿２，１５１ｎ＿２，１５２ｎ＿２，１５３ｎ＿２，１５４ｎ＿２，１５５ｎ＿２ スイッチ
１５９ 制御回路
１５０ａ コンテニアス部
１５０ｂ サンプル・ホールド部
１５０ｃ デジタル部
１５０，１６０ サンプリング回路
２００ ΔΣＡ／Ｄ変換器
２１０，３５０，４１０ 演算回路
２２０ フィルタ回路
２３０，４２０ 量子化回路
３００ パイプラインＡ／Ｄ変換器
３１０ 残差演算ステージ
３２０ デジタル回路
３３０ サブＡ／Ｄ変換器
３６０ 残差演算増幅器
４００ 逐次比較Ａ／Ｄ変換器
４３０ 逐次比較レジスタ
１５０１ 演算増幅器
111_1, 111_2, 112, 111p_1, 111n_1, 111p_2, 111n_2, 112p,
101_1, 102_1, 101_2, 102_2, 151p_1, 152p_1, 153p_1, 154p_1, 155p_1, 151n_1, 152n_1, 153n_1, 154n_1, 155n_1, 151p_2, 152p_2, 153p_2, 154p_2, 155p_2, 151n_2, 152n_2,
Claims (5)
前記コンテニアス部に対しては、第１クロック信号を供給し、前記サンプル・ホールド部に対しては、動作タイミングが互いに異なる複数の第２クロック信号を供給するクロック信号供給部とを備え、
前記サンプル・ホールド部の第１の参照信号に電源電圧を印加し、第２の参照信号にチャージポンプ回路で生成した負電源電圧を印加することを特徴とするＤ／Ａ変換器。 A digital unit for inputting a digital signal; a sample-and-hold unit for sampling an input signal based on the digital signal input by the digital unit; and holding and transferring the sampled input signal; and the sample-and-hold unit A sampling circuit including a continuous unit that outputs the transferred signal as an analog signal;
A clock signal supply unit that supplies a first clock signal to the continuous unit, and a plurality of second clock signals having different operation timings to the sample and hold unit;
A D / A converter, wherein a power supply voltage is applied to a first reference signal of the sample and hold unit, and a negative power supply voltage generated by a charge pump circuit is applied to a second reference signal.
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|---|---|---|---|---|
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- 2012-09-14 JP JP2012202913A patent/JP2014060489A/en active Pending
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