JP2009260605A

JP2009260605A - DeltaSigma MODULATOR AND DeltaSigma TYPE A/D CONVERTER

Info

Publication number: JP2009260605A
Application number: JP2008106596A
Authority: JP
Inventors: Tokuro Tsutsui; 得郎筒井; Hikari Watanabe; 光渡辺
Original assignee: Toyota Motor Corp
Current assignee: Toyota Motor Corp
Priority date: 2008-04-16
Filing date: 2008-04-16
Publication date: 2009-11-05

Abstract

<P>PROBLEM TO BE SOLVED: To provide a ΔΣ modulator capable of using an area with a more excellent linearity in an integrator even when inputting a differential input signal where a code is positive or negative, and to provide a ΔΣ type A/D converter. <P>SOLUTION: The ΔΣ modulator includes: a subtractor 21 for outputting a value obtained by subtracting a feedback signal from an analog input signal; the integrator 12 having a differential amplifier for amplifying and outputting the output signal of the subtractor 21; a quantizer 15 for outputting a value obtained by comparing the output signal of the integrator 12 with a prescribed threshold; and a delay device 16 for delaying the output signal of the quantizer 15 so as to convert the output signal of the quantizer 15 into the feedback signal. The ΔΣ modulator includes an offset voltage generating circuit 1 for generating an offset voltage to move the amplitude center of the output signal of the integrator 12 to zero or substantial zero by offsetting the threshold. <P>COPYRIGHT: (C)2010,JPO&INPIT

Description

本発明は、差動増幅器を有する積分器を備えた、デルタシグマ（ΔΣ）変調器及びΔΣ型ＡＤ変換器に関する。 The present invention relates to a delta-sigma (ΔΣ) modulator and a ΔΣ AD converter including an integrator having a differential amplifier.

従来、コモンモードノイズのキャンセル化や出力電圧がシングルエンド構成に比べ２倍取ることができるなどの理由から、ΔΣ変調器を差動入力形式にする構成が知られている（例えば、特許文献１，２参照）。
特開平１０−２０９８７４号公報特開２００７−２４３６２０号公報 2. Description of the Related Art Conventionally, a configuration in which a ΔΣ modulator is a differential input type is known because common mode noise is canceled and an output voltage can be doubled compared to a single-ended configuration (for example, Patent Document 1). , 2).
JP-A-10-209874 JP 2007-243620 A

ΔΣ型ＡＤ変換器において、ΔΣ変調器の歪特性は、その内蔵回路で使用される積分器の入出力のリニアリティに大きく依存し、積分器の入出力のリニアリティは、オープンループゲインＡｏｐのリニアリティに依存する。図１１は、電圧利得−出力振幅についての一般的な積分器の特性図である。ＶＤＤを積分器に構成される差動増幅器の電源とすると、オープンループゲインＡｏｐは、図１１に示されるように、差動出力振幅Ｖｏｕｔの絶対値が大きくなるほど低下する。また、出力振幅Ｖｏｕｔが０Ｖ付近のときに、オープンループゲインＡｏｐは最も高くなり、且つ出力振幅Ｖｏｕｔの変動によるオープンループゲインＡｏｐの変化は最も小さくなる。 In the ΔΣ type AD converter, the distortion characteristic of the ΔΣ modulator greatly depends on the linearity of the input / output of the integrator used in the built-in circuit, and the linearity of the input / output of the integrator depends on the linearity of the open loop gain Aop. Dependent. FIG. 11 is a characteristic diagram of a general integrator with respect to voltage gain-output amplitude. When VDD is used as a power source of a differential amplifier configured as an integrator, the open loop gain Aop decreases as the absolute value of the differential output amplitude Vout increases as shown in FIG. When the output amplitude Vout is near 0 V, the open loop gain Aop is the highest, and the change in the open loop gain Aop due to the fluctuation of the output amplitude Vout is the smallest.

しかしながら、符号が正又は負のいずれか一方の差動入力信号が差動入力型のΔΣ変調器に入力される場合には（例えば、差動入力端子の負入力端子がＧＮＤに設定されて正入力端子に正の信号が入力される場合）、出力振幅Ｖｏｕｔが０Ｖ付近のリニアリティの良い領域が出力電圧分布の中心において使用されず、当該領域が出力電圧分布の中心において使用される場合に比べΔΣ変調器の歪特性が悪化する。 However, when either a positive or negative differential input signal is input to the differential input type ΔΣ modulator (for example, the negative input terminal of the differential input terminal is set to GND and is positive). When a positive signal is input to the input terminal), a region with good linearity where the output amplitude Vout is near 0 V is not used at the center of the output voltage distribution, and the region is used at the center of the output voltage distribution. The distortion characteristic of the ΔΣ modulator deteriorates.

そこで、本発明は、符号が正又は負のいずれか一方の差動入力信号が入力される場合でも、積分器のリニアリティの良い領域を使用することができる、ΔΣ変調器及びΔΣ型ＡＤ変換器の提供を目的とする。 Accordingly, the present invention provides a ΔΣ modulator and a ΔΣ AD converter that can use a region having a good linearity of an integrator even when a differential input signal having either a positive sign or a negative sign is input. The purpose is to provide.

上記目的を達成するため、本発明に係るΔΣ変調器は、
アナログ入力信号から帰還信号を減算したものを出力する減算器と、
前記減算器の出力信号を増幅して出力する差動増幅器を有する積分器と、
前記積分器の出力信号を所定の閾値と比較したものを出力する量子化器と、
前記量子化器の出力信号を遅延させることにより前記量子化器の出力信号を前記帰還信号に変換する遅延器とを備える、ΔΣ変調器であって、
前記閾値をオフセットすることによって前記積分器の出力信号の振幅中心を零又は略零に移動させる閾値オフセット手段を備えるものである。 In order to achieve the above object, a ΔΣ modulator according to the present invention includes:
A subtractor that outputs the analog input signal minus the feedback signal; and
An integrator having a differential amplifier for amplifying and outputting the output signal of the subtractor;
A quantizer for outputting an output signal of the integrator compared with a predetermined threshold;
A ΔΣ modulator comprising: a delay device that converts the output signal of the quantizer into the feedback signal by delaying the output signal of the quantizer;
Threshold offset means for moving the amplitude center of the output signal of the integrator to zero or substantially zero by offsetting the threshold is provided.

ここで、前記積分器は、複数段の積分器から構成され、
構成される複数段の積分器のうち２段目以降の積分器に入力される入力信号をオフセットすることによって前記２段目以降の積分器の出力信号の振幅中心を零又は略零に移動させる信号オフセット手段を備えると好適である。 Here, the integrator is composed of a plurality of stages of integrators,
By offsetting the input signal input to the second and subsequent integrators among the plurality of integrators that are configured, the amplitude center of the output signal of the second and subsequent integrators is moved to zero or substantially zero. It is preferable to provide signal offset means.

また、前記信号オフセット手段は、前記２段目以降の積分器の入力段に設けられたスイッチトキャパシタと該スイッチトキャパシタに接続された電圧調整キャパシタとの間での充放電によって前記２段目以降の積分器に入力される入力信号をオフセットすると好適である。 In addition, the signal offset means may perform the second and subsequent stages by charging and discharging between a switched capacitor provided in an input stage of the second and subsequent integrators and a voltage adjusting capacitor connected to the switched capacitor. It is preferable to offset the input signal input to the integrator.

また、前記信号オフセット手段は、前記２段目以降の積分器毎に設けられ、
前記信号オフセット手段のそれぞれは、自身が設けられた段の積分器に入力される入力信号のみをオフセットすると好適である。 Further, the signal offset means is provided for each integrator after the second stage,
Each of the signal offset means preferably offsets only the input signal inputted to the integrator of the stage in which the signal offset means is provided.

また、本発明に係るΔΣ型ＡＤ変換器は、上述のΔΣ変調器と、当該ΔΣ変調器のデジタル出力信号をデジメーションして出力するデジタルフィルタとを備えている。 In addition, a ΔΣ AD converter according to the present invention includes the above-described ΔΣ modulator and a digital filter that digifies and outputs a digital output signal of the ΔΣ modulator.

本発明によれば、符号が正又は負のいずれか一方の差動入力信号が入力される場合でも、積分器のリニアリティの良い領域を使用することができる。 According to the present invention, even when a differential input signal having either a positive sign or a negative sign is input, it is possible to use an area where the integrator has good linearity.

以下、図面を参照して、本発明を実施するための最良の形態の説明を行う。本発明は、全差動ΔΣ変調器において、差動入力信号の符号が常に正又は負の場合、より具体的には、負入力端子をＧＮＤ側に設定して正入力端子に正の信号が入力される場合、正入力端子を電源の正極側に設定して負入力端子に零以上当該電源電圧値以下の電位が入力される場合、正入力端子をＧＮＤ側に設定して負入力端子に正の信号が入力される場合、負入力端子を電源の正極側に設定して正入力端子に零以上当該電源電圧値以下の電位が入力される場合等の構成のΔΣ変調器に好適である。すなわち、本発明に係るΔΣ変調器は、基準電位（例えば、グランド）を基準とする電圧レベルで論理が決まるシングルエンド信号が入力される場合に好適な全差動ΔΣ変調器である。 The best mode for carrying out the present invention will be described below with reference to the drawings. In the fully differential ΔΣ modulator, when the sign of the differential input signal is always positive or negative, more specifically, the negative input terminal is set to the GND side, and a positive signal is input to the positive input terminal. When input, the positive input terminal is set to the positive side of the power supply, and when a potential of zero or more is applied to the negative input terminal, the positive input terminal is set to the GND side and the negative input terminal is set to the negative input terminal. When a positive signal is input, the negative input terminal is set to the positive side of the power supply, and this is suitable for a ΔΣ modulator having a configuration in which a potential of zero or more and the power supply voltage value or less is input to the positive input terminal. . That is, the delta-sigma modulator according to the present invention is a fully differential delta-sigma modulator suitable when a single-ended signal whose logic is determined by a voltage level with reference to a reference potential (for example, ground) is input.

図１３は、本発明に係るΔΣ変調器とΔΣ型ＡＤ変換器の一実施形態を示した電流検出装置のブロック図である。図１３に示された各構成は、アンチエイリアシングフィルタ５００と検出抵抗Ｒｓとを除いて、集積化されている。本電流検出装置は、電流Ｉ_Ｍ（例えば、直流モータを流れるモータ電流）を検出するための抵抗であって一方をグランドに接続された検出抵抗Ｒｓと、検出抵抗Ｒｓによって検出されたアナログデータをデジタルデータに変換するΔΣ変調器１００と、ΔΣ変調器１００によって変換されたデジタルデータのフィルタリング処理を行うデジタルフィルタ２００と、デジタルフィルタ２００の出力値に基づいて電流Ｉ_Ｍの検出データ等を出力する検出ロジック部４００とを備える。ΔΣ型ＡＤ変換器３００は、ΔΣ変調器１００とデジタルフィルタ２００とから構成される。また、本電流検出装置には、検出抵抗ＲｓとΔΣ変調器１００との間にアンチエイリアシングフィルタ５００が備えられている。アンチエイリアシングフィルタ５００は、ΔΣ変調器１００でのサンプリングが行われる前にサンプリング周波数ｆｓの半分（ｆｓ／２）よりも高い周波数成分を除去するためのローパスフィルタである。 FIG. 13 is a block diagram of a current detection device showing an embodiment of a ΔΣ modulator and a ΔΣ AD converter according to the present invention. Each configuration shown in FIG. 13 is integrated except for the anti-aliasing filter 500 and the detection resistor Rs. This current detection device is a resistor for detecting a current I _M (for example, a motor current flowing through a DC motor), one of which is connected to the ground, and the analog data detected by the detection resistor Rs. A ΔΣ modulator 100 that converts to digital data, a digital filter 200 that performs filtering processing of the digital data converted by the ΔΣ modulator 100, and detection data of current I _{M and} the like based on the output value of the digital filter 200 are output. And a detection logic unit 400. The ΔΣ AD converter 300 includes a ΔΣ modulator 100 and a digital filter 200. Further, the current detection device includes an anti-aliasing filter 500 between the detection resistor Rs and the ΔΣ modulator 100. The anti-aliasing filter 500 is a low-pass filter for removing a frequency component higher than half the sampling frequency fs (fs / 2) before the sampling by the ΔΣ modulator 100 is performed.

ΔΣ変調器は、例えば１４ビット以上の高分解能を実現するＡＤ変換器アーキテクチャである。入力信号をΔΣ変調器で通常１ビットデジタル信号に変換し、これにデジタルフィルタ処理を施すことにより、高精度なＡＤ変換出力が得られる。例えば、２次ΔΣ型ＡＤ変換器において、オーバサンプリングレシオを５００以上とれば、１６ビット超、数十μＶ以下の分解能は十分に実現可能となる。 The ΔΣ modulator is an AD converter architecture that realizes a high resolution of, for example, 14 bits or more. A highly accurate AD conversion output can be obtained by converting the input signal into a normal 1-bit digital signal by a ΔΣ modulator and subjecting it to digital filter processing. For example, in a secondary ΔΣ AD converter, if the oversampling ratio is 500 or more, a resolution of more than 16 bits and several tens of μV or less can be sufficiently realized.

ΔΣ変調器１００とデジタルフィルタ２００との間に固定のフィルタ特性を有する固定特性デジタルフィルタを備えてよい。また、固定特性デジタルフィルタでのフィルタ後に一定のデータ間隔の間引き処理（デシメーション）を行ってもよい。特に、固定特性デジタルフィルタとして移動平均フィルタを適用すると、回路規模を抑えた効率的なデシメーション処理を行うことができる。例えば、４ＭＨｚの１ビットデータを全て処理するのは負荷が高いとして、６４分の１の６２．５ｋＨｚにデシメーション処理を行う。 A fixed characteristic digital filter having a fixed filter characteristic may be provided between the ΔΣ modulator 100 and the digital filter 200. Further, thinning processing (decimation) at a constant data interval may be performed after filtering by the fixed characteristic digital filter. In particular, when a moving average filter is applied as the fixed characteristic digital filter, efficient decimation processing with a reduced circuit scale can be performed. For example, assuming that the load is high for processing all 1-bit data of 4 MHz, decimation processing is performed at 62.5 kHz, which is 1/64.

ΔΣ変調器１００は、１ビットのデジタルデータ列を出力する。これにデジタルフィルタ２００が移動平均フィルタ処理を行ってマルチビットデータに変換した後に間引き（デシメーション）処理を行うことによって、これ以降の演算の内部処理周波数を下げる。これ以降のデジタルフィルタ演算処理量を下げてその後の回路規模を簡単化することができる。この後、デジタルフィルタ２００の出力データに基づいて、検出ロジック部４００において、電流Ｉ_Ｍの電流値などが検出される。 The ΔΣ modulator 100 outputs a 1-bit digital data string. Then, the digital filter 200 performs moving average filter processing and converts it to multi-bit data, and then performs decimation processing, thereby lowering the internal processing frequency of the subsequent operations. It is possible to reduce the subsequent digital filter calculation processing amount and simplify the circuit scale thereafter. Thereafter, based on the output data of the digital filter 200, the detection logic unit 400, such as a current value of the current I _M is detected.

続いて、本発明に係る全差動型ΔΣ変調器の実施例について説明する。 Next, an embodiment of a fully differential ΔΣ modulator according to the present invention will be described.

図１は、本発明の第１の実施形態である１次ΔΣ変調器１００Ａのブロック図である。１次ΔΣ変調器１００Ａは、減算器１１と、積分器１２と、乗算器１３と、加算器１４と、比較器１５と、遅延器１６と、乗算器１７とを備える。特に、１次ΔΣ変調器１００Ａは、比較器１５の入力部に印加するオフセット電圧を生成するオフセット電圧発生回路１を備える。 FIG. 1 is a block diagram of a first-order ΔΣ modulator 100A according to the first embodiment of the present invention. The primary ΔΣ modulator 100 </ b> A includes a subtractor 11, an integrator 12, a multiplier 13, an adder 14, a comparator 15, a delay device 16, and a multiplier 17. In particular, the first-order ΔΣ modulator 100A includes an offset voltage generation circuit 1 that generates an offset voltage to be applied to the input unit of the comparator 15.

減算器１１は、アナログ入力信号Ｖｉｎから遅延器１６からの帰還アナログ信号を減算し、最前段に配置されている。積分器１２は、減算器１１から出力された差動信号を積分する。乗算器１３は、所定の定数ａ１で積分器１２から出力された差動信号を乗算する。加算器１４は、オフセット電圧発生回路１によって生成されたオフセット電圧を比較器１５に入力する。オフセット電圧発生回路１は、アナログ入力信号Ｖｉｎが取り得る最大電圧値Ｖｉｎｍａｘを所定の定数βで乗算器１８によって乗算された値を、オフセット電圧として生成する。比較器１５は、加算器１４のアナログ出力信号を、オフセット電圧発生回路１によって生成されたオフセット電圧に応じて変化する所定の閾値と比較することにより、デジタル信号を出力する量子化器である。遅延器１６は、比較器１５の出力信号を単位時間遅延させる遅延素子である。遅延器１６からの帰還アナログ信号は、乗算器１７によって乗算されて（図１の場合、乗数は１）、減算器１１に入力される。 The subtractor 11 subtracts the feedback analog signal from the delay device 16 from the analog input signal Vin, and is arranged in the forefront stage. The integrator 12 integrates the differential signal output from the subtractor 11. The multiplier 13 multiplies the differential signal output from the integrator 12 by a predetermined constant a1. The adder 14 inputs the offset voltage generated by the offset voltage generation circuit 1 to the comparator 15. The offset voltage generation circuit 1 generates, as an offset voltage, a value obtained by multiplying the maximum voltage value Vinmax that the analog input signal Vin can take by a predetermined constant β by the multiplier 18. The comparator 15 is a quantizer that outputs a digital signal by comparing the analog output signal of the adder 14 with a predetermined threshold value that changes in accordance with the offset voltage generated by the offset voltage generation circuit 1. The delay unit 16 is a delay element that delays the output signal of the comparator 15 by unit time. The feedback analog signal from the delay unit 16 is multiplied by the multiplier 17 (in the case of FIG. 1, the multiplier is 1) and input to the subtractor 11.

すなわち、図１において、オフセット電圧発生回路１がない場合、０〜Ｖｉｎｍａｘの正のシングルエンド信号が入力されると、正側に振幅中心がシフトした差動出力信号が積分器１２から出力される。そこで、オフセット電圧発生回路１によって生成されたオフセット電圧によって比較器１５の閾値を可変させることによって、積分器１２の差動出力信号の振幅中心をリニアリティの高い０Ｖ又は０Ｖ近傍に移動させることができる。 That is, in FIG. 1, when there is no offset voltage generation circuit 1, when a positive single-ended signal of 0 to Vinmax is input, a differential output signal whose amplitude center is shifted to the positive side is output from the integrator 12. . Therefore, by varying the threshold value of the comparator 15 by the offset voltage generated by the offset voltage generation circuit 1, the amplitude center of the differential output signal of the integrator 12 can be moved to 0 V or near 0 V with high linearity. .

図２は、１次ΔΣ変調器１００Ａの回路図である。図２は、図１のブロック図において『ａ１＝１，β＝１／２』に設定した場合の回路図である。ΔΣ変調器１００Ａは、１次の全差動回路の構成をしており、アナログ入力信号が入力されるスイッチトキャパシタと、スイッチトキャパシタの出力信号を増幅する差動型オペアンプを備えた積分器と、積分器の出力信号とオフセット電圧発生回路１によって生成されたオフセット電圧とが入力されるコンパレータと、コンパレータから出力されるデジタル信号を遅延させるＤフリップフロップ（Ｄ−ＦＦ）とを備えている。φ１，φ２，φ１Ａ，φ２Ａの各スイッチは、同一符号同士で同期してオン／オフする。特に、φ１がオンのときφ２はオフし、φ１がオフのときφ２はオンする。 FIG. 2 is a circuit diagram of the first-order ΔΣ modulator 100A. FIG. 2 is a circuit diagram when “a1 = 1, β = 1/2” in the block diagram of FIG. The ΔΣ modulator 100A has a primary fully differential circuit configuration, a switched capacitor to which an analog input signal is input, an integrator including a differential operational amplifier that amplifies the output signal of the switched capacitor, A comparator to which the output signal of the integrator and the offset voltage generated by the offset voltage generation circuit 1 are input, and a D flip-flop (D-FF) for delaying the digital signal output from the comparator are provided. The switches φ1, φ2, φ1A, and φ2A are turned on / off in synchronism with the same code. In particular, φ2 is turned off when φ1 is on, and φ2 is turned on when φ1 is off.

１段目の積分器のサンプリングキャパシタＣｓ１１とＣｓ１２でサンプリングした入力Ｖｉｎ＋とＶｉｎ−を、Ｃｓ１１とＣｓ１２を単純ショートすることによって、積分キャパシタＣｆ１１とＣｆ１２に転送する。これにより、検出電圧（例えば、電流Ｉ_Ｍの検出抵抗Ｒｓによって検出される電圧）のコモンモードノイズを除去している。また、サンプリングキャパシタＣｓ１１，Ｃｓ１２に加えて、基準電圧を加減算するために加減算用キャパシタＣｒｅｆ１１，Ｃｒｅｆ１２が接続されている。「Ｃｒｅｆ／Ｃｓ」により「入力電圧フルスケール／基準電圧」を設定できる。例えば、これを「１／４」に設定すると、『基準電圧Ｖｒｅｆ＝（Ｖｒｅｆ＋）−（Ｖｒｅｆ−）＝５Ｖ』では、入力電圧フルスケールは±１．２５Ｖとなる。 The inputs Vin + and Vin− sampled by the sampling capacitors Cs11 and Cs12 of the first-stage integrator are transferred to the integration capacitors Cf11 and Cf12 by simply short-circuiting Cs11 and Cs12. Accordingly, the detection voltage (e.g., voltage detected by the detection resistor Rs of the current I _M) which rejects the common mode noise. In addition to the sampling capacitors Cs11 and Cs12, addition / subtraction capacitors Cref11 and Cref12 are connected to add and subtract the reference voltage. “Input voltage full scale / reference voltage” can be set by “Cref / Cs”. For example, if this is set to “¼”, the input voltage full scale becomes ± 1.25 V at “reference voltage Vref = (Vref +) − (Vref −) = 5 V”.

１次ΔΣ変調器１００ＡにＶｉｎ−がグランド側に設定されＶｉｎ＋が正の電位に設定されたシングルエンド信号が入力される。Ｖｉｎ＋に零以上Ｖｉｎｍａｘ以下の正電位が入力された場合、積分器の差動出力（（Ｖｏｕｔ＋）−（Ｖｏｕｔ−））は、Ｖｉｎｍａｘ／２を中心に分布する。 A single-ended signal in which Vin− is set to the ground side and Vin + is set to a positive potential is input to the primary ΔΣ modulator 100A. When a positive potential between zero and Vinmax is input to Vin +, the differential output of the integrator ((Vout +) − (Vout−)) is distributed around Vinmax / 2.

図２において、各数値は、
Ｃｒｅｆ１１／Ｃｓ１１＝Ｃｒｅｆ１２／Ｃｓ１２＝１／４
Ｃｓ１１／Ｃｆ１１＝Ｃｓ１２／Ｃｆ１２＝１／２
Ｖｒｅｆ＋＝５
Ｖｒｅｆ−＝０
Ｖｉｃｍ＝０．８
Ｖｒｅｆｃｍ＝２．５
と設定する。積分器のＶｉｎｍａｘ／２の差動出力中心を０Ｖに移動させるため、オフセット電圧発生回路１の乗算器１８のβを１／２に設定することによりコンパレータに入力オフセット電圧Ｖｉｎｍａｘ／２を加える。例えば、Ｖｉｎｍａｘ＝０．６２５に設定される。 In FIG. 2, each numerical value is
Cref11 / Cs11 = Cref12 / Cs12 = 1/4
Cs11 / Cf11 = Cs12 / Cf12 = 1/2
Vref + = 5
Vref− = 0
Vicm = 0.8
Vrefcm = 2.5
And set. In order to move the differential output center of Vinmax / 2 of the integrator to 0 V, the input offset voltage Vinmax / 2 is applied to the comparator by setting β of the multiplier 18 of the offset voltage generation circuit 1 to 1/2. For example, Vinmax = 0.625 is set.

図３は、オフセット電圧印加回路１ａを有するコンパレータ１５のブロック図である。図４は、オフセット電圧印加回路１ａを有するコンパレータ１５の回路図である。コンパレータ１５の差動入力部にオフセット電圧印加回路１ａが追加され、抵抗による分圧などによって生成されたオフセット電圧（Ｖｒｅｆ＋／１６）が差動入力対（Ｖｉｎ２＋，Ｖｉｎ２−）に差動入力される。Ｖｒｅｆ＋＝５Ｖであれば、０．３１２５Ｖが差動入力対（Ｖｉｎ２＋，Ｖｉｎ２−）に差動入力される。 FIG. 3 is a block diagram of the comparator 15 having the offset voltage application circuit 1a. FIG. 4 is a circuit diagram of the comparator 15 having the offset voltage application circuit 1a. An offset voltage application circuit 1a is added to the differential input portion of the comparator 15, and an offset voltage (Vref + / 16) generated by voltage division by a resistor is differentially input to the differential input pair (Vin2 +, Vin2-). . If Vref + = 5V, 0.3125V is differentially input to the differential input pair (Vin2 +, Vin2-).

コンパレータ１５は、Ｖｉｎ１＋，Ｖｉｎ１−が入力される入力トランジスタ差動対（Ｍ１，Ｍ２）と、Ｖｉｎ２＋，Ｖｉｎ２−が入力される入力トランジスタ差動対（Ｍ３，Ｍ４）との、２つの入力トランジスタ差動対を備えている。入力トランジスタ差動対（Ｍ１，Ｍ２）と（Ｍ３，Ｍ４）の共通ソースは、それぞれの定電流源でバイアスされている。コンパレータ１５は、この２つの入力トランジスタ差動対（Ｍ１，Ｍ２），（Ｍ３，Ｍ４）の電流の和に対して比較処理を行うように構成されている。 The comparator 15 has a difference between two input transistors of an input transistor differential pair (M1, M2) to which Vin1 + and Vin1- are input and an input transistor differential pair (M3, M4) to which Vin2 + and Vin2- are input. It has a moving pair. The common sources of the input transistor differential pairs (M1, M2) and (M3, M4) are biased by the respective constant current sources. The comparator 15 is configured to perform comparison processing on the sum of the currents of the two input transistor differential pairs (M1, M2), (M3, M4).

そして、積分器１２の差動出力電圧がコンパレータ１５の一方の入力トランジスタ差動対（Ｍ１，Ｍ２）に印加され、オフセット電圧発生回路１ａによって生成されたオフセット電圧がもう一方の入力トランジスタ差動対（Ｍ３，Ｍ４）に印加される。 The differential output voltage of the integrator 12 is applied to one input transistor differential pair (M1, M2) of the comparator 15, and the offset voltage generated by the offset voltage generating circuit 1a is applied to the other input transistor differential pair. Applied to (M3, M4).

入力トランジスタ差動対（Ｍ１，Ｍ２）と（Ｍ３，Ｍ４）の素子形状を同一にするとともに、それらに接続される上記の電流源の電流値を同一にすることによって、コンパレータ１５は、積分器１２の差動出力電圧に相当する差動入力電圧Ｖｉｎ１（＝（Ｖｉｎ１＋）−（Ｖｉｎ１−））とオフセット電圧発生回路１ａによって生成されたオフセット電圧に相当する差動入力電圧−Ｖｉｎ２（＝（Ｖｉｎ２−）−（Ｖｉｎ２＋））との比較器になる。 By making the element shapes of the input transistor differential pairs (M1, M2) and (M3, M4) the same, and making the current values of the current sources connected to them identical, the comparator 15 can be integrated into an integrator. The differential input voltage Vin1 (= (Vin1 +) − (Vin1−)) corresponding to 12 differential output voltages and the differential input voltage −Vin2 (= (Vin2) corresponding to the offset voltage generated by the offset voltage generation circuit 1a -)-(Vin2 +)).

このように、１次ΔΣ変調器１００Ａによれば、入力オフセット電圧によって閾値が変更されたコンパレータ１５の出力信号がフィードバックされるため、積分器を高ゲインで高リニアリティを維持する差動出力電圧範囲内で動作させることができ、ΔΣ変調器の歪特性を改善することができる。 As described above, according to the first-order ΔΣ modulator 100A, the output signal of the comparator 15 whose threshold is changed by the input offset voltage is fed back, so that the differential output voltage range in which the integrator maintains high linearity with high gain. The distortion characteristics of the ΔΣ modulator can be improved.

図５は、本発明の第２の実施形態である２次ΔΣ変調器１００Ｂのブロック図である。２次ΔΣ変調器１００Ｂは、減算器２１と、第１の積分器２２と、遅延器２３と、乗算器２４と、加減算器２５と、第２の積分器２６と、乗算器２７と、加算器２８と、比較器２９と、遅延回路３０とを備える。特に、２次ΔΣ変調器１００Ｂは、比較器２９の入力部に印加する第１のオフセット電圧を生成する第１のオフセット電圧発生回路（オフセット電圧発生回路１）と、加減算器２５の入力部に印加する第２のオフセット電圧を生成する第２のオフセット電圧発生回路（オフセット電圧発生回路２）とを備える。 FIG. 5 is a block diagram of a second-order ΔΣ modulator 100B according to the second embodiment of the present invention. The secondary ΔΣ modulator 100B includes a subtractor 21, a first integrator 22, a delay unit 23, a multiplier 24, an adder / subtractor 25, a second integrator 26, a multiplier 27, and an addition. A comparator 28, a comparator 29, and a delay circuit 30. In particular, the second-order ΔΣ modulator 100B includes a first offset voltage generation circuit (offset voltage generation circuit 1) that generates a first offset voltage applied to the input unit of the comparator 29, and an input unit of the adder / subtractor 25. A second offset voltage generation circuit (offset voltage generation circuit 2) that generates a second offset voltage to be applied.

減算器２１は、アナログ入力信号Ｖｉｎから遅延器３０からの帰還アナログ信号を減算し、最前段に配置されている。第１の積分器２２は、減算器２１から出力された差動信号を積分する。乗算器２４は、第１の積分器２２から出力され遅延器２３によって単位時間遅延した差動信号を所定の定数ａ１で乗算する。加減算器２５は、乗算器２４の出力信号から遅延器３０からの帰還アナログ信号を減算し、その減算値にオフセット電圧発生回路２によって生成されたオフセット電圧を加算する。遅延器３０からの帰還アナログ信号は、乗算器３１によって定数ｂで乗算されて加減算器２５に入力される。オフセット電圧発生回路２は、（Ｖｉｎｍａｘ／２）に乗算器３３によって定数αで乗算した値を加減算器２５に入力する。第２の積分器２６は、加減算器２５から出力された差動信号を積分する。乗算器２７は、所定の定数ａ２で積分器２７から出力された差動信号を乗算する。加算器２８は、オフセット電圧発生回路１によって生成されたオフセット電圧を比較器２９に入力する。オフセット電圧発生回路１は、（（アナログ入力信号Ｖｉｎが取り得る最大電圧値Ｖｉｎｍａｘ）／２）を所定の定数βで乗算器３２によって乗算された値を、オフセット電圧として生成する。比較器２９は、加算器２８のアナログ出力信号を、オフセット電圧発生回路１によって生成されたオフセット電圧に応じて変化する所定の閾値と比較することにより、デジタル信号を出力する量子化器である。遅延器３０は、比較器２９の出力信号を単位時間遅延させる遅延素子である。遅延器３０からの帰還アナログ信号は、減算器２１に入力されるとともに、乗算器３１によって定数ｂで乗算されて加減算器２５に入力される。 The subtractor 21 subtracts the feedback analog signal from the delay device 30 from the analog input signal Vin, and is arranged at the front stage. The first integrator 22 integrates the differential signal output from the subtractor 21. The multiplier 24 multiplies the differential signal output from the first integrator 22 and delayed by unit time by the delay unit 23 by a predetermined constant a1. The adder / subtracter 25 subtracts the feedback analog signal from the delay unit 30 from the output signal of the multiplier 24 and adds the offset voltage generated by the offset voltage generation circuit 2 to the subtraction value. The feedback analog signal from the delay unit 30 is multiplied by a constant b by a multiplier 31 and input to an adder / subtractor 25. The offset voltage generation circuit 2 inputs the value obtained by multiplying (Vinmax / 2) by the constant α by the multiplier 33 to the adder / subtractor 25. The second integrator 26 integrates the differential signal output from the adder / subtractor 25. The multiplier 27 multiplies the differential signal output from the integrator 27 by a predetermined constant a2. The adder 28 inputs the offset voltage generated by the offset voltage generation circuit 1 to the comparator 29. The offset voltage generation circuit 1 generates a value obtained by multiplying ((maximum voltage value Vinmax that the analog input signal Vin can take) / 2) by a predetermined constant β by the multiplier 32 as an offset voltage. The comparator 29 is a quantizer that outputs a digital signal by comparing the analog output signal of the adder 28 with a predetermined threshold value that changes in accordance with the offset voltage generated by the offset voltage generation circuit 1. The delay device 30 is a delay element that delays the output signal of the comparator 29 by unit time. The feedback analog signal from the delay unit 30 is input to the subtractor 21, multiplied by the constant b by the multiplier 31, and input to the adder / subtractor 25.

なお、図５の各変数について、
ａ１：ａ２：ｂ＝１：１：２
と設定する。 For each variable in FIG.
a1: a2: b = 1: 1: 2
And set.

すなわち、図５において、オフセット電圧発生回路１，２がない場合、上述の１次ΔΣ変調器と同様に、０〜Ｖｉｎｍａｘの正のシングルエンド信号が入力されると、第１の積分器２２の差動出力信号は「ａ１×Ｖｉｎｍａｘ／２×２」を中心振幅として分布し、第２の積分器２６の差動出力信号は「ａ１×ａ２×Ｖｉｎｍａｘ／２」を中心振幅として分布する。そこで、第２の積分器２６に入力される入力信号に「ａ１×Ｖｉｎｍａｘ／２×２（すなわち、αを（ａ１×２）に設定）」を常に加算するオフセット電圧発生回路２を追加すると共に、比較器２９の差動入力部に「ａ１×ａ２×Ｖｉｎｍａｘ／２（すなわち、βを（ａ１×ａ２）に設定）」を常に印加することによって比較器２９の閾値を変更するオフセット電圧発生回路１を追加することによって、積分器２２，２６のそれぞれの差動出力信号の振幅中心をリニアリティの高い０Ｖ又は０Ｖ近傍に移動させることができる。 That is, in FIG. 5, when the offset voltage generation circuits 1 and 2 are not provided, when a positive single-ended signal of 0 to Vinmax is input, as in the first-order ΔΣ modulator described above, The differential output signal is distributed with “a1 × Vinmax / 2 × 2” as the center amplitude, and the differential output signal of the second integrator 26 is distributed with “a1 × a2 × Vinmax / 2” as the center amplitude. Therefore, an offset voltage generation circuit 2 that always adds “a1 × Vinmax / 2 × 2 (that is, α is set to (a1 × 2))” to the input signal input to the second integrator 26 is added. An offset voltage generation circuit that changes the threshold value of the comparator 29 by always applying “a1 × a2 × Vinmax / 2 (that is, β is set to (a1 × a2))” to the differential input section of the comparator 29 By adding 1, it is possible to move the amplitude centers of the differential output signals of the integrators 22 and 26 to 0 V or near 0 V with high linearity.

図６は、２次ΔΣ変調器１００Ｂの回路図である。ΔΣ変調器１００Ｂは、２次の全差動回路の構成をしており、アナログ信号が入力される第１のスイッチトキャパシタと、第１のスイッチトキャパシタの出力信号を増幅する第１の差動型オペアンプを備えた第１の積分器と、第１の積分器から出力された差動出力信号が入力される第２のスイッチトキャパシタと、オフセット電圧発生回路２ａ，２ｂによってオフセットされた第２のスイッチトキャパシタの出力信号を増幅する第２の差動型オペアンプを備えた第２の積分器と、第２の積分器の出力信号とオフセット電圧発生回路１によって生成されたオフセット電圧とが入力されるコンパレータと、コンパレータから出力されるデジタル信号を遅延させるＤフリップフロップ（Ｄ−ＦＦ）とを備えている。φ１，φ２、φ１Ａ，φ２Ａの各スイッチは、同一符号同士同期してオン／オフする。特に、φ１がオンのときφ２はオフし、φ１がオフのときφ２はオンする。この構成の場合の回路規模は、コンパレータと若干のスイッチ及びキャパシタを２次スイッチトキャパシタに追加する程度である。したがって、高次のスイッチトキャパシタ回路に比べて、回路を小型化できる。 FIG. 6 is a circuit diagram of the secondary ΔΣ modulator 100B. The ΔΣ modulator 100B has a configuration of a second-order fully differential circuit, and includes a first switched capacitor to which an analog signal is input, and a first differential type that amplifies the output signal of the first switched capacitor. A first integrator having an operational amplifier; a second switched capacitor to which a differential output signal output from the first integrator is input; and a second switched capacity offset by the offset voltage generation circuits 2a and 2b. A second integrator provided with a second differential operational amplifier for amplifying the output signal of the data, and a comparator to which the output signal of the second integrator and the offset voltage generated by the offset voltage generation circuit 1 are input And a D flip-flop (D-FF) for delaying the digital signal output from the comparator. The switches φ1, φ2, φ1A, and φ2A are turned on / off in synchronism with each other. In particular, φ2 is turned off when φ1 is on, and φ2 is turned on when φ1 is off. The circuit scale in this configuration is such that a comparator and some switches and capacitors are added to the secondary switched capacitor. Therefore, the circuit can be reduced in size as compared with a higher-order switched capacitor circuit.

１段目の第１の積分器のサンプリングキャパシタＣｓ１１とＣｓ１２でサンプリングした入力Ｖｉｎ＋とＶｉｎ−を、Ｃｓ１１とＣｓ１２を単純ショートすることによって、積分キャパシタＣｆ１１とＣｆ１２に転送する。これにより、検出電圧（例えば、電流Ｉ_Ｍの検出抵抗Ｒｓによって検出される電圧）のコモンモードノイズを除去している。また、サンプリングキャパシタＣｓ１１，Ｃｓ１２に加えて、基準電圧を加減算するために加減算用キャパシタＣｒｅｆ１１，Ｃｒｅｆ１２が接続されている。「Ｃｒｅｆ／Ｃｓ」により「入力電圧フルスケール／基準電圧」を設定できる。２段目以降も同様である。２段目の第２の積分器のサンプリングキャパシタＣｓ２１とＣｓ２２でサンプリングした第１の積分器の差動出力Ｖｏｕｔ１＋とＶｏｕｔ１−を、Ｃｓ２１とＣｓ２２を出力コモンモード電圧Ｖｒｅｆｃｍにショートすることによって、積分キャパシタＣｆ２１とＣｆ２２に転送する。サンプリングキャパシタＣｓ２１，Ｃｓ２２に加えて、基準電圧を加減算するために加減算用キャパシタＣｒｅｆ２１，Ｃｒｅｆ２２が接続されている。 The inputs Vin + and Vin− sampled by the sampling capacitors Cs11 and Cs12 of the first integrator in the first stage are transferred to the integration capacitors Cf11 and Cf12 by simply short-circuiting Cs11 and Cs12. Accordingly, the detection voltage (e.g., voltage detected by the detection resistor Rs of the current I _M) which rejects the common mode noise. In addition to the sampling capacitors Cs11 and Cs12, addition / subtraction capacitors Cref11 and Cref12 are connected to add and subtract the reference voltage. “Input voltage full scale / reference voltage” can be set by “Cref / Cs”. The same applies to the second and subsequent stages. By integrating the differential outputs Vout1 + and Vout1- of the first integrator sampled by the sampling capacitors Cs21 and Cs22 of the second integrator in the second stage, and shorting Cs21 and Cs22 to the output common mode voltage Vrefcm, the integration capacitor Transfer to Cf21 and Cf22. In addition to the sampling capacitors Cs21 and Cs22, addition / subtraction capacitors Cref21 and Cref22 are connected to add and subtract the reference voltage.

２次ΔΣ変調器１００ＢにＶｉｎ−がグランド側に設定されＶｉｎ＋が正の電位に設定されたシングルエンド信号が入力される。１次ΔΣ変調器１００Ａの場合と同様に、第１の積分器の差動出力中心を０Ｖ又は略０Ｖに移動させるため、オフセット電圧発生回路１によって生成された、コンパレータの閾値をオフセットさせる入力オフセット電圧を、コンパレータの差動入力部に加えるとともに、第２の積分器の差動出力中心を０Ｖ又は略０Ｖに移動させるため、オフセット電圧発生回路２ａ，２ｂによって生成された、第２の積分器に入力される第２のスイッチトキャパシタの出力信号をオフセットさせる入力オフセット電圧を、第２の積分器の入力段に加える。 A single-ended signal in which Vin− is set to the ground side and Vin + is set to a positive potential is input to the secondary ΔΣ modulator 100B. As in the case of the first-order ΔΣ modulator 100A, the input offset generated by the offset voltage generation circuit 1 for offsetting the threshold value of the comparator to move the differential output center of the first integrator to 0V or substantially 0V. The second integrator generated by the offset voltage generation circuits 2a and 2b to apply the voltage to the differential input portion of the comparator and move the differential output center of the second integrator to 0V or substantially 0V. An input offset voltage for offsetting the output signal of the second switched capacitor input to is applied to the input stage of the second integrator.

オフセット電圧発生回路２ａ，２ｂにおいて、サンプリング動作時（φ１のスイッチがオン且つφ２のスイッチがオフの時）には、電圧調整用キャパシタＣａｄｄ２１を正の基準電圧Ｖｒｅｆ＋に接続し、電圧調整用キャパシタＣａｄｄ２２を負の基準電圧Ｖｒｅｆ−に接続し、一方、積分動作時（φ１のスイッチがオフ且つφ２のスイッチがオンの時）には、電圧調整用キャパシタＣａｄｄ２１と電圧調整用キャパシタＣａｄｄ２２の両方を所定の出力コモンモード電圧（Ｖｒｅｆｃｍ）に接続する。 In the offset voltage generation circuits 2a and 2b, during the sampling operation (when the φ1 switch is on and the φ2 switch is off), the voltage adjustment capacitor Cadd21 is connected to the positive reference voltage Vref +, and the voltage adjustment capacitor Cadd22 is connected. Is connected to the negative reference voltage Vref−, and during the integration operation (when the switch of φ1 is off and the switch of φ2 is on), both the voltage adjustment capacitor Cadd21 and the voltage adjustment capacitor Cadd22 are set to a predetermined value. Connect to output common mode voltage (Vrefcm).

逆に、オフセット電圧発生回路２ａ，２ｂにおいて、積分動作時には、電圧調整用キャパシタＣａｄｄ２１を負の基準電圧Ｖｒｅｆ−に接続し、電圧調整用キャパシタＣａｄｄ２２を正の基準電圧Ｖｒｅｆ＋に接続し、一方、サンプリング動作時には、電圧調整用キャパシタＣａｄｄ２１と電圧調整用キャパシタＣａｄｄ２２の両方を所定の出力コモンモード電圧（Ｖｒｅｆｃｍ）に接続してもよい。 On the contrary, in the offset voltage generation circuits 2a and 2b, during the integration operation, the voltage adjustment capacitor Cadd21 is connected to the negative reference voltage Vref−, and the voltage adjustment capacitor Cadd22 is connected to the positive reference voltage Vref +. In operation, both the voltage adjustment capacitor Cadd21 and the voltage adjustment capacitor Cadd22 may be connected to a predetermined output common mode voltage (Vrefcm).

また、オフセット電圧発生回路２ａの正側電圧調整用キャパシタＣａｄｄ２１は、第２のスイッチトキャパシタにおいて並列接続された正側サンプリングキャパシタＣｓ２１と正側加減算用キャパシタＣｒｅｆ２１との並列回路に、並列接続されている。これにより、オフセット電圧発生回路２ａ内の正側電圧調整用キャパシタＣａｄｄ２１と、第２のスイッチトキャパシタ内の正側サンプリングキャパシタＣｓ２１及び正側加減算用キャパシタＣｒｅｆ２１との間で、電荷の充放電が行われることにより、第２のスイッチトキャパシタの正側の出力信号（第２の積分器の正側の入力信号）をオフセットすることができる。同様に、オフセット電圧発生回路２ｂの負側電圧調整用キャパシタＣａｄｄ２２は、第２のスイッチトキャパシタにおいて並列接続された負側サンプリングキャパシタＣｓ２２と負側加減算用キャパシタＣｒｅｆ２２との並列回路に、並列接続されている。これにより、オフセット電圧発生回路２ｂ内の負側電圧調整用キャパシタＣａｄｄ２２と、第２のスイッチトキャパシタ内の負側サンプリングキャパシタＣｓ２２及び負側加減算用キャパシタＣｒｅｆ２２との間で、電荷の充放電が行われることにより、第２のスイッチトキャパシタの負側の出力信号（第２の積分器の負側の入力信号）をオフセットすることができる。 The positive voltage adjusting capacitor Cadd21 of the offset voltage generating circuit 2a is connected in parallel to a parallel circuit of a positive sampling capacitor Cs21 and a positive addition / subtraction capacitor Cref21 connected in parallel in the second switched capacitor. . As a result, charge is charged and discharged between the positive side voltage adjustment capacitor Cadd21 in the offset voltage generation circuit 2a and the positive side sampling capacitor Cs21 and the positive side addition / subtraction capacitor Cref21 in the second switched capacitor. Thus, the output signal on the positive side of the second switched capacitor (the input signal on the positive side of the second integrator) can be offset. Similarly, the negative side voltage adjusting capacitor Cadd22 of the offset voltage generating circuit 2b is connected in parallel to a parallel circuit of a negative side sampling capacitor Cs22 and a negative side addition / subtraction capacitor Cref22 connected in parallel in the second switched capacitor. Yes. As a result, charge is charged / discharged between the negative side voltage adjustment capacitor Cadd22 in the offset voltage generation circuit 2b and the negative side sampling capacitor Cs22 and the negative side addition / subtraction capacitor Cref22 in the second switched capacitor. As a result, the negative output signal of the second switched capacitor (the negative input signal of the second integrator) can be offset.

図６において、各数値は、
Ｃｒｅｆ１１／Ｃｓ１１＝Ｃｒｅｆ２１／Ｃｓ２１＝１／４
Ｃｓ１１／Ｃｆ１１＝Ｃｓ１２／Ｃｆ１２＝１／２
Ｃｓ２１／Ｃｆ２１＝Ｃｓ２２／Ｃｆ２２＝１／２
Ｃａｄｄ２１／Ｃｓ２１＝Ｃａｄｄ２２／Ｃｓ２２＝１／１６
Ｖｒｅｆ＋＝５
Ｖｒｅｆ−＝０
Ｖｉｃｍ＝０．８
Ｖｒｅｆｃｍ＝２．５
と設定する。 In FIG. 6, each numerical value is
Cref11 / Cs11 = Cref21 / Cs21 = 1/4
Cs11 / Cf11 = Cs12 / Cf12 = 1/2
Cs21 / Cf21 = Cs22 / Cf22 = 1/2
Cadd21 / Cs21 = Cadd22 / Cs22 = 1/16
Vref + = 5
Vref− = 0
Vicm = 0.8
Vrefcm = 2.5
And set.

シングルエンド信号の入力電圧範囲を０〜Ｖａｍａｘにした場合、積分器差動出力分布を０ｖ中心に調整するために必要な印加電圧値は、図５のブロック図に基づき、第２の積分器２６の入力でＶａｍａｘ／２，比較器２９の入力でＶａｍａｘ／４となる。 When the input voltage range of the single-ended signal is set to 0 to Vamax, the applied voltage value necessary for adjusting the integrator differential output distribution to be centered on 0 V is based on the block diagram of FIG. Is Vamax / 2, and the input of the comparator 29 is Vamax / 4.

したがって、図６において、第２の積分器の入力でＶａｍａｘ／２の電圧シフトを調整するために、電圧調整用キャパシタＣａｄｄ２１＝Ｃｓ２１／１６を追加することによって、当該調整を実施することができる。また、第１の積分器の差動出力の電圧シフトは、コンパレータに入力オフセット電圧Ｖａｍａｘ／４を加えることによって、当該調整を実施することができる。 Therefore, in FIG. 6, in order to adjust the voltage shift of Vamax / 2 at the input of the second integrator, the adjustment can be performed by adding a voltage adjustment capacitor Cadd21 = Cs21 / 16. The voltage shift of the differential output of the first integrator can be adjusted by adding the input offset voltage Vamax / 4 to the comparator.

これにより、第１の積分器における差動出力電圧分布の０Ｖ中心からのシフト分０．６２５／２、第２の積分器における差動出力電圧分布の０Ｖ中心からのシフト分０．６２５／４を、０Ｖ又は略０Ｖに調整できる。 Thereby, the shift amount from the 0V center of the differential output voltage distribution in the first integrator is 0.625 / 2, and the shift amount from the 0V center of the differential output voltage distribution in the second integrator is 0.625 / 4. Can be adjusted to 0V or substantially 0V.

すなわち、２次ΔΣ変調器１００Ｂによれば、入力オフセット電圧によって閾値が変更されたコンパレータ２９の出力信号がフィードバックされることにより第１の積分器２２の差動出力分布を０Ｖに移動させることができるとともに、第２の積分器２６に入力される差動信号がオフセットされることにより第２の積分器２６の差動出力分布を０Ｖに移動させることができるため、積分器２２，２６の両方の差動出力分布を０Ｖにすることができ、高ゲイン高リニアリティの範囲で積分動作が可能になり、ΔΣ変調器の歪特性を改善することができる。 That is, according to the second-order ΔΣ modulator 100B, the differential output distribution of the first integrator 22 can be moved to 0V by feeding back the output signal of the comparator 29 whose threshold is changed by the input offset voltage. In addition, since the differential output distribution of the second integrator 26 can be moved to 0 V by offsetting the differential signal input to the second integrator 26, both the integrators 22 and 26 can be moved. The differential output distribution can be set to 0 V, integration operation can be performed within the range of high gain and high linearity, and distortion characteristics of the ΔΣ modulator can be improved.

図６の回路の２次ΔΣ変調器１００Ｂについてシミュレーションで動作検証をした結果を示す。 The result of having verified operation | movement by simulation about the secondary delta-sigma modulator 100B of the circuit of FIG. 6 is shown.

本シミュレーションにおいて、信号入力端子Ｖｉｎ＋に０〜０．６２５Ｖの信号を入力した場合、第１及び第２の積分器の差動出力範囲は、［Ｖｏｕｔ１＋］−［Ｖｏｕｔ１−］≒−１．００〜１．６９Ｖ、［Ｖｏｕｔ２＋］−［Ｖｏｕｔ２−］≒−０．７５〜１．２３Ｖになる。 In this simulation, when a signal of 0 to 0.625 V is input to the signal input terminal Vin +, the differential output range of the first and second integrators is [Vout1 +] − [Vout1−] ≈−1.000. 1.69V, [Vout2 +] − [Vout2−] ≈−0.75 to 1.23V.

図８は、オープンループゲインＡｏｐと差動出力電圧との関係を示す。Ｄ１は、オフセット電圧発生回路１，２がない場合の２次ΔΣ変調器１００Ｘ（図９，１０参照）の第１の積分器２２の差動出力電圧の出力範囲を示す。Ｄ０は、２次ΔΣ変調器１００Ｂの第１の積分器２２の差動出力電圧の出力範囲を示す。 FIG. 8 shows the relationship between the open loop gain Aop and the differential output voltage. D1 indicates the output range of the differential output voltage of the first integrator 22 of the secondary ΔΣ modulator 100X (see FIGS. 9 and 10) when the offset voltage generation circuits 1 and 2 are not provided. D0 represents the output range of the differential output voltage of the first integrator 22 of the secondary ΔΣ modulator 100B.

２次ΔΣ変調器１００Ｘの第１の積分器の差動出力電圧の出力範囲Ｄ１では、差動出力電圧の高い側でＡｏｐが大きく低下している。このＡｏｐの低下が積分器のリニアリティを悪化させる原因となる。逆に言えば、積分器のリニアリティを向上させるためには、差動出力を、Ａｏｐが高くて高リニアリティ領域である０Ｖ近傍で動作させる必要がある。また、２次ΔΣ変調器１００Ｘでは、図１２に示されるように、符号が正のみのシングルエンド信号が入力されると、第１及び第２の積分器の差動出力電圧の振幅中心が０Ｖに対して正側にシフトしている。 In the output range D1 of the differential output voltage of the first integrator of the second-order ΔΣ modulator 100X, Aop greatly decreases on the higher differential output voltage side. This decrease in Aop causes the linearity of the integrator to deteriorate. In other words, in order to improve the linearity of the integrator, it is necessary to operate the differential output in the vicinity of 0 V, which is a high linearity region with a high Aop. In the second-order ΔΣ modulator 100X, as shown in FIG. 12, when a single-ended signal having only a positive sign is input, the amplitude center of the differential output voltage of the first and second integrators is 0V. Is shifted to the positive side.

一方、図８において、２次ΔΣ変調器１００Ｂの第１の積分器の差動出力電圧の出力範囲Ｄ０は、その分布中心を０Ｖに移動（分布全体をシフト）しているので、差動出力を高ゲイン、高リニアリティを維持する電圧範囲で動作させるようにすることができる。 On the other hand, in FIG. 8, the output range D0 of the differential output voltage of the first integrator of the second-order ΔΣ modulator 100B has shifted its distribution center to 0V (shifting the entire distribution). Can be operated in a voltage range that maintains high gain and high linearity.

以上、本発明の好ましい実施例について詳説したが、本発明は、上述した実施例に制限されることはなく、本発明の範囲を逸脱することなく、上述した実施例に種々の変形及び置換を加えることができる。 The preferred embodiments of the present invention have been described in detail above. However, the present invention is not limited to the above-described embodiments, and various modifications and substitutions can be made to the above-described embodiments without departing from the scope of the present invention. Can be added.

例えば、２次ΔΣ変調器において、第１の積分器の後に遅延器２３を挿入した実施形態を示したが、当該遅延器のない２次ΔΣ変調器（図７参照）であっても、３次以上の高次のΔΣ変調器においても、上述の実施例と同様の構成にすることによって同様の効果を得ることができる。 For example, in the second-order ΔΣ modulator, the delay unit 23 is inserted after the first integrator. However, even if the second-order ΔΣ modulator without the delay unit (see FIG. 7) is used, Even in the higher-order ΔΣ modulator of the second or higher order, the same effect can be obtained by adopting the same configuration as that of the above-described embodiment.

また、符号が正のみのシングルエンド信号が入力される場合について説明したが、オペアンプの特性上、符号が負のみのシングルエンド信号が入力される場合についても、上述の実施例と同様の構成にすることによって同様の効果を得ることができる。 In addition, the case where a single-ended signal having only a positive sign is input has been described. However, due to the characteristics of the operational amplifier, a case where a single-ended signal having only a negative sign is input has the same configuration as the above-described embodiment. By doing so, the same effect can be obtained.

また、上述のΔΣ変調器を、図１３に例示されるようなΔΣ型ＡＤ変換器のΔΣ変調器に実装することで、ΔΣ型ＡＤ変換器の歪特性が改善し、高精度のＡＤ変換を実現することができる。 Further, by mounting the above-described ΔΣ modulator on the ΔΣ modulator of the ΔΣ type AD converter illustrated in FIG. 13, the distortion characteristic of the ΔΣ type AD converter is improved, and high-precision AD conversion is performed. Can be realized.

本発明の第１の実施形態である１次ΔΣ変調器１００Ａのブロック図である。1 is a block diagram of a first-order ΔΣ modulator 100A according to a first embodiment of the present invention. １次ΔΣ変調器１００Ａの回路図である。FIG. 3 is a circuit diagram of a primary ΔΣ modulator 100A. オフセット電圧印加回路１ａのブロック図である。It is a block diagram of the offset voltage application circuit 1a. オフセット電圧印加回路１ａを有するコンパレータの回路図である。It is a circuit diagram of a comparator having an offset voltage application circuit 1a. 本発明の第２の実施形態である２次ΔΣ変調器１００Ｂのブロック図である。FIG. 5 is a block diagram of a second-order ΔΣ modulator 100B that is a second embodiment of the present invention. ２次ΔΣ変調器１００Ｂの回路図である。It is a circuit diagram of the secondary ΔΣ modulator 100B. 本発明の第３の実施形態である２次ΔΣ変調器１００Ｃの回路図である。FIG. 10 is a circuit diagram of a second-order ΔΣ modulator 100C according to a third embodiment of the present invention. オープンループゲインＡｏｐと差動出力電圧との関係を示す。The relationship between the open loop gain Aop and the differential output voltage is shown. ２次ΔΣ変調器１００Ｘのブロック図である。It is a block diagram of a secondary ΔΣ modulator 100X. ２次ΔΣ変調器１００Ｘの回路図である。It is a circuit diagram of the secondary ΔΣ modulator 100X. 電圧利得−出力振幅についての一般的な積分器の特性図である。It is a characteristic figure of the common integrator about voltage gain-output amplitude. ２次ΔΣ変調器１００Ｘに入力される入力信号と積分器の差動出力との関係を示した図である。It is the figure which showed the relationship between the input signal input into the secondary delta-sigma modulator 100X, and the differential output of an integrator. 本発明に係るΔΣ変調器とΔΣ型ＡＤ変換器の一実施形態を示した電流検出装置のブロック図である。1 is a block diagram of a current detection device showing an embodiment of a ΔΣ modulator and a ΔΣ AD converter according to the present invention.

符号の説明Explanation of symbols

１，２オフセット電圧発生回路
１ａオフセット電圧印加回路
１１，２１減算器
１２，２２，２６積分器
１５，２９比較器（量子化器）
１６，３０遅延器
１００ ΔΣ変調器
２００デジタルフィルタ
３００ ΔΣ型ＡＤ変換器
４００ロジック部
５００アンチエイリアシングフィルタ 1, 2 Offset voltage generation circuit 1a Offset voltage application circuit 11, 21 Subtractor 12, 22, 26 Integrator 15, 29 Comparator (quantizer)
16, 30 delay unit 100 ΔΣ modulator 200 digital filter 300 ΔΣ type AD converter 400 logic unit 500 anti-aliasing filter

Claims

アナログ入力信号から帰還信号を減算したものを出力する減算器と、
前記減算器の出力信号を増幅して出力する差動増幅器を有する積分器と、
前記積分器の出力信号を所定の閾値と比較したものを出力する量子化器と、
前記量子化器の出力信号を遅延させることにより前記量子化器の出力信号を前記帰還信号に変換する遅延器とを備える、ΔΣ変調器であって、
前記閾値をオフセットすることによって前記積分器の出力信号の振幅中心を零又は略零に移動させる閾値オフセット手段を備える、ΔΣ変調器。 A subtractor that outputs the analog input signal minus the feedback signal; and
An integrator having a differential amplifier for amplifying and outputting the output signal of the subtractor;
A quantizer for outputting an output signal of the integrator compared with a predetermined threshold;
A ΔΣ modulator comprising: a delay device that converts the output signal of the quantizer into the feedback signal by delaying the output signal of the quantizer;
A ΔΣ modulator comprising threshold offset means for shifting the amplitude center of the output signal of the integrator to zero or substantially zero by offsetting the threshold.

前記積分器は、複数段の積分器から構成され、
構成される複数段の積分器のうち２段目以降の積分器に入力される入力信号をオフセットすることによって前記２段目以降の積分器の出力信号の振幅中心を零又は略零に移動させる信号オフセット手段を備える、請求項１に記載のΔΣ変調器。 The integrator is composed of a plurality of stages of integrators,
By offsetting the input signal input to the second and subsequent integrators among the plurality of integrators that are configured, the amplitude center of the output signal of the second and subsequent integrators is moved to zero or substantially zero. The delta-sigma modulator according to claim 1, comprising signal offset means.

前記信号オフセット手段は、前記２段目以降の積分器の入力段に設けられたスイッチトキャパシタと該スイッチトキャパシタに接続された電圧調整キャパシタとの間での充放電によって前記２段目以降の積分器に入力される入力信号をオフセットする、請求項２に記載のΔΣ変調器。 The signal offset means includes the second and subsequent integrators by charging / discharging between a switched capacitor provided in an input stage of the second and subsequent integrators and a voltage adjusting capacitor connected to the switched capacitor. The delta-sigma modulator of Claim 2 which offsets the input signal input into.

前記信号オフセット手段は、前記２段目以降の積分器毎に設けられ、
前記信号オフセット手段のそれぞれは、自身が設けられた段の積分器に入力される入力信号のみをオフセットする、請求項３に記載のΔΣ変調器。 The signal offset means is provided for each integrator after the second stage,
4. The ΔΣ modulator according to claim 3, wherein each of the signal offset means offsets only an input signal input to an integrator of a stage in which the signal offset unit is provided. 5.

請求項１から４のいずれか一項に記載のΔΣ変調器と、
前記ΔΣ変調器のデジタル出力信号をデジメーションして出力するデジタルフィルタとを備える、ΔΣ型ＡＤ変換器。 A ΔΣ modulator according to any one of claims 1 to 4,
A delta-sigma type AD converter comprising a digital filter for decimating and outputting the digital output signal of the delta-sigma modulator.