JP5648923B2 - 半導体素子及び固体撮像装置 - Google Patents
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Description
本発明の第1の実施の形態に係る固体撮像装置(2次元イメージセンサ)は、図1に示すように、画素アレイ部1と周辺回路部(2,3,4,5,6)とを同一の半導体チップ上に集積化している。画素アレイ部1には、2次元マトリクス状に多数の画素Xij(i=1〜m;j=1〜n:m,nはそれぞれ整数である。)が配列されており、例えば、方形状の撮像領域を構成している。画素アレイ部1の下辺部には、画素行X11〜X1m;……;Xi1〜Xim;……;X(n-2)1〜X(n-2)m;X(n-1)1〜X(n-1)m;Xn1〜Xnm方向に沿って水平シフトレジスタ2が設けられ、画素アレイ部の左辺部には画素列X11,……,Xi1,……,X(n-2)1,X(n-1)1,Xn1;X12,……,Xi2,……,X(n-2)2,X(n-1)2,Xn2;X13,……,Xi3,……,X(n-2)3,X(n-1)3,Xn3;……;X1j,……,Xij,……,X(n-2)j,X(n-1)j,Xnj;……;X1m,……,Xim,……,X(n-2)m,X(n-1)m,Xnm方向に沿って垂直シフトレジスタ3が設けられている。垂直シフトレジスタ3及び水平シフトレジスタ2には、タイミング発生回路4が接続されている。
本発明の第1の実施の形態に係る固体撮像装置(2次元イメージセンサ)の動作を、図4に示したタイミングチャートと、図2(b)、図2(c)、図3(d)、図3(e)を用いて説明する。図2(b)、図2(c)、図3(d)、図3(e)は、それぞれ図4に示した時刻t1,t2,t3,t4に対応するポテンシャル図となっている。
ΔV=VR−VS
=VR−(VR−GSFGCNSIG)
=GSFGCNSIG …(1)
ここで、GSFはソースフォロアのゲイン、GCは電荷電圧変換ゲインであり、次式(2)で表される:
GC=q/CFD …(2)
qは電気素量、CFDは読み出し領域29の容量である。式(1)より、リセット電圧VRに含まれるノイズ成分は相関二重サンプリング(CDS)によりキャンセルされるため、信号電荷に比例した電圧のみを取り出すことができる。
次に、図2(a)に示した本発明の第1の実施の形態に係る半導体素子及び固体撮像装置の製造方法を、半導体素子(画素)に着目しながら、図5〜図6を用いて説明する。尚、以下に述べる半導体素子及び固体撮像装置の製造方法は、一例であり、この変形例を含めて、これ以外の種々の製造方法により、実現可能であることは勿論である:
(イ)先ず、30〜0.65Ωcm程度(不純物密度4×1014cm-3程度以上、3×1016cm-3程度以下)の(100)面を主表面とするp型半導体基板を基体領域21として用意する。このp型の基体領域21の主表面に150nm程度の熱酸化膜(SiO2膜)を形成後、フォトレジスト膜を塗布(スピンコート)し、これをフォトリソグラフィ技術によりパターニングしてpウェル形成領域を開口する。次に、pウェル形成領域に熱酸化膜を通して1012〜1013cm-2程度のドーズ量でボロンイオン(11B+)をイオン注入する。次に、熱酸化膜のウェル形成領域の部分をエッチング除去する。又、フォトレジスト膜も除去し、所定の清浄化工程を終えてから、約1200℃でイオン注入されたボロンを熱拡散して、ウェル(pウェル)22を形成する(図5(a)参照。)。このとき周辺回路部及びそれぞれの画素Xijの内部に配置される読み出し用バッファアンプにも、同時にウェル(pウェル)22が形成される。又、周辺回路部には、同様にしてnウェル(図示省略。)も形成される。更に、基体領域21の主表面の熱酸化膜をすべて除去(剥離)してから、再び膜厚100nm程度のパッド酸化膜(SiO2膜)を基体領域21の主表面に熱酸化法で形成する。その後、CVD法を用いて膜厚200nm程度の窒化膜(Si3N4膜)を成長させる。この窒化膜の上にフォトリソグラフィ技術によりパターニングされたフォトレジスト膜を形成し、これをマスクに反応性イオンエッチング(RIE)を行って、選択酸化(LOCOS)用の窒化膜のマスクを形成する。
第1の実施の形態に係る固体撮像装置に用いる半導体素子は、転送ゲート電極31と、ゲート絶縁膜(転送ゲート絶縁膜)33を介して、転送ゲート電極31の下方の一部に配置された第2導電型のキャパシタ形成領域25により、第1のMOSキャパシタ(31,33,25)を構成したが、第2導電型(n型)で、電荷生成埋込領域23より低不純物密度の共通埋込領域63を、図11(a)に示すように基体領域21の上部に転送ゲート電極31の下方の全面に配置した場合であっても、段差付きの電子シャッタ用電位障壁を転送ゲート電極31の下方に形成できる。
第1の実施の形態に係る半導体素子では、n型半導体の不純物密度の差違による第1のポテンシャル谷PW1と第2のポテンシャル谷PW2との電位差を有するが、p型半導体の不純物密度の差違によって第1のポテンシャル谷PW1と第2のポテンシャル谷PW2との電位差を有するようにしても良い。
第4の実施の形態に係る半導体素子は、図11(a)に示したような、転送ゲート電極31の下方の第2導電型の共通埋込領域63を形成せずに、図13(a)に示すような構造にして、図13(b)に示すような、頂部と肩部とからなる段差状の電子シャッタ用電位障壁を、第1の実施の形態と同様に有する。
本発明の第5の実施の形態に係る固体撮像装置(2次元イメージセンサ)の全体構成は、図1にしたブロック図と同一であるため、重複した説明を省略する。第5の実施の形態に係る固体撮像装置では、非常に明るい光を受けた場合の対策として、それぞれの画素X11〜X1m;X21〜X2m;…;Xn1〜Xnm内の半導体素子の構造として、図7(a)に示すように、オーバーフロー用埋込領域60及び排出領域20を設けた構造について説明する。
第6の実施の形態に係る固体撮像装置のそれぞれの画素X11〜X1m;X21〜X2m;…;Xn1〜Xnm内の半導体素子の断面構造を図8(a)に示す。図8(a)に示すように、第6の実施の形態に係る半導体素子は、基体領域21の上部に電荷生成埋込領域23bと離間して設けられた排出領域20と、電荷生成埋込領域23bと排出領域20との間の上方のゲート絶縁膜(排出ゲート絶縁膜)33上に設けられた排出ゲート電極34を備える点で第1の実施の形態と異なる。
図10(a)は、図8(a)に断面図を示す第6の実施の形態の半導体素子の平面構造の一例である。図10(b)は、図8(a)及び図10(a)に示すような半導体素子のシミュレーションモデルを用いて、水平方向(X方向)電位分布をシミュレーションし、転送ゲート電極31に印加する制御信号GSによってプロットしたものである。
上記のように、本発明は第1〜第6の実施の形態によって記載したが、この開示の一部をなす論述及び図面は本発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例及び運用技術が明らかとなろう。
D1…フォトダイオード
D2…電荷蓄積ダイオード
X11〜X1m;X21〜X2m;…;Xn1〜Xnm…画素
1…画素アレイ部
2…水平シフトレジスタ
3…垂直シフトレジスタ
4…タイミング発生回路
5…信号処理回路
6…アンプ
20…排出領域
21…基体領域
22…ウェル
23,23a,23b,23c…電荷生成埋込領域
23p…電荷生成埋込予定領域
24,24c…蓄積領域
24p…蓄積領域予定領域
25,61…キャパシタ形成領域
25p…キャパシタ形成予定領域
26…第1のピニング層
26p…第1のピニング層予定領域
27…第2のピニング層
27p…第2のピニング層予定領域
28…ブロック層
28p…ブロック層予定領域
29…読み出し領域
31…転送ゲート電極
32…読み出しゲート電極
33,71…ゲート絶縁膜
34…排出ゲート電極
35…スペーサ
41…遮光膜
42…開口部
51,52,53,54…フォトレジスト膜
60…オーバーフロー用埋込領域
61…キャパシタ形成領域
62…段差分布形成領域
63…共通埋込領域
Claims (14)
- 第1導電型の半導体からなる基体領域と、
前記基体領域とフォトダイオードを構成するように、前記基体領域の上部の一部に埋め込まれ、前記基体領域に第1のポテンシャル谷を形成する第2導電型の電荷生成埋込領域と、
前記基体領域の上部の一部に、前記電荷生成埋込領域から離間して埋め込まれ、前記フォトダイオードが生成した信号電荷を移動させる場の方向を深さ方向として、前記第1のポテンシャル谷よりも深い第2のポテンシャル谷を形成する第2導電型の蓄積領域と、
前記電荷生成埋込領域と前記蓄積領域との間の前記基体領域の表面に設けられた転送ゲート絶縁膜と、
該転送ゲート絶縁膜の上において前記電荷生成埋込領域と前記蓄積領域との間に設けられ、前記電荷生成埋込領域と前記蓄積領域との間の前記基体領域に形成される転送チャネルの電位を制御する転送ゲート電極と、
前記第1のポテンシャル谷と前記第2のポテンシャル谷との間に、前記第1のポテンシャル谷側の頂部に比し前記第2のポテンシャル谷側が電位障壁低減方向に1段低くなった肩部をなす、段差状の電子シャッタ用電位障壁を形成する階段ポテンシャル形成領域と、
前記基体領域の上部の一部に前記蓄積領域から離間して設けられ、前記蓄積領域から転送された前記信号電荷を、読み出されるまで蓄積する第2導電型の読み出し領域と、
前記蓄積領域と前記読み出し領域の間の前記基体領域の表面に設けられた読み出しゲート絶縁膜と、
該読み出しゲート絶縁膜の上において前記蓄積領域と前記読み出し領域との間に設けられ、前記蓄積領域と前記読み出し領域との間の前記基体領域に形成される読み出しチャネルの電位を制御して、前記蓄積領域から前記読み出し領域へ前記信号電荷を転送する読み出しゲート電極
とを備え、前記転送ゲート電極に印加する電圧により、前記頂部と前記肩部の定性的な段差関係を維持しながら、前記電子シャッタ用電位障壁の前記頂部の高さを変化させ、前記電荷生成埋込領域から前記蓄積領域への前記信号電荷の転送時に前記肩部が、前記第2のポテンシャル谷よりも深いポテンシャル井戸を形成し、前記蓄積領域から前記読み出し領域への前記信号電荷の転送の前に、前記肩部の高さが前記第2のポテンシャル谷よりも高くなることを特徴とする半導体素子。 - 前記階段ポテンシャル形成領域が、
前記転送チャネルをなす前記基体領域の上部の一部と、
前記転送チャネルをなす前記基体領域の上部の他の一部を占有し、且つ前記蓄積領域と重複する、第2導電型で前記蓄積領域よりも低不純物密度のキャパシタ形成領域
とを備えることを特徴とする請求項1に記載の半導体素子。 - 前記階段ポテンシャル形成領域が、
前記転送チャネルをなす前記基体領域の上部の一部と、
前記転送チャネルをなす前記基体領域の上部の他の一部を占有し、且つ前記電荷生成埋込領域と重複する、第1導電型で前記基体領域よりも高不純物密度の段差分布形成領域
とを備えることを特徴とする請求項1に記載の半導体素子。 - 前記階段ポテンシャル形成領域が、
前記転送チャネルを含んで前記基体領域の上部において、前記蓄積領域及び前記電荷生成埋込領域を含んで拡がる、第2導電型で前記蓄積領域より低不純物密度の共通埋込領域と、
前記共通埋込領域の一部を占有し、且つ前記電荷生成埋込領域と重複する、第1導電型で前記基体領域よりも高不純物密度の段差分布形成領域
とを備えることを特徴とする請求項1に記載の半導体素子。 - 前記基体領域の上部の一部に、前記電荷生成埋込領域から離間して埋め込まれた第2導電型の排出領域と、
前記電荷生成埋込領域と前記排出領域との間の前記基体領域の表面に設けられた排出ゲート絶縁膜と、
該排出ゲート絶縁膜の上に設けられ、前記電荷生成埋込領域と前記排出領域との間の前記基体領域に形成される排出チャネルの電位を制御して、前記電荷生成埋込領域から前記排出領域へ前記信号電荷を転送する排出ゲート電極
とを更に備えることを特徴とする請求項1〜4のいずれか1項に記載の半導体素子。 - 前記基体領域の上部の一部に、前記電荷生成埋込領域から離間して埋め込まれた第2導電型のオーバーフロー用埋込領域と、
前記基体領域の上部の一部に、前記オーバーフロー用埋込領域に隣接して埋め込まれた第2導電型の排出領域
とを更に備えることを特徴とする請求項1〜4のいずれか1項に記載の半導体素子。 - 前記蓄積領域の下方に、第1導電型で前記基体領域よりも高不純物密度のブロック層を更に備えることを特徴とする請求項1〜6のいずれか1項に記載の半導体素子。
- 第1導電型の半導体からなる基体領域と、
前記基体領域とフォトダイオードを構成するように、前記基体領域の上部の一部に埋め込まれ、前記基体領域に第1のポテンシャル谷を形成する第2導電型の電荷生成埋込領域と、
前記基体領域の上部の一部に、前記電荷生成埋込領域から離間して埋め込まれ、前記フォトダイオードが生成した信号電荷を移動させる場の方向を深さ方向として、前記第1のポテンシャル谷よりも深い第2のポテンシャル谷を形成する第2導電型の蓄積領域と、
前記電荷生成埋込領域と前記蓄積領域との間の前記基体領域の表面に設けられた転送ゲート絶縁膜と、
該転送ゲート絶縁膜の上において前記電荷生成埋込領域と前記蓄積領域との間に設けられ、前記電荷生成埋込領域と前記蓄積領域との間の前記基体領域に形成される転送チャネルの電位を制御する転送ゲート電極と、
前記第1のポテンシャル谷と前記第2のポテンシャル谷との間に、前記第1のポテンシャル谷側の頂部に比し前記第2のポテンシャル谷側が電位障壁低減方向に1段低くなった肩部をなす、段差状の電子シャッタ用電位障壁を形成する階段ポテンシャル形成領域と、
前記基体領域の上部の一部に前記蓄積領域から離間して設けられ、蓄積領域から転送された前記信号電荷を、読み出されるまで蓄積する第2導電型の読み出し領域と、
前記蓄積領域と前記読み出し領域の間の前記基体領域の表面に設けられた読み出しゲート絶縁膜と、
該読み出しゲート絶縁膜の上において前記蓄積領域と前記読み出し領域との間に設けられ、前記蓄積領域と前記読み出し領域との間の前記基体領域に形成される読み出しチャネルの電位を制御して、前記蓄積領域から前記読み出し領域へ前記信号電荷を転送する読み出しゲート電極
とを備える画素を複数配列し、それぞれの前記画素の前記転送ゲート電極に電圧を同時に印加することにより、前記頂部と前記肩部の定性的な段差関係を維持しながら、それぞれの前記画素の前記電子シャッタ用電位障壁の前記頂部の高さを変化させ、それぞれの前記画素の前記電荷生成埋込領域から前記蓄積領域への前記信号電荷の転送時に前記肩部が、前記第2のポテンシャル谷よりも深いポテンシャル井戸を形成してグローバル電子シャッタの動作をさせ、それぞれの前記画素の前記蓄積領域から前記読み出し領域への前記信号電荷の転送の前に、前記肩部の高さを前記第2のポテンシャル谷よりも高くすることを特徴とする固体撮像装置。 - それぞれの前記画素の前記階段ポテンシャル形成領域が、
前記転送チャネルをなす前記基体領域の上部の一部と、
前記転送チャネルをなす前記基体領域の上部の他の一部を占有し、且つ前記蓄積領域と重複する、第2導電型で前記蓄積領域よりも低不純物密度のキャパシタ形成領域
とを備えることを特徴とする請求項8に記載の固体撮像装置。 - それぞれの前記画素の前記階段ポテンシャル形成領域が、
前記転送チャネルをなす前記基体領域の上部の一部と、
前記転送チャネルをなす前記基体領域の上部の他の一部を占有し、且つ前記電荷生成埋込領域と重複する、第1導電型で前記基体領域よりも高不純物密度の段差分布形成領域
とを備えることを特徴とする請求項8に記載の固体撮像装置。 - それぞれの前記画素の前記階段ポテンシャル形成領域が、
前記転送チャネルを含んで前記基体領域の上部において、前記蓄積領域及び前記電荷生成埋込領域を含んで拡がる、第2導電型で前記蓄積領域より低不純物密度の共通埋込領域と、
前記共通埋込領域の一部を占有し、且つ前記電荷生成埋込領域と重複する、第1導電型で前記基体領域よりも高不純物密度の段差分布形成領域
とを備えることを特徴とする請求項8に記載の固体撮像装置。 - 前記基体領域の上部の一部に、前記電荷生成埋込領域から離間して埋め込まれた第2導電型の排出領域と、
前記電荷生成埋込領域と前記排出領域との間の前記基体領域の表面に設けられた排出ゲート絶縁膜と、
該排出ゲート絶縁膜の上に設けられ、前記電荷生成埋込領域と前記排出領域との間の前記基体領域に形成される排出チャネルの電位を制御して、前記電荷生成埋込領域から前記排出領域へ前記信号電荷を転送する排出ゲート電極
とをそれぞれの前記画素が更に備えることを特徴とする請求項8〜11のいずれか1項に記載の固体撮像装置。 - 前記基体領域の上部の一部に、前記電荷生成埋込領域から離間して埋め込まれた第2導電型のオーバーフロー用埋込領域と、
前記基体領域の上部の一部に、前記オーバーフロー用埋込領域に隣接して埋め込まれた第2導電型の排出領域
とをそれぞれの前記画素が更に備えることを特徴とする請求項8〜11のいずれか1項に記載の固体撮像装置。 - 前記蓄積領域の下方に、第1導電型で前記基体領域よりも高不純物密度のブロック層をそれぞれの前記画素が更に備えることを特徴とする請求項8〜13のいずれか1項に記載の固体撮像装置。
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