JP5645368B2 - 半導体装置およびその製造方法 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims description 230
- 238000004519 manufacturing process Methods 0.000 title claims description 76
- 239000000758 substrate Substances 0.000 claims description 86
- 238000000034 method Methods 0.000 claims description 64
- 229910021421 monocrystalline silicon Inorganic materials 0.000 claims description 28
- 229910000577 Silicon-germanium Inorganic materials 0.000 claims description 14
- 238000002955 isolation Methods 0.000 claims description 11
- 239000000463 material Substances 0.000 claims description 7
- 230000006870 function Effects 0.000 claims description 5
- 230000007246 mechanism Effects 0.000 claims description 3
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 claims description 2
- 239000010410 layer Substances 0.000 description 335
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 45
- 229910052710 silicon Inorganic materials 0.000 description 45
- 239000010703 silicon Substances 0.000 description 45
- 230000000694 effects Effects 0.000 description 34
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 24
- 229910052814 silicon oxide Inorganic materials 0.000 description 24
- 239000004020 conductor Substances 0.000 description 23
- 238000005530 etching Methods 0.000 description 20
- 150000004767 nitrides Chemical class 0.000 description 18
- 230000008569 process Effects 0.000 description 15
- 229910052751 metal Inorganic materials 0.000 description 12
- 239000002184 metal Substances 0.000 description 12
- 230000003647 oxidation Effects 0.000 description 12
- 238000007254 oxidation reaction Methods 0.000 description 12
- 239000013078 crystal Substances 0.000 description 11
- 229910052581 Si3N4 Inorganic materials 0.000 description 7
- 229910021332 silicide Inorganic materials 0.000 description 7
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 7
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 7
- 239000000969 carrier Substances 0.000 description 6
- 238000005229 chemical vapour deposition Methods 0.000 description 6
- 239000012535 impurity Substances 0.000 description 6
- 239000012212 insulator Substances 0.000 description 6
- 238000000206 photolithography Methods 0.000 description 6
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 5
- 230000007423 decrease Effects 0.000 description 5
- 230000005685 electric field effect Effects 0.000 description 5
- 239000011229 interlayer Substances 0.000 description 5
- 229920002120 photoresistant polymer Polymers 0.000 description 5
- 125000006850 spacer group Chemical group 0.000 description 5
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 4
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 4
- 238000001039 wet etching Methods 0.000 description 4
- 238000001312 dry etching Methods 0.000 description 3
- 230000005684 electric field Effects 0.000 description 3
- 238000009413 insulation Methods 0.000 description 3
- 238000005468 ion implantation Methods 0.000 description 3
- 230000001590 oxidative effect Effects 0.000 description 3
- BASFCYQUMIYNBI-UHFFFAOYSA-N platinum Chemical compound [Pt] BASFCYQUMIYNBI-UHFFFAOYSA-N 0.000 description 3
- 229920005591 polysilicon Polymers 0.000 description 3
- 238000000231 atomic layer deposition Methods 0.000 description 2
- 239000011651 chromium Substances 0.000 description 2
- 238000004140 cleaning Methods 0.000 description 2
- 238000000151 deposition Methods 0.000 description 2
- 238000009792 diffusion process Methods 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 230000005669 field effect Effects 0.000 description 2
- 229910052735 hafnium Inorganic materials 0.000 description 2
- -1 hafnium silicate nitride Chemical class 0.000 description 2
- 238000000059 patterning Methods 0.000 description 2
- 239000010936 titanium Substances 0.000 description 2
- 230000032258 transport Effects 0.000 description 2
- 229910018072 Al 2 O 3 Inorganic materials 0.000 description 1
- VYZAMTAEIAYCRO-UHFFFAOYSA-N Chromium Chemical compound [Cr] VYZAMTAEIAYCRO-UHFFFAOYSA-N 0.000 description 1
- 229910003855 HfAlO Inorganic materials 0.000 description 1
- 229910004129 HfSiO Inorganic materials 0.000 description 1
- ZOKXTWBITQBERF-UHFFFAOYSA-N Molybdenum Chemical compound [Mo] ZOKXTWBITQBERF-UHFFFAOYSA-N 0.000 description 1
- BPQQTUXANYXVAA-UHFFFAOYSA-N Orthosilicate Chemical compound [O-][Si]([O-])([O-])[O-] BPQQTUXANYXVAA-UHFFFAOYSA-N 0.000 description 1
- KJTLSVCANCCWHF-UHFFFAOYSA-N Ruthenium Chemical compound [Ru] KJTLSVCANCCWHF-UHFFFAOYSA-N 0.000 description 1
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- MIQVEZFSDIJTMW-UHFFFAOYSA-N aluminum hafnium(4+) oxygen(2-) Chemical compound [O-2].[Al+3].[Hf+4] MIQVEZFSDIJTMW-UHFFFAOYSA-N 0.000 description 1
- 230000008901 benefit Effects 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 229910052804 chromium Inorganic materials 0.000 description 1
- 239000010941 cobalt Substances 0.000 description 1
- 229910017052 cobalt Inorganic materials 0.000 description 1
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical compound [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 description 1
- 239000000470 constituent Substances 0.000 description 1
- 238000006731 degradation reaction Methods 0.000 description 1
- VBJZVLUMGGDVMO-UHFFFAOYSA-N hafnium atom Chemical compound [Hf] VBJZVLUMGGDVMO-UHFFFAOYSA-N 0.000 description 1
- CJNBYAVZURUTKZ-UHFFFAOYSA-N hafnium(iv) oxide Chemical compound O=[Hf]=O CJNBYAVZURUTKZ-UHFFFAOYSA-N 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 230000001771 impaired effect Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 150000002739 metals Chemical class 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 229910052750 molybdenum Inorganic materials 0.000 description 1
- 239000011733 molybdenum Substances 0.000 description 1
- 229910052759 nickel Inorganic materials 0.000 description 1
- TWNQGVIAIRXVLR-UHFFFAOYSA-N oxo(oxoalumanyloxy)alumane Chemical compound O=[Al]O[Al]=O TWNQGVIAIRXVLR-UHFFFAOYSA-N 0.000 description 1
- RVTZCBVAJQQJTK-UHFFFAOYSA-N oxygen(2-);zirconium(4+) Chemical compound [O-2].[O-2].[Zr+4] RVTZCBVAJQQJTK-UHFFFAOYSA-N 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 229910052697 platinum Inorganic materials 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 230000002250 progressing effect Effects 0.000 description 1
- 230000003252 repetitive effect Effects 0.000 description 1
- 229910052707 ruthenium Inorganic materials 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 229910052715 tantalum Inorganic materials 0.000 description 1
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 description 1
- 229910052719 titanium Inorganic materials 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
- 238000005406 washing Methods 0.000 description 1
- 229910001928 zirconium oxide Inorganic materials 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
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- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
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- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
- H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
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Description
本発明は、半導体装置およびその製造方法に関し、特に、フィン（ＦＩＮ）形状のチャネル層を有するＦＩＮ型電界効果トランジスタ（Field Effect Transistor：ＦＥＴ、以下、単にＦＩＮＦＥＴ）を有する半導体装置に適用して有効な技術に関するものである。
ＬＳＩの高集積化、高性能化に伴い、ＭＩＳ（Metal Insulator Semiconductor）型のＦＥＴ（以下、単にＭＩＳＦＥＴ）の微細化が進んでいる。これにより、ゲート長がスケーリングされてくることで閾値電圧Ｖｔｈが低下する、所謂短チャネル効果の問題が顕著となっている。短チャネル効果は、ＭＩＳＦＥＴのソースおよびドレイン部分の空乏層の広がりが、チャネル長の微細化に伴い、チャネル部分に影響を与えることに起因する。
短チャネル効果を抑制し得るデバイス構造として、シリコン基板を短冊形状（フィン形状ともいう）に加工した領域（以下、単にフィン）を形成して、ここに３次元構造のＭＩＳＦＥＴを形成したＦＩＮＦＥＴが注目されている。ＦＩＮＦＥＴにおいては、ゲート電極に与えられた電位によってフィン内部が完全に空乏化されるため、良好な短チャネル特性が得られる。
例えば、IEDM Technical Digest(2003), pp986-988（非特許文献１）には、チャネル領域のポテンシャルを第１のゲート（フロントゲート）とは電気的に独立した第２のゲート（バックゲート）により、ＦＩＮＦＥＴの特性を制御する技術が開示されている。これにより、フィンの両側壁にそれぞれ設けられたフロントゲートおよびバックゲートに別々の電位を与えることができる。そして、フロントゲートによってフィンの片側面に形成されるチャネルに対し、バックゲートによってチャネル領域のポテンシャルを制御し、所望の閾値電圧が得られる。
また、例えば、特開２００８−１０５０３号公報（特許文献１）には、ＦＩＮ型半導体層の側面にフロントゲートとバックゲートとを備え、アレイ状に配置したＦＩＮ型ＦＢＣメモリが開示されている。
また、例えば、特開２００５−７２５８２号公報（特許文献２）には、ひずみシリコンをチャネルとして有し、チャネルの側部に形成された第１ゲートと第２ゲートとを備えたＦｉｎＦＥＴが開示されている。
IEDM Technical Digest(2003), pp986-988.
上記のように短チャネル効果の抑制に有効なＦＩＮＦＥＴにおいて、本発明者らの検討により、以下に示すような課題を有することが明らかとなった。
ＦＩＮＦＥＴでは、バルクのＭＩＳＦＥＴで行われているような、閾値電圧の異なるＦＥＴを同一基板内に配置する所謂マルチＶｔｈ設計が困難である。これは、完全に空乏化される微細なフィンに対して、所望の閾値電圧を得るために必要な不純物濃度が高くなりすぎてしまうためである。また、高濃度の不純物を含むチャネルは移動度の低下や不純物の統計的なゆらぎによる特性ばらつきの増加をもたらしてしまう。更に、微細なフィンを形成する加工時に生じる形状のゆらぎも、特性ばらつきを増大させる要因となる。
これらの課題を解決するために、本発明者らは、上述のような２つのゲートにより特性を任意に制御する技術を検討した。しかしながら、例えば、フィンの一方の側面をフロントゲートとして用い、他方の側面を制御用のバックゲートとして用いた場合、チャネルとして使用するのはフロントゲート側の側面だけとなってしまう。これにより、バックゲートを適用せず、両側面をチャネルとして使用する通常のＦＩＮＦＥＴに比べ、電流量が半減し、デバイスの高速性を大きく損なってしまうことが分かった。また、微細なフィンの両側面に電気的に独立した２つのゲートを設けることは、コンタクト領域の確保の面などから、更なる微細化には適さない構造であることが分かった。
以上のような本発明者らの検討から、短チャネル効果の抑制に有効な構造であるＦＩＮＦＥＴにおいて、微細化に適した構造を保ちつつ、閾値電圧のばらつきなどのトランジスタ特性の劣化を改善し得る技術が望まれることが分かった。そこで、本発明の目的は、ＦＩＮＦＥＴを備えた半導体装置の特性を向上させる技術を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
本願においては複数の発明が開示されるが、そのうちの一実施例の概要を簡単に説明すれば以下の通りである。
半導体基板に形成されたＦＩＮＦＥＴを有する半導体装置であって、ＦＩＮＦＥＴは、半導体基板上にアーチ形状に配置された単結晶シリコンからなるチャネル層と、チャネル層の外側の一部を覆う第１ゲート絶縁膜と、第１ゲート絶縁膜を介してチャネル層を覆う第１ゲート電極と、チャネル層の内側を覆う第２ゲート絶縁膜と、第２ゲート絶縁膜を介してチャネル層の内側を埋め込む第２ゲート電極とを有する。ここで、チャネル層は、半導体基板の主面に交差する方向に配置された側壁部と、主面に沿う方向において２つの側壁部間をそれらの頂上で互いに接続するようにして配置された桟部とを有するようなアーチ形状である。また、アーチ形状の内部に配置されている第２ゲート電極は、第１ゲート電極をくぐるようにして配置されている。
本願において開示される複数の発明のうち、上記一実施例により得られる効果を代表して簡単に説明すれば以下のとおりである。
即ち、ＦＩＮＦＥＴを備えた半導体装置の特性を向上させることができる。
本実施の形態を説明するための全図において同一機能を有するものは同一の符号を付すようにし、その繰り返しの説明は可能な限り省略するようにしている。以下、本発明の実施の形態を図面に基づいて詳細に説明する。
（実施の形態１）
図１には、本実施の形態１の半導体装置が有するＦＩＮＦＥＴＱ１の要部平面図を示している。図１では、図を見やすくするために、絶縁膜などの一部の部材の記載を省略している。また、図１の要部平面図におけるＡ１−Ａ１線、Ｂ１−Ｂ１線、および、Ｃ１−Ｃ１線に沿って矢印方向に見た要部断面図を図２に示している。図１、図２を用いて、本実施の形態１のＦＩＮＦＥＴＱ１の構造について詳しく説明する。本実施の形態１の半導体装置が有するＦＩＮＦＥＴＱ１はシリコン基板（半導体基板）１上に形成され、以下で説明する構成要素を有している。
図１には、本実施の形態１の半導体装置が有するＦＩＮＦＥＴＱ１の要部平面図を示している。図１では、図を見やすくするために、絶縁膜などの一部の部材の記載を省略している。また、図１の要部平面図におけるＡ１−Ａ１線、Ｂ１−Ｂ１線、および、Ｃ１−Ｃ１線に沿って矢印方向に見た要部断面図を図２に示している。図１、図２を用いて、本実施の形態１のＦＩＮＦＥＴＱ１の構造について詳しく説明する。本実施の形態１の半導体装置が有するＦＩＮＦＥＴＱ１はシリコン基板（半導体基板）１上に形成され、以下で説明する構成要素を有している。
シリコン基板１の主面上には、酸化シリコンを主体とする絶縁体からなる絶縁層２が形成されている。本実施の形態１ＦＩＮＦＥＴＱ１は、シリコン基板１上であって、特に、絶縁層２上に形成されている。絶縁層２の厚さは、例えば２００ｎｍ程度である。
絶縁層２上には、単結晶シリコンを主体とする半導体からなるチャネル層３が形成されている。チャネル層３は、アーチ形状に配置されている。ここで言うアーチ形状とは、より具体的には、シリコン基板１の主面に交差する方向に配置されたチャネル側壁部（側壁部）３ａと、主面に沿う方向において２つのチャネル側壁部３ａ間をそれらの頂上で互いに接続するようにして配置されたチャネル桟部（桟部）３ｂとを有する形状である。本実施の形態１のＦＩＮＦＥＴＱ１のチャネル層は、このように、フィン形状の内部をくりぬいた形状のアーチ形状を有している。このアーチ形状は、逆Ｕ字型形状とも表せる。
また、チャネル層３の厚さは、ＦＩＮＦＥＴＱ１のゲート長（後に説明）の３分の１以下の厚さであることが望ましい。また、ＦＩＮＦＥＴＱ１の特性ばらつきを低減するために、ばらつきの一要因となる不純物濃度は、例えば１×１０１７ｃｍ−３以下とする。
本実施の形態１のＦＩＮＦＥＴＱ１では、このようなアーチ形状のチャネル層３に対して電界効果を作用させるためのゲート電極が２種類配置されている。以下、フロントゲートとは、ＭＩＳ構造においてチャネルに反転層を形成させ、電流値を制御するための主たるゲートであり、バックゲートとは、トランジスタ特性を変調するためのゲートである。
チャネル層３の外側には、以下で説明するようなフロントゲート構造が形成されている。
チャネル層３の外側の一部を覆うようにして、フロントゲート絶縁膜（第１ゲート絶縁膜）ＩＧ１が形成されている。フロントゲート絶縁膜ＩＧ１は、チャネル層３の外側のうち、チャネル層３を長手方向に見た一部において形成されている。そして、その部分においては、アーチ形状のチャネル層３のチャネル側壁部３ａからチャネル桟部３ｂに渡って一体的にチャネル層３の外側を覆うようにして、フロントゲート絶縁膜ＩＧ１が形成されている。
フロントゲート絶縁膜ＩＧ１は、酸化シリコン膜や、酸化シリコン膜と窒化シリコン膜との積層膜などからなる絶縁体の他に、酸化ハフニウム（ＨｆＯ２）膜、酸化アルミニウム（Ａｌ２Ｏ３）膜、酸化ジルコニウム（ＺｒＯ２）膜、ケイ酸化ハフニウム（ＨｆＳｉＯ）膜、ケイ酸窒化ハフニウム膜（ＨｆＳｉＯＮ）、または、酸化ハフニウムアルミニウム（ＨｆＡｌＯ）などといった高誘電率（Ｈｉｇｈ−ｋ）膜、あるいは酸化シリコン膜上にこれらの高誘電率膜を堆積した積層膜などからなる絶縁体を用いても良い。本実施の形態１のＦＩＮＦＥＴＱ１では、フロントゲート絶縁膜ＩＧ１として、１０ｎｍ以下の酸化シリコン膜と窒化シリコン膜との積層膜を適用している。
更に、チャネル層３の外側には、フロントゲート絶縁膜ＩＧ１を介して、チャネル層３を覆うようなフロントゲート電極（第１ゲート電極）ＥＧ１が形成されている。本実施の形態１のＦＩＮＦＥＴＱ１では、フロントゲート電極ＥＧ１は、シリコン基板１の主面を平面的に見て、アーチ形状のチャネル層３の延在方向と交差する方向に延在するようにして形成されている。なお、本実施の形態１の例では、２つのチャネル層３を跨ぐようにして、フロントゲート電極ＥＧ１が形成されている。このフロントゲート電極ＥＧ１がフロントゲート絶縁膜ＩＧ１を介してチャネル層３と接している箇所のうち、アーチ形状のチャネル層３の延在方向に見た箇所の長さが、本実施の形態１のＦＩＮＦＥＴＱ１のゲート長となる。
フロントゲート電極ＥＧ１は、不純物がドーピングされたポリシリコン（多結晶シリコンとも言う）などからなる導体の他に、ニッケル（Ｎｉ）、コバルト（Ｃｏ）、チタン（Ｔｉ）、タングステン（Ｗ）、タンタル（Ｔａ）、モリブデン（Ｍｏ）、クロム（Ｃｒ）、アルミニウム（Ａｌ）、白金（Ｐｔ）、プロトアクチニウム（Ｐａ）、ルテニウム（Ｒｕ）等の金属、金属ケイ化膜または金属窒化膜、あるいは、これらとポリシリコン膜との積層膜などからなる導体を用いても良い。実際には、電気特性から要求される所望の仕事関数を有する金属膜を選択する。
また、チャネル層３の内側には、以下で説明するようなバックゲート構造が形成されている。
チャネル層３の内側を覆うようにして、バックゲート絶縁膜（第２ゲート絶縁膜）ＩＧ２が形成されている。バックゲート絶縁膜ＩＧ２は、チャネル層３の内側の全てを、チャネル側壁部３ａからチャネル桟部３ｂに渡って一体的に覆うようにして形成されている。バックゲート絶縁膜ＩＧ２の材料に関しては、上述のフロントゲート絶縁膜ＩＧ１と同様であるとする。厚さに関しては、後に詳しく説明する。
更に、チャネル層３の内側には、バックゲート絶縁膜ＩＧ２を介して、チャネル層３の内部を埋め込むようにして、バックゲート電極（第２ゲート電極）ＥＧ２が形成されている。ここで、バックゲート電極ＥＧ３が内部を埋め込んでいるチャネル層３は、平面的に見て、フロントゲート電極ＥＧ１と交差する方向に延在している。従って、シリコン基板１の主面を平面的に見て、フロントゲート電極ＥＧ１とバックゲート電極ＥＧ２とは、互いに交差するようにして配置されている。このようにフロントゲート電極ＥＧ１とバックゲート電極ＥＧ２とを互いに交差させて配置することの効果に関しては、後に詳しく説明する。バックゲート電極ＥＧ２の材料に関しては、上述のフロントゲート電極ＥＧ１と同様であるとする。
以上のように、本実施の形態１のＦＩＮＦＥＴＱ１は、チャネル層３を境に、上部にフロントゲート電極ＥＧ１、下部にバックゲート電極ＥＧ２を備えた構造となっている。言い換えれば、アーチ形状のチャネル層の内部に配置されているバックゲート電極ＥＧ２は、フロントゲート電極ＥＧ１をくぐるようにして配置されている。このような構造によってアーチ形状のチャネル層３に２種類のゲートを配置することの効果に関しては、後に詳しく説明する。
また、チャネル層３に対しては、以下で説明するような給電機構が形成されている。
チャネル層３の外側において、チャネル層３に接した状態で覆うようにして、ソース層４ａおよびドレイン層４ｂが形成されている。ソースおよびドレイン層４ａ，４ｂは、チャネル層３の外側のうち、チャネル層３を長手方向に見た一部において形成されている。特に、ソースおよびドレイン層４ａ，４ｂは、当該長手方向に見てフロントゲート絶縁膜ＩＧ１およびフロントゲート電極ＥＧ１が形成されていない部分に配置されている。そして、ソース層４ａとドレイン層４ｂとは、フロントゲート絶縁膜ＩＧ１およびフロントゲート電極ＥＧ１の側方の両脇に配置されている。その部分においては、アーチ形状のチャネル層３のチャネル側壁部３ａからチャネル桟部３ｂに渡って一体的にチャネル層３の外側を覆うようにして、ソース層４ａおよびドレイン層４ｂが形成されている。
ソース層４ａとドレイン層４ｂとは、単結晶シリコンを主体とする半導体によって形成されている。また、チャネル層３の外側に配置されているフロントゲート電極ＥＧ１とソース層４ａとの間、および、フロントゲート電極ＥＧ１とドレイン層４ｂとの間は、互いに絶縁された状態で配置されている。例えば、フロントゲート電極ＥＧ１の側壁には、窒化シリコン膜からなるサイドウォールスペーサ５が配置されていることで、両者が互いに絶縁されている。
また、ソースおよびドレイン層４ａ，４ｂは、上述のフロントゲート電極ＥＧ１と同様に、チャネル層３の延在方向と交差する方向に延在するようにして配置しても良い。これにより、複数のチャネル層に接続するようにして、ソースおよびドレイン層４ａ，４ｂを配置することができる。本実施の形態１の例では、２つのチャネル層３に接続するようにして、ソースおよびドレイン層４ａ，４ｂを配置している。
また、チャネル層３を境に、上部にソース層４ａおよびドレイン層４ｂ、下部にバックゲート電極ＥＧ２を備えた構造となっている。言い換えれば、バックゲート電極ＥＧ２は、チャネル層のアーチ形状の内部において、ソース層４ａおよびドレイン層４ｂの下部をくぐるようにして配置されている。
本実施の形態１のＦＩＮＦＥＴＱ１では、以上で説明した、フロントゲート電極ＥＧ１、バックゲート電極ＥＧ２、ソース層４ａ、ならびにドレイン層４ｂに通電することで、アーチ形状のチャネル層３に流れる電流を制御する。そのために、上記各部材に通電する機構を有している。
フロントゲート電極ＥＧ１は、その延在する端部の表面において、導体からなるコンタクトプラグ６に電気的に接続されている。また、バックゲート電極ＥＧ２は、その延在する端部において、上方に突き出すようにして形成されており、その部分の表面において、導体からなるコンタクトプラグ６に電気的に接続されている。なお、バックゲート電極ＥＧ２が上方に突き出すことで、ソースおよびドレイン層４ａ，４ｂと隣り合う構造となる。ここでは、これらの部材の短絡を防ぐために、例えば、バックゲート電極ＥＧ１が突出下部分の側壁にサイドウォールスペーサ５が形成されている。また、ソースおよびドレイン層４ａ，４ｂは、その表面において導体からなるコンタクトプラグ６に電気的に接続されている。また、コンタクトプラグ６を接続するフロントゲート電極ＥＧ１、バックゲート電極ＥＧ２、ソース層４ａおよびドレイン層４ｂの表面には、低抵抗化のために金属シリサイド層７が形成されている。また、以上の構成は、酸化シリコン膜などからなる層間絶縁膜ＩＬによって覆われ、各コンタクトプラグ６などは互いに絶縁されている。
以上が、本実施の形態１の半導体装置が有するＦＩＮＦＥＴＱ１の構造である。以下では、本実施の形態１のＦＩＮＦＥＴＱ１が上述のような構造を有することの効果について詳しく説明する。
本実施の形態１のＦＩＮＦＥＴＱ１は、チャネル層３に対して電界効果を及ぼすゲート電極として２つのゲート電極、即ち、フロントゲート電極ＥＧ１およびバックゲート電極ＥＧ２を備えている。これにより、完成したＦＩＮＦＥＴＱ１の特性に、例えば、製造プロセスに由来したばらつきや、ウェハ上の位置によるばらつきなどが生じた場合であっても、バックゲート電極ＥＧ２に対しての通電によって特性を調整することで、当該特性ばらつきを見かけ上相殺することができる。このようなバックゲート電極ＥＧ２への通電は、個々のＦＩＮＦＥＴＱ１に対して施しても良いし、ブロック毎に施しても良い。これは、従来のＦＩＮＦＥＴにおいても、２つのゲート電極を備えた構造のものであれば発現し得る効果である。
一方、本実施の形態１のＦＩＮＦＥＴＱ１では、更に、各ゲート電極ＥＧ１，ＥＧ２は、アーチ形状のチャネル層３の外側と内側とに配置された構造となっている。即ち、本実施の形態１のＦＩＮＦＥＴＱ１では、チャネル層３の形状をフィン形状の内部をくり抜いたアーチ形状のチャネル層３とし、その内側にバックゲート電極ＥＧ２を配置している。これにより、チャネル層３の外側の面は、チャネル側壁部３ａからチャネル桟部３ｂという広い面に渡って、フロントゲート電極ＥＧ１を形成することができる。従って、チャネル層３の外周部の広い領域に対して、フロントゲート電極ＥＧ１による電界効果を作用させることができ、この領域をチャネルとして用いることができる。ＦＥＴにおける電流値は、チャネル（反転層）の断面積と共に増減するから、広い領域をチャネルとして用いることは、電流値の増加をもたらすこととなり、ＦＥＴの駆動能力を向上させ得る。このように、駆動能力の低減をもたらすことなく、上述の効果を発現し得る２つのゲート電極を備えた構造のＦＩＮＦＥＴＱ１を実現できる。結果として、ＦＩＮＦＥＴを備えた半導体装置の特性を向上させることができる。
例えば、本発明者らは、フィン形状のチャネル層の片方の側壁にフロントゲート電極を配置し、もう片方の側壁にバックゲート電極を配置した構造を検討した。この構造では、バックゲートによる特性の変調は可能であるものの、フロントゲートにより作用させられるチャネル層がフィン形状の片側の側面のみとなり、電流値の減少が生じ得る。例えば、この構造で電流値をかせぐ場合、フィンの高さを高くする方法が考えられる。しかしながら、アスペクト比の高いフィン形状は加工がより難しく、結果として寸法差による特性のばらつきを生じさせる一原因となることが分かった。この観点から、本実施の形態１のＦＩＮＦＥＴＱ１において、フロントゲート電極ＥＧ１が作用する領域を減らすことなくバックゲート電極ＥＧ２を適用できるのは、アーチ形状のチャネル層３の内部にバックゲート電極ＥＧ２を配置する構造としたことによる。
また、例えば、本発明者らは、フィン形状のチャネル層においてフロントゲート電極が覆う部分は構造を変えず（面積を減らさず）、フィン下部の基板領域にバックゲート電極を配置した構造を検討した。この構造では、電流値の減少は無いものの、バックゲートによる電界効果を、フィンの下部から離れた頂上部に作用させ難く、特性変調の効果が得られ難いことが分かった。この観点から、本実施の形態１のＦＩＮＦＥＴＱ１において、バックゲート電極ＥＧ２の電界効果をチャネル層３全体に行き渡らせることができるのは、チャネル層３のフィン形状の内部をくり抜き、その中にバックゲート電極ＥＧ２を配置する構造としたことによる。
また、上記で説明したように、本実施の形態１のＦＩＮＦＥＴＱ１では、フロントゲート電極ＥＧ１とバックゲート電極ＥＧ２とは、平面的に見て、互いに交差するようにして配置されていた構造となっている。ここで、本実施の形態１のＦＩＮＦＥＴＱ１では、チャネル層３をアーチ形状とし、その外側と内側とに独立してゲート電極を配置した構造が効果的であって、この観点からは、それらのゲート電極は交差していなくても同様に効果的である。ただし、素子のレイアウトの観点からは、上述のように互いのゲートが交差した構造である方が、より好ましい。以下で、その理由を説明する。
バックゲート電極ＥＧ２はアーチ形状のチャネル層３の内部に埋め込んだ部材であるから、フロントゲート電極ＥＧ１をバックゲート電極ＥＧ２と交差させるということは、チャネル層３の延在方向とも交差していることになる。これにより、上述のように、複数のチャネルに跨るようにしてフロントゲート電極ＥＧ１を配置することができる。このように複数のチャネル層３が束ねられることで、個々のＦＩＮＦＥＴＱ１に対して個別にコンタクトプラグ６を形成する必要が無くなり、面積効率をより向上させることができる。これにより、半導体装置の更なる小型化が可能となる。結果として、ＦＩＮＦＥＴを備えた半導体装置の特性をより向上させることができる。
また、上記で説明したように、本実施の形態１のＦＩＮＦＥＴＱ１では、バックゲート電極ＥＧ２は、ソース層４ａとドレイン層４ｂとの下をくぐり抜けるようにして外部へ引き出されてから、コンタクトプラグ６に接続される構造となっている。ここで、本実施の形態１のＦＩＮＦＥＴＱ１では、チャネル層３をアーチ形状とし、その外側と内側とに独立してゲート電極を配置した構造が効果的であって、この観点からは、バックゲート電極ＥＧ２がソースおよびドレイン層４ａ，４ｂの下をくぐり抜けていなくても同様に効果的である。ただし、コンタクトマージンの観点からは、上述のようにバックゲート電極ＥＧ２がソースおよびドレイン層４ａ，４ｂの下をくぐり抜けて、コンタクトプラグ６に接続する構造である方が、より好ましい。以下でその理由を説明する。
バックゲート電極ＥＧ２をソースおよびドレイン層４ａ，４ｂの下をくぐり抜けさせて外部へ引き出すことで、バックゲート電極ＥＧ２に対するコンタクトプラグ６の平面的なマージンを確保し易くなる。特に、ソースおよびドレイン層４ａ，４ｂよりも外側に引き出している。従って、構造上互いに近くに配置されるバックゲート電極ＥＧ２とソースおよびドレイン層４ａ，４ｂとにおいて、平面的な余裕をもって互いのコンタクトプラグ６を形成できる。これにより、半導体装置の更なる小型化が可能となる。結果として、ＦＩＮＦＥＴを備えた半導体装置の特性をより向上させることができる。
また、上記で説明したように、本実施の形態１のＦＩＮＦＥＴＱ１では、アーチ形状のチャネル層３の外側にフロントゲート、内側にバックゲートを備える構造となっている。ここで、本実施の形態１のＦＩＮＦＥＴＱ１では、チャネル層３をアーチ形状とし、その外側と内側とに独立してゲート電極を配置した構造が効果的であって、この観点からは、それらのゲート電極のどちらがフロントゲートまたはバックゲートとして機能するものであっても同様に効果的である。ただし、構造上の利点を生かしてゲート電極を配置するという観点からは、上述のようにチャネル層３の外側に配置するのがフロントゲート、内側に配置するのがバックゲートという構造である方が、より好ましい。以下でその理由を説明する。
アーチ形状のチャネル層３の内側にゲート電極（バックゲート電極ＥＧ２）を配置する構造の場合、チャネル層３とゲート絶縁膜（バックゲート絶縁膜ＩＧ２）とを介して、ソースおよびドレイン層４ａ，４ｂの直下に、ゲート電極が配置されていることになる。ＦＩＮＦＥＴＱ１において所望の特性を得る為には、ソースおよびドレイン層４ａ，４ｂに対するゲート電極（バックゲート電極ＥＧ２）からの電界の影響（電気的な干渉）を、なるべく低減させたい。そこで、アーチ形状のチャネル層３の内側のゲート絶縁膜（バックゲート絶縁膜ＩＧ２）を厚く形成させることが望ましい。しかしながら、フロントゲートとして用いる方のゲート絶縁膜の厚さは、ＦＩＮＦＥＴＱ１に望まれる電気特性によって決定する。従って、ソースおよびドレイン層４ａ，４ｂへの電界の影響を低減させるためにゲート絶縁膜を厚くする必要がある、チャネル層３の内側のゲート絶縁膜を、バックゲートとする方が、より好ましい。即ち、上述のように、チャネル層３の外側に配置したゲート絶縁膜およびゲート電極をフロントゲート絶縁膜ＩＧ１およびフロントゲート電極ＥＧ１とし、同内側に配置したゲート絶縁膜およびゲート電極をバックゲート絶縁膜ＩＧ２およびバックゲート電極ＥＧ２とした方が、より好ましい。そして、バックゲート絶縁膜ＩＧ２の膜厚は、フロントゲート絶縁膜ＩＧ１の膜厚よりも厚い。これにより、バックゲート電極ＥＧ２からの電界の影響をソースおよびドレイン層４ａ，４ｂに及ぼすことなく、上述のようなＦＩＮＦＥＴＱ１の特性を向上させる効果をもたらす構造を実現できる。結果として、ＦＩＮＦＥＴを備えた半導体装置の特性をより向上させることができる。
次に、上述の効果を有するような本実施の形態１のＦＩＮＦＥＴＱ１を備えた半導体装置の製造方法について、図３〜図１７を用いて詳しく説明する。図３〜図１７は、上記図１または図２に対応する領域の製造工程中における要部平面図、または、要部断面図である。以下では、特に、本実施の形態１の半導体装置が有するＦＩＮＦＥＴＱ１を、シリコン基板１上に形成する工程を説明する。なお、以下で説明する工程によって形成される部材のうち、上記図１および図２を用いて説明した部材と同じ符号を付しているものは、特筆しない限り、その膜厚や材料などの性質が同様であるとする。また、説明の都合上、基板や半導体領域の導電型を固定して説明するが、導電型の組合せは任意でよく、以下の説明に限定されない。
まず、図３に示すように、シリコン基板１上の最上層にシリコンゲルマニウム（ＳｉＧｅ）からなる第１半導体層８を有し、シリコン基板１と第１半導体層８との間に絶縁層２が埋め込まれた、ＳＧＯＩ（SiGe On Insulator）基板を準備する。ここで、例えば、熱酸化法により第１半導体層８上に酸化シリコン膜を形成した後、その酸化シリコン膜を除去することで、所望の厚さになるまで第１半導体層８を薄膜化する。ここで、第１半導体層８の厚さを厚くすれば、後述するチャネル面積がその分増すため、ＦＥＴの駆動能力を向上させることができる。一方で、第１半導体層８を厚くするほど、ＦＥＴを形成する加工工程の難度が増す。これらの観点から、本実施の形態１の製造方法では、第１半導体層８の膜厚は２００ｎｍ以下とする。このとき、ＳＧＯＩ基板は、埋め込み絶縁膜上にシリコン層が形成されたＳＯＩ（Si On Insulator）基板を用い、ＳＯＩ層を例えば２０ｎｍ以下程度に薄膜化し、そのＳＯＩ上にＳｉＧｅ層をエピタキシャル成長によって形成した、ＳｉＧｅ／ＳＯＩ基板を用いても良い。
次に、図４に示すように、第１半導体層８を覆うようにして酸化シリコンからなるキャップ酸化膜９を形成する。キャップ酸化膜は、例えば熱酸化法によりＳｉＧｅからなる第１半導体層８の表面を酸化することで形成する。その後、キャップ酸化膜９を一連のフォトリソグラフィ法およびエッチング法などによってパターニングする。続いて、パターニングしたキャップ酸化膜９をエッチングマスクとして、第１半導体層８にドライエッチングを施すことで、第１半導体層８を加工する。即ち、第１半導体層８は、キャップ酸化膜９と同じ平面パターンとなるように加工される。その後、キャップ酸化膜９を選択的なエッチングなどにより除去する。
なお、一連のフォトリソグラフィ法とは、フォトレジスト膜の塗布、露光、および、現像などによる一連の工程であり、フォトレジスト膜に所望のパターンを転写する技術である。そして、このフォトレジスト膜をエッチングマスクとして加工対象の膜にドライエッチングを施すことで、フォトレジスト膜と同様の平面パターンとなるように加工する。その後、フォトレジスト膜を除去することで加工対象の膜をパターニングできる。以後、所定の膜を一連のフォトリソグラフィ法およびエッチング法などによってパターニングする工程は、同様である。
ここで、第１半導体層８は、シリコン基板１の主面を平面的に見て一方向（例えばＡ１−Ａ１線に沿った方向）に延在するフィン形状となるように、上記の工程を施す。このフィン形状の第１半導体層８は、後に詳しく説明するように、上記図２などチャネル層３のアーチ形状を規定するものである。
本発明者らが検討したＦＩＮＦＥＴの構造では、このフィン形状の第１半導体層８をチャネルとして機能させるため、フィンの厚さは薄く、かつ、ラフネスの低い均一な膜を形成する必要があった。このような微細なフィンを均質に形成することは困難であり、フィンが厚く形成される箇所では、ゲートによってフィン内部を完全に空乏化できず短チャネル効果が抑制し難くなってしまう。また、不均一なフィンでは、それによってＦＥＴの特性がばらつく。これに対して、本実施の形態１のＦＩＮＦＥＴＱ１では、上記図１および図２を用いて説明した構造からも明らかなように、チャネル層３として第１半導体層８を適用しない。その効果に関しては、後に詳しく説明する。
次に、図５、図６に示すように、フィン形状の第１半導体層８を覆うようにして、チャネル層３を形成する。ここでは、ＳｉＧｅからなる第１半導体層８の表面に、エピタキシャル成長法によって単結晶シリコンを結晶成長させることで、第１半導体層８を覆うようにしてチャネル層３を形成する。エピタキシャル成長では、下地となる単結晶層に倣って成長層が形成されるため、チャネル層３は単結晶のＳｉＧｅからなるフィン形状の第１半導体層８を覆うように形成され、他の部分（例えば絶縁層２上など）には形成されない。このとき、第１半導体層８の側壁を覆うようにして、シリコン基板１の主面に交差する方向に配置されるように、チャネル側壁部３ａが形成される。また、第１半導体層８の頂上部を覆うようにして、シリコン基板１の主面に沿う方向に配置されるように、チャネル桟部３ｂが形成される。
また、このチャネル層３は、ＦＩＮＦＥＴＱ１のチャネルとして機能する部材であり、成長膜厚はゲート長の３分の１以下とする。本実施の形態１の半導体装置の製造方法において、本工程のようなエピタキシャル成長法によってチャネル層３を形成することの効果に関しては、後に詳しく説明する。
次に、図７、図８に示すように、例えば、化学気相成長（Chemical Vapor Deposition：ＣＶＤ）法などによって、シリコン基板１上に窒化シリコン膜からなるキャップ窒化膜１０を形成する。その後、一連のフォトリソグラフィ法およびエッチング法などによって、キャップ窒化膜１０をパターニングする。ここでは、キャップ窒化膜１０に覆われたチャネル層３のうち、フィン形状に延在する長手方向の端部が露出するように、キャップ窒化膜１０をパターニングする。
その後、キャップ窒化膜１０から露出した部分のチャネル層３をエッチング法によって除去する。続いて、キャップ絶縁膜１０およびチャネル層３から露出した部分の第１半導体層８をエッチング法によって除去する。本工程により、前工程までチャネル層３で覆われていた第１半導体層８は、フィン形状に延在する端部において側面が露出したことになる。
次に、チャネル層３に覆われた第１半導体層８を除去することで、図９に示すような構造を形成する。ここでは、上記図８の工程の後、キャップ窒化膜１０およびチャネル層３から露出した第１半導体層８に対して選択的にウェットエッチングを施すことで、これを除去する。キャップ窒化膜１０は窒化シリコン膜からなり、チャネル層３は単結晶シリコンからなり、絶縁層２は酸化シリコン膜からなるため、ＳｉＧｅからなる第１半導体層８はウェットエッチングにより選択的に除去できる。
本実施の形態１の半導体装置の製造方法では、以上の工程によって、チャネル層３を、シリコン基板１の主面に交差する方向に配置されたチャネル側壁部３ａと、主面に沿う方向において２つのチャネル側壁部３ａ間をそれらの頂上で互いに接続するようにして配置されたチャネル桟部３ｂとを有するような、アーチ形状に加工することができる。
次に、図１０に示すように、アーチ形状のチャネル層３の内側を覆うようにして、バックゲート絶縁膜ＩＧ２を形成する。例えば、熱酸化法などにより、アーチ形状のチャネル層３の内壁を酸化することで、酸化シリコンを主体とする絶縁膜からなるバックゲート絶縁膜ＩＧ２を形成する。このとき、前工程まででチャネル層３を覆うようにしてキャップ窒化膜１０が形成されているため、アーチ形状のチャネル層３の外側には、酸化膜は形成されない。
次に、図１１に示すように、アーチ形状のチャネル層３を覆っていたキャップ窒化膜１０をウェットエッチング法などにより除去する。その後、アーチ形状のチャネル層３の外側を覆うようにして、フロントゲート絶縁膜ＩＧ１を形成する。例えば、熱酸化法などにより、アーチ形状のチャネル層３の外壁を酸化することで、酸化シリコンを主体とする絶縁膜からなるフロントゲート絶縁膜ＩＧ１を形成する。このとき、チャネル層３の内壁も酸化される。チャネル層３の内壁には、前工程によってバックゲート絶縁膜ＩＧ２が形成されていたから、本工程によって、その膜厚が更に厚くなったことになる。結果として、バックゲート絶縁膜ＩＧ２の膜厚は、フロントゲート絶縁膜ＩＧ１の膜厚よりも厚くなるようにして、各ゲート絶縁膜ＩＧ１，ＩＧ２を形成したことになる。
ここで、上記では、両ゲート絶縁膜ＩＧ１，ＩＧ２の材料を、熱酸化法によって形成した酸化シリコンを主体とする絶縁膜であるとして説明したが、この限りではない。上記図１および上記図２で説明したような、酸化シリコン膜以外の絶縁膜を適用する場合、ＣＶＤ法やＡＬＤ（Atomic Layer Deposition）法などによって、両ゲート絶縁膜ＩＧ１，ＩＧ２を形成しても良い。
次に、図１２に示すように、アーチ形状のチャネル層３を覆うようにして、ゲート用導体膜１１を形成する。このとき、アーチ形状のチャネル層３の内側も一体的に埋め込むようにして、ゲート用導体膜１１を形成する。特に、アーチ形状のチャネル層３の内側のゲート用導体膜１１は、後にバックゲート電極ＥＧ２となるため、内部に断線無く埋め込む。本工程では、ゲート用導体膜１１として、例えばポリシリコンを形成する。ただし、ゲート用導体膜１１として、上記図１および上記図２を用いて説明したゲート電極ＥＧ１，ＥＧ２に適用する導電体を適用しても良い。いずれも、ＣＶＤ法などによって形成する。
その後、必要があれば、例えば化学的機械的研磨（Chemical Mechanical Polishing：ＣＭＰ）法などにより、堆積されたゲート用導体膜１１を平坦化する。
次に、図１３、図１４に示すように、ゲート用導体膜１１を覆うようにして、ＣＶＤ法などによって酸化シリコン膜からなるキャップ酸化膜１２を形成する。その後、キャップ酸化膜１２を、一連のフォトリソグラフィ法およびエッチング法などによりパターニングする。キャップ酸化膜１２は、後の工程でゲート用導体膜１１にエッチングを施して形状加工するためのエッチングマスクとして適用する。即ち、後のエッチングにおいてゲート用導体膜１１を残したい箇所を覆うようにして、キャップ酸化膜１２をパターニングする。ここでは、上記図１および上記図２で説明したフロントゲート電極ＥＧ１およびバックゲート電極ＥＧ２の平面パターンと同じ形状となるように、キャップ酸化膜１２をパターニングする。
その後、キャップ酸化膜１２をエッチングマスクとして、ゲート用導体膜１１に対してドライエッチングを施すことで、ゲート用導体膜１１をキャップ酸化膜１２の平面パターンと同じ形状に加工する。これにより、フロントゲート絶縁膜ＩＧ１を介してチャネル層３の一部を覆うような、ゲート用導体膜１１からなるフロントゲート電極ＥＧ１を形成する。また、バックゲート絶縁膜ＩＧ２を介してチャネル層３の内部を埋め込むような、ゲート用導体膜１１からなるバックゲート電極ＥＧ２を形成する。
次に、シリコン基板１を覆うようにして窒化シリコン膜を形成し、全面的に異方性エッチングを施す（エッチバックする）ことで、段差を有していた部材の側壁部を覆うようなサイドウォールスペーサ５を形成し、図１５に示すような構造となる。
上記のサイドウォールスペーサ５を形成するためにエッチングを施す工程、及びその後の洗浄工程を経て、平坦な部分に形成されていた酸化シリコン膜からなるフロントゲート絶縁膜ＩＧ１においても、同時に除去される。このようにして、後の工程でソースおよびドレイン層４ａ，４ｂ（上記図１または上記図２参照）を形成すべき領域のチャネル層３を、自己整合的に露出させることができる。その後、必要であれば、露出した部分のチャネル層３にイオン注入を施す。これにより、自己整合的にフロントゲート電極ＥＧ１の側方下部のチャネル層３に浅い拡散層（エクステンション領域）を形成し得る。
次に、図１６に示すように、前工程で露出した部分のチャネル層３を覆うようにして、単結晶シリコンを主体とする半導体からなる、ソース層４ａおよびドレイン層４ｂを形成する。例えば、単結晶シリコンからなるチャネル層３が露出した部分に、同様の単結晶シリコンをエピタキシャル成長させることで、ソース層４ａおよびドレイン層４ｂを形成できる。なお、ソースおよびドレイン層４ａ，４ｂを形成する前には、フッ酸洗浄を施すことで、露出した部分のチャネル層３の表面の自然酸化膜を除去しておくのが望ましい。
続いて、イオン注入を施すことで、自己整合的にソースおよびドレイン層４ａ、４ｂの表面あるいは内部に拡散層が形成され、所望の電気伝導度を有するソースおよびドレイン層４ａ、４ｂが形成される。以上の工程の後、キャップ酸化膜１２をフッ酸洗浄などにより除去する。
次に、図１７に示すように、例えばスパッタリング法によるＮｉ膜の全面被着と熱処理、および、未反応Ｎｉの除去により、フロントゲート電極ＥＧ１、バックゲート電極ＥＧ２、ソース層４ａ、および、ドレイン層４ｂの表面に、自己整合的に金属シリサイド層７を形成する。
その後、窒化シリコン膜のＣＥＳＬ（Contact Etch Stopper）膜と酸化シリコン膜の積層膜からなる層間絶縁膜ＩＬを堆積し、平坦化を行う。続いて、フロントゲート電極ＥＧ１、バックゲート電極ＥＧ２、ソース層４ａおよびドレイン層４ｂに形成した金属シリサイド層７に達するコンタクトプラグ６を形成する。続く工程では、金属配線の形成およびパターニング、層間絶縁膜の形成、ビアプラグの形成などによって、所望の多層配線を形成する（図示しない）。
以上のような工程によって、上記図１および上記図２で説明した本実施の形態１の半導体装置が有するＦＩＮＦＥＴＱ１を形成することができる。上述の通り、本実施の形態１のような構造のＦＩＮＦＥＴＱ１において、半導体装置の特性を向上させることができる。
本実施の形態１の半導体装置の製造方法では、上記図５および図６を用いて説明したように、フィン形状の第１半導体層８に単結晶シリコンをエピタキシャル成長させることでチャネル層３を形成する例を示した。ここでは、アーチ形状のチャネル層３を形成し、その外側と内側に２つのゲート電極を配置した構造とすることが効果的であって、チャネル層３の堆積方法はエピタキシャル成長法によらなくとも同様に効果的である。ただし、チャネル層３の厚さのばらつきを低減するという観点からは、本実施の形態１の製造方法のように、エピタキシャル成長法によってアーチ形状のチャネル層３を形成した方が、より好ましい。以下でその理由を説明する。
本実施の形態１の製造方法では、上述のように、フィン形状の第１半導体層８そのものは、ＦＩＮＦＥＴＱ１のチャネルとしては用いず、その表面に形成したアーチ形状の単結晶シリコンをチャネル層３として用いる。このようにすることで、フォトリソグラフィ法およびエッチング法によって形成するフィン形状の第１半導体層８の寸法がばらついたとしても、その表面に堆積するチャネル層３の厚さが均一であれば、結果としてＦＥＴのチャネル幅を均一にすることができる。そして、単結晶シリコン層を厚さが均一になるように形成する手法として、エピタキシャル成長法が適している。エピタキシャル成長法によれば、成長層の膜厚を原子層レベルで制御できるからである。このようにチャネル層３を形成する手法として、エピタキシャル成長法を適用することで、ＦＩＮＦＥＴＱ１の寸法ばらつきを低減することができる。結果として、ＦＩＮＦＥＴを備えた半導体装置の特性をより向上させることができる。
また、本実施の形態１の半導体装置の製造方法では、フロントゲート絶縁膜ＩＧ１とバックゲート絶縁膜ＩＧ２とを別の工程によって形成する例を示した。ここでは、アーチ形状のチャネル層３を形成し、その外側と内側に２つのゲート電極を配置した構造とすることが効果的であって、ゲート絶縁膜の形成方法によらなくとも同様に効果的である。ただし、安定動作に適した構造を形成し、さらに特性を向上させるという観点からは、本実施の形態１のように、２つのゲート絶縁膜ＩＧ１，ＩＧ２を別工程によって形成する方が、より好ましい。以下でその理由を説明する。
本実施の形態１の製造方法では、上述のように、アーチ形状のチャネル層３の内側に対して先に熱酸化を施すことで、バックゲート絶縁膜ＩＧ２を先に形成する。その後、アーチ形状のチャネル層３の外側に対して熱酸化を施すことで、フロントゲート絶縁膜ＩＧ１を形成する。ここで、フロントゲート絶縁膜ＩＧ１を形成する際にはチャネル層３の内側は保護せず、同様に熱酸化を作用させる。従って、バックゲート絶縁膜ＩＧ２の厚さは厚くなる。上記図１および上記図２を用いて説明したように、本実施の形態１のＦＩＮＦＥＴＱ１では、フロントゲート絶縁膜ＩＧ１よりもバックゲート絶縁膜ＩＧ２を厚くすることが効果的であった。このように、上記のような製造方法とすることで、バックゲート絶縁膜ＩＧ２の厚さを、フロントゲート絶縁膜ＩＧ１の厚さよりも厚く形成でき、ソースおよびドレイン層４ａ，４ｂに電気的干渉を及ぼし難いバックゲート構造を備えたＦＩＮＦＥＴを実現できる。結果として、ＦＩＮＦＥＴを備えた半導体装置の特性をより向上させることができる。
次に、本実施の形態１の半導体装置が有するＦＩＮＦＥＴの他の構造を、図１８を用いて説明する。図１８には、本実施の形態１の他のＦＩＮＦＥＴＱ２の要部断面図を示している。図示した領域は上記図２に示した領域に該当し、その要部平面図は上記図１と同様である。図１８に示すＦＩＮＦＥＴＱ２は、構造上、以下の点を除いて上記図１および上記図２を用いて説明したＦＩＮＦＥＴＱ１と同様であり、それぞれの構成要素を有することで生じ得る効果に関しても、上述の効果と同様である。
本実施の形態１の他のＦＩＮＦＥＴＱ２は、アーチ形状のチャネル層３の膜厚において、チャネル側壁部３ａの膜厚よりも、チャネル桟部３ｂの膜厚の方が厚くなっている。この様な構造とすることで生じ得る効果について、以下で説明する。
一般的に、半導体中をドリフトするキャリアの移動度は、そのドリフト方向が半導体の結晶方位のどちらを向いているかによって異なる。通常のプレーナ型のＭＩＳＦＥＴでは、キャリアは、ソースからドレインに向かって平板状のチャネル領域の中をドリフトするため、同一の結晶方位方向に輸送する。一方、ＦＩＮＦＥＴにおいては、３次元構造のチャネルの中をキャリアがドリフトするため、場所によって異なる結晶方位方向に輸送し得る。本実施の形態１のＭＩＳＦＥＴＱ１，Ｑ２においても、アーチ形状のチャネル層３をソース層４ａからドレイン層４ｂにドリフトするキャリアのうち、チャネル側壁部３ａを輸送するキャリアと、チャネル桟部３ｂを輸送するキャリアとでは、同じ単結晶シリコン中でも、異なる結晶方位方向にドリフトすることになる。これらのキャリアは移動度が異なるため、特性にばらつきを生じさせる一原因となる。
そこで、本実施の形態１において図１８を用いて説明したＦＩＮＦＥＴＱ２では、チャネル側壁部３ａとは結晶方位の異なるチャネル桟部３ｂの膜厚を厚くすることで、チャネル桟部３ｂのゲートに対する制御性を弱めることができる。これにより、ＦＩＮＦＥＴＱ２の電気特性における、チャネル桟部３ｂをドリフトするキャリアの影響を低減し、特性の均一性を向上することができる。結果として、ＦＩＮＦＥＴを備えた半導体装置の特性をより向上させることができる。
以下では、このような構造のＦＩＮＦＥＴＱ２の形成工程を説明する。以下で説明する製造工程以外は、上記図３〜図１８を用いて説明したＦＩＮＦＥＴＱ１の製造工程と同様であり、それぞれの工程を有することで生じ得る効果に関しても、上述の効果と同様である。
まず、図１９に示すように、上記図３で説明したようなシリコン基板１、絶縁層２およびＳｉＧｅからなる第１半導体層８を有するＳＧＯＩ基板において、さらに、第１半導体層８を覆うような第２半導体層１３を有する基板を準備する。ここでは、第２半導体層１３は、単結晶シリコンからなる半導体であるとする。ＳＧＯＩ基板において、単結晶シリコンをエピタキシャル成長させることで第２半導体層１３を形成することで、このような積層構造を有する基板を準備することができる。
次に、図２０に示すように、上記図４を用いて説明した工程と同様にして、第１半導体層８をフィン形状に加工する。このとき、第１半導体層８上の第２半導体層１３に対しても、第１半導体層８と同様の加工を施す。これにより、フィン形状の第１半導体層８の頂上部を覆うようにして、第２半導体層１３を配置したことになる。
続いて、上記図５および上記図６を用いて説明した工程と同様にして、第１半導体層８を覆うようにしてチャネル層３をエピタキシャル成長法によって形成する。このとき、第１半導体層８の頂上部を覆う第２半導体層１３をも覆うようにして、チャネル層３を形成する。第２半導体層１３は単結晶シリコンによって構成されているから、同じ単結晶シリコンのチャネル層３をエピタキシャル成長させることができる。ここでは、第２半導体層１３とチャネル層３とは同じ単結晶シリコンで構成されているため、構造上の区別はなく、第１半導体層８の頂上部には、側壁部よりも厚い単結晶シリコン層が形成されていることになる。
次に、図２１に示すように、上記図７および上記図８を用いて説明した工程と同様にして、フィン形状の第１半導体層８の延在方向の端部においてチャネル層３を除去することで、第１半導体層８の側壁部を露出させる。その後、上記図９を用いて説明した工程と同様にして、ＳｉＧｅよりなる第１半導体層８をウェットエッチングにより除去する。これにより、アーチ形状のチャネル層３を形成する。特に、上記図１９以降で説明した工程では、第１半導体層８の頂上部に第２半導体層１３を配置している分、チャネル側壁部３ａの膜厚よりもチャネル桟部３ｂの膜厚の方が厚くなる。
次に、図２２に示すように、上記図１０を用いて説明した工程と同様にして、アーチ形状のチャネル層３の内側を覆うように、バックゲート絶縁膜ＩＧ２を形成する。続いて、上記図１１を用いて説明した工程と同様にして、アーチ形状のチャネル層３の外側を覆うように、フロントゲート絶縁膜ＩＧ１を形成する。
次に、図２３に示すように、上記図１２〜上記図１３を用いて説明した工程と同様にして、フロントゲート電極ＥＧ１、バックゲート電極ＥＧ２、ソース層４ａ、ドレイン層４ｂ、金属シリサイド層７、層間絶縁膜ＩＬ、および、コンタクトプラグ６などを形成する。以上のようにして、上記図１８を用いて説明した効果を有する構造のチャネル層３を備えたＦＩＮＦＥＴＱ２を形成することができる。
（実施の形態２）
図２４には、本実施の形態２の半導体装置が有するＦＩＮＦＥＴＱ３の要部断面図を示している。図示した領域は上記実施の形態１のＦＩＮＦＥＴＱ１において上記図２に示した領域に該当し、その要部平面図は上記図１と同様であるとしてここでは図示しない。図２４に示すＦＩＮＦＥＴＱ３は、構造上、以下の点を除いて上記図１および上記図２を用いて説明したＦＩＮＦＥＴＱ１と同様であり、それぞれの構成要素を有することで生じ得る効果に関しても、上述の効果と同様である。
図２４には、本実施の形態２の半導体装置が有するＦＩＮＦＥＴＱ３の要部断面図を示している。図示した領域は上記実施の形態１のＦＩＮＦＥＴＱ１において上記図２に示した領域に該当し、その要部平面図は上記図１と同様であるとしてここでは図示しない。図２４に示すＦＩＮＦＥＴＱ３は、構造上、以下の点を除いて上記図１および上記図２を用いて説明したＦＩＮＦＥＴＱ１と同様であり、それぞれの構成要素を有することで生じ得る効果に関しても、上述の効果と同様である。
本実施の形態２の半導体装置が有するＦＩＮＦＥＴＱ３は、シリコン基板１上に形成されている。そして、シリコン基板１とバックゲート電極ＥＧ２との間には、バックゲート絶縁膜ＩＧ２が形成され、互いに絶縁された状態となっている。上記図１および上記図２で説明したように、このバックゲート絶縁膜ＩＧ２は酸化シリコンを主体とする絶縁膜であり、アーチ形状のチャネル層３とバックゲート電極ＥＧ２との間にも配置されており、これらを互いに絶縁する部材でもある。そして、本実施の形態２のＦＩＮＦＥＴＱ３では、このバックゲート絶縁膜ＩＧ２が、チャネル層３とバックゲート電極ＥＧ２との間から、シリコン基板１とバックゲート電極ＥＧ２との間に渡って一体的に形成された構造となっている。このようにして、バックゲート電極ＥＧ２とシリコン基板１とは、バックゲート絶縁膜ＩＧ２によって絶縁されている。
また、バックゲート絶縁膜ＩＧ２で絶縁されていない部分のバックゲート電極ＥＧ２や、本実施の形態２のＦＩＮＦＥＴＱ３を構成する導電体であるチャネル層３、フロントゲート電極ＥＧ１、ソース層４ａ、ドレイン層４ｂおよび金属シリサイド層７などと、シリコン基板１とは、ＳＴＩ（Shallow Trench Isolation）構造のＳＴＩ分離部１４によって互いに絶縁されている。ＳＴＩ分離部１４は、シリコン基板１の主面に形成された浅い溝部１５に酸化シリコンを主体とした絶縁膜を埋め込んだ形状の分離部である。
以上のように、本実施の形態２のＦＩＮＦＥＴＱ３は、チャネル層３をアーチ形状とし、その外側にフロントゲート電極ＥＧ１、内側にバックゲート電極ＥＧ２を備えるなど、上記実施の形態１のＦＩＮＦＥＴＱ１，Ｑ２と同様の基本構造を有する。従って、本実施の形態２のＦＩＮＦＥＴＱ３も、上記実施の形態１のＦＩＮＦＥＴＱ１，Ｑ２と同様に、ＦＩＮＦＥＴを備えた半導体装置の特性をより向上させることができるという効果を有する。
また、上記実施の形態１の半導体装置では、ＳＧＯＩ基板またはＳＯＩ基板上にＦＩＮＦＥＴＱ１，Ｑ２を形成した構造を説明した。これに対し、本実施の形態２の半導体装置では、上述のような絶縁分離の構造を適用することで、シリコン基板１の直上にＦＩＮＦＥＴＱ３を配置することができる。即ち、上記のように効果的なＦＩＮＦＥＴを、ＳＧＯＩ基板やＳＯＩ基板のみならず、シリコン基板１上にも構成することができる。このシリコン基板１は、埋め込み絶縁層を備えるＳＧＯＩ基板やＳＯＩ基板と比較して安価に準備することができる。従って、本実施の形態２のＦＩＮＦＥＴＱ３によって、製造コストを抑え、生産性を向上させることができる。一方、ＳＧＯＩ基板やＳＯＩ基板では、ＦＩＮＦＥＴの下が全て絶縁層であるため、基板へのリークなどを懸念する必要が無く、より高性能化することができる。この観点では、上記実施の形態１のような構造のＦＩＮＦＥＴＱ１，Ｑ２とする方が、より好ましい。
次に、本実施の形態２のＦＩＮＦＥＴＱ２を備えた半導体装置の製造方法を、図２５〜図２９を用いて説明する。図２５〜図２９は、上記図２４に対応する領域の製造工程中における要部断面図である。なお、以下で説明する工程によって形成される部材のうち、上記図２４を用いて説明した部材と同じ符号を付しているものは、特筆しない限り、その膜厚や材料などの性質が同様であるとする。また、以下で説明する工程以外の工程は、上記図３〜図１７を用いて説明した半導体装置の製造方法と同様であり、その工程を有することの効果も同様である。
まず、図２５に示すように、シリコン基板１上にＳｉＧｅを主体とする第１半導体層８を、エピタキシャル成長法などによって形成する。本実施の形態２の製造方法では、第１半導体層８は単結晶のシリコン基板１上に配置されていればよく、エピタキシャル成長によって形成することができる。
次に、図２６に示すように、ＣＶＤ法などによってキャップ窒化膜１６を形成する。その後、上記図４においてキャップ酸化膜９をパターニングしたのと同様に、キャップ窒化膜１６をパターニングする。続いて、このキャップ窒化膜１６をエッチングマスクとして第１半導体層８をフィン形状にパターニングする。そして、本実施の形態２の製造方法では、キャップ酸化膜９をエッチングマスクとして、更に、シリコン基板１にもドライエッチングを施す。これにより、フィン形状の第１半導体層８の側方下部のシリコン基板１の主面に溝部１５を形成する。
次に、図２７に示すように、溝部１５を含むシリコン基板１の主面を覆うようにして、酸化シリコン膜１７を堆積する。続いて、ＣＭＰ法などにより酸化シリコン膜１７を平坦化する。その後、キャップ窒化膜１６を除去し、ウェットエッチングなどによって酸化シリコン膜１７の高さを調整することで、溝部１５を酸化シリコン膜１７で埋め込んだ形状のＳＴＩ分離部１４を形成する。
このとき、フィン形状の第１半導体層８とシリコン基板１との境界部は、ＳＴＩ分離部１４の上面の高さと必ずしも一致していなくても良い。ただし、後の工程で形成されるチャネル層３とシリコン基板１とが近接して配置される可能性がある場合には、シリコン基板１にイオン注入を施すことで不純物濃度を高くしておくことが望ましい。
次に、図２８に示すように、上記図６を用いて説明した工程と同様にして、フィン形状の第１半導体層８を覆うようにして、単結晶シリコンからなるチャネル層３を形成する。ここでは、フィン形状の第１半導体層８の側方下部のシリコン基板１には、ＳＴＩ分離部１４が形成されているため、シリコン基板１に渡って単結晶シリコンが結晶成長されることはない。
次に、図２９に示すように、上記図７〜図９で説明した工程と同様にして第１半導体層８を除去することで、チャネル層３をアーチ形状に加工する。その後、上記図１０で説明した工程と同様にして、熱酸化法によってバックゲート絶縁膜ＩＧ２を形成する。ここで、本実施の形態２の製造方法では、前工程で第１半導体層８を除去した後、アーチ形状のチャネル層３の下方では、シリコン基板１が露出していることになる。従って、この状態で熱酸化を施した場合、シリコン基板１が露出した表面にも、バックゲート絶縁膜ＩＧ２が形成されることになる。これにより、上記図２４を用いて説明したように、バックゲート電極ＥＧ２とシリコン基板１との間にもバックゲート絶縁膜ＩＧ２が形成された構造を実現できる。
続く工程では、上記図１１〜上記図１７と同様の工程を施すことで、上記図２４に示した本実施の形態２のＦＩＮＦＥＴＱ３が完成する。以上のようにして、上述の効果を有する本実施の形態２のＦＩＮＦＥＴＱ３を備えた半導体装置を形成することができる。
（実施の形態３）
図３０には、本実施の形態３の半導体装置が有するＦＩＮＦＥＴＱ４の要部断面図を示している。図示した領域は上記実施の形態１のＦＩＮＦＥＴＱ１において上記図２に示した領域に該当し、その要部平面図は上記図１と同様であるとしてここでは図示しない。図３０に示すＦＩＮＦＥＴＱ４は、構造上、以下の点を除いて上記図１および上記図２を用いて説明したＦＩＮＦＥＴＱ１と同様であり、それぞれの構成要素を有することで生じ得る効果に関しても、上述の効果と同様である。
図３０には、本実施の形態３の半導体装置が有するＦＩＮＦＥＴＱ４の要部断面図を示している。図示した領域は上記実施の形態１のＦＩＮＦＥＴＱ１において上記図２に示した領域に該当し、その要部平面図は上記図１と同様であるとしてここでは図示しない。図３０に示すＦＩＮＦＥＴＱ４は、構造上、以下の点を除いて上記図１および上記図２を用いて説明したＦＩＮＦＥＴＱ１と同様であり、それぞれの構成要素を有することで生じ得る効果に関しても、上述の効果と同様である。
本実施の形態３の半導体装置が有するＦＩＮＦＥＴＱ４のチャネル層３は、シリコン基板１上において、並行平板形状に向かい合うようにして配置されている。これは、上記実施の形態１のＦＩＮＦＥＴＱ１において、アーチ形状のチャネル層３のうち、シリコン基板１の主面に交差する方向に配置された２つのチャネル側壁部３ａを持ち、シリコン基板１の主面に沿った方向に配置するチャネル桟部３ｂを持たない構造としても説明できる。
並行平板形状のチャネル層３のうち、互いに向かい合っていない外側の一部を覆うようにして、フロントゲート絶縁膜ＩＧ１が形成されている。そして、フロントゲート絶縁膜ＩＧ１を介してチャネル層３の外側を覆うようにして、フロントゲート電極ＥＧ１が形成されている。また、並行平板形状のチャネル層３のうち、互いに向かい合う内側を覆うようにして、バックゲート絶縁膜ＩＧ２が形成されている。そして、バックゲート絶縁膜ＩＧ２を介して互いに向かい合うチャネル層３の内側を埋め込むようにして、バックゲート電極ＥＧ２が形成されている。また、並行平板形状のチャネル層３の上部において、フロントゲート電極ＥＧ１とバックゲート電極ＥＧ２とが電気的に接続しないように、両者の間にはキャップ酸化膜９が配置されている。
また、キャップ酸化膜９が配置されることで、ソース層４ａまたはドレイン層４ｂをチャネル層３の上部で一体的に接続することが困難である場合、各ソース層４ａまたはドレイン層４ｂに対してコンタクトプラグ６を接続する必要がある。
以上のように、本実施の形態３のＦＩＮＦＥＴＱ４は、チャネル層３を並行平板型とし、その向かい合う外側にフロントゲート電極ＥＧ１、向かい合う内側にバックゲート電極ＥＧ２を配置している。これは、アーチ形状ではないものの、チャネル層３に反転層が形成される部分の面積を大きく損なうことなく、２つのゲート電極でチャネル層３への電界作用を制御できる構造であるという点で、上記実施の形態１のＦＩＮＦＥＴＱ１，Ｑ２と同様の基本構造を有する。従って、本実施の形態１のＦＩＮＦＥＴＱ１，Ｑ２と同様に、ＦＩＮＦＥＴを備えた半導体装置の特性をより向上させることができるという効果を有する。
また、上述のように、例えば上記実施の形態１のＦＩＮＦＥＴＱ１におけるアーチ形状のチャネル層３において、チャネル側壁部３ａとチャネル桟部３ｂとではキャリアのドリフト方向に見る結晶方位方向が異なり、これは、特性のばらつきを生じさせる一原因となり得る。そこで、本実施の形態３のＦＩＮＦＥＴＱ４のチャネル層３は、同様の結晶方位であるチャネル側壁部３ａからなり、結晶方位が異なるチャネル桟部３ｂを持たない。従って、より均一性に優れたＦＩＮＦＥＴ特性を実現することができる。結果として、ＦＩＮＦＥＴを備えた半導体装置の特性をより向上させることができる。ただし、電流量の増加（駆動能力の増加）をもたらし得るという観点からは、上記実施の形態１のＦＩＮＦＥＴＱ１のように、アーチ形状のチャネル層３の全側面をチャネルとして用いることができる構造とする方が、より好ましい。
次に、本実施の形態３のＦＩＮＦＥＴＱ４を備えた半導体装置の製造方法を、図３１〜図３５を用いて説明する。図３１〜図３５は、上記図３０に対応する領域の製造工程中における要部断面図である。なお、以下で説明する工程によって形成される部材のうち、上記図３０を用いて説明した部材と同じ符号を付しているものは、特筆しない限り、その膜厚や材料などの性質が同様であるとする。また、以下で説明する工程以外の工程は、上記図３〜図１７を用いて説明した半導体装置の製造方法と同様であり、その工程を有することの効果も同様である。
まず、図３１に示すように、上記図３および上記図４を用いて説明した工程と同様にして、パターニングしたキャップ酸化膜９をエッチングマスクとして第１半導体層８にエッチングを施す。これにより、キャップ酸化膜９に上面を覆われた、フィン形状の第１半導体層８を形成する。
次に、図３２に示すように、上記図５および上記図６を用いて説明した工程と同様にして、第１半導体層８に対して単結晶シリコンをエピタキシャル成長することで、チャネル層３を形成する。ここで、本実施の形態３の製造方法では、キャップ酸化膜９を除去せずに、第１半導体層８に対して単結晶シリコンをエピタキシャル成長する。即ち、フィン形状の第１半導体層８のうちのキャップ酸化膜９で覆われた上面には、単結晶シリコンのエピタキシャル成長が起こらず、チャネル層３は形成されない。そして、第１半導体層８が露出している側壁面にのみ単結晶シリコンのエピタキシャル成長が起こり、チャネル層３が形成される。これにより、チャネル側壁部３ａのみからなるチャネル層３が形成される。
次に、図３３に示すように、上記図７〜上記図９を用いて説明した工程と同様にして、パターニングしたキャップ窒化膜１０をエッチングマスクとして、ＳｉＧｅからなる第１半導体層８にエッチングを施し、選択的に除去する。その後、上記図１０を用いて説明した工程と同様にして熱酸化を施すことで、チャネル層３にバックゲート絶縁膜ＩＧ２を形成する。このとき、本実施の形態３の製造方法では、並行平板形状のチャネル層３が互いに向き合っていない外側はキャップ窒化膜１０によって覆われているため、互いに向かい合う内側のみ酸化され、バックゲート絶縁膜ＩＧ２が形成される。
次に、図３４に示すように、上記図１１を用いて説明した工程と同様にして、キャップ窒化膜１０を除去した後に熱酸化を施すことで、チャネル層３にフロントゲート絶縁膜ＩＧ１を形成する。このとき、本実施の形態３の製造方法では、並行平板形状のチャネル層３が互いに向き合う内側とその反対側の外側との両側面が酸化される。
次に、図３５に示すように、上記図１２を用いて説明した工程と同様にして、ゲート用導体膜１１を形成する。このとき、本実施の形態３の製造方法では、キャップ酸化膜１０と並行平板形状のチャネル層３とに囲まれた領域を埋め込むようにして、ゲート用導体膜１１を形成する。
続く工程では、上記図１３から上記図１７と同様の工程を施すことで、上記図３０に示した本実施の形態３のＦＩＮＦＥＴＱ４が完成する。以上のようにして形成した、並行平板形状のチャネル層３を有するＦＩＮＦＥＴＱ４を備えた本実施の形態３の半導体装置では、上述のように、より向上させることができるという効果を有する。ただし、チャネル層３を並行平板形状とするための工程数を削減することで、より生産性を向上させることができるという観点からは、アーチ形状のチャネル層３を有するＦＩＮＦＥＴＱ１を備えた上記実施の形態１の半導体装置の製造方法とする方が、より好ましい。
以上、本発明者らによってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
本発明は、ＦＩＮＦＥＴを備えた半導体装置に適用することができる。
１ シリコン基板（半導体基板）
２ 絶縁層
３ チャネル層
３ａ チャネル側壁部（側壁部）
３ｂ チャネル桟部（桟部）
４ａ ソース層
４ｂ ドレイン層
５ サイドウォールスペーサ
６ コンタクトプラグ
７ 金属シリサイド層
８ 第１半導体層
９，１２ キャップ酸化膜
１０，１６ キャップ窒化膜
１１ ゲート用導体膜
１３ 第２半導体層
１４ ＳＴＩ分離部
１５ 溝部
１７ 酸化シリコン膜
ＥＧ１ フロントゲート電極（第１ゲート電極）
ＥＧ２ バックゲート電極（第２ゲート電極）
ＩＧ１ フロントゲート絶縁膜（第１ゲート絶縁膜）
ＩＧ２ バックゲート絶縁膜（第２ゲート絶縁膜）
ＩＬ 層間絶縁膜
Ｑ１，Ｑ２，Ｑ３，Ｑ４ ＦＩＮＦＥＴ
２ 絶縁層
３ チャネル層
３ａ チャネル側壁部（側壁部）
３ｂ チャネル桟部（桟部）
４ａ ソース層
４ｂ ドレイン層
５ サイドウォールスペーサ
６ コンタクトプラグ
７ 金属シリサイド層
８ 第１半導体層
９，１２ キャップ酸化膜
１０，１６ キャップ窒化膜
１１ ゲート用導体膜
１３ 第２半導体層
１４ ＳＴＩ分離部
１５ 溝部
１７ 酸化シリコン膜
ＥＧ１ フロントゲート電極（第１ゲート電極）
ＥＧ２ バックゲート電極（第２ゲート電極）
ＩＧ１ フロントゲート絶縁膜（第１ゲート絶縁膜）
ＩＧ２ バックゲート絶縁膜（第２ゲート絶縁膜）
ＩＬ 層間絶縁膜
Ｑ１，Ｑ２，Ｑ３，Ｑ４ ＦＩＮＦＥＴ
Claims (18)
- 半導体基板に形成されたＦＩＮＦＥＴを有する半導体装置であって、
前記ＦＩＮＦＥＴは、
前記半導体基板上にアーチ形状に配置された単結晶シリコンを主体とする半導体からなるチャネル層と、
前記チャネル層の外側の一部を覆う第１ゲート絶縁膜と、
前記第１ゲート絶縁膜を介して前記チャネル層を覆う第１ゲート電極と、
前記チャネル層の内側を覆う第２ゲート絶縁膜と、
前記第２ゲート絶縁膜を介して前記チャネル層の内部を埋め込む第２ゲート電極とを有し、
前記チャネル層は、前記半導体基板の主面に交差する方向に配置された側壁部と、前記主面に沿う方向において２つの前記側壁部間をそれらの頂上で互いに接続するようにして配置された桟部とを有するような、前記アーチ形状であり、
前記アーチ形状の前記チャネル層の内部に配置された前記第２ゲート電極は、前記第１ゲート電極をくぐるようにして配置されていることを特徴とする半導体装置。 - 請求項１記載の半導体装置において、
前記半導体基板の主面を平面的に見て、前記第１ゲート電極と前記第２ゲート電極とは、互いに交差するようにして配置されていることを特徴とする半導体装置。 - 請求項２記載の半導体装置において、
前記ＦＩＮＦＥＴは、更に、
前記チャネル層における前記アーチ形状の外側を、前記チャネル層に接した状態で覆うようにして形成されたソース層とドレイン層とを有し、
前記ソース層と前記ドレイン層とは、前記第１ゲート電極とは絶縁された状態で、前記第１ゲート電極の側方に配置され、
前記第２ゲート電極は、前記アーチ形状の前記チャネル層の内部において、前記ソース層および前記ドレイン層をくぐるようにして配置されていることを特徴とする半導体装置。 - 請求項３記載の半導体装置において、
前記第２ゲート絶縁膜の膜厚は、前記第１ゲート絶縁膜の膜厚よりも厚いことを特徴とする半導体装置。 - 請求項４記載の半導体装置において、
前記アーチ形状の前記チャネル層の膜厚は、前記側壁部の膜厚よりも、前記桟部の膜厚の方が厚いことを特徴とする半導体装置。 - 請求項５記載の半導体装置において、
前記ＦＩＮＦＥＴは、前記半導体基板のうち、前記半導体基板の主面上に形成された絶縁層上に形成されていることを特徴とする半導体装置。 - 請求項５記載の半導体装置において、
前記第２ゲート絶縁膜は、前記第２ゲート電極と前記半導体基板との間にも配置され、
前記半導体基板と、前記チャネル層、前記第１ゲート電極、前記ソース層および前記ドレイン層との間にはＳＴＩ分離部が形成され、
前記半導体基板と、前記チャネル層、前記第１ゲート電極、前記第２ゲート電極、前記ソース層および前記ドレイン層とは、前記第２ゲート絶縁膜または前記ＳＴＩ分離部によって絶縁分離されていることを特徴とする半導体装置。 - 半導体基板に形成されたＦＩＮＦＥＴを有する半導体装置であって、
前記ＦＩＮＦＥＴは、
前記半導体基板上に並行平板形状に向かうようにして配置された単結晶シリコンを主体とする半導体からなるチャネル層と、
前記チャネル層において、互いに向かい合っていない外側の一部を覆うようにして形成された第１ゲート絶縁膜と、
前記第１ゲート絶縁膜を介して前記チャネル層を覆う第１ゲート電極と、
前記チャネル層において、互いに向かい合う内側を覆う第２ゲート絶縁膜と、
前記第２ゲート絶縁膜を介して、互いに向かい合う前記チャネル層の内側を埋め込むようにして形成され、バックゲートとして機能する第２ゲート電極と、
を有し、
前記チャネル層は、前記半導体基板の主面に交差する方向に配置された２つの側壁部を有するような、並行平板形状であり、
前記第２ゲート電極は、前記第１ゲート電極をくぐるようにして配置され、
前記半導体装置は、
前記第２ゲート電極と電気的に接続されたコンタクトプラグと、
前記コンタクトプラグを介して、前記第２ゲート電極に通電する機構と、
を有することを特徴とする半導体装置。 - 請求項８記載の半導体装置において、
前記第１ゲート絶縁膜と前記第２ゲート絶縁膜とは、同じ材料から形成されていることを特徴とする半導体装置。 - 請求項９記載の半導体装置において、
前記第２ゲート絶縁膜の膜厚は、前記第１ゲート絶縁膜の膜厚よりも厚いことを特徴とする半導体装置。 - 半導体基板上にＦＩＮＦＥＴを形成する工程を有する半導体装置の製造方法であって、
前記ＦＩＮＦＥＴを形成する工程は、
（ａ）最上層にシリコンゲルマニウムからなる第１半導体層を有する前記半導体基板を準備する工程と、
（ｂ）前記第１半導体層をフィン形状に加工する工程と、
（ｃ）前記フィン形状の前記第１半導体層を覆うようにして、チャネル層を形成する工程と、
（ｄ）前記チャネル層に覆われた前記第１半導体層を除去する工程と、
（ｅ）前記チャネル層の外側の一部を覆うようにして第１ゲート絶縁膜を形成する工程と、
（ｆ）前記第１ゲート絶縁膜を介して前記チャネル層を覆うようにして第１ゲート電極を形成する工程と、
（ｇ）前記チャネル層の内側を覆うようにして第２ゲート絶縁膜を形成する工程と、
（ｈ）前記第２ゲート絶縁膜を介して前記チャネル層の内部を埋め込むようにして第２ゲート電極を形成する工程とを有し、
前記（ｄ）工程によって、前記チャネル層は、前記半導体基板の主面に交差する方向に配置された側壁部と、前記主面に沿う方向において２つの前記側壁部間をそれらの頂上で互いに接続するようにして配置された桟部とを有するようなアーチ形状となるように加工し、
前記（ｆ）〜前記（ｈ）工程によって、前記第２ゲート電極は、前記チャネル層の前記アーチ形状の内部において、前記第１ゲート電極をくぐるようにして形成することを特徴とする半導体装置の製造方法。 - 請求項１１記載の半導体装置の製造方法において、
前記（ｃ）工程では、前記フィン形状の前記第１半導体層を覆うようにして、エピタキシャル成長法によって単結晶シリコンを結晶成長させることで、前記チャネル層を形成することを特徴とする半導体装置の製造方法。 - 請求項１２記載の半導体装置の製造方法において、
前記（ｆ）〜前記（ｈ）工程では、前記半導体基板の主面を平面的に見て、前記第１ゲート電極と前記第２ゲート電極とは、互いに交差するようにして形成することを特徴とする半導体装置の製造方法。 - 請求項１３記載の半導体装置の製造方法において、
前記ＦＩＮＦＥＴを形成する工程は、前記（ｈ）工程の後に、更に、
（ｉ）前記チャネル層における前記アーチ形状の外側に、前記チャネル層に接した状態で覆うようにして、ソース層とドレイン層とを形成する工程を有し、
前記（ｉ）工程では、前記ソース層と前記ドレイン層とは、前記第１ゲート電極とは絶縁された状態で、前記第１ゲート電極の側方に配置されるようにして形成し、
前記（ｈ）および（ｉ）工程によって、前記第２ゲート電極は、前記アーチ形状の前記チャネル層の内部において、前記ソース層および前記ドレイン層をくぐるようにして形成することを特徴とする半導体装置の製造方法。 - 請求項１４記載の半導体装置の製造方法において、
前記（ｅ）および前記（ｇ）工程では、前記第２ゲート絶縁膜の膜厚は、前記第１ゲート絶縁膜の膜厚よりも厚くなるようにして、前記第１ゲート絶縁膜および前記第２ゲート絶縁膜を形成することを特徴とする半導体装置の製造方法。 - 請求項１５記載の半導体装置の製造方法において、
前記（ｇ）工程は、前記（ｄ）工程後、前記（ｅ）工程前に施すことを特徴とする半導体装置の製造方法。 - 請求項１６記載の半導体装置の製造方法において、
前記ＦＩＮＦＥＴを形成する工程は、前記（ａ）工程の後であって前記（ｂ）工程の前に、更に、
（ｊ）前記第１半導体層を覆うようにして、前記単結晶シリコンからなる第２半導体層を形成する工程を有し、
前記（ｂ）工程では、前記第１半導体層とともに前記第２半導体層も加工することで、前記フィン形状の前記第１半導体層の頂上部を覆うようにして、前記第２半導体層を配置し、
前記（ｃ）工程では、前記フィン形状の前記第１半導体層の頂上部では、前記第２半導体層をも覆うようにして前記チャネル層を形成し、
前記アーチ形状の前記チャネル層の膜厚は、前記第２半導体層を配置した分、前記側壁部の膜厚よりも、前記桟部の膜厚の方が厚くなることを特徴とする半導体装置の製造方法。 - 請求項１７記載の半導体装置の製造方法において、
前記（ａ）工程では、最上層の前記第１半導体層の下層に絶縁層が配置された前記半導体基板を準備し、
前記ＦＩＮＦＥＴは、前記半導体基板のうち、前記絶縁層上に形成することを特徴とする半導体装置の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2009098072A JP5645368B2 (ja) | 2009-04-14 | 2009-04-14 | 半導体装置およびその製造方法 |
| US12/759,559 US8350328B2 (en) | 2009-04-14 | 2010-04-13 | Semiconductor device and method of manufacturing the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2009098072A JP5645368B2 (ja) | 2009-04-14 | 2009-04-14 | 半導体装置およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2010251459A JP2010251459A (ja) | 2010-11-04 |
| JP5645368B2 true JP5645368B2 (ja) | 2014-12-24 |
Family
ID=42933693
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2009098072A Expired - Fee Related JP5645368B2 (ja) | 2009-04-14 | 2009-04-14 | 半導体装置およびその製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US8350328B2 (ja) |
| JP (1) | JP5645368B2 (ja) |
Families Citing this family (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8361854B2 (en) * | 2011-03-21 | 2013-01-29 | United Microelectronics Corp. | Fin field-effect transistor structure and manufacturing process thereof |
| CN102856360B (zh) * | 2011-06-27 | 2015-09-16 | 中国科学院微电子研究所 | 一种半导体结构及其制造方法 |
| US9029863B2 (en) * | 2012-04-20 | 2015-05-12 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method for manufacturing the same |
| CN103985751B (zh) | 2013-02-08 | 2016-12-28 | 中国科学院微电子研究所 | 半导体设置及其制造方法 |
| CN103985753B (zh) * | 2013-02-08 | 2017-05-31 | 中国科学院微电子研究所 | 半导体器件及其制造方法 |
| CN103985750B (zh) * | 2013-02-08 | 2016-12-28 | 中国科学院微电子研究所 | 半导体器件及其制造方法 |
| JP6064665B2 (ja) * | 2013-02-20 | 2017-01-25 | 富士通セミコンダクター株式会社 | 半導体装置およびその製造方法 |
| CN104425601B (zh) * | 2013-08-30 | 2018-02-16 | 中国科学院微电子研究所 | 半导体器件及其制造方法 |
| US9502505B2 (en) | 2014-12-31 | 2016-11-22 | Stmicroelectronics, Inc. | Method and structure of making enhanced UTBB FDSOI devices |
| CN114300363A (zh) | 2015-09-16 | 2022-04-08 | 蓝枪半导体有限责任公司 | 半导体元件及其制作方法 |
| US9793407B2 (en) * | 2015-12-15 | 2017-10-17 | Taiwan Semiconductor Manufacturing Co., Ltd. | Fin field effect transistor |
| WO2019182597A1 (en) * | 2018-03-22 | 2019-09-26 | Intel Corporation | Thin film transistors having double gates |
Family Cites Families (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7355253B2 (en) * | 2003-08-22 | 2008-04-08 | International Business Machines Corporation | Strained-channel Fin field effect transistor (FET) with a uniform channel thickness and separate gates |
| US6888199B2 (en) * | 2003-10-07 | 2005-05-03 | International Business Machines Corporation | High-density split-gate FinFET |
| JP2005228781A (ja) * | 2004-02-10 | 2005-08-25 | Matsushita Electric Ind Co Ltd | 半導体装置およびその製造方法 |
| US7193279B2 (en) * | 2005-01-18 | 2007-03-20 | Intel Corporation | Non-planar MOS structure with a strained channel region |
| JP4367358B2 (ja) * | 2005-02-28 | 2009-11-18 | セイコーエプソン株式会社 | 半導体装置の製造方法 |
| EP1932171B1 (en) * | 2005-09-28 | 2011-11-16 | Nxp B.V. | Finfet-based non-volatile memory device |
| JP4635897B2 (ja) * | 2006-02-15 | 2011-02-23 | 株式会社東芝 | 半導体装置及びその製造方法 |
| JP2008010503A (ja) * | 2006-06-27 | 2008-01-17 | Toshiba Corp | 半導体記憶装置およびその製造方法 |
| US7902584B2 (en) * | 2007-04-16 | 2011-03-08 | Kabushiki Kaisha Toshiba | Semiconductor memory device and manufacturing method thereof |
| JP2008288567A (ja) * | 2007-04-16 | 2008-11-27 | Toshiba Corp | 半導体記憶装置およびその製造方法 |
| JP2008306172A (ja) * | 2007-05-10 | 2008-12-18 | Toshiba Corp | 半導体記憶装置とその製造方法 |
| JP2009038201A (ja) * | 2007-08-01 | 2009-02-19 | Elpida Memory Inc | 半導体装置および半導体装置の製造方法 |
| JP2009212369A (ja) * | 2008-03-05 | 2009-09-17 | Elpida Memory Inc | 半導体装置及び半導体装置の製造方法並びにデータ処理システム |
-
2009
- 2009-04-14 JP JP2009098072A patent/JP5645368B2/ja not_active Expired - Fee Related
-
2010
- 2010-04-13 US US12/759,559 patent/US8350328B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US20100258871A1 (en) | 2010-10-14 |
| JP2010251459A (ja) | 2010-11-04 |
| US8350328B2 (en) | 2013-01-08 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
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|
| A131 | Notification of reasons for refusal |
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|
| A977 | Report on retrieval |
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|
| A521 | Written amendment |
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|
| A131 | Notification of reasons for refusal |
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|
| A521 | Written amendment |
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|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20141007 |
|
| A61 | First payment of annual fees (during grant procedure) |
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|
| R150 | Certificate of patent or registration of utility model |
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|
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