JP5624699B1 - 電子部品パッケージおよびその製造方法 - Google Patents

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Abstract

電子部品パッケージを製造するための方法は、（ｉ）電子部品の電極が封止樹脂層の表面から露出するように電子部品が封止樹脂層に埋設されたパッケージ前駆体を形成する工程、（ｉｉ）電子部品の電極の露出面と接合するように第１金属めっき層を形成する工程、（ｉｉｉ）第１金属めっき層に対して離隔した状態で金属箔を対向配置する工程、ならびに、（ｉｖ）第２金属めっき層を形成する工程を含んで成る。工程（ｉｖ）では、第１金属めっき層および金属箔に挟まれた間隙部が満たされるように第２金属めっき層を形成し、それによって、金属箔と第１金属めっき層と第２金属めっき層とを一体化させる。

Description

本発明は、電子部品パッケージおよびその製造方法に関する。より詳細には、本発明は電子部品を備えたパッケージ品およびその製造方法に関する。
電子機器の進展に伴い、エレクトロニクス分野では様々な実装技術が開発されている。例示すると、ＩＣやインダクタなどの電子部品の実装技術（パッケージング技術）として、回路基板やリードフレームを用いた実装技術が存在する。つまり、一般的な電子部品のパッケージ形態としては「回路基板を用いたパッケージ」および「リードフレームを用いたパッケージ」などが存在する。
「回路基板を用いたパッケージ」（図１６（ａ）参照）は、回路基板上に電子部品が実装された形態を有している。かかるパッケージの種類としては「ワイヤボンディング型（Ｗ／Ｂ型）」と「フリップチップ型（Ｆ／Ｃ型）」とが一般に存在する。「リードフレーム・タイプ」（図１６（ｂ）参照）は、リードやダイパッドなどから成るリードフレームを含んだ形態を有している。リードフレーム・タイプのパッケージ、回路基板を用いたパッケージともに、各種の電子部品がはんだ付けなどでボンディングされている。
米国特許第７９２７９２２号公報 米国特許第７２０２１０７号公報 特表２００８−５２２３９６号公報
しかしながら、従来の技術においては、放熱特性および高密度実装における接続信頼性の点で十分ではないという問題がある。
本発明は、かかる点に鑑みてなされてものであり、放熱特性および高密度実装における接続信頼性の向上を実現する電子部品パッケージおよびその製造方法を提供することを目的とする。
上記目的を達成するために、本発明の一態様に係る電子部品パッケージの製造方法は、
（ｉ）電子部品の電極が封止樹脂層の表面から露出するように電子部品が封止樹脂層に埋設されたパッケージ前駆体を形成する工程、
（ｉｉ）電子部品の電極の露出面と接合するように第１金属めっき層を形成する工程、
（ｉｉｉ）第１金属めっき層に対して離隔した状態で金属箔を対向配置する工程、ならびに
（ｉｖ）第２金属めっき層を形成する工程
を含んで成り、
工程（ｉｖ）では、第１金属めっき層および金属箔に挟まれた間隙部が満たされるように第２金属めっき層を形成し、それによって、金属箔と第１金属めっき層と第２金属めっき層とを一体化させることを特徴とする。
また、本発明の一態様に係る電子部品パッケージは、
封止樹脂層、
封止樹脂層に埋設された電子部品、
電子部品の電極に接合されている金属配線層
を有して成り、
金属配線層が、電子部品の電極に直接的に接合された第１金属めっき層、第１金属めっき層に直接的に接合された第２金属めっき層、および、第２金属めっき層に直接的に接合された金属箔から構成されており、
第１金属めっき層と金属箔との間に第２金属めっき層が少なくとも位置付けられていることを特徴とする。
本発明の電子部品パッケージによれば、電子部品に、直接、金属めっき層を形成することにより、放熱特性および高密度実装における接続信頼性の向上を実現することができる。
図１は本発明の電子部品パッケージの製造方法を模式的に示した工程断面図である。 図２は本発明の電子部品パッケージの製造方法を模式的に示した工程断面図である。 図３はスペーサ手段を用いる態様を模式的に表した断面図である。 図４は本発明の電子部品パッケージの製造方法（第１実施形態）を模式的に示した工程断面図である。 図５は貫通部の態様を模式的に表した金属箔の平面図である。 図６は貫通部の開口サイズに違いに起因しためっき成長高さについての態様を模式的に示した工程断面図である。 図７は本発明の電子部品パッケージの製造方法（第２実施形態）を模式的に示した工程断面図である。 図８は本発明の電子部品パッケージの製造方法（第２実施形態）を模式的に示した工程断面図である。 図９は接着層を用いる態様を模式的に表した断面図（第３実施形態）である。 図１０は本発明の電子部品パッケージの製造方法（第４実施形態）を模式的に示した工程断面図である。 図１１は本発明の電子部品パッケージの構成を模式的に示す断面図である。 図１２は本発明の電子部品パッケージの構成（スペーサ手段含むパッケージ）を模式的に示す断面図である。 図１３は本発明の電子部品パッケージの構成（図１１および図１２とは別の実施形態のパッケージ）を模式的に示した断面図である。 図１４は本発明の電子部品パッケージの構成（図１１〜図１３とは別の実施形態のパッケージ）を模式的に示した断面図である。 図１５は本発明の電子部品パッケージ（発光素子パッケージ）の構成を模式的に示した断面図である。 図１６は従来技術の電子部品パッケージの構成態様を模式的に示した断面図である。
（本発明の基礎となった知見）
本発明者は、「背景技術」の欄において記載した従来のパッケージ技術に関し、以下の問題が生じることを見出した。
「回路基板を用いたパッケージ」（図１６（ａ）参照）は、高密度実装を実現できるものの、回路基板を用いているので放熱性の点では課題を残している。また、基板コスト自体も無視できず、コスト的には必ずしも満足のいくものとはいえない。更に、そもそもワイヤーボンディグやフリップチップ実装を行うためのコストも無視できず、更なるコスト低減が望まれている（例えば、フリップチップ実装では高価なマウンターが必要である）。
「リードフレーム・タイプ」（図１６（ｂ）参照）は、リードフレームが微細な加工が困難であるため、高密度な実装には向かない。更に両タイプともに、はんだ付けがなされているので、全体を樹脂で封止した場合、いわゆる“はんだフラッシュ”の問題が懸念され、接続信頼性の点では必ずしも満足のいくものとはいえない。つまり、モジュール実装はんだ付けにおける加熱に際して、パッケージ内の部品接合に用いられているはんだ材料が、再溶融してしまい、微細な隙間に浸み出たり（フラッシュ）、短絡を起こしたりする虞がある。
本発明はかかる事情に鑑みて為されたものである。即ち、本発明の主たる目的は、好適な放熱特性および高密度実装における接続信頼性の向上を実現することである。
このため、本願発明者らは、従来技術の延長線上で対応するのではなく、新たな方向で対処することによって上記目的の達成を試みた。その結果、上記目的が達成された電子部品パッケージおよびその製造方法の発明に至った。具体的には、本発明の一態様では、電子部品パッケージを製造するための方法であって、
（ｉ）電子部品の電極が封止樹脂層の表面から露出するように電子部品が封止樹脂層に埋設されたパッケージ前駆体を形成する工程、
（ｉｉ）電子部品の電極の露出面と接合するように第１金属めっき層を形成する工程、
（ｉｉｉ）第１金属めっき層に対して離隔した状態で金属箔を対向配置する工程、ならびに
（ｉｖ）第２金属めっき層を形成する工程
を含んで成り、
工程（ｉｖ）では、第１金属めっき層および金属箔に挟まれた間隙部が満たされるように第２金属めっき層を形成し、それによって、金属箔と第１金属めっき層と第２金属めっき層とを一体化させることを特徴とする、電子部品パッケージの製造方法が提供される。
かかる本発明の一態様に係る電子部品パッケージの製造方法の特徴の１つは、第１金属めっき層および金属箔に挟まれた間隙部が満たされるように第２金属めっき層を形成し、それによって、金属箔と第１金属めっき層と第２金属めっき層との一体化部材を形成することである。
また、本発明の一態様では、上記製造方法によって得られる電子部品パッケージも提供される。かかる電子部品パッケージは、
封止樹脂層、
封止樹脂層に埋設された電子部品、
電子部品の電極に接合されている金属配線層
を有して成り、
金属配線層が、電子部品の電極に直接的に接合された第１金属めっき層、第１金属めっき層に直接的に接合された第２金属めっき層、および、第２金属めっき層に直接的に接合された金属箔から構成されており、
第１金属めっき層と金属箔との間に第２金属めっき層が少なくとも位置付けられていることを特徴とする。
本発明の一態様に係る電子部品パッケージの特徴の１つは、金属配線層が「電子部品の電極に直接的に接合された第１金属めっき層」、「第１金属めっき層に直接的に接合された第２金属めっき層」および「第２金属めっき層に直接的に接合された金属箔」と３つの金属層から構成されていると共に、第１金属めっき層と金属箔との間に第２金属めっき層が少なくとも位置付けられていることである。
上述したように本発明の一態様に従えば、望ましい放熱特性および接続信頼性を達成できると共に、低廉な実装コストのパッケージングが実現される。
“放熱特性”についていえば、本発明の一態様ではワイヤボンディングやバンプを介した実装が為されておらず（即ち、パッケージがワイヤボンディングレス・バンプレスとなっており）、金属配線層を介して効率よく放熱されるようになっている。特に、本発明の一態様における金属配線層は、金属箔が含まれているので、より厚く設けることが容易であり、放熱特性を特に高くすることができる。つまり、金属配線層を構成する第１金属めっき層、第２金属めっき層および金属箔は熱伝導性の高い銅などの材質から形成でき、かつ、“厚みの大きい金属配線層”として設けることができるので、それを介して効率よく熱を外部へと逃がすことができる。
また、本発明の一態様では“はんだ付け”を行わずにパッケージングを達成しており、即ち“はんだ材料”を用いないパッケージが実現されている。それゆえ、“はんだフラッシュ”なる不都合は回避されており、その点で“接続信頼性”の向上を図ることができる。
更には、本発明の一態様に係るパッケージは“基板レス構造”となっている。“基板レス”ゆえ、基板を用いていないので、その分だけ低コスト製造に寄与する。また、ワイヤボンディングやフリップチップ実装などと比べて簡易なプロセスでパッケージングできるので、その点でも低コスト化を図ることができる。さらに、“厚みの大きい金属箔”を利用することで、“厚みの大きい金属配線層”を短時間で形成でき、その点でも低コスト化を図ることができる。
以下にて、本発明の一態様に係る電子部品パッケージおよびその製造方法を詳細に説明する。尚、図面に示す各種の要素は、本発明の理解のために模式的に示したにすぎず、寸法比や外観などは実物と異なり得ることに留意されたい。
［本発明の製造方法］
本発明の一態様に係る電子部品パッケージの製造方法について説明する。図１（ａ）〜（ｈ）および図２（ａ）〜（ｃ）に本発明の一態様に係る製造方法に関連したプロセスを模式的に示している。
本発明の一態様に係る製造方法では、まず工程（ｉ）として、パッケージ前駆体の形成工程を実施する。かかるパッケージ前駆体の形成は、粘着性キャリアに貼り付けられるように電子部品を粘着性キャリアに配置する工程と、電子部品を覆うように粘着性キャリア上に封止樹脂層を形成する工程、ならびに、封止樹脂層から粘着性キャリアを剥離して封止樹脂層の表面から電子部品の電極を露出させる工程を含んで成ることが好ましい。
具体的に説明すると、まず図１（ａ）および図１（ｂ）に示すように、粘着性キャリア２０上に少なくとも１種類の電子部品３０を配置する。つまり、粘着性キャリア２０に対して電子部品３０を実装する。かかる電子部品３０の配置は、その電極部分３５が粘着性キャリア２０と接するように行うことが好ましい。これによって、後刻の剥離操作において電子部品３０の電極３５を好適に露出させることができる。
電子部品３０は、エレクトロニクス実装分野で用いられる回路部品・回路素子であれば、いずれの種類のものを用いてよい。あくまでも例示にすぎないが、かかる電子部品の種類としては、ＩＣ（例えばコントロールＩＣ）、インダクタ、半導体素子（例えば、ＭＯＳ（金属酸化物半導体））、コンデンサ、パワー素子、発光素子（例えばＬＥＤ）、チップ抵抗、チップコンデンサ、チップバリスタ、チップサーミスタ、その他チップ状の積層フィルター、接続端子などを挙げることができる。
粘着性キャリア２０は、例えば、基板と粘着層とから構成されたキャリアシートであってよい。つまり、図１（ａ）に示すように、支持基材２４上に粘着層２６が設けられた２層構造のキャリアシートを用いてよい。後刻で好適な離型処理を行う点でいえば、支持基材２４は可撓性を有していることが好ましい。
支持基材２４としては、後刻に行われる“電子部品の配置”や“封止樹脂層の形成”などのプロセスに支障をきたすものでなければ、いずれのシート状部材であってもよい。例えば、支持基材２４の材質は、樹脂、金属および／またはセラミックなどであってよい。支持基材２４の樹脂としては、例えば、ポリエチレンテレフタレート、ポリエチレンナフタレート等のポリエステル樹脂、ポリメタクリル酸メチルなどのアクリル樹脂、ポリシクロオレフィン樹脂、ポリカーボネートなどを挙げることができる。支持基材２４の金属としては、例えば、鉄、銅、アルミニウムもしくはそれらの合金などを挙げることができる（１つ例示すると、ＳＵＳなどのステンレス材であってよい）。支持基材２４のセラミックスとしては、例えば、アパタイト、アルミナ、シリカ、炭化ケイ素、窒化ケイ素、炭化ホウ素等を挙げることができる。支持基材自体の厚さは、“シート状”ゆえ、好ましくは０．１ｍｍ〜２．０ｍｍ、より好ましくは０．２ｍｍ〜１．０ｍｍ（例えば、約１．０ｍｍ）である。
一方、粘着層２６は、電子部品に対して粘着性を有するものであれば特に制限はない。例えば、粘着層自体は、アクリル樹脂系接着剤、ウレタン樹脂系接着剤、シリコーン樹脂系粘着剤およびエポキシ樹脂系接着剤から成る群から選択される少なくとも１種以上の接着性材料を含んで成るものであってよい。粘着層２６の厚さは、好ましくは２μｍ〜５０μｍ、より好ましくは５μｍ〜２０μｍ（例えば１０μｍ）である。尚、粘着層２６としては、粘着両面テープを用いてもよい（例えばＰＥＴフィルムなどの樹脂薄層の両主面に対して接着剤層が形成されたテープを用いてもよい）。
粘着性キャリア２０上への電子部品３０の配置に引き続いて、図１（ｃ）に示すように、電子部品３０を覆うように粘着性キャリア２０上に封止樹脂層４０を形成し、電子部品封止体を得る。封止樹脂層４０は、樹脂原料をスピンコート法やドクターブレード法などにより粘着性キャリア２０の粘着面に塗布した後で熱処理や光照射などに付すことによって設けることができる（即ち、塗布した樹脂原料を熱硬化または光硬化させることによって封止樹脂層４０を設けることができる）。あるいは、別法にて粘着性キャリア２０の粘着面に対して樹脂フィルムなどを貼り合わせることによって封止樹脂層４０を設けてもよい。さらには、未硬化状態の粉体状もしくは液状の封止樹脂を金型に充填し、加熱硬化により封止樹脂層４０を設けることができる。
封止樹脂層４０の材質は、絶縁性を供するものであればいずれの種類の材質であってもよく、例えば、エポキシ系樹脂やシリコーン系樹脂などであってよい。封止樹脂層４０の厚さは、好ましくは０．５ｍｍ〜５．０ｍｍ程度、より好ましくは１．２ｍｍ〜１．８ｍｍ程度である。
封止樹脂層の形成に引き続いて、図１（ｄ）に示すように、電子部品封止体から粘着性キャリア２０を剥離する。これによって、封止樹脂層４０の表面から電子部品３０の電極３５を露出させ、パッケージ前駆体１００’を得る。
このようにしてパッケージ前駆体１００’を得た後、工程（ｉｉ）を実施する。つまり、図１（ｅ）に示すように、電子部品の電極の露出面と接合するように第１金属めっき層５０'を形成する。好ましくは、電極面が露出する封止樹脂層の主面に対して乾式めっき法を実施し、第１金属めっき層５０'として「電子部品の電極露出面と接合する乾式めっき層」を形成する。
乾式めっき法は、真空めっき法（ＰＶＤ法）と化学気相めっき法（ＣＶＤ法）とを含んでおり、真空めっき法（ＰＶＤ法）が更にスパッタリング、真空蒸着およびイオンプレーディングなどを含んで成る。例えば、乾式めっき法としてスパッタリングを実施し、それによって、電子部品の電極露出面と接合する第１金属めっき層５０'を形成してよい。
第１金属めっき層５０'は、例えば、Ｔｉ（チタン）、Ｃｒ（クロム）、Ｎｉ（ニッケル）、Ｃｕ（銅）、およびＡｌ（アルミニウム）から成る群から選択される少なくとも１種類の金属材料を含んでいることが好ましい。
乾式めっき法によって形成される第１金属めっき層５０'、即ち、乾式めっき層の厚さは比較的薄く、例えば好ましくは５０ｎｍ〜５０μｍ、より好ましくは、１００ｎｍ〜５μｍの厚さ（例えば、約１５０ｎｍ）である。
尚、あくまでも一例にすぎないが、第１金属めっき層５０'は、単一層として形成することに限らず、複数の層として形成してもよい。例えば、スパッタリングによりＴｉ薄膜層とＣｕ薄膜層とを形成してよい（より具体的には、Ｔｉ薄膜層を形成した後にＣｕ薄膜層を形成してよい）。
工程（ｉｉ）に引き続いて工程（ｉｉｉ）を実施する。つまり、図１（ｆ）に示すように、第１金属めっき層５０'に対して離隔した状態で金属箔５５を対向配置する。
金属箔５５の対向配置に際しては、図３（ａ）に示されるようなスペーサ手段６０を利用してもよい。つまり、第１金属めっき層５０'と金属箔５５との間にスペーサ手段６０を局所的に介在させることによって、金属箔５５を第１金属めっき層５０'に離隔して対向配置させることができる。
尚、スペーサ手段６０は、図３（ａ）に示すように第１金属めっき層５０'および金属箔５５とは別個の部材であってもよいし、あるいは、図３（ｂ）および３（ｃ）に示すように、第１金属めっき層５０'または金属箔５５と一体化したものであってもよい。第１金属めっき層５０'および金属箔５５とは別部材となるスペーサ手段６０においては、金属箔５５の対向配置に先立って、スペーサ手段６０を第１金属めっき層５０'上に配置しておくことが好ましい。特に、後刻に行う第２金属めっき層形成の観点から、電子部品の電極とは重ならない領域（例えば、パッケージ前駆体１００’の周縁領域）にスペーサ手段６０を配置することが好ましい。別部材となるスペーサ手段６０は、金属箔５５の離隔配置（第１金属めっき層に対する離隔配置）に供するものであれば、いずれの材料から成るものであってよく（例えば、金属材料から成るものであってよいし、あるいは樹脂材料から成るものであってもよい）、また、いずれのサイズを有するものであってもよい。一方、第１金属めっき層５０'または金属箔５５と一体化したスペーサ手段６０では、図３（ｂ）および３（ｃ）に示すような形態の第１金属めっき層５０および金属箔５５を用いることが好ましい。つまり、「局所的な突起部６０’を少なくとも１つ備えた第１金属めっき層５０'」または「局所的な突起部６０’を少なくとも１つ備えた金属箔５５」を用いればよい。このような突起部６０’は、例えばパターニング処理や導電ペーストの印刷、パンチング加工によって形成できる。また、突起部６０’の形状は、特に制限はされず、円柱、円錐、多角形または角錐などのいずれでもよい。突起部６０’の幅寸法（たとえば、最大径寸法）は、好ましくは５０μｍ〜1ｍｍであり、また、突起部６０’の高さ寸法は好ましくは１００μｍ以下である。複数の突起部６０’は、ある程度の距離を空けて設けることが好ましく、例えば０．５ｍｍ〜１０ｍｍ間隔となっていてよい。
対向配置される金属箔５５は、その厚さが好ましくは９μｍ〜２０００μｍ、より好ましくは１８μｍ〜１０００μｍ、更に好ましくは２００μｍ〜５００μｍ（例えば、３００μｍ）である。また、金属箔５５の材質としては、Ｃｕ（銅）、Ｎｉ（ニッケル）および、Ａｌ（アルミニウム）から成る群から選択される少なくとも１種類の金属材料を含むことが望ましい（あくまでも例示にすぎないが、例えば金属箔５５として銅箔を用いてよい）。
工程（ｉｉｉ）に引き続いて工程（ｉｖ）を実施する。つまり、図１（ｇ）に示すように、第２金属めっき層５０''を形成する。図示されるように、第１金属めっき層５０'および金属箔５５に挟まれた間隙部が満たされるように第２金属めっき層５０''を形成し、それによって、金属箔５５と第１金属めっき層５０'と第２金属めっき層５０''とを相互に一体化させる。
好ましくは、湿式めっき法を実施し、それによって、第２金属めっき層５０''として「第１金属めっき層５０'と金属箔５５との間隙部を満たす湿式めっき層」を形成する。湿式めっき法としては、電気めっき法（例えば電解めっき）、化学めっき法または溶融めっき法などを実施してよい。
本発明の製造方法の特徴の１つは、「電子部品の電極露出面に対してダイレクトに金属層を形成する」といったプロセス的特徴を有していることである。具体的には、工程（ｉｉ）で乾式めっき法を実施して電子部品の電極露出面と接合する第１金属めっき層５０'を形成した後、工程（ｉｖ）で湿式めっき法を実施して第１金属めっき層５０'と接合する第２金属めっき層５０''を形成する。特に第２金属めっき層５０''は厚く設けることができる。このような工程では、乾式めっき法を実施するからこそ、後刻の湿式めっき法で厚くかつ密着力良くめっき層を形成できるといえる。
また、本発明の製造方法では、第１金属めっき層５０'と金属箔５５との間隙部を満たすように湿式めっき層の第２金属めっき層５０''を形成し、それによって、金属箔５５と第１金属めっき層５０'と第２金属めっき層５０''とを一体化させている。それゆえ、金属箔５５と第１金属めっき層５０'との間を接合させるために第２金属めっき層５０''の湿式めっき層を形成すると捉えることもできる。この点、本発明では金属箔５５を用いているので、その分厚くできるだけでなく、その接合に用いる第２金属めっき層５０''自体も湿式めっき層として厚く形成できるので、全体として「金属箔５５と第１金属めっき層５０'と第２金属めっき層５０''との一体化金属部材５０」を厚くできる。
工程（ｉｖ）の第２金属めっき層５０''は、第１金属めっき層５０'および金属箔５５の双方の表面からめっき成長することによって形成することが好ましい。つまり、第１金属めっき層５０'と金属箔５５との間隙部にて、第１金属めっき層５０'の表面を起点にして成長するように第２金属めっき層５０''を形成すると共に、金属箔５５の表面を起点としても成長するように第２金属めっき層５０''を形成することが好ましい（図８参照）。これにより、比較的厚く設けられる第２金属めっき層５０''の形成時間を効果的に減じることができる。
工程（ｉｖ）によって得られる「金属箔５５と第１金属めっき層５０'と第２金属めっき層５０''との一体化金属部材５０」は、パターニング処理に付すことが好ましい。具体的には、図１（ｇ）および１（ｈ）に示すように、一体化金属部材５０をパターニング処理することによって、金属配線層７０（配線回路）を形成することが好ましい。換言すれば、パターンニング処理によって所望の配線形成（例えば、取り出し電極を含む所望の配線パターン形成など）を行うことができる。かかるパターンニング処理自体は、エレクトロニクス実装分野で用いられている処理であれば特に制限はない。例えば、レジスト形成〜露光・現像〜エッチングなどを実施するフォトリソグラフィーを利用することによって所望のパターニング処理を実施してよい。なお、金属配線層には、電子部品の電極と接合された金属配線層の他に、電子部品の電極に接しない金属配線層が存在しても良いことは言うまでもない。封止樹脂面や電子部品の電極露出面以外から直接放熱させることができるからである。
パターンニング処理自体は、一体化金属部材５０に対して一括して施すことができるものの、個々の構成要素に対しても予め施しておいてもよい。具体的には、金属箔５５に対して予めパターンニング処理を行っておいてもよく、例えば金属めっき層との接合に先立って行ってよい。同様に、第１金属めっき層５０'に対して予めパターンニング処理を行っておいてもよく、例えば金属箔の対向配置に先立って行ってよい。このような予めのパターニング処理自体も、エレクトロニクス実装分野で用いられている処理であれば特に制限はなく、例えば、レジスト形成〜露光・現像〜エッチングなどを実施するフォトリソグラフィーを利用することによってパターニング処理してよい。尚、金属箔５５に対しては、パンチング加工（打ち抜き加工）などの機械的加工処理によってもパターニング処理を行うことができる。
金属配線層７０が得られた後においては、かかる金属配線層に対してレジスト層９０を形成することが好ましい。例えば、図２（ａ）に示すように、金属配線層７０を部分的に覆うように封止樹脂層の表面（粘着性キャリアの剥離によって露出した表面）上にてソルダーレジスト層９０を形成することが好ましい。かかるレジスト層９０の形成は、エレクトロニクス実装分野で一般に用いられているソルダーレジスト形成と同様であってよい。
かかる工程を経ることによって（例えば図２（ｂ）に示すようなダイシング処理なども付加的に経ることによって）、最終的には図２（ｃ）に示すような電子部品パッケージ１００を得ることができる。
本発明の製造方法は、種々の具体的な実施形態で実現することができる。以下それについて説明する。
（第１実施形態）
本発明においては、工程（ｉｉｉ）で用いる金属箔５５として、貫通部５５ａを少なくとも１つ備えた金属箔を用いてもよい（図４（ａ）参照）。これにより、金属箔５５の貫通部５５ａを介して、第１金属めっき層５０'と金属箔５５との間隙部にめっき溶液がより容易に行き渡ることになり、第２金属めっき層５０''をより効率的に形成することができる。つまり、第２金属めっき層を形成するためのめっき溶液が「第１金属めっき層５０'と金属箔５５との間隙部」へと効果的に浸透していくための貫通部５５ａを金属箔５５が備えていてもよい。
かかる実施形態においては、電気めっきなどに際してめっき溶液が貫通部５５ａを通り、第１金属めっき層５０'と金属箔５５の間へと浸透し、それによって、第１金属めっき層５０'と金属箔５５との間隙部に第２金属めっき層５０''が形成される（図４（ｂ））。めっき処理を継続することによって、図４（ｃ）に示すように、貫通部５５ａを埋めるように第２金属めっき層５０''が形成されるので、金属箔５５と第１金属めっき層５０'と第２金属めっき層５０''とを好適に一体化させることができる。つまり、第１実施形態に従った工程（ｉｖ）では、「第１金属めっき層５０'と金属箔５５との間隙部」のみならず金属箔５５の貫通部５５ａが満たされるように第２金属めっき層５０''が形成される（尚、第２金属めっき層５０''の形成にめっき速度が速い電解めっき法を用いれば、貫通部５５ａの充填は更に効率的となる）。
貫通部５５ａが設けられる場合、貫通部の内壁面からめっき成長させ、それによって、第２金属めっき層５０''を形成することが好ましい（図８参照）。つまり、好適な態様では、第１金属めっき層５０'および金属箔５５の双方の表面のみならず、貫通部５５ａの内壁面からもめっき成長させ、それによって、第２金属めっき層５０''を形成する。これにより、比較的厚く設けられる第２金属めっき層５０''の形成時間を更に効果的に減じることができる。
貫通部５５ａは、めっき処理による充填が促進されるような形状にすればよい。例えば図５（ａ）および５（ｂ）に示されるように、貫通部５５ａは、金属箔４５の主面における開口形状が矩形となる形態であってよい。このような貫通部５５ａ自体は、例えばパンチング加工（打ち抜き加工）などの機械的加工処理によって形成することができる。かかる場合、例えば、貫通部５５ａの開口形状（矩形状の開口形）は、その短手寸法が０．１ｍｍ〜３ｍｍ程度で、長手寸法が０．３〜２０ｍｍ程度となることが好ましい（図５（ａ）参照）。また、貫通部５５ａの開口形状の総面積は金属箔の主面の面積に対して１割以下であることが好ましい。更にいえば、貫通部５５ａの形態としては、例えばメッシュ構造などであってもよい。
本発明では、図６に示すように、金属箔５５の貫通部５５ａの開口サイズを変えることによって、金属めっき層のめっき成長高さを変えることができる。つまり、開口サイズの違いに起因して、貫通部５５ａ内部における第２金属めっき層５０''の成長レベルを変えることができる（これは特に、貫通部５５ａ内部を全て第２金属めっき層５０''で満たさない場合に当てはまる）。図示されるように、開口サイズがより小さい貫通部５５ａでは、その内部における第２金属めっき層５０''のレベルを相対的に高くすることができる。換言すれば、めっき処理を一括して行う場合、「狭い貫通部５５ａ」における第２金属めっき層５０''の高さレベルは、「広い貫通部５５ａ」における第２金属めっき層５０''の高さレベルよりも高くなり得る。
（第２実施形態）
かかる実施態様は、図７および図８に示すように、金属層５５として「複数の突起部６０’および複数の貫通部５５ａを備えた金属箔」を用いる態様である。
図示される態様から分かるように、「複数の突起部６０’」は、スペーサ手段として機能し、「複数の貫通部５５ａ」は間隙部へのめっき液浸透手段として機能する。
より具体的には、金属箔の配置に際しては、金属箔の突起部６０’が第１金属めっき層５０'と金属箔５５との間に介在するように金属箔５５を設けることによって、第１金属めっき層５０'に対して離隔した状態で金属箔５５を好適に対向配置することができる。突起部６０’の高さを変えると、第１金属めっき層５０'に対する金属箔５５の離隔距離を変えることができる。
また、第２金属めっき層５０''の形成に際しては、めっき溶液が貫通部５５ａを通ることができるので、第１金属めっき層５０'と金属箔５５との間へと浸透し、それによって、「第１金属めっき層５０'と金属箔５５との間隙部」に第２金属めっき層５０''が好適に形成される。そして最終的には貫通部５５ａが埋まるように第２金属めっき層５０''が形成される。
ちなみに、図８の一部拡大図を参照すると分かるように、工程（ｉｖ）では、第１金属めっき層および金属箔の双方の表面のみならず、貫通部の内壁面からもめっき成長させ、それによって、第２金属めっき層５０''を形成することが好ましい。
（第３実施形態）
本発明では、金属箔の対向配置に際して接着層を利用してもよい。例えば、図９（ａ）および９（ｂ）に示すように、スペーサ手段となる突起部６０’（例えば、金属箔の突起部）の先端部分に接着層８０を設けてよい。接着層８０を突起部６０’に形成することで、工程（ｉｉｉ）では第１金属めっき層５０'と金属箔５５とが相互に接続される。つまり、第１金属めっき層５０'と金属箔５５との間が相互に固定化され得る。これは、接着層８０を用いることによって、金属箔５５と第１金属めっき層５０'との接合強度が増加し、結果的に、金属箔５５と第１金属めっき層５０'と第２金属めっき層５０''との一体化をより強固にできることを意味している。
接着層８０の形成方法は、あくまで例示にすぎないが、突起部６０’が形成された第１金属めっき層または／および金属箔を平面基材上に薄く塗布された接着剤に対して静かに押さえればよい。これにより、突起部６０’の先端のみに接着層を形成することができる。接着層は、熱可塑性、熱硬化性の材料であってよい。尚、絶縁性の接着剤を使用する場合は、絶縁性の接着層の材質は、アクリル樹脂系接着剤、ウレタン樹脂系接着剤、シリコーン樹脂系粘着剤およびエポキシ樹脂系接着剤から成る群から選択される少なくとも１種以上の接着性材料を含んで成るものが好ましい。更には、接着層は、ＳｎＰｂ、ＳｎＡｇ、ＳｎＡｇＣｕ、ＳｎＡｕおよびＳｎＢｉなどから成る群から選択される少なくとも１種の材料から成るものであってもよい。
（第４実施形態）
本発明は、電子部品に発光素子が含まれる場合（つまり、粘着性キャリアに配置する電子部品として発光素子が含まれている場合）であっても、好適に発光素子パッケージ品を製造することができる。かかる場合、封止樹脂層の形成として、蛍光体層および透明樹脂層の形成を行う。具体的には、発光素子の周囲に蛍光体層４４を形成し、次いで、発光素子および蛍光体層を覆うように透明樹脂層４６を形成する。これによって、最終的に所望の発光素子パッケージを得ることができる（例えば図１０（ａ）〜（ｉ）参照）。蛍光体層の形成および透明樹脂層の形成自体は、常套的なＬＥＤパッケージ製造で一般に用いられている方法と同様であってよい。
[本発明の電子部品パッケージ]
次に本発明の一態様に係る電子部品パッケージについて説明する。本発明の一態様に係る電子部品パッケージは上記製造方法で得られるパッケージである。
図１１に、本発明の一態様に係る電子部品パッケージの構成を模式的に示す。図示されるように、電子部品パッケージ１００は、封止樹脂層４０、電子部品３０、金属配線層７０を有して成る。
図１１に示されるように、電子部品３０は封止樹脂層４０に埋設されている。特に、本発明では電子部品３０が封止樹脂層４０と面一状態でその封止樹脂層４０に埋設されている。つまり、「電子部品の表面」と「封止樹脂層の表面」とが実質的に同一平面上にある。より具体的には、電子部品３０の電極部分３５が封止樹脂層４０と面一状態となっていることが好ましい（つまり、電子部品の電極表面と封止樹脂層の表面とが実質的に同一平面上にあることが好ましい）。
封止樹脂層４０に埋設されている電子部品３０の種類は１つに限られず、複数の種類の電子部品３０が封止樹脂層４０に含まれていてよい。そのような電子部品としては、例えば、ＩＣ（例えばコントロールＩＣ）、インダクタ、半導体素子（例えば、ＭＯＳ（金属酸化物半導体））、コンデンサ、パワー素子、発光素子（例えばＬＥＤ）チップ抵抗、チップコンデンサ、チップバリスタ、チップサーミスタ、その他チップ状の積層フィルター、接続端子などを挙げることができる。特に本発明では、電子部品の電極部分３５が封止樹脂層４０の表面において露出していることが好ましく、その露出している電極部分３５と接合するように金属配線層７０が設けられている。
電子部品３０が埋設されている封止樹脂層４０は、例えば、エポキシ系樹脂やシリコーン系樹脂などを含んで成る。かかる封止樹脂層４０の厚さは、好ましくは０．５ｍｍ〜５．０ｍｍ、より好ましくは１．２ｍｍ〜１．８ｍｍである。
本発明のパッケージに設けられている金属配線層７０は、第１金属めっき層５０'、第２金属めっき層５０''および金属箔５５から構成されている。具体的には、金属配線層７０は、「電子部品３０の電極３５に直接的に接合された第１金属めっき層５０'」、「第１金属めっき層５０'に直接的に接合された第２金属めっき層５０''」および「第２金属めっき層５０''に直接的に接合された金属箔５５」から構成されている。図１１に示されるように、本発明の電子部品パッケージ１００の金属配線層７０では、第１金属めっき層５０'と金属箔５５との間に第２金属めっき層５０''が少なくとも位置付けられている。
第１金属めっき層５０'は、乾式めっき層であることが好ましい。つまり、第１金属めっき層５０'が、乾式めっき法によって形成された層であることが好ましい。それゆえ、第１金属めっき層５０'はＴｉ（チタン）、Ｃｒ（クロム）、Ｎｉ（ニッケル）およびＣｕ（銅）から成る群から選択される少なくとも１種類の金属材料を含んで成ることが好ましい。また、乾式めっき層５０’の材質は、その他の金属材料、例えば、Ａｇ（銀）、Ａｌ（アルミニウム）、Ａｌ合金や、Ａｕ（金）、Ｐｔ（白金）、Ｓｎ（スズ）およびＷ（タングステン）などから成る群から選択される少なくとも１種を含んで成るものであってもよい。一方、第２金属めっき層５０''は、湿式めっき法によって形成された層であることが好ましい。つまり、第２金属めっき層５０''が湿式めっき層であることが好ましい。それゆえ、第２金属めっき層５０''はＣｕ（銅）およびＡｌ（アルミニウム）から成る群から選択される少なくとも１種類の金属材料を含んで成ることが好ましい。また、第２金属めっき層５０''の材質は、その他の金属材料、例えば、銀（Ａｇ）、パラジウム（Ｐｄ）、白金（Ｐｔ）およびニッケル（Ｎｉ）から成る群から選択される少なくとも１種を含んで成るものであってもよい。“放熱特性”を特に重視する場合では、第２金属めっき層５０''の材質は熱伝導性が高く放熱特性に効果的に寄与するものが好ましく、それゆえＣｕ（銅）が特に好ましい。また、接続信頼性に優れたパッケージとする観点からは、金属箔５５、第１金属めっき層５０'および第２金属めっき層５０''が同種の金属材料を含んで成ることが好ましい。これにつき１つ例示すると、金属箔５５、第１金属めっき層５０'および第２金属めっき層５０''が全て、少なくとも銅成分を含んでなるものであってよい（例えば、金属箔５５が銅箔であって、第１金属めっき層５０'が下記のＣｕ薄膜層を含んでおり、第２金属めっき層５０''が銅層となっているものであってよい）。
乾式めっき層としての第１金属めっき層５０’は、単一層として構成されていることに限らず、複数の層として構成されていてもよい。例えば、第１金属めっき層５０’は、Ｔｉ薄膜層とその上のＣｕ薄膜層とから構成された２層構造を有していてもよい。
金属配線層７０に含まれる金属箔５５は、Ｃｕ（銅）、Ａｌ（アルミニウム）、Ａｇ（銀）、Ｐｄ（パラジウム）、Ｐｔ（白金）、Ｎｉ（ニッケル）、Ｔｉ（チタン）、Ｆｅ（鉄）、Ｚｎ（亜鉛）、Ｚｒ（ジルコニウム）、Ｎｂ（ニオブ）、Ｍｏ（モリブデン）、Ｓｎ（スズ）、Ｔａ（タンタル）およびＡｕ（金）から成る群から選択される少なくとも１種の金属材料を含んで成る。特に、Ｃｕ（銅）、Ａｌ（アルミニウム）が好ましい。かかる金属箔５５の厚さは好ましくは９μｍ〜２０００μｍ、より好ましくは１８μｍ〜１０００μｍ、更に好ましくは２００μｍ〜５００μｍ（例えば、約３００μｍ）である。
本発明の電子部品パッケージでは、相対的に厚い金属箔５５が用いられている。このように本発明では金属箔５５が厚いので、より厚い金属配線層７０が好適に実現され、それゆえ、好適な配線回路形態が実施されている。特に、電子部品が発熱する場合、その熱を厚い金属配線層を介して好適に放熱させることができる。この点、本発明では電子部品の電極面と金属めっき層とが“面接触（直接接合もしくは面接合）”しているので電子部品からの熱を金属めっきパターン層を介して効率よく外部へと逃がすことができる。また、厚い金属配線層７０に起因して、本発明の電子部品パッケージでは、全体として機械的強度が増したものともなり得る。つまり、本発明における金属配線層７０は、電子部品や金属パターン層の支持層としても機能し得る。このように、厚い金属配線層は、支持層として機能およびヒートシンクとしての機能の双方を有している。
本発明のパッケージは、厚い金属配線層７０に起因して、優れた放熱特性を有し得るので、電子部品の特性や動作寿命が増す効果がもたらされ得、また、熱に起因した“電子部品や封止樹脂の変性・変色”なども効果的に防止され得る。また、“面接触（直接接合もしくは面接合）”ゆえ、ワイヤやバンプを介した電気接続の場合と比較して電気抵抗にも優れている。そのため、本発明のパッケージでは、より大きな電流を流すことができる効果なども奏され得る。例えば、ＬＥＤパッケージなどの発光素子パッケージの場合を例にとると、高放熱特性や大電流などに起因して、より高輝度な発光素子パッケージを本発明で実現できる。
尚、本発明においてはパッケージ品としてより好適な態様となるようにレジスト層が設けられていてもよい。つまり、「金属配線層」に対してレジスト層が設けられていてよい。より具体的には、図１１に示すように、金属配線層７０を少なくとも部分的に覆うようにソルダーレジスト層９０が設けられていることが好ましい。かかるレジスト層９０は、エレクトロニクス実装分野で一般に用いられているソルダーレジストと同様であってよい。
電子部品パッケージの製造方法で「スペーサ手段」が用いられた場合、本発明の電子部品パッケージは、図１２に示すように、金属配線層７０の内部にスペーサ手段６０を含んでいる。具体的には、第１金属めっき層５０'と金属箔５５との間にてスペーサ手段６０が局所的に介在し得る。例えば、かかるスペーサ手段６０は、応力緩和部材として用いることができ、電子部品パッケージ品において生じ得る応力を減じる効果が奏され得る。
尚、スペーサ手段６０として「金属箔と一体化したスペーサ手段」が用いられた場合（即ち、局所的な突起部を備えた金属箔が用いられた場合）では、本発明の電子部品パッケージは図１３に示すような形態を有し得る。つまり、図示されるように、金属配線層７０の内部に含まれるスペーサ手段６０’が「第１金属めっき層５０’に向かって局所的に延在する金属箔５５の一部」となっている。特に好ましくは、第１金属めっき層５０’に向かって局所的に延在する金属箔５５の一部の先端部は、かかる第１金属めっき層５０’と接している。尚、「局所的に延在する金属箔の一部」は、上述の本発明の製造方法における「金属箔５５の突起部６０’」に相当するので、その形状は、円柱、円錐、多角形または角錐などになり得る。また、「金属箔５５の突起部６０’」の幅寸法（たとえば、最大径寸法）は、好ましくは５０μｍ〜1ｍｍであり、その高さは好ましくは１００μｍ以下である。更にいえば、「金属箔５５の突起部６０’」のピッチ寸法は、例えば０．５ｍｍ〜１０ｍｍであり得る。
図１３に示される態様から分かるように、電子部品パッケージの製造方法で「貫通部を備えた金属箔」が用いられた場合では、第２金属めっき層５０''が、第１金属めっき層５０'および金属箔５５に挟まれた領域以外にも延在した形態を有し得る。より具体的には、金属箔５５を貫通するように第２金属めっき層５０''が局所的に延在している。つまり、第２金属めっき層５０''は、第１金属めっき層５０'および金属箔５５に挟まれた領域にのみ設けられているだけでなく、その金属箔５５の貫通部領域にも設けられている。尚、かかる「局所的に延在する第２金属めっき層部分」は、上述の本発明の製造方法における「金属箔５５の貫通部５５ａ」に相当する。
更には、電子部品パッケージの製造方法で「接着層」を用いた場合では、金属配線層の内部に接着層８０が含まれている。具体的には、接着層８０がスペーサ手段６０’と第１金属めっき層５０’との間に接着層が設けられている。例えば、図１４に示すように、上記の「第１金属めっき層５０'に向かって局所的に延在する金属箔５５の一部６０’」と「第１金属めっき層５０'」との間に接着層８０が設けられ得る。接着層８０が導電性の場合では、その材質はＡｇ（銀）やＳｎ（錫）で構成され得る。また、接着層８０が絶縁性材質から成る場合、接着層８０はアクリル樹脂系接着剤、ウレタン樹脂系接着剤、シリコーン樹脂系粘着剤およびエポキシ樹脂系接着剤から成る群から選択される少なくとも１種以上の接着性材料を含んで成り得る。かかる接着層８０も、スペーサ手段と同様、応力緩和部材として用いることができ、電子部品パッケージ品において生じ得る応力を減じる効果が奏され得る。
本発明の電子部品パッケージは発光素子パッケージとして構成することが可能である。つまり、電子部品として発光素子が含まれる場合では、図１５に示すような発光素子パッケージの構成とすることができる。かかる発光素子パッケージ品では、蛍光体層および透明樹脂層が設けられていることが好ましい。具体的には、「電子部品を埋設している封止樹脂層」に代えて、図１５に示すように、「発光素子３０上に形成された蛍光体層４４」および「発光素子３０、蛍光体層４４を覆うように形成された透明樹脂層４６」が設けられていることが好ましい。これによって、本発明の電子部品パッケージ１００として発光素子パッケージ品を実現できる。かかる“蛍光体層”および“透明樹脂層”の材質・厚さなどは、一般的なＬＥＤパッケージにて常套的に用いられているものを採用してよい。尚、本明細書において『発光素子』とは、光を発する素子であって、例えば発光ダイオード（ＬＥＤ）およびそれらを含む電子部品のことを実質的に意味している。従って、本発明における『発光素子』は、「ＬＥＤのベアチップ（即ちＬＥＤチップ）」のみならず、「ＬＥＤチップがモールドされたディスクリート・タイプ」をも包含した態様を表すものとして用いている。尚、ＬＥＤチップに限らず、半導体レーザーチップなども用いることができる。
図示されるように、発光素子パッケージの場合、乾式めっき層５０’を“反射層”として好適に用いることができる。かかる場合、発光素子の直下に“反射層”が位置付けられるので、発光素子から発された下向きの光を反射層（電子部品支持体）で効率的に反射させることができる。つまり、“下向きに発された光”を上方へと向けることが可能となる。このような高反射特性を特に重視するならば、乾式めっき層５０’は、Ａｇ（銀）およびＡｌ（アルミニウム）などから成る群から選択される金属を含んで成ることが好ましい。
最後に、本発明は下記の態様を有するものであることを確認的に付言しておく。
第１態様：電子部品パッケージを製造するための方法であって、
（ｉ）電子部品の電極が封止樹脂層の表面から露出するように電子部品が封止樹脂層に埋設されたパッケージ前駆体を形成する工程、
（ｉｉ）電子部品の電極の露出面と接合するように第１金属めっき層を形成する工程、
（ｉｉｉ）第１金属めっき層に対して離隔した状態で金属箔を対向配置する工程、ならびに
（ｉｖ）第２金属めっき層を形成する工程
を含んで成り、
工程（ｉｖ）では、第１金属めっき層および金属箔に挟まれた間隙部が満たされるように第２金属めっき層を形成し、それによって、金属箔と第１金属めっき層と第２金属めっき層とを一体化させることを特徴とする、電子部品パッケージの製造方法。
第２態様：上記第１態様において、乾式めっき法を実施することによって第１金属めっき層を形成する一方、湿式めっき法を実施することによって第２金属めっき層を形成することを特徴とする電子部品パッケージの製造方法。
第３態様：上記第１態様または第２態様において、工程（ｉｖ）では、第１金属めっき層および金属箔の双方の表面からめっき成長させ、それによって、第２金属めっき層を形成することを特徴とする電子部品パッケージの製造方法。
第４態様：上記第１態様〜第３態様のいずれかにおいて、工程（ｉｉｉ）では、第１金属めっき層と金属箔との間にて局所的に配置されるスペーサ手段を用い、スペーサ手段を介して金属箔を第１金属めっき層に対して対向配置することを特徴とする電子部品パッケージの製造方法。
第５態様：上記第４態様において、スペーサ手段が、金属箔および／または第１金属めっき層に設けられた少なくとも１つの突起部であり、突起部を介して金属箔を第１金属めっき層に対向配置することを特徴とする電子部品パッケージの製造方法。
第６態様：上記第５態様において、突起部の先端に接着層を有して成り、対向配置に際しては接着層によって第１金属めっき層と金属箔との間を相互に固定化することを特徴とする電子部品パッケージの製造方法。
第７態様：上記第１態様〜第６態様のいずれかにおいて、
工程（ｉｉｉ）の金属箔として、少なくとも一つの貫通部を有する金属箔を用い、
工程（ｉｖ）では、間隙部のみならず貫通部が満たされるように第２金属めっき層を形成することを特徴とする電子部品パッケージの製造方法。
第８態様：上記第３態様に従属する上記第７態様において、工程（ｉｖ）では、第１金属めっき層および金属箔の双方の表面のみならず、貫通部の内壁面からもめっき成長させ、それによって、第２金属めっき層を形成することを特徴とする電子部品パッケージの製造方法。
第９態様：上記第２態様に従属する上記第３態様〜第８態様のいずれかにおいて、乾式めっき法としてスパッタリングを実施する一方、湿式めっき法として電気めっきを実施することを特徴とする電子部品パッケージの製造方法。
第１０態様：上記第１態様〜第９態様のいずれかにおいて、工程（ｉｖ）の後に、一体化した金属箔と第１金属めっき層と第２金属めっき層とをパターニング処理に付すことによって、金属配線層を形成することを特徴とする電子部品パッケージの製造方法。
第１１態様：上記第１態様〜第１０態様のいずれかにおいて、工程（ｉ）のパッケージ前駆体の形成は、
（ａ）粘着性キャリアに貼り付けられるように電子部品を該粘着性キャリアに配置する工程、
（ｂ）電子部品を覆うように粘着性キャリア上に封止樹脂層を形成する工程、ならびに
（ｃ）封止樹脂層から粘着性キャリアを剥離することによって、封止樹脂層の表面から電子部品の前記電極を露出させる工程
を含んで成ることを特徴とする電子部品パッケージの製造方法。
第１２態様：上記第１１態様において、工程（ａ）で配置する電子部品として発光素子を含み、
工程（ｂ）では封止樹脂層の形成に代えて、発光素子上に蛍光体層を配置し、発光素子および蛍光体層を覆うように透明樹脂層を形成することを特徴とする電子部品パッケージの製造方法。
第１３態様：電子部品パッケージであって、
封止樹脂層、
封止樹脂層に埋設された電子部品、および
電子部品の電極に接合されている金属配線層
を有して成り、
金属配線層が、電子部品の電極に直接的に接合された第１金属めっき層、第１金属めっき層に直接的に接合された第２金属めっき層、および、第２金属めっき層に直接的に接合された金属箔から構成されており、
第１金属めっき層と金属箔との間に第２金属めっき層が少なくとも位置付けられていることを特徴とする、電子部品パッケージ。
第１４態様：上記第１３態様において、第１金属めっき層が乾式めっき層から成る一方、第２金属めっき層が湿式めっき層から成ることを特徴とする電子部品パッケージ。
第１５態様：上記第１３態様または第１４態様において、金属箔を貫通するように第２金属めっき層が局所的に延在していることを特徴とする電子部品パッケージ。
第１６態様：上記第１３態様〜第１５態様のいずれかにおいて、
第１金属めっき層と金属箔との間に介在したスペーサ手段が設けられていることを特徴とする電子部品パッケージ。
第１７態様：上記第１６態様において、スペーサ手段が、第１めっき層に向かって局所的に延在する金属箔の一部であることを特徴とする電子部品パッケージ。
第１８態様：上記第１６態様または第１７態様において、スペーサ手段と第１金属めっき層との間に接着剤層を更に有して成ることを特徴とする電子部品パッケージ。
第１９態様：上記第１３態様〜第１８態様のいずれかにおいて、金属箔が１８μｍ〜１０００μｍの厚さを有することを特徴とする電子部品パッケージ。
第２０態様：上記第１３態様〜第１９態様のいずれかにおいて、第１金属めっき層がＴｉ、Ｃｒ、ＮｉおよびＣｕから成る群から選択される少なくとも１種類の金属材料を含んで成り、
金属箔がＣｕ、Ａｌから成る群から選択される少なくとも１種類の金属材料を含んで成り、また
第２金属めっき層がＣｕ、ＮｉおよびＡｌから成る群から選択される少なくとも１種類の金属材料を含んで成ることを特徴とする電子部品パッケージ。
第２１態様：上記第１３態様〜第２０態様のいずれかにおいて、電子部品として発光素子が含まれていることを特徴とする電子部品パッケージ。
以上、本発明の実施形態について説明してきたが、あくまでも典型例を例示したに過ぎない。従って、本発明はこれに限定されず、種々の態様が考えられることを当業者は容易に理解されよう。
例えば、本発明の製造方法では、剥離した粘着性キャリアを再利用してもよい。つまり、本発明では、後刻に行われる別の電子部品パッケージ製造にて「一旦使用した粘着性キャリア」を用いることができる。
また、パッケージ前駆体１００’の形成工程では、電子部品３０の配置位置を認識するために、予め粘着性キャリアにアライメントマークを用意しておいてもよい。例えば、電子部品３０の配置に先立って粘着性キャリア上にアライメントマーク層を張り合わせておいてもよい。
本発明に従って電子部品パッケージを作製した。まず、粘着性キャリアの支持基材として、ＳＵＳ３０４板（約１００ｍｍ×約１００ｍｍ−約１．０ｍｍｔ）を用意し、粘着フィルム（粘着層、ＰＥＴフィルムおよび微粘着層から構成される両面粘着フィルム、約１００ｍｍ×約１００ｍｍ−約１５０μｍｔ）の粘着層を支持基材に張り付け、粘着性キャリアとした。
次いで、粘着性キャリアの中心点を基準位置として、電子部品を粘着性キャリアに配置した（即ち、部品実装した）。
次いで、パッケージング部品の搭載数に応じた封止樹脂量（液状エポキシ樹脂）を秤量し、部品実装したキャリアに樹脂を載せ、真空脱泡に付した。熱プレス治具にセットしたキャリアを熱プレスにて仮硬化に付した後、治具を取り外して乾燥機で封止樹脂を完全硬化させた。
次いで、封止樹脂に電子部品が埋設された電子部品封止体から粘着性キャリア剥離し、その後、洗浄および乾燥処理を行った。これにより、パッケージ前駆体を得た。
次に、パッケージ前駆体をスパッタ装置にセットしてめっき処理に付し、それによって、約３０ｎｍのＴｉスパッタ層および約１００ｎｍのＣｕスパッタ層を形成した。
次に、得られたスパッタ層に対して離隔した状態で金属箔を対向配置させた。金属箔としては貫通部および突起部を備えたものを用いた。具体的には、約０．２ｍｍｔの銅箔を用意し、それに対してレジスト形成、現像、エッチング、剥離処理などを施して、貫通部及び突起部を形成した。貫通部としては約０．５ｍｍ×約５ｍｍの長方形の貫通穴を約５ｍｍ間隔で形成し、突起部としては直径約０．３ｍｍおよび高さ約８０μｍの円柱形状突起を形成した。
金属箔の突起部の先端には接着層を形成した。具体的には、ガラス基板上にＡｇペーストをドクターブレード法にて約５０μｍｔで塗布し、金属箔の突起部をＡｇペースト上に静かに載せ、接着層を形成した。接着層を形成した金属箔をパッケージ前駆体にセットし、窒素中で焼成し硬化固定させた。
次に、金属箔を固定化したパッケージ前駆体を電解銅めっきに付して、「金属箔とスパッタ層との間隙部」および「金属箔の貫通部」が埋まるように電解銅めっきを形成した。これによって、金属箔とスパッタ層と電解銅めっきとを相互に一体化させた。一体化金属層はパターンニング処理に付し、金属配線層を形成した。
次いで、印刷感光型ソルダーペーストを印刷し硬化させた。そして、最終的にはダイサー装置にて任意のサイズにカットし、電子部品パッケージを完成させた。
上記プロセスを実施することによって“基板レス”、“ワイヤボンディングレス・バンプレス”、“はんだ材料を用いない”パッケージを得ることができた。また、粘着性キャリアの剥離によって露出した「電子部品の電極露出面」に対してバンプレスの金属めっき層を厚い金属箔と一体化させて形成することができ、その金属めっき層および厚い金属箔をヒートシンクとして好適に利用できることも確認できた。
本発明は、エレクトロニクス実装分野の各種用途に好適に用いることができる。例えば、本発明は、電源パッケージ（ＰＯＬコンバータ、例えば降圧型ＤＣ-ＤＣコンバータ）、ＬＥＤパッケージや部品内蔵モジュールなどに好適に適用することができる。
 関連出願の相互参照
本出願は、日本国特許出願第２０１２−２７９９７２号（出願日：２０１２年１２月２１日、発明の名称「電子部品パッケージおよびその製造方法」）に基づくパリ条約上の優先権を主張する。当該出願に開示された内容は全て、この引用により、本明細書に含まれるとする。
２０ 粘着性キャリア
２４ 粘着性キャリアの支持基板
２６ 粘着性キャリアの粘着層
３０ 電子部品
３５ 電子部品の電極
４０ 封止樹脂層
５０’ 第１金属めっき層
５０'' 第２金属めっき層
５５ 金属箔
５５ａ 貫通部
６０ スペーサ手段
６０’ スペーサ手段となる局所的な突起部
７０ 金属配線層
８０ 接着層
９０ レジスト層
１００’ 電子部品パッケージ前駆体
１００ 電子部品パッケージ

Claims (21)

  1. 電子部品パッケージを製造するための方法であって、
    （ｉ）電子部品の電極が封止樹脂層の表面から露出するように該電子部品が該封止樹脂層に埋設されたパッケージ前駆体を形成する工程、
    （ｉｉ）前記電子部品の前記電極の露出面と接合するように第１金属めっき層を形成する工程、
    （ｉｉｉ）前記第１金属めっき層に対して離隔した状態で金属箔を対向配置する工程、ならびに
    （ｉｖ）第２金属めっき層を形成する工程
    を含んで成り、
    前記工程（ｉｖ）では、前記第１金属めっき層および前記金属箔に挟まれた間隙部が満たされるように前記第２金属めっき層を形成し、それによって、前記金属箔と前記第１金属めっき層と前記第２金属めっき層とを一体化させることを特徴とする、電子部品パッケージの製造方法。
  2. 乾式めっき法を実施することによって前記第１金属めっき層を形成する一方、湿式めっき法を実施することによって前記第２金属めっき層を形成することを特徴とする、請求項１に記載の電子部品パッケージの製造方法。
  3. 前記工程（ｉｖ）では、前記第１金属めっき層および前記金属箔の双方の表面からめっき成長させ、それによって、前記第２金属めっき層を形成することを特徴とする、請求項１に記載の電子部品パッケージの製造方法。
  4. 前記工程（ｉｉｉ）では、前記第１金属めっき層と前記金属箔との間にて局所的に配置されるスペーサ手段を用い、該スペーサ手段を介して前記金属箔を前記第１金属めっき層に対して対向配置することを特徴とする、請求項１に記載の電子部品パッケージの製造方法。
  5. 前記スペーサ手段が、前記金属箔および／または前記第１金属めっき層に設けられた少なくとも１つの突起部であり、該突起部を介して前記金属箔を前記第１金属めっき層に対向配置することを特徴とする、請求項４に記載の電子部品パッケージの製造方法。
  6. 前記突起部の先端に接着層を有して成り、前記対向配置に際しては該接着層によって前記第１金属めっき層と前記金属箔との間を相互に固定化することを特徴とする、請求項５に記載の電子部品パッケージの製造方法。
  7. 前記工程（ｉｉｉ）の前記金属箔として、少なくとも一つの貫通部を有する金属箔を用い、
    前記工程（ｉｖ）では、前記間隙部のみならず前記貫通部が満たされるように前記第２金属めっき層を形成することを特徴とする、請求項１に記載の電子部品パッケージの製造方法。
  8. 前記工程（ｉｖ）では、前記第１金属めっき層および前記金属箔の双方の表面からめっき成長させて、前記第２金属めっき層を形成し、また
    前記工程（ｉｖ）では、前記第１金属めっき層および前記金属箔の双方の前記表面のみならず、前記貫通部の内壁面からも前記めっき成長させ、それによって、前記第２金属めっき層を形成することを特徴とする、請求項７に記載の電子部品パッケージの製造方法。
  9. 乾式めっき法を実施することによって前記第１金属めっき層を形成する一方、湿式めっき法を実施することによって前記第２金属めっき層を形成し、該乾式めっき法としてスパッタリングを実施する一方、該湿式めっき法として電気めっきを実施することを特徴とする、請求項３に記載の電子部品パッケージの製造方法。
  10. 前記工程（ｉｖ）の後に、前記一体化した前記金属箔と第１金属めっき層と第２金属めっき層とをパターニング処理に付すことによって、金属配線層を形成することを特徴とする、請求項１に記載の電子部品パッケージの製造方法。
  11. 前記工程（ｉ）の前記パッケージ前駆体の形成は、
    （ａ）粘着性キャリアに貼り付けられるように前記電子部品を該粘着性キャリアに配置する工程、
    （ｂ）前記電子部品を覆うように前記粘着性キャリア上に封止樹脂層を形成する工程、ならびに
    （ｃ）前記封止樹脂層から前記粘着性キャリアを剥離することによって、前記封止樹脂層の表面から前記電子部品の前記電極を露出させる工程
    を含んで成ることを特徴とする、請求項１に記載の電子部品パッケージの製造方法。
  12. 前記工程（ａ）で配置する前記電子部品として発光素子を含み、
    前記工程（ｂ）では前記封止樹脂層の形成に代えて、前記発光素子上に蛍光体層を配置し、該発光素子および該蛍光体層を覆うように透明樹脂層を形成することを特徴とする、請求項１１に記載の電子部品パッケージの製造方法。
  13. 電子部品パッケージであって、
    封止樹脂層、
    前記封止樹脂層に埋設された電子部品、および
    前記電子部品の電極に接合されている金属配線層
    を有して成り、
    前記金属配線層が、前記電子部品の電極に直接的に接合された第１金属めっき層、該第１金属めっき層に直接的に接合された第２金属めっき層、および、該第２金属めっき層に直接的に接合された金属箔から構成されており、
    前記第１金属めっき層と前記金属箔との間に前記第２金属めっき層が少なくとも位置付けられていることを特徴とする、電子部品パッケージ。
  14. 前記第１金属めっき層が乾式めっき層から成る一方、前記第２金属めっき層が湿式めっき層から成ることを特徴とする、請求項１３に記載の電子部品パッケージ。
  15. 前記金属箔を貫通するように前記第２金属めっき層が局所的に延在していることを特徴とする、請求項１３に記載の電子部品パッケージ。
  16. 前記第１金属めっき層と前記金属箔との間に介在したスペーサ手段が設けられていることを特徴とする、請求項１３に記載の電子部品パッケージ。
  17. 前記スペーサ手段が、前記第１めっき層に向かって局所的に延在する前記金属箔の一部であることを特徴とする、請求項１６に記載の電子部品パッケージ。
  18. 前記スペーサ手段と前記第１金属めっき層との間に接着剤層を更に有して成ることを特徴とする、請求項１６に記載の電子部品パッケージ。
  19. 前記金属箔が１８μｍ〜１０００μｍの厚さを有することを特徴とする、請求項１３に記載の電子部品パッケージ。
  20. 前記第１金属めっき層がＴｉ、Ｃｒ、ＮｉおよびＣｕから成る群から選択される少なくとも１種類の金属材料を含んで成り、
    前記金属箔がＣｕ、Ａｌから成る群から選択される少なくとも１種類の金属材料を含んで成り、また
    前記第２金属めっき層がＣｕ、ＮｉおよびＡｌから成る群から選択される少なくとも１種類の金属材料を含んで成ることを特徴とする、請求項１３に記載の電子部品パッケージ。
  21. 前記電子部品として発光素子が含まれていることを特徴とする、請求項１３に記載の電子部品パッケージ。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20170103674A (ko) * 2016-03-04 2017-09-13 닛토덴코 (상하이 쑹장) 컴퍼니, 리미티드 소자 집합체 가고정 시트 및 그 제조 방법
KR20170103693A (ko) * 2016-03-04 2017-09-13 닛토덴코 (상하이 쑹장) 컴퍼니, 리미티드 봉지 광 반도체 소자의 제조 방법

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108091564A (zh) * 2012-06-29 2018-05-29 索尼公司 半导体装置、半导体装置的制造方法和电子设备
JP6620989B2 (ja) 2015-05-25 2019-12-18 パナソニックＩｐマネジメント株式会社 電子部品パッケージ
DE102015214219A1 (de) 2015-07-28 2017-02-02 Osram Opto Semiconductors Gmbh Verfahren zur Herstellung eines Bauelements und ein Bauelement
EP3148300B1 (en) * 2015-09-24 2023-07-26 AT & S Austria Technologie & Systemtechnik Aktiengesellschaft Connection system for electronic components
DE102019202718B4 (de) 2019-02-28 2020-12-24 Fraunhofer-Gesellschaft zur Förderung der angewandten Forschung e.V. Dünnes Dual-Folienpackage und Verfahren zum Herstellen desselben
DE102019202721B4 (de) 2019-02-28 2021-03-25 Fraunhofer-Gesellschaft zur Förderung der angewandten Forschung e.V. 3d-flexfolien-package
DE102019202716B4 (de) 2019-02-28 2020-12-24 Fraunhofer-Gesellschaft zur Förderung der angewandten Forschung e.V. Flex-folien-package mit coplanarer topologie für hochfrequenzsignale und verfahren zum herstellen eines derartigen flex-folien-packages
DE102019202720B4 (de) * 2019-02-28 2021-04-01 Fraunhofer-Gesellschaft zur Förderung der angewandten Forschung e.V. Dünnes Chip-Folienpackage für Halbleiter-Chips mit indirekter Kontaktierung und Verfahren zum Herstellen Desselben
DE102019202715A1 (de) 2019-02-28 2020-09-03 Fraunhofer-Gesellschaft zur Förderung der angewandten Forschung e.V. Folienbasiertes package mit distanzausgleich
JP7056628B2 (ja) * 2019-06-28 2022-04-19 セイコーエプソン株式会社 発光装置およびプロジェクター

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001250888A (ja) * 1999-12-22 2001-09-14 General Electric Co <Ge> フレキシブル基板上の相互接続用金属にダイを位置合せするための装置及び方法並びにそれによって得られた製品
JP2002170921A (ja) * 2000-12-01 2002-06-14 Matsushita Electric Ind Co Ltd 半導体装置およびその製造方法
JP2005019754A (ja) * 2003-06-26 2005-01-20 Sony Corp 複合部品及びその製造方法
JP2009253284A (ja) * 2008-04-02 2009-10-29 General Electric Co <Ge> 取外し可能な相互接続構造体の製造方法
JP2012134500A (ja) * 2010-12-22 2012-07-12 General Electric Co <Ge> 半導体デバイスパッケージを製作するための方法

Family Cites Families (56)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3654097A (en) * 1969-07-22 1972-04-04 Gen Dynamics Corp Method of making multilayer printed circuits
US3934073A (en) * 1973-09-05 1976-01-20 F Ardezzone Miniature circuit connection and packaging techniques
JPS5932915B2 (ja) * 1981-07-25 1984-08-11 「弐」夫 甲斐 スル−ホ−ルを有する配線基板製造方法
JPS642330A (en) * 1987-06-25 1989-01-06 Nippon Mining Co Ltd Film carrier and manufacture thereof
JPH0198237A (ja) * 1987-10-12 1989-04-17 Matsushita Electric Ind Co Ltd 半導体装置の実装方法
US4835067A (en) * 1988-01-21 1989-05-30 Electro Alloys Corp. Corrosion resistant electroplating process, and plated article
US4889584A (en) 1989-03-31 1989-12-26 Meiko Electronics Co., Ltd. Method of producing conductor circuit boards
JP2941523B2 (ja) 1991-10-25 1999-08-25 ローム株式会社 半導体装置
EP0605179B1 (en) * 1992-12-22 1997-05-02 Citizen Watch Co. Ltd. Hard carbon coating-clad base material
US5656550A (en) * 1994-08-24 1997-08-12 Fujitsu Limited Method of producing a semicondutor device having a lead portion with outer connecting terminal
KR0169820B1 (ko) 1995-08-22 1999-01-15 김광호 금속 회로 기판을 갖는 칩 스케일 패키지
JP3728847B2 (ja) 1997-02-04 2005-12-21 株式会社日立製作所 マルチチップモジュールおよびその製造方法
US6319834B1 (en) 1999-08-18 2001-11-20 Advanced Micro Devices, Inc. Method and apparatus for improved planarity metallization by electroplating and CMP
US6242282B1 (en) * 1999-10-04 2001-06-05 General Electric Company Circuit chip package and fabrication method
US6453549B1 (en) 1999-12-13 2002-09-24 International Business Machines Corporation Method of filling plated through holes
JP2001217354A (ja) * 2000-02-07 2001-08-10 Rohm Co Ltd 半導体チップの実装構造、および半導体装置
EP1990833A3 (en) * 2000-02-25 2010-09-29 Ibiden Co., Ltd. Multilayer printed circuit board and multilayer printed circuit board manufacturing method
US6566258B1 (en) 2000-05-10 2003-05-20 Applied Materials, Inc. Bi-layer etch stop for inter-level via
CN1901181B (zh) * 2000-09-25 2012-09-05 揖斐电株式会社 半导体元件及其制造方法、多层印刷布线板及其制造方法
US6452258B1 (en) * 2000-11-06 2002-09-17 Lucent Technologies Inc. Ultra-thin composite surface finish for electronic packaging
JP3692314B2 (ja) * 2001-07-17 2005-09-07 日東電工株式会社 配線回路基板
KR100447968B1 (ko) 2001-08-07 2004-09-10 주식회사 하이닉스반도체 웨이퍼 레벨 패키지의 제조방법
US20030060041A1 (en) 2001-09-21 2003-03-27 Intel Corporation Dual-stack, ball-limiting metallurgy and method of making same
JP3900961B2 (ja) * 2002-02-18 2007-04-04 日立電線株式会社 樹脂接着用銅箔およびその製造方法
JP3682654B2 (ja) * 2002-09-25 2005-08-10 千住金属工業株式会社 無電解Ｎｉメッキ部分へのはんだ付け用はんだ合金
JP4101705B2 (ja) * 2003-06-18 2008-06-18 三菱伸銅株式会社 金属層形成方法
DE10334576B4 (de) 2003-07-28 2007-04-05 Infineon Technologies Ag Verfahren zum Herstellen eines Halbleiterbauelements mit einem Kunststoffgehäuse
FI117814B (fi) 2004-06-15 2007-02-28 Imbera Electronics Oy Menetelmä elektroniikkamoduulin valmistamiseksi
WO2006005062A2 (en) 2004-06-30 2006-01-12 Cree, Inc. Chip-scale methods for packaging light emitting devices and chip-scale packaged light emitting devices
FI117369B (fi) 2004-11-26 2006-09-15 Imbera Electronics Oy Menetelmä elektroniikkamoduulin valmistamiseksi
JP4449724B2 (ja) 2004-12-08 2010-04-14 株式会社デンソー 半導体モジュール
JP2006278774A (ja) * 2005-03-29 2006-10-12 Hitachi Cable Ltd 両面配線基板の製造方法、両面配線基板、およびそのベース基板
JP4902558B2 (ja) * 2007-01-31 2012-03-21 三洋電機株式会社 半導体モジュールの製造方法
JP2008251644A (ja) 2007-03-29 2008-10-16 Sharp Corp 半導体発光装置
US8237259B2 (en) 2007-06-13 2012-08-07 Infineon Technologies Ag Embedded chip package
US9953910B2 (en) 2007-06-21 2018-04-24 General Electric Company Demountable interconnect structure
US20080318055A1 (en) 2007-06-21 2008-12-25 General Electric Company Recoverable electronic component
JP5155616B2 (ja) 2007-07-25 2013-03-06 沖プリンテッドサーキット株式会社 Ｒｆｉｄタグ、ｒｆｉｄシステムおよびｒｆｉｄタグの製造方法
TWI364801B (en) 2007-12-20 2012-05-21 Chipmos Technologies Inc Dice rearrangement package structure using layout process to form a compliant configuration
JP2009182272A (ja) * 2008-01-31 2009-08-13 Sanyo Electric Co Ltd 素子搭載用基板およびその製造方法、半導体モジュールおよびその製造方法、ならびに携帯機器
TW200947740A (en) 2008-05-05 2009-11-16 Univ Nat Central Process for encapsulating LED chip by fluorescent material
FI123205B (fi) 2008-05-12 2012-12-31 Imbera Electronics Oy Piirimoduuli ja menetelmä piirimoduulin valmistamiseksi
US20090289362A1 (en) * 2008-05-21 2009-11-26 Texas Instruments Incorporated Low Inductance Ball Grid Array Device Having Chip Bumps on Substrate Vias
WO2010018708A1 (ja) 2008-08-12 2010-02-18 株式会社村田製作所 部品内蔵モジュールの製造方法及び部品内蔵モジュール
JP2010080528A (ja) 2008-09-24 2010-04-08 Shinko Electric Ind Co Ltd 半導体パッケージの製造方法
US8569892B2 (en) 2008-10-10 2013-10-29 Nec Corporation Semiconductor device and manufacturing method thereof
JP5382911B2 (ja) * 2008-11-12 2014-01-08 東洋鋼鈑株式会社 酸化物超電導線材用金属積層基板の製造方法及び該基板を用いた酸化物超電導線材
JP5147677B2 (ja) 2008-12-24 2013-02-20 新光電気工業株式会社 樹脂封止パッケージの製造方法
WO2011062252A1 (ja) 2009-11-19 2011-05-26 株式会社村田製作所 部品内蔵モジュールの製造方法および部品内蔵モジュール
JP5577694B2 (ja) 2009-12-24 2014-08-27 株式会社村田製作所 部品内蔵モジュール
JP5450885B2 (ja) * 2010-04-02 2014-03-26 インクテック カンパニー リミテッド 両面プリント回路基板の製造方法
JP5647492B2 (ja) 2010-11-15 2014-12-24 新光電気工業株式会社 半導体パッケージの製造方法
JP2012182604A (ja) 2011-03-01 2012-09-20 Panasonic Corp 弾性波フィルタ部品
JP5118238B2 (ja) * 2011-06-27 2013-01-16 ファナック株式会社 耐食性と歩留まりを向上させたプリント基板
US8900929B2 (en) 2012-03-21 2014-12-02 Stats Chippac, Ltd. Semiconductor device and method for forming openings and trenches in insulating layer by first LDA and second LDA for RDL formation
JP5521130B1 (ja) 2012-08-30 2014-06-11 パナソニック株式会社 電子部品パッケージおよびその製造方法

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001250888A (ja) * 1999-12-22 2001-09-14 General Electric Co <Ge> フレキシブル基板上の相互接続用金属にダイを位置合せするための装置及び方法並びにそれによって得られた製品
JP2002170921A (ja) * 2000-12-01 2002-06-14 Matsushita Electric Ind Co Ltd 半導体装置およびその製造方法
JP2005019754A (ja) * 2003-06-26 2005-01-20 Sony Corp 複合部品及びその製造方法
JP2009253284A (ja) * 2008-04-02 2009-10-29 General Electric Co <Ge> 取外し可能な相互接続構造体の製造方法
JP2012134500A (ja) * 2010-12-22 2012-07-12 General Electric Co <Ge> 半導体デバイスパッケージを製作するための方法

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20170103674A (ko) * 2016-03-04 2017-09-13 닛토덴코 (상하이 쑹장) 컴퍼니, 리미티드 소자 집합체 가고정 시트 및 그 제조 방법
KR20170103693A (ko) * 2016-03-04 2017-09-13 닛토덴코 (상하이 쑹장) 컴퍼니, 리미티드 봉지 광 반도체 소자의 제조 방법
KR102345275B1 (ko) 2016-03-04 2021-12-29 닛토덴코 (상하이 쑹장) 컴퍼니, 리미티드 소자 집합체 가고정 시트 및 그 제조 방법
KR102409005B1 (ko) * 2016-03-04 2022-06-14 닛토덴코 (상하이 쑹장) 컴퍼니, 리미티드 봉지 광 반도체 소자의 제조 방법

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