JP5617026B2

JP5617026B2 - Multilayer ceramic capacitor

Info

Publication number: JP5617026B2
Application number: JP2013238541A
Authority: JP
Inventors: 浩一郎森田; 克哉谷口
Original assignee: Taiyo Yuden Co Ltd
Current assignee: Taiyo Yuden Co Ltd
Priority date: 2013-11-19
Filing date: 2013-11-19
Publication date: 2014-10-29
Anticipated expiration: 2033-01-31
Also published as: JP2014150240A

Description

本発明は、積層セラミックコンデンサに関する。特に静電容量と絶縁抵抗の積であるＣＲ積の改善が図られた積層セラミックコンデンサ及びその製造方法に関する。 The present invention relates to a multilayer ceramic capacitor. In particular, the present invention relates to a multilayer ceramic capacitor in which the CR product, which is the product of capacitance and insulation resistance, is improved, and a method for manufacturing the same.

携帯電話などのデジタル電子機器の小型化及び薄型化に伴い、電子回路基板に実装される積層セラミックコンデンサ（ＭＬＣＣ：Multi-Layer ceramic capacitor）において求められるチップサイズの小型化及び大容量化のニーズが年々増している。小型の積層セラミックコンデンサにおいてその静電容量を上げるためには、誘電体層を薄層化して高密度かつ多層に積層する必要がある。しかし、誘電体層の厚さをミクロンオーダ及びそれ以下にした場合、誘電体層の層厚と粒子径とがほぼ等しくなる、いわゆる一層一粒子の微細構造に近づくこととなる。 With the downsizing and thinning of digital electronic devices such as mobile phones, there is a need for smaller chip sizes and larger capacities required for multilayer ceramic capacitors (MLCCs) mounted on electronic circuit boards. Increasing year by year. In order to increase the capacitance of a small monolithic ceramic capacitor, it is necessary to make the dielectric layer thin and to laminate in a high density and multiple layers. However, when the thickness of the dielectric layer is made on the order of microns or less, the so-called one-particle fine structure in which the layer thickness and the particle diameter of the dielectric layer are almost equal is approached.

一層一粒子構造を有する誘電体層では、誘電体粒子間の粒界が減少するため、これによる絶縁抵抗の低下や耐電圧の低下などの積層セラミックコンデンサの信頼性悪化が懸念される。また、セラミックコンデンサの焼成時に誘電体粒子が過剰に粒成長するような場合にも、誘電体層における粒界が減少し、絶縁抵抗が低下する等の同様の問題が生じる。このように、積層セラミックコンデンサの高密度化による静電容量の確保と絶縁抵抗とはトレードオフの関係にあり、ＣＲ積（静電容量と絶縁抵抗値との積）が積層セラミックコンデンサの品質特性を比較するための１つの指標として用いられている。 In a dielectric layer having a one-particle structure, since the grain boundary between dielectric particles is reduced, there is a concern about the deterioration of the reliability of the multilayer ceramic capacitor, such as a decrease in insulation resistance and a decrease in withstand voltage. Also, when the dielectric particles grow excessively when the ceramic capacitor is fired, the same problem occurs that the grain boundary in the dielectric layer is reduced and the insulation resistance is lowered. In this way, there is a trade-off between securing the capacitance due to higher density of the multilayer ceramic capacitor and the insulation resistance, and the CR product (product of the capacitance and the insulation resistance value) is the quality characteristic of the multilayer ceramic capacitor. It is used as one index for comparing.

薄層化によるＣＲ積の低下を改善する先行技術として、例えば特許文献１には、誘電体層が粒径０．４μｍ以上の大径結晶粒子を１０〜３０体積％の割合で含有するとともに、粒径０．２５μｍ以下の小径粒子を５０〜７０体積％の割合で含有する、誘電体の積層構造が開示されている。 As a prior art for improving the reduction in CR product due to thinning, for example, Patent Document 1 contains a large-diameter crystal particle having a particle size of 0.4 μm or more in a proportion of 10 to 30% by volume, A dielectric laminated structure containing small-diameter particles having a particle diameter of 0.25 μm or less in a proportion of 50 to 70% by volume is disclosed.

また、誘電体粒子の粒成長により静電容量の獲得と良好な絶縁特性もしくは信頼性とを両立させる手法としては、誘電体粒子のアスペクト比を制御する手法（例えば特許文献２）、一層一粒子比率を制御する方法（例えば特許文献３）、誘電体組成を絶縁性の高いものにする手法（例えば特許文献４）などが提案されている。 In addition, as a technique for achieving both acquisition of electrostatic capacity and good insulating properties or reliability by the growth of dielectric particles, a method for controlling the aspect ratio of dielectric particles (for example, Patent Document 2), one particle per layer A method for controlling the ratio (for example, Patent Document 3) and a method for making the dielectric composition highly insulating (for example, Patent Document 4) have been proposed.

特開２００１−３３８８２８号公報JP 2001-338828 A 特開２０１０−２１２５０３号公報JP 2010-212503 A 特開平１１−３１７３２２号公報JP-A-11-317322 特開２０１０−１８０１２４号公報JP 2010-180124 A

しかし、これら何れの従来技術を用いたとしても積層セラミックコンデンサのＣＲ積には上限があり、すなわち、ある一定の層厚以下にして静電容量を増加させた場合に絶縁抵抗が急激に低下する（例えば図１０参照）という課題を解決することができなかった。 However, even if any of these conventional techniques is used, there is an upper limit to the CR product of the multilayer ceramic capacitor, that is, when the capacitance is increased below a certain layer thickness, the insulation resistance rapidly decreases. The problem of (see, for example, FIG. 10) could not be solved.

本発明は、このような課題を解決するためになされたものであり、焼成による粒成長の進行が比較的速い部分の粒成長を抑制することにより、従来よりもＣＲ積の改善を図ることができ、１μｍ以下の誘電体厚みでも十分なＣＲ積が得られる積層セラミックコンデンサを提供することを目的としている。 The present invention has been made to solve such a problem, and by suppressing the grain growth in a portion where the progress of grain growth by firing is relatively fast, the CR product can be improved compared to the conventional one. An object of the present invention is to provide a multilayer ceramic capacitor capable of obtaining a sufficient CR product even with a dielectric thickness of 1 μm or less.

上述した課題を解決するため、本発明は、誘電体層と内部電極層とが交互に積層されてなる積層体と、前記積層体の積層方向における最外層の上下を覆うカバー部と、前記積層体の積層方向に直交する方向における最外縁の両側を覆うサイドマージン部と、を備える積層セラミックコンデンサであって、前記積層体の積層方向における最外層位置に存在する誘電体層を構成する誘電体粒子の平均粒径がＤ_１であり、前記積層体の積層方向における中央位置に存在する誘電体層を構成する誘電体粒子の平均粒径がＤ_２であり、前記積層体の積層方向における前記最外層位置と前記中央位置との間を等分した中間位置に存在する誘電体層を構成する誘電体粒子の平均粒径がＤ_３であるとした場合において、前記平均粒径Ｄ_１、Ｄ_２及びＤ_３の関係が、１．５×Ｄ_１＜Ｄ_３、かつ、１．２×Ｄ_２＜Ｄ_３の条件を満たす積層セラミックコンデンサである。 In order to solve the above-described problems, the present invention provides a laminate in which dielectric layers and internal electrode layers are alternately laminated, a cover portion that covers the top and bottom of the outermost layer in the lamination direction of the laminate, and the laminate And a side margin portion covering both sides of the outermost edge in a direction orthogonal to the stacking direction of the body, the dielectric constituting the dielectric layer existing at the outermost layer position in the stacking direction of the stacked body the average particle diameter of the particles is the D _1, the average particle diameter of the dielectric particles forming the dielectric layer present in a central position in the stacking direction of the laminate is D _2, the in the stacking direction of the laminate In the case where the average particle diameter of the dielectric particles constituting the dielectric layer existing at the intermediate position equally divided between the outermost layer position and the central position is D ₃ , the average particle diameters D ₁ , D ₂ and D ₃ The multilayer ceramic capacitor has a relationship of 1.5 × D ₁ <D ₃ and 1.2 × D ₂ <D ₃ .

前記積層セラミックコンデンサは、１．５×Ｄ_２＜Ｄ_３の条件を満たすことが好ましい。また前記積層体の積層方向に直交する方向における最外縁位置に存在する誘電体粒子の平均粒径がＤ_４であるとした場合において、前記平均粒径Ｄ_３及びＤ_４の関係が、１．５×Ｄ_４＜Ｄ_３の条件を更に満たすことが好ましい。 The multilayer ceramic capacitor preferably satisfies the condition of 1.5 × D ₂ <D ₃ . In the case where the average particle diameter of the dielectric particles present in the outermost edge position in the direction perpendicular to the lamination direction of the laminate has to be D _4, the relationship of the mean particle diameter D ₃ and D _4, 1. It is preferable to further satisfy the condition of 5 × D ₄ <D ₃ .

前記積層セラミックコンデンサは、前記カバー部に前記誘電体層の粒成長を抑制するための粒成長抑制剤が添加されていることが好ましい。In the multilayer ceramic capacitor, it is preferable that a grain growth inhibitor for suppressing grain growth of the dielectric layer is added to the cover portion.

前記積層セラミックコンデンサは、前記サイドマージン部に前記誘電体層の粒成長を抑制するための粒成長抑制剤が添加されていることが好ましい。 In the multilayer ceramic capacitor, it is preferable that a grain growth inhibitor for suppressing grain growth of the dielectric layer is added to the side margin portion .

前記積層セラミックコンデンサは、前記誘電体層と前記内部電極層との間に生じる段差を補填する逆パターンシートに、前記誘電体層の粒成長を抑制するための粒成長抑制剤が添加されていることが好ましい。 In the multilayer ceramic capacitor, a grain growth inhibitor for suppressing grain growth of the dielectric layer is added to a reverse pattern sheet that compensates for a step generated between the dielectric layer and the internal electrode layer. It is preferable.

前記積層セラミックコンデンサは、前記粒成長抑制剤がＭｎ、Ｍｇ、希土類元素からなる群より選ばれる少なくとも１種の元素を含むことが好ましい。 In the multilayer ceramic capacitor, it is preferable that the grain growth inhibitor includes at least one element selected from the group consisting of Mn, Mg, and rare earth elements.

本発明によれば、小型及び大容量が要求されるハイエンド向けの積層セラミックコンデンサにおいて、誘電体厚が１μｍ以下でも十分なＣＲ積を実現することができる。 According to the present invention, in a high-end monolithic ceramic capacitor that requires a small size and a large capacity, a sufficient CR product can be realized even when the dielectric thickness is 1 μm or less.

図１は、本発明の実施形態による積層セラミックコンデンサの内部を一部切断して模式的に示す斜視図である。FIG. 1 is a perspective view schematically showing a multilayer ceramic capacitor according to an embodiment of the present invention by partially cutting the inside. 図２は、誘電体粒子の粒径の相違を積層体の断面の領域に別けて模式的に示す図である。FIG. 2 is a diagram schematically showing the difference in the particle size of the dielectric particles divided into regions of a cross section of the laminate. 図３は、焼成前のグリーンシート及び導電性ペースト膜の各１層を示す断面図である。FIG. 3 is a cross-sectional view showing one layer of each of the green sheet and the conductive paste film before firing. 図４は、焼成前のグリーンシート及び導電性ペースト膜に逆パターンシートが形成された各１層を示す断面図である。FIG. 4 is a cross-sectional view showing one layer in which a reverse pattern sheet is formed on a green sheet and a conductive paste film before firing. 図５は、積層体の最外層部分の模式図である。FIG. 5 is a schematic diagram of the outermost layer portion of the laminate. 図６は、積層体の５０％侵入部分の模式図である。FIG. 6 is a schematic view of a 50% intrusion portion of the laminate. 図７は、積層体の２５％侵入部分の模式図である。FIG. 7 is a schematic diagram of a 25% intrusion portion of the laminate. 図８は、平均粒径を説明するために積層体の内部を拡大して示す模式断面図である。FIG. 8 is a schematic cross-sectional view showing the inside of the laminated body in an enlarged manner in order to explain the average particle diameter. 図９は、平均粒径を説明するために積層体の電極側端部を拡大して示す模式断面図である。FIG. 9 is an enlarged schematic cross-sectional view showing an electrode side end portion of the laminate in order to explain the average particle diameter. 図１０は、比較例と対比させた本発明の積層セラミックコンデンサのＣＲ積の特性を示すグラフ図である。FIG. 10 is a graph showing the CR product characteristics of the multilayer ceramic capacitor of the present invention compared with the comparative example.

以下、本発明の実施形態による積層セラミックコンデンサを説明する。図１は、積層セラミックコンデンサ１の内部を一部切断して模式的に示す斜視図である。積層セラミックコンデンサ１は、規格で定められたチップ寸法及び形状（例えば１．０×０．５×０．５ｍｍの直方体）を有するセラミック焼結体１０と、セラミック焼結体１０の両側に形成される一対の外部電極２０とから概ね構成される。図１には直方体の積層セラミックコンデンサ１の一角が切断された断面が示されている。また、図１の円内には積層体１１の断面が拡大して示される。 Hereinafter, a multilayer ceramic capacitor according to an embodiment of the present invention will be described. FIG. 1 is a perspective view schematically showing a part of the multilayer ceramic capacitor 1 cut away. The multilayer ceramic capacitor 1 is formed on a ceramic sintered body 10 having a chip size and a shape (for example, a 1.0 × 0.5 × 0.5 mm rectangular parallelepiped) defined by a standard, and on both sides of the ceramic sintered body 10. And a pair of external electrodes 20. FIG. 1 shows a cross section in which one corner of a rectangular parallelepiped monolithic ceramic capacitor 1 is cut. Moreover, the cross section of the laminated body 11 is expanded and shown in the circle of FIG.

セラミック焼結体１０は、例えばＢａＴｉＯ_３（チタン酸バリウム）を主成分として焼成され、内部に誘電体層１２と内部電極層１３とが交互に積層されてなる積層体（内電アクティブ層ともいう）１１を有している。内電アクティブ層は、積層セラミックコンデンサ１の蓄電動作に寄与する、概ね直方体状の積層体１１の部分をいう。 The ceramic sintered body 10 is fired with, for example, BaTiO ₃ (barium titanate) as a main component, and is a laminated body (also referred to as an internal active layer) in which dielectric layers 12 and internal electrode layers 13 are alternately laminated. ) 11. The inner power active layer refers to a portion of the substantially rectangular parallelepiped multilayer body 11 that contributes to the power storage operation of the multilayer ceramic capacitor 1.

その積層体１１は、積層セラミックコンデンサ１に要求される静電容量や耐久電圧等の仕様に応じて、２枚の内部電極層１３で挟まれる誘電体層１２の１層あたりの厚さが例えば０．８μｍ以下である高密度多層構造を有している。また、積層体１１の外側を覆うようにマージン部１４が形成されている。 The multilayer body 11 has, for example, a thickness per dielectric layer 12 sandwiched between two internal electrode layers 13 according to specifications such as capacitance and endurance voltage required for the multilayer ceramic capacitor 1. It has a high-density multilayer structure that is 0.8 μm or less. In addition, a margin portion 14 is formed so as to cover the outside of the stacked body 11.

マージン部１４は、詳細には図１に示されるように、積層体１１の積層方向における最外層の上下を覆うカバー部１５と、積層体１１の積層方向に直交する方向における最外縁の両側を覆うサイドマージン部１６とを含む。マージン部１４は、誘電体層１２と同様に例えばＢａＴｉＯ_３を主成分として焼成されるセラミックスからなる。積層体１１を覆うセラミックスのマージン部１４は、誘電体層１２及び内部電極層１３などを外部からの湿気やコンタミ等の汚染から保護し、積層体１１の経時的な劣化を防ぐために形成される。 As shown in detail in FIG. 1, the margin portion 14 includes a cover portion 15 that covers the top and bottom of the outermost layer in the stacking direction of the stacked body 11, and both sides of the outermost edge in the direction orthogonal to the stacking direction of the stacked body 11. And a side margin portion 16 to be covered. The margin portion 14 is made of, for example, ceramic fired with BaTiO ₃ as a main component, like the dielectric layer 12. The ceramic margin portion 14 covering the multilayer body 11 is formed in order to protect the dielectric layer 12 and the internal electrode layer 13 from external contamination such as moisture and contamination, and to prevent deterioration of the multilayer body 11 over time. .

図２は、セラミック焼結体１０を積層方向に沿って切断し、誘電体粒子の粒径の相違を積層体１１の断面の領域に別けて模式的に示す図である。図２において、積層体１１は領域Ａおよび領域Ｂとして示され、それ以外の領域はマージン部１４（カバー部１５およびサイドマージン部１６）である。 FIG. 2 is a diagram schematically showing the ceramic sintered body 10 cut along the stacking direction, and the difference in the particle size of the dielectric particles divided into the cross-sectional areas of the stack 11. In FIG. 2, the stacked body 11 is shown as a region A and a region B, and the other region is a margin portion 14 (a cover portion 15 and a side margin portion 16).

本発明の１つの特徴によれば、積層体１１の積層方向における最外層位置Ｐ_１に存在する、誘電体層を構成する誘電体粒子の平均粒径がＤ_１であり、積層体１１の積層方向における中央位置Ｐ_２に存在する、誘電体層を構成する誘電体粒子の平均粒径がＤ_２であり、積層体１１の積層方向における最外層位置Ｐ_１と中央位置Ｐ_２との間を等分した中間位置Ｐ_３に存在する、誘電体層を構成する誘電体粒子の平均粒径がＤ_３であるときに、これらの平均粒径において、少なくとも、
１．５×Ｄ_１＜Ｄ_３・・・数式（１）
の条件を満たす。
加えて、これらの平均粒径において、
１．２×Ｄ_２＜Ｄ_３・・・数式（２）
の条件を満たすことが好ましい。
また、上記数式（２）においては、さらに
１．５×Ｄ_２＜Ｄ_３・・・数式（２）’
の条件を満たすことが好ましい。
ここで、中央位置Ｐ_２は、積層体（内電アクティブ層）１１の内部へのその積層方向における５０％侵入位置であり、中間位置Ｐ_３は、積層体（内電アクティブ層）１１の内部へのその積層方向における２５％侵入位置に相当する。また、平均粒径Ｄ_１が測定される最外層位置Ｐ_１は、積層体（内電アクティブ層）１１の上側及び下側の両方の位置であってもよいし、一方のみの位置であってもよい。 According to one aspect of the present invention, present in the outermost layer position P ₁ in the stacking direction of the stacked body 11, the average particle diameter of the dielectric particles forming the dielectric layer is D _1, the lamination of the laminated body 11 existing in the center position P ₂ in the direction, the average particle diameter of the dielectric particles forming the dielectric layer is D _2, between the outermost position P ₁ in the stacking direction of the stacked body 11 and the center position P ₂ When the average particle diameter of the dielectric particles constituting the dielectric layer existing in the equally divided intermediate position P ₃ is D ₃ , at least in these average particle diameters,
1.5 × D ₁ <D ₃ Formula (1)
Satisfy the condition of
In addition, at these average particle sizes:
1.2 × D ₂ <D ₃ (2)
It is preferable to satisfy the following condition.
Further, in the above formula (2), 1.5 × D ₂ <D ₃ ... Formula (2) ′
It is preferable to satisfy the following condition.
Here, the central position P ₂ is a 50% penetration position in the stacking direction into the laminated body (internal electric active layer) 11, and the intermediate position P ₃ is the inside of the laminated body (internal electric active layer) 11. This corresponds to a 25% penetration position in the stacking direction. The average particle diameter outermost position P ₁ where D ₁ is measured, the upper and may be a both positions the lower side of the laminate (inner conductive active layer) 11, a position of only one Also good.

上記の数式（１）、（２）及び（２）’によれば、積層セラミックコンデンサ１の積層体１１の積層方向に沿う両側部及び／又は中央部（図２の領域Ａ）における誘電体粒子の平均粒径が、他の部分（図２の領域Ｂ）における平均粒径よりも小さいことが理解される。このような誘電体粒子の粒径分布となるように部分的に粒成長を抑制し積層体を焼成することにより、積層セラミックコンデンサ１の大容量化に伴うＣＲ積の低下を軽減することができる。 According to the above mathematical formulas (1), (2) and (2) ′, dielectric particles in both side portions and / or the central portion (region A in FIG. 2) along the stacking direction of the multilayer body 11 of the multilayer ceramic capacitor 1. It is understood that the average particle size is smaller than the average particle size in the other part (region B in FIG. 2). By partially suppressing the grain growth and firing the multilayer body so as to obtain such a particle size distribution of the dielectric particles, it is possible to reduce a decrease in CR product due to an increase in the capacity of the multilayer ceramic capacitor 1. .

また、実施形態による積層セラミックコンデンサ１は、積層体１１の積層方向に直交する方向における最外縁位置Ｐ_４に存在する誘電体粒子の平均粒径がＤ_４であるときに、中間位置Ｐ_３に存在する誘電体粒子の平均粒径Ｄ_３に対して、
１．５×Ｄ_４＜Ｄ_３・・・数式（３）
の条件を満たすことがより好ましい。なお、平均粒径Ｄ_４については、静電容量への寄与は小さいので、本発明の必須の構成ではないが、絶縁抵抗への寄与は大きいので、より高いＣＲ積を得ることができる。また、少なくとも
１．２×Ｄ_４＜Ｄ_３・・・数式（３）’
の条件を満たしていればよい。 Further, the multilayer ceramic capacitor 1 according to the embodiment is located at the intermediate position P ₃ when the average particle diameter of the dielectric particles existing at the outermost edge position P ₄ in the direction orthogonal to the stacking direction of the multilayer body 11 is D _4. with respect to the average particle diameter D ₃ of the dielectric particles present,
1.5 × D ₄ <D ₃ (3)
It is more preferable to satisfy the condition. Incidentally, the average particle diameter D _4, since the contribution to the electrostatic capacity is small, is not an essential configuration of the present invention, since the contribution is large in the insulating resistance, it is possible to obtain a higher CR product. Further, at least 1.2 × D ₄ <D ₃ ... (3) ′
It only has to satisfy the conditions.

焼成により誘電体粒子の粒成長が過剰になると誘電体層における粒界数が減少し、これが絶縁抵抗の低下や耐電圧の低下を引き起こす。還元性雰囲気中での焼成される従来の積層セラミックコンデンサにおいて、積層体の積層方向における両端部近傍及びその中央部近傍が他の部分よりも比較的粒成長の比率が高いことが判明した。発明者らは、焼成の際に積層体の両端部近傍又は中央部近傍で最初に一層一粒子構造に至り、それが結果的にコンデンサ全体の絶縁抵抗の低下ひいてはＣＲ積の低下を招く要因であることに着目し、これら粒成長の比率（速度）が高い箇所の粒成長を抑制することによりＣＲ積の低下を軽減させるという着想を得た。 When the grain growth of dielectric particles becomes excessive due to firing, the number of grain boundaries in the dielectric layer decreases, which causes a decrease in insulation resistance and a decrease in withstand voltage. In a conventional multilayer ceramic capacitor fired in a reducing atmosphere, it has been found that the ratio of grain growth is relatively higher in the vicinity of both end portions and in the vicinity of the center portion in the stacking direction of the multilayer body than in other portions. The inventors first reached a one-particle structure in the vicinity of both ends or the center of the laminate during firing, which resulted in a decrease in the insulation resistance of the entire capacitor and a decrease in the CR product. Focusing on a certain point, the idea of reducing the reduction of the CR product by suppressing the grain growth at a portion where the ratio (speed) of the grain growth is high was obtained.

上述した数式（１）で表される誘電体粒子の粒径分布を得るために、一つの実施形態では、積層体１１の外側を覆うカバー部１５に粒成長抑制元素が添加される。これにより、最外層位置Ｐ_１である両端部近傍（図２の領域Ａ）に存在する誘電体粒子の粒成長が他の領域（図２の領域Ｂ）のそれよりも抑制される。 In order to obtain the particle size distribution of the dielectric particles represented by the above formula (1), in one embodiment, a grain growth inhibiting element is added to the cover portion 15 that covers the outside of the multilayer body 11. Thus, grain growth of dielectric particles near both end portions of the outermost layer position P ₁ (area A in FIG. 2) is suppressed than that of the other region (region in FIG. 2 B).

また、上述した数式（２）及び（２）’で表される誘電体粒子の粒径分布を得るために、もう一つの他の実施形態では、還元性雰囲気中での焼成温度と最高温度での保持時間を調整することにより、積層方向における中央位置Ｐ_２を貫く中央部近傍（図２の領域Ａ）に存在する誘電体粒子の粒成長が他の領域（図２の領域Ｂ）のそれよりも抑制される。また、有効な昇温速度は５０００〜１００００℃／ｈｒ程度である。 In order to obtain the particle size distribution of the dielectric particles represented by the above formulas (2) and (2) ′, in another embodiment, the firing temperature and the maximum temperature in a reducing atmosphere are used. by adjusting the retention time, it grain growth of other regions of the dielectric particles present near the center penetrating the center position P ₂ in the stacking direction (region a in FIG. 2) (region of FIG. 2 B) More suppressed. Moreover, the effective temperature increase rate is about 5000-10000 degreeC / hr.

また、上述した数式（３）及び（３）’で表される誘電体粒子の粒径分布を得るために、もう一つの他の実施形態では、積層体１１の外側を覆うサイドマージン部１６に粒成長抑制元素が添加される。サイドマージン部１６に粒成長抑制元素が添加されるもの及び／又は逆パターンシート２４に粒成長抑制元素が添加されるものでもよい。これにより、最外縁位置Ｐ_４近傍（図２の領域Ａ）に存在する誘電体粒子の粒成長が他の領域（図２の領域Ｂ）のそれよりも抑制される。 Further, in order to obtain the particle size distribution of the dielectric particles represented by the above formulas (3) and (3) ′, in another embodiment, the side margin portion 16 that covers the outside of the multilayer body 11 is provided. A grain growth inhibiting element is added. To and / or reverse the pattern sheet 24 as grain growth inhibiting element side margin portion 16 is added may be one grain growth inhibiting element is added. Thus, grain growth of dielectric particles present in outermost position P ₄ near (region A in FIG. 2) which it is suppressed more than in the other regions (the region in FIG. 2 B).

ここで、図３は、焼成後に誘電体層１２になるグリーンシート２２及び内部電極層１３になる導電性ペースト膜２３の各１層を示す断面図である。また、図４は、グリーンシート２２及び導電性ペースト膜２３に逆パターンシート２４が形成された各１層を示す断面図である。図４において参照される逆パターンシート２４は、グリーンシート２２及び導電性ペースト膜２３との間の段差を補填するために、導電性ペースト膜２３とは逆のパターンを有している。逆パターンシート２４はグリーンシート２２と同様の例えばＢａＴｉＯ_３を主成分とする。逆パターンシート２４は、グリーンシート２２にスクリーン印刷により形成してもよいし、内部電極層１３に対応する開口を有するシートがグリーンシート２２に積層されてなるものでもよい。 Here, FIG. 3 is a cross-sectional view showing one layer of each of the green sheet 22 that becomes the dielectric layer 12 and the conductive paste film 23 that becomes the internal electrode layer 13 after firing. FIG. 4 is a cross-sectional view showing one layer in which the reverse pattern sheet 24 is formed on the green sheet 22 and the conductive paste film 23. The reverse pattern sheet 24 referred to in FIG. 4 has a pattern opposite to that of the conductive paste film 23 in order to compensate for the level difference between the green sheet 22 and the conductive paste film 23. The reverse pattern sheet 24 is mainly composed of, for example, BaTiO ₃ similar to the green sheet 22. The reverse pattern sheet 24 may be formed by screen printing on the green sheet 22 or may be formed by laminating a sheet having an opening corresponding to the internal electrode layer 13 on the green sheet 22.

カバー部１５、サイドマージン部１６及び／又は逆パターンシート２４に添加される粒成長抑制元素は、例えばＭｎ、Ｍｇ、希土類元素からなる群より選ばれる少なくとも１種の元素を含むことが好ましい。また、粒成長抑制元素は積層体（内電アクティブ層）１１にも含まれていてもよいが、その場合、カバー部１５、サイドマージン部１６及び／又は逆パターンシート２４に含まれる量よりも少ない量が含まれる。好ましくはＢａＴｉＯ_３が１００ｍｏｌに対し０．５ｍｏｌ以上の添加量の差があればよい。 The grain growth inhibiting element added to the cover portion 15, the side margin portion 16 and / or the reverse pattern sheet 24 preferably includes at least one element selected from the group consisting of Mn, Mg, and rare earth elements, for example. In addition, the grain growth suppressing element may be included in the laminate (internal electric active layer) 11, but in that case, the amount is larger than the amount included in the cover portion 15, the side margin portion 16 and / or the reverse pattern sheet 24. A small amount is included. Preferably, the difference in addition amount of 0.5 mol or more per 100 mol of BaTiO ₃ is sufficient.

本実施形態によれば、積層体１１において、上述した数式（１）および（２）を満たし、好ましくは数式（２）’、（３）又は（３）’を満たす、誘電体粒子の粒径分布となるように粒成長を抑制することにより、積層セラミックコンデンサ１の大容量化に伴うＣＲ積の低下を従来よりも軽減することができる。 According to the present embodiment, in the laminate 11, the particle diameter of the dielectric particles satisfying the above-described mathematical formulas (1) and (2), preferably satisfying the mathematical formula (2) ′, (3) or (3) ′. By suppressing the grain growth so as to have a distribution, it is possible to reduce the decrease in the CR product accompanying the increase in the capacity of the multilayer ceramic capacitor 1 compared to the conventional case.

次に、本発明の積層セラミックコンデンサ（以下「ＭＬＣＣ」という）の実施例を説明する。 Next, examples of the multilayer ceramic capacitor (hereinafter referred to as “MLCC”) of the present invention will be described.

＜ＭＬＣＣの作製＞
（１）ＭＬＣＣ成型体の作製
まず、誘電体のグリーンシート、逆パターンシート、カバー部及びサイドマージン部の原料粉末として平均粒径が４０ｎｍ〜４００ｎｍ以下のＢａＴｉＯ_３粉末を調製した。本実施例では逆パターンシート、カバー部となるカバーシート及びサイドマージン部となるサイドシートの原料スラリーに、粒成長抑制剤としてＭｇおよびＭｎをＢａＴｉＯ_３が１００ｍｏｌに対しそれぞれ１．０ｍｏｌずつ添加した。調製した誘電体原料粉末を有機溶剤で湿式混合し、ドクターブレード法により１．０μｍ厚の誘電体のグリーンシートを塗工して乾燥させた。同様に逆パターンシート、カバーシート及びサイドシートもシート状に成形した。 <Production of MLCC>
(1) Production of MLCC molded body First, BaTiO ₃ powder having an average particle size of 40 nm to 400 nm or less was prepared as a raw material powder for dielectric green sheets, reverse pattern sheets, covers, and side margins. In this example, Mg and Mn as grain growth inhibitors were added in an amount of 1.0 mol per 100 mol of BaTiO ₃ to the raw slurry of the reverse pattern sheet, the cover sheet serving as the cover portion, and the side sheet serving as the side margin portion. The prepared dielectric material powder was wet-mixed with an organic solvent, a 1.0 μm thick dielectric green sheet was applied by a doctor blade method, and dried. Similarly, a reverse pattern sheet, a cover sheet, and a side sheet were formed into a sheet shape.

グリーンシート上にＮｉを含む導電性ペースト膜を所定パターンでスクリーン印刷した。また、グリーンシートと導電性ペースト膜との間の段差を埋めるため当該導電性ペースト膜と相補的なパターンを有する逆パターンシートをグリーンシート上にスクリーン印刷して形成した。逆パターンシートの厚さは導電性ペースト膜と同じ厚さである。なお上述したように、この逆パターンシートには焼成による誘電体層の粒成長を抑制するための上述の粒成長抑制剤が所定量添加されている（表１参照）。 A conductive paste film containing Ni was screen-printed in a predetermined pattern on the green sheet. Further, in order to fill a step between the green sheet and the conductive paste film, a reverse pattern sheet having a pattern complementary to the conductive paste film was formed on the green sheet by screen printing. The reverse pattern sheet has the same thickness as that of the conductive paste film. As described above, a predetermined amount of the above-described grain growth inhibitor for suppressing grain growth of the dielectric layer due to firing is added to the reverse pattern sheet (see Table 1).

導電性ペースト膜及び逆パターンシートを配置したグリーンシートを、導電性ペースト膜の引き出されている側が互い違いになるように１０１枚積層し、これにより積層数ｎが１００の積層体シートを得た。その後、積層体シートの上下面にカバー部の総厚が２０μｍとなるようにカバーシートを複数枚圧着した。なお上述したように、このカバーシートには焼成による誘電体層の粒成長を抑制するための粒成長抑制剤が所定量添加されている。 101 sheets of green sheets on which conductive paste films and reverse pattern sheets were arranged were stacked so that the side from which the conductive paste films were drawn was staggered, thereby obtaining a laminate sheet having a stacking number n of 100. Thereafter, a plurality of cover sheets were pressure-bonded to the upper and lower surfaces of the laminate sheet so that the total thickness of the cover portion was 20 μm. As described above, a predetermined amount of a grain growth inhibitor for inhibiting grain growth of the dielectric layer due to firing is added to the cover sheet.

積層体シートを所定寸法にカットした直方積層体の両側面にサイドマージン部の総厚が４０μｍとなるようにサイドシートを複数枚圧着した。なお上述したように、このサイドシートには焼成による誘電体層の粒成長を抑制するための粒成長抑制剤が表１に示す所定量添加されている。これにより、縦１．０ｍｍ、横０．５ｍｍ、高さ０．５ｍｍの寸法のＭＬＣＣ成型体を得た。 A plurality of side sheets were pressure-bonded to both side surfaces of a rectangular laminate obtained by cutting the laminate sheet to a predetermined size so that the total thickness of the side margin portions was 40 μm. As described above, a predetermined amount of a grain growth inhibitor shown in Table 1 is added to the side sheet to suppress grain growth of the dielectric layer due to firing. As a result, an MLCC molded body having dimensions of 1.0 mm in length, 0.5 mm in width, and 0.5 mm in height was obtained.

（２）ＭＬＣＣ成型体の焼成
ＭＬＣＣ成型体の試料をＮ_２雰囲気中にて３００℃の温度で脱バインダした。その後、Ｈ_２を含む還元性雰囲気中にて１１５０℃から１２５０℃の温度範囲まで昇温速度６０００℃／ｈｒで昇温し、１０分から２時間その温度を保持して焼成した。降温後、Ｎ_２雰囲気中にて８００℃から１０５０℃の温度範囲まで昇温し、その温度を保持して再酸化処理を行った。こうして得たＭＬＣＣの焼結体において外部電極を形成するために、内部電極が露出する両側の端面にガラスフリットを含有するＮｉペーストを塗布し、Ｎ_２雰囲気中にて焼き付け処理を行った。
これにより、ＭＬＣＣの試料を得た。 (2) Firing of MLCC molded body A sample of the MLCC molded body was debindered at a temperature of 300 ° C in an N ₂ atmosphere. Thereafter, the temperature was raised from a temperature range of 1150 ° C. to 1250 ° C. in a reducing atmosphere containing H ₂ at a rate of temperature increase of 6000 ° C./hr, and the temperature was maintained for 10 minutes to 2 hours for firing. After the temperature was lowered, the temperature was raised from 800 ° C. to 1050 ° C. in an N ₂ atmosphere, and re-oxidation treatment was performed while maintaining the temperature. In order to form an external electrode in the MLCC sintered body thus obtained, Ni paste containing glass frit was applied to both end faces where the internal electrode was exposed, and baking treatment was performed in an N ₂ atmosphere.
As a result, a sample of MLCC was obtained.

表１に今回の実験で用いたＭＬＣＣ試料の製造条件を示す。

Table 1 shows the production conditions of the MLCC sample used in this experiment.

＜ＭＬＣＣの評価方法＞
（１）誘電体粒子の平均粒径の評価方法
ＭＬＣＣの外部電極が形成されている端面に対し平行に切断して断面を露出させ、走査型電子顕微鏡（ＳＥＭ）で撮影した誘電体層の断面写真に基づいて誘電体粒子の粒径を測定した。粒径を測定した位置は、平均粒径Ｄ_１を評価するため積層方向における最外層位置Ｐ_１と、平均粒径Ｄ_２を評価するため積層方向における中央位置Ｐ_２と、平均粒径Ｄ_３を評価するため最外層位置Ｐ_１と中央位置Ｐ_２との間を等分した中間位置Ｐ_３と、平均粒径Ｄ_４を評価するため積層方向に直交する方向における最外縁位置Ｐ_４の４箇所である。 <MLCC evaluation method>
(1) Evaluation Method of Average Particle Size of Dielectric Particles Cross section of dielectric layer taken by scanning electron microscope (SEM) by exposing the cross section by cutting parallel to the end face on which the MLCC external electrode is formed The particle size of the dielectric particles was measured based on the photograph. Position measuring particle size, the outermost position P ₁ in the stacking direction to evaluate the average particle diameter D _1, the center position P ₂ in the stacking direction to evaluate the average particle diameter D _2, the mean particle diameter D ₃ ₄ for the outermost edge position P ₄ in the direction orthogonal to the stacking direction for evaluating the average particle diameter D ₄ and the intermediate position P ₃ equally divided between the outermost layer position P ₁ and the central position P _2. It is a place.

ここで、最外層位置Ｐ_１では、図５に示されるように、第１層（最外層）から第３層までの誘電体層１２の、中心線を基準に１５μｍの範囲内の領域で観察される誘電体粒子のグレイン径を測定した。積層体の５０％侵入部分である中央位置Ｐ_２では、図６に示されるように、第ｎ／２層から第ｎ／２＋２層（ｎ＝１００の場合、第５０層から第５２層）までの誘電体層１２の、中心線を基準に１５μｍの範囲内の領域で観察される誘電体粒子のグレイン径を測定した。積層体の２５％侵入部分である中間位置Ｐ_３では、図７に示されるように、第ｎ／４層から第ｎ／４＋２層（ｎ＝１００の場合、第２５層から第２７層）までの誘電体層１２の、中心線を基準に１５μｍの範囲内の領域で観察される誘電体粒子のグレイン径を測定した。最外縁位置Ｐ_４では、内部電極層の端部から中心方向に２μｍの範囲内の領域で観察される誘電体粒子のグレイン径を測定した（図９参照）。 Here, the outermost position P _1, as shown in Figure 5, the dielectric layer 12 from the first layer (outermost layer) to the third layer, observed in a region within the range of 15μm with respect to the center line The grain diameter of the dielectric particles was measured. In the center position _{P 2} is 50% penetration portion of the stack, as shown in FIG. 6, (when n = 100, from the 50 layers 52 layers) from the n / 2-layer second n / 2 + 2 layer to The grain diameter of the dielectric particles observed in a region within a range of 15 μm with respect to the center line of the dielectric layer 12 was measured. In the intermediate position _{P 3} is 25% penetration portion of the stack, as shown in FIG. 7, (when n = 100, from the 25 layers 27 layers) from the n / 4 layers the n / 4 + 2 layer to The grain diameter of the dielectric particles observed in a region within a range of 15 μm with respect to the center line of the dielectric layer 12 was measured. In outermost position P _4, to measure the grain diameter of the dielectric particles observed in a region within the range of 2μm toward the center from the end of the internal electrode layers (see Figure 9).

ＳＥＭ画像に基づいて誘電体粒子の積層方向の最大長と積層方向に直交する方向の最大長とを測定し、それらの単純算術平均値をその誘電体粒子のグレイン径として評価した。そして、位置Ｐ_１、Ｐ_２、Ｐ_３及びＰ_４の各領域において、当該領域に存在する全ての誘電体粒子のグレイン径を測定し、それらの単純算術平均値を求めた。同一条件で製造した２０個のＭＬＣＣチップについて測定した最終的な平均値を、本実施例における平均粒径Ｄ_１、Ｄ_２、Ｄ_３及びＤ_４として評価した。なお、図８及び図９に示されるように、領域の外に見切れている粒子についても、その領域外の部分を含めた粒径を測定対象とした。 Based on the SEM image, the maximum length of the dielectric particles in the stacking direction and the maximum length in the direction orthogonal to the stacking direction were measured, and their simple arithmetic average value was evaluated as the grain diameter of the dielectric particles. In each area at a position P _1, P _2, P ₃ and P _4, by measuring the grain size of all of the dielectric particles present in the area, was determined and their simple arithmetic mean. The final average value measured for 20 MLCC chips manufactured under the same conditions was evaluated as average particle diameters D ₁ , D ₂ , D ₃ and D ₄ in this example. As shown in FIG. 8 and FIG. 9, the particle size including the portion outside the region was also measured for the particles that were out of the region.

なお、平均粒径Ｄ_１は、積層体の上側及び下側の両方の最外層位置で測定されてもよいし、一方のみの最外層位置で測定されてもよい。平均粒径Ｄ_３は、積層体の上側から及び下側からの両方の２５％侵入位置で測定されてもよいし、一方のみの２５％侵入位置で測定されてもよい。平均粒径Ｄ_４は、積層体の左右両方の最外縁位置で測定されてもよいし、一方のみの最外縁位置で測定されてもよい。 The average particle diameter D ₁ may be measured at the outermost layer position of both the upper and lower laminate it may be measured at the outermost layer position of only one. The average particle diameter D ₃ may be measured at 25% penetration position of both from the upper side of the laminate and lower, it may be measured by 25% penetration position of only one. The average particle diameter D ₄ may be measured at the outermost edge positions of both left and right of the stack may be measured at the outermost edge position of only one.

＜ＭＬＣＣの評価結果＞
作製したＭＬＣＣの誘電体層に対する評価結果を表２に示す。作成した試料においてＣＲ積が２０００Ｆ・Ωを規定値とし、それ以上のＣＲ積を示す試料を合格として評価した。 <Evaluation results of MLCC>
Table 2 shows the evaluation results for the dielectric layer of the produced MLCC. In the prepared sample, the CR product was evaluated to be 2000F · Ω as a specified value, and a sample showing a CR product higher than that was evaluated as acceptable.

表２において、＊が付された番号の試料（Ｎｏ．１、５、９及び１２）は、ＣＲ積が２０００Ｆ・Ωよりも小さい比較例として挙げられている。ＣＲ積が２０００Ｆ・Ωよりも大きい試料では、第１の平均粒径比Ｄ_３／Ｄ_１が１．５よりも大きく、第２の平均粒径比Ｄ_３／Ｄ_２が１．２よりも大きかった。また、第２の平均粒径比Ｄ_３／Ｄ_２が１．５よりも大きくかつ第３の平均粒径比Ｄ_３／Ｄ_４が１．５よりも大きい試料は２５００Ｆ・Ωよりも大きいＣＲ積が得られた。 In Table 2, samples with numbers marked with * (No. 1, 5, 9, and 12) are listed as comparative examples in which the CR product is smaller than 2000 F · Ω. For samples with a CR product greater than 2000 F · Ω, the first average particle size ratio D ₃ / D ₁ is greater than 1.5 and the second average particle size ratio D ₃ / D ₂ is greater than 1.2. It was big. In addition, a sample in which the second average particle size ratio D ₃ / D ₂ is larger than 1.5 and the third average particle size ratio D ₃ / D ₄ is larger than 1.5 is a CR larger than 2500 F · Ω. The product was obtained.

図１０は、比較例と対比させた本発明の積層セラミックコンデンサのＣＲ積の特性を定性的に示すグラフ図である。本発明の実施例による積層セラミックコンデンサは、従来技術による比較例に比べ高いＣＲ積を有している。このことは、高い焼成温度であっても、積層体における粒成長の速度が高い箇所（例えば図２に示した領域Ａ）の粒成長が抑制され、結果的に高い絶縁抵抗が維持されていることを意味している。また、本発明の実施例による積層セラミックコンデンサでは、図１０に示されるように、焼成温度の高い範囲で従来技術のようにＣＲ積が急激に落ち込むような不利な特性は見られなかった。 FIG. 10 is a graph showing qualitatively the CR product characteristics of the multilayer ceramic capacitor of the present invention compared with the comparative example. The multilayer ceramic capacitor according to the embodiment of the present invention has a higher CR product than the comparative example according to the prior art. This means that even at a high firing temperature, grain growth in a portion where the grain growth rate in the laminate is high (for example, the region A shown in FIG. 2) is suppressed, and as a result, high insulation resistance is maintained. It means that. In addition, in the multilayer ceramic capacitor according to the example of the present invention, as shown in FIG. 10, there was no disadvantageous characteristic that the CR product drastically dropped as in the prior art in a high firing temperature range.

１積層セラミックコンデンサ（ＭＬＣＣ）
１０セラミック焼結体
１１積層体（内電アクティブ層）
１２誘電体層
１３内部電極層
１４マージン部
１５カバー部
１６サイドマージン部
２０外部電極
２２グリーンシート
２３導電性ペースト膜
２４逆パターンシート 1 Multilayer ceramic capacitor (MLCC)
10 Ceramic sintered body 11 Laminated body (internal electric active layer)
12 Dielectric layer 13 Internal electrode layer 14 Margin portion 15 Cover portion 16 Side margin portion 20 External electrode 22 Green sheet 23 Conductive paste film 24 Reverse pattern sheet

Claims

誘電体層と内部電極層とが交互に積層されてなる積層体と、前記積層体の積層方向における最外層の上下を覆うカバー部と、前記積層体の積層方向に直交する方向における最外縁の両側を覆うサイドマージン部と、を備える積層セラミックコンデンサであって、
前記積層体の積層方向における最外層位置に存在する、内部電極層に挟まれた誘電体層を構成する誘電体粒子の平均粒径がＤ_１であり、
前記積層体の積層方向における中央位置に存在する、内部電極層に挟まれた誘電体層を構成する誘電体粒子の平均粒径がＤ_２であり、
前記積層体の積層方向における前記最外層位置と前記中央位置との間を等分した中間位置に存在する、内部電極層に挟まれた誘電体層を構成する誘電体粒子の平均粒径がＤ_３であるとした場合において、
前記平均粒径Ｄ_１、Ｄ_２及びＤ_３の関係が、
１．５×Ｄ_１＜Ｄ_３、かつ、
１．２×Ｄ_２＜Ｄ_３
の条件を満たし、
前記平均粒径Ｄ_１は前記誘電体層の厚さの１／２以下である積層セラミックコンデンサ。 A laminate in which dielectric layers and internal electrode layers are alternately laminated; a cover portion that covers the top and bottom of the outermost layer in the lamination direction of the laminate; and an outermost edge in a direction orthogonal to the lamination direction of the laminate A laminated ceramic capacitor comprising side margin portions covering both sides,
Present in the outermost layer position in the stacking direction of the laminate, the average particle diameter of the dielectric particles constituting the dielectric layers sandwiched by the internal electrode layers is D _1,
Existing in the center position in the stacking direction of the laminate, the average particle diameter of the dielectric particles constituting the dielectric layers sandwiched by the internal electrode layer is D _2,
The average particle diameter of the dielectric particles constituting the dielectric layer sandwiched between the internal electrode layers existing at an intermediate position equally divided between the outermost layer position and the central position in the stacking direction of the stacked body is D _In the case of ₃
The relationship between the average particle diameters D ₁ , D ₂ and D ₃ is
1.5 × D ₁ <D ₃ , and
1.2 × D ₂ <D ₃
Meet the requirements of
The average particle size D ₁ is the dielectric layer 1/2 or less of the thickness of multilayer ceramic capacitors.

さらに前記平均粒径Ｄ_２及びＤ_３の関係が、
１．５×Ｄ_２＜Ｄ_３
の条件を満たす請求項１に記載の積層セラミックコンデンサ。 Further, the relationship between the average particle diameters D ₂ and D ₃ is
1.5 × D ₂ <D ₃
The multilayer ceramic capacitor according to claim 1, wherein the following condition is satisfied.

更に前記積層体の積層方向に直交する方向における最外縁位置に存在する、内部電極層に挟まれた誘電体粒子の平均粒径がＤ_４であるとした場合において、
前記平均粒径Ｄ_３及びＤ_４の関係が、
１．５×Ｄ_４＜Ｄ_３
の条件を更に満たす請求項１又は２に記載の積層セラミックコンデンサ。 In still present in the outermost edge position in the direction perpendicular to the lamination direction of the laminate, when the average particle size of the sandwiched by internal electrode layers dielectric particles are to be D _4,
The relationship between the average particle diameters D ₃ and D ₄ is
1.5 × D ₄ <D ₃
The multilayer ceramic capacitor according to claim 1, further satisfying the above condition.

前記カバー部に前記誘電体層の粒成長を抑制するための粒成長抑制剤が添加されている、請求項１〜３の何れか１項に記載の積層セラミックコンデンサ。 The multilayer ceramic capacitor according to claim 1, wherein a grain growth inhibitor for suppressing grain growth of the dielectric layer is added to the cover portion.

前記サイドマージン部に前記誘電体層の粒成長を抑制するための粒成長抑制剤が添加されている、請求項４に記載の積層セラミックコンデンサ。 The multilayer ceramic capacitor according to claim 4, wherein a grain growth inhibitor for suppressing grain growth of the dielectric layer is added to the side margin portion.

前記粒成長抑制剤がＭｎ、Ｍｇからなる群より選ばれる少なくとも１種の元素を含む、請求項４又は５に記載の積層セラミックコンデンサ。 The multilayer ceramic capacitor according to claim 4 or 5, wherein the grain growth inhibitor contains at least one element selected from the group consisting of Mn and Mg.