JP5603488B2 - 集積回路保護のための装置および方法 - Google Patents

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Description

（分野）
本発明の実施形態は、電子システムに関し、より具体的には、電子システムのための保護回路に関する。
（関連技術の記載）
ある電子システムは、過渡信号事象、すなわち、高速で変化する電圧および高電力を有する比較的短持続時間の電気信号に暴露され得る。過渡信号事象として、例えば、物体または人から電子システムへの突然の電荷放出から生じる静電放電（ＥＳＤ）事象が挙げられ得る。
過渡信号事象は、ＩＣの比較的小面積内にわたる過電圧条件および高レベルの電力損失のために、電子システム内部の集積回路（ＩＣ）に損傷を及ぼし得る。高電力損失は、ＩＣ温度を上昇させ、ゲート酸化物つき抜け現象、接合損傷、金属損傷、および表面電荷蓄積等、多数の問題につながり得る。さらに、過渡信号事象は、ラッチアップ（言い換えると、低インピーダンス経路の不慮の生成）を誘発し、それによって、ＩＣの機能を中断させ、潜在的に、ＩＣに恒久的損傷を及ぼし得る。したがって、ＩＣに、そのような過渡信号事象からの保護を提供する必要性がある。
集積回路保護のための装置および方法が、提供される。一実施形態では、装置は、集積回路を備える。集積回路は、集積回路の表面上に配置される第１のパッドと、集積回路の表面上に配置される第２のパッドと、集積回路の表面上に配置される第３のパッドと、集積回路内に配置される保護回路とを含む。保護回路は、集積回路の第１のパッドと第１のノードとの間に電気的に接続される第１の保護サブ回路と、第２のパッドと第１のノードとの間に電気的に結合される第２の保護サブ回路と、第１のノードと第３のパッドとの間に電気的に結合される第３の保護サブ回路とを含む。第１のノードは、直接、第１のパッド、第２のパッド、または第３のパッドと関連付けられない。第１および第３の保護サブ回路は、過渡電気事象が第１のパッドと第３のパッドとの間で受けられると、第１のパッドと第３のパッドとの間に低インピーダンス経路を提供することによって、過渡電気事象保護のための電圧クランピングを提供するように構成され、第２および第３の保護サブ回路は、過渡電気事象が第２のパッドと第３のパッドとの間で受けられると、第２のパッドと第３のパッドとの間に低インピーダンス経路を提供することによって、過渡電気事象保護のための電圧クランピングを提供するように構成され、第１および第２の保護サブ回路は、過渡電気事象が第１のパッドと第２のパッドとの間で受けられると、第１のパッドと第２のパッドとの間に低インピーダンス経路を提供することによって、過渡電気事象保護のための電圧クランピングを提供するように構成される。
別の実施形態では、装置は、集積回路を備える。集積回路は、集積回路の表面上に配置される第１のパッドと、集積回路の表面上に配置される第２のパッドと、集積回路の表面上に配置される、第３のパッドと、集積回路内に配置される、保護回路とを含む。保護回路は、集積回路の第１のパッドと第１のノードとの間に電気的に接続される、第１の保護手段と、第２のパッドと第１のノードとの間に電気的に結合される、第２の保護手段と、第１のノードと第３のパッドとの間に電気的に結合される、第３の保護手段とを含む。第１のノードは、直接、第１のパッド、第２のパッド、または第３のパッドと関連付けられない。第１および第３の保護手段は、過渡電気事象が、第１のパッドと第３のパッドとの間で受けられると、第１のパッドと第３のパッドとの間に低インピーダンス経路を提供することによって、過渡電気事象保護のための電圧クランピングを提供するように構成される。第２および第３の保護手段は、過渡電気事象が、第２のパッドと第３のパッドとの間で受けられると、第２のパッドと第３のパッドとの間に低インピーダンス経路を提供することによって、過渡電気事象保護のための電圧クランピングを提供するように構成される。第１および第２の保護手段は、過渡電気事象が、第１のパッドと第２のパッドとの間で受けられると、第１のパッドと第２のパッドとの間に低インピーダンス経路を提供することによって、過渡電気事象保護のための電圧クランピングを提供するように構成される。
例えば、本発明は以下の項目を提供する。
（項目１）
装置であって、
該装置は、
集積回路（１）であって、
該集積回路は、
該集積回路の表面上に配置される第１のパッド（２００４）と、
該集積回路の表面上に配置される第２のパッド（２００５）と、
該集積回路の表面上に配置される第３のパッド（２００６）と、
該集積回路内に配置される保護回路（１９２１）であって、該保護回路は、該集積回路の該第１のパッドと第１のノードとの間に電気的に結合される第１の保護サブ回路（２００１）と、該第２のパッドと該第１のノードとの間に電気的に結合される第２の保護サブ回路（２００２）と、該第１のノードと該第３のパッドとの間に電気的に結合される第３の保護サブ回路（２００３）とを含む、保護回路と
を含む、集積回路を含み、
該第１のノードは、該第１のパッド、該第２のパッド、または該第３のパッドと直接的には関連付けられず、
該第１および第３の保護サブ回路は、過渡電気事象（１４、１６）が該第１のパッドと該第３のパッドとの間で受けられると、該第１のパッドと該第３のパッドとの間に低インピーダンス経路を提供することによって、過渡電気事象保護のための電圧クランピングを提供するように構成され、該第２および第３の保護サブ回路は、過渡電気事象が該第２のパッドと該第３のパッドとの間で受けられると、該第２のパッドと該第３のパッドとの間に低インピーダンス経路を提供することによって、過渡電気事象保護のための電圧クランピングを提供するように構成され、該第１および第２の保護サブ回路は、過渡電気事象が該第１のパッドと該第２のパッドとの間で受けられると、該第１のパッドと該第２のパッドとの間に低インピーダンス経路を提供することによって、過渡電気事象保護のための電圧クランピングを提供するように構成される、装置。
（項目２）
前記第１、第２、および第３の保護サブ回路は、各々、少なくとも１つの保護回路ビルディングブロック（２０１０、２０１１、２０１２）を含み、保護サブ回路毎の該保護回路ビルディングブロックの数の選択は、前記第１のパッドと関連付けられた前記保護回路の保持電圧またはトリガ電圧のうちの少なくとも１つ、および前記第２のパッドと関連付けられた該保護回路の保持電圧またはトリガ電圧のうちの少なくとも１つを決定する、項目１に記載の装置。
（項目３）
前記第１および第２の保護サブ回路の各々は、第１のタイプの１つ以上の保護回路ビルディングブロックを含み、前記第３の保護サブ回路は、該第１のタイプと異なる第２のタイプの１つ以上の保護回路ビルディングブロックを含む、項目２に記載の装置。
（項目４）
前記第３の保護サブ回路は、カスケード式に配列された複数の保護回路ビルディングブロックを含む、項目２に記載の装置。
（項目５）
前記第３の保護サブ回路のビルディングブロックのカスケードと並列に電気的に接続される１つ以上の付加的ビルディングブロック（２３００）をさらに含み、該１つ以上の付加的ビルディングブロックは、第１の極性の前記第１および第２のパッドにおいて受けられた過渡電気事象に対する保護応答を提供するように構成され、該第３の保護サブ回路のビルディングブロックの該カスケードは、該第１の極性と反対の第２の極性の該第１および第２のパッドにおいて受けられた過渡電気事象に対する保護応答を提供するように構成される、項目４に記載の装置。
（項目６）
ビルディングブロックのカスケードは、第１のビルディングブロック（２５５３）および第２のビルディングブロック（２５５４）を含み、該第１のビルディングブロックは、前記第１のノードに電気的に接続される第１の端部と、第２のノードに電気的に接続される第２の端部とを含み、該第２のビルディングブロックは、該第２のノードに電気的に接続される第１の端部と、前記第３のパッドに電気的に接続される第２の端部とを含み、前記集積回路は、第４のパッド（２５０３）および第３のビルディングブロック（２５５６）をさらに含み、該第３のビルディングブロックは、第４のパッドに電気的に接続される第１の端部と、該第２のノードに電気的に接続される第２の端部とを含む、項目２に記載の装置。
（項目７）
前記保護回路ビルディングブロックのうちの少なくとも１つは、制御ブロック（２０６１、２０６２、２０６３）から制御信号を受信するように構成され、該保護回路ビルディングブロックのうちの少なくとも１つは、該制御信号に少なくとも部分的に基づく２つ以上のトリガ電圧の間で選択するように構成される、項目２に記載の装置。
（項目８）
前記第１および第２のパッドは、センサインターフェース（１９０３）に電気的に接続される、項目２に記載の装置。
（項目９）
過渡電気事象が、前記第１のパッドと前記第２のパッドとの間で受けられる場合、第１の低インピーダンス経路が、前記第１の保護サブ回路を通して、該第１のパッドと前記第３のパッドとの間に提供され、第２の低インピーダンス経路が、前記第２の保護サブ回路を通して、該第３のパッドと該第２のパッドとの間に提供される、項目２に記載の装置。
（項目１０）
前記第１の保護サブ回路は、第１のシリコン制御整流器（ＳＣＲ）素子（２６０３）および第２のＳＣＲ素子（２６０４）を含み、該第１のＳＣＲ素子は、前記第１のパッドに電気的に接続されるアノードと、前記第１のノードに電気的に接続されるカソードとを含み、該第２のＳＣＲ素子は、前記第３のパッドに電気的に接続されるアノードと、該第１のパッドに電気的に接続されるカソードとを含み、前記第２の保護サブ回路は、第３のＳＣＲ素子（２６０３）および第４のＳＣＲ素子（２６０４）を含み、該第３のＳＣＲ素子は、前記第２のパッドに電気的に接続されるアノードと、該第１のノードに電気的に接続されるカソードとを含み、該第４のＳＣＲ素子は、該第３のパッドに電気的に接続されるアノードと、該第２のパッドに電気的に接続されるカソードとを含む、項目２に記載の装置。
（項目１１）
過渡電気事象が、前記第１のパッドと前記第２のパッドとの間で受けられる場合、低インピーダンス経路が、前記第１および第２の保護サブ回路を通して、該第１のパッドと該第２のパッドとの間に直接的に提供される、項目２に記載の装置。
（項目１２）
前記第１の保護サブ回路は、第１のゲート型ＮＰＮバイポーラトランジスタ（２１０６）を含み、前記第２の保護サブ回路は、第２のゲート型ＮＰＮバイポーラトランジスタ（２１０６）を含み、前記第３の保護サブ回路は、第３のゲート型ＮＰＮバイポーラトランジスタ（２１０６）および第４のゲート型ＮＰＮバイポーラトランジスタ（２１０６）を含み、各ゲート型ＮＰＮバイポーラトランジスタは、ベース、エミッタ、コレクタ、およびゲートを含み、該第１のゲート型ＮＰＮバイポーラトランジスタのコレクタは、前記第１のパッドに電気的に接続され、該第２のゲート型ＮＰＮバイポーラトランジスタのコレクタは、前記第２のパッドに電気的に接続され、該第３のゲート型ＮＰＮバイポーラトランジスタのコレクタは、該第１および第２のゲート型ＮＰＮバイポーラトランジスタの各々のゲート、エミッタ、およびベースに電気的に接続され、該第４のゲート型ＮＰＮバイポーラトランジスタのコレクタは、該第３のゲート型ＮＰＮバイポーラトランジスタのゲート、エミッタ、およびベースに電気的に接続され、該第４のゲート型ＮＰＮバイポーラトランジスタのゲート、エミッタ、およびベースは、前記第３のパッドに電気的に接続される、項目１１に記載の装置。
（項目１３）
第１のレジスタ（２１０８）および第２のレジスタ（２１０９）をさらに含み、該第１のレジスタは、前記第３のゲート型ＮＰＮバイポーラトランジスタの前記ベースに電気的に接続される第１の端部と、該第３のゲート型ＮＰＮバイポーラトランジスタの前記ゲートおよびエミッタに電気的に接続される第２の端部とを含み、該第２のレジスタは、前記第４のゲート型ＮＰＮバイポーラトランジスタの前記ベースに電気的に接続される第１の端部と、該第４のゲート型ＮＰＮバイポーラトランジスタの前記ゲートおよびエミッタに電気的に接続される第２の端部とを含む、項目１２に記載の装置。
（項目１４）
ＰＮＰバイポーラトランジスタ（１０６）をさらに含み、該ＰＮＰバイポーラトランジスタは、前記第１のノードに電気的に接続されるベースと、前記第３のパッドに電気的に接続されるエミッタおよびコレクタとを含む、項目１３に記載の装置。
（項目１５）
前記第３のパッドは、低インピーダンス接地基準パッドを含む、項目１に記載の装置。
（項目１６）
前記集積回路は、運動センサ処理回路（１９１１）を含む、項目１に記載の装置。
（項目１７）
前記集積回路内に配置される内部回路（１９２０）をさらに含み、該内部回路は、前記第１のパッドまたは前記第２のパッドのうちの少なくとも１つに電気的に接続され、前記保護回路は、該内部回路を過渡電気事象から保護する、項目１に記載の装置。
（項目１８）
前記第１のノードは、前記集積回路の内部にあり、外部からアクセス不可能である、項目１に記載の装置。
（項目１９）
装置であって、
該装置は、
集積回路（１）であって、
該集積回路は、
該集積回路の表面上に配置される第１のパッド（２００４）と、
該集積回路の表面上に配置される第２のパッド（２００５）と、
該集積回路の表面上に配置される第３のパッド（２００６）と、
該集積回路内に配置される保護回路（１９２１）であって、該保護回路は、該集積回路の該第１のパッドと第１のノードとの間に電気的に結合される第１の保護手段（２００１）と、該第２のパッドと該第１のノードとの間に電気的に結合される第２の保護手段（２００２）と、該第１のノードと該第３のパッドとの間に電気的に結合される第３の保護手段（２００３）とを含む、保護回路と
を含む、集積回路を含み、
該第１のノードは、該第１のパッド、該第２のパッド、または該第３のパッドと直接的には関連付けられず、
該第１および第３の保護手段は、過渡電気事象（１４、１６）が該第１のパッドと該第３のパッドとの間で受けられる場合に、該第１のパッドと該第３のパッドとの間に低インピーダンス経路を提供することによって、過渡電気事象保護のための電圧クランピングを提供するように構成され、該第２および第３の保護手段は、過渡電気事象が該第２のパッドと該第３のパッドとの間で受けられる場合に、該第２のパッドと該第３のパッドとの間に低インピーダンス経路を提供することによって、過渡電気事象保護のための電圧クランピングを提供するように構成され、該第１および第２の保護手段は、過渡電気事象が該第１のパッドと該第２のパッドとの間で受けられる場合に、該第１のパッドと該第２のパッドとの間に低インピーダンス経路を提供することによって、過渡電気事象保護のための電圧クランピングを提供するように構成される、装置。
（項目２０）
前記第３の保護手段は、カスケード式に配列される複数の保護回路ビルディングブロック（２０１０、２０１１、２０１２）を含む、項目１９に記載の装置。
（項目２１）
前記第３の保護手段の前記ビルディングブロックは、第１のタイプであり、前記第１および第２の保護手段の各々は、該第１のタイプと異なる第２のタイプの１つ以上の保護回路ビルディングブロックを含む、項目２０に記載の装置。
（項目２２）
前記保護回路ビルディングブロックのうちの少なくとも１つは、制御手段（２０６１、２０６２、２０６３）から制御信号を受信するように構成され、該保護回路ビルディングブロックのうちの少なくとも１つは、該制御信号に少なくとも部分的に基づいて、２つ以上のトリガ電圧の間で選択するように構成される、項目２１に記載の装置。
（項目２３）
前記第１および第２のパッドは、センサインターフェース（１９０３）に電気的に接続される、項目２２に記載の装置。
図１は、電子システムの一実施例の概略ブロック図である。 図２は、いくつかの実施形態によるパッド回路を含む、集積回路の概略ブロック図である。 図３Ａは、パッド回路電流対過渡信号電圧の一実施例のグラフである。図３Ｂは、パッド回路電流対過渡信号電圧の別の実施例のグラフである。 図４Ａは、一実施形態によるパッド回路の概略ブロック図である。図４Ｂは、別の実施形態によるパッド回路の概略ブロック図である。 図５Ａは、一実施形態によるパッド回路ビルディングブロックを例示する回路図である。図５Ｂは、別の実施形態によるパッド回路ビルディングブロックを例示する、回路図である。図５Ｃは、さらに別の実施形態によるパッド回路ビルディングブロックを例示する、回路図である。 図６Ａは、低濃度ドープドレイン（ＬＤＤ）構造を有する、従来のＮＭＯＳトランジスタの断面である。 図６Ｂは、一実施形態によるＮＰＮバイポーラトランジスタの断面である。 図６Ｃは、別の実施形態によるＰＮＰバイポーラトランジスタの断面である。 図７Ａは、さらに別の実施形態によるアクティブ制御の保護回路を例示する、回路図である。 図７Ｂは、図７Ａのパッド回路ビルディングブロックの一実装の断面である。 図８Ａは、さらに別の実施形態によるパッド回路ビルディングブロックを例示する、回路図である。 図８Ｂは、図８Ａのパッド回路ビルディングブロックの一実装の断面である。 図９Ａは、第１の実施形態によるパッド回路の概略ブロック図である。図９Ｂは、図９Ａのパッド回路の回路図である。 図１０Ａは、第２の実施形態によるパッド回路の概略ブロック図である。図１０Ｂは、図１０Ａのパッド回路の回路図である。 図１１Ａは、第３の実施形態によるパッド回路の概略ブロック図である。図１１Ｂは、図１１Ａのパッド回路の回路図である。 図１２Ａは、第４の実施形態によるパッド回路の概略ブロック図である。 図１２Ｂは、図１２Ａのパッド回路の回路図である。 図１３Ａは、第５の実施形態によるパッド回路の概略ブロック図である。 図１３Ｂは、図１３Ａのパッド回路の回路図である。 図１４Ａは、第６の実施形態によるパッド回路の概略ブロック図である。 図１４Ｂは、図１４Ｂのパッド回路の回路図である。 図１５は、さらに別の実施形態によるパッド回路ビルディングブロックを例示する、回路図である。 図１６Ａは、第７の実施形態によるパッド回路の概略ブロック図である。 図１６Ｂは、図１６Ａのパッド回路の回路図である。 図１７Ａは、図１２Ｂのパッド回路の一実装の斜視図である。 図１７Ｂは、線１７Ｂ−１７Ｂに沿った図１７Ａのパッド回路の断面である。 図１７Ｃは、線１７Ｃ−１７Ｃに沿った図１７Ａのパッド回路の断面である。 図１７Ｄは、線１７Ｄ−１７Ｄに沿った図１７Ａのパッド回路の断面である。 図１７Ｅは、図１７Ａのパッド回路の活性およびポリシリコン層の上部平面図である。 図１７Ｆは、図１７Ａのパッド回路の接触および第１の金属層の上部平面図である。 図１７Ｇは、図１７Ａのパッド回路の第１の金属層および第１のビア層の上部平面図である。 図１７Ｈは、図１７Ａのパッド回路の第２の金属層および第２のビア層の上部平面図である。 図１７Ｉは、図１７Ａのパッド回路の第３の金属層の上部平面図である。 図１８Ａは、図１１Ｂのパッド回路の一実装の斜視図である。 図１８Ｂは、線１８Ｂ−１８Ｂに沿った図１８Ａのパッド回路の断面である。 図１９は、電子システムの別の実施例の概略ブロック図である。 図２０Ａは、一実施形態によるパッド保護回路の概略ブロック図である。 図２０Ｂは、別の実施形態によるパッド保護回路の概略ブロック図である。 図２１Ａは、さらに別の実施形態によるパッド回路ビルディングブロックを例示する、回路図である。 図２１Ｂは、図２１Ａのパッド保護回路ビルディングブロックの一実装の注釈付き断面を例示する。 図２１Ｃは、さらに別の実施形態によるパッド保護回路ビルディングブロックを例示する、回路図である。 図２２は、別の実施形態によるパッド保護回路の回路図である。 図２３Ａは、さらに別の実施形態によるパッド保護回路ビルディングブロックを例示する、回路図である。 図２３Ｂは、図２３Ａのパッド保護回路ビルディングブロックの一実装の注釈付き断面を例示する。 図２４は、別の実施形態によるパッド保護回路の回路図である。 図２５Ａは、別の実施形態によるパッド保護回路の概略ブロック図である。図２５Ｂは、さらに別の実施形態によるパッド保護回路の概略ブロック図である。 図２６は、別の実施形態によるパッド保護回路ビルディングブロックを例示する、回路図である。 図２７は、別の実施形態によるパッド保護回路の回路図である。 図２８Ａは、一実施形態によるパッド保護回路の一部の回路図である。図２８Ｂは、別の実施形態によるパッド保護回路の一部の回路図である。
ある実施形態の以下の発明を実施するための形態は、本発明の具体的実施形態の種々の説明を提示する。しかしながら、本発明は、請求項によって定義および網羅される多数の異なる方法において具現化することができる。本説明では、同一参照番号が、同じまたは機能的類似要素を示す、図面を参照する。
電子システムは、典型的には、回路またはその中のビルディングブロックを過渡信号事象から保護するように構成される。さらに、電子システムが信頼性があることを保証する支援をするために、製造業者は、Ｊｏｉｎｔ Ｅｌｅｃｔｒｏｎｉｃ Ｄｅｖｉｃｅ Ｅｎｇｉｎｅｅｒｉｎｇ Ｃｏｕｎｃｉｌ（ＪＥＤＥＣ）、Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｅｌｅｃｔｒｏｔｅｃｈｎｉｃａｌ Ｃｏｍｍｉｓｓｉｏｎ（ＩＥＣ）、およびＡｕｔｏｍｏｔｉｖｅ Ｅｎｇｉｎｅｅｒｉｎｇ Ｃｏｕｎｃｉｌ（ＡＥＣ）等の種々の組織によって設定された規格によって説明され得る、定義された応力条件下で電子システムを試験することができる。規格は、ＥＳＤ事象を含む多数の過渡信号事象を網羅し得る。
電子回路の信頼性は、過渡信号保護のために、パッド保護回路をＩＣのパッドに結合することによって改善することができる。パッド回路は、所定の安全範囲内にパッドにおける電圧レベルを維持するように構成することができる。しかしながら、信頼性および性能要件とともに、低い製造コストおよび比較的小さい回路面積を満たすパッド回路を提供することは困難であり得る。
集積回路（ＩＣ）は、多くのパッドを有することができ、異なるパッドは、異なる電圧領域に暴露され得る。各電圧領域は、異なる性能および信頼性要件を有し得る。例えば、各電圧領域は、異なる最小動作電圧、最大動作電圧、および漏出電流に関する制約を有し得る。単純かつ費用効果的な様式において、多数の電圧領域にわたってＩＣ保護パッド動作を提供し、ＩＣに対する電子回路信頼性を向上させる必要性がある。
（電子システムの概要）
図１は、本発明のある実施形態による１つ以上のパッド回路を含むことができる電子システム１０の概略ブロック図である。例示される電子システム１０は、第１のＩＣ１と、第２のＩＣ２と、ピン４、５、６とを含む。図１に例示されるように、ピン４は、接続７によって第１のＩＣ１に電気的に接続される。ピン５は、接続８によって、第２のＩＣ２に電気的に接続される。電子システム１０はまた、第１および第２のＩＣ１、２の両方に電気的に接続されるピンを含むことができる。例えば、例示されるピン６は、接続９によって第１および第２のＩＣ１、２に電気的に接続される。加えて、第１および第２のＩＣ１、２は、接続１１および１２等によって、電子システム１０内部の１つ以上の接続によって相互に電気的に接続することができる。第１および第２のＩＣ１、２は、例えば、ピン４、５、６を介して、ユーザ接触に暴露することができる。ユーザ接触は、比較的低いインピーダンス接続を介してであり得る。
第１および第２のＩＣ１、２は、ＩＣ損傷を生じさせ、ラッチアップを誘発し得るＥＳＤ事象等の過渡信号事象に暴露され得る。例えば、接続１１は、素子−レベル過渡信号事象１４を受け得、および／またはピン６は、システム−レベル過渡信号事象１６を受け得る。過渡信号事象１４、１６は、それぞれ、接続１１、９に沿って進行し、第１および第２のＩＣ１、２のパッドで受けられ得る。
いくつかの実施形態では、第１および第２のＩＣ１、２は、パッドを含むことができ、パッド間で変動し得る選択された範囲内に、パッドにおける電圧レベルを維持することによって、ＩＣの信頼性を保証するように構成されるパッド回路を具備することができる。例えば、第１および第２のＩＣ１、２の一方または両方は、それぞれ、可変性能および信頼性要件を有する多数の電圧領域または電流バイアス条件にわたって動作するように構成される１つ以上のパッドを含むことができる。
（電力管理ＩＣの概要）
いくつかの実施形態では、１つ以上のパッド回路は、図１の第１のＩＣ１等のＩＣ内で利用することができ、過渡信号保護をＩＣの１つ以上の内部回路に提供するように構成することができる。パッド回路は、以下においてさらに詳細に説明されるように、ＩＣのパッド上で受けられた過渡信号事象と関連付けられた電流をＩＣの他のノードまたはパッドに迂回させ、それによって、過渡信号保護を提供するように構成することができる。電流は、例えば、低インピーダンス出力パッド、高インピーダンス入力パッド、または低インピーダンス電力または接地パッドから、ＩＣの低インピーダンスパッドまたはノードに分流することができる。過渡信号事象が存在しないとき、パッド回路は、以下に詳細に説明されるように、高インピーダンス／低漏出状態のままであって、それによって、漏出電流から生じる静的電力損失を低減または最小にし、漏出感応回路の動作を改善することができる。
他の実施形態では、１つ以上のパッド回路が、単一のＩＣ（例えば、図１の第１のＩＣ１）内に提供されることができ、他のビルディングブロック（例えば、図１の第２のＩＣ２）のための過渡信号保護を提供するように構成することができる。第１のＩＣ１は、第２のＩＣ２と物理的に分離することができるか、または第２のＩＣ２と共通パッケージ内に封入することができる。そのような実施形態では、１つ以上のパッド回路は、独立ＩＣ内に、システム・オン・パッケージ用途のための共通パッケージ内に設置するか、またはシステム・オン・チップ用途のための共通半導体基板内にＩＣと集積することができる。
図２は、いくつかの実施形態によるパッド回路を含む集積回路（ＩＣ）の一実施例の概略ブロック図である。ＩＣ２０は、例えば、パッド回路２２ａ−２２ｐと、パッドコントローラ２３と、コンパレータ２７ａ−２７ｈと、マルチプレクサ３０と、第１および第２のＯＲゲート３１ａ、３１ｂと、出力論理３２と、クリア論理３３と、電圧基準回路３５と、タイマ３９と、パッド４２ａ−４２ｐとを含むことができる、電力管理ＩＣであり得る。電力管理ＩＣ２０は、図１の電子システム１０等の電子システム内に含まれることができ、例えば、第１のＩＣ１または第２のＩＣ２であり得る。設計仕様に応じて、例示されるビルディングブロックの全部が必要であるわけではない。例えば、当業者は、パッドコントローラ２３が含まれる必要がないこと、電力管理ＩＣ２０をより多くまたはより少ない電圧領域を監視するように修正することができること、および電力管理ＩＣ２０がより拡張的またはあまり拡張的ではない機能性を有することができることを理解するであろう。
さらに、パッド回路は、電力管理ＩＣ２０との関連において例示されるが、パッド回路は、多数の電圧領域または電流バイアス条件にわたって動作するように構成されるパッドを有する多様なＩＣおよび他の電子機器内において利用されることができる。
電力管理ＩＣ２０は、同時に、以下に説明されるように、過電圧および不足電圧条件に対して、複数の電圧領域を監視するように構成することができる。例えば、電力管理ＩＣ２０は、過電圧条件がパッド４２ａ−４２ｄ（それぞれ、ＶＨ１、ＶＨ２、ＶＨ３、およびＶＨ４）のうちのいずれかにおいて検出されるか否かを示し得る、パッド４２ｉ（ＯＶＥＲＶＯＬＴＡＧＥ）に結合された過電圧信号を生成することができる。加えて、電力管理ＩＣ２０は、不足電圧条件がパッド４２ｅ−４２ｈ（それぞれ、ＶＬ１、ＶＬ２、ＶＬ３、およびＶＬ４）のいずれかにおいて検出されるか否かを示し得る、パッド４２ｊ（ＵＮＤＥＲＶＯＬＴＡＧＥ）に結合された不足電圧信号を生成することができる。例示される電力管理ＩＣ２０は、最大４つの電圧領域を監視するように構成されるが、当業者は、この選択肢が、単なる例示であって、電力管理ＩＣ２０の代替実施形態が、より多いかまたはより少ない電圧領域を監視し、より拡張的またはあまり拡張的ではない機能性を特徴とすることが可能であるように構成することができることを理解するであろう。
電力管理ＩＣ２０は、電子システム１０のＩＣおよび他のビルディングブロックの集積およびバイアスを補助することができる。電力管理ＩＣ２０はまた、電子システム１０の適切な動作を危険にさらし得る過電圧条件および／または不足電圧条件を検出することができる。加えて、電力管理ＩＣ２０は、望ましくなく電力消費を増加させ得る過電圧条件を検出することによって、電力消費を低減させる補助をすることができる。
電力管理ＩＣ２０は、厳格な性能および設計要件を被り得る。例えば、電力管理ＩＣ２０は、以下に説明されるように、静的な電力損失を低減させ、漏出感応回路の性能を改善するために、漏出電流に関して比較的に厳しい制約を被り得る。加えて、電力管理ＩＣ２０は、複数の電圧領域と相互作用するために使用することができ、したがって、ラッチアップまたは物理的損傷を被ることなく、比較的高い入力および出力電圧に対処することが可能であるはずである。さらに、電力管理ＩＣ２０の設計および製造の費用に関して厳格な要件が存在し得る。さらに、ある実施形態では、電力管理ＩＣ２０の性能および設計パラメータの構成能力は、望ましく、それによって電力管理ＩＣ２０を多様な電子システムおよび用途において利用可能にすることができる。
コンパレータ２７ａ−２７ｈはそれぞれ、電圧領域の過電圧または不足電圧条件を監視することができる。これは、電圧領域からの電圧をコンパレータに提供することによって達成することができる。例えば、一連のレジスタを有する抵抗分割器（図２に図示せず）は、電圧領域の電圧供給と接地等の電圧基準との間に設置することができる。電圧は、その一連のレジスタの間においてタップされることができ、例えば、パッド４２ａ（ＶＨ１）等の電力管理ＩＣ２０のパッドに提供されることができる。パッド４２ａにおいて受けられた電圧は、コンパレータ２７ａに提供することができ、次に、パッド４２ａから受けた電圧を閾値電圧Ｖｘと比較することができる。一実施形態では、閾値電圧Ｖｘは、約５００ｍＶであるように選択される。パッド４２ａに適用される電圧を選択することによって（例えば、分割器内のレジスタの数および規模を選択することによって）、コンパレータ２７ａの出力は、電圧領域の電圧供給が、選択された値を超えると、変化するように構成することができる。同様に、類似様式でパッド４２ｅに提供される電圧を選択することによって、コンパレータ２７ｅの出力は、電圧領域の供給が選択された値を下回ると、変化するように構成することができる。
前述のように、パッド４２ａ−４２ｈに提供される電圧は、抵抗分割器から提供することができる。抵抗分割器内のレジスタのインピーダンスは、システム−レベル静的電力消費を最小にするために、比較的大きくあり得る（例えば、数十メガオーム）。したがって、抵抗分割器の精度は、パッド４２ａ−４２ｈの漏出に敏感であり得、パッド４２ａ−４２ｈの漏出電流に関して厳格な性能要件が存在し得る。
第１のＯＲゲート３１ａは、その入力に結合されたコンパレータのうちの１つ以上が過電圧条件が検出されたことを示すか否かを、決定することができる。同様に、第２のＯＲゲート３１ｂは、その入力に結合されたコンパレータのうちの１つ以上が不足電圧条件が検出されたことを示すか否かを、決定することができる。例示される実施形態では、コンパレータ２７ａ、２７ｂの出力は、第１のＯＲゲート３１ａに適用される一方、コンパレータ２７ｅ、２７ｆの出力は、第２のＯＲゲート３１ｂに提供される。
加えて、第１および第２のＯＲゲート３１ａ、３１ｂはそれぞれ、マルチプレクサ３０から信号を受信することができる。マルチプレクサ３０は、過電圧および不足電圧の検出が電圧領域において実行されることを可能にすることができ、電圧領域は、過電圧および不足電圧が電圧の規模または絶対値に関連するように、接地パッド４２ｏ（ＧＮＤ）上で受けた電圧に対して負の極性を有する。特に、マルチプレクサ３０は、パッド４２ｐ（ＳＥＬ）から受信された選択制御信号に応答してどのコンパレータ信号が第１および第２のＯＲゲート３１ａ、３１ｂに提供されるかを選択することができる。例えば、マルチプレクサ３０は、パッド４２ｐ（ＳＥＬ）から受信された選択制御信号の状態に基づいて、選択的に、コンパレータ２７ｃまたはコンパレータ２７ｇの出力およびコンパレータ２７ｄまたはコンパレータ２７ｈの出力を第１のＯＲゲート３１ａに提供するように構成されることができる。同様に、マルチプレクサ３０は、パッド４２ｐ（ＳＥＬ）から受信された選択制御信号の状態に基づいて、選択的に、コンパレータ２７ｃまたはコンパレータ２７ｇの出力およびコンパレータ２７ｄまたはコンパレータ２７ｈの出力を第２のＯＲゲート３１ｂに提供するように構成されることができる。どのコンパレータ出力が、第１および第２のＯＲゲート３１ａ、３１ｂに提供されるかを選択することによって、接地に対して負の極性を有する電圧領域に対してさえも、パッド４２ｃ、４２ｄおよび４２ｇ、４２ｈ上の電圧によって、過電圧および不足電圧の検出を行なうことができる。マルチプレクサ３０は、論理ゲート、３ステートゲート、または同等物とともに実装することができる。
出力論理３２は、パッド４２ｉ（ＯＶＥＲＶＯＬＴＡＧＥ）およびパッド４２ｊ（ＵＮＤＥＲＶＯＬＴＡＧＥ）の状態を制御することができる。例えば、出力論理３２は、少なくとも部分的に第１および第２のＯＲゲート３１ａ、３１ｂの出力に基づいて、過電圧または不足電圧条件が検出されたことを示すことができる。出力論理３２は、第１または第２のＯＲゲート３１ａ、３１ｂが、過電圧または不足電圧条件が検出されたことを示す時間を超える持続時間の間、過電圧または不足電圧条件の検出を信号伝達することができる。例えば、出力論理３２は、タイマ３９から、過電圧または不足電圧条件がアサートされるべき持続時間を示し得る信号を受信することができる。タイマ３９は、パッド４２ｍ（ＴＩＭＥＲ）に電気的に接続することができ、駆動強度および対応する駆動抵抗を有するように構成することができる。パッド４２ｍは、可変静電容量を有し、タイマ３９のリセット遅延を決定するためのＲＣ時定数を確立し得る外部キャパシタに電気的に接続することができる。
出力論理３２はまた、クリア論理３３と通信するように構成することができる。クリア論理３３は、クリア制御信号をパッド４２ｋ（ＣＬＥＡＲ）から受信することができる。クリア制御信号に応答して、出力論理３２は、過電圧または不足電圧条件が検出されていないことを示すように、パッド４２ｉ（ＯＶＥＲＶＯＬＴＡＧＥ）および４２ｊ（ＵＮＤＥＲＶＯＬＴＡＧＥ）の状態をリセットすることができる。
電力管理ＩＣ２０はまた、パッド４２ｌ（ＶＲＥＦ）に出力基準電圧を提供することができる。この電圧は、例えば、約１Ｖであるように選択することができる。出力電圧基準は、電力管理ＩＣ２０が実装される、電子システムの他のビルディングブロックによって使用されることができる（例えば、図１の電子システム１０）。例えば、基準電圧は、基準電圧として、過電圧または不足電圧検出のためにパッド４２ａ−４２ｈに電圧を提供するように構成される抵抗分割器の一端に提供されることができる。
前述のように、電力管理ＩＣ２０は、過電圧および不足電圧条件に対して、複数の電圧領域、例えば、４つの電圧領域を監視するように構成することができる。電圧領域はそれぞれ、同一または異なる動作条件およびパラメータを有し得る。加えて、電力管理ＩＣ２０は、過電圧条件の検出を示すためのパッド４２ｉ、不足電圧条件の検出を示すためのパッド４２ｊ、出力電圧基準を提供するためのパッド４２ｐ等、多数の出力パッドを含むことができる。電力管理ＩＣ２０はまた、パッド４２ｐ（ＳＥＬ）、パッド４２ｋ（ＣＬＥＡＲ）、およびパッド４２ｍ（ＴＩＭＥＲ）等の制御パッドを含むことができる。さらに、電力管理ＩＣ２０は、電力パッド４２ｎ（Ｖｃｃ）および接地パッド４２ｏ（ＧＮＤ）を含むことができる。
いくつかの実施形態では、パッド４２ａ−４２ｐを有する電子システム（例えば、図１の電子システム１０）は、パッド４２ａ−４２ｐのそれぞれに対して、最小動作電圧、最大動作電圧、および漏出電流の異なる要件を有し得る。したがって、前述のパッド４２ａ−４２ｐのそれぞれは、異なる性能および設計要件を有し得る。種々の用途にわたる信頼性要件を満たすために、パッド４２ａ−４２ｐのうちの１つ以上は、電力管理ＩＣ２０を過電圧条件およびラッチアップから保護するように構成されるパッド回路を有することが望ましくあり得る。さらに、各パッド回路２２ａ−２２ｐは、例えば、バックエンド処理の間に、金属層のみを変更することによって、または加工後に、パッドコントローラ２３を使用することによって、異なる信頼性および性能パラメータによって動作するように構成可能であることが望ましくあり得る。これは、有利なことに、電力管理ＩＣ２０の再設計を要求することなく、特定の用途に対して、パッド回路２２ａ−２２ｐを構成可能にすることができる。
図３Ａは、パッド回路電流対過渡信号電圧の一実施例のグラフ６０を例示する。前述のように、各パッド回路４２ａ−４２ｐは、パッドにおける電圧レベルを所定の安全範囲内に維持するように構成することが望ましくあり得る。したがって、パッド回路は、過渡信号の電圧ＶＴＲＳＮＳＩＥＮＴが、電力管理ＩＣ２０に損傷を及ぼし得る電圧ＶＦＡＩＬＵＲＥに到達する前に、過渡信号事象と関連付けられた電流の大部分を分流することができる。加えて、パッド回路は、正常動作電圧ＶＯＰＥＲＡＴＩＮＧにおいて、比較的低い電流を伝導し、それによって、漏出電流ＩＬＥＡＫＡＧＥから生じる静的電力損失を最小にし、抵抗分割器等の漏出感応回路の性能を改善することができる。
さらに、グラフ６０に示されるように、パッド回路は、過渡信号の電圧ＶＴＲＳＮＳＩＥＮＴが電圧ＶＴＲＩＧＧＥＲに到達すると、高インピーダンス状態ＺＨから低インピーダンス状態ＺＬに遷移することができる。その後、パッド回路は、広範囲の過渡信号電圧レベルにわたって大きい電流を分流することができる。パッド回路は、過渡信号電圧レベルが保持電圧ＶＨＯＬＤＩＮＧを上回り、電圧変化の速度が、過渡信号事象と関連付けられ得る高周波数条件および比較的高速の上昇および降下時間の範囲ではなく、正常周波数動作条件の範囲内にある限り、低インピーダンス状態ＺＬのままであり得る。ある実施形態では、保持電圧ＶＨＯＬＤＩＮＧが動作電圧ＶＯＰＥＲＡＴＩＯＮを上回ることが望ましくあり得、それにより、パッド回路が過渡信号事象の経過、および正常動作電圧レベルへの復帰の後に、低インピーダンス状態ＺＬのままではなくなる。
図３Ｂは、パッド回路電流対過渡信号電圧の別の実施例のグラフ６２である。図３Ｂに示されるように、パッド回路は、過渡信号の電圧ＶＴＲＳＮＳＩＥＮＴが電圧ＶＴＲＩＧＧＥＲに到達すると、高インピーダンス状態ＺＨから低インピーダンス状態ＺＬまで遷移することができる。その後、パッド回路は、広範囲の過渡信号電圧レベルにわたって、大きい電流を分流することができる。パッド回路は、過渡信号電圧レベルが、保持電圧ＶＨＯＬＤＩＮＧを上回る限り、低インピーダンス状態ＺＬのままであり得る。保持電圧ＶＨＯＬＤＩＮＧは、過渡信号事象に対して、向上した保護を提供し、所望のパッド分流電流を提供するために必要とされる回路面積を縮小するために、動作電圧ＶＯＰＥＲＡＴＩＯＮを下回ることが望ましくあり得る。この技法は、例えば、保持電流ＩＨＯＬＤＩＮＧが、正常動作電圧レベルにおいてバイアスされるとパッドが供給することができる最大電流を超える実施形態において利用することができる。したがって、ある実施形態では、パッド回路は、ＶＯＰＥＲＡＴＩＯＮがＶＨＯＬＤＩＮＧを超えるときでも、過渡信号事象の経過および正常動作電圧レベルへの復帰の後に、低インピーダンス状態ＺＬのままである必要はなく、その理由は、パッドが、パッド回路を低インピーダンス状態ＺＬに留保するために十分な保持電流ＩＨＯＬＤＩＮＧを供給可能ではない場合があるからである。
前述のように、パッド回路の動作および信頼性パラメータは、特定の用途に応じて、広範に変動し得る。例示のみを目的として、一特定の電子システムは、図２に選択されたパッドに対して、以下の表１に示される特性を有し得る。
特定の用途に対して要求される、電子回路またはＩＣ（図２の電力管理ＩＣ２０等）の性能および設計パラメータを満たすように構成することができるパッド回路の必要性がある。さらに、ある実施形態では、例えば、金属層のみ変更することによって、またはパッドコントローラ２３の設定を選択することにより、加工後に電力管理ＩＣ２０を構成することによって異なる信頼性および性能パラメータで動作することができるパッド回路の必要性がある。これは、有利なことに、電力管理ＩＣ２０の再設計を要求することなく、パッド回路４２ａ−４２ｐを特定の用途のために構成可能にすることができる。パッドコントローラ２３は、以下にさらに詳細に説明されるように、金属またはポリヒューズを採用することにより、ＥＳＤ許容スイッチの動作を制御することができる。
（過渡信号事象からの保護のためのＩＣパッド回路）
図４Ａは、本発明のある実施形態によるパッド回路２２の概略ブロック図である。例示されるパッド回路２２は、第１のビルディングブロック７２と、第２のビルディングブロック７４と、第３のビルディングブロック７６とを含む。第１、第２、および第３のビルディングブロック７２、７４、７６は、パッド４２とノード８２との間にカスケード構成で、端と端を繋いで接続されることができ、パッド回路２２のサブ回路であり得る。付加的なまたはより少ないビルディングブロックが、以下にさらに詳細に説明されるように、所望の信頼性および性能パラメータを達成するために、そのカスケードの中に含まれることができる。パッド回路２２は、例えば、図２に示されるパッド回路２２ａ−２２ｐのいずれかであることができ、パッド４２は、例えば、低インピーダンス出力パッド、高インピーダンス入力パッド、および低インピーダンス電力パッドを含むパッド４２ａ−４２ｐのいずれかであり得る。ノード８２は、例えば、比較的大きい分流電流に対処するように構成される電力管理ＩＣ２０の低インピーダンスノードまたはパッドであり得る。
ビルディングブロック７２、７４、７６は、図３Ａまたは３Ｂに示される特性を有するパッド回路を形成することができる。一実施形態では、第１、第２、および第３のビルディングブロック７２、７４、７６は、パッド回路２２のための所望の性能および信頼性パラメータを達成するように、種々の電気的に絶縁されたクランプ構造等、種々のタイプから選択することができる。例えば、第１のタイプのビルディングブロック（タイプＡ）は、保持電圧ＶＨ＿Ａおよびトリガ電圧ＶＴ＿Ａを有することができる。第２のタイプのビルディングブロック（タイプＢ）は、例えば、トリガ電圧ＶＴ＿Ｂおよび保持電圧ＶＨ＿Ｂを有することができる。付加的なまたはより少ない各タイプのビルディングブロックを配列することによって、パッド回路２２の実施形態の全体的保持電圧およびトリガ電圧は、選択的に変動させることができる。以下に説明されるように、ビルディングブロックタイプは、ｉ個の数のタイプＡビルディングブロックおよびｊ個の数のタイプＢビルディングブロックをカスケード構成で組み合わせると、パッド回路２２が、約ｉ＊ＶＴ＿Ａ＋ｊ＊ＶＴ＿Ｂに略等しいトリガ電圧ＶＴＲＩＧＧＥＲ、および約ｉ＊ＶＨ＿Ａ＋ｊ＊ＶＨ＿Ｂに略等しい保持電圧ＶＨＯＬＤＩＮＧを有し得るように選択することができる。したがって、製造後に、利用されるビルディングブロックのタイプおよび／または数を選択すること、および／またはビルディングブロックの設計中に、ＶＨ＿Ａ、ＶＨ＿Ｂ、ＶＴ＿Ａ、およびＶＴ＿Ｂの値を選択することによって、多数の電子システムおよび用途に対して適応することができる、拡張可能パッド回路実施形態群を生成することができる。
パッド回路の設計と関連付けられた設計コストは、例えば、異なるダイオード、バイポーラ、シリコン制御整流器、および／またはＭＯＳ素子が、各パッド回路のために必要とされる信頼性および性能要件を達成するために採用される、アプローチと比較して、削減され得る。さらに、一実施形態では、第１のビルディングブロックは、パッドの下方に設置され、付加的ビルディングブロックは、パッドの近傍に設置される。バックエンド加工（例えば、金属層の加工）の間、ビルディングブロックは、第１のビルディングブロックとカスケード構成において、含まれることができる。したがって、各パッド回路２２は、以下に説明されるように、金属層を変更し、ビルディングブロック構成を制御することによって、特定の電子システムまたは用途のために構成することができる。
図４Ｂは、一実施形態によるパッド回路の概略ブロック図である。例示されるパッド回路２２は、第１のビルディングブロック７２と、第２のビルディングブロック７４と、第３のビルディングブロック７６とを含む。第１、第２、および第３のビルディングブロック７２、７４、７６は、パッド４２とノード８２との間に、カスケード構成において、終端間接続することができる。付加的またはより少ないビルディングブロックおよび種々のタイプのブロックが、図４Ａと関連して前述のように、カスケード式に含まれることができる。
加えて、図４Ｂに例示されるように、パッドコントローラ２３は、カスケード化ビルディングブロック間の接続を制御するように構成することができる。例えば、パッドコントローラ２３は、第２のビルディングブロック７４をバイパスし、したがって、選択的に、第２のビルディングブロック７４をカスケードから省略するように構成することができる。一実施形態では、第１のビルディングブロックは、パッドの下方に形成され、付加的ビルディングブロックは、パッドの近傍に形成される。フロントエンドおよびバックエンド両方の加工完了後、特定のビルディングブロックは、パッドコントローラ２３を使用して、第１のビルディングブロックとカスケード式に含まれることができる。例えば、パッドコントローラ２３は、特定のビルディングブロックを含有または排除し、それによって、特定の用途のために所望のトリガ電圧ＶＴＲＩＧＧＥＲおよび保持電圧ＶＨＯＬＤＩＮＧを有するように、パッド回路２２を構成するように構成することができる。一実施形態では、各パッド回路２２は、個々に、パッドコントローラ２３によって制御され、所望のカスケードを達成することができる。代替実施形態では、パッドの群化は、集合的に、パッドコントローラ２３によって構成することができる。これは、例えば、図２のＶＨ１およびＶＬ１等の特定のパッド群が類似性能および信頼性要件を有し得るとき、望ましくあり得る。
一実施形態では、パッドコントローラ２３は、金属またはポリヒューズを使用して、ＥＳＤ許容スイッチの動作を制御するように構成される。スイッチは、パッド回路２２内の特定のビルディングブロックの動作をバイパスするように構成することができる。代替実施形態では、パッドコントローラ２３は、独立して、図５Ａ−５Ｃを参照して後述されるビルディングブロックタイプ等のビルディングブロックタイプの組み合わせ毎に、各パッド回路２２を構成するようにバイアスし得る多数のヒューズ制御フィラメントを含むことができる。
図４Ａおよび４Ｂは、タイプＡおよびタイプＢのビルディングブロックとの関連において説明されたが、付加的なビルディングブロックタイプを使用することができる。例えば、タイプＣのビルディングブロックは、それぞれ、第１および第２のタイプのビルディングブロックの保持電圧およびトリガ電圧とは異なる保持電圧ＶＨ＿Ｃおよびトリガ電圧ＶＴ＿Ｃを有することができる。パッド回路２２は、パッド回路２２が、約ｉ＊ＶＴ＿Ａ＋ｊ＊ＶＴ＿Ｂ＋ｋ＊ＶＴ＿Ｃに略等しいトリガ電圧ＶＴＲＩＧＧＥＲ、および約ｉ＊ＶＨ＿Ａ＋ｊ＊ＶＨ＿Ｂ＋ｋ＊ＶＨ＿Ｃに略等しい保持電圧ＶＨＯＬＤＩＮＧを有するように、ｉ個の数のタイプＡビルディングブロック、ｊ個の数のタイプＢビルディングブロック、およびｋ個の数のタイプＣビルディングブロックを組み合わせることができる。付加的ビルディングブロックタイプの含有は、カスケードの構成を多数増加させることができるが、設計の複雑性も増加することになる。さらに、カスケード内のビルディングブロックの数がまた、付加的構成を提供するために増加させられることができるが、各ビルディングブロックは、増加したトリガおよび保持電圧において、適切にバイアスされた状態のままであることを前提とする。例えば、ディープｎ型ウェル層が、ビルディングブロック間に電気絶縁を提供する電気的に絶縁されたクランプの実施形態では、ビルディングブロックの数は、電気絶縁を維持するために、ディープｎ型ウェルに提供される電圧レベルによって制限することができる。
図５Ａ−５Ｃは、ビルディングブロックタイプ群の回路を例示し、そのうちの１つ以上は、図４Ａおよび４Ｂのパッド回路、ならびに図２０Ａおよび２０Ｂのパッド回路等、以下にさらに説明されるパッド回路内のビルディングブロックタイプとして利用することができる。
図５Ａは、一実施形態によるパッド回路ビルディングブロック（例えば、図４Ａおよび４Ｂに関連して前述のタイプＡビルディングブロック）を例示する回路図である。タイプＡビルディングブロック９１は、レジスタ１０１と、エミッタ、ベース、およびコレクタを有するＮＰＮバイポーラトランジスタ１００とを含む。レジスタ１０１は、トランジスタ１００のベースに電気的に接続される第１の端部と、トランジスタ１００のエミッタに電気的に接続される第２の端部とを含む。レジスタ１０１は、例えば、約５Ωと約５５Ωとの間の抵抗を有し得る。トランジスタ１００のコレクタは、別のビルディングブロックまたはパッド４２に電気的に接続することができる。トランジスタ１００のエミッタは、別のビルディングブロックまたはノード８２に電気的に接続することができる。
図５Ｂは、別の実施形態によるパッド回路ビルディングブロック（例えば、図４Ａおよび４Ｂに関連して前述のタイプＢビルディングブロック）を例示する回路図である。タイプＢビルディングブロック９２は、ＰＮＰバイポーラトランジスタ１０２と、ＮＰＮバイポーラトランジスタ１０３と、第１のレジスタ１０４と、第２のレジスタ１０５とを含む。ＰＮＰトランジスタ１０２およびＮＰＮトランジスタ１０３はそれぞれ、エミッタと、ベースと、コレクタとを含む。第１のレジスタ１０４は、ＰＮＰトランジスタ１０２のエミッタに電気的に接続される第１の端部と、ＰＮＰトランジスタ１０２のベースおよびＮＰＮトランジスタ１０３のコレクタに電気的に接続される第２の端部とを含む。第１のレジスタ１０４は、例えば、約５Ωと約３５Ωとの間の抵抗を有し得る。第２のレジスタ１０５は、ＰＮＰトランジスタ１０２のコレクタおよびＮＰＮトランジスタ１０３のベースに電気的に接続される第１の端部と、ＮＰＮトランジスタ１０３のエミッタに電気的に接続される第２の端部とを含む。第２のレジスタ１０５は、例えば、約５０Ωと約２５０Ωとの間の抵抗を有し得る。ＰＮＰトランジスタ１０２のエミッタは、別のビルディングブロックまたはパッド４２に電気的に接続することができる。ＮＰＮトランジスタ１０３のエミッタは、別のビルディングブロックまたはノード８２に接続することができる。
当業者が理解するように、ＰＮＰトランジスタ１０２およびＮＰＮトランジスタ１０３は、フィードバック内にあるように構成される。ＰＮＰトランジスタ１０２のコレクタ電流のあるレベルにおいて、ＰＮＰトランジスタ１０２とＮＰＮトランジスタ１０３との間のフィードバックは、再生型であることができ、タイプＢビルディングブロック９２を低インピーダンス状態に入らせることができる。
図５Ｃは、さらに別の実施形態によるパッド回路ビルディングブロック（例えば、図４Ａ−４Ｂに関連して前述のタイプＣビルディングブロック）を例示する回路図である。タイプＣビルディングブロック９３は、レジスタ１０７と、エミッタ、ベース、およびコレクタを有するＰＮＰバイポーラトランジスタ１０６とを含む。レジスタ１０７の第１の端部は、トランジスタ１０６のエミッタに電気的に接続され、第２の端部は、トランジスタ１０６のベースに電気的に接続される。レジスタ１０７は、例えば、約１１Ωと約８５Ωとの間の抵抗を有し得る。トランジスタ１０６のエミッタは、別のビルディングブロックまたはパッド４２に電気的に接続することができる。トランジスタ１０６のコレクタは、別のビルディングブロックまたはノード８２に接続することができる。
図５Ａ−５Ｃを参照すると、タイプＡ、タイプＢ、およびタイプＣビルディングブロックのトリガおよび保持電圧は、特定の電子システムまたは用途に所望のトリガ電圧ＶＴＲＩＧＧＥＲおよび保持電圧ＶＨＯＬＤＩＮＧを有するように、パッド回路２２を構成することを支援するように選択することができる。例えば、タイプＡビルディングブロックＶＴ＿Ａのトリガ電圧およびタイプＢビルディングブロックＶＴ＿Ｂのトリガ電圧は、それぞれ、ＮＰＮトランジスタ１００およびＮＰＮトランジスタ１０３のコレクタ−エミッタ降伏電圧に基づくことができる。加えて、タイプＢビルディングブロック９２におけるＮＰＮトランジスタ１０３とＰＮＰトランジスタ１０２との間の正のフィードバックは、タイプＢビルディングブロック９２の保持電圧ＶＨ＿ＢをタイプＡビルディングブロック９１の保持電圧ＶＨ＿Ａ未満にすることができる。さらに、タイプＣビルディングブロックは、保持電圧ＶＨ＿ＡまたはＶＨ＿Ｂのいずれかを上回る保持電圧ＶＨ＿Ｃを有し得、ＰＮＰトランジスタ１０６のコレクタ−エミッタ降伏電圧に基づいて、トリガ電圧ＶＴ＿Ｃを有し得る。
一実施形態では、タイプＡビルディングブロック９１およびタイプＢビルディングブロック９２は、略同一のトリガ電圧、ＶＴ＿Ａ＝ＶＴ＿Ｂ＝ＶＴを有するように構成される。加えて、ＮＰＮトランジスタ１０３とＰＮＰトランジスタ１０２との間の正のフィードバックは、選択的に、タイプＡビルディングブロックの保持電圧ＶＨ＿Ａと比較して、タイプＢビルディングブロック９２の保持電圧ＶＨ＿Ｂを低下させるために利用される。したがって、いくつかの実施形態では、ｉ個の数のタイプＡビルディングブロックおよびｊ個の数のタイプＢビルディングブロックが、カスケード構成で組み合わせられ、約（ｉ＋ｊ）＊ＶＴに略等しいトリガ電圧ＶＴＲＩＧＧＥＲ、および約ｉ＊ＶＨ＿Ａ＋ｊ＊ＶＨ＿Ｂに略等しい保持電圧ＶＨＯＬＤＩＮＧを有するパッド回路２２を生産することができ、ＶＨ＿Ｂは、ＶＨ＿Ａ未満であるように選択される。これは、カスケード内に同一数のビルディングブロックを有し、略同一のトリガ電圧ＶＴＲＩＧＧＥＲを有する構成を可能にする。加えて、カスケード内のビルディングブロックのタイプは、パッド回路２２の所望の保持電圧ＶＨＯＬＤＩＮＧを達成するように選択することができる。
当業者は、各ビルディングブロックタイプの所望のトリガ電圧および保持電圧が、例えば、トランジスタの幾何学形状、共通エミッタ利得、またはトランジスタの「β」を含む、種々のパラメータの適切な選択によって、かつレジスタの抵抗を選択することによって、達成することができることを理解するであろう。
（パッド回路のためのバイポーラトランジスタ構造）
図６Ａ−６Ｃは、種々のトランジスタ構造の断面を例示する。以下に説明されるように、図６Ｂおよび６Ｃは、本発明の実施形態によるトランジスタ構造の断面を例示する。これらのトランジスタは、専用バイポーラトランジスタマスクを欠いたプロセスにおいても、パッド回路ビルディングブロック内で使用することができる。
図６Ａは、低濃度ドープドレイン（ＬＤＤ）構造を有する、従来のＮＭＯＳトランジスタの断面を例示する。ＬＤＤ ＮＭＯＳトランジスタ１２０は、基板１２１上に形成され、ｎ＋ドレイン領域１２２と、ｎ＋ソース領域１２３と、ゲート１２５と、ゲート酸化物１２７と、低濃度ドープ（ｎ−）ドレイン拡張領域１２８と、低濃度ドープソース拡張領域１２９と、側壁スペーサ１３０とを含む。
ｎ＋ドレイン領域１２２は、ｎ−ドレイン拡張領域１２８よりも高濃度にドープすることができる。ドーピングの差異は、ドレイン領域近傍の電場を低減させ、それによって、トランジスタ１２０の速度および信頼性を改善する一方、ゲート−ドレイン静電容量を低下させ、ゲート１２５内への高温電子の注入を最小にすることができる。同様に、ｎ＋ソース領域１２３は、ｎ−ソース拡張領域１２９よりも高濃度にドープされ、トランジスタ１２０に類似の改良点を提供することができる。
従来のＬＤＤプロセスでは、ゲート電極１２５は、ドレインおよびソース拡張領域１２８、１２９を形成するために使用されるｎ−ＬＤＤ注入のためのマスクとして使用される。その後、側壁スペーサ１３０が提供され、ドレイン領域１２２およびソース領域１２３を形成するために使用されるｎ＋注入のためのマスクとして利用することができる。
図６Ｂは、一実施形態による寄生ＮＰＮバイポーラトランジスタの断面を例示する。例示される寄生ＮＰＮバイポーラトランジスタまたはゲート型ＮＰＮバイポーラトランジスタ１４０は、エミッタ１４１と、ｐ型ウェルから形成されるベース１４２と、コレクタ１４３と、ゲートまたはプレート１４５と、酸化物層１４７と、絶縁層１５１と、側壁スペーサ１５０とを含む。エミッタ１４１、コレクタ１４３、プレート１４５、および酸化物層１４７は、それぞれ、図６Ａの従来のＮＭＯＳトランジスタ１２０のドレイン領域１２２、ソース領域１２３、ゲート１２５、および酸化物層１２７のものに類似する構造を有する。図６Ａに示されるＬＤＤ ＮＭＯＳトランジスタ１２０とは対照的に、例示されるバイポーラトランジスタ１４０は、ＮＭＯＳトランジスタ１２０のソースおよびドレイン拡張領域のものに類似する構造を有していない。
ソースおよびドレイン拡張領域の除去は、ＦＥＴビルディングブロックによってではなく、バイポーラビルディングブロックによって支配されるトランジスタ伝導をもたらすことができる。特に、電圧が、プレート１４５に印加されると、反転層は、エミッタ１４１からコレクタ１４３に延在し得ず、したがって、電流のＦＥＴビルディングブロックは、脆弱となり得る。したがって、過電圧条件の間、寄生ＮＰＮバイポーラトランジスタ１４０は、主要伝導路としての役割を果たすことができ、寄生ＮＰＮバイポーラトランジスタ１４０は、従来のバイポーラトランジスタと同様に機能することができる。
結果として生じる構造は、従来のＮＭＯＳ構造よりも低い漏出を有し、降伏を伴うことなく、比較的大きい電圧に耐えることができる。さらに、結果として生じる構造は、典型的には、標準的ＭＯＳ素子特性を低下させると、高性能アナログ用途において被るような信頼性の低減等の欠点を伴うことなく、過渡信号保護のための寄生バイポーラ構造を採用するように寸法設定することができる。寄生ＮＰＮバイポーラトランジスタ１４０は、図６ＡのＮＭＯＳトランジスタ１２０等の従来のＬＤＤ ＭＯＳトランジスタを生成するために使用されるプロセスを使用して形成することができるため、寄生ＮＰＮバイポーラトランジスタ１４０およびＬＤＤ ＮＭＯＳトランジスタ１２０は両方とも、同時に、共通基板上で加工することができる。
寄生バイポーラトランジスタ１４０は、ＥＳＤ保護のための望ましい特性を有し得、図５Ａ−５Ｂに関連して前述のビルディングブロック内で使用することができる。寄生ＮＰＮバイポーラトランジスタ１４０の使用は、例えば、従来のＬＤＤ ＭＯＳトランジスタを含むが、専用バイポーラプロセスを欠いている、プロセスにおいて、望ましくあり得る。一実施形態では、単一付加的マスクを、トランジスタの加工の間、追加し、どのトランジスタ構造が、ＬＤＤ注入を受け、どのトランジスタ構造がそうではないかを決定することができる。
側壁スペーサ１５０は、例えば、ＳｉＯ２等の酸化物、または窒化物を使用して、形成することができる。しかしながら、他の側壁スペーサ材料も、ある製造プロセスで利用することができる。エミッタ１４１とプレート１４５との間の距離ｘ１は、例えば、約０．１μｍから２．０μｍまでの範囲内であるように選択することができる。コレクタ１４３とプレート１４５との間の距離ｘ２は、例えば、約０．１μｍから２．０μｍまでの範囲内であるように選択することができる。
プレート１４５は、例えば、ドープまたは非ドープポリシリコンを含む、種々の材料から形成することができる。プレート１４５は、単一層として例示されるが、プレート１４５は、例えば、ポリシリコンおよび硅化物の層等の複数の層を含むことができる。一実施形態では、プレート１４５は、約０．２５μｍから約０．６μｍまでの範囲内、例えば、約０．５μｍであるように選択される、プレート長ｘ３を有し得る。しかしながら、当業者は、プレート１４５の長さが、特定のプロセスおよび用途に応じて、変動し得ることを理解するであろう。プレート１４５は、高ｋ酸化物層を含む、例えば、当技術分野において周知の任意の酸化物層誘電体、または後に発見される任意の酸化物層誘電体に対応し得る、酸化物層１４７にわたって形成することができる。
バイポーラトランジスタ１４０のエミッタ１４１およびコレクタ１４３は、例えば、任意のｎ型ドーピング材料を含む、種々の材料を使用して、形成することができる。エミッタ１４１とコレクタ１４３との間の間隔は、距離ｘ１、距離ｘ２、およびプレート長ｘ３の合計に対応し得る。一実施形態では、エミッタ１４１とコレクタ１４３との間の間隔は、約０．４５μｍから約４．６μｍの範囲であるように選択される。エミッタとコレクタとの間のドーピングは、側壁スペーサ１５１およびプレート両方の真下にあって、本質的に、ｎ型から成ることができ、ＦＥＴビルディングブロックによってではなく、バイポーラビルディングブロックによって支配されるトランジスタ伝導をもたらし得る。したがって、電圧が、プレート１４５に印加されると、反転層は、エミッタ１４１からコレクタ１４３に延在し得ず、したがって、電流のＦＥＴビルディングブロックは、脆弱となり得る。故に、過電圧条件の間、寄生ＮＰＮバイポーラトランジスタ１４０は、主要伝導路としての役割を果たすことができ、寄生ＮＰＮバイポーラトランジスタ１４０は、従来のバイポーラトランジスタと同様に機能することができる。
ベース１４２は、種々の技法を使用して、基板１４４から電気的に絶縁することができる。例示される実施形態では、絶縁層１５１は、ベース１４２を基板１４４から電気的に絶縁するために使用される、ディープｎ型ウェル層である。当業者は、電気絶縁を提供するための種々の技法が、当技術分野において周知であって、本明細書の教示に従って使用することができることを理解するであろう。例えば、絶縁層１５１は、型埋込層またはシリコン・オン・インシュレータ（ＳＯＩ）技術の絶縁層であり得る。寄生バイポーラトランジスタ１４０は、バックエンド処理を受け、例えば、接点および金属化を形成することができる。当業者は、種々のプロセスをそのようなバックエンド処理のために使用することができることを理解するであろう。
図６Ｃは、一実施形態によるＰＮＰバイポーラトランジスタ１６０の断面である。例示される寄生ＰＮＰバイポーラトランジスタまたはゲート型ＰＮＰバイポーラトランジスタ１６０は、エミッタ１６１と、ｎ型ウェルから形成される、ベース１６２と、コレクタ１６３と、ゲートまたはプレート１６５と、酸化物層１６７と、側壁スペーサ１７０とを含む。ＰＮＰバイポーラトランジスタ１６０は、前述のものと反対極性を伴う不純物を選択することによって、ＮＰＮバイポーラトランジスタ１４０のものと同様に形成することができる。
寄生ＮＰＮバイポーラトランジスタ１４０および寄生ＰＮＰバイポーラトランジスタ１６０は、従来のＭＯＳプロセスにおけるＬＤＤ層の注入を省略することによって、形成することができる。以下に詳細に説明されるように、ＮＰＮバイポーラトランジスタ１４０およびＰＮＰバイポーラトランジスタ１６０は、図５Ａ−５Ｃのビルディングブロックにおいて使用し、それによって、専用バイポーラマスクを欠いているプロセスによっても、パッド回路ビルディングブロック群の加工を可能にすることができる。ビルディングブロックは、図４Ａおよび４Ｂのパッド回路２２等のパッド回路のための所望の保持およびトリガ電圧を達成するように、カスケード化することができる。
（ＩＣパッド回路の代替実施形態）
図７Ａ−８Ｂは、ビルディングブロックタイプを表し、そのうちの１つ以上は、図４Ａおよび４Ｂのパッド回路、ならびに図２０Ａおよび２０Ｂのパッド回路等、以下にさらに説明されるパッド回路内のビルディングブロックタイプとして採用することができる。
図７Ａは、さらに別の実施形態によるパッド回路ビルディングブロックを例示する、回路図である。例示されるタイプＡ’ビルディングブロック２０１は、パッド４２とノード８２との間にカスケード式に接続することができ、第１のレジスタ２０３と、第２のレジスタ２０５と、ダイオード２０４と、エミッタ、ベース、コレクタ、およびプレートを有する、ＮＰＮバイポーラトランジスタ２０２とを含む。ＮＰＮバイポーラトランジスタ２０２は、図６ＢのＮＰＮバイポーラトランジスタ１４０の構造を有し得る。
ダイオード２０４は、ノード８２に電気的に接続されるアノードと、ノードＮ１において、ＮＰＮバイポーラトランジスタ２０２のコレクタに電気的に接続されるカソードとを含む。ノードＮ１は、図４Ａのカスケード等、カスケード式に、別のビルディングブロックに、またはパッド４２に、電気的に接続することができる。第１のレジスタ２０３は、ＮＰＮバイポーラトランジスタ２０２のベースに電気的に接続される第１の端部と、ノードＮ２において、ＮＰＮバイポーラトランジスタ２０２のエミッタおよび第２のレジスタ２０５の第１の端部に電気的に接続される第２の端部とを含む。第１のレジスタ２０３は、例えば、約５Ωと約５５Ωとの間を有し得る。図７Ｂを参照して後述される、一実施形態では、第１のレジスタ２０３は、それぞれ、約３０Ωから約３２０Ωまでの範囲から選択される抵抗を有する６つのフィンガのアレイ等、標的抵抗を達成するために、多フィンガアレイを使用して実装される。ノードＮ２は、カスケード式に別のビルディングブロックに、またはノード８２に、電気的に接続することができる。第２のレジスタ２０５は、ＮＰＮバイポーラトランジスタ２０２のプレートに電気的に接続される第２の端部を含む。第２のレジスタ２０５は、例えば、約５０Ωと約５０ｋΩとの間の抵抗を有し得る。
図４Ａおよび４Ｂを参照して前述のように、パッド回路２２は、例えば、図２に示されるパッド回路２２ａ−２２ｐのいずれかにおいて採用することができ、パッド４２は、例えば、低インピーダンス出力パッド、高インピーダンス入力パッド、および低インピーダンス電力パッドを含む、パッド４２ａ−４２ｐのいずれかであり得る。ノード８２は、例えば、比較的大きい分流電流に対処するように構成される電力管理ＩＣ２０の低インピーダンスのノードまたはパッドであり得る。過渡信号事象は、パッド４２において受け得る。過渡信号事象が、ノード８２に対して、負である電圧を有する場合、ダイオード２０４は、電力管理ＩＣ２０を保護する補助をし得る、電流を提供することができる。
過渡信号事象が、ノード８２に対して、正である電圧を有する場合、ＮＰＮバイポーラトランジスタ２０２は、過渡信号保護を提供する補助をすることができる。タイプＡ’ビルディングブロックＶＴ＿Ａ’のトリガ電圧は、ＮＰＮバイポーラトランジスタ２０２のコレクタ−エミッタ降伏電圧に基づくことができる。加えて、ＮＰＮバイポーラトランジスタ２０２のプレートおよびコレクタは、キャパシタを形成するように機能することができ、以下に説明されるように、変位電流を増加させることによって、正の電圧を有する過渡信号事象を受けるとき、ＮＰＮバイポーラトランジスタ２０２が、その性能を果たす程度を向上させ得る。
パッド４２上で受けられた過渡信号事象が、ノードＮ１に、変化率ｄＶＮ１／ｄｔを有させ、ＮＰＮバイポーラトランジスタ２０２のプレートとコレクタとの間の静電容量が、値Ｃ２０２を有する場合、は、キャパシタによって、約Ｃ２０２ ＊ｄＶＮ１／ｄｔに等しい変位電流が、注入され得る。この電流の一部は、ＮＰＮバイポーラトランジスタ２０２のベースに注入することができ、タイプＡ’ビルディングブロック２０１が、過渡信号保護を提供する速度を増加させ得る。前述のように、過渡信号事象は、正常信号動作条件の範囲と比較して、高速上昇および降下時間（例えば、約０．１ｎｓから約１．０μｓまで）と関連付けることができる。したがって、ＮＰＮバイポーラトランジスタ２０２は、過渡信号事象の超高周波数条件と関連付けられた電圧変化率に応答して、低下する、トリガ電圧を有するように構成することができる。正常動作の間、低濃度ドープドレイン（ＬＤＤ）の不在は、例えば、約−４０°Ｃと約１４０°Ｃとの間の温度の比較的に広範囲にわたって、ＮＰＮバイポーラトランジスタ２０２の漏出を比較的に少なくさせることができる。
図７Ｂは、図７Ａのパッド回路ビルディングブロックの一実装の注釈付き断面を例示する。例示されるタイプＡ’ビルディングブロック２０１は、基板２２１と、エミッタ２１１ａ−２１１ｆと、ベース２１２と、コレクタ２１３ａ−２１３ｅと、プレート２１５ａ−２１５ｊと、ベース接点２１７ａ、２１７ｂと、ｎ型ウェル２１８ａ、２１８ｂと、ディープｎ型ウェル２１９と、基板接点２２０ａ、２２０ｂとを含む。断面は、寄生ＮＰＮバイポーラトランジスタ２０２ａ−２０２ｊ、レジスタ２０３ａ、２０３ｂ、およびダイオード２０４ａ、２０４ｂ等、形成される回路素子の実施例を例示するために、注釈が付けられている。略図はまた、例えば、ｎ型拡散またはポリ（本図には図示せず）を使用して形成することができる、第２のレジスタ２０５を示すために、注釈が付けられている。タイプＡ’ビルディングブロック２０１は、バックエンド処理を受け、接点および金属化を形成することができる。これらの詳細は、明確にするために、図７Ｂから省略されている。
ダイオード２０４ａ、２０４ｂは、基板２２１およびｎ型ウェル２１８ａ、２１８ｂから形成することができる。例えば、ダイオード２０４ａは、基板２２１から形成されるアノードと、ｎ型ウェル２１８ａから形成されるカソードとを有する。同様に、ダイオード２０４ｂは、基板２２１から形成されるアノードと、ｎ型ウェル２１８ｂから形成されるカソードとを有する。
ＮＰＮバイポーラトランジスタ２０２ａ−２０２ｊは、エミッタ２１１ａ−２１１ｆと、コレクタ２１３ａ−２１３ｅと、プレート２１５ａ−２１５ｊと、ベース２１２と、から形成することができる。例えば、ＮＰＮバイポーラトランジスタ２０２ａは、エミッタ２１１ａと、プレート２１５ａと、コレクタ２１３ａと、ベース２１２と、から形成することができる。ＮＰＮバイポーラトランジスタ２０２ｂ−２０２ｊは、同様に、エミッタ２１１ｂ−２１１ｆと、コレクタ２１３ａ−２１３ｅと、プレート２１５ｂ−２１５ｊと、ベース２１２とから形成することができる。ＮＰＮバイポーラトランジスタ２０２ａ−２０２ｊの付加的詳細は、図６Ｂを参照して前述のようなものであり得る。
ベース２１２は、ｎ型ウェル２１８ａ、２１８ｂおよびディープｎ型ウェル２１９を使用して、基板２２１から電気的に絶縁することができる。ｎ型ウェル２１８ａ、２１８ｂおよびディープｎ型ウェル２１９はまた、他のビルディングブロックからのビルディングブロックの電気的絶縁を提供することができる。ｎ型ウェル接点２２２ａ、２２２ｂは、タイプＡ’ビルディングブロック２０１の周囲にガードリングを形成することができる。ｎ型ウェル接点２２２ａ、２２２ｂは、複数の列の接点を使用することによって、上方の金属層に接触し、それによって、金属を通して、ガードリングコレクタ２１３ａ−２１３ｅに接続させることができる。ガードリングは、チップ上に集積されるとき、パッド回路と囲繞半導体ビルディングブロックとの間の意図されない寄生経路の形成を排除することができる。加えて、基板接点２２０ａ、２２０ｂは、タイプＡ’ビルディングブロック２０１をラッチアップから保護する補助をし得る、基板リングを形成することができる。
レジスタ２０３ａ、２０３ｂは、ＮＰＮバイポーラトランジスタ２０２ａ−２０２ｊのベースとベース接点２１７ａ、２１７ｂとの間の抵抗から形成することができる。ＮＰＮバイポーラトランジスタ２０２ａ−２０２ｊのベースとベース接点２１７ａ、２１７ｂとの間の経路に沿った抵抗は、レジスタ２０３ａ、２０３ｂによって、モデル化することができる。
当業者は、図７Ｂに示される断面が、図７Ａに示される回路の形成をもたらし得ることを理解するであろう。例えば、ＮＰＮバイポーラトランジスタ２０２ａ−２０２ｊのエミッタはそれぞれ、ともに電気的に接続され、共通エミッタを形成することができる。同様に、ＮＰＮバイポーラトランジスタ２０２ａ−２０２ｊのコレクタ、プレーとをよびベースはそれぞれ、ともに電気的に接続され、それぞれ、共通コレクタ、共通プレーとをよび共通ベースを形成することができる。したがって、ＮＰＮバイポーラトランジスタ２０２ａ−２０２ｊはそれぞれ、ＮＰＮバイポーラトランジスタ２０２のレッグであり得る。加えて、ダイオード２０４ａ、２０４ｂは、ダイオード２０４によって表すことができ、レジスタ２０３ａ、２０３ｂは、第１のレジスタ２０３によって表すことができる。第２のレジスタ２０５は、例えば、ｎ型拡散またはポリ（本図には図示せず）を使用して、形成することができる。したがって、図７Ｂは、図７Ａのパッド回路ビルディングブロックの実装の断面を例示する。当業者は、タイプＡ’ビルディングブロック２０１の多数のレイアウト実装が可能であることを理解するであろう。
図７Ａを参照して前述のように、ＮＰＮバイポーラトランジスタ２０２のプレートとコレクタとの間の静電容量は、ＮＰＮバイポーラトランジスタ２０２のベースに注入され得る、電流をもたらすことができる。これは、タイプＡ’ビルディングブロック２０１が、過渡信号保護を提供する速度を増加させることができる。第２のレジスタ２０５は、過渡信号事象と関連付けられた頻度において、ＮＰＮバイポーラトランジスタのベースに注入を提供するように選択された抵抗を有し得る。一実施形態では、第２のレジスタ２０５は、約２００Wから約５０ｋWまでの範囲内の抵抗を有し得る。
ＮＰＮバイポーラトランジスタ２０２ａ−２０２ｊはそれぞれ、前述のように、ＮＰＮバイポーラトランジスタ２０２のレッグであり得る。一実施形態では、ＮＰＮバイポーラトランジスタはそれぞれ、総プレート幅（全レッグのプレート幅の合計）が、約３００μｍから１，０００μｍまでの範囲内であるように、約３０μｍと１００μｍとの間のプレート幅（例えば、図６Ｂのプレート長ｘ３に直交する方向におけるプレート１４５の幅）を有する。一実施形態では、各ＮＰＮバイポーラトランジスタのプレート長（例えば、図６Ｂにおけるｘ３）は、約０．２５μｍから約０．６μｍまで、例えば、約０．５μｍであるように選択される。図７Ｂに示される断面は、１０個のレッグを有するように、ＮＰＮバイポーラトランジスタ２０２を例示するが、当業者は、より多いまたより少ないレッグが、例えば、パッド回路の所望の寸法および所望の総プレート幅に応じて、選択することができることを理解するであろう。図１７Ａ−１７Ｈを参照して説明される一実施形態では、レッグの数および幅は、タイプＡ’ビルディングブロック２０１の実装が、接合パッド下に嵌合し得るように選択される。
図８Ａは、さらに別の実施形態によるパッド回路ビルディングブロックを例示する、回路図である。例示されるタイプＢ’ビルディングブロック２３１は、パッド４２とノード８２との間にカスケード式に接続することができ、ＰＮＰトランジスタ２３２と、ＮＰＮバイポーラトランジスタ２３３と、第１のレジスタ２３４と、第２のレジスタ２３５と、第３のレジスタ２３６と、ダイオード２３７とを含む。ＰＮＰトランジスタ２３２は、エミッタと、ベースと、コレクタとを含む。ＮＰＮバイポーラトランジスタ２３３は、エミッタと、ベースと、コレクタと、プレートとを含み、図６ＢのＮＰＮバイポーラトランジスタ１４０に類似する構造を有し得る。
ダイオード２３７は、ノード８２に電気的に接続されるアノードと、ノードＮ３において、第１のレジスタ２３４の第１の端部およびＰＮＰトランジスタ２３２のエミッタに電気的に接続されるカソードとを含む。ノードＮ３は、図４Ａのカスケード等、カスケード式に、別のビルディングブロックに、またはパッド４２に、電気的に接続することができる。第１のレジスタ２３４はまた、ＰＮＰトランジスタ２３２のベースおよびＮＰＮバイポーラトランジスタ２３３のコレクタに電気的に接続される第２の端部を含む。第１のレジスタ２３４は、例えば、約５Ωと約３５Ωとの間の抵抗を有し得る。図８Ｂを参照して後述の一実施形態では、第１のレジスタ２３４は、それぞれ、約１０Ωと約７０Ωとの間の抵抗から選択された抵抗を有する、２つのフィンガのアレイ等、標的抵抗を達成するために、多フィンガアレイを使用して実装される。第２のレジスタ２３５は、ＰＮＰトランジスタ２３２のコレクタおよびＮＰＮバイポーラトランジスタ２３３のベースに電気的に接続される第１の端部と、ノードＮ４において、ＮＰＮバイポーラトランジスタ２３３のエミッタおよび第３のレジスタ２３６の第１の端部に電気的に接続される第２の端部とを含む。第２のレジスタ２３５は、例えば、約５０Ωと約２５０Ωとの間の抵抗を有し得る。図８Ｂを参照して後述の一実施形態では、第２のレジスタ２３５は、それぞれ、約１００Ωと約５００Ωとの間の範囲から選択された抵抗を有する２つのフィンガのアレイ等、標的抵抗を達成するために、多フィンガアレイを使用して実装される。ノードＮ４は、カスケード式に、別のビルディングブロックに、またはノード８２に、電気的に接続することができる。第３のレジスタ２３６は、ＮＰＮバイポーラトランジスタ２３３のプレートに電気的に接続される第２の端部を含む。第３のレジスタ２３６は、例えば、約２００Ωと約５０ｋΩとの間の抵抗を有し得る。
図４Ａおよび４Ｂを参照して前述のように、パッド回路２２は、例えば、図２に示されるパッド回路２２ａ−２２ｐのいずれかであり得、パッド４２は、パッド４２ａ−４２ｐのいずれかであり得る。ノード８２は、例えば、比較的に大分流電流に対処するように構成される、電力管理ＩＣ２０の低インピーダンスノードまたはパッドであり得る。過渡信号事象は、パッド４２において受けられ得る。過渡信号事象が、ノード８２に対して、負である電圧を有する場合、ダイオード２３７は、電力管理ＩＣ２０を保護する補助をし得る、電流を提供することができる。
過渡信号事象が、ノード８２に対して、負である電圧を有する場合、ＰＮＰトランジスタ２３２およびＮＰＮバイポーラトランジスタ２３３は、過渡信号保護を提供する補助をすることができる。タイプＢ’ビルディングブロックＶＴ＿Ｂ’のトリガ電圧は、ＮＰＮバイポーラトランジスタ２３３のコレクタ−エミッタ降伏電圧に基づき得る。加えて、ＮＰＮバイポーラトランジスタ２３３とＰＮＰトランジスタ２３２との間の正のフィードバックは、タイプＢ’ビルディングブロック２３１の保持電圧ＶＴ＿Ｂ’を図７ＡのタイプＡ’ビルディングブロック２０１の保持電圧ＶＨ＿Ａ’未満にすることができる。
ＮＰＮバイポーラトランジスタ２３３のプレートおよびコレクタは、前述のように、正の電圧を有する過渡信号事象が受けられると、ＮＰＮバイポーラトランジスタ２３３の性能を向上させ得る、キャパシタを形成するように機能することができる。例えば、本電流の一部は、容量結合を通して、ＮＰＮバイポーラトランジスタ２３３のベースに注入することができ、タイプＢ’ビルディングブロック２３１が過渡信号保護を提供する速度を補助し得る。したがって、ＮＰＮバイポーラトランジスタ２３３は、過渡信号事象の超高周波数条件と関連付けられた電圧変化率において、より低いトリガ電圧を有するように構成することができる。正常動作の間、低濃度ドープドレイン（ＬＤＤ）の不在は、比較的高温でも、ＮＰＮバイポーラトランジスタ２３３の漏出を少なくさせることができる。
図８Ｂは、図８Ａのパッド回路ビルディングブロックの一実装の注釈付き断面である。例示されるタイプＢ’ビルディングブロック２３１は、ＮＰＮエミッタ２４１ａ、２４１ｂと、ＮＰＮベース２４２ａ、２４２ｂと、ＮＰＮコレクタ接点２４３ａ、２４３ｂと、プレート２４５ａ、２４５ｂと、ＮＰＮベース接点２４７ａ、２４７ｂと、ＰＮＰベース２５８と、ＰＮＰベース接点２５７ａ、２５７ｂと、ｎ型ウェル２４８ａ、２４８ｂと、ディープｎ型ウェル２４９と、基板接点２５０ａ、２５０ｂとを含む。例示されるように、ＮＰＮコレクタ接点２４３ａ、２４３ｂはそれぞれ、ｐ型ウェル内に部分的に、およびｎ型ウェル内に部分的に、形成される。例えば、ＮＰＮコレクタ接触２４３ａは、ＮＰＮベース２４２ａ内に部分的に形成され、かつＰＮＰベース２５８内に部分的に形成され、ＮＰＮコレクタ接触２４３ｂは、ＮＰＮベース２４２ｂ内に部分的に形成され、かつＰＮＰベース２５８内に部分的に形成される。断面は、ＮＰＮバイポーラトランジスタ２３３ａ、２３３ｂ、ＰＮＰトランジスタ２３２ａ、２３２ｂ、ｐ型ウェルレジスタ２３５ａ、２３５ｂ、ｎ型ウェルレジスタ２３４ａ、２３４ｂ、およびダイオード２３７ａ、２３７ｂを含む、レイアウトから形成される、ある回路ビルディングブロックを示すように注釈が付けられている。略図はまた、例えば、ｎ型拡散（本図には図示せず）を使用して形成することができる、第３のレジスタ２３６を示すように注釈が付けられている。タイプＢ’ビルディングブロック２３１は、バックエンド処理を受け、接点および金属化を形成することができる。これらの詳細は、明確にするために、図８Ｂから省略されている。
ダイオード２３７ａ、２３７ｂは、基板２５１およびｎ型ウェル２４８ａ、２４８ｂから形成することができる。例えば、ダイオード２３７ａは、基板２５１から形成されるアノードと、ｎ型ウェル２４８ａから形成されるカソードとを有する。ダイオード２３７ｂは、基板２５１から形成されるアノードと、ｎ型ウェル２４８ｂから形成されるカソードとを有する。
ＮＰＮバイポーラトランジスタ２３３ａ、２３３ｂは、ＮＰＮエミッタ２４１ａ、２４１ｂと、ＰＮＰベース２５８と、ＮＰＮコレクタ接点２４３ａ、２４３ｂと、プレート２４５ａ、２４５ｂと、ＮＰＮベース２４２ａ、２４２ｂとから形成することができる。例えば、ＮＰＮバイポーラトランジスタ２３３ａは、ＮＰＮエミッタ２４１ａと、プレート２４５ａと、ＰＮＰベース２５８と、ＮＰＮコレクタ接触２４３ａと、ＮＰＮベース２４２ａとから形成することができる。同様に、ＮＰＮバイポーラトランジスタ２３３ｂは、ＮＰＮエミッタ２４１ｂと、プレート２４５ｂと、ＰＮＰベース２５８と、ＮＰＮコレクタ接触２４３ｂと、ＮＰＮベース２４２ｂと、から形成することができる。ＮＰＮバイポーラトランジスタ２３３ａ、２３３ｂは、ＮＰＮコレクタ接点２４３ａ、２４３ｂに接続されるが、例示される実施形態では、接点２４３ａ、２４３ｂは、金属層に接続されず、したがって、ＰＮＰベース２５８はまた、ＮＰＮバイポーラトランジスタ２３３ａ、２３３ｂのためのコレクタとしても役割を果たすことができる。ＮＰＮバイポーラトランジスタ２３３ａ、２３３ｂの付加的詳細は、図６Ｂを参照して前述に見出すことができる。
ＮＰＮベース２４２ａ、２４２ｂは、ｎ型ウェル２４８ａ、２４８ｂ、ＰＮＰベース２５８のｎ型ウェル、およびディープｎ型ウェル２４９を使用して、電気的に絶縁することができる。ｎ型ウェル接点２５２ａ、２５２ｂは、タイプＢ’ビルディングブロック２３１の周囲のガードリングの一部を形成することができる。基板接点２５０ａ、２５０ｂは、タイプＢ’ビルディングブロック２３１をラッチアップから保護する補助をし得る、基板リングの一部を形成することができる。
ｐ型ウェルレジスタ２３５ａ、２３５ｂは、ＮＰＮバイポーラトランジスタ２３３ａ、２３３ｂのベースとベース接点２４７ａ、２４７ｂとの間の抵抗から形成することができる。当業者は、ベース２４２ａ、２４２ｂのｐ型ウェルが、ｐ型ウェルレジスタ２３５ａ、２３５ｂによってモデル化することができる、ＮＰＮバイポーラトランジスタ２３３ａ、２３３ｂのベースとベース接点２４７ａ、２４７ｂとの間の電気経路に沿って、抵抗率を有し得ることを理解するであろう。
ＰＮＰトランジスタ２３２ａ、２３２ｂは、ＰＮＰエミッタ２５４ａ、２５４ｂと、ＰＮＰベース２５８と、ＮＰＮベース２４２ａ、２４２ｂと、から形成することができる。例えば、ＰＮＰトランジスタ２３２ａは、ＰＮＰエミッタ２５４ａから形成されるエミッタと、ＰＮＰベース２５８から形成されるベースと、ＮＰＮベース２４２ａから形成されるコレクタとを有し得る。同様に、ＰＮＰトランジスタ２３２ｂは、ＰＮＰエミッタ２５４ｂから形成されるエミッタと、ＰＮＰベース２５８から形成されるベースと、ＮＰＮベース２４２ｂから形成されるコレクタとを有し得る。
ｎ型ウェルレジスタ２３４ａ、２３４ｂは、ＰＮＰトランジスタ２３２ａ、２３２ｂのベースとＰＮＰベース接点２５７ａ、２５７ｂとの間の抵抗から形成することができる。当業者は、ＰＮＰベース２５８のｎ型ウェルが、ｎ型ウェルレジスタ２３４ａ、２３４ｂによってモデル化することができる、ＰＮＰトランジスタ２３２ａ、２３２ｂのベースとＰＮＰベース接点２５７ａ、２５７ｂとの間の電気経路に沿った抵抗率を有し得ることを理解するであろう。
当業者は、図８Ｂに示される断面が、図８Ａに示される回路の形成をもたらし得ることを理解するであろう。例えば、ＮＰＮバイポーラトランジスタ２３３ａ、２３３ｂはそれぞれ、ＮＰＮバイポーラトランジスタ２３３のレッグであり得る。同様に、ＰＮＰトランジスタ２３２ａ、２３２ｂはそれぞれ、ＰＮＰトランジスタ２３２のレッグであり得る。加えて、ダイオード２３７ａ、２３７ｂは、ダイオード２３７を形成することができ、ｎ型ウェルレジスタ２３４ａ、２３４ｂは、第１のレジスタ２３４を形成することができ、ｐ型ウェルレジスタ２３５ａ、２３５ｂは、第２のレジスタ２３５を形成することができる。第３のレジスタ２３６は、例えば、ｎ型拡散またはポリ（本図には図示せず）を使用して形成することができる。したがって、図８Ｂは、図８Ａのパッド回路ビルディングブロックの一実装の断面である。当業者は、タイプＢ’ビルディングブロック２０１の多数の変形例が可能であることを理解するであろう。
図８Ａを参照して前述のように、過渡信号が存在するとき、ＮＰＮバイポーラトランジスタ２３３のプレートとコレクタとの間の静電容量は、ＮＰＮバイポーラトランジスタ２３３のベースに注入される電流をもたらし得る。これは、タイプＢ’ビルディングブロック２３１が過渡信号保護を提供する速度を補助することができる。第３のレジスタ２３６は、特定の過渡信号事象と関連付けられた頻度において、ＮＰＮバイポーラトランジスタ２３３のベースに注入を提供するように選択された抵抗を有し得る。一実施形態では、第３のレジスタ２３６は、約２００Wから５０ｋWまでの範囲内にあるように選択される抵抗を有する。
ＮＰＮバイポーラトランジスタ２３３ａ、２３３ｂはそれぞれ、ＮＰＮバイポーラトランジスタ２３３のレッグであり得る。一実施形態では、各ＮＰＮバイポーラトランジスタ２３３ａ、２３３ｂは、典型的には、ＮＰＮバイポーラトランジスタ２３３の総プレート幅が、約６０μｍから１００μｍの範囲内であるように、約３０μｍから５０μｍの間で選択される、プレート幅を有する。各ＮＰＮバイポーラトランジスタ２３３ａ、２３３ｂの長さは、例えば、約０．２５μｍから０．６μｍ、例えば、約０．５μｍの間で選択される、長さを有し得る。図８Ｂにおける断面は、２つのレッグを有するように、ＮＰＮバイポーラトランジスタ２３３を示すが、当業者は、付加的またはより少ないレッグを、所望のパッド回路寸法および所望の総プレート幅を含む、種々の要因に応じて、選択することができることを理解するであろう。図１８Ａ−１８Ｂを参照して説明される一実施形態では、レッグの数および幅は、タイプＢ’ビルディングブロック２３１の２つの具体化が、接合パッド下に嵌合し得るように、選択される。
ＰＮＰトランジスタ２３２ａ、２３２ｂは、ＰＮＰトランジスタ２３２のレッグであり得る。図８Ｂに例示される断面は、２つのレッグを有するように、ＰＮＰトランジスタ２３２を示すが、当業者は、付加的またはより少ないレッグを、製造プロセスおよび用途等、種々の要因に応じて、選択することができることを理解するであろう。
図４Ａ、４Ｂ、７Ａ、および８Ａを参照すると、タイプＡ’およびタイプＢ’ビルディングブロックのトリガ電圧ＶＴ＿Ａ’、ＶＴ＿Ｂ’と保持電圧ＶＨ＿Ａ’、ＶＨ＿Ｂ’は、パッド回路２２が、特定の電子システムまたは用途に所望のトリガ電圧ＶＴＲＩＧＧＥＲおよび保持電圧ＶＨＯＬＤＩＮＧを有するように、選択することができる。例えば、ｉ個の数のタイプＡ’ビルディングブロックおよびｊ個の数のタイプＢ’ビルディングブロックは、パッド回路２２が、ＶＴＲＩＧＧＥＲ約ｉ＊ＶＴ＿Ａ’＋ｊ＊ＶＴ＿Ｂ’に略等しいトリガ電圧、および約ｉ＊ＶＨ＿Ａ’＋ｊ＊ＶＨ＿Ｂ’に略等しい保持電圧ＶＨＯＬＤＩＮＧを有するように、カスケード化することができる。採用されるビルディングブロックのタイプおよび数を選択することによって、および／またはビルディングブロックの設計の間、値ＶＨ＿Ａ’、ＶＨ＿Ｂ’、ＶＴ＿Ａ’、およびＶＴ＿Ｂ’を選択することによって、多数の電子システムおよび用途に適応することができる、拡張可能パッド回路群を生成することができる。パッド回路の設計と関連付けられた設計コストは、例えば、異なるダイオード、バイポーラ、シリコン制御整流器、およびＭＯＳ素子を採用し、各パッド回路のために必要とされる信頼性および性能要件を達成する、アプローチと比較して、削減することができる。各ビルディングブロックタイプの所望のトリガ電圧および保持電圧は、例えば、トランジスタの幾何学形状、共通エミッタ利得、またはトランジスタの「β」を含む、種々のパラメータの適切な選択によって、およびレジスタの抵抗を選択することによって、達成することができる。
一実施形態では、タイプＡ’ビルディングブロック２０１およびタイプＢ’ビルディングブロック２３１は、略同一トリガ電圧、ＶＴ＿Ａ’＝ＶＴ＿Ｂ’＝ＶＴ’を有するするように構成される。加えて、ＮＰＮバイポーラトランジスタ２３３とＰＮＰトランジスタ２３２との間の正のフィードバックは、選択的に、タイプＡ’ビルディングブロック２０１の保持電圧ＶＨ＿Ａ’と比較して、タイプＢ’ビルディングブロック２３１の保持電圧ＶＨ＿Ｂ’を低下させるために採用される。したがって、ｉ個の数のタイプＡ’ビルディングブロックおよびｊ個の数のタイプＢ’ビルディングブロックは、カスケード構成において組み合わせられ、約（ｉ＋ｊ）＊ＶＴ’に略等しいトリガ電圧ＶＴＲＩＧＧＥＲ、および約ｉ＊ＶＨ＿Ａ’＋ｊ＊ＶＨ＿Ｂ’に略等しい保持電圧ＶＨＯＬＤＩＮＧを有する、パッド回路２２を生産することができ、ＶＨ＿Ｂ’は、ＶＨ＿Ａ’未満であるように選択される。これは、カスケード内に同一数のビルディングブロックを有し、略同一トリガ電圧ＶＴＲＩＧＧＥＲを有する構成を可能にする。加えて、カスケード内のビルディングブロックのタイプは、パッド回路２２の所望の保持電圧ＶＨＯＬＤＩＮＧを達成するように選択することができる。
図９Ａ−１４Ｂは、タイプＡ’ビルディングブロック２０１およびタイプＢ’ビルディングブロック２３１を使用する、カスケード化されたビルディングブロック群における種々の他の実施形態を例示する。図９Ａ−１４Ｂは、図７Ａおよび８ＡのタイプＡ’とタイプＢ’ビルディングブロック２０１、２３１の文脈において説明されるが、当業者は、図５Ａおよび５ＢのタイプＡとタイプＢビルディングブロック９１、９２を使用して、類似構成を生成することができることを理解するであろう。
表１および図３Ａおよび３Ｂを参照して前述のように、特定の用途のために要求される性能および設計パラメータに合致するように構成することができる、パッド回路の必要性がある。例えば、電力管理ＩＣ２０の種々のパッドは、表１に示されるように、異なる信頼性および性能パラメータを有し得る。図９Ａ−１４Ｂは、以下に説明されるように、異なる信頼性および性能パラメータに合致するように採用することができる、タイプＡ’およびタイプＢ’ビルディングブロック２０１、２３１の種々のカスケード構成を例示する。一実施形態では、ビルディングブロックのタプおよび数は、特定の用途のための設計の間、選択される。別の実施形態では、多数のビルディングブロックが、フロントエンド加工の間、パッドの近傍に設置され、所望の構成が、バックエンド処理の間、金属層およびビア接続を変更することによって選択される。さらに別の実施形態では、前述のように、多数のビルディングブロックが、接合パッドの近傍に設置され、ビルディングブロックのタイプおよび数は、加工後、パッドコントローラ２３を使用して、選択される。
図９Ａは、第１の実施形態によるパッド回路の概略ブロック図である。例示されるパッド回路２８１は、パッド４２とノード８２との間にカスケード式に接続される、２つのタイプＡ’ビルディングブロック２０１を含む。タイプＡ’ビルディングブロック２０１は、図８ＡのタイプＢ’ビルディングブロック２３１の略トリガ電圧ＶＴ＿Ｂ’に等しいトリガ電圧ＶＴ＿Ａ’を有するように構成することができる。しかしながら、タイプＡ’ビルディングブロック２０１の保持電圧ＶＨ＿Ａ’は、タイプＢ’ビルディングブロック２３１の保持電圧ＶＨ＿Ｂ’超であるように構成することができる。したがって、パッド回路２８１は、例えば、中程度の動作電圧を有し、比較的高い保持電圧を要求する、入力パッドにおいて採用することができる。例えば、ＶＴ＿Ａ’が、約９Ｖに等しく、ＶＨ＿Ａ’が、約５Ｖに等しい場合、パッド回路２８１は、トリガ電圧約１８Ｖおよび保持電圧約１０Ｖを有し得る。したがって、パッド回路２８１は、表１におけるパッドＶＨ１に適切な保持電圧およびトリガ電圧を有し得る。
図９Ｂは、図９Ａのパッド回路の回路図である。例示されるパッド回路２８１は、パッド４２とノード８２との間にカスケード構成において接続される、２つのタイプＡ’ビルディングブロックを含む。各タイプＡ’ビルディングブロック２０１は、第１のレジスタ２０３と、第２のレジスタ２０５と、ダイオード２０４と、エミッタ、ベース、コレクタ、およびプレートを有する、ＮＰＮバイポーラトランジスタ２０２とを含む。タイプＡ’ビルディングブロック２０１の付加的詳細は、図７Ａを参照して前述のようなものであり得る。
図１０Ａは、第２の実施形態によるパッド回路の概略ブロック図である。例示されるパッド回路２８２は、パッド４２とノード８２との間に、タイプＢ’ビルディングブロック２３１とカスケード式に接続される、タイプＡ’ビルディングブロック２０１を含む。前述のように、タイプＡ’ビルディングブロック２０１は、タイプＢ’ビルディングブロック２３１の略トリガ電圧ＶＴ＿Ｂ’に等しいトリガ電圧ＶＴ＿Ａ’を有するように構成することができる。しかしながら、タイプＡ’ビルディングブロック２０１の保持電圧ＶＨ＿Ａ’は、タイプＢ’ビルディングブロック２３１の保持電圧ＶＨ＿Ｂ’超であるように構成することができる。したがって、パッド回路２８２は、例えば、比較的に中程度の動作電圧を有し、比較的に中程度の保持電圧を要求する、入力パッドにおいて、採用することができる。例えば、ＶＴ＿Ａ’およびＶＴ＿Ｂ’が、約９Ｖに等しく、ＶＨ＿Ａ’が、約５Ｖに等しく、ＶＨ＿Ｂ’が、約２．５Ｖに等しい場合、パッド回路２８２は、トリガ電圧約１８Ｖおよび保持電圧約７．５Ｖを有し得る。したがって、パッド回路２８２は、表１におけるパッドＶＨ２に適切な保持電圧およびトリガ電圧を有し得る。
図１０Ｂは、図１０Ａのパッド回路の回路図である。例示されるパッド回路２８２は、パッド４２およびノード８２との間にカスケード構成において接続される、タイプＡ’ビルディングブロック２０１およびタイプＢ’ビルディングブロック２３１を含む。タイプＡ’ビルディングブロック２０１は、第１のレジスタ２０３と、第２のレジスタ２０５と、ダイオード２０４と、エミッタ、ベース、コレクタ、およびプレートを有する、ＮＰＮバイポーラトランジスタ２０２とを含む。タイプＡ’ビルディングブロック２０１の付加的詳細は、図７Ａを参照して前述のようなものであり得る。タイプＢ’ビルディングブロック２３１は、ＰＮＰトランジスタ２３２と、ＮＰＮバイポーラトランジスタ２３３と、第１のレジスタ２３４と、第２のレジスタ２３５と、第３のレジスタ２３６と、ダイオード２３７とを含む。ＰＮＰトランジスタ２３２は、エミッタと、ベースと、コレクタとを含み、ＮＰＮバイポーラトランジスタ２３３は、エミッタと、ベースと、コレクタと、プレートとを含む。タイプＢ’ビルディングブロック２３１の付加的詳細は、図８Ａを参照して前述のようなものであり得る。
図１１Ａは、第３の実施形態によるパッド回路の概略ブロック図である。例示されるパッド回路２８３は、パッド４２およびノード８２との間にカスケード式に接続される、２つのタイプＢ’ビルディングブロック２３１を含む。前述のように、タイプＢ’ビルディングブロック２３１は、図７ＡのタイプＡ’ビルディングブロック２０１の略トリガ電圧ＶＴ＿Ａ’に等しいトリガ電圧ＶＴ＿Ｂ’を有するように構成することができる。しかしながら、タイプＢ’ビルディングブロック２３１の保持電圧ＶＨ＿Ｂ’は、タイプＡ’ビルディングブロック２０１の保持電圧ＶＨ＿Ａ’超であるように構成することができる。したがって、パッド回路２８３は、例えば、比較的に中程度の動作電圧を有し、比較的に低保持電圧を要求する、入力パッドにおいて、採用することができる。例えば、ＶＴ＿Ｂ’が、約９Ｖに等しく、ＶＨ＿Ｂ’が、約２．５Ｖに等しい場合、パッド回路２８３は、トリガ電圧約１８Ｖおよび保持電圧約５Ｖを有し得る。したがって、パッド回路２８３は、表１におけるパッドＶＨ３に適切な保持電圧およびトリガ電圧を有し得る。
図１１Ｂは、図１１Ａのパッド回路の回路図である。例示されるパッド回路２８３は、パッド４２およびノード８２との間にカスケード構成において接続される、２つのタイプＢ’ビルディングブロック２３１を含む。各タイプＢ’ビルディングブロック２３１は、ＰＮＰトランジスタ２３２と、ＮＰＮバイポーラトランジスタ２３３と、第１のレジスタ２３４と、第２のレジスタ２３５と、第３のレジスタ２３６と、ダイオード２３７とを含む。ＰＮＰトランジスタ２３２は、エミッタと、ベースと、コレクタとを含み、ＮＰＮバイポーラトランジスタ２３３は、エミッタと、ベースと、コレクタと、プレートとを含む。タイプＢ’ビルディングブロック２３１の付加的詳細は、図８Ａを参照して前述のようなものであり得る。
図１２Ａは、第４の実施形態によるパッド回路の概略ブロック図である。例示されるパッド回路２８４は、パッド４２およびノード８２との間にカスケード式に接続される、３つのタイプＡ’ビルディングブロック２０１を含む。タイプＡ’ビルディングブロック２０１は、図８ＡのタイプＢ’ビルディングブロック２３１の略トリガ電圧ＶＴ＿Ｂ’に等しいトリガ電圧ＶＴ＿Ａ’を有するように構成することができる。しかしながら、タイプＡ’ビルディングブロック２０１の保持電圧ＶＨ＿Ａ’は、タイプＢ’ビルディングブロック２３１の保持電圧ＶＨ＿Ｂ’超であるように構成することができる。したがって、パッド回路２８４は、例えば、比較的高い動作電圧を有し、比較的高い保持電圧を要求する、出力パッドにおいて、採用することができる。例えば、ＶＴ＿Ａ’が、約９Ｖに等しく、ＶＨ＿Ａ’が、約５Ｖに等しい場合、パッド回路２８４は、トリガ電圧約２７Ｖおよび保持電圧約１５Ｖを有し得る。したがって、パッド回路２８４は、表１におけるパッドＯＶＥＲＶＯＬＴＡＧＥに適切な保持電圧およびトリガ電圧を有し得る。
図１２Ｂは、図１２Ａのパッド回路の回路図である。例示されるパッド回路２８４は、パッド４２およびノード８２との間にカスケード構成において接続される、３つのタイプＡ’ビルディングブロックを含む。各タイプＡ’ビルディングブロック２０１は、第１のレジスタ２０３と、第２のレジスタ２０５と、ダイオード２０４と、エミッタ、ベース、コレクタ、およびプレートを有する、ＮＰＮバイポーラトランジスタ２０２とを含む。タイプＡ’ビルディングブロック２０１の付加的詳細は、図７Ａを参照して前述のようなものであり得る。
図１３Ａは、第５の実施形態によるパッド回路の概略ブロック図である。例示されるパッド回路２８５は、パッド４２およびノード８２との間に、タイプＡ’ビルディングブロック２０１とカスケード式に接続される、２つのタイプＢ’ビルディングブロック２３１を含む。前述のように、タイプＡ’ビルディングブロック２０１は、タイプＢ’ビルディングブロック２３１の略トリガ電圧ＶＴ＿Ｂ’に等しいトリガ電圧ＶＴ＿Ａ’を有するように構成することができる。しかしながら、タイプＡ’ビルディングブロック２０１の保持電圧ＶＨ＿Ａ’は、タイプＢ’ビルディングブロック２３１の保持電圧ＶＨ＿Ｂ’超であるように構成することができる。したがって、パッド回路２８５は、例えば、比較的高い動作電圧を有し、比較的に中程度の保持電圧を要求する、出力パッドにおいて、採用することができる。例えば、ＶＴ＿Ａ’およびＶＴ＿Ｂ’が、約９Ｖに等しく、ＶＨ＿Ａ’が、約５Ｖに等しく、ＶＨ＿Ｂ’が、約２．５Ｖに等しい場合、パッド回路２８５は、トリガ電圧約２７Ｖおよび保持電圧約１０Ｖを有し得る。したがって、パッド回路２８５は、表１におけるパッドＵＮＤＥＲＶＯＬＴＡＧＥに適切な保持電圧およびトリガ電圧を有し得る。
図１３Ｂは、図１３Ａのパッド回路の回路図である。例示されるパッド回路２８５は、パッド４２およびノード８２との間に、タイプＡ’ビルディングブロック２０１とカスケード式に接続される、２つのタイプＢ’ビルディングブロック２３１を含む。タイプＡ’ビルディングブロック２０１は、第１のレジスタ２０３と、第２のレジスタ２０５と、ダイオード２０４と、エミッタ、ベース、コレクタ、およびプレートを有する、ＮＰＮバイポーラトランジスタ２０２とを含む。タイプＡ’ビルディングブロック２０１の付加的詳細は、図７Ａを参照して前述のようなものであり得る。各タイプＢ’ビルディングブロック２３１は、ＰＮＰトランジスタ２３２と、ＮＰＮバイポーラトランジスタ２３３と、第１のレジスタ２３４と、第２のレジスタ２３５と、第３のレジスタ２３６と、ダイオード２３７とを含む。ＰＮＰトランジスタ２３２は、エミッタと、ベースと、コレクタとを含み、ＮＰＮバイポーラトランジスタ２３３は、エミッタと、ベースと、コレクタと、プレートとを含む。タイプＢ’ビルディングブロック２３１の付加的詳細は、図８Ａを参照して前述のようなものであり得る。
図１４Ａは、第６の実施形態によるパッド回路の概略ブロック図である。例示されるパッド回路２８６は、パッド４２およびノード８２との間にカスケード式に接続される、３つのタイプＢ’ビルディングブロック２３１を含む。前述のように、タイプＢ’ビルディングブロック２３１は、図７ＡのタイプＡ’ビルディングブロック２０１の略トリガ電圧ＶＴ＿Ａ’に等しいトリガ電圧ＶＴ＿Ｂ’を有するように構成することができる。しかしながら、タイプＢ’ビルディングブロック２３１の保持電圧ＶＨ＿Ｂ’は、タイプＡ’ビルディングブロック２０１の保持電圧ＶＨ＿Ａ’超であるように構成することができる。したがって、パッド回路２８６は、例えば、比較的高い動作電圧を有し、比較的に低保持電圧を要求する、入力パッドにおいて、採用することができる。例えば、ＶＴ＿Ｂ’が、約９Ｖに等しく、ＶＨ＿Ｂ’が、約２．５Ｖに等しい場合、パッド回路２８６は、トリガ電圧約２７Ｖおよび保持電圧約７．５Ｖを有し得る。したがって、パッド回路２８６は、表１におけるパッドＶＨ４に適切な保持電圧およびトリガ電圧を有し得る。
図１４Ｂは、図１４Ｂのパッド回路の回路図である。例示されるパッド回路２８６は、パッド４２およびノード８２との間にカスケード式に接続される、３つのタイプＢ’ビルディングブロック２３１を含む。各タイプＢ’ビルディングブロック２３１は、ＰＮＰトランジスタ２３２と、ＮＰＮバイポーラトランジスタ２３３と、第１のレジスタ２３４と、第２のレジスタ２３５と、第３のレジスタ２３６と、ダイオード２３７とを含む。ＰＮＰトランジスタ２３２は、エミッタと、ベースと、コレクタとを含み、ＮＰＮバイポーラトランジスタ２３３は、エミッタと、ベースと、コレクタと、プレートとを含む。タイプＢ’ビルディングブロック２３１の付加的詳細は、図８Ａを参照して前述のようなものであり得る。
図９Ａ−１４Ｂに示される実施形態では、カスケード化されたビルディングブロック構成は、タイプＡ’およびタイプＢ’ビルディングブロック２０１、２３１を採用する。しかしながら、１つ以上の付加的ビルディングブロックタイプが、含まれることができる。例えば、保持電圧ＶＨ＿Ｃ’およびトリガ電圧ＶＴ＿Ｃ’を有する、タイプＣ’ビルディングブロックを利用することができる。パッド回路２２は、パッド回路２２が、約ｉ＊ＶＴ＿Ａ’＋ｊ＊ＶＴ＿Ｂ’＋ｋ＊ＶＴ＿Ｃ’に略等しいトリガ電圧ＶＴＲＩＧＧＥＲ、および約ｉ＊ＶＨ＿Ａ’＋ｊ＊ＶＨ＿Ｂ’＋ｋ＊ＶＨ＿Ｃ’に略等しい保持電圧ＶＨＯＬＤＩＮＧを有するように、ｉ個の数のタイプＡ’ビルディングブロック、ｊ個の数のタイプＢ’ビルディングブロック、およびｋ個の数のタイプＣ’ビルディングブロックを組み合わせることができる。付加的タイプのビルディングブロックの提供は、カスケードの構成を多数増加させることができるが、設計の複雑性も増加することになる。
図１５は、さらに別の実施形態によるパッド回路ビルディングブロックを例示する、回路図である。タイプＣ’ビルディングブロック２９１は、パッド４２およびノード８２との間に、他のビルディングブロックとカスケード式に接続することができる。例示されるタイプＣ’ビルディングブロック２９１は、第１のレジスタ２９３と、第２のレジスタ２９５と、ダイオード２９４と、エミッタ、ベース、コレクタ、およびプレートを有する、ＰＮＰバイポーラトランジスタ２９２とを含む。ＰＮＰバイポーラトランジスタ２９２は、図６ＣのＰＮＰバイポーラトランジスタ１６０のものに類似する構造を有し得る。
ダイオード２９４は、ノード８２に電気的に接続されるアノードと、ノードＮ５において、ＰＮＰバイポーラトランジスタ２９２のエミッタおよび第１のレジスタ２９３の第１の端部に電気的に接続されるカソードを含む。ノードＮ５は、図４Ａおよび４Ｂのカスケード化されたビルディングブロック等、ブロックカスケード式に、別の構築に、またはパッド４２に、電気的に接続することができる。第１のレジスタ２９３は、ＰＮＰバイポーラトランジスタ２９２のベースに電気的に接続される第２の端部を含む。第１のレジスタ２９３は、例えば、約１１Ωと約８５Ωとの間の抵抗を有し得る。一実施形態では、第１のレジスタ２９３は、それぞれ、約６６Ωから約５１０Ωまでの範囲から選択された抵抗を有する、６つのフィンガのアレイ等、標的抵抗を達成するために、多フィンガアレイを使用して実装される。第２のレジスタ２９５は、ＰＮＰバイポーラトランジスタ２９２のプレートに電気的に接続される第１の端部と、ノードＮ６において、ＮＰＮバイポーラトランジスタ２９２のコレクタに電気的に接続される第２の端部とを含む。第２のレジスタ２９５は、例えば、約２００Ωと約５０ｋΩとの間の抵抗を有し得る。ノードＮ６は、カスケード式に、別のビルディングブロックに、またはノード８２に電気的に接続することができる。
パッド回路２２は、例えば、図２に示されるパッド回路２２ａ−２２ｐのいずれかであり得、パッド４２は、例えば、低インピーダンス出力パッド、高インピーダンス入力パッド、および低インピーダンス電力パッドを含む、パッド４２ａ−４２ｐのいずれかであり得る。ノード８２は、例えば、比較的大きい分流電流に対処するように構成される、電力管理ＩＣ２０の低インピーダンスノードまたはパッドであり得る。過渡信号事象は、パッド４２において受けられ得る。過渡信号事象が、ノード８２に対して、負である電圧を有する場合、ダイオード２９４は、電力管理ＩＣ２０を保護する補助をし得る、電流を提供することができる。
過渡信号事象が、ノード８２に対して、負である電圧を有する場合、ＰＮＰバイポーラトランジスタ２９２は、過渡信号保護を提供する補助をすることができる。タイプＣ’ビルディングブロックＶＴ＿Ｃ’のトリガ電圧は、ＰＮＰバイポーラトランジスタ２９２のコレクタ−エミッタ降伏電圧に基づき得る。タイプＣ’ビルディングブロックは、保持電圧ＶＨ＿Ａ’またはＶＨ＿Ｂ’のいずれかを上回る保持電圧ＶＨ＿Ｃ’を有し得る。正常動作の間、ＬＤＤの不在は、比較的高温である場合でも、ＰＮＰバイポーラトランジスタ２９２の漏出を少なくさせることができる。ＰＮＰバイポーラトランジスタ２９２は、同様に寸法設定されたＰＭＯＳトランジスタと比較して、より少ない漏出電流を有し得る。
図１６Ａは、第７の実施形態によるパッド回路の概略ブロック図である。例示されるパッド回路２９７は、パッド４２およびノード８２との間にカスケード式に接続される、タイプＣ’ビルディングブロック２９１と、タイプＢ’ビルディングブロック２３１と、タイプＣ’ビルディングブロック２９１とを含む。前述のように、タイプＣ’ビルディングブロック２９１の保持電圧ＶＨ＿Ｃ’は、タイプＢ’ビルディングブロック２３１の保持電圧ＶＨ＿Ｂ’またはタイプＡ’ビルディングブロック２０１の保持電圧ＶＨ＿Ａ’超であるように構成することができる。さらに、あるプロセスでは、タイプＣ’ビルディングブロック２９１の漏出は、タイプＡ’およびタイプＢ’ビルディングブロック２０１、２３１のもの未満であり得る。したがって、パッド回路２９７は、例えば、比較的高い動作電圧を有し、比較的高い保持電圧を要求する、超低漏出電力パッドにおいて、使用することができる。例えば、ＶＴ＿Ａ’およびＶＴ＿Ｂ’が、約９Ｖに等しく、ＶＴ＿Ｃ’が、約１０Ｖに等しく、ＶＨ＿Ｂ’が、約２．５Ｖに等しく、ＶＨ＿Ｃ’が、約１０Ｖに等しい場合、パッド回路２８５は、トリガ電圧約２９Ｖおよび保持電圧約２２．５Ｖを有し得る。したがって、パッド回路２９７は、表１におけるパッドＶｃｃに適切な保持電圧およびトリガ電圧を有し得る。加えて、あるプロセスでは、パッド回路２９７の漏出電流は、タイプＡ’およびタイプＢ’ビルディングブロックのみを使用する、あるパッド回路構成未満であり得、したがって、タイプＣ’ビルディングブロックを伴うパッド回路構成は、超低漏出パッドのために採用することができる。
図１６Ｂは、図１６Ａのパッド回路の回路図である。例示されるパッド回路２９７は、パッド４２およびノード８２との間にカスケード式に接続される、タイプＣ’ビルディングブロック２９１と、タイプＢ’ビルディングブロック２３１と、タイプＣ’ビルディングブロック２９１とを含む。各タイプＣ’ビルディングブロック２９１は、第１のレジスタ２９３と、第２のレジスタ２９５と、ダイオード２９４と、エミッタ、ベース、コレクタ、およびプレートを有する、ＰＮＰバイポーラトランジスタ２９２とを含む。タイプＣ’ビルディングブロック２９１の付加的詳細は、図１５を参照して前述のようなものであり得る。タイプＢ’ビルディングブロック２３１は、ＰＮＰトランジスタ２３２と、ＮＰＮバイポーラトランジスタ２３３と、第１のレジスタ２３４と、第２のレジスタ２３５と、第３のレジスタ２３６と、ダイオード２３７とを含む。ＰＮＰトランジスタ２３２は、エミッタと、ベースと、コレクタとを含み、ＮＰＮバイポーラトランジスタ２３３は、エミッタと、ベースと、コレクタと、プレートとを含む。タイプＢ’ビルディングブロック２３１の付加的詳細は、図８Ａを参照して前述のようなものであり得る。
図１７Ａは、図１２Ｂのパッド回路の一実装の斜視図である。例示されるパッド回路３００は、カスケード式に接続される、接合パッド３０５と、第１のタイプＡ’ビルディングブロック３０１と、第２のタイプＡ’ビルディングブロック３０２と、第３のタイプＡ’ビルディングブロック３０３とを含む。第１のタイプＡ’ビルディングブロック３０１のレイアウトは、第１のタイプＡ’ビルディングブロック３０１が、接合パッド３０５下に嵌合し得るように構成される。第２のタイプＡ’ビルディングブロック３０２、３０３は、接合パッド面積外に延在する、レイアウトを有する。
バックエンド加工（例えば、金属層の加工）の間、ビルディングブロックは、第１のタイプＡ’ビルディングブロックとカスケード構成において、含まれることができる。したがって、例えば、パッド回路３００は、金属層を変化させることによって、図９Ｂに示される構成を有するように構成することができる。さらに、タイプＢ’ビルディングブロック等の付加的ビルディングブロックは、パッド３０５に隣接して設置され、金属層を変化させることによって、カスケード式に含まれることができる。したがって、電力管理ＩＣ２０等のパッド回路３００を使用する、ＩＣは、特定の電子システムまたは用途のために構成することができる。
図１７Ｂ−１７Ｉを参照して以下にさらに詳細に説明されるように、パッド回路３００は、有利には、３つの金属層と構築することができ、それによって、限定数の金属層によって、プロセスにおける加工を可能にする。さらに、パッド回路３００は、小回路面積内で実装することができ、パッド回路３００の大部分は、直接、接合パッド３０５下に位置付けることができる。
図１７Ｂは、線１７Ｂ−１７Ｂに沿った図１７Ａのパッド回路３００の断面である。第１のタイプＡ’ビルディングブロック３０１は、基板３０７と、プレート３０９と、ディープｎ型ウェル３１０と、ｎ型ウェル３１１と、接点３１２と、第１の金属層３１３と、第１のビア３１４と、第２の金属層３１５と、第２のビア３１６と、第３の金属層３１７と、保護層３１８とを含む。図７Ｂに示されるタイプＡ’ビルディングブロック２０１とは対照的に、第１のタイプＡ’ビルディングブロック３０１は、バックエンド処理とともに例示される。ディープｎ型ウェル３１０およびｎ型ウェル３１１は、第２および第３のタイプＡ’ビルディングブロック３０２、３０３等の他のビルディングブロックから、第１のタイプＡ’ビルディングブロック３０１を電気的に絶縁することができる。第１のタイプＡ’ビルディングブロックのベース層の付加的詳細は、図７Ｂを参照して前述のものに類似し得る。
図１７Ｃは、線１７Ｃ−１７Ｃに沿った図１７Ａのパッド回路の断面である。第２のタイプＡ’ビルディングブロック３０２は、第１のタイプＡ’ビルディングブロック３０１と同一基板３０７に形成することができる。第２のタイプＡ’ビルディングブロック３０２は、プレート３０９と、ディープｎ型ウェル３１０と、ｎ型ウェル３１１と、接点３１２と、第１の金属層３１３と、第１のビア３１４と、第２の金属層３１５と、第２のビア３１６と、第３の金属層３１７とを含むことができる。第２のタイプＡ’ビルディングブロック３０２のベース層の付加的詳細は、図７Ｂを参照して前述のものに類似し得る。当業者は、第１のタイプＡ’ビルディングブロック３０１および第２のタイプＢ’ビルディングブロック３０２の幾何学形状が、異なり得ることを理解するであろう。例えば、第１のタイプＡ’ビルディングブロック３０１のプレート３０９は、図１７Ｅに見られるように、第２のタイプＡ’３０２のプレート３０９と異なるプレート幅を有し得る。
図１７Ｄは、線１７Ｄ−１７Ｄに沿った図１７Ａのパッド回路の断面である。第３のタイプＡ’ビルディングブロック３０３は、第１および第２のタイプＡ’ビルディングブロック３０１、３０２と同一基板３０７に形成することができる。第３のタイプＡ’ビルディングブロック３０３は、プレート３０９と、ディープｎ型ウェル３１０と、ｎ型ウェル３１１と、接点３１２と、第１の金属層３１３と、第１のビア３１４と、第２の金属層３１５と、第２のビア３１６と、第３の金属層３１７とを含むことができる。第３のタイプＡ’ビルディングブロック３０３の付加的詳細は、図７Ｂに関連して前述のようなものであり得る。
図１７Ｅは、図１７Ａのパッド回路の活性およびポリシリコン層の上部平面図である。図１７Ｆは、図１７Ａのパッド回路の接触および第１の金属層の上部平面図である。図１７Ｅに示されるように、ビルディングブロック３０１−３０３はそれぞれ、上方から見ると、複数の列のエミッタ３２０、３２２および複数の列のコレクタ３２１を含む。エミッタ３２０、３２２およびコレクタ３２１の列は、実質的に、相互に平行に延在する。図１７Ｆに示されるように、パッド回路３００の周縁の両方上にあるエミッタ３２０は、単一列の接点を有し得る一方、パッド回路３００およびコレクタ３２１の周縁上にないエミッタ３２２は、複列の接点を有し得る。
エミッタ３２０、コレクタ３２１、およびエミッタ３２２の接点は、図１７Ｆ−１７Ｈに示されるように、第１および第２のビアを積層させるように離間させることができる。ｎ型拡散レジスタ３２３は、図７Ａを参照して前述のものに類似する抵抗を有し得る。各ｎ型拡散レジスタ３２３は、例えば、幅ＷＲ０．７μｍおよび長さＬＲ９μｍを有し得る。
図１７Ｅ−１７Ｆに示されるように、ガードリング３２５は、２列の接点を通して、接続することができる。加えて、基板ガードリング３２６は、複列の接点と接触することができる。プレート３２７ａおよびプレート３２７ｂはそれぞれ、１０個のフィンガを有し得、各プレートは、プレート長、例えば、約０．５μｍを有し得る。プレート３２７ａは、幅、例えば、約６１５μｍを有し得、プレート３２７ｂは、幅、例えば、約３００μｍを有し得る。拡散重複に対する接点は、例えば、約２μｍであり得る。
図１７Ｇは、図１７Ａのパッド回路の第１の金属層３１３および第１のビア層３１４の上部平面図である。４列のビア３４０を、ＮＰＮバイポーラトランジスタのドレインに接触するように提供することができる。図１７Ｈは、図１７Ａのパッド回路の第１のビア層３１４、第２の金属層３１５、および第２のビア層３１６の上部平面図である。図１７Ｉは、図１７Ａのパッド回路の第３の金属層３１７、および第２のビア層３１６の上部平面図である。
図１７Ａ−１７Ｉは、カスケード化されたパッド回路のための一特定のレイアウトの構築および寸法を説明するが、当業者は、本実施例は、例示目的のためであることを理解するであろう。パッド回路ビルディングブロックは、種々の方法で形成することができ、例えば、パッド回路の加工プロセスおよび用途を含む、種々の要因に応じて、異なる回路レイアウトを有し得る。
図１８Ａは、図１１Ｂのパッド回路の一実装の斜視図である。例示されるパッド回路４００は、第１のタイプＢ’ビルディングブロック４０１と、第２のタイプＢ’ビルディングブロック４０２とを含む。第１および第２のタイプＢ’ビルディングブロック４０１、４０２のレイアウトは、タイプＢ’ビルディングブロック４０１、４０２両方が、明確にするために、図１８Ａから省略されている、接合パッド下に嵌合し得るように構成される。タイプＡ’ビルディングブロック等の付加的ビルディングブロックは、接合パッドに隣接して設置することができ、例えば、金属層を変化させることによって、カスケード式に含むことができる。したがって、電力管理ＩＣ２０等のパッド回路４００を使用するＩＣは、特定の電子システムまたは用途のために構成することができる。
図１８Ｂは、線１８Ｂ−１８Ｂに沿った図１８Ａのパッド回路の断面である。第１のタイプＢ’ビルディングブロック４０１は、基板４０７と、プレート４０９と、ディープｎ型ウェル４１０と、ｎ型ウェル４１１と、接点４１２と、第１の金属層４１３と、第１のビア４１４と、第２の金属層４１５と、第２のビア４１６と、第３の金属層４１７と、保護層４１８とを含む。図８Ｂに示されるタイプＢ’ビルディングブロック２３１とは対照的に、図１８ＢのタイプＢ’ビルディングブロック４０１、４０２は、バックエンド処理とともに例示される。ディープｎ型ウェル４１０およびｎ型ウェル４１１は、第１と第２のタイプＢ’ビルディングブロック４０１、４０２間等のビルディングブロックの電気的絶縁、ならびに基板４０７からの各ビルディングブロックの電気絶縁を提供することができる。第１のタイプＢ’ビルディングブロックのベース層の付加的詳細は、図８Ｂに関連して前述のものに類似し得る。
（センサインターフェースを含む、電子システムの実施例の概要）
ある実装では、パッド保護回路は、インターフェースに電気的に接続される、複数のパッドに保護を提供するように構成することができる。パッド回路は、ＩＣの他のノードまたはパッドへのインターフェースに接続される、パッドで受けられる過渡信号事象と関連付けられる電流を迂回させ、それによって、過渡信号保護を提供するように構成することができる。過渡信号事象が存在しないとき、パッド保護回路は、高インピーダンス／低漏出状態のままであって、それによって、漏出電流から生じる静的電力損失を低減または最小にし、漏出感応回路の動作を改善することができる。パッド保護回路は、所望の保護性能を達成するように選択された複数のビルディングブロックを有し得る。パッド保護回路を使用して、保護を多数のパッドに提供することによって、パッド保護回路は、比較的にロバストな保護を提供する一方、比較的に少量のＩＣ面積を使用することができる。例えば、過渡信号保護を提供するために使用される、ビルディングブロックの一部は、パッド間で共有され、それによって、各パッドのために、ビルディングブロックの別個のスタックを使用する方式と比較して、パッド保護回路の面積を縮小することができる。パッド保護回路は、所定の安全範囲内に、パッドのそれぞれの電圧を維持し、かつ許容限度内に、パッドのそれぞれ間の電圧を維持するように構成することができる。
図１９は、種々の実施形態による１つ以上のパッド保護回路を含むことができる、電子システム１９００の別の実施例の概略ブロック図である。電子システム１９００は、制御ユニット１９０１と、複数のセンサ１９０２ａ−１９０２ｅと、制御ユニット１９０１を複数のセンサ１９０２ａ−１９０２ｅに電気的に接続する、インターフェース１９０３とを含む。
例示される電子システム１９００は、例えば、自動車用センサ用途のためのセンサインターフェースシステムであり得る。例えば、電子システム１９００は、多センサ用途のための高速双方向データ転送を提供する、周辺センサインターフェース５（ＰＳＩ５）システムであり得る。
インターフェース１９０３は、制御ユニット１９０１と複数のセンサ１９０２ａ−１９０２ｅとの間でデータを通信するために使用される、複数の線を含むことができる。例えば、図１９に例示されるように、インターフェース１９０３は、信号線ＳＩＧＮＡＬおよび接地線ＧＲＯＵＮＤを含むことができる。ある実装では、インターフェース１９０３は、２線電流インターフェースであることができ、インターフェースに接続される素子は、ＳＩＧＮＡＬおよびＧＲＯＵＮＤ線を含む、電気ループを通して、電流を送信することによって、インターフェースを介して，通信することができる。例えば、電流は、制御ユニット１９０１またはセンサ１９０２ａ−１９０２ｅのいずれかによって、ＳＩＧＮＡＬ線上で生成され、接地線ＧＲＯＵＮＤ上の通信素子に戻ることができる。電流の一部は、レジスタを通過し、素子によって感知され得る、電圧を生成することができる。インターフェースは、２線電流インターフェースであり得るが、インターフェース１９０３は、例えば、差動電圧インターフェースを含む、任意の好適なセンサインターフェースであり得る。
制御ユニット１９０１は、同期および／または非同期タイミングを使用して、複数のセンサ１９０２ａ−１９０２ｅと通信することができる。しかしながら、ある実装では、制御ユニット１９０１は、データをセンサ１９０２ａ−１９０２ｅに送信する必要はない。例えば、センサ１９０２ａ−１９０２ｅは、周期的に、制御ユニット１９０１に一方向にデータを送信するように構成することができる。
ある実装では、制御ユニット１９０１は、バスを介して、複数のセンサと並列に電気的に接続され、バス上のセンサはそれぞれ、アドレスが割り当てられ得る。バス構成では、ＳＩＧＮＡＬおよびＧＲＯＵＮＤ線は、センサ１９０２ａ、１９０２ｅに対して示されたものと同様に、センサと並列に電気的に接続することができる。センサは、バス構成を使用して、制御ユニット１９０１に電気的に接続することができるが、他の実装も可能である。例えば、ある実装では、専用２地点間インターフェースが、制御ユニット１９０１とセンサのうちの１つ以上との間に提供される。加えて、いくつかの実装では、制御ユニット１９０１は、複数のセンサが、直列チェーンに接続される、デイジーチェーン構成を使用して、センサの全部または一部に電気的に接続することができる。例えば、センサ１９０２ｂ−１９０２ｄは、デイジーチェーン式に配置される。デイジーチェーンの初期化の間、チェーン内の第１のセンサは、チェーン内のその位置に基づいて、アドレスを割り当てられ得、その後、第１のセンサは、チェーン内の第２のセンサに供給電圧を提供することができる。本プロセスは、デイジーチェーン内の各センサが初期化されるまで，反復することができる。１つのデイジーチェーンのみ、図１９に例示されたが、制御ユニット１９０１は、複数のデイジーチェーンに並列に電気的に接続することができる。例えば、１つ以上の付加的センサは、センサ１９０２ａおよび／またはセンサ１９０２ｅ後、デイジーチェーン式に接続することができる。各デイジーチェーンは、２つ以上のセンサ、例えば、約２つから約４つのセンサを含む、チェーン等、任意の好適な長さを有し得る。
センサ１９０２ａ−１９０２ｅは、複数のダイおよび／または他のビルディングブロックを含むことができる。例えば、例示されるセンサ１９０２ａは、微小電気機械システム（ＭＥＭＳ）ダイ１９１０と、集積回路（ＩＣ）１９１１と、第１のレジスタ１９１２と、第２のレジスタ１９１３と、第１のキャパシタ１９１４と、第２のキャパシタ１９１５とを含む。ＭＥＭＳダイ１９１０は、センサによって取得されたセンサデータに対応する電気信号を生成するために使用され得る、加速度計および／またはジャイロスコープ等、１つ以上の機械的センサを含むことができる。ＭＥＭＳダイ１９１０は、例えば、ＭＥＭＳダイ１９１０から受信した信号を処理するために使用される、特定用途向け集積回路（ＡＳＩＣ）であり得るＩＣ１９１１に電気的に結合することができる。一特定のセンサ構成が、図１９に例示されるが、他の実装も可能である。加えて、センサ１９０２ａ−１９０２ｅはそれぞれ、同一実装を有する必要はない。
例示されるＩＣ１９１１は、第１のパッドＶＰＸと、第２のパッドＶＮＸと、第３のパッドＧＮＤと、内部回路１９２０と、保護回路１９２１と、スイッチ１９２２と、電流源１９２３とを含む。第１のレジスタ１９１２は、インターフェース１９０３のＳＩＧＮＡＬ線および第２のレジスタ１９１３の第１の端部に電気的に接続される第１の端部と、第１のキャパシタ１９１４の第１の端部およびＩＣ１９１１の第１のパッドＶＰＸに電気的に接続される第２の端部とを含む。第２のレジスタ１９１３はさらに、第２のキャパシタ１９１５の第１の端部およびＩＣ１９１１の第２のパッドＶＮＸに電気的に接続される第２の端部を含む。第１のキャパシタ１９１４はさらに、第２のキャパシタ１９１５の第２の端部、インターフェース１９０３のＧＲＯＵＮＤ線、およびＩＣ１９１１の第３のパッドＧＮＤに電気的に接続される第２の端部を含む。ＳＩＧＮＡＬ線を、図１９に示されるように、第１および第２のパッドＶＰＸ、ＶＮＸの両方に電気的に接続することは、ＳＩＧＮＡＬ線が、ＩＣ１９１１の単一パッドに電気的に接続される方式と比較して、インターフェース１９０３の減衰性能を改善する補助をすることができる。
スイッチ１９２２および電流源１９２３は、第２のパッドＶＮＸと第３のパッドＧＮＤとの間に直列に電気的に接続される。内部回路１９２０は、第１のパッドＶＰＸに電気的に接続され、第２のパッドＶＰＸ上の信号レベルを感知するために使用することができる。内部回路１９２０は、測定された信号レベルを使用して、例えば、電流源１９２３の振幅を制御し、および／またはスイッチ１９２２の状態を制御することができる。
センサ１９０２ａに保護を提供する補助をするために、保護回路１９２１は、第１および第２のパッドＶＰＸ、ＶＮＸと第３のパッドＧＮＤに電気的に接続することができる。以下に詳細に説明されるように、保護回路１９２１は、複数のパッド間の電位を制御するために使用することができる。例えば、保護回路１９２１は、第１のパッドＶＰＸと第２のパッドＶＮＸとの間、第１のパッドＶＰＸと第３のパッドＧＮＤとの間、および第２のパッドＶＮＸと第３のパッドＧＮＤとの間の電位を制御することができる。このように、保護を提供することによって、保護回路１９２１は、第１と第２のパッドＶＰＸ、ＶＮＸとの間に差動保護、ならびに第１および第２のパッドＶＰＸ、ＶＮＸと基準第３パッドＧＮＤとの間に共通モード保護を提供するために使用することができる。保護回路１９２１は、第１および第２のパッドＶＰＸ、ＶＮＸの所望の保護特性を達成するように選択された複数のビルディングブロックを含むことができる。加えて、第１のパッドＶＰＸと第３のパッドＧＮＤとの間の降伏経路内で使用されるビルディングブロックの一部は、第２のパッドＶＮＸと第３のパッドＧＮＤとの間の降伏経路内で使用されるものと共有することができ、したがって、パッド保護回路１９２１は、第１および第２のパッドＶＰＸ、ＶＮＸのそれぞれに対して、ビルディングブロックの独立スタックを採用する設計と比較して、より小さい面積を有し得る。
パッド保護回路１９２１は、センサインターフェースの文脈において例示されるが、パッド保護回路１９２１は、広範囲のＩＣおよび他の電子機器において採用することができる。例えば、パッド保護回路１９２１は、例えば、図２の電力管理ＩＣ２０等の電力管理ＩＣを含む、任意の他の好適な電子システムにおいて採用することができる。
図２０Ａは、一実施形態によるパッド保護回路２０００の概略ブロック図である。例示されるパッド保護回路２０００は、第１の保護サブ回路２００１と、第２の保護サブ回路２００２と、第３の保護サブ回路２００３とを含む。パッド保護回路２０００は、第１のパッド２００４、第２のパッド２００５、および第３のパッド２００６に電気的に接続される。一実施形態では、パッド保護回路２０００は、モノリシック集積回路内に埋設される。
第１の保護サブ回路２００１は、第１のパッド２００４に電気的に接続される第１の端部と、ノードＮＣＯＭＭＯＮに電気的に接続される第２の端部とを含む。第２の保護サブ回路２００２は、第２のパッド２００５に電気的に接続される第１の端部と、ノードＮＣＯＭＭＯＮに電気的に接続される第２の端部とを含む。第３の保護サブ回路２００３は、ノードＮＣＯＭＭＯＮに電気的に接続される第１の端部と、第３のパッド２００６に電気的に接続される第２の端部とを含む。
第１、第２、および第３の保護サブ回路２００１−２００３は、各々、パッド保護回路の所望の信頼性および／または性能パラメータを達成するために、カスケード式に電気的に接続される１つ以上のビルディングブロックを含むことができる。第１の保護サブ回路２００１は、第１のパッド２００４とノードＮＣＯＭＭＯＮとの間に、カスケード式に配置される第１のビルディングブロック２０１０と、第２のビルディングブロック２０１１と、第３のビルディングブロック２０１２とを含む。第２の保護サブ回路２００２は、第２のパッド２００５およびノードＮＣＯＭＭＯＮとの間に、カスケード式に配置される第１のビルディングブロック２０１３と、第２のビルディングブロック２０１４と、第３のビルディングブロック２０１５とを含む。第３の保護サブ回路２００３は、ノードＮＣＯＭＭＯＮと第３のパッド２００６との間に、カスケード式に配置される第１のビルディングブロック２０１６と、第２のビルディングブロック２０１７と、第３のビルディングブロック２０１８とを含む。パッド保護回路２０００は、例えば、図１９のパッド保護回路１９２１であり得る。
第１および第２のパッド２００４、２００５は、例えば、図１９の第１および第２のパッドＶＰＸ、ＶＮＸ等、インターフェースに接続されるパッドであり得る。第３のパッド２００６は、例えば、接地または供給パッド等、比較的大きい分流電流に対処するように構成される、電子システムの低インピーダンスパッドであり得る。図２０Ａは、第３のサブ回路２００３の第２の端部が、第３のパッド２００６に電気的に接続される構成を例示するが、ある実装では、第３のサブ回路２００３の第２の端部は、ＩＣの任意の好適な低インピーダンスノードに電気的に接続することができる。
第１、第２、および第３の保護サブ回路２００１−２００３は、所望のパッド保護特性を達成するように選択されたビルディングブロックを含むことができる。例えば、第１の保護サブ回路２００１のビルディングブロック２０１０−２０１２および第３の保護サブ回路２００３のビルディングブロック２０１６−２０１８は、第１のパッド２００４と第３のパッド２００６との間の保護特性を定義することができる。加えて、第２の保護サブ回路２００２のビルディングブロック２０１３−２０１５および第３の保護サブ回路２００３のビルディングブロック２０１６−２０１８は、第２のパッド２００５と第３のパッド２００６との間の保護特性を決定することができる。さらに、第１の保護サブ回路２００１のビルディングブロック２０１０−２０１２および第２の保護サブ回路２００２のビルディングブロック２０１３−２０１５は、第１と第２のパッド２００４、２００５との間の保護特性を定義することができる。各保護サブ回路についてのビルディングブロックのタイプおよび数を選択することによって、電子システムの保護特性を決定することができる。
第１、第２、および第３の保護サブ回路２００１−２００３は、各々、３つのビルディングブロックのカスケードを含むように例示されるが、第１、第２、および第３のサブ回路２００１−２００３はそれぞれ、同一または異なるタイプのより多いあるいはより少ないビルディングブロックを含むことができる。ある実装では、第１、第２、および／または第３の保護サブ回路２００１−２００３は、単一ビルディングブロックを含むことができる。
例示されるノードＮＣＯＭＭＯＮは、第１のパッド２００４、第２のパッド２００５、または第３のパッド２００６と直接的には関連付けられていない。例えば、第１、第２、および第３の保護サブ回路２００１−２００３は、各々、ノードＮＣＯＭＭＯＮと第１、第２、および第３のパッド２００４−２００６との間に電気的に結合され、保護回路２００１−２００３は、過渡電気事象が存在しないとき、比較的高いインピーダンスを有する。ある実装では、ノードＮＣＯＭＭＯＮは、集積回路の内部ノードであり、外部からアクセスすることが不可能である。例えば、ノードＮＣＯＭＭＯＮは、直接、ＩＣのパッドに接続される必要はない。
一実施形態では、第１のパッド２００４は、第１の信号パッドであり、第２のパッド２００５は、第２の信号パッドであり、第３のパッド２００６は、接地パッドであり、パッド保護回路２０００は、過渡電気事象保護を第１および第２の信号パッドに提供するために使用される。過渡電気事象が、第１の信号パッドにおいて受けられると、第１および第３の保護サブ回路２００１、２００３のビルディングブロックは、降伏条件に到達し得、この降伏条件において、低インピーダンス経路が、第１および第３の保護サブ回路２００１、２００３を通して接地パッドまで提供される。同様に、過渡電気事象が、第２の信号パッドにおいて受けられると、第２および第３の保護サブ回路２００２、２００３のビルディングブロックは、降伏条件に到達し得、この降伏条件において、低インピーダンス経路が、第２および第３の保護サブ回路２００２、２００３を通して接地パッドまで提供され得る。保護回路２０００はまた、第１と第２の信号パッドとの間の電圧差を発生させる差動過渡電気事象に対して保護を提供し、それによって、所定の安全範囲内に信号パッド間の電圧を維持し、信号パッド間の電圧差に敏感な回路を保護することができる。例えば、過渡電気事象が、電圧差を第１と第２の信号パッドとの間に発生させると、第１および第２の保護サブ回路２００１、２００２内のビルディングブロックは、降伏条件に到達し得、その降伏条件において、低インピーダンス経路が第１と第２の信号パッドとの間に提供される。
図２０Ｂは、別の実施形態によるパッド保護回路２０５０の概略ブロック図である。例示されるパッド保護回路２０５０は、第１の保護サブ回路２０５１と、第２の保護サブ回路２０５２と、第３の保護サブ回路２０５３とを含む。パッド保護回路２０５０は、第１のパッド２００４、第２のパッド２００５、および第３のパッド２００６に電気的に接続される。
図２０Ｂのパッド保護回路２０５０は、図２０Ａのパッド保護回路２０００と類似している。しかしながら、図２０Ａのパッド保護サブ回路２００１−２００３とは対照的に、図２０Ｂのパッド保護サブ回路２０５１−２０５３は、それぞれ、第１、第２、および第３の保護サブ回路２０５１−２０５３の降伏特性を制御するために使用され得る第１、第２、および第３の制御ブロック２０６１−２０６３をさらに含む。例えば、パッド保護サブ回路２０５１−２０５３において使用されるビルディングブロックが、図７Ａ−８ＢのタイプＡ’およびタイプＢ’ビルディングブロックに示されるゲート型バイポーラトランジスタ等のゲート型バイポーラトランジスタを含む実装においては、制御ブロック２０６１−２０６３は、過渡信号検出のために、およびビルディングブロックのターンオン特性を制御するために、ＭＯＳ素子のゲートの電位を制御するように使用することができる。例えば、制御ブロックは、少なくとも、ビルディングブロックのトリガ電圧を制御するために、ビルディングブロック内のゲート型バイポーラトランジスタのゲートに対するバイアス電圧を生成するように使用することができる。制御ブロックの２つの例示的構成は、図２８Ａおよび２８Ｂに関して、以下に詳細に説明される。
制御ブロック２０６１−２０６３はそれぞれ、パッド保護サブ回路２０５１−２０５３内において、各ビルディングブロックに電気的に接続されるように例示されるが、制御ブロック２０６１−２０６３は、保護特性の選択のために、保護サブ回路のビルディングブロックの一部のみに、１つ以上の制御信号を提供するように構成することができる。加えて、制御ブロック２０６１−２０６３は、ビルディングブロックの信号伝達条件を感知する補助をするためのビルディングブロックの他のノードへの接続等、例示されるものに加え、付加的接続を含むことができる。
図２０Ａ−２０Ｂのパッド保護回路２０００、２０５０は、例えば、図５ＡのタイプＡビルディングブロック、図５ＢのタイプＢビルディングブロック、図５ＣのタイプＣビルディングブロック、図７ＡのタイプＡ’ビルディングブロック、図８ＡのタイプＢ’ビルディングブロック、および／または後述のビルディングブロックのいずれかを含む、本明細書に説明されるビルディングブロックの任意の好適な組み合わせを採用することができる。
図２１Ａ−２１Ｂは、図２０Ａおよび２０Ｂのパッド保護回路、ならびに、例えば、図４Ａおよび４Ｂに関連して前述のパッド回路を含む、本明細書に説明される他のパッド回路において使用することができる、ビルディングブロックタイプの一実施形態を示す。
図２１Ａは、さらに別の実施形態によるパッド回路ビルディングブロックを例示する、回路図である。例示されるタイプＤビルディングブロック２１００は、第１のパッド２１０１と第２のパッド２１０２との間に、カスケード式に接続することができ、第１のダイオード２１０３と、第２のダイオード２１０４と、ＮＰＮバイポーラトランジスタ２１０５と、ゲート型ＮＰＮバイポーラトランジスタ２１０６と、第１のレジスタ２１０７と、第２のレジスタ２１０８と、第３のレジスタ２１０９とを含む。ゲート型ＮＰＮバイポーラトランジスタ２１０６は、図６Ｂに関連して前述のものに類似する構造を有し得る。第１のパッド２１０１は、例えば、図２０Ａ−２０Ｂの第１または第２のパッド２００４、２００５であり得、第２のパッド２１０２は、例えば、図２０Ａ−２０Ｂの第３のパッド２００６であり得る。
第１のダイオード２１０３は、第２のパッド２１０２に電気的に接続されるアノードと、ノードＮ５において、ＮＰＮバイポーラトランジスタ２１０５のコレクタ、ゲート型ＮＰＮバイポーラトランジスタ２１０６のコレクタ、および第２のダイオード２１０４のカソードに電気的に接続されるカソードとを含む。ノードＮ５は、図２０Ａ−２０Ｂに例示されるカスケードのいずれか等、カスケード式に、別のビルディングブロックに、図２０Ａ−２０ＢのノードＮＣＯＭＭＯＮ等のビルディングブロックの異なるカスケードに接続されるノードに、または第１のパッド２１０１に、電気的に接続することができる。第１のレジスタ２１０７は、ＮＰＮバイポーラトランジスタ２１０５のベースに電気的に接続される第１の端部と、ノードＮ６において、ＮＰＮバイポーラトランジスタ２１０５のエミッタ、ゲート型ＮＰＮバイポーラトランジスタ２１０６のエミッタおよびゲーとをよび第３のレジスタ２１０９の第１の端部に、電気的に接続される第２の端部とを含む。ノードＮ６は、カスケード式に、別のビルディングブロックに、図２０Ａ−２０ＢのノードＮＣＯＭＭＯＮ等のビルディングブロックの異なるカスケードに接続されるノードに、または第２のパッド２１０２に、電気的に接続することができる。第２のレジスタ２１０８は、ゲート型ＮＰＮバイポーラトランジスタ２１０６のベースに電気的に接続される第１の端部と、第２のダイオード２１０４のアノードおよび第３のレジスタ２１０９の第２の端部に電気的に接続される第２の端部とを含む。
第１のレジスタ２１０７は、例えば、約０．１Ωと約１０Ωとの間の範囲の抵抗、例えば、約１．５Ωを含む、任意の好適な抵抗を有し得る。第２のレジスタ２１０８は、例えば、約０．１Ωと約１０Ωとの間の範囲の抵抗、例えば、約０．８Ωを有し得る。印加可能抵抗量は、当業者によって、容易に決定されるであろう。第１および第２のレジスタ２１０７、２１０８は、例えば、図２１Ｂに関連して以下に説明されるように、ウェル抵抗からを含む、任意の好適な方法において形成することができる。第３のレジスタ２１０９は、例えば、約５０Ωと約５００ｋΩとの間の範囲の抵抗、例えば、約５００Ωを有し得る。抵抗量は、当業者によって、容易に決定されるであろう。ある実装では、第３のレジスタ２１０９は、標的抵抗を達成するように選択された長さおよび幅を有する、ポリシリコンを使用して形成される。後述の図２１Ｃに示される構成等、ある実装では、第３のレジスタ２１０９は、直接、ゲート型ＮＰＮバイポーラトランジスタ２１０６のゲートおよびエミッタを第２のダイオード２１０４のアノードに接続するように、省略することができる。
ビルディングブロック２１００は、単独で、または図２０Ａ−２０Ｂに示されるパッド保護サブ回路のいずれかにおいて、他のビルディングブロックと組み合わせて、配置することができる。第２のパッド２１０２は、例えば、比較的大きい分流電流に対処するように構成される、低インピーダンスパッドであり得る。過渡信号事象は、第１のパッド２１０１において受けられ得る。過渡信号事象が、第１のパッド２１０１に対して、負である電圧を有する場合、第１のダイオード２１０３は、順方向にバイアスされた状態となり、センサインターフェースの内部回路等、第１のパッド２１０１に接続される回路を保護し得る、電流を提供することができる。加えて、ある実装では、第２のダイオード２１０４は、第１のパッド２１０１の電圧を降下させる、負の過渡電気事象に対して、付加的保護を提供する補助をすることができる。
第１のパッド２１０１で受けられる過渡信号事象が、第１のパッド２１０１に対して、正である電圧を有する場合、ゲート型ＮＰＮバイポーラトランジスタ２１０６は、過渡信号保護を提供する補助をすることができる。例えば、タイプＤビルディングブロックのトリガ電圧ＶＴ＿Ｄは、ゲート型ＮＰＮバイポーラトランジスタ２１０６のコレクタ−エミッタ降伏電圧に基づき得る。いくつかの構成では、ＮＰＮバイポーラトランジスタ２１０５はまた、正の過渡電気事象の間、電流のための付加的経路を提供することによって、過渡信号保護を提供する補助をすることができる。
ゲート型ＮＰＮバイポーラトランジスタ２１０６のゲートおよびコレクタは、キャパシタを形成するように機能することができ、変位電流を増加させることによって、正の電圧を有する過渡信号事象が、第１のパッド２１０１上で受けられるとき、ゲート型ＮＰＮバイポーラトランジスタ２１０６が、その性能を果たす程度を向上させ得る。例えば、第１のパッド２１０１上で受けられた過渡信号事象が、ノードＮ５に、変化率ｄＶＮ５／ｄｔを有させ、ゲート型ＮＰＮバイポーラトランジスタ２１０６のゲートとコレクタとの間の静電容量が、値Ｃ２１０６を有する場合、キャパシタによって、約Ｃ２１０６ ＊ｄＶＮ５／ｄｔに等しい変位電流が、注入され得る。本電流の一部は、ゲート型ＮＰＮバイポーラトランジスタ２１０６のベースに注入することができ、タイプＤビルディングブロック２１００が、過渡信号保護と関連付けられた低インピーダンス降伏状態に入る速度を増加させ得る。加えて、ＮＰＮバイポーラトランジスタ２１０５もまた、正の過渡電気事象の間、降伏するように構成される、実装では、変位電流の一部は、ＮＰＮバイポーラトランジスタ２１０５のベースに注入することができる。過渡信号事象は、正常信号動作条件の範囲と比較して、比較的高速上昇および降下時間（例えば、約０．１ｎｓから約１．０μｓ）と関連付けられ得るため、過渡電気事象の間のノードＮ５の変化率は、比較的高速であって、したがって、変位電流は、比較的大きくなり得る。
正常動作の間、ゲート型ＮＰＮバイポーラトランジスタ２１０６は、比較的に低漏出を有し得る。例えば、ゲート型ＮＰＮバイポーラトランジスタ２１０６は、図６Ｂに示される構成を使用して実装することができ、ゲート型ＮＰＮバイポーラトランジスタ２１０６に対する低濃度ドープドレイン（ＬＤＤ）の不在は、例えば、約−４０°Ｃから約１４０°Ｃの比較定に広範囲の温度にわたってさえ、ゲート型ＮＰＮバイポーラトランジスタ２１０６の漏出を比較的に少なくさせることができる。
図２１Ｂは、図２１Ａのパッド保護回路ビルディングブロックの一実装の注釈付き断面を例示する。例示されるタイプＤビルディングブロック２１００は、ｐ型基板２１２１と、ｎ型活性面積２１１１ａ−２１１１ｅと、ｐ型活性面積２１１３ａ−２１１３ｄと、ｎ型ウェル２１１８ａ、２１１８ｂと、ｐ型ウェル２１１２と、ｎ型埋込層２１１９と、ゲート２１１５ａ、２１１５ｂと、ゲート酸化物２１１６ａ、２１１６ｂとを含む。断面は、ゲート型ＮＰＮバイポーラトランジスタ２１０６ａ、２１０６ｂ、ＮＰＮバイポーラトランジスタ２１０５ａ、２１０５ｂ、第１のレジスタ２１０７ａ、２１０７ｂ、第２のレジスタ２１０８ａ、２１０８ｂ、第１のダイオード２１０３ａ、２１０３ｂ、および第２のダイオード２１０４ａ、２１０４ｂ等、形成される回路素子の実施例を例示するように注釈が付けられている。略図はまた、ある実装では含まれ得、例えば、ｎ型拡散および／またはポリを使用することによって、形成され得る、第３のレジスタ２１０９ａ、２１０９ｂを示すように注釈が付けられている。
図２１Ｂに例示されるように、ｐ型ウェル２１１２は、基板２１２１の表面２１２０上に配置される。ｎ型ウェル２１１８ａ、２１１８ｂは、ｐ型ウェル２１１２の両側のｐ型ウェル２１１２に隣接する基板２１２１の表面２１２０上に配置される。ある実装では、ｎ型ウェル２１１８ａ、２１１８ｂは、ｐ型ウェル２１１２を基板２１２１上方から見るとき、ｐ型ウェル２１１２を囲繞する、リングの一部を形成する。ｎ型埋込層２１１９は、ｎ型ウェル２１１８ａ、２１１８ｂ、およびｐ型ウェル２１１２の真下に配置される。ｐ型活性面積２１１３ａは、ｐ型ウェル２１１２と反対のｎ型ウェル２１１８ａの片側の基板２１２１の表面２１２０上に配置される。同様に、ｐ型活性面積２１１３ｄは、ｐ型ウェル２１１２と反対のｎ型ウェル２１１８ｂの片側の基板２１２１の表面２１２０上に配置される。ｐ型活性面積２１１３ａ、２１１３ｄは、パッド２１０２に電気的に接続される。ｎ型活性面積２１１１ａは、基板２１２１の表面２１２０上のｎ型ウェル２１１８ａ内に配置される。同様に、ｎ型活性面積２１１１ｅは、基板２１２１の表面２１２０上のｎ型ウェル２１１８ｂ内に配置される。ｎ型活性面積２１１１ａ、２１１１ｅは、ノードＮ５に電気的に接続される。
ゲート酸化物２１１６ａ、２１１６ｂは、ｐ型ウェル２１１２上方の基板２１２１の表面２１２０にわたって配置され、ゲート２１１５ａ、２１１５ｂは、それぞれ、ゲート酸化物２１１６ａ、２１１６ｂにわたって配置される。ｐ型活性面積２１１３ｂ、２１１３ｃおよびｎ型活性面積２１１１ｂ−２１１１ｄは、基板２１２１の表面２１２０上のｐ型ウェル２１１２内に配置される。例えば、ｎ型活性面積２１１１ｂ、２１１１ｃは、ゲート２１１５ａの両側のｐ型ウェル２１１２内に配置され、ｎ型活性面積２１１１ｃ、２１１１ｄは、ゲート２１１５ｂの両側のｐ型ウェル２１１２内に配置される。加えて、ｐ型活性面積２１１３ｂは、ｎ型活性面積２１１１ｃと反対のｎ型活性面積２１１１ｂの片側のｐ型ウェル２１１２内に配置され、ｐ型活性面積２１１３ｃは、ｎ型活性面積２１１１ｃと反対のｎ型活性面積２１１１ｄの片側のｐ型ウェル２１１２内に配置される。ｐ型活性面積２１１３ｂ、２１１３ｃは、それぞれ、第３のレジスタ２１０９ａ、２１０９ｂを通して、ノードＮ６に電気的に接続される。ゲート２１１５ａ、２１１５ｂおよびｎ型活性面積２１１１ｃは、ノードＮ６に電気的に接続され、ｎ型活性面積２１１１ｂ、２１１１ｄは、ノードＮ５に電気的に接続される。ある実装では、ゲート２１１５ａ、２１１５ｂは、ノードＮ６にではなく、制御ブロックの制御ノードに電気的に接続される。例えば、例示されるビルディングブロック２１００は、図２０Ｂに例示される保護サブ回路のいずれかに含まれ得、ゲート２１１５ａ、２１１５ｂは、図２０Ｂの制御ブロック２０６１−２０６３のうちの１つを使用して、バイアスすることができる。
ＮＰＮバイポーラトランジスタ２１０５ａ、２１０５ｂは、ｐ型ウェル２１１２と、ｎ型埋込層２１１９と、ｎ型活性面積２１１１ｃと、から形成することができ、垂直寄生ＮＰＮ素子であり得る。例えば、ＮＰＮバイポーラトランジスタ２１０５ａ、２１０５ｂはそれぞれ、ｎ型活性面積２１１１ｃから形成されるエミッタと、ｐ型ウェル２１１２から形成されるベースと、ｎ型埋込層２１１９から形成されるコレクタとを有し得る。ゲート型ＮＰＮバイポーラトランジスタ２１０６ａ、２１０６ｂは、ｐ型ウェル２１１２と、ｎ型活性面積２１１１ｂ−２１１１ｄと、ゲート２１１５ａ、２１１５ｂと、から形成することができ、側方寄生ゲート型ＮＰＮ素子であり得る。例えば、ゲート型ＮＰＮバイポーラトランジスタ２１０６ａは、ｎ型活性面積２１１１ｃから形成されるエミッタと、ｐ型ウェル２１１２から形成されるベースと、ｎ型活性面積２１１１ｂから形成されるコレクタと、ゲート２１１５ａから形成されるゲートとを有し得る。同様に、ゲート型ＮＰＮバイポーラトランジスタ２１０６ｂは、ｎ型活性面積２１１１ｃから形成されるエミッタと、ｐ型ウェル２１１２から形成されるベースと、ｎ型活性面積２１１１ｄから形成されるコレクタと、ゲート２１１５ｂから形成されるゲートとを有し得る。ある実装では、ゲート型ＮＰＮバイポーラトランジスタ２１０６ａ、２１０６ｂは、低濃度ドープドレイン（ＬＤＤ）領域を含まず、したがって、図６Ｂに関連して図示および前述のものに類似する構造を有し得る。
第１のダイオード２１０３ａ、２１０３ｂは、ｐ型基板２１２１と、ｎ型埋込層２１１９と、ｎ型ウェル２１１８ａ、２１１８ｂと、から形成することができる。例えば、第１のダイオード２１０３ａは、ｐ型基板２１２１から形成されるアノードと、ｎ型埋込層２１１９およびｎ型ウェル２１１８ａから形成されるカソードとを有し得る。加えて、第１のダイオード２１０３ｂは、ｐ型基板２１２１から形成されるアノードと、ｎ型埋込層２１１９およびｎ型ウェル２１１８ｂから形成されるカソードとを有し得る。第２のダイオード２１０４ａ、２１０４ｂは、ｐ型ウェル２１１２と、ｐ型活性面積２１１３ｂ、２１１３ｄと、ｎ型活性面積２１１１ｂ、２１１１ｄと、から形成することができる。例えば、第２のダイオード２１０４ａは、ｐ型ウェル２１１２およびｐ型活性面積２１１３ｂから形成されるアノードと、ｎ型活性面積２１１１ｂから形成されるカソードとを有し得る。加えて、第２のダイオード２１０４ｂは、ｐ型ウェル２１１２およびｐ型活性面積２１１３ｄから形成されるアノードと、ｎ型活性面積２１１１ｄから形成されるカソードとを有し得る。
第１のレジスタ２１０７ａ、２１０７ｂは、それぞれ、ｐ型活性面積２１１３ｂ、２１１３ｄとＮＰＮバイポーラトランジスタ２１０５ａ、２１０５ｂのベースとの間のｐ型ウェル２１１２の抵抗から形成することができる。加えて、第２のレジスタ２１０８ａ、２１０８ｂは、それぞれ、ｐ型活性面積２１１３ｂ、２１１３ｄとゲート型ＮＰＮバイポーラトランジスタ２１０６ａ、２１０６ｂのベースとの間のｐ型ウェル２１１２の抵抗から形成することができる。第３のレジスタ２１０９ａ、２１０９ｂは、ある実装では含まれ得、ポリシリコン、拡散、および／または第３のレジスタ２１０９ａ、２１０９ｂが形成される、他の材料の抵抗を表し得る。しかしながら、第３のレジスタ２１０９ａ、２１０９ｂは、以下に説明されるように、図２１Ｃに例示されるもの等、ビルディングブロックを形成するように、省略することができる。
ｎ型ウェル２１１８ａ、２１１８ｂおよびｎ型埋込層２１１９は、ｐ型ウェル２１１２をｐ型基板２１２１から電気的に絶縁し、それによって、ｐ型基板２１２１およびｐ型ウェル２１１２を異なる電位で動作させることによって、例示されるビルディングブロックの柔軟性を向上させる補助をすることができる。本明細書で使用され、当業者によって理解されるように、用語「ｎ型埋込層」は、例えば、シリコン・オン・インシュレータ（ＳＯＩ）技術またはディープｎ型ウェル技術において使用されるものを含む、任意の好適なｎ型埋込層を指す。
図２１ＡのタイプＤビルディングブロック２１００の一実装が、図２１Ｂに示されるが、他の実装も可能である。加えて、ある詳細は、明確にするために、図２１Ｂから省略されている。例えば、タイプＤビルディングブロック２１００は、バックエンド処理を受け、接点および金属化を形成することができ、例示される接続を形成するために使用され得る。加えて、タイプＤビルディングブロック２１００は、浅トレンチ領域、ディープトレンチ領域、または異なる電気ノードに接続される活性面積間のシリコンの局所酸化（ＬＯＣＯＳ）領域等、絶縁領域を含むことができる。絶縁領域の形成は、基板２１２１にトレンチをエッチングし、トレンチを二酸化硅素等の誘電体で充填し、化学機械平坦化等の任意の好適な方法を使用して、過剰な誘電体を除去するステップを伴うことができる。
当業者は、図２１Ｂに示される断面が、図２１Ａに示される同等回路に対応し得ることを理解するであろう。例えば、ＮＰＮバイポーラトランジスタ２１０５ａ、２１０５ｂは、ＮＰＮバイポーラトランジスタ２１０５によって表すことができ、ゲート型ＮＰＮバイポーラトランジスタ２１０６ａ、２１０６ｂは、ゲート型ＮＰＮバイポーラトランジスタ２１０６によって表すことができ、第１のダイオード２１０３ａ、２１０３ｂは、第１のダイオード２１０３によって表すことができ、第２のダイオード２１０４ａ、２１０４ｂは、第２のダイオード２１０４によって表すことができ、第１のレジスタ２１０７ａ、２１０７ｂは、第１のレジスタ２１０７によって表すことができ、第２のレジスタ２１０８ａ、２１０８ｂは、第２のレジスタ２１０８によって表すことができ、第３のレジスタ２１０９ａ、２１０９ｂは、第３のレジスタ２１０９によって表すことができる。
図２１Ｃは、さらに別の実施形態によるパッド回路ビルディングブロックを例示する、回路図である。ビルディングブロックタイプは、図２０Ａおよび２０Ｂのパッド保護回路、ならびに、例えば、前述の図４Ａおよび４Ｂのパッド回路を含む、本明細書に説明される他のパッド回路において使用することができる。例示されるタイプＤ’ビルディングブロック２１５０は、第１のパッド２１０１と第２のパッド２１０２との間に、カスケード式に接続することができ、第１のダイオード２１０３と、第２のダイオード２１０４と、ＮＰＮバイポーラトランジスタ２１０５と、ゲート型ＮＰＮバイポーラトランジスタ２１０６と、第１のレジスタ２１０７と、第２のレジスタ２１０８とを含む。
図２１Ｃの例示されるタイプＤ’ビルディングブロック２１５０は、図２１ＡのタイプＤビルディングブロック２１００に類似する。しかしながら、図２１ＡのタイプＤビルディングブロック２１００とは対照的に、図２１ＣのタイプＤ’ビルディングブロック２１５０は、第３のレジスタ２１０９を含まない。第３のレジスタ２１０９の省略は、第２のパッド２１０２から、第２のダイオード２１０４を通した、第１のパッド２１０１への抵抗を低減させることによって、負の過渡電気事象に対して、タイプＤ’ビルディングブロックの性能を改善する補助をし得る。しかしながら、図２１Ａの第３のレジスタ２１０９の除去はまた、レジスタの除去が、ゲート型ＮＰＮバイポーラトランジスタ２１０６のベースとエミッタとの間の抵抗を低減させ、したがって、ベース−エミッタ接合点が、正の過渡電気事象の間、順方向にバイアスされた状態となる速度を低下させ得るため、正の過渡電気事象に対して、ビルディングブロックのターンオン応答を低下させ得る。故に、タイプＤビルディングブロックおよび／またはタイプＤ’ビルディングブロックは、選択的に、保護回路が使用されている用途等の種々の要因および動作条件に応じて、保護回路内でビルディングブロックとして使用することができる。
図２２は、別の実施形態によるパッド保護回路の回路図である。例示されるパッド保護回路２２００は、第１のタイプＤ’ビルディングブロック２１５０ａと、第２のタイプＤ’ビルディングブロック２１５０ｂと、第３のタイプＤ’ビルディングブロック２１５０ｃと、第４のタイプＤ’ビルディングブロック２１５０ｄとを含む。パッド保護回路２２００は、図２０Ａ−２０Ｂに関して前述された、第１のパッド２００４、第２のパッド２００５、および第３のパッド２００６に電気的に接続される。
第１のタイプＤ’ビルディングブロック２１５０ａは、第１のパッド２００４に電気的に接続される第１の端部と、ノードＮＣＯＭＭＯＮに電気的に接続される第２の端部とを含む。第２のタイプＤ’ビルディングブロック２１５０ｂは、第２のパッド２００５に電気的に接続される第１の端部と、ノードＮＣＯＭＭＯＮに電気的に接続される第２の端部とを含む。第３および第４のタイプＤ’ビルディングブロック２１５０ｃ、２１５０ｄは、ノードＮＣＯＭＭＯＮと第３のパッド２００６との間に、カスケード式に電気的に接続される。例えば、第３のタイプＤ’ビルディングブロック２１５０ｃは、ノードＮＣＯＭＭＯＮに電気的に接続される第１の端部と、第４のタイプＤ’ビルディングブロック２１５０ｄの第１の端部に電気的に接続される第２の端部とを含む。第４のタイプＤ’ビルディングブロック２１５０ｄはさらに、第３のパッド２００６に電気的に接続される第２の端部を含む。
第１、第２、第３、および第４のタイプＤ’ビルディングブロック２１５０ａ−２１５０ｄはそれぞれ、図２１Ｃに関連して前述されたようであり得る、第１のダイオード２１０３と、第２のダイオード２１０４と、ＮＰＮバイポーラトランジスタ２１０５と、ゲート型ＮＰＮバイポーラトランジスタ２１０６と、第１のレジスタ２１０７と、第２のレジスタ２１０８とを含む。前述のように、タイプＤ’ビルディングブロック２１５０は、図２１ＡのタイプＤビルディングブロック２１００の第３のレジスタ２１０９を欠いており、したがって、第２のダイオード２１０４のアノードとゲート型ＮＰＮバイポーラトランジスタ２１０６のゲートおよびエミッタとの間に、比較的に低インピーダンスを有する。構成図２２に例示される構成における、タイプＤ’ビルディングブロック２１５０ａ−２１５０ｄの使用は、第１のパッド２００４および／または第２のパッド２００５上で受けた負の過渡電気事象に対して、保護を改善する補助をすることができる。例えば、第１のパッド２００４で受けた負の過渡電気事象の間、タイプＤ’ビルディングブロック２１５０ａは、負の過渡電気事象と関連付けられる電荷を分流する補助をし得る、第２のダイオード２１０４を通して、ノードＮＣＯＭＭＯＮと第１のパッド２００４との間に、比較的に低インピーダンスを有し得る。
第１、第２、第３、および第４のタイプＤ’ビルディングブロック２１５０ａ−２１５０ｄは、パッド保護回路２２００の保護特性を決定することができる。例えば、第１、第２、第３、および第４のタイプＤ’ビルディングブロック２１５０ａ−２１５０ｄがそれぞれ、保持電圧約ＶＨ＿Ｄ’およびトリガ電圧約ＶＴ＿Ｄ’を有するとき、パッド保護回路２２００は、約３＊ＶＴ＿Ｄ’に等しい第１と第３のパッド２００４、２００６との間のトリガ電圧と、約３＊ＶＨ＿Ｄ’に等しい第１と第３のパッドとの間の保持電圧を有し得る。同様に、パッド保護回路２２００は、約３＊ＶＴ＿Ｄ’に等しい第２と第３のパッド２００５、２００６との間のトリガ電圧と、約３＊ＶＨ＿Ｄ’に等しい第２と第３のパッド２００５、２００６との間の保持電圧とを有し得る。加えて、パッド保護回路２２００は、第１と第２のパッド２００４、２００５との間の電位差を制御する補助をし、それによって、第１と第２のパッド２００４、２００５との間の電圧差に敏感であり得る、差動回路等の回路を保護することができる。例えば、パッド保護回路２２００は、約ＶＴ＿Ｄ’に等しい第１と第２のパッド２００４、２００５との間の順方向および逆方向トリガ電圧と、約ＶＨ＿Ｄ’に等しい第１と第２のパッド２００４、２００５との間の順方向および逆方向保持電圧とを有し得る。
例示されるパッド保護回路２２００は、動作の間、それらの間で比較的に小さい電圧差を有する、一対のパッドに保護を提供するために使用することができる。例えば、第１および第２のパッド２００４、２００５は、２線電流インターフェースに電気的に接続される高電圧信号パッドであり得る。信号パッドは、正常動作の間、それらの間に約５Ｖ未満の電圧差を有し得、タイプＤ’ビルディングブロックの保持電圧ＶＨ＿Ｄ’およびトリガ電圧ＶＴ＿Ｄ’は、それぞれ、約６．５Ｖおよび約９．５Ｖを上回るように選択することができる。このように、第１および第２のタイプＤ’ビルディングブロック２１５０ａ、２１５０ｂを通した第１と第２のパッド２００４、２００５との間の降伏は、正常動作の間、防止される。しかしながら、過渡電気事象が、第１と第２のパッド２００４、２００５との間の差を増加させると、第１および第２のタイプＤ’ビルディングブロック２１５０ａ、２１５０ｂは、過渡電気事象と関連付けられた電流の一部を分流するために使用され得る、パッド間に低インピーダンス経路を提供することができる。
加えて、ノードＮＣＯＭＭＯＮと第３のパッド２００６との間に配置される、ビルディングブロックのカスケードは、過渡電気事象が、第３のパッド２００６の電圧と比較して、第１および第２のパッド２００４、２００５の共通モード電圧を増加させると、電流を分流する補助をすることができる。例えば、ノードＮＣＯＭＭＯＮと第３のパッド２００６との間に配置されるビルディングブロックの数およびタイプは、第１のパッド２００４と第３のパッド２００６との間および第２のパッド２００５と第３のパッド２００６との間のセルの所望のトリガ電圧および保持電圧を決定するように選択することができる。例えば、正常動作電圧は約５Ｖから約１１Ｖの範囲であって、最大動作電圧は、約１８Ｖであってもよく、セルのトリガ電圧は、約２５Ｖから約３２Ｖの範囲内であるように選択することができ、セルの保持電圧は、約１８Ｖから約２１Ｖの範囲内であるように選択することができる。パッド電圧にトリガ電圧を超えさせる、過渡電気事象が、第１のパッド２００４上で受けられると、低インピーダンス経路を、第１、第３、および第４のタイプＤ’ビルディングブロック２１５０ａ、２１５０ｃ、２１５０ｄを通して、第１のパッド２００４と第３のパッド２００６との間に提供することができる。同様に、過渡電気事象が、第２のパッド２００５上で受けられると、低インピーダンス経路を、第２、第３、および第４のタイプＤ’ビルディングブロック２１５０ｂ−２１５０ｄを通して、第２のパッド２００５と第３のパッド２００６との間に提供することができる。
図２３Ａ−２３Ｂは、図２０Ａおよび２０Ｂのパッド保護回路、ならびに、例えば、前述の図４Ａおよび４Ｂのパッド回路を含む、本明細書に説明される他のパッド回路において使用することができる、ビルディングブロックタイプの別の実施形態を示す。
図２３Ａは、さらに別の実施形態によるパッド回路ビルディングブロックを例示する、回路図である。例示されるタイプＥビルディングブロック２３００は、ＰＮＰバイポーラトランジスタ２３０３を含み、第１のパッド２３０１と第２のパッド２３０２との間に、カスケード式に接続することができる。
ＰＮＰバイポーラトランジスタ２３０３は、例えば、第１のパッド２３０１またはビルディングブロックの別のカスケードに共通のノードに電気的に接続することができる、ノードＮ７に電気的に接続されるベースを含む。ＰＮＰバイポーラトランジスタ２３０３はさらに、第２のパッド２３０２に電気的に接続される、コレクタと、ノードＮ８に電気的に接続される、エミッタとを含む。ノードＮ８はまた、例えば、第２のパッド２３０２に電気的に接続することができる。ある実装では、ＰＮＰバイポーラトランジスタ２３０３は、順方向にバイアスされたダイオードとして動作することによって、負の過渡電気事象の間、第２のパッド２３０２と第１のパッド２３０１との間に効果的保護を提供することができる。加えて、ＰＮＰバイポーラトランジスタ２３０３は、第１のパッド２３０１と第２のパッド２３０２との間に、比較的高い阻止電圧を提供することができ、したがって、例えば、正の過渡電気事象に対する保護が、ビルディングブロックの異なるカスケードによって提供される、実装において、使用することができる。
ビルディングブロック２３００は、単独で、または他のビルディングブロックと組み合わせて、配置することができる。例えば、ビルディングブロック２３００は、他のビルディングブロックのカスケードと並列に電気的に接続することができる。第２のパッド２３０２は、例えば、比較的大きい分流電流に対処するように構成される、接地パッド等、低インピーダンスパッドであり得る。過渡信号事象は、第１のパッド２３０１で受け得る。過渡信号事象が、第１のパッド２３０１に対して、負である電圧を有する場合、ＰＮＰバイポーラトランジスタ２３０３のコレクタ−ベースおよびエミッタ−ベース接合点は両方とも、順方向にバイアスされ、センサインターフェースの内部回路等、第１のパッド２３０１に電気的に接続される回路を保護し得る、電流を提供することができる。ある実装では、ビルディングブロック２３００は、順方向に最適化され、向上したダイオード型性能を提供する。
ある実装では、タイプＥビルディングブロック２３００は、正の過渡電気事象保護を提供する、他のビルディングブロックと並列に電気的に接続され、タイプＥビルディングブロック２３００は、第１のパッド２３０１の電圧を第２のパッド２３０２を下回って低下させるであろう、負の過渡電気事象に対する保護のためだけに使用される。
図２３Ｂは、図２３Ａのパッド保護回路ビルディングブロックの一実装の注釈付き断面を例示する。例示されるタイプＥビルディングブロック２３００は、ｐ型基板２３２１と、ｎ型活性面積２３１１ａ、２３１１ｂと、ｐ型活性面積２３１３ａ−２３１３ｃと、ｎ型ウェル２３１８ａ、２３１８ｂと、ｐ型ウェル２３１２と、ｎ型埋込層２３１９とを含む。断面は、ＰＮＰバイポーラトランジスタ２３０３等、形成される回路素子の実施例を例示するように注釈が付けられている。
図２３Ｂに例示されるように、ｐ型ウェル２３１２は、基板２３２１の表面２３２０上に配置される。ｎ型ウェル２３１８ａ、２３１８ｂは、ｐ型ウェル２３１２の両側のｐ型ウェル２３１２に隣接する基板２３２１の表面２３２０上に配置される。ある実装では、ｎ型ウェル２３１８ａ、２３１８ｂは、ｐ型ウェル２３１２を基板２３２１上方から見ると、ｐ型ウェル２３１２を囲繞する、リングの一部を形成する。ｎ型埋込層２３１９は、ｎ型ウェル２３１８ａ、２３１８ｂおよびｐ型ウェル２３１２の真下に配置される。ｐ型活性面積２３１３ａは、ｐ型ウェル２３１２と反対のｎ型ウェル２３１８ａの片側の基板２３２１の表面２３２０上に配置される。同様に、ｐ型活性面積２３１３ｃは、ｐ型ウェル２３１２と反対のｎ型ウェル２３１８ｂの片側の基板２３２１の表面上に配置される。ｐ型活性面積２３１３ａ、２３１３ｃは、パッド２３０２に電気的に接続される。ｎ型活性面積２３１１ａは、基板２３２１の表面２３２０上のｎ型ウェル２３１８ａ内に配置される。同様に、ｎ型活性面積２３１１ｂは、基板２３２１の表面２３２０上のｎ型ウェル２３１８ｂ内に配置される。ｎ型活性面積２３１１ａ、２３１１ｂは、ノードＮ７に電気的に接続される。ｐ型活性面積２３１３ｂは、基板２３２１の表面２３２０上のｐ型ウェル２３１２内に配置され、ノードＮ８に電気的に接続される。
ＰＮＰバイポーラトランジスタ２３０３は、ｐ型ウェル２３１２と、ｐ型基板２３２１と、ｎ型埋込層２３１９と、ｎ型ウェル２３１８ａ、２３１８ｂと、から形成することができる。例えば、ＰＮＰバイポーラトランジスタ２３０３は、ｐ型ウェル２３１２から形成されるエミッタと、ｎ型埋込層２３１９およびｎ型ウェル２３１８ａ、２３１８ｂから形成されるベースと、ｐ型基板２３２１から形成されるコレクタとを有し得る。
ｎ型ウェル２３１８ａ、２３１８ｂおよびｎ型埋込層２３１９は、ｐ型ウェル２３１２をｐ型基板２３２１から電気的に絶縁する補助をし、それによって、ｐ型ウェル２３１２をＰＮＰバイポーラトランジスタ２３０３のエミッタとして動作させることができる。ｎ型埋込層は、例えば、ディープｎ型ウェル層を含む、任意の好適な絶縁層であり得る。
当業者は、図２３Ｂに示される断面が、図２３Ａに示される同等回路に対応し得ることを理解するであろう。例えば、図２３ＢのＰＮＰバイポーラトランジスタ２３０３は、図２３ＡのＰＮＰバイポーラトランジスタ２３０３に対応し得る。しかしながら、図２３ＡのタイプＥビルディングブロック２３００の他の実装も、図２３Ｂに例示される実装に加え、可能である。
図２４は、別の実施形態によるパッド保護回路の回路図である。例示されるパッド保護回路２４００は、第１のタイプＤビルディングブロック２１００ａと、第２のタイプＤビルディングブロック２１００ｂと、第１のタイプＤ’ビルディングブロック２１５０ａと、第２のタイプＤ’ビルディングブロック２１５０ｂと、タイプＥビルディングブロック２３００とを含む。パッド保護回路２４００は、図２０Ａ−２０Ｂに関連して前述のように、第１のパッド２００４、第２のパッド２００５、および第３のパッド２００６に電気的に接続される。
第１のタイプＤ’ビルディングブロック２１５０ａは、第１のパッド２００４に電気的に接続される第１の端部と、ノードＮＣＯＭＭＯＮに電気的に接続される第２の端部とを含む。第２のタイプＤ’ビルディングブロック２１５０ｂは、第２のパッド２００５に電気的に接続される第１の端部と、ノードＮＣＯＭＭＯＮに電気的に接続される第２の端部とを含む。第１および第２のタイプＤビルディングブロック２１００ａ、２１００ｂは、ノードＮＣＯＭＭＯＮと第３のパッド２００６との間に、カスケード式に電気的に接続される。例えば、第１のタイプＤビルディングブロック２１００ａは、ノードＮＣＯＭＭＯＮに電気的に接続される第１の端部と、第２のタイプＤビルディングブロック２１００ｂの第１の端部に電気的に接続される第２の端部とを含む。第２のタイプＤビルディングブロック２１００ｂはさらに、第３のパッド２００６に電気的に接続される第２の端部を含む。タイプＥビルディングブロック２３００は、ノードＮＣＯＭＭＯＮに電気的に接続される第１の端部と、第３のパッド２００６に電気的に接続される第２の端部とを含む。
第１および第２のタイプＤ’ビルディングブロック２１５０ａ、２１５０ｂはそれぞれ、第１のダイオード２１０３と、第２のダイオード２１０４と、ＮＰＮバイポーラトランジスタ２１０５と、ゲート型ＮＰＮバイポーラトランジスタ２１０６と、第１のレジスタ２１０７と、第２のレジスタ２１０８とを含み、図２１Ｃに関連して前述のもののようであり得る。
第１および第２のタイプＤビルディングブロック２１００ａ、２１００ｂはそれぞれ、第１のダイオード２１０３と、第２のダイオード２１０４と、ＮＰＮバイポーラトランジスタ２１０５と、ゲート型ＮＰＮバイポーラトランジスタ２１０６、第１のレジスタ２１０７と、第２のレジスタ２１０８と、第３のレジスタ２１０９とを含む。第１および第２のタイプＤ’ビルディングブロック２１５０ａ、２１５０ｂとは対照的に、第１および第２のタイプＤビルディングブロック２１００ａ、２１００ｂは、第３のレジスタ２１０９を含む。第３のレジスタ２１０９の含有は、例えば、正の過渡電気事象の間、より速いターンオンおよび／または標的クランピング応答の向上されたトリガ制御を達成するように、ゲート型ＮＰＮバイポーラトランジスタ２１０６の性能を向上させるのを補助することができる。例えば、第３のレジスタ２１０９の含有は、正の過渡電気事象の間に生成されるベース電流が、第３のレジスタ２１０９を通って進行し、レジスタにわたって、ゲート型ＮＰＮバイポーラトランジスタ２１０６のベース−エミッタ電圧を増加させ得る、電圧を生成することができるため、ゲート型ＮＰＮバイポーラトランジスタ２１０６のクランピング特性を向上させ得る。ゲート型ＮＰＮバイポーラトランジスタ２１０６のベース−エミッタ電圧の増加は、電流を刺激し得るため、正の過渡電気事象に対するゲート型ＮＰＮバイポーラトランジスタ２１０６のクランピング特性は、第３のレジスタ２１０９を含有することによって、向上され得る。しかしながら、第３のレジスタ２１０９はまた、第２のダイオード２１０４を通して、タイプＤビルディングブロックの第１の端部から第２の端部への抵抗を増加させ、それによって、負の過渡電気事象に対して、タイプＤビルディングブロックの性能に影響を及ぼし得る。
負の過渡電気事象に対して、パッド保護回路２４００の保護を改善する補助をするために、パッド保護回路２４００は、ノードＮＣＯＭＭＯＮと第３のパッド２００６との間に配置されるタイプＥビルディングブロックを含む。例えば、タイプＥビルディングブロック２３００は、ノードＮＣＯＭＭＯＮに電気的に接続される第１の端部と、第３のパッド２００６に電気的に接続される第２の端部とを含む。ノードＮＣＯＭＭＯＮと第３のパッド２００６との間に、タイプＥビルディングブロックと第１および第２のタイプＤビルディングブロック２１００ａ、２１００ｂのカスケードの両方を提供することによって、正および負の過渡電気事象に対する保護は、別個に、最小専有面積等、設計標的を達成するように最適化することができる。例えば、第１および第２のタイプＤビルディングブロック２１００ａ、２１００ｂは、正の過渡電気事象に対して、所望の保護を達成するように調整することができる一方、タイプＥビルディングブロック２３００は、負の過渡電気事象に対して、所望の保護を達成するように調整することができる。
図２５Ａは、別の実施形態によるパッド保護回路２５００の概略ブロック図である。例示されるパッド保護回路２５００は、第１、第２、第３、第４、第５、第６、第７、および第８の保護ビルディングブロック２５０６−２５１３を含み、第１、第２、第３、第４、および第５のパッド２５０１−２５０５に電気的に接続される。
第１のビルディングブロック２５０６は、第１のパッド２５０１に電気的に接続される第１の端部と、ノードＮＣＯＭＭＯＮに電気的に接続される第２の端部とを含む。第２のビルディングブロック２５０７は、第２のパッド２５０２に電気的に接続される第１の端部と、ノードＮＣＯＭＭＯＮに電気的に接続される第２の端部とを含む。第３のビルディングブロック２５０８は、ノードＮＣＯＭＭＯＮに電気的に接続される第１の端部と、第４のビルディングブロック２５０９の第１の端部に電気的に接続される第２の端部とを含む。第４のビルディングブロック２５０９はさらに、第５のパッド２５０５に電気的に接続される第２の端部を含む。第５のビルディングブロック２５１０は、第３のパッド２５０３に電気的に接続される第１の端部と、第６のビルディングブロック２５１１の第１の端部に電気的に接続される第２の端部とを含む。第６のビルディングブロック２５１１はさらに、ノードＮＣＯＭＭＯＮに電気的に接続される第２の端部を含む。第７のビルディングブロック２５１２は、第４のパッド２５０４に電気的に接続される第１の端部と、第８のビルディングブロック２５１３の第１の端部に電気的に接続される第２の端部とを含む。第８のビルディングブロック２５１３はさらに、ノードＮＣＯＭＭＯＮに電気的に接続される第２の端部を含む。
図２５００の保護回路は、例えば、センサインターフェース実装における複数の２線電流インターフェースおよび／または異なる動作電圧レベルと関連付けられた複数のパッドであり得る、複数のパッドに保護を提供する。例えば、第１および第２のパッド２５０１、２５０２は、第１の２線センサインターフェースと関連付けられ得、第３および第４のパッド２５０３、２５０４は、第２の２線センサインターフェースと関連付けられ得る。加えて、第５のパッド２５０５は、接地パッド等の低インピーダンスパッドであって、過渡電気事象と関連付けられた電流を分流するために使用することができる。例えば、第１、第３、および第４のビルディングブロック２５０６、２５０８、２５０９は、過渡電気事象が、第１のパッド２５０１上で受けられると、第１のパッド２５０１と第５のパッド２５０５との間に、低インピーダンス経路を提供するように構成することができる。同様に、第２、第３、および第４のビルディングブロック２５０７−２５０９は、過渡電気事象が、第２のパッド２５０２上で受けられると、第２のパッド２５０２と第５のパッド２５０５との間に、低インピーダンス経路を提供するように構成することができる。加えて、第３から第６のビルディングブロック２５０８−２５１１は、第３のパッド２５０３上で受けた過渡電気事象の間、第３のパッド２５０３と第５のパッド２５０５との間に、低インピーダンス経路を提供することができる。同様に、第３、第４、第７、および第８のビルディングブロック２５０８、２５０９、２５１２、２５１３は、第４のパッド２５０４上で受けた過渡電気事象の間、第４のパッド２５０４と第５のパッド２５０５との間に、低インピーダンス経路を提供することができる。
保護回路２５００はまた、第１から第４のパッド２５０１−２５０４間の電圧を、パッドの正常動作と関連付けられた安全範囲内に、維持する補助をすることができる。例えば、過渡電気事象が、第１と第２のパッド２５０１、２５０２との間の電圧を増加させるとき、保護回路２５００は、第１および第２の保護ビルディングブロック２５０６、２５０７を通して、第１のパッド２５０１から第２のパッド２５０２に低インピーダンス経路を提供することができる。同様に、過渡電気事象が、第３と第４のパッド２５０３、２５０４との間の電圧を増加させるとき、保護回路２５００は、第５から第８の保護ビルディングブロック２５１０−２５１３を通して、第３のパッド２５０３から第４のパッド２５０４に低インピーダンス経路を提供することができる。
図２５Ｂは、さらに別の実施形態によるパッド保護回路２５５０の概略ブロック図である。例示されるパッド保護回路２５５０は、第１、第２、第３、第４、第５、第６、および第７の保護ビルディングブロック２５５１−２５５７を含み、第１、第２、第３、第４、および第５のパッド２５０１−２５０５に電気的に接続される。
第１のビルディングブロック２５５１は、第１のパッド２５０１に電気的に接続される第１の端部と、ノードＮＣＯＭＭＯＮ＿１に電気的に接続される第２の端部とを含む。第２のビルディングブロック２５５２は、第２のパッド２５０２に電気的に接続される第１の端部と、ノードＮＣＯＭＭＯＮ＿１に電気的に接続される第２の端部とを含む。第３のビルディングブロック２５５３は、ノードＮＣＯＭＭＯＮ＿１に電気的に接続される第１の端部と、ノードＮＣＯＭＭＯＮ＿２に電気的に接続される第２の端部とを含む。第４のビルディングブロック２５５４は、ノードＮＣＯＭＭＯＮ＿２に電気的に接続される第１の端部と、ノードＮＣＯＭＭＯＮ＿３に電気的に接続される第２の端部とを含む。第５のビルディングブロック２５５５は、ノードＮＣＯＭＭＯＮ＿３に電気的に接続される第１の端部と、第５のパッド２５０５に電気的に接続される第２の端部とを含む。第６のビルディングブロック２５５６は、第３のパッド２５０３に電気的に接続される第１の端部と、ノードＮＣＯＭＭＯＮ＿２に電気的に接続される第２の端部とを含む。第７のビルディングブロック２５５７は、第４のパッド２５０４に電気的に接続される第１の端部と、ノードＮＣＯＭＭＯＮ＿３に電気的に接続される第２の端部とを含む。
図２６は、別の実施形態によるパッド回路ビルディングブロックを例示する、回路図であって、ある実装では、高逆方向阻止電圧（ＨＲＢＶ）を有し得る。例示されるタイプＦビルディングブロック２６００は、図２０Ａおよび２０Ｂのパッド保護回路、ならびに、例えば、前述の図４Ａ、４Ｂ、２５Ａ、および２５Ｂのパッド回路を含む、本明細書に説明される他のパッド回路において、使用することができる。タイプＦビルディングブロックは、高逆方向降伏電圧を有する第１のシリコン制御整流器（ＳＣＲ−ＨＲＢＶ）２６０３および第２のＳＣＲ−ＨＲＢＶ２６０４含み、第１のパッド２６０１と第２のパッド２６０２との間に電気的に接続される。第１のパッド２６０１は、例えば、図２０Ａ−２０Ｂの第１または第２のパッド２００４、２００５であり得、第２のパッド２６０２は、例えば、図２０Ａ−２０Ｂの第３のパッド２００６であり得る。各ＳＣＲ−ＨＲＢＶ２６０３、２６０４は、例えば、第１のパッド２６０１と第２のパッド２６０２との間の順方向伝導のための約８Ｖから約２０Ｖの範囲内の中電圧トリガと、第１のパッド２６０１と第２のパッド２６０２との間の逆方向伝導のための約４０Ｖから約６０Ｖの範囲内の超高阻止電圧を伴う、構造であり得る。第１のＳＣＲ−ＨＲＢＶ２６０３は、第２のＳＣＲ−ＨＲＢＶ２６０４と同一降伏特性を有する必要はない。むしろ、各ＳＣＲ−ＨＲＢＶの降伏特性は、独立して、特定の用途に対して調整することができる。
第１のＳＣＲ−ＨＲＢＶ２６０３は、ノードＮ９において、第２のＳＣＲ−ＨＲＢＶ２６０４のカソードに電気的に接続されるアノードを含む。ノードＮ９は、図２０Ａ−２０Ｂに例示されるカスケードのいずれか等、カスケード式に、別のビルディングブロックに、図２０Ａ−２０ＢのノードＮＣＯＭＭＯＮ等、ビルディングブロックの異なるカスケードに接続されるノードに、または第１のパッド２６０１に、電気的に接続することができる。第１のＳＣＲ−ＨＲＢＶ２６０３はさらに、カスケード式に、別のビルディングブロックに、図２０Ａ−２０ＢのノードＮＣＯＭＭＯＮ等の別のカスケードに共通のノードに、または第２のパッド２６０２に、電気的に接続することができる、ノードＮ１０に電気的に接続されるカソードを含む。第２のＳＣＲ−ＨＲＢＶ２６０４はさらに、第２のパッド２６０２に電気的に接続されるアノードを含む。
ビルディングブロック２６００は、例えば、単独で、または図２０Ａ−２０Ｂに示されるパッド保護サブ回路のいずれかにおける他のビルディングブロックと組み合わせて、配置することができる。第２のパッド２６０２は、例えば、比較的大きい分流電流に対処するように構成される、低インピーダンスパッドであり得る。過渡信号事象は、第１のパッド２６０１において受けられ得る。過渡信号事象が、第１のパッド２６０１に対して、負である電圧を有するとき、第２のＳＣＲ−ＨＲＢＶ２６０４は、順方向にバイアスされた状態となり、センサインターフェースの内部回路等、第１のパッド２６０１に接続される回路を保護する補助をし得る、電流を提供することができる。第１のパッド２６０１において受けられた過渡信号事象が、第１のパッド２６０１に対して、正である電圧を有するとき、第１のＳＣＲ−ＨＲＢＶ２６０３は、順方向にバイアスされた状態となり、過渡信号保護を提供することができる。
図２７は、別の実施形態によるパッド保護回路２７００の回路図である。例示されるパッド保護回路２７００は、第１のタイプＦビルディングブロック２６００ａと、第２のタイプＦビルディングブロック２６００ｂと、第１のタイプＣビルディングブロック９３ａと、第２のタイプＣビルディングブロック９３ｂとを含む。パッド保護回路２７００は、第１のパッド２００４、第２のパッド２００５、および第３のパッド２００６に電気的に接続される。
第１のタイプＦビルディングブロック２６００ａは、第１のパッド２００４に電気的に接続される第１の端部と、ノードＮＣＯＭＭＯＮに電気的に接続される第２の端部とを含む。第２のタイプＦビルディングブロック２６００ｂは、第２のパッド２００５に電気的に接続される第１の端部と、ノードＮＣＯＭＭＯＮに電気的に接続される第２の端部とを含む。第１および第２のタイプＣビルディングブロック９３ａ、９３ｂは、ノードＮＣＯＭＭＯＮと第３のパッド２００６との間に、カスケード式に電気的に接続される。例えば、第１のタイプＣビルディングブロック９３ａは、ノードＮＣＯＭＭＯＮに電気的に接続される第１の端部と、第２のタイプＣビルディングブロック９３ｂの第１の端部に電気的に接続される第２の端部とを含む。第２のタイプＣビルディングブロック９３ｂはさらに、第３のパッド２００６に電気的に接続される第２の端部を含む。
第１および第２のタイプＦビルディングブロック２６００ａ、２６００ｂはそれぞれ、前述のようなものであり得る、第１のＳＣＲ−ＨＲＢＶ２６０３および第２のＳＣＲ−ＨＲＢＶ２６０４を含む。第１および第２のタイプＣビルディングブロック９３ａ、９３ｂはそれぞれ、前述のように、ＰＮＰバイポーラトランジスタ１０６およびレジスタ１０７を含む。
パッド保護回路２７００は、第１のタイプＦビルディングブロック２６００ａの第１のＳＣＲ−ＨＲＢＶ２６０３を通してと、第１および第２のタイプＣビルディングブロック９３ａ、９３ｂのＰＮＰバイポーラトランジスタ１０６を通して、正の過渡電気事象の間、第１のパッド２００４と第３のパッド２００６との間に降伏経路を有し得る。同様に、パッド保護回路２７００は、第２のタイプＦビルディングブロック２６００ｂの第１のＳＣＲ−ＨＲＢＶ２６０３を通してと、第１および第２のタイプＣビルディングブロック９３ａ、９３ｂのＰＮＰバイポーラトランジスタ１０６を通して、正の過渡電気事象の間、第２のパッド２００５と第３のパッド２００６との間に降伏経路を有し得る。第１のパッド２００４と第３のパッド２００６との間で受けた負の過渡電気事象の間、第１のタイプＦビルディングブロック２６００ａの第２のＳＣＲ−ＨＲＢＶ２６０４は、降伏経路を提供し得る。同様に、第２のパッド２００５と第３のパッド２００６との間で受けた負の過渡電気事象の間、第２のタイプＦビルディングブロック２６００ｂの第２のＳＣＲ−ＨＲＢＶ２６０４は、降伏経路を提供し得る。
パッド保護回路２７００は、第１と第２のパッド２００４、２００５との間に比較的に大降伏電圧を有するように構成することができ、第１および第２のパッド２００４、２００５の電圧振幅が、比較的に大きく、および／または比較的に離間する実装において、有用であり得る。例えば、第１のＳＣＲ−ＨＲＢＶ素子２６０３は、過渡電気事象が、第２のパッド２００５と比較して、第１のパッド２００４の電圧を増加させるとき、降伏経路が、第２のタイプＦビルディングブロック２６００ｂの第１のＳＣＲ−ＨＲＢＶ素子２６０３を通して提供されないように、比較的に大逆方向降伏電圧を有するように構成することができる。むしろ、過渡電気事象が、第２のパッド２００５のものと比較して、第１のパッド２００４の電圧を増加させると、降伏経路は、第１のタイプＦビルディングブロック２６００ａの第１のＳＣＲ−ＨＲＢＶ２６０３を通して、第１および第２のタイプＣビルディングブロック９３ａ、９３ｂのＰＮＰバイポーラトランジスタ１０６を通して、ならびに第２のタイプＦビルディングブロック２６００ｂの第２のＳＣＲ−ＨＲＢＶ２６０４を通して、提供され得る。同様に、過渡電気事象が、第１のパッド２００４のものと比較して、第２のパッド２００５の電圧を増加させると、降伏経路は、第２のタイプＦビルディングブロック２６００ｂの第１のＳＣＲ−ＨＲＢＶ２６０３を通して、第１および第２のタイプＣビルディングブロック９３ａ、９３ｂのＰＮＰバイポーラトランジスタ１０６を通して、ならびに第１のタイプＦビルディングブロック２６００ａの第２のＳＣＲ−ＨＲＢＶ２６０４を通して、提供され得る。このように、保護回路２７００を構成することによって、保護回路は、第１および第２のパッド２００４、２００５が、比較的に離間した比較的に大電圧を有する実装において使用することができる。
図２８Ａは、一実施形態によるパッド保護回路２８００の一部の回路図である。パッド保護回路の一部は、ビルディングブロック２８０１および制御回路２８０２を含む。
ビルディングブロック２８０１は、例えば、図２０Ｂのパッド保護サブ回路２０５１−２０５３内に配置される、ビルディングブロックのいずれかであり得る。ビルディングブロック２８０１は、ノードＮ１１に電気的に接続される第１の端部と、ノードＮ１２に電気的に接続される第２の端部とを含む。例示されるビルディングブロック２８０１は、ゲート型ＮＰＮバイポーラトランジスタ２８０３を含むが、付加的ビルディングブロックを含むように修正することができる。
制御ブロック２８０２は、ノードＮ１１とＮ１２との間に電気的に接続され、レジスタ２８０４と、キャパシタ２８０５と、インバータ２８０６とを含む。レジスタ２８０４は、ノードＮ１１に電気的に接続される第１の端部と、キャパシタ２８０５の第１の端部およびインバータ２８０６の入力に電気的に接続される第２の端部とを含む。キャパシタ２８０５はさらに、ノードＮ１２に電気的に接続される第２の端部を含み、インバータ２８０６はさらに、ゲート型ＮＰＮバイポーラトランジスタ２８０３のゲートに電気的に接続される出力を含む。
制御ブロック２８０２は、ゲート型ＮＰＮバイポーラトランジスタ２８０３のゲートに提供される電位を制御することによって、ビルディングブロック２８００のトリガ電圧を制御するために使用することができる。例えば、ノードＮ１１が、過渡電気事象の間、増加すると、インバータの入力における電圧は、レジスタ２８０４およびキャパシタ２８０５の時定数によって決定される率において、増加し得る。インバータ２８０６の入力における電圧が、インバータ２８０６のトリップ点を超えると、インバータ２８０６は、ビルディングブロック２８０１のトリガ電圧を低下させるように、ゲート型ＮＰＮバイポーラトランジスタ２８０３のゲートの電位を変化させ得る。制御回路２８０２等の制御回路の使用は、過渡信号事象の間、ビルディングブロックのトリガを促進する補助をすることができる。制御ブロック２８０２の一実装が、例示されるが、他の変形例も可能である。加えて、ｎ型素子を伴うビルディングブロックが、例示されるが、制御ブロック２８０２は、ｐ型素子を伴うビルディングブロックを制御するように修正することができる。
図２８Ｂは、別の実施形態によるパッド保護回路２８２０の一部の回路図である。パッド保護回路の一部は、ビルディングブロック２８２１および制御回路２８２２を含む。
ビルディングブロック２８２１は、例えば、図２０Ｂのパッド保護サブ回路２０５１−２０５３内に配置される、ビルディングブロックのいずれかであり得る。ビルディングブロック２８２１は、ノードＮ１３に電気的に接続される第１の端部と、ノードＮ１４に電気的に接続される第２の端部とを含む。例示されるビルディングブロック２８２１は、ＰＮＰバイポーラトランジスタ２８２３を含むが、付加的ビルディングブロックを含むように修正することができる。
制御ブロック２８２２は、ノードＮ１３とＮ１４との間に電気的に接続され、レジスタ２８２４と、例えば、所定のターンオン電圧を定義する、ダイオードおよび／またはＺｅｎｅｒダイオードのカスケードであり得る、基準電圧ダイオード２８２５とを含む。レジスタ２８２４は、ノードＮ１３に電気的に接続される第１の端部と、基準電圧ダイオード２８２５の第１の端子およびＰＮＰバイポーラトランジスタ２８２３のベースに電気的に接続される第２の端部とを含む。基準電圧ダイオード２８２５はさらに、ノードＮ１４に電気的に接続される第２の端子を含む。
制御ブロック２８２２は、ＰＮＰバイポーラトランジスタ２８２３のベースに提供される電流を制御することによって、ビルディングブロック２８２３のトリガ電圧を制御するために使用することができる。例えば、ノードＮ１３の電圧が、過渡電気事象の間、増加すると、基準電圧ダイオード２８２５の第１の端子における電圧は、電圧が、基準電圧ダイオード２８２５の降伏電圧を超えるまで、増加し得る。その後、基準電圧ダイオード２８２５は、ＰＮＰバイポーラトランジスタ２８２３のベース−エミッタ電圧を蓄し得る、電流を伝導させ、それによって、過渡信号事象の間、ビルディングブロック２８２１のトリガを促進することができる。制御ブロック２８２２の一実装が、例示されるが、他の変形例も可能である。加えて、ｐ型バイポーラ素子を伴うビルディングブロックが、例示されるが、制御ブロック２８２２は、１つ以上のｎ型バイポーラ素子を伴うビルディングブロックを制御するように修正することができる。
前述の説明および請求項は、ともに「接続」または「結合」されるように、要素または特徴を参照し得る。本明細書で使用されるように、明示的に別様に記載されない限り、「接続される」とは、１つの要素／特徴が、必ずしも、機械的にではなく、直接または間接的に、別の要素／特徴に接続されることを意味する。同様に、明示的に別様に記載されない限り、「結合される」とは、１つの要素／特徴が、必ずしも、機械的にではなく、直接または間接的に、別の要素／特徴に結合されることを意味する。したがって、図に示される種々の略図は、要素およびビルディングブロックの例示的配列を描写するが、付加的介在要素、素子、特徴、またはビルディングブロックが、実際の実施形態に存在してもよい（描写される回路の機能性が、悪影響を受けないことを前提とする）。
（用途）
前述の方式を採用する素子は、種々の電子素子内に実装することができる。電子素子の実施例として、医療撮像および監視、消費家電製品、消費家電製品の部品、電子試験機器等を含み得るが、それらに限定されない。電子素子の実施例はまた、メモリチップ、メモリモジュール、光ネットワークまたは他の通信ネットワークの回路、およびディスクドライバ回路を含み得る。消費家電製品は、携帯電話、電話、テレビ、コンピュータモニタ、コンピュータ、ハンドヘルドコンピュータ、携帯情報端末（ＰＤＡ）、電子レンジ、冷蔵庫、自動車、ステレオシステム、カセットレコーダまたはプレーヤ、ＤＶＤプレーヤ、ＣＤプレーヤ、ＶＣＲ、ＭＰ３プレーヤ、ラジオ、ビデオカメラ、カメラ、デジタルカメラ、ポータブルメモリチップ、洗濯機、乾燥機、洗濯／乾燥機、複写機、ファクシミリ装置、スキャナ、マルチ機能周辺機器、腕時計、掛時計等を含み得るが、それらに限定されない。さらに、電子素子は、未完成品を含む可能性がある。
本発明は、ある実施形態の観点から説明されたが、本明細書に記載される特徴および利点のすべてを提供しない実施形態を含め、当業者に明白である他の実施形態もまた、本発明の範囲内である。さらに、前述の種々の実施形態は、さらなる実施形態を提供するために組み合わせることができる。加えて、一実施形態に照らして示されるある特徴は、同様に、他の実施形態に組み込むことができる。故に、本発明の範囲は、添付の請求項を参照することによってのみ、定義される。

Claims (7)

  1. 集積回路（１）を含む装置であって、
    該集積回路は、
    該集積回路の表面上に配置された第１のパッド（２００４）と、
    該集積回路の表面上に配置された第２のパッド（２００５）と、
    該集積回路の表面上に配置された第３のパッド（２００６）と、
    該集積回路内に配置された保護回路（１９２１）であって、該保護回路は、該集積回路の該第１のパッドと第１のノードとの間に電気的に結合された第１の保護サブ回路（２００１）と、該第２のパッドと該第１のノードとの間に電気的に結合された第２の保護サブ回路（２００２）と、該第１のノードと該第３のパッドとの間に電気的に結合された第３の保護サブ回路（２００３）とを含む、保護回路と
    を含み、
    該第１のノードは、該第１のパッド、該第２のパッド、または、該第３のパッドに直接的には関連付けられず、
    該第１の保護サブ回路および該第３の保護サブ回路は、過渡電気事象（１４、１６）が該第１のパッドと該第３のパッドとの間で受けられると、該第１のパッドと該第３のパッドとの間に低インピーダンス経路を提供することによって、過渡電気事象保護のための電圧クランピングを提供するように構成されており、該第２の保護サブ回路および該第３の保護サブ回路は、過渡電気事象が該第２のパッドと該第３のパッドとの間で受けられると、該第２のパッドと該第３のパッドとの間に低インピーダンス経路を提供することによって、過渡電気事象保護のための電圧クランピングを提供するように構成されており、該第１の保護サブ回路および該第２の保護サブ回路は、過渡電気事象が該第１のパッドと該第２のパッドとの間で受けられると、該第１のパッドと該第２のパッドとの間に低インピーダンス経路を提供することによって、過渡電気事象保護のための電圧クランピングを提供するように構成されており、
    該第１の保護サブ回路、該第２の保護サブ回路、該第３の保護サブ回路の各々は、少なくとも１つの保護回路ビルディングブロック（２０１０、２０１１、２０１２）を含み、保護サブ回路毎の該保護回路ビルディングブロックの数の選択は、該第１のパッドに関連付けられた該保護回路の保持電圧またはトリガ電圧のうちの少なくとも１つ、および、該第２のパッドに関連付けられた該保護回路の保持電圧またはトリガ電圧のうちの少なくとも１つを決定し、
    該第１の保護サブ回路は、第１のシリコン制御整流器（ＳＣＲ）素子（２６０３）と第２のＳＣＲ素子（２６０４）とを含み、該第１のＳＣＲ素子は、該第１のパッドに電気的に接続されたアノードと、該第１のノードに電気的に接続されたカソードとを含み、該第２のＳＣＲ素子は、該第３のパッドに電気的に接続されたアノードと、該第１のパッドに電気的に接続されたカソードとを含む、装置。
  2. 過渡電気事象が、前記第１のパッドと前記第２のパッドとの間で受けられる場合、第１の低インピーダンス経路が、前記第１の保護サブ回路を通して、該第１のパッドと前記第３のパッドとの間に提供され、第２の低インピーダンス経路が、前記第２の保護サブ回路を通して、該第３のパッドと該第２のパッドとの間に提供される、請求項１に記載の装置。
  3. 前記第２の保護サブ回路は、第３のＳＣＲ素子（２６０３）と第４のＳＣＲ素子（２６０４）とを含み、該第３のＳＣＲ素子は、前記第２のパッドに電気的に接続されたアノードと、該第１のノードに電気的に接続されたカソードとを含み、該第４のＳＣＲ素子は、該第３のパッドに電気的に接続されたアノードと、該第２のパッドに電気的に接続されたカソードとを含む、請求項１に記載の装置。
  4. 集積回路（１）を含む装置であって、
    該集積回路は、
    該集積回路の表面上に配置された第１のパッド（２００４）と、
    該集積回路の表面上に配置された第２のパッド（２００５）と、
    該集積回路の表面上に配置された第３のパッド（２００６）と、
    該集積回路内に配置された保護回路（１９２１）であって、該保護回路は、該集積回路の該第１のパッドと第１のノードとの間に電気的に結合された第１の保護サブ回路（２００１）と、該第２のパッドと該第１のノードとの間に電気的に結合された第２の保護サブ回路（２００２）と、該第１のノードと該第３のパッドとの間に電気的に結合された第３の保護サブ回路（２００３）とを含む、保護回路と
    を含み、
    該第１のノードは、該第１のパッド、該第２のパッド、または、該第３のパッドに直接的には関連付けられず、
    該第１の保護サブ回路および該第３の保護サブ回路は、過渡電気事象（１４、１６）が該第１のパッドと該第３のパッドとの間で受けられると、該第１のパッドと該第３のパッドとの間に低インピーダンス経路を提供することによって、過渡電気事象保護のための電圧クランピングを提供するように構成されており、該第２の保護サブ回路および該第３の保護サブ回路は、過渡電気事象が該第２のパッドと該第３のパッドとの間で受けられると、該第２のパッドと該第３のパッドとの間に低インピーダンス経路を提供することによって、過渡電気事象保護のための電圧クランピングを提供するように構成されており、該第１の保護サブ回路および該第２の保護サブ回路は、過渡電気事象が該第１のパッドと該第２のパッドとの間で受けられると、該第１のパッドと該第２のパッドとの間に低インピーダンス経路を提供することによって、過渡電気事象保護のための電圧クランピングを提供するように構成されており、
    該第１の保護サブ回路、該第２の保護サブ回路、該第３の保護サブ回路の各々は、少なくとも１つの保護回路ビルディングブロック（２０１０、２０１１、２０１２）を含み、保護サブ回路毎の該保護回路ビルディングブロックの数の選択は、該第１のパッドに関連付けられた該保護回路の保持電圧またはトリガ電圧のうちの少なくとも１つ、および、該第２のパッドに関連付けられた該保護回路の保持電圧またはトリガ電圧のうちの少なくとも１つを決定し、
    過渡電気事象が、該第１のパッドと該第２のパッドとの間で受けられる場合、低インピーダンス経路が、該第１の保護サブ回路および該第２の保護サブ回路を通して、該第１のパッドと該第２のパッドとの間に直接的に提供され、
    該第１の保護サブ回路は、第１のゲート型ＮＰＮバイポーラトランジスタ（２１０６）を含み、該第２の保護サブ回路は、第２のゲート型ＮＰＮバイポーラトランジスタ（２１０６）を含み、該第３の保護サブ回路は、第３のゲート型ＮＰＮバイポーラトランジスタ（２１０６）と第４のゲート型ＮＰＮバイポーラトランジスタ（２１０６）とを含み、各ゲート型ＮＰＮバイポーラトランジスタは、ベースとエミッタとコレクタとゲートとを含み、該第１のゲート型ＮＰＮバイポーラトランジスタのコレクタは、該第１のパッドに電気的に接続され、該第２のゲート型ＮＰＮバイポーラトランジスタのコレクタは、該第２のパッドに電気的に接続され、該第３のゲート型ＮＰＮバイポーラトランジスタのコレクタは、該第１のゲート型ＮＰＮバイポーラトランジスタおよび該第２のゲート型ＮＰＮバイポーラトランジスタの各々のゲート、エミッタ、ベースに電気的に接続され、該第４のゲート型ＮＰＮバイポーラトランジスタのコレクタは、該第３のゲート型ＮＰＮバイポーラトランジスタのゲート、エミッタ、ベースに電気的に接続され、該第４のゲート型ＮＰＮバイポーラトランジスタのゲート、エミッタ、ベースは、該第３のパッドに電気的に接続され、
    該装置は、
    第１のレジスタ（２１０８）および第２のレジスタ（２１０９）であって、該第１のレジスタは、該第３のゲート型ＮＰＮバイポーラトランジスタのベースに電気的に接続された第１の端部と、該第３のゲート型ＮＰＮバイポーラトランジスタのゲートおよびエミッタに電気的に接続された第２の端部とを含み、該第２のレジスタは、該第４のゲート型ＮＰＮバイポーラトランジスタのベースに電気的に接続された第１の端部と、該第４のゲート型ＮＰＮバイポーラトランジスタのゲートおよびエミッタに電気的に接続された第２の端部とを含む、第１のレジスタ（２１０８）および第２のレジスタ（２１０９）と、
    ＰＮＰバイポーラトランジスタ（１０６）であって、該ＰＮＰバイポーラトランジスタは、該第１のノードに電気的に接続されたベースと、該第３のパッドに電気的に接続されたエミッタおよびコレクタと含む、ＰＮＰバイポーラトランジスタ（１０６）と
    をさらに含む、装置。
  5. 前記第１の保護サブ回路および前記第２の保護サブ回路の各々は、第１のタイプの１つ以上の保護回路ビルディングブロックを含み、前記第３の保護サブ回路は、該第１のタイプと異なる第２のタイプの１つ以上の保護回路ビルディングブロックを含む、請求項１または４に記載の装置。
  6. 前記第３の保護サブ回路は、カスケード式に配列された複数の保護回路ビルディングブロックを含む、請求項１または４に記載の装置。
  7. 前記第３の保護サブ回路のビルディングブロックのカスケードと並列に電気的に接続された１つ以上の付加的ビルディングブロック（２３００）をさらに含み、該１つ以上の付加的ビルディングブロックは、第１の極性の前記第１のパッドおよび前記第２のパッドにおいて受けられた過渡電気事象に対する保護応答を提供するように構成されており、該第３の保護サブ回路のビルディングブロックの該カスケードは、該第１の極性と反対の第２の極性の該第１のパッドおよび該第２のパッドにおいて受けられた過渡電気事象に対する保護応答を提供するように構成されている、請求項６に記載の装置。
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