JP5601696B2 - 電源装置 - Google Patents
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Description
11、21 第1低電圧保護回路(第1UVLO回路)
12、22 第2低電圧保護回路(第2UVLO回路)
13、23 短絡保護回路(SCP回路)
14、24 論理和演算器
15、25 制御回路
16、26 駆動回路
17、27 出力トランジスタ(Nチャネル型MOS電界効果トランジスタ)
131 第1コンパレータ
132 論理和演算器
133 Nチャネル型MOS電界効果トランジスタ
134 定電流源
135 コンデンサ
136 第2コンパレータ
151 エラーアンプ
152 コンパレータ
153 論理和演算器
154 スロープ生成部
155 クロック生成部
156 RSフリップフロップ
161 ドライバ
L11 コイル
D11 ダイオード
C11 コンデンサ
R11、R12 抵抗
P1 ロードスイッチ(Pチャネル型MOS電界効果トランジスタ)
Vin 入力電圧
Vout 出力電圧
S1 第1リセット信号
S2 第2リセット信号
S3 短絡保護信号
S4 論理和信号
SA クロック信号
SB ゲート信号
SC スイッチ電圧
SD 誤差電圧
SE スロープ電圧
SF 比較信号
IL コイル電流
Claims (4)
- 入力電圧から出力電圧を生成する出力回路と、
前記入力電圧と第1閾値電圧とを比較して第1リセット信号を生成する第1低電圧保護回路と、
前記入力電圧と第1閾値電圧よりも低い第2閾値電圧とを比較して第2リセット信号を生成する第2低電圧保護回路と、
異常状態(ただし前記入力電圧の低電圧状態を除く)を検出して異常保護信号を生成する異常保護回路と、
を有して成り、
前記出力回路は、第1リセット信号及び前記異常保護信号に基づいて、前記入力電圧の入力端と前記出力電圧の出力端との間を結ぶ入出力経路の導通/遮断を制御し、
前記異常保護回路は、第2リセット信号に基づいて、前記異常状態の検出動作を初期化し、また、前記異常状態が所定のマスク期間にわたって検出されたときに、前記異常保護信号を異常未検出時の論理レベルから異常検出時の論理レベルに変遷させ、また、前記マスク期間を計時するタイマ回路と、前記出力電圧と基準電圧とを比較して比較信号を生成するコンパレータと、第2リセット信号と前記比較信号の入力を受けて論理和信号を生成する論理和演算器と、を有し、かつ、
前記タイマ回路は、前記論理和信号に基づいて、前記マスク期間の計時動作を初期化することを特徴とする電源装置。 - 前記異常保護回路は、出力短絡を検出する短絡保護回路であることを特徴とする請求項1に記載の電源装置。
- 前記出力回路は、前記入力電圧を昇圧して前記出力電圧を生成する昇圧回路であり、前記入出力経路に挿入されたロードスイッチをオン/オフさせて、前記入出力経路の導通/遮断を制御することを特徴とする請求項1または請求項2に記載の電源装置。
- 前記出力回路は、前記入力電圧を降圧して前記出力電圧を生成する降圧回路、または、前記入力電圧を前記出力電圧としてスルー出力するカレントスイッチ回路であり、前記入出力経路に挿入された出力スイッチをオン/オフさせて、前記入出力経路の導通/遮断を制御することを特徴とする請求項1または請求項2に記載の電源装置。
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