JP5596740B2 - 打抜きリードフレームを備えるカスコード接続された高電圧iii族窒化物整流器パッケージ - Google Patents

打抜きリードフレームを備えるカスコード接続された高電圧iii族窒化物整流器パッケージ Download PDF

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Description

本出願は、2011年5月4日に出願した「カスコード接続された高電圧GaN整流器のリードレスパッケージ」の米国仮特許出願第61/482,314号の優先権の利益を主張する。この仮出願における開示を本出願に参照して完全に援用する。
本発明は、一般に半導体素子に関する。さらに具体的には、本発明は半導体素子のパッケージングに関する。
高出力および高性能な回路用途には、窒化ガリウム(GaN)電界効果トランジスタ(FET)のようなIII族窒化物トランジスタが高効率および高電圧動作のため多くの場合望ましい。特に、かかるIII族窒化物トランジスタをシリコンダイオードのような他の素子に結合して、カスコード接続された整流器のような高性能な整流器を生成することがしばしば好ましい。
不幸にも、III族窒化物トランジスタをシリコンダイオードに結合する従来のパッケージ集積技術は、かかるIII族窒化物トランジスタによって付与される利益を多くの場合なくしていた。例えば、従来のパッケージ設計では、端子接続に対しワイヤーボンディングが要求され、不所望に増大するパッケージ形状因子、製造コスト、寄生インダクタンス、抵抗およびパッケージの熱散逸要求をもたらす。ワイヤーボンディングの代わりに導電性のクリップを使用して高電圧用途に適した高性能のパッケージ端子を提供することが知られている一方、導電性クリップを別々に形成、配置する要求は多重パッケージをシングルパスで処理する可能性を排除し、これはストリームライン型組立、集積の増大および製造コストの減少に著しく望ましい。
それゆえ、カスコード接続された高電圧III族窒化物整流器を一体化するパッケージの効率的な製造を支持するためにユニークなコスト効率の良い解決方法が必要である。
図面の少なくとも一つに示すか、および/またはそれに関連して説明され、より完全には請求の範囲に記載したような打抜き(スタンプ)リードフレームを備えるカスコード接続された高電圧III族窒化物整流器パッケージである。
IV族ダイオードに結合したIII族窒化物トランジスタの回路図である。 IV族ダイオードの正面図である。 IV族ダイオードの背面図である。 III族窒化物トランジスタの正面図である。 III族窒化物トランジスタの背面図である。 本発明の一実施形態に係るカスコード接続された高電圧III族窒化物整流器パッケージ組立品の上面図である。 本発明の一実施形態に係るカスコード接続された高電圧III族窒化物整流器パッケージ組立品の断面図である。 本発明の一実施形態に係るカスコード接続された高電圧III族窒化物整流器パッケージ組立品の上面図である。 本発明の一実施形態に係るカスコード接続された高電圧III族窒化物整流器パッケージ組立品の断面図である。 本発明の一実施形態に係るカスコード接続された高電圧III族窒化物整流器パッケージ組立品の上面図である。 本発明の一実施形態に係るカスコード接続された高電圧III族窒化物整流器パッケージ組立品の断面図である。 本発明の一実施形態に係るカスコード接続された高電圧III族窒化物整流器パッケージ組立品の断面図である。 本発明の一実施形態に係るカスコード接続された高電圧III族窒化物整流器パッケージ組立品の上面図である。 本発明の一実施形態に係るカスコード接続された高電圧III族窒化物整流器パッケージ組立品の底面図である。 本発明の一実施形態に係るカスコード接続された高電圧III族窒化物整流器パッケージ組立品の断面図である。 本発明の一実施形態に係るIV族ダイオードへの結合用リードフレーム合わせ面の断面図である。 本発明の一実施形態に係るカスコード接続された高電圧III族窒化物整流器パッケージの断面図である。 本発明の別の実施形態に係るカスコード接続されたIII族窒化物整流器パッケージの断面図である。
本発明は打抜きリードフレームを備えるカスコード接続された高電圧III族窒化物整流器パッケージに指向するものである。以下の説明は、本発明の実施態様に関与する特定の情報を含む。当業者は、本発明が本出願に具体的に論述したものと異なる方法で実施し得ることを認識するであろう。さらに、本発明を曖昧にしないように、いくつかの本発明の具体的な詳細は議論されていない。本出願に記載されない具体的な詳細は、当業者の通常の知識の範囲内である。
本出願における図面と、それに伴う詳細な説明は、単に本発明の例示的な実施形態に指向する。簡潔さを維持するために、本発明の他の実施形態は、本発明にかかる原理を使用するものの、本出願に具体的に記載されておらず、図面によっても具体的に示されない。
ここで用いる語句「III族窒化物またはIII−N」は、窒素と、Al、Ga、InおよびBを含む少なくとも一つのIII族元素とを含む化合物半導体を指し、限定しないがそのあらゆる合金、例えば窒化アルミニウムガリウム(AlxGa(1-x)N)、窒化インジウムガリウム(InyGa(1-x-y)N)、窒化アルミニウムインジウムガリウム(AlxInyGa(1-x-y)N)、ヒ化リン化窒化ガリウム(GaAsaPbN(1-a-b))、ヒ化リン化窒化アルミニウムインジウムガリウム(AlxInyGa(1-x-y)AsaPbN(1-a-b))などを含む。一般に、III族窒化物材料はまた、限定しないが、Ga極性、N極性、半極性または無極性の結晶方位を含むあらゆる極性を言及する。III族窒化物材料はまた、ウルツ鉱型、ジンクブレンデ型あるいは混成の結晶多形を含んでもよく、また単結晶、単結晶質、多結晶質または非結晶質構造を含んでもよい。
また、ここで用いる語句「IV族」は、Siと、GeおよびCを含む少なくとも一つのIV族元素を含む半導体を指し、SiGeおよびSiCなどの化合物半導体を含む。IV族はまた、第IV族元素の層からなる半導体材料または歪みシリコンや歪みIV族元素を生産するための第IV族元素のドーピングを指し、SOI、SIMOXおよびSOS(サファイア上シリコン)などを含むIV族系の複合サブストレートを含む。
開示内容を本出願に完全に参照して援用した2011年3月22日付け出願の「パッケージ内のダイオードにスタックされたIII族窒化物トランジスタ」米国特許出願第第13/053,646号は、ダイオードのカソードがIII族窒化物トランジスタのソースに存在し、電気的に結合するようにIII族窒化物トランジスタの上面に重ねられたシリコンダイオードのようなダイオードを含む2端子スタックダイパッケージを教示する。パッケージの第1端子をIII族窒化物トランジスタのドレインに結合し、パッケージの第2端子をダイオードのアノードに結合する。
本出願は、高電圧(200V〜1200Vまたはそれ以上)用途に使用する2端子スタックダイパッケージを形成するのに必要な改良に対応し、開示する。特に、本出願は表面実装用の屈曲リードを提供する打抜きリードフレームの使用を説明することにより、そのようなパッケージの構造に対応し、開示する。
本出願は、スタックダイのワイヤーボンディングの無い表面実装性高電圧パッケージの物理配列を説明する。特に、IV族ダイオードをクワッドフラットのリード無し(QFN)パッケージ内のIII―N材料トランジスタの上にスタックする。素子のアノードとカソードとの間の高い電圧場差(200V超)を調整するのに必要な改良は、アノードおよびカソード間の物理的離間隔を、例えば2.7500mmまたはそれ以上に拡張することを含む。
図1は、シリコンダイオードのようなIV族ダイオードに結合したIII族窒化物トランジスタの回路図を示す。本出願では、「シリコンダイオード」への言及は、簡潔さと便利さのためだけになされる。しかしながら、本発明のスタックダイパッケージの文脈における「IV族またはシリコンダイオード」は、非シリコン型のダイオード、すなわち一般にあらゆるダイオードに置き換わり得る。図1は、端子112aおよび112bと,ノード114および116と、ダイオード120と、III族窒化物トランジスタ130とを含む。III族窒化物トランジスタ130は、例えば、窒化ガリウム(GaN)電界効果トランジスタ(FET)またはGaN高電子移動度トランジスタ(HEMT)を含んでもよく、より具体的には空乏モードGaNトランジスタを含んでも良い。ダイオード120はPN接合ダイオードまたはショットキーダイオードのいずれかとすることができる。
図1に示した例では、ダイオード120のカソード121をノード114でIII族窒化物トランジスタ130のソース133に結合する。さらに、完全なカスコード接続されたスイッチが、III族窒化物トランジスタ130のゲート131をノード116でダイオード120のアノード122に結合することにより形成される。こうして、図1の回路は高性能のカスコード接続された整流器を実現する。しかしながら、別の実施形態では、回路が異なる構造のダイオード120をIII族窒化物トランジスタ130と共に含んでも良い。
III族窒化物トランジスタまたはIII族窒化物HEMTを下記の文献で論述されたように形成するのが好ましく、これら文献すべてを完全に本出願に参照して援用する。
「ゲートとドレインとの間に低減した電界を有するエンハンスメントモードのIII族窒化物半導体素子」のタイトルで2010年6月29日に発行された米国特許第7,745,849号、
「III族窒化物エンハンスメントモード素子」のタイトルで2010年7月20日に発行された米国特許第7,759,699号、
「エンハンスメントモードのIII族窒化物FET」のタイトルで2008年6月3日に発行された米国特許第7,382,001号、
「上部トランジスタの超格子変性」のタイトルで2006年9月26日に発行された米国特許第7,112,830号、
「上部トランジスタの超格子変性」のタイトルで2008年11月25日に発行された米国特許第7,456,442号、
「窒化ガリウム材料と関連する製造方法」のタイトルで2008年3月4日に発行された米国特許第7,339,205号、
「障壁/スペーサ層を有するIII族窒化物系高電子移動度トランジスタ(HEMT)」のタイトルで2005年2月1日に発行された米国特許第6,849,882号、
「窒化ガリウム材料と方法」のタイトルで2003年9月9日に発行された米国特許第6,617,060号、
「窒化ガリウム材料と方法」のタイトルで2003年11月18日に発行された米国特許第6,649,287号、
「GaN/AlXGa1-XNヘテロ接合高電子移動度トランジスタ」のタイトルで1993年3月9日に発行された米国特許第5,192,987号、
「張力緩和中間層を備えたIII−V族半導体素子」のタイトルで2009年10月14日に出願された米国特許出願第12/587,964号、
「応力変調III−V族半導体素子と関連製法」のタイトルで2010年12月21日に出願された米国特許出願第12/928,946号、
「寄生電流路を防ぐ交互高低温層を用いた超格子の製造方法」のタイトルで2006年9月13日に出願された米国特許出願第11/531,508号、
「アルミニウムドープされたゲートを備えるプログラマブルIII族窒化物トランジスタ」のタイトルで2011年2月4日に出願された米国特許出願第13/021,437号、
「単一ゲート誘電構造を備えるエンハンスメントモードのIII族窒化物トランジスタ」のタイトルで2011年1月31日に出願された米国特許出願第13/017,970号、
「ゲートAlGaN/GaNヘテロ接合ショットキー素子」のタイトルで2009年12月7日に出願された米国特許出願第12/653,097号、
「フローティングゲートを備えたエンハンスメントモードのIII族窒化物素子と、その製造方法」のタイトルで2008年8月21日に出願された米国特許出願第12/195,801号、
「ゲートとドレインとの間に低減した電界を備えるIII族窒化物半導体素子と、その製造方法」のタイトルで2008年9月16日に出願された米国特許出願第12/211,120号、
「プログラマブルゲートを有するIII族窒化物パワー半導体素子」のタイトルで2007年9月8日に出願された米国特許出願第11/857,113号、
「III族窒化物ヘテロ接合素子、HEMT、関連する素子構造」のタイトルで2011年2月28日に出願された米国特許仮出願第61/447,479号、
「ゲートAlGaN/GaNヘテロ接合ショットキー素子」のタイトルで2011年3月3日に出願された米国特許仮出願第61/449,046号。
また、III族窒化物FETが高電圧III−N FETであるのが望ましい。III−N FET 130は、200V〜5000VのVdrainでの動作に最適化することができるか、またはFET 130は500V〜700Vの間、若しくは200V〜5000Vの間の任意他の下位範囲での動作に最適化してもよい。
図2A〜図2Dに移ると、図2AはIV族ダイオードの正面図を示し、図2BはIV族ダイオードの背面図を示し、図2CはIII族窒化物トランジスタの正面図を示し、図2DはIII族窒化物トランジスタの背面図を示す。図2A〜図2Dに関して、ダイオード220は図1のダイオード120に対応し、III族窒化物トランジスタ230は図1のIII族窒化物トランジスタ130に対応する。ある実施形態では、ダイオード220に対して約1mm×1mmのダイサイズを好適とすることができる。別のある実施形態では、ダイオード220のダイサイズは、より大きいか、またはより小さくてもよい。図2Aおよび2Bに示すように、シリコンダイオード220は上面にアノード222を、また反対側の底面にカソード221を備える。図2Cおよび2Dに示すように、III族窒化物トランジスタ230は上面にゲート231と、ドレイン232と、ソース233を備える一方、底面または背面は不活性である。ある実施形態では、III族窒化物トランジスタ230に対して約3.2mm×2.795mmのダイサイズを好適とすることができる。別のある実施形態では、III族窒化物トランジスタ230のダイサイズは、より大きいか、またはより小さくてもよい。
次に、図2E、図2G、図2Iおよび図2Lは、本発明の一実施形態に従うカスコード接続された高電圧III族窒化物整流器パッケージ組立体の上面図である。図2F、図2H、図2Jおよび図2Kは、対応する本発明の一実施形態に従うカスコード接続された高電圧III族窒化物整流器パッケージ組立体の断面図である。図2Mは、本発明の一実施形態に従うカスコード接続された高電圧III族窒化物整流器パッケージ組立体の完成品の底面図である。
図2Eから始めると、図2C、2DのIII族窒化物トランジスタ230を組立治具260に置く。組立治具260は、多重ダイスを所定の位置、例えばストリップまたはグリッドに固着し得るダイステープまたは別の治具を含んでも良い。このようにして、多重パッケージを一度に組み立て、処理することができる。しかしながら、簡単のために、これら図面は単一パッケージの組立体のみを示す。図2Eに示すように、ゲート231、ドレイン232およびソース233が上面になるように、III族窒化物トランジスタ230の背面240を組立治具260に結合する。図2Fは、図2Eにおける線2F−2Fに対応する断面図である。
図2Eから図2Gでは、カソード221(図示せず)がソース233に載置されるようにダイオード220をIII族窒化物トランジスタ230の上面にスタックする。その結果、アノード222がダイオード220の上面に到達可能である。かかるスタックに先だって、はんだペーストまたははんだプリフォームのようなはんだをゲート231、ドレイン232およびソース233に塗布することができる。或いはまた、導電性接着剤や、導電性テープのような他の材料をはんだの代りとすることができる。図2Hは、図2Gにおける線2H−2Hに対応する断面図である。
図2Gから図2Iでは、屈曲リード212aおよび屈曲リード212bを含む打抜きリードフレームが、例えば組立治具の上面に重しづけることにより利用される。かかる重しづけに先立って、追加のはんだをダイオード220のアノード222上面に堆積してもよい。図2Jおよび図2Kに示すように、屈曲リード212bおよび212bを提供するようにリードフレームを打抜くことができ、ここで屈曲リードはその上面に表面実装に適した平坦部をそれぞれ有する。打抜きリードフレームは、例えば銅または銅合金のリードフレームからなり、およそ250μmの厚さを有することができる。
より具体的には、図2Iに示すように、第1の屈曲リード212bをダイオード220のアノード222の上およびIII族窒化物トランジスタ230のゲート231の上にそれぞれ図2Iの線2J−2Jおよび2K−2Kに対応する図2Jおよび図2Kの断面図に示されたように重しづける。さらに、第2の屈曲リード212aをIII族窒化物トランジスタ230のドレイン232の上に図2Iおよびさらに図2Jおよび図2Kの断面図に示されたように重しづける。図2Iは屈曲リード212aおよび212bを独立した部位として示すが、これら屈曲リードをより大きなリードフレームの一部として連結することができるので、多重パッケージを同時に処理し、完成後に分離しても良いことを理解すべきである。さらに、リードフレーム212bは図2Jにおいてストレート接続を用いてダイオード220のアノード222に接続することか示されるが、図2Oに関連して後述するように、別の実施形態では大きな機械的安定性や合わせ表面積を付与するように様々な別の接続を用いてもよい。
リードフレームを重しづける一方で、全組立体を、例えばリフロー炉やコンベヤー炉中で加熱して予め堆積したはんだをリフローすることができる。その結果、ダイオード220のカソード221がIII族窒化物トランジスタ230のソース233に電気的にかつ機械的に結合し、屈曲リード212bがIII族窒化物トランジスタ230のゲート231およびダイオード220のアノード222に接続し、屈曲リード212aがIII族窒化物トランジスタ230のドレイン232に接続することができる。このようにして、図1の端子112aに対応する屈曲リード212aおよび図1の端子112bに対応する屈曲リード212bを有する図1のダイアグラム100に示すカスコード接続された整流器回路が得られる。
図2Iから図2Lでは、モールド化合物250をパッケージ210の封入に適用して、屈曲リード212aと屈曲リード212bのそれぞれの平坦部をパッケージ210の上面で露出させることができる。図2Lに示した屈曲リード212aと212bの平担部はほぼ同一平面上にあり、パッケージ210の表面実装を容易にする。モールド化合物250は、例えばプラスチックエポキシ成形化合物からなり、空気腔設計またはプラスチック成形設計などを用いて塗布することができる。平担部のそれぞれは、少なくとも3.0000mm×0.5000mmの表面積を露出してもよい。少なくとも2.7500mmの距離を平坦部間に付与することができ、例えば3.0000mmの距離が600Vの高電圧作業を可能とする一方、小型パッケージフットプリントを3.5000mm×4.0000mm以下に維持する。図2Mの底面図に示すように、III族窒化物トランジスタ230の背面240をモールド化合物を通り抜けて露出するようにモールド化合物250を適用してもよい。しかしながら、別の実施形態では、図3および図4に関連して後述するように、背面240をモールド化合物250内に封入してもよい。
次いで、公知の従来技術を用いてパッケージ210を単体化し、組立治具260を取り外すことができる。こうして、パッケージ210は、屈曲リード212bおよび212aのそれぞれ露出した第1および第2の平担部を介してプリント回路基板やサブストレートのような支持体表面への表面実装用にフリップする状態にある。
図2Nは、図2Lおよび図2Mにおける線2N−2Nに対応する断面図である。図2Nと図2Jとを比較すると、III族窒化物トランジスタ230の背面240を露出しながらモールド化合物250を加え、組立治具260をパッケージ210から取り外すことが観察されるであろう。こうして、III族窒化物トランジスタ230、ダイオード220および屈曲リード212a、212bを含むパッケージ210の全ての構成材をモールド化合物250で封入することができる。また、高さ1.5500mmの小型パッケージを提供することができる。任意選択で、ヒートシンクを熱散逸の改善用に背面240に取り付けても良い。
図2Oは、本発明の一実施形態に従うIV族ダイオードへの接続用リード合わせ面の断面図である。前述のとおり、そして図2Nに示すように、ダイオード220のアノード222への屈曲リード212bの接続214は、ストレートコネクタ以外の様々なコネクタを含んでもよい。したがって、コネクタ214は、図2Oに示すようにストレートコネクタ214a、ねじ頭状214b、くぎ頭状214c、キノコ状コネクタ214dまたはコイン状コネクタ214eからなる群から選択されてもよい。適切なコネクタは、合わせ表面積、機械的安定性および製造の容易さの適用要件に基づいて選択することができる。
上記の例は、III族窒化物トランジスタ230から始まって、打抜きリードフレームで終了する組立てプロセスに集中しているが、別の組立てプロセスを利用しても良い。例えば、逆の順序での組立は、リードフレームを屈曲リード212aおよび212bを有する同一パターンで打ち抜き、ハンダをリードフレーム上に施し、ダイオード220を屈曲リード212bに置き、ハンダをダイオード220のカソード221に施し、III族窒化物トランジスタ230を組立体にフリップし、はんだをリフローして図1におけるようなカスコード接続された整流器接続を形成し、モールド化合物を塗布し、パッケージを単体化して同じパッケージ210をもたらすが、異なる組立て順序を用いることにより、逆の順序の組立てを開始することができる。
図3に移ると、図3は本発明の別の実施形態に従うカスコード接続された高電圧III族窒化物整流器パッケージの断面図である。図3のパッケージ310と図2Nのパッケージ210とを比較すると、モールド化合物250をIII族窒化物トランジスタ230のまわりに覆いかぶせ、これによりIII族窒化物トランジスタ230の背面240を封入、保護することが観察できる。
次に図4に移ると、図4は本発明のさらに別の実施形態に従うカスコード接続された高電圧III族窒化物整流器パッケージの断面図である。図4のパッケージ410と図3のパッケージ310とを比較すると、熱クリップ255をIII族窒化物トランジスタ230の背面240に結合し、また屈曲リード212bに接続していることが観察できる。別の実施形態では、熱クリップ255を屈曲リード212bの代わりに屈曲リード212aに接続することができる。熱クリップ255は、あらゆる高導電性材料、例えば銅とすることができ、モールド化合物250の塗布に先んじてはんだまたは別の材料を用いて取り付けてもよい。このようにして、III族窒化物トランジスタ230を周囲のモールド化合物250で封入、保護しながら、改善された熱散逸をIII族窒化物トランジスタ230に付与することができる。図4に示すように、熱クリップ255の任意の追加は、4.3000mm幅×1.9000mm高のような若干大型のパッケージフットプリントを要求する場合がある。
こうして、打抜きリードフレームを備えるカスコード接続された高電圧III族窒化物整流器パッケージと、かかるパッケージの製造方法が説明された。開示されたパッケージは、リードレス設計を用いて小型パッケージ内にカスコード接続された高電圧III族窒化物整流器を提供する。その結果、従来のワイヤーボンディングパッケージに比べて、パッケージフットプリントの縮減、サージ電流特性の改善およびより高性能を達成することができる。さらに、多重パッケージを一度に組立てることができるため、個別パッケージ処理と外部供給部品とを要求する従来方法と比較すれば、高集積度とコスト削減とを達成することができる。
上記の記述から、本発明の概念を実現するために、その範囲を逸脱することなく様々な技術を用い得ることは明らかである。さらに、本発明を特定の実施形態を特に参照して説明しているが、当業者であれば、本発明の精神および範囲を逸脱することなく、形式上も詳細にも変更がなされることを認識するだろう。また、記述した実施形態はすべて、例として考慮するもので、限定的ではない。本発明はここで説明した特定の実施形態に制限されるのではなく、多くの変形、改良および置換が、本発明の範囲を逸脱することなく可能であると理解すべきである。

Claims (20)

  1. ゲート、ソースおよびドレインを有するIII族窒化物トランジスタと、
    アノードおよびカソードを有するダイオードであって、該カソードは前記ソースに載置され、かつ、前記カソードは前記ソースに機械的および電気的に結合するように前記III族窒化物トランジスタの上にスタックされたダイオードと、
    前記III族窒化物トランジスタのゲートおよび前記ダイオードのアノードに結合する第1の屈曲リードと、前記III族窒化物トランジスタのドレインに結合する第2の屈曲リードとを含む打抜きリードフレームとを備え、
    前記第1および第2の屈曲リードのそれぞれが高電圧半導体パッケージの表面実装用の平担部を有することを特徴とするワイヤーボンディングの無い表面実装性高電圧半導体パッケージ。
  2. 前記各平担部が実質的に同一平面上にある請求項1に記載の高電圧半導体パッケージ。
  3. 前記III族窒化物トランジスタと、前記ダイオードと、前記第1屈曲リードと、前記第2屈曲リードとを含む高電圧半導体パッケージを封入するモールド化合物をさらに備える請求項1に記載の高電圧半導体パッケージ。
  4. 前記III族窒化物トランジスタの背面を露しながら高電圧半導体パッケージを封入するモールド化合物をさらに備える請求項1に記載の高電圧半導体パッケージ。
  5. 前記III族窒化物トランジスタの背面および前記第1屈曲リードに結合した熱クリップをさらに備える請求項1に記載の高電圧半導体パッケージ。
  6. 前記III族窒化物トランジスタの背面および前記第2屈曲リードに結合した熱クリップをさらに備える請求項1に記載の高電圧半導体パッケージ。
  7. 前記第1屈曲リードを前記アノードにコイン状コネクタ、キノコ状コネクタ、くぎ頭状、ねじ頭状、およびストレートコネクタよりなる群から選択したコネクタによって結合する請求項1に記載の高電圧半導体パッケージ。
  8. 前記打抜きリードフレームが銅製リードフレームである請求項1に記載の高電圧半導体パッケージ。
  9. 前記ダイオードがショットキーダイオードである請求項1に記載の高電圧半導体パッケージ。
  10. 前記III族窒化物トランジスタがGaN FETである請求項1に記載の高電圧半導体パッケージ。
  11. 前記III族窒化物トランジスタがGaN HEMTである請求項1に記載の高電圧半導体パッケージ。
  12. ワイヤーボンディングの無い表面実装性高電圧半導体パッケージを製造する方法であって、
    組立治具にゲート、ソースおよびドレインを有するIII族窒化物トランジスタを設置するステップと、
    前記III族窒化物トランジスタのソースの上にカソードおよびアノードを有するダイオードをスタックし、前記カソードを前記ソースに載置するステップと、
    打抜きリードフレームを利用し、その第1屈曲リードを前記III族窒化物トランジスタのゲートおよび前記ダイオードのアノードに接続し、第2屈曲リードを前記III族窒化物トランジスタのドレインに接続するステップとを備え、
    前記第1および第2屈曲リードのそれぞれが、前記高電圧半導体パッケージの表面実装用の平担部を有することを特徴とする方法。
  13. 前記各平担部が実質的に同一平面上にある請求項12に記載の方法。
  14. 前記高電圧半導体パッケージをモールド化合物で封入するステップをさらに備え、
    該封入ステップは前記III族窒化物トランジスタと、前記ダイオードと、前記第1屈曲リードと、前記第2屈曲リードとを含む請求項12に記載の方法。
  15. 前記高電圧半導体パッケージをモールド化合物で封入するステップをさらに備え、
    該封入ステップは前記III族窒化物トランジスタの背面を露出する請求項12に記載の方法。
  16. 熱クリップを前記III族窒化物トランジスタの背面および前記第1屈曲リードに結合するステップをさらに備える請求項12に記載の方法。
  17. 熱クリップを前記III族窒化物トランジスタの背面および前記第2屈曲リードに結合するステップをさらに備える請求項12に記載の方法。
  18. 前記第1屈曲リードを前記ダイオードのアノードに結合するステップが、コイン状コネクタ、キノコ状コネクタ、くぎ頭状、ねじ頭状、およびストレートコネクタよりなる群から選択したコネクタによってである請求項12に記載の方法。
  19. 前記ダイオードがショットキーダイオードである請求項12に記載の方法。
  20. 前記III族窒化物トランジスタがGaN FETである請求項12に記載の方法。
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Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8853706B2 (en) 2011-05-04 2014-10-07 International Rectifier Corporation High voltage cascoded III-nitride rectifier package with stamped leadframe
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US8546849B2 (en) * 2011-05-04 2013-10-01 International Rectifier Corporation High voltage cascoded III-nitride rectifier package utilizing clips on package surface
US20130015501A1 (en) * 2011-07-11 2013-01-17 International Rectifier Corporation Nested Composite Diode
EP2775520B1 (en) * 2013-03-07 2021-05-05 Infineon Technologies Americas Corp. Open source Power Quad Flat No-Lead (PQFN) leadframe
EP2787641B1 (en) * 2013-04-05 2018-08-29 Nexperia B.V. Cascoded semiconductor devices
TWI607298B (zh) * 2016-04-28 2017-12-01 Hestia Power Inc Adjustable voltage level wide bandgap semiconductor device

Family Cites Families (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5192987A (en) 1991-05-17 1993-03-09 Apa Optics, Inc. High electron mobility transistor with GaN/Alx Ga1-x N heterojunctions
JPH062687A (ja) 1992-06-19 1994-01-11 Matsushita Refrig Co Ltd 横型ロータリ圧縮機の油冷却装置
JPH1197570A (ja) 1997-09-17 1999-04-09 Hitachi Ltd 半導体装置およびその製造方法ならびに半導体装置の実装方法
JP2000223815A (ja) 1999-02-03 2000-08-11 Matsushita Electric Ind Co Ltd 樹脂成形基板の実装工法
US6649287B2 (en) 2000-12-14 2003-11-18 Nitronex Corporation Gallium nitride materials and methods
US6849882B2 (en) 2001-05-11 2005-02-01 Cree Inc. Group-III nitride based high electron mobility transistor (HEMT) with barrier/spacer layer
JP4140238B2 (ja) 2001-12-26 2008-08-27 トヨタ自動車株式会社 半導体モジュールの接合構造
JP3850739B2 (ja) 2002-02-21 2006-11-29 三菱電機株式会社 半導体装置
US7112830B2 (en) 2002-11-25 2006-09-26 Apa Enterprises, Inc. Super lattice modification of overlying transistor
US7382001B2 (en) 2004-01-23 2008-06-03 International Rectifier Corporation Enhancement mode III-nitride FET
US7298034B2 (en) 2004-06-28 2007-11-20 Semiconductor Components Industries, L.L.C. Multi-chip semiconductor connector assemblies
US7339205B2 (en) 2004-06-28 2008-03-04 Nitronex Corporation Gallium nitride materials and methods associated with the same
WO2006068641A1 (en) * 2004-12-20 2006-06-29 Semiconductor Components Industries, L.L.C. Electronic package having down-set leads and method
KR101045573B1 (ko) 2005-07-06 2011-07-01 인터내쇼널 렉티파이어 코포레이션 Ⅲ족 질화물 인헨스먼트 모드 소자
JP2007027404A (ja) 2005-07-15 2007-02-01 Sanyo Electric Co Ltd 半導体装置
JP5558714B2 (ja) 2005-09-21 2014-07-23 インターナショナル レクティフィアー コーポレイション 半導体パッケージ
US7402845B2 (en) * 2005-12-30 2008-07-22 International Rectifier Corporation Cascoded rectifier package
US7663212B2 (en) 2006-03-21 2010-02-16 Infineon Technologies Ag Electronic component having exposed surfaces
US7271470B1 (en) * 2006-05-31 2007-09-18 Infineon Technologies Ag Electronic component having at least two semiconductor power devices
JP5358882B2 (ja) * 2007-02-09 2013-12-04 サンケン電気株式会社 整流素子を含む複合半導体装置
US7745849B2 (en) 2007-09-20 2010-06-29 International Rectifier Corporation Enhancement mode III-nitride semiconductor device with reduced electric field between the gate and the drain
US9147649B2 (en) * 2008-01-24 2015-09-29 Infineon Technologies Ag Multi-chip module
US8178954B2 (en) 2009-07-31 2012-05-15 Alpha & Omega Semiconductor, Inc. Structure of mixed semiconductor encapsulation structure with multiple chips and capacitors
US20110133337A1 (en) * 2009-10-19 2011-06-09 Jeng-Jye Shau Area reduction for surface mount package chips
US7939370B1 (en) * 2009-10-29 2011-05-10 Alpha And Omega Semiconductor Incorporated Power semiconductor package
US8963338B2 (en) 2011-03-02 2015-02-24 International Rectifier Corporation III-nitride transistor stacked with diode in a package
US20120228696A1 (en) * 2011-03-07 2012-09-13 Texas Instruments Incorporated Stacked die power converter
US8853706B2 (en) 2011-05-04 2014-10-07 International Rectifier Corporation High voltage cascoded III-nitride rectifier package with stamped leadframe
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