JP5577530B2 - 六フッ化硫黄(sf6)および炭化水素ガスを用いた反射防止層のパターニング方法 - Google Patents

六フッ化硫黄(sf6)および炭化水素ガスを用いた反射防止層のパターニング方法 Download PDF

Info

Publication number
JP5577530B2
JP5577530B2 JP2010181615A JP2010181615A JP5577530B2 JP 5577530 B2 JP5577530 B2 JP 5577530B2 JP 2010181615 A JP2010181615 A JP 2010181615A JP 2010181615 A JP2010181615 A JP 2010181615A JP 5577530 B2 JP5577530 B2 JP 5577530B2
Authority
JP
Japan
Prior art keywords
layer
substrate
critical dimension
plasma
silicon
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2010181615A
Other languages
English (en)
Other versions
JP2011040757A (ja
Inventor
コール クリストファー
明輝 高
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Tokyo Electron Ltd
Original Assignee
Tokyo Electron Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Tokyo Electron Ltd filed Critical Tokyo Electron Ltd
Publication of JP2011040757A publication Critical patent/JP2011040757A/ja
Application granted granted Critical
Publication of JP5577530B2 publication Critical patent/JP5577530B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/3065Plasma etching; Reactive-ion etching
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105After-treatment
    • H01L21/311Etching the insulating layers by chemical or physical means
    • H01L21/31105Etching inorganic layers
    • H01L21/31111Etching inorganic layers by chemical means
    • H01L21/31116Etching inorganic layers by chemical means by dry-etching
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01JELECTRIC DISCHARGE TUBES OR DISCHARGE LAMPS
    • H01J37/00Discharge tubes with provision for introducing objects or material to be exposed to the discharge, e.g. for the purpose of examination or processing thereof
    • H01J37/32Gas-filled discharge tubes
    • H01J37/32009Arrangements for generation of plasma specially adapted for examination or treatment of objects, e.g. plasma sources
    • H01J37/32082Radio frequency generated discharge
    • H01J37/32091Radio frequency generated discharge the radio frequency energy being capacitively coupled to the plasma
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01JELECTRIC DISCHARGE TUBES OR DISCHARGE LAMPS
    • H01J37/00Discharge tubes with provision for introducing objects or material to be exposed to the discharge, e.g. for the purpose of examination or processing thereof
    • H01J37/32Gas-filled discharge tubes
    • H01J37/32009Arrangements for generation of plasma specially adapted for examination or treatment of objects, e.g. plasma sources
    • H01J37/32082Radio frequency generated discharge
    • H01J37/321Radio frequency generated discharge the radio frequency energy being inductively coupled to the plasma
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/0271Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers
    • H01L21/0273Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers characterised by the treatment of photoresist layers
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/0271Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers
    • H01L21/0273Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers characterised by the treatment of photoresist layers
    • H01L21/0274Photolithographic processes
    • H01L21/0276Photolithographic processes using an anti-reflective coating
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105After-treatment
    • H01L21/311Etching the insulating layers by chemical or physical means
    • H01L21/31127Etching organic layers
    • H01L21/31133Etching organic layers by chemical means
    • H01L21/31138Etching organic layers by chemical means by dry-etching
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05HPLASMA TECHNIQUE; PRODUCTION OF ACCELERATED ELECTRICALLY-CHARGED PARTICLES OR OF NEUTRONS; PRODUCTION OR ACCELERATION OF NEUTRAL MOLECULAR OR ATOMIC BEAMS
    • H05H1/00Generating plasma; Handling plasma
    • H05H1/24Generating plasma
    • H05H1/46Generating plasma using applied electromagnetic fields, e.g. high frequency or microwave energy

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Chemical & Material Sciences (AREA)
  • Manufacturing & Machinery (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Plasma & Fusion (AREA)
  • General Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Analytical Chemistry (AREA)
  • Inorganic Chemistry (AREA)
  • Electromagnetism (AREA)
  • Spectroscopy & Molecular Physics (AREA)
  • Drying Of Semiconductors (AREA)
  • Element Separation (AREA)

Description

本発明は、基板の反射防止(ARC)層をエッチングして幾何形状パターンを形成する方法、詳細には、SFおよび炭化水素ガスを含有する処理ガスで形成されるプラズマを用い、シリコンを含有するARC層をエッチングして幾何形状パターンを形成する方法に関する。
集積回路(IC)の製造には、概して、半導体基板にパターニングされたコンタクトまたはビア内の材料を除去したり、細いラインに沿って材料をエッチングしたりするため、(ドライ)プラズマエッチング処理を利用する半導体製造装置が用いられる。プラズマエッチング処理の成否は、一の材料を実質的にエッチングせずに、他の材料を選択的にエッチングするのに適した化学反応物質による化学エッチングにかかっている。たとえば、半導体基板上において、保護層に形成されたパターンが、選択された材料の下地層へプラズマエッチング処理を利用して転写され得る。保護層は、たとえばフォトレジスト層などの放射線感受性の層で出来ており、フォトリソグラフィ処理を用いて形成されたパターンを有している。保護層はまたフォトレジスト層の下地層として反射防止(ARC)層を含み、フォトレジスト層に形成されたパターンは、下地のARC層に転写される。フォトレジスト層からARC層へのパターン転写の間に、そのパターンの限界寸法(critical dimension:CD)を制御することが望ましい。また、基板上で均一にCD性を実現することが望ましい。さらに、ネスト化された(nested)(すなわち密集した)構造と、孤立した(すなわち間隔の広い)構造との両方に対して等しくCD制御を実現することが望ましい。
本発明は、エッチングにより基板に構造を形成する方法に関する。
また、本発明は、基板上の反射防止(ARC)層をエッチングして構造を形成する方法に関する。詳細には、SFおよび炭化水素ガスを含有する処理ガスで形成されるプラズマを用い、シリコンを含有するARC層をエッチングして幾何形状パターンを形成する方法に関する。
本発明の一実施形態によれば、シリコンを含有する反射防止層をパターンエッチングする方法が記述される。この方法は、SFおよび炭化水素ガスを含有する処理ガスから形成されるプラズマを用い、シリコンを含有する反射防止層に構造を形成するエッチングを含む。また、この方法は、幾何形状パターンのネスト化された(密集した)構造について最終CDと、幾何形状パターンの孤立した構造について最終CDとの間のCD偏差を低減するため、SFの流量に対する炭化水素ガスの流量の調整を更に含む。
他の実施形態によれば、基板の反射防止(ARC)層を乾式現像する方法が記述される。この方法は、フォトリソグラフィプロセスを用いて形成される、密集した構造と孤立した構造を有する幾何形状パターンを含むリソグラフィ層であって、シリコン含有反射防止層を覆う当該リソグラフィ層を含む多層マスクを備える基板をプラズマ処理システムに配置し;前記シリコン含有反射防止層に前記幾何形状パターンを転写するためのプロセスレシピを決定し;前記密集した構造についての第1の限界寸法と第2の限界寸法との間の限界寸法偏差の目標値、前記孤立した構造についての第1の限界寸法と第2の限界寸法との間の限界寸法偏差の目標値、および前記密集した構造についての前記第2の限界寸法と前記孤立した構造についての前記第2の限界寸法との間の限界寸法偏差の目標値を含む一又は二以上の性能評価基準を前記プロセスレシピに対して決定し;前記プロセスレシピに従って、六フッ化硫黄(SF)および炭化水素ガスを含有する処理ガスを前記プラズマ処理システムへ導入し;前記一又は二以上の性能評価基準の少なくとも一つを実現するため、前記プロセスレシピにおける前記SFの流量に対する前記炭化水素ガスの流量を調整し;前記プロセスレシピに従って、前記プラズマ処理システムにおいて前記処理ガスからプラズマを生成し;前記リソグラフィ層における前記幾何形状パターンを下地の前記シリコン含有反射防止層へ転写するため、前記基板を前記プラズマに晒す、各工程を含む。
本発明のまた別の実施形態によれば、基板の反射防止(ARC)層をパターンエッチングする方法が記述される。この方法は、シリコンを含有するARC層を含む基板をプラズマ処理システムに配置し、SF、Cタイプの炭化水素ガス、および任意の希ガスを含む処理ガスをプラズマ処理システムに導入し、処理ガスからプラズマを生成し、基板をプラズマに晒すステップを含む。
本発明の実施形態による、エッチングによって幾何形状パターンを形成する手順を模式的に示す図である。 本発明の実施形態による、エッチングによって幾何形状パターンを形成する手順を模式的に示す図である。 本発明の実施形態による、エッチングによって幾何形状パターンを形成する手順を模式的に示す図である。 本発明の実施形態による、エッチングによって幾何形状パターンを形成する手順を模式的に示す図である。 エッチングによって幾何形状パターンを形成する方法を示すフローチャートである。 本発明の実施形態による処理システムの模式図である。 本発明の他の実施形態による処理システムの模式図である。 本発明の他の実施形態による処理システムの模式図である。 本発明の他の実施形態による処理システムの模式図である。 本発明の他の実施形態による処理システムの模式図である。 本発明の他の実施形態による処理システムの模式図である。 本発明の他の実施形態による処理システムの模式図である。 基板の幾何形状パターンのエッチングデータの典型例である。 基板の幾何形状パターンのエッチングデータの典型例である。 基板の幾何形状パターンのエッチングデータの典型例である。 3種類のプロセスレシピをまとめた表である。 図11に示すプロセスレシピを用いて行った実験の結果をまとめた表である。
以下の説明において、処理システムの特定の形状、およびそこに使用される種々の部品や処理などの説明といった具体的詳細は限定を目的とせず説明のために開示される。本発明は、これらの具体的詳細から逸脱した他の実施形態においても実施可能であると理解されるべきである。
材料プロセス手法において、基板の表面の化学的性質を創造し支援して、基板から材料を除去するのを促進したり、基板に材料を堆積するための形成反応を促進したりするため、しばしばプラズマが利用される。基板のエッチングにおいては、基板の表面のある種の材料と反応するのに適した反応性化学種を創造するためにプラズマが利用される。さらに、基板のエッチングにおいて、基板の表面反応に対してエネルギーを供給するのに有用な荷電種を創造するためにプラズマが利用される。
一例として、パターンエッチングには、たとえば放射線感受材料(たとえばフォトレジスト)の薄膜などのフォトリソグラフィ層を基板の上面に適用する工程が含まれる。フォトリソグラフィ層は後にパターンニングされ、エッチング中に基板上の下地薄膜層にパターンを転写するためのマスクを提供する。放射線感受材料のパターニングには、たとえばマイクロリソグラフィシステムを用いた電磁(EM)照射の幾何学パターンにフォトリソグラフィ層を晒す工程が含まれる。この工程に引き続いて、現像液を用い、放射線感受性材料のうちの照射された領域を(ポジフォトレジストの場合のように)除去し、または照射されていない領域を(ネガフォトレジストの場合のように)除去する工程が行われる。
従来のリソグラフィ技術を用いてフォトリソグラフィ層をパターニングして薄い幾何形状(feature)を形成するため、多層マスクが利用される。たとえば、多層マスクは、二層マスクまたは三層マスクを含んで良い。第2層または第3層を含めると、最上のフォトリソグラフィ層は、後続のエッチングプロセスに耐えるように習慣的に選択される膜厚よりも薄くて良い。したがって、従来のフォトリソグラフィ技術を用いると、薄いフォトリソグラフィ層に微細な幾何形状を形成することができる。この後、ドライエッチングプロセスなどの乾式現像プロセスを用いて、フォトリソグラフィ層に形成された微細な幾何形状が、下地の第2層または第3層へ転写される。
しかし、パターン転写中に基板のほぼ全域で限界寸法(CD)が均一に維持され、拡大され、または減少されるように、多層マスクに幾何形状を形成する必要がある。たとえば、基板の全域(たとえば中央から端まで)で、幾何形状内(within-feature)CD偏差(CD bias)(すなわち、フォトリソグラフィ層における初期CDと下地の第2層または第3層における最終CDとの差)が均一に分布することが望ましい。さらに、パターン転写中に、孤立した−密集した(isolated-nested)CD偏差(すなわち、ネスト化された(密集した)構造についての最終CDと孤立した(間隔の広い)構造についての最終CDと差)が低減または最小化されるように、多層マスクに幾何形状を形成する必要もある。
なお、以下の説明の便宜上、「孤立した−密集したCD偏差」を「疎密CD偏差」と記し、「ネスト化された」を「密集した」と記す。また、「密集した」および「孤立した」は相対的なものであって、密集した構造は、孤立した構造のパターン密度よりも高いパターン密度を有していればよい。
したがって、幾何形状内CD偏差や疎密CD偏差など、多層マスクにおけるパターン欠陥を較正する必要性が依然として存在する。パターン転写において、従来のプロセス化学では、好ましいCD制御を実現できない。
したがって、一の実施形態においては、図1Aから図1Dまでに図示され、図2のフローチャート500で示される、基板をエッチングして幾何形状パターンを形成する方法が記述される。この方法は、基板100上の、幾何形状パターンが転写されることとなる薄膜110上に多層マスク120を形成することから始まる。多層マスク120は、フォトリソグラフィ層126と、第2のマスク層124と、任意の第3のマスク層122とを含む。
基板100は、半導体基板、シリコン・オン・インシュレータ(SOI)基板、フラットパネルディスプレイ基板、または液晶基板などであって良い。
薄膜110は、導電体層、非導電体層、または半導電体層であって良い。たとえば、薄膜110は、金属、金属酸化物、金属窒化物、金属酸窒化物、金属シリケート、金属シリサイド、シリコン、多結晶性シリコン(ポリシリコン)、添加されたシリコン、酸化シリコン、窒化シリコン、シリコンカーバイド、または酸窒化シリコンなどを含む材料層を有して良い。また、たとえば薄膜110は、二酸化炭素の誘電率である約4(たとえば熱酸化シリコンの誘電率は3.8から3.9までの範囲にある)よりも小さい名目上の誘電率を有する低誘電率(すなわちlow-k)または超低誘電率(すなわち超low-k)誘電体層であって良い。より具体的には、薄膜100は、3.7より小さい誘電率、または1.6から3.7までの範囲の誘電率を有して良い。薄膜110は、多孔性であっても多孔性でなくても良い。
一実施形態によれば、薄膜110は、窒化シリコン(SiN、またはより一般的にSixNy)を含む。たとえば、シリコンにシャロー・トレンチ分離(STI)構造を用意する場合、窒化シリコンの薄膜を保護層として用いて良い。このとき、窒化シリコンの薄膜は、シリコン基板またはSOI基板の上の酸化層を覆っていて良い。後に説明するように幾何形状が窒化シリコンにエッチングされて、最終的に、下地の酸化層およびシリコン層がエッチングされる。結果として得られるトレンチは、誘電体材料で埋め込まれ、平坦化される。
薄膜100は、たとえば化学気相堆積(CVD)、プラズマ支援CVD(PECVD)、原子層堆積法(ALD)、プラズマ支援ALD(PEALD)、物理気相堆積(PVD)、またはイオン化PVD(iPVD)などの気相堆積法を用いて形成することができる。また、東京エレクトロン社(TEL)から市販されているリシウス(Lithius)コーティングシステム、クリーントラックACT12SOD(スピン・オン・ダイエレクトリック)、ACT8SODに提供されるスピン・オン法を用いて形成しても良い。クリーントラックACT8(200mm)、ACT12(300mm)、およびリシウス(300mm)は、SOD材料に対するコート、ベーク、およびキュアのツールを提供する。トラックシステムは、100mm、200mm、300mm、およびこれ以上のサイズの基板を処理するよう構成され得る。基板に薄膜を形成する他の方法及びシステムは、スピン・オン技術や気相堆積技術の分野の当業者によく知られている。
フォトリソグラフィ層126は、フォトレジストなどの放射線感受性材料の層により形成されている。フォトレジスト層は、248nm(ナノメータ)レジスト、193nmレジスト、157nmレジスト、極紫外(EUV)レジスト、または電子線感受性レジストを含んで良い。フォトレジスト層はトラックシステムを用いて形成することができる。たとえば、トラックシステムは、東京エレクトロン社(TEL)から市販されているリシウスレジスト塗布システム、クリーントラックACT8、ACT12などであって良い。基板にフォトレジスト層を形成する他の方法や装置は、スピン・オン技術の分野の当業者によく知られている。
第2のマスク層124は、たとえばシリコン含有反射防止(ARC)層などの、シリコンを含有する層により形成されている。たとえば、第2のマスク層124は、信越化学者からSepr-Shb Aseries SiARCとして市販されているシリコン含有ARCで形成されて良い。第2のマスク層124は、たとえば、スピンコート技術または気相堆積プロセスを用いて形成されて良い。
任意の第3のマスク層122は、有機層または無機層で形成されて良い。たとえば、任意の第3のマスク層122は、有機誘電体層(ODL)で形成されて良い。ODLは、光感受性有機ポリマーまたはエッチタイプ(etch type)有機化合物を含むことができる。たとえば、光感受性有機ポリマーは、ポリアクリレート(polyacrylate)樹脂、エポキシ(epoxy)樹脂、フェノール(phenol)樹脂、ポリアミド(polyamide)樹脂、ポリイミド(polyimide)樹脂、不飽和ポリエステル(unsaturated polyester)樹脂、ポリフェニレンエーテル(polyphenylenether)樹脂、ポリフェニレンサルファイド(polyphenylenesulfide)樹脂、またはベンゾシクロブテン(benzocyclobutene:BCB)であって良い。これらの材料はスピン・オン技術を用いて形成することができる。
図1Aに示すように、フォトリソグラフィ層126はイメージパターンにより像形成される。乾式または湿式フォトリソグラフィシステムを用いて、レチクルを通してEM放射に晒される。従来のステッパーリソグラフィシステムやスキャニングリソグラフィシステムを適宜用いることにより、イメージパターンを形成することができる。たとえば、フォトリソグラフィシステムは、オランダ国のASML社(De Run 6501, 5504 DR Veldhoven, The Netherlands)、またはキャノンUSA社半導体装置ディヴィジョン(3300 North First Street, San Nose, CA 95134)から市販されているものであって良い。この後、イメージパターンがリソグラフィ層126に現像されて、幾何形状パターン130が形成される。幾何形状パターン130は、第1の限界寸法(CD)132を有する孤立した構造131と、第1のCD132’を有する密集した構造131’とを有する。現像プロセスは、たとえばトラックシステムのような現像システムにおいて基板を現像液に晒すことを含む。たとえばトラックシステムは、東京エレクトロン社(TEL)から市販されているリシウス塗布現像システム、クリーントラックACT8、ACT12であって良い。
リソグラフィ層126のパターニングに続けて、基板100が搬送されてプラズマ処理システムに配置される。これについて以下に詳細に説明する。
ステップ510(図2)かつ図1Bに示すように、孤立した構造131と密集した構造131’とを有する幾何形状パターン130が、ドライプラズマエッチングプロセスを用い、リソグラフィ層126からシリコン含有ARC層などの第2のマスク層124に転写される。エッチングプロセスは、プロセスレシピを決定する工程と、プロセスレシピに従ってSFおよび炭化水素ガスを含有する処理ガスをプラズマプロセスシステムへ導入する工程と、プロセスレシピに従って、プラズマプロセスシステムにおいて処理ガスからプラズマを生成する工程と、リソグラフィ層126の幾何形状パターン130を下地のシリコン含有ARC層124へ転写するため基板100をプラズマに晒す工程とを含む。
炭化水素ガスは、Cを含有するガスであって良く、ここでxおよびyは1以上の整数である。たとえば、炭化水素ガスは、ハロゲンを含まないCを含有するガスを含んで良い。また、たとえば、炭化水素ガスは、C,CH,C,C,C,C,C,C,C,C10,C,C10,C,C10,およびC12を含んで良い。たとえば処理ガスはSFとCを含んで良い。或いは、たとえば処理ガスはSFとCから成って良い。
処理ガスは、CF,C,C,C,C,CHF,若しくはCH、またはこれらの二または三以上の組み合わせを更に含んで良い。また、処理ガスは、不活性ガス、すなわちプラズマ存在下で基板表面に対して化学的に不活性なガスを更に含んで良い。たとえば、処理ガスは希ガスを含んでもよい。或いは、処理ガスはアルゴン(Ar)を含んでもよい。
図1Bに示すように、パターン転写中に、リソグラフィ層126における、幾何形状パターン130の孤立した構造131についての第1のCD132は、第2のマスク層124における第2のCD142に対して、同じに維持されるか、小さくなるか、または大きくなる。また、パターン転写中に、リソグラフィ層126における、幾何形状パターン130の密集した構造131’についての第1のCD132’は、第2のマスク層124における第2のCD142’に対して、同じに維持されるか、小さくなるか、または大きくなる。孤立した構造における目標CD偏差(幾何形状内CD偏差)、すなわち第1のCD132と第2のCD142との差は、ほぼゼロか、正の値か、または負の値となる。一の実施形態において、孤立した構造における目標CD偏差はほぼゼロである(すなわちトリミングは不要である。以下、ゼロ・トリム条件と記す)。密集した構造における目標CD偏差(幾何形状内CD偏差)、すなわち第1のCD132’と第2のCD142’との差は、ほぼゼロか、正の値か、または負の値となる。一の実施形態において、密集した構造における目標CD偏差はほぼゼロである(すなわちゼロ・トリム条件)。
プロセスレシピを決定する工程は、SFの流量を決定し、炭化水素ガスの流量を決定し、プラズマプロセスシステムの圧力を設定し、基板を支持する基板ホルダ内の下部電極に印加される第1の高周波(RF)信号の第1の電力レベルを設定し、基板上方の、下部電極と対向する上部電極に印加される第2のRF信号の電力レベルを設定し、プラズマプロセスシステムの温度条件を設定し、基板または基板ホルダの温度条件を設定し、エッチング時間を設定し、かつ/又はオーバーエッチング時間を設定する。
ステップ520において、CDを維持するか、小さくするか、または大きくするため、SFの流量に対する炭化水素ガスの流量が調整される。また、SFの量(または流量)に対する炭化水素ガスの量(または流量)の比などの比が調整されて良い。たとえば、疎密CD偏差を低減かつ/又は最小化するため、すなわち、密集した構造についての最終CDに実質的に等しい、孤立した構造についての最終CDを実現するため、SFと炭化水素ガスの相対量が調整される。
疎密CD偏差などのCD偏差の調整には、(1)プロセス圧力を調整かつ/又は選択する工程、(2)プラズマを生成するための一または二以上の電力レベルを調整かつ/又はは選択する工程、(3)エッチング時間を調整かつ/又は選択する工程、(4)オーバーエッチング時間を調整かつ/又は選択する工程が更に含まれ得る。孤立した構造におけるCD偏差および密集した構造におけるCD偏差を含むCD偏差に対するプロセスレシピの影響については後述する。
一の実施形態においては、目標とする孤立した構造におけるCD偏差および目標とする密集した構造におけるCD偏差はほぼゼロである(すなわちゼロ・トリム条件)。処理ガスからプラズマを生成する場合、プロセスレシピ(たとえばゼロ・トリム条件を実現するためのゼロ・トリム・プロセスレシピ)は、孤立した構造および密集した構造の両方に対してCDを維持するために選択され、決定される。他の実施形態においては、目標とする疎密CD偏差がほぼゼロである。この後、孤立した構造と密集した構造との間のCD偏差を低減、または最小化するため、プロセスレシピが調整される。疎密CD偏差を低減かつ/又は最小化することが望まれるSTI構造を製造する場合、ゼロ・トリム・プロセスレシピが使用される。
幾何形状パターン130が第2のマスク層124の厚さ分に及んだ時点で、第1のCD132,132’と第2のCD142,142’との間の差の量を増加または減少するため、エッチング時間を延長して良い。エッチング時間を延長することにより、プラズマの化学的性質およびイオン照射により、第2のCD142,142’が第1のCD132,132’に対して減少するのを観察することができる。
図1Cに示すように、一又は二以上のエッチングプロセスを用い、孤立した構造131および密集した構造131’を含む幾何形状パターン130が、第2のマスク層124から下地の任意の第3のマスク層122へ転写される。これにより、孤立した構造131についての第3のCD152と、密集した構造131’についての第3のCD152’とが第3のマスク層122に形成される。第3のCD152は、第2のCD142とほぼ等しいか、第2のCD142より小さいか、または第2のCD142より大きくて良い。また、第2のCD152’は、第2のCD142’とほぼ等しいか、第2のCD142’より小さいか、または第2のCD142’より大きくて良い。一又は二以上のエッチングプロセスには、ウェットエッチングプロセスまたはドライエッチングプロセスの如何なる組み合わせが含まれて良い。ドライエッチングプロセスには、ドライプラズマプロセスや、プラズマでないドライエッチングプロセスが含まれ得る。たとえば、一又は二以上のエッチングプロセスには、COを含有する処理ガスから生成されるプラズマを利用するドライプラズマエッチングプロセスが含まれ得る。処理ガスは、O、He、およびHBrを更に含んで良い。さらに、たとえば一又は二以上のエッチングプロセスには、オーバーエッチングプロセスが含まれ得る。
図1Dに示すように、孤立した構造131および密集した構造131’を含む幾何形状パターン130は、一又は二以上のエッチングプロセスを用い、任意の第3のマスク層122から下地の薄膜110へ転写される。これにより、孤立した構造131についての第4のCD162と、密集した構造131’についての第4のCD162’とが薄膜110に形成される。たとえば、一又は二以上のエッチングプロセスには、ウェットエッチングプロセスまたはドライエッチングプロセスの如何なる組み合わせが含まれて良い。たとえば薄膜110が窒化シリコンで形成されている場合、一又は二以上のエッチングプロセスには、CFおよびCHFを含有する処理ガスから生成されるプラズマを利用するドライプラズマエッチングプロセスが含まれ得る。さらに、たとえば一又は二以上のエッチングプロセスには、オーバーエッチングプロセスが含まれ得る。
上記のとおり、幾何形状パターン130を第2のマスク層124へ転写するプロセスレシピを決定する工程が本方法には含まれる。また、プロセスレシピの一又は二以上の性能評価基準(performance metrics)を決定する工程が本方法には含まれる。一又は二以上の性能評価基準には、密集した構造131’についての、初期CD132’と最終CD142’(または152’、162’)との間の(幾何形状内)限界寸法(CD)偏差の目標値、孤立した構造131についての、初期CD132と最終CD142(または152、162)との間の(幾何形状内)CD偏差の目標値、および孤立した構造131についての最終CD142(または152、162)と密集した構造131’についての最終CD142’(または152’、162’)との間の疎密CD偏差の目標値が含まれ得る。また、一又は二以上の性能評価基準には、上記の目標仕様を実現するための各許容誤差(すなわち、目標値と実際値との差)が含まれ得る。たとえば、一又は二以上の性能評価基準に、疎密CD偏差の目標値と実際値との差(許容誤差)として3nm以下であることを含めて良い。
また、一又は二以上の性能評価基準には、密集した構造131’についての最大粗さと、孤立した構造131についての最大粗さが含まれ得る。たとえば粗さは、パターン転写後に残る側壁144の表面で測定することができる。粗さは、幾何形状の平均表面プロファイルに関する粗さの算術平均、幾何形状パターンの平均表面プロファイルに関する粗さの二乗平均平方根、幾何形状の平均表面プロファイルに関する粗さの谷の最大深さ、幾何形状の平均表面プロファイルに関する粗さのピークの最大高さ、若しくはラフネスプロファイルの最大高さ(最小高さと最大高さとの幅)、またはこれらの二または三以上の如何なる組み合わせによって特徴づけて良い。
さらに、一又は二以上の性能評価基準には、密集した構造131’についてのCD均一性と、孤立したCD均一性とが含まれ得る。たとえば、CD均一性は、第1のCD(132、132’)、第2のCD(142、142’)、第3のCD(152、152’)、第4のCD(162、162’)、幾何形状内CD偏差かつ/又は疎密CD偏差の空間統計学から決定されて良い。
一又は二以上の性能評価基準は、その場観察計測学(in-situ metrology)若しくは事後計測学(ex-situ metrology)、またはこれらの組み合わせによって検証かつ/又はモニターすることができる。たとえば前者においては、光学散乱などの光学計測学を利用してCDを測定かつ/又はモニターして良い。光学散乱では、半導体デバイスの動作構造を形成する位置に近接して半導体基板に周期的格子が埋め込まれる。周期的格子のプロファイルを決定することにより、周期的格子を形成するのに利用される製造プロセス、ひいては周期的格子に隣接した、半導体デバイスの動作構造の品質を評価することができる。また、たとえば後者においては、CDを測定かつ/又はモニターするため、CD−SEM(限界寸法−走査型電子顕微鏡)計測を幾何形状の断面に対して実施して良い。
一の実施形態によれば、上記のプロセス条件を実施するよう構成されるプラズマ処理システム1aが図3に示されている。プラズマ処理システム1aは、プラズマ処理チャンバ10、処理されるべき基板25が取り付けられる基板ホルダ20、および真空ポンプシステム50を備える。基板25は、半導体基板、ウエハ、プラットパネルディスプレイ用基板、または液晶ディスプレイ用基板であって良い。プラズマ処理チャンバ10は、基板25の表面近傍における処理領域45においてプラズマを生成するのを促進するように構成されて良い。イオン化可能ガスまたは混合処理ガスがガス分配システム40を介して供給される。処理ガスの所定のフローを形成するため、真空ポンプシステム50を用いて処理圧力が調整される。所定の材料処理を目的として特定の材料を生成するために、かつ/又は基板25の表面から材料を除去するのを補助するためプラズマが生成される。プラズマ処理システム1aは、所望のサイズの基板、たとえば200mm基板、300mm基板、またはこれよりも大きい基板を処理するよう構成されて良い。
基板25は、機械的クランプシステムまたは電気的クランプシステム(たとえば静電クランプシステム)などのクランプシステム28を介して基板ホルダ20へ取り付けられる。さらに、基板ホルダ20は、基板ホルダ20および基板25の温度を制御かつ/又は調整するよう構成される加熱システム(図示せず)または冷却システム(図示せず)を含んでも良い。加熱システムまたは冷却システムは、冷却する場合、基板ホルダ20から熱を受け取って熱交換システム(図示せず)に対しその熱を輸送し、または加熱する場合、熱交換システムからの熱を基板ホルダ20に対し輸送する熱輸送流体の循環フローを含んで良い。他の実施形態では、抵抗加熱素子、または熱電気式ヒータ/クーラーなどの加熱/冷却素子を基板ホルダ20内に含めても良く、またプラズマ処理チャンバ10のチャンバ壁やプラズマ処理システム1a内の他の部品に設けても良い。
また、基板25と基板ホルダ20との間のガスギャップ(gas-gap)熱コンダクタンスを改善するため、裏面ガス供給システム26を介して基板25の裏面に対して熱輸送ガスを提供しても良い。そのようなシステムは、高温時または低温時において基板の温度制御が必要となる場合に利用しても良い。たとえば、裏面ガス供給システムは、基板25の中央とエッジにおけるヘリウムのガスギャップ圧力を独立に変えることができる2ゾーンのガス分配システムを含んで良い。
図3に示す実施形態では、基板ホルダ20は電極を備え、電極を介して、処理領域45における処理プラズマとRF(Radio Frequency)電力が結合する。たとえば、任意に設けられる、基板ホルダ20に対するインピーダンス整合ネットワーク32を通して発生器30からRF電力が伝送され、基板ホルダ20がRF電圧に電気的にバイアスされる。RFバイアスは、電子を加熱し、プラズマを生成し、プラズマを維持するように働く。この構成において、プラズマ処理システム1aは、反応性イオンエッチング(RIE)装置として動作することができ、ここでは、チャンバと上部ガスインジェクション電極が接地面して働く。RFバイアスの典型的な周波数は、約0.1MHzから約100MHzまでの範囲にあって良い。プラズマ処理用のRFシステムは、この技術分野の当業者に良く知られている。
また、RF電力は、基板ホルダ電極に対して複数の周波数で印加されていても良い。さらに、インピーダンス整合ネットワーク32は、反射電力を低減することにより、プラズマ処理チャンバ10におけるプラズマへのRF電力の伝送を改善する。マッチングネットワークのトポロジ(たとえば、L−タイプ、π−タイプ、T−タイプなど)や自動制御方法は、この技術分野の当業者に良く知られている。
ガス分配システム40は、処理ガスの混合ガスを導入するように設計されたシャワーヘッドを備える。また、ガス分配システム40は、処理ガスの混合ガスを導入し、基板25上方において、処理ガスの混合ガスの分配を調整するように設計されたマルチゾーンシャワーヘッドを備えても良い。たとえば、マルチゾーンシャワーヘッドは、基板25の上方のほぼ中央の領域における処理ガスフローまたは組成に対して、基板25の上方のほぼ周辺の領域における処理ガスフローまたは組成を調整できるように構成されて良い。
真空ポンプシステム50は、1秒当たり5000リットル(およびこれ以上)の排気速度能力を有するターボ分子ポンプ(TMP)と、チャンバ内の圧力をスロットルで調整するゲートバルブを含んで良い。プラズマエッチングに利用される従来のプラズマ処理装置においては、1000から3000リットル毎秒のTMPが用いられていた。TMPは典型的には約50mTorrより低い低圧処理に有用である。高圧処理(たとえば約100mTorrよりも高い圧力)に対しては、メカニカルブースタポンプとドライ粗引きポンプとを使用することができる。さらに、チャンバ内の圧力を監視するデバイス(図示せず)をプラズマ処理チャンバ10に接続しても良い。圧力測定デバイスとして、たとえばMKSインスツルメンツ(米国マサチューセッツ州、Andover)から市販されている628B型バラトロン絶対容量マノメータを用いて良い。
制御器55は、マイクロプロセッサ、メモリー、およびデジタルI/Oポートを備え、プラズマ処理システム1aからの出力を監視するとともに、プラズマ処理システム1aと通信し、入力を起動するのに十分な制御電圧を生成することができる。さらに、制御部55は、基板加熱/冷却システム(図示せず)、裏面ガス供給システム26、かつ/又は静電クランプシステム28とともに、RF生成器30、インピーダンス整合ネットワーク32、ガス分配システム40、および真空ポンプシステム50に接続され、これらと情報のやり取りを行うことができる。たとえば、基板25に対するプラズマ支援処理を行うため、プロセスレシピに従って、プラズマ処理システム1aの上述の部品への入力を起動するためにメモリーに格納されるプログラムを用いることができる。
制御部55は、プラズマ処理システム1aの近くに配置されても良く、プラズマ処理システム1aから遠くに配置されても良い。たとえば、制御部55は、イントラネットを介して、かつ/又はインターネットを介してプラズマ処理システム1aとデータを直接にやり取りすることができる。また、制御部55は、顧客先の(すなわちデバイスメーカなどの)イントラネットに接続することもできるし、ベンダーの(すなわち装置製造メーカなどの)イントラネットに接続することもできる。代わりに又は加えて、制御部55はインターネットに接続しても良い。さらに、他のコンピュータ(すなわちコントローラ、サーバなど)が制御部55へアクセスして、直接に、イントラネットを介して、かつ/又はインターネットを介してデータをやり取りしても良い。
図4に示す実施形態では、プラズマ処理システム1bは、図3の実施形態と同様に構成され、図3を参照しながら説明した部品に加えて、プラズマ密度を潜在的に高め、かつ/又はプラズマ処理の均一性を改善するため、静止磁界の磁場システム60、または機械的若しくは電気的に磁界を回転する回転磁界の磁場システム60を更に備えている。さらに、磁場強度や磁場の回転速度を制御するため、磁場システム60に制御部55が接続されている。回転磁界の設計および実施は、この技術分野の当業者に良く知られている。
図5に示す実施形態では、プラズマ処理システム1cは、図3または図4の実施形態と同様に構成され、上部電極70を更に備えて良い。任意に設けられるインピーダンス整合ネットワーク74を通してRF発生器72からRF電力が上部電極70に結合される。上部電極70へ印加されるRF電力の周波数は、約0.1MHzから約200MHzまでの範囲にあって良い。また、下部電極へ印加される電力の周波数は、約0.1MHzから約100MHzまでの範囲にあって良い。さらに、制御部55は、上部電極70へのRF電力の印加を制御するために、RF生成器72およびインピーダンス整合ネットワーク74に結合されている。上部電極の設計および実施は、この技術分野の当業者に良く知られている。上部電極70およびガス分配システム40は、図示のとおり、同じチャンバ組立体内に設計され得る。
図6に示す実施形態では、プラズマ処理システム1c’は、図5の実施形態と同様に構成され、基板25に対向する上部電極70に接続される直流(DC)電力源90を更に含んで良い。上部電極70は電極板を有して良い。電極板は、シリコンを含有する電極板であって良い。DC電力源90は、可変DC電力源であって良く、また、バイポーラDC電力源であっても良い。DC電力源90は、DC電力源の極性、電流、電圧、またはオン/オフの監視、調整、および制御の少なくとも一つを行うよう構成されるシステムを更に含むことができる。ひとたびプラズマが生成されると、DC電力源90は弾道電子ビームの形成を促進する。DC電力源90からDC電力を遮断するため電気フィルタ(図示せず)を用いても良い。
たとえば、DC電力源90により上部電極70へ印加されるDC電圧は、約−2000ボルト(V)から約1000Vの範囲にあって良い。望ましくは、DC電圧の絶対値は、約100V以上の値を有し、より望ましくは、DC電圧の絶対値は約500V以上の値を有する。また、DC電圧が負の極性を有していると望ましい。さらに、DC電圧は、上部電極70の表面上に生成されるセルフバイアス電圧よりも大きい絶対値を有する負電圧であると望ましい。基板ホルダ20に面する、上部電極70の表面は、シリコン含有材料で形成されて良い。
図7に示す実施形態では、プラズマ処理システム1dは、図3および図4の実施形態と同様に構成され、誘導コイル80を更に含んで良い。誘導コイル80には、任意に設けられるインピーダンス整合ネットワーク84を通してRF発生器82を介してRF電力が結合される。RF電力は、誘電体窓(図示せず)を通して誘導コイル80からプラズマ処理領域45へ誘導結合される。誘導コイル80へ印加される電力の周波数は、約10MHzから約100MHzまでの範囲にあって良い。同様に、チャック電極へ印加される電力の周波数は、約0.1MHzから約100MHzまでの範囲にあって良い。また、スロットが設けられたファラデーシールド(図示せず)を利用して、誘導コイル80とプラズマ処理領域45のプラズマとの間の容量性結合を低減しても良い。さらに、誘導コイル80への電力の印加を制御するため、RF生成器82およびインピーダンス整合ネットワーク84に対して制御部55を接続することもできる。
他の実施形態では、図8に示すように、プラズマ処理システム1eは、図7の実施形態と同様に構成され、変圧器結合プラズマ(TCP)装置のように、プラズマ処理領域45に対して上方から連通する「渦巻き」または「パンケーキ」コイルである誘導コイル80’を更に含んで良い。誘導性結合プラズマ(ICP)源または変圧器結合プラズマ(TCP)源の設計と実施は、この技術分野の当業者に良く知られている。
或いは、電子サイクロン共鳴(ECR)を用いてプラズマを生成しても良い。また別の実施形態では、ヘリコン波を励起することによってプラズマを生成しても良い。更に別の実施形態では、進行表面波からプラズマを生成しても良い。上述の各プラズマ源はこの技術分野の当業者によく知られている。
図9に示す実施形態では、プラズマ処理システム1fは図3および図4の実施形態と同様に構成され、表面波プラズマ(SWP)源80”を更に含んで良い。SWP源80”は、たとえばラジアルラインスロットアンテナ(RLSA)などのスロットアンテナを備えることができ、任意に設けられるインピーダンス整合ネットワーク84’を通してマイクロ波発生器82’からRLSAに対してマイクロ波電力が結合される。
以下、ドライプラズマエッチングシステムを利用して、基板上の多層マスクをエッチングして幾何形状を形成する方法を説明する。たとえば、ドライプラズマエッチングシステムは、図3から図9までを参照して説明したように種々の要素、およびそれらの組み合わせを含むことができる。さらに、たとえば多層マスク層は、シリコン含有ARC層などの第2のマスク層を覆うパターン化された多層マスク層を含むことができる。
一の実施形態においては、幾何形状における密集した構造と孤立した構造との間のCD偏差を低減するプロセスレシピを使用し、第2のマスク層をエッチングして幾何形状を形成する方法を説明する。他の実施形態においては、幾何形状における密集した構造と孤立した構造との両方についてゼロ・トリム条件を維持しつつ、幾何形状における密集した構造と孤立した構造との間のCD偏差を低減するプロセスレシピを使用し、第2のマスク層をエッチングして幾何形状を形成する方法を説明する。第2のマスク層はシリコン含有ARC層を含んで良い。
プロセスレシピには、SFと、炭化水素ガス(たとえばCなどのハロゲンを含まないCを含有するガス)と、任意の不活性ガスとを有するプロセス材料が含まれる。たとえば、プロセスパラメータには、約5mTorrから約1000mTorrまでのチャンバ圧力、約1標準立方センチメートル毎分(sccm)から約1000sccmまでの範囲のSF処理ガス流量、約1sccmから約1000sccmまでの範囲の炭化水素処理ガス流量、約1sccmから約1000sccmまでの範囲の任意の不活性処理ガス流量、約0Wから約1000Wまでの範囲の下部電極(たとえば図6の参照符号20)へ印加される電力の第1の電力レベル、約0Vから約−2500Vまでの範囲の上部電極DC電圧、および約0Wから約2000Wまでの範囲の上部電極(たとえば図6の参照符号70)へ印加される電力の第2の電力レベルが含まれ得る。また、上部電極電力の周波数は約0.1MHzから約200MHzまでの範囲にあって良く、たとえば60MHzであって良い。さらに、下部電極電力の周波数は約0.1MHzから約100MHzまでの範囲にあって良く、たとえば2MHzであって良い。
或いは、チャンバ圧力は約100mTorr以下であって良く、また約50mTorr以下であって良く、さらに約30mTorr以下であって良い。
第1の電力レベルは、約200W以下であって良く、また約100W以下であって良い。
第2の電力レベルは、約100Wから約500Wまでの範囲にあって良く、約100Wから約300Wまでの範囲にあって良い。
SF処理ガス流量は、約100sccmから約300sccmまでの範囲にあって良く、また約150sccmから約250sccmまでの範囲にあって良い。
などの炭化水素処理ガス流量は、約10sccmから約50sccmまでの範囲にあって良く、約20sccmから約40sccmまでの範囲にあって良い。
SF処理ガス流量に対するCなどの炭化水素処理ガス流量の比は、約0.05から約0.3までの範囲にあって良く、また約0.1から約0.2までの範囲にあって良い。
他の実施形態においては、幾何形状を第2のマスク層へ転写するための第1のプロセスレシピと、幾何形状を第3のマスク層へ転写するための第2のプロセスレシピとを使用し、第2のマスク層および第3のマスク層をエッチングして幾何形状を形成する方法を説明する。第2のマスク層はシリコン含有ARC層を含んで良く、第3のマスク層はODLを含んで良い。第1および第2のプロセスレシピとして、幾何形状における密集した構造と孤立した構造との間のCD偏差を低減するプロセスレシピが選択される。他の実施形態においては、第1および第2のプロセスレシピとして、幾何形状における密集した構造と孤立した構造との両方についてゼロ・トリム条件を維持しつつ、幾何形状における密集した構造と孤立した構造との間のCD偏差を低減するプロセスレシピが選択される。
第1のプロセスレシピには、SFと、炭化水素ガス(たとえばCなどのハロゲンを含まないCを含有するガス)と、任意の不活性ガスとを有するプロセス材料が含まれる。たとえば、プロセスパラメータには、約5mTorrから約1000mTorrまでのチャンバ圧力、約1sccmから約1000sccmまでの範囲のSF処理ガス流量、約1sccmから約1000sccmまでの範囲の炭化水素処理ガス流量、約1sccmから約1000sccmまでの範囲の任意の不活性処理ガス流量、約0Wから約1000Wまでの範囲の下部電極(たとえば図6の参照符号20)へ印加される電力の第1の電力レベル、約0Vから約−2500Vまでの範囲の上部電極DC電圧、および約0Wから約2000Wまでの範囲の上部電極(たとえば図6の参照符号70)へ印加される電力の第2の電力レベルが含まれ得る。また、上部電極電力の周波数は約0.1MHzから約200MHzまでの範囲にあって良く、たとえば60MHzであって良い。さらに、下部電極電力の周波数は約0.1MHzから約100MHzまでの範囲にあって良く、たとえば2MHzであって良い。
或いは、第1のプロセスレシピにおいて、チャンバ圧力は約100mTorr以下であって良く、また約50mTorr以下であって良く、さらに約30mTorr以下であって良い。
第1のプロセスレシピにおいて、第1の電力レベルは、約200W以下であって良く、また約100W以下であって良い。
第1のプロセスレシピにおいて、第2の電力レベルは、約100Wから約500Wまでの範囲にあって良く、約100Wから約300Wまでの範囲にあって良い。
第1のプロセスレシピにおいて、SF処理ガス流量は、約100sccmから約300sccmまでの範囲にあって良く、また約150sccmから約250sccmまでの範囲にあって良い。
などの炭化水素処理ガス流量は、約10sccmから約50sccmまでの範囲にあって良く、約20sccmから約40sccmまでの範囲にあって良い。
SF処理ガス流量に対するCなどの炭化水素処理ガス流量の比は、約0.05から約0.3までの範囲にあって良く、また約0.1から約0.2までの範囲にあって良い。
第2のプロセスレシピには、COと、任意の不活性ガス(たとえばHe)と、任意の酸素含有ガス(たとえばO)と、任意のハロゲン含有ガス(たとえばHBr)とを有するプロセス材料を含む。たとえば、プロセスパラメータには、約5mTorrから約1000mTorrまでのチャンバ圧力、約1sccmから約1000sccmまでの範囲のCO処理ガス流量、約1sccmから約1000sccmまでの範囲の任意の不活性処理ガス流量、約1sccmから約1000sccmまでの範囲の任意の酸素含有処理ガス流量、約1sccmから約1000sccmまでの範囲の任意のハロゲン含有処理ガス流量、約0Wから約1000Wまでの範囲の下部電極(たとえば図6の参照符号20)へ印加される電力の第1の電力レベル、約0Vから約−2500Vまでの範囲の上部電極DC電圧、および約0Wから約2000Wまでの範囲の上部電極(たとえば図6の参照符号70)へ印加される電力の第2の電力レベルが含まれ得る。また、上部電極電力の周波数は約0.1MHzから約200MHzまでの範囲にあって良く、たとえば60MHzであって良い。さらに、下部電極電力の周波数は約0.1MHzから約100MHzまでの範囲にあって良く、たとえば2MHzであって良い。
或いは、第2のプロセスレシピにおいて、チャンバ圧力は約100mTorr以下であって良く、また約50mTorr以下であって良く、さらに約30mTorr以下であって良い。
第2のプロセスレシピにおいて、第1の電力レベルは、約200W以下であって良く、また約100W以下であって良い。
第2のプロセスレシピにおいて、第2の電力レベルは、約100Wから約1000Wまでの範囲にあって良く、約400Wから約600Wまでの範囲にあって良い。
第2のプロセスレシピにおいて、CO処理ガス流量は、約50sccmから約150sccmまでの範囲にあって良い。また、第2のプロセスレシピにおいて、O処理ガス流量は、約10sccmから約100sccmまでの範囲にあって良い。第2のプロセスレシピにおいて、He処理ガス流量は、約100sccmから約300sccmまでの範囲にあって良い。第2のプロセスレシピにおいて、HBr処理ガス流量は、約10sccmから約100sccmまでの範囲にあって良い。
一例として、幾何形状における密集した構造と孤立した構造との両方についてゼロ・トリム条件を維持し、幾何形状における密集した構造と孤立した構造との間のCD偏差を低減しつつ、シリコン含有ARC層、ODL、および下地の窒化シリコン層へ幾何形状を転写する方法が提供される。図11に、この幾何形状転写プロセスを実施するための3つのプロセスレシピをまとめた表1を示す。
表1において、レシピ1は、SFのみを有する処理ガスを利用する、シリコン含有ARC層のエッチングプロセス(Si−ARC)を含む。また、レシピ1には、2段階のODLエッチングプロセス(ODLとODL−OE)が含まれる。ここで、第1段階(ODL)はメインエッチングステップであり、第2段階(ODL−OE)はオーバーエッチングステップである。さらに、レシピ1には、2段階の窒化シリコン(SiN)エッチングステップ(SiNとSiN−OE)が含まれる。ここで、第1段階(SiN)はメインエッチングステップ(SiN)であり、第2段階(SiN−OE)はオーバーエッチングステップである。窒化シリコンのエッチングに続いて、マスク層材料の残留物を除去するため、アッシングステップ(ASH)が行われる。
レシピ2およびレシピ3は、SFおよびCを有する処理ガスを利用する、シリコン含有ARC層のエッチングプロセス(Si−ARC)を含む。さらに、レシピ2およびレシピ3には、2段階のODLエッチングプロセス(ODLとODL−OE)と2段階の窒化シリコン(SiN)エッチングプロセス(SiNとSiN−OE)とが含まれる。
各エッチングプロセスステップについて、図5に示されるようなプラズマ処理システムにおいてエッチングプロセスが行われる。さらに、上部電極へ印加されるRF電力の周波数は約60MHzであり、下部電極へ印加されるRF電力の周波数は約2MHzである。
また、各プロセスレシピについて、表1には、各プロセス工程(ステップ)のプロセス条件が掲げられている。プロセス条件には、圧力(mTorr)、上部電極(UEL)へのRF電力(W)、下部電極(LEL)へのRF電力(W)、ガス流量(sccm、標準立方センチメータ毎分)、基板の裏面へ提供されるガス(He)の圧力の中央/端部(C/E)における圧力(Torr)、上部電極(UEL、「U」)(たとえば図5の参照符号70)、チャンバ壁(「W」)、下部電極(たとえば図5の参照符号20)の中央(「Lc」)、下部電極の端部(「Le」)、およびチラー(「chiller」)の温度設定値(℃)、並びにエッチング時間(秒)が含まれる。
図12に、CDについての平均値、最大値、最小値、および3σ値をまとめた表2を示す。これらの値は、密集した構造におけるCD値(CD−密集)、孤立した構造におけるCD値(CD−孤立)、および密集した構造と孤立した構造との間のCD値(疎密)について、各プロセスレシピを用いた結果として得られたものである。CDおよびCD偏差は、窒化シリコン(SiN)層に転写された幾何形状パターンについて測定され、単位はすべてナノメータ(nm)である。本発明の発明者らの観察によれば、SFにCを加え、Cの相対量を調整すると(すなわちレシピ2を使用すると)、CD偏差が低減される。
図10Aから図10Cを参照すると、密集した構造についてのCD(図10A)、孤立した構造についてのCD(図10B)、および密集した構造と孤立した構造との間のCD(疎密CD)(図10C)が、基板の半径方向に沿った位置を関数として図示されている。使用したプロセスレシピは表1(図11)に示したものである。また、表2(図12)に示した数値は、図10Aから図10Cまでに示すデータを用いて計算した値である。
図10Aから図10Cまでに示すように、SFにCを加えると、密集した構造についてのCDと、孤立した構造についてのCDとは共に増大している。しかし、Cを加えると、孤立した構造についてのCDは、密集した構造についてのCDにおける対応する増加量よりも大きな量で増加し、よってCD偏差は減少する。CD偏差についての結果は図10Cに示されている。
図10Aから図10Cまでを更に調べると、SFにCを加えると、CD均一性が基板全体にわたって改善されることが分かる。本発明の発明者らは、SFにCを加えると、側壁の粗さを改善(減少)するとともに、幾何形状内CD偏差もまた減少することを見出した。
本発明の発明者らは、また、SFのみの場合に(すなわち炭化水素ガスや他のガスを加えない場合に)、孤立した構造についてのCDは、密集した構造についてのCDよりも悪化し、CD偏差が生じることを見出した。炭化水素ガスを加えると、孤立した構造についてのCDも密集した構造についてのCDも改善され、構造プロファイル、特に孤立した構造のプロファイルが保護され、密集した構造および孤立した構造におけるエッチングダイナミックスが均等化される。本発明の発明者らは、SF、HBr、CF、CHF、CH、その他を含む他のガスおよびこれらの組み合わせについても検討したが、あまり良い結果は得られなかった。
本発明のある実施形態だけが詳細に記述されたが、本発明の利点および新規な教示から実質的に逸脱することなく、上述の実施形態を種々に変形できることは、この技術分野の当業者であれば容易に理解し得る。したがって、そのような変形のすべてが、本発明の範囲に含まれることが意図される。
本願は、「シリコン含有反射防止層をCD偏差を低減しつつエッチングする方法」という名称で、2008年2月1日に米国特許商標庁に出願された係属中の米国特許出願番号12/024,258号(ES−137)に関し、この米国特許出願の内容のすべてが援用によりここに含まれる。
1a、1b、1c、1c’、1d、1e、1f・・・プラズマ処理システム、10・・・プラズマ処理チャンバ、20・・・基板ホルダ、25・・・基板、26・・・裏面ガス供給システム、28・・・クランプシステム、40・・・ガス分配システム、50・・・真空ポンプシステム、55・・・制御部、70・・・上部電極、72・・・RF発生器。

Claims (19)

  1. 基板の反射防止(ARC)層を乾式現像する方法であって、
    フォトリソグラフィプロセスを用いて形成される、密集した構造と孤立した構造を有する幾何形状パターンを含むリソグラフィ層であって、シリコン含有反射防止層を覆う当該リソグラフィ層を含む多層マスクを備える基板をプラズマ処理システムに配置し、
    前記シリコン含有反射防止層に前記幾何形状パターンを転写するためのプロセスレシピを決定し、
    前記密集した構造についての初期限界寸法と最終限界寸法との間の限界寸法偏差の目標値、前記孤立した構造についての初期限界寸法と最終限界寸法との間の限界寸法偏差の目標値、および前記密集した構造についての前記最終限界寸法と前記孤立した構造についての前記最終限界寸法との間の限界寸法偏差の目標値を含む一又は二以上の性能評価基準を前記プロセスレシピに対して決定し、
    前記プロセスレシピに従って、六フッ化硫黄(SF)およびC x H y タイプの炭化水素ガスからなる処理ガスを前記プラズマ処理システムへ導入し、
    前記一又は二以上の性能評価基準の少なくとも一つを実現するため、前記プロセスレシピにおける前記SFの流量に対する前記炭化水素ガスの流量を調整し、
    前記プロセスレシピに従って、前記プラズマ処理システムにおいて前記処理ガスからプラズマを生成し、
    前記リソグラフィ層における前記幾何形状パターンを下地の前記シリコン含有反射防止層へ転写するため、前記基板を前記プラズマに晒す、
    各工程を含む方法。
  2. 前記一又は二以上の性能評価基準には、前記密集した構造についての最大粗さと、前記孤立した構造についての最大粗さとが更に含まれる、請求項1に記載の方法。
  3. 前記一又は二以上の性能評価基準には、前記密集した構造についての限界寸法均一性と、前記孤立した構造についての限界寸法均一性とが更に含まれる、請求項1または2に記載の方法。
  4. 前記密集した構造についての前記最終限界寸法と前記孤立した構造についての前記最終限界寸法との間の限界寸法偏差の目標値と実際の値とが3nm未満である、請求項1から3のいずれか一項に記載の方法。
  5. 前記炭化水素ガスが、C,CH,C,C,C,C,C,C,C,C10,C,C10,C,C10,およびC12からなるグループから選択される、請求項1からのいずれか一項に記載の方法。
  6. 前記処理ガスがSFおよびCからなる、請求項1からのいずれか一項に記載の方法。
  7. SFの流量が150sccmから250sccmまでの範囲にあり、前記炭化水素ガスの流量が20sccmから40sccmまでの範囲にある、請求項1からのいずれか一項に記載の方法。
  8. 前記炭化水素ガスの流量と前記SFの流量との間の比が0.1から0.2までの範囲にある、請求項1からのいずれか一項に記載の方法。
  9. 前記プロセスレシピが、
    前記プラズマ処理システムの圧力を設定し、
    前記基板を支持する基板ホルダ内の下部電極へ印加される第1の高周波信号についての第1の電力レベルを設定し、
    前記基板の上方において、前記下部電極に対向する上部電極へ印加される第2の高周波信号についての第2の電力レベルを設定する、
    各工程を更に含む、請求項1からのいずれか一項に記載の方法。
  10. 前記圧力を設定する工程において、当該圧力が50mTorr以下に設定され、
    前記第1の電力レベルを設定する工程において、当該第1の電力レベルが100Wに設定され、
    前記第2の電力レベルを設定する工程において、当該第2の電力レベルが100Wから300Wまでに設定される、請求項に記載の方法。
  11. 前記シリコン含有反射防止層と前記基板との間に有機誘電体層(ODL)を形成し、
    ドライエッチングプロセスを用いて前記シリコン含有反射防止層の前記幾何形状パターンを前記有機誘電体層へ転写し、
    前記有機誘電体層と前記基板の間に誘電体層を形成し、
    ドライエッチングプロセスを用いて前記有機誘電体層の前記幾何形状パターンを前記誘電体層へ転写する、
    各工程を更に含む、請求項1から10のいずれか一項に記載の方法。
  12. 前記誘電体層が窒化シリコンを含む、請求項11に記載の方法。
  13. 前記幾何形状パターンには、シャロー・トレンチ分離構造のためのトレンチパターンが含まれる、請求項11に記載の方法。
  14. 基板のシリコン含有反射防止(ARC)層をパターンエッチングする方法であって、
    SFおよびC x H y タイプの炭化水素ガスからなる処理ガスから生成されるプラズマを用いてシリコン含有反射防止層をエッチングして幾何形状パターンを形成し、
    前記幾何形状パターンにおける密集した構造についての最終限界寸法と、前記幾何形状パターンにおける孤立した構造についての最終限界寸法との限界寸法偏差を低減するため、前記SFの流量に対する前記炭化水素ガスの流量を調整する、
    各工程を含む方法。
  15. 前記幾何形状パターンを前記シリコン含有反射防止層へ転写するゼロ・トリムエッチングプロセスを決定する、請求項14に記載の方法。
  16. 前記処理ガスがSFおよびCからなる、請求項14または15に記載の方法。
  17. 基板の反射防止(ARC)層をパターンエッチングする方法であって、
    シリコン含有反射防止層を含む基板をプラズマ処理システムに配置し、
    SFおよびタイプの炭化水素ガスからなる処理ガスを前記プラズマ処理システムに導入し、
    前記処理ガスからプラズマを生成し、
    前記プラズマに前記基板を晒す、
    各工程を含む方法。
  18. 前記処理ガスがSF とC からなる、請求項17に記載の方法
  19. 前記炭化水素ガスが、C ,CH ,C ,C ,C ,C ,C ,C ,C ,C 10 ,C ,C 10 ,C ,C 10 ,およびC 12 からなるグループから選択される、請求項14に記載の方法
JP2010181615A 2009-08-17 2010-08-16 六フッ化硫黄(sf6)および炭化水素ガスを用いた反射防止層のパターニング方法 Expired - Fee Related JP5577530B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US12/542,113 2009-08-17
US12/542,113 US8236700B2 (en) 2009-08-17 2009-08-17 Method for patterning an ARC layer using SF6 and a hydrocarbon gas

Publications (2)

Publication Number Publication Date
JP2011040757A JP2011040757A (ja) 2011-02-24
JP5577530B2 true JP5577530B2 (ja) 2014-08-27

Family

ID=43588831

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2010181615A Expired - Fee Related JP5577530B2 (ja) 2009-08-17 2010-08-16 六フッ化硫黄(sf6)および炭化水素ガスを用いた反射防止層のパターニング方法

Country Status (3)

Country Link
US (1) US8236700B2 (ja)
JP (1) JP5577530B2 (ja)
KR (1) KR101713330B1 (ja)

Families Citing this family (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8071485B2 (en) * 2009-06-29 2011-12-06 Globalfoundries Inc. Method of semiconductor manufacturing for small features
US8334083B2 (en) * 2011-03-22 2012-12-18 Tokyo Electron Limited Etch process for controlling pattern CD and integrity in multi-layer masks
US8551877B2 (en) * 2012-03-07 2013-10-08 Tokyo Electron Limited Sidewall and chamfer protection during hard mask removal for interconnect patterning
US9301383B2 (en) 2012-03-30 2016-03-29 Tokyo Electron Limited Low electron temperature, edge-density enhanced, surface wave plasma (SWP) processing method and apparatus
US8968588B2 (en) 2012-03-30 2015-03-03 Tokyo Electron Limited Low electron temperature microwave surface-wave plasma (SWP) processing method and apparatus
JP2013222852A (ja) 2012-04-17 2013-10-28 Tokyo Electron Ltd 有機膜をエッチングする方法及びプラズマエッチング装置
JP6140412B2 (ja) * 2012-09-21 2017-05-31 東京エレクトロン株式会社 ガス供給方法及びプラズマ処理装置
US9153457B2 (en) 2013-06-14 2015-10-06 Tokyo Electron Limited Etch process for reducing directed self assembly pattern defectivity using direct current positioning
US8945408B2 (en) 2013-06-14 2015-02-03 Tokyo Electron Limited Etch process for reducing directed self assembly pattern defectivity
US8940641B1 (en) * 2013-09-05 2015-01-27 GlobalFoundries, Inc. Methods for fabricating integrated circuits with improved patterning schemes
KR102265271B1 (ko) 2015-01-14 2021-06-17 삼성전자주식회사 반도체 소자 및 그 제조방법
US9530667B2 (en) 2015-02-13 2016-12-27 Tokyo Electron Limited Method for roughness improvement and selectivity enhancement during arc layer etch using carbon
US9576816B2 (en) 2015-02-13 2017-02-21 Tokyo Electron Limited Method for roughness improvement and selectivity enhancement during arc layer etch using hydrogen
US9607843B2 (en) 2015-02-13 2017-03-28 Tokyo Electron Limited Method for roughness improvement and selectivity enhancement during arc layer etch via adjustment of carbon-fluorine content
KR20180011119A (ko) 2015-05-22 2018-01-31 어플라이드 머티어리얼스, 인코포레이티드 방위방향으로 튜닝가능한 다중-구역 정전 척
US10121655B2 (en) 2015-11-20 2018-11-06 Applied Materials, Inc. Lateral plasma/radical source
JP6587580B2 (ja) * 2016-06-10 2019-10-09 東京エレクトロン株式会社 エッチング処理方法
DE102017213330A1 (de) * 2017-08-02 2019-02-07 Dr. Johannes Heidenhain Gmbh Abtastplatte für eine optische Positionsmesseinrichtung
US11355342B2 (en) 2019-06-13 2022-06-07 Nanya Technology Corporation Semiconductor device with reduced critical dimensions and method of manufacturing the same

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6589879B2 (en) * 2001-01-18 2003-07-08 Applied Materials, Inc. Nitride open etch process based on trifluoromethane and sulfur hexafluoride
JP4213871B2 (ja) * 2001-02-01 2009-01-21 株式会社日立製作所 半導体装置の製造方法
US6699795B1 (en) * 2002-03-15 2004-03-02 Cypress Semiconductor Corp. Gate etch process
US6921723B1 (en) * 2002-04-23 2005-07-26 Applied Materials, Inc. Etching method having high silicon-to-photoresist selectivity
US6818553B1 (en) * 2002-05-15 2004-11-16 Taiwan Semiconductor Manufacturing Company, Ltd. Etching process for high-k gate dielectrics
KR20030089346A (ko) * 2002-05-17 2003-11-21 홍순용 인조석 및 그 제작방법
JP3672900B2 (ja) * 2002-09-11 2005-07-20 松下電器産業株式会社 パターン形成方法
US7344991B2 (en) * 2002-12-23 2008-03-18 Tokyo Electron Limited Method and apparatus for multilayer photoresist dry development
US20040192059A1 (en) * 2003-03-28 2004-09-30 Mosel Vitelic, Inc. Method for etching a titanium-containing layer prior to etching an aluminum layer in a metal stack
US6949460B2 (en) * 2003-11-12 2005-09-27 Lam Research Corporation Line edge roughness reduction for trench etch
US6893975B1 (en) * 2004-03-31 2005-05-17 Tokyo Electron Limited System and method for etching a mask
US7172969B2 (en) * 2004-08-26 2007-02-06 Tokyo Electron Limited Method and system for etching a film stack
US20090047791A1 (en) * 2007-08-16 2009-02-19 International Business Machines Corporation Semiconductor etching methods
US7888267B2 (en) * 2008-02-01 2011-02-15 Tokyo Electron Limited Method for etching silicon-containing ARC layer with reduced CD bias

Also Published As

Publication number Publication date
KR101713330B1 (ko) 2017-03-07
JP2011040757A (ja) 2011-02-24
US8236700B2 (en) 2012-08-07
KR20110018266A (ko) 2011-02-23
US20110039416A1 (en) 2011-02-17

Similar Documents

Publication Publication Date Title
JP5577530B2 (ja) 六フッ化硫黄(sf6)および炭化水素ガスを用いた反射防止層のパターニング方法
US8809196B2 (en) Method of etching a thin film using pressure modulation
JP6280030B2 (ja) 多層マスクのパターン限界寸法及びインテグリティを制御するためのエッチングプロセス
US7888267B2 (en) Method for etching silicon-containing ARC layer with reduced CD bias
US7998872B2 (en) Method for etching a silicon-containing ARC layer to reduce roughness and CD
CN107431011B (zh) 用于原子层蚀刻的方法
TWI620246B (zh) 於抗反射塗佈層蝕刻期間使用氫以改良粗糙度及提升選擇性的方法
US7637269B1 (en) Low damage method for ashing a substrate using CO2/CO-based process
US7858270B2 (en) Method for etching using a multi-layer mask
US8252192B2 (en) Method of pattern etching a dielectric film while removing a mask layer
JP2008244479A (ja) 金属窒化物を乾式エッチングする方法及びシステム
US20100216310A1 (en) Process for etching anti-reflective coating to improve roughness, selectivity and CD shrink
KR20050028781A (ko) 선택적 측벽 폴리머 증착에 의해 포토레지스트 트리밍공정의 임계크기 미세로딩을 제어하는 방법
US7947609B2 (en) Method for etching low-k material using an oxide hard mask
US7935640B2 (en) Method for forming a damascene structure
US20090246713A1 (en) Oxygen-containing plasma flash process for reduced micro-loading effect and cd bias
US7622390B2 (en) Method for treating a dielectric film to reduce damage
US7604908B2 (en) Fine pattern forming method

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20130517

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20140122

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20140204

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20140404

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20140610

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20140617

R150 Certificate of patent or registration of utility model

Ref document number: 5577530

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

LAPS Cancellation because of no payment of annual fees