JP5573669B2 - Semiconductor device and manufacturing method thereof - Google Patents
Semiconductor device and manufacturing method thereof Download PDFInfo
- Publication number
- JP5573669B2 JP5573669B2 JP2010294231A JP2010294231A JP5573669B2 JP 5573669 B2 JP5573669 B2 JP 5573669B2 JP 2010294231 A JP2010294231 A JP 2010294231A JP 2010294231 A JP2010294231 A JP 2010294231A JP 5573669 B2 JP5573669 B2 JP 5573669B2
- Authority
- JP
- Japan
- Prior art keywords
- insulating film
- film
- carbon nanotubes
- interlayer insulating
- semiconductor device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/5226—Via connections in a multilevel interconnection structure
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/482—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body
- H01L23/485—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body consisting of layered constructions comprising conductive layers and insulating layers, e.g. planar contacts
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
- H01L23/53204—Conductive materials
- H01L23/53276—Conductive materials containing carbon, e.g. fullerenes
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
- H01L2221/10—Applying interconnections to be used for carrying current between separate components within a device
- H01L2221/1068—Formation and after-treatment of conductors
- H01L2221/1094—Conducting structures comprising nanotubes or nanowires
Description
本発明は半導体装置およびその製造方法に関する。 The present invention relates to a semiconductor device and a manufacturing method thereof.
カーボンナノチューブ（ＣＮＴ）は、１０９Ａ／ｃｍ２に達する非常に大きな電流密度耐性と、１５００Ｗ／ｍ・Ｋ程度の非常に高い熱伝導度を有している。 Carbon nanotubes (CNT) have a very large current density resistance reaching 10 9 A / cm 2 and a very high thermal conductivity of about 1500 W / m · K.
そこで近年、大規模集積回路（ＬＳＩ）の配線に、カーボンナノチューブを用いる技術が提案されている。 Therefore, in recent years, a technique using carbon nanotubes for wiring of a large scale integrated circuit (LSI) has been proposed.
例えば従来、層間絶縁膜中に形成したビアホール内に、カーボンナノチューブを前記ビアホールの底から上方に向かって成長させ、これをＳＯＤ（spin on dielectric）膜等で固定した後に、前記ＳＯＤとＣＮＴの複合膜、約１μｍをＣＭＰ（化学的機械的研磨）によって平坦化し、前記層間絶縁膜の表面に、前記ビアホール内のカーボンナノチューブの先端部を露出させ、ビアプラグを形成する技術が提案されている。このようなカーボンナノチューブにより構成したビアプラグは、大きな電流密度を支えることができ、また効果的な放熱経路としても作用することが期待されている。 For example, conventionally, carbon nanotubes are grown upward from the bottom of the via hole in the via hole formed in the interlayer insulating film, and fixed with an SOD (spin on dielectric) film or the like, and then the composite of the SOD and the CNT is formed. A technique has been proposed in which about 1 μm of the film is planarized by CMP (chemical mechanical polishing), and the tip of the carbon nanotube in the via hole is exposed on the surface of the interlayer insulating film to form a via plug. A via plug composed of such carbon nanotubes can support a large current density and is expected to act as an effective heat dissipation path.
層間絶縁膜中に形成したビアホール内に、カーボンナノチューブを前記ビアホールの底から上方に向かって成長させ、これをＳＯＤ（spin on dielectric）膜等で固定したとき、パターンの疎密に依存して、ＳＯＤとＣＮＴの複合膜の膜厚が大きく異なる。この複合膜をＣＭＰ研磨するとき、厚い膜厚の部分を研磨するのに時間がかかる上に、膜厚の薄い部分が過研磨となってしまう。膜厚分布を回避するために、ＳＯＤを厚く塗布すると、クラックが発生したり、ＣＭＰ研磨時間が極端に長くなったりして、製造コストが増大してしまう。また、ＣＮＴの密度が高くなるほど、これらの影響が大きくなる。 When carbon nanotubes are grown upward from the bottom of the via hole in the via hole formed in the interlayer insulating film and fixed with an SOD (spin on dielectric) film or the like, the SOD depends on the density of the pattern. The film thickness of the composite film of CNT and CNT is greatly different. When this composite film is subjected to CMP polishing, it takes time to polish a thick film portion, and a thin film portion is overpolished. If the SOD is applied thick in order to avoid the film thickness distribution, cracks occur and the CMP polishing time becomes extremely long, resulting in an increase in manufacturing cost. In addition, these effects increase as the density of CNTs increases.
本発明の目的は、高密度のカーボンナノチューブとＳＯＤの複合膜を容易に平坦化できる方法を提供し、ＬＳＩの配線に用いることができる半導体装置の製造方法および配線構造の形成方法を提供することにある。 An object of the present invention is to provide a method for easily planarizing a composite film of high-density carbon nanotubes and SOD, and to provide a method for manufacturing a semiconductor device and a method for forming a wiring structure that can be used for LSI wiring. It is in.
一の側面によれば半導体装置は基板と、前記基板に形成された、導電領域を含む活性素子と、前記基板上に形成され、前記活性素子を覆う絶縁膜と、前記絶縁膜中に形成され、前記導電領域にコンタクトするビアプラグを有する半導体装置において、前記ビアプラグは、前記導電領域から延在するカーボンナノチューブの束を有し、前記カーボンナノチューブは前記ビアプラグ中において誘電体材料により保持されており、前記カーボンナノチューブは、先端が外方に開いた形状を有する。According to one aspect, a semiconductor device includes a substrate, an active element including a conductive region formed on the substrate, an insulating film formed on the substrate and covering the active element, and formed in the insulating film. In the semiconductor device having a via plug in contact with the conductive region, the via plug has a bundle of carbon nanotubes extending from the conductive region, and the carbon nanotube is held by a dielectric material in the via plug, The carbon nanotube has a shape with a tip opened outward.
他の側面によれば半導体装置の製造方法は、絶縁膜中にビアホールを形成する工程と、前記ビアホールの底に触媒粒子を付着させる工程と、前記ビアホール中において前記触媒粒子を起点に、カーボンナノチューブを前記絶縁膜の表面を超えて成長させ、複数のカーボンナノチューブよりなるカーボンナノチューブの束を形成する工程と、前記絶縁膜上に前記カーボンナノチューブの束を覆って、誘電体膜の塗布液を塗布する工程と、前記絶縁膜上における前記塗布液の厚さを、前記絶縁膜上における前記塗布液の表面の高さが前記絶縁膜表面におけるカーボンナノチューブの高さ以下になるように減少させる工程と、前記厚さが低減された塗布液を硬化させて前記誘電体膜を形成する工程と、前記誘電体膜を除去して前記絶縁膜の表面を露出させ、前記絶縁膜の表面に、前記カーボンナノチューブによりビアプラグを形成する工程と、を含む。According to another aspect, a method of manufacturing a semiconductor device includes a step of forming a via hole in an insulating film, a step of attaching catalyst particles to the bottom of the via hole, and a carbon nanotube starting from the catalyst particles in the via hole. And a step of forming a bundle of carbon nanotubes composed of a plurality of carbon nanotubes, covering the bundle of carbon nanotubes on the insulating film, and applying a dielectric film coating solution. And reducing the thickness of the coating solution on the insulating film so that the height of the surface of the coating solution on the insulating film is equal to or less than the height of the carbon nanotubes on the surface of the insulating film; Curing the coating solution having a reduced thickness to form the dielectric film; and removing the dielectric film to expose the surface of the insulating film. It is, on the surface of the insulating film, and forming a via plug by the carbon nanotubes.
一の側面によれば、半導体装置の製造効率を向上させることが可能となる。 According to one aspect, it is possible to improve the manufacturing efficiency of a semiconductor device.
以下、実施形態について、添付の図面を参照して具体的に説明する。 Hereinafter, embodiments will be specifically described with reference to the accompanying drawings.
（第１の実施形態）
図１Ａを参照するに、シリコン基板１上には素子分離領域２により素子領域１Ａが画定されており、前記素子領域１Ａにおいてはｐ型あるいはｎ型のシリコン基板１１上にゲート絶縁膜２Ｇを介して例えばポリシリコンなどよりなるゲート電極３Ｇが形成される。
(First embodiment)
Referring to FIG. 1A, an element region 1A is defined on a silicon substrate 1 by an element isolation region 2. In the element region 1A, a gate insulating film 2G is interposed on a p-type or n-type silicon substrate 11. Thus, the gate electrode 3G made of, for example, polysilicon is formed.
前記ゲート電極３Ｇの相対向する側壁面上には、シリコン酸化膜あるいはシリコン窒化膜などの側壁絶縁膜３Ｗ１，３Ｗ２が形成されている。また前記シリコン基板１１中、前記ゲート電極３Ｇを挟んで相対向して、前記シリコン基板１１の導電型とは逆導電型のソース領域１ａおよびドレイン領域１ｂ形成されている。 Side wall insulating films 3W 1 and 3W 2 such as a silicon oxide film or a silicon nitride film are formed on the opposite side wall surfaces of the gate electrode 3G. In the silicon substrate 11, a source region 1a and a drain region 1b having a conductivity type opposite to the conductivity type of the silicon substrate 11 are formed opposite to each other across the gate electrode 3G.
さらに前記図１Ａの状態では、前記シリコン基板１Ａ上には例えばシリコン酸化膜よりなる絶縁膜３が、前記ゲート極３Ｇを覆って、例えばシラン系ガス又はテトラエトキシシラン（ＴＥＯＳ）ガスを使用した化学気相成長（ＣＶＤ）法により、例えば２００ｎｍの厚さに形成されている。 Further, in the state of FIG. 1A, an insulating film 3 made of, for example, a silicon oxide film on the silicon substrate 1A covers the gate electrode 3G and uses, for example, a silane-based gas or a tetraethoxysilane (TEOS) gas. The film is formed to a thickness of, for example, 200 nm by a vapor deposition (CVD) method.
次に図１Ｂに示すように前記絶縁膜３中には、前記ソース領域１ａおよびドレイン領域１ｂを露出するコンタクトホール３Ａ．３Ｂが、例えばフッ素系ガスをエッチングガスとした反応性イオンエッチング法によりそれぞれ形成され、さらに図１Ｃに示すように前記絶縁膜３上に、前記コンタクトホール３Ａ，３Ｂの側壁面および底面を連続して覆って、例えばタンタル（Ｔａ）あるいは窒化タンタル（ＴａＮ）よりなる密着膜３ａが、例えばスパッタ法により、形成され、
さらに前記密着膜３ａ上に、例えばチタン（Ｔｉ）又は窒化チタン（ＴｉＮ）よりなるコンタクト膜１０が、例えばスパッタ法により形成される。
Next, as shown in FIG. 1B, contact holes 3A... Exposing the source region 1a and the drain region 1b are formed in the insulating film 3. 3B is formed by a reactive ion etching method using, for example, a fluorine-based gas as an etching gas. Further, as shown in FIG. 1C, side walls and bottom surfaces of the contact holes 3A and 3B are continuously formed on the insulating film 3. An adhesion film 3a made of, for example, tantalum (Ta) or tantalum nitride (TaN) is formed by, for example, sputtering,
Further, a contact film 10 made of, for example, titanium (Ti) or titanium nitride (TiN) is formed on the adhesion film 3a, for example, by sputtering.
ここで前記密着膜３ａは前記コンタクト膜３ｂを前記コンタクトホール３Ａ，３Ｂの側壁面に密着させる作用をするのに対し、前記コンタクト膜３ｂは、後にビアプラグの形成にあたり付着される触媒粒子を担持する触媒担持膜として機能する。 Here, the contact film 3a works to bring the contact film 3b into close contact with the side wall surfaces of the contact holes 3A and 3B, whereas the contact film 3b carries catalyst particles that are attached later in forming a via plug. Functions as a catalyst-supporting membrane.
前記密着膜３ａ及びコンタクト膜３ｂの形成方法はスパッタ法に限定されないが、スパッタ法を使う場合には、ターゲットと試料との間の距離をターゲットの直径以上に設定して構成元素粒子を供給する異方性ロングスロースパッタリング法を使うことが可能である。また、コリメータスパッタリング法又はイオン化金属プラズマ（ＩＭＰ）スパッタリング法等を採用してもよい。 The method of forming the adhesion film 3a and the contact film 3b is not limited to the sputtering method, but when the sputtering method is used, the constituent element particles are supplied by setting the distance between the target and the sample to be equal to or larger than the diameter of the target. Anisotropic long throw sputtering can be used. Further, a collimator sputtering method, an ionized metal plasma (IMP) sputtering method, or the like may be employed.
さらに図１Ｃに示すように前記コンタクト膜３ｂの上に複数の触媒粒子３ｃを分散させながら堆積させる。触媒粒子３ｃの材料は特に限定されないが、コバルト（Ｃｏ）、鉄（Ｆｅ）及びニッケル（Ｎｉ）が挙げられる。また、これらの２種又は３種を含む合金を用いてもよい。このような合金としては、ＴｉＣｏ等の金属間化合物が挙げられる。触媒粒子１１の形成方法としては、例えばレーザアブレーション法、スパッタリング法、及び蒸着法等が挙げられる。 Further, as shown in FIG. 1C, a plurality of catalyst particles 3c are deposited on the contact film 3b while being dispersed. Although the material of the catalyst particle 3c is not specifically limited, Cobalt (Co), iron (Fe), and nickel (Ni) are mentioned. Moreover, you may use the alloy containing these 2 types or 3 types. Examples of such an alloy include intermetallic compounds such as TiCo. Examples of the method for forming the catalyst particles 11 include a laser ablation method, a sputtering method, and a vapor deposition method.
図２は、前記図１Ｃの工程で触媒粒子３ｃを堆積するのに使われるレーザアブレーション装置３０の例を示す。 FIG. 2 shows an example of a laser ablation apparatus 30 used for depositing the catalyst particles 3c in the process of FIG. 1C.
図２を参照するに、前記レーザアブレーション装置３０は、ヘリウム（Ｈｅ）などの不活性ガスを供給されターゲット３１Ａを保持するアブレーションチャンバ３１と、前記ターゲットにレーザ光を照射する、例えばＮｄ−ＹＡＧレーザなどの高出力レーザ３２と、自動走査されるインパクションプレート３２Ａを備え前記アブレーションチャンバ３１中において前記ターゲット３１Ａのレーザ照射により発生した微粒子を、ノズル３１Ｂを介して供給され、分級などの粒度調整を行うインパクタ３３と、それぞれ真空ポンプ（図示せず）により排気され、高真空環境を実現する真空チャンバ３４Ａ〜３４Ｃよりなり、前記インパクタ３３で分級された粒子を、ノズル３３Ｂを介して供給される処理容器３４より構成され、前記堆処理容器３４中には、例えばコバルト（Ｃｏ）などの触媒金属よりなる被処理基板Ｗを保持する基板保持台３４ａが設けられている。 Referring to FIG. 2, the laser ablation apparatus 30 is supplied with an inert gas such as helium (He) and holds an ablation chamber 31 that holds a target 31 </ b> A, and irradiates the target with laser light, for example, an Nd-YAG laser. The fine particles generated by the laser irradiation of the target 31A in the ablation chamber 31 are supplied via the nozzle 31B to adjust the particle size such as classification. The process which consists of the vacuum chamber 34A-34C which implement | achieves the impactor 33 to perform and each is evacuated by the vacuum pump (not shown) and implement | achieves a high vacuum environment, and supplies the particle | grains classified by the said impactor 33 through the nozzle 33B It is comprised from the container 34, The said composting container 3 During, for example, a substrate holder 34a for holding the target substrate W made of a catalytic metal such as cobalt (Co) are provided.
例えば前記触媒粒子１１をこのようなレーザアブレーションにより形成する場合には、前記処理容器３４の内部を、前記アブレーションチャンバ３１中の圧力よりも低い、例えば１ｋＰａ以下の高真空状態に排気し、前記レーザビーム３４を例えば２Ｗ程度のエネルギで照射する。 For example, when the catalyst particles 11 are formed by such laser ablation, the inside of the processing vessel 34 is exhausted to a high vacuum state lower than the pressure in the ablation chamber 31, for example, 1 kPa or less, and the laser The beam 34 is irradiated with energy of about 2 W, for example.
そこで前記ターゲット３１Ａにおいて蒸発して生じたＣｏ粒子は前記ノズル３１Ｂを通ってインパクタ３３に導入され、分級される。さらにこのようにして所定の粒度範囲に分級されたＣｏ粒子がノズル３３Ｂを通って高真空状態にある処理容器３４に導入され、被処理基板Ｗの表面に堆積する。 Therefore, Co particles generated by evaporation in the target 31A are introduced into the impactor 33 through the nozzle 31B and classified. Further, the Co particles classified into the predetermined particle size range in this way are introduced into the processing vessel 34 in a high vacuum state through the nozzle 33B, and are deposited on the surface of the substrate W to be processed.
また前記触媒粒子３ｃをスパッタ法により堆積する場合では、例えばコリメーテッドスパッタ法により、基板に対して斜めに入射する粒子の割合を低減させることにより、前記コンタクトホール３Ａ，３Ｂの側壁面上への触媒粒子３ｃの付着を抑制することが可能である。 In the case where the catalyst particles 3c are deposited by sputtering, the ratio of particles obliquely incident on the substrate is reduced by collimated sputtering, for example, to the sidewall surfaces of the contact holes 3A and 3B. It is possible to suppress the adhesion of the catalyst particles 3c.
次に図１Ｄに示すように、前記触媒粒子３ｃを起点に多数のカーボンナノチューブ４Ｃを上方に互いに略平行に、前記コンタクトホール３Ａ，３Ｂの上端を超えるように成長させる。 Next, as shown in FIG. 1D, a large number of carbon nanotubes 4C are grown upward in parallel with each other starting from the catalyst particles 3c so as to exceed the upper ends of the contact holes 3A and 3B.
カーボンナノチューブ４Ｃを成長させる方法は特に限定されない。例えば、熱ＣＶＤ法、熱フィラメントＣＶＤ法、及びプラズマＣＶＤ法等のＣＶＤ法が挙げられる。熱ＣＶＤ法を採用する場合には、例えば反応ガスとしてアセチレン及びアルゴンの混合ガスを成長雰囲気である真空チャンバ内に導入する。アセチレンは例えば１０流量％のアルゴンで希釈して真空チャンバ内に導入する。また、アセチン含有ガス及びアルゴンガスの流量は、例えば、それぞれ０．５ｓｃｃｍ、１０００ｓｃｃｍとする。また、例えば、真空チャンバ内の圧力を１ｋＰａに設定し、基板温度を４００℃〜４５０℃に設定する。このような条件下では、カーボンナノチューブ４Ｃは、例えば１μｍ／時間程度の速度で成長する。また、熱フィラメントＣＶＤ法を採用する場合には、例えばガスを解離させるための熱フィラメントの温度を例えば９００℃〜１８００℃に設定する。前記カーボンナノチューブ１３の長さは、成長時間を制御することにより、ビアプラグ以上の長さであれば、任意に制御できる。 The method for growing the carbon nanotube 4C is not particularly limited. For example, CVD methods, such as a thermal CVD method, a hot filament CVD method, and a plasma CVD method, are mentioned. When the thermal CVD method is employed, for example, a mixed gas of acetylene and argon is introduced as a reaction gas into a vacuum chamber that is a growth atmosphere. Acetylene is diluted with, for example, 10% by flow of argon and introduced into the vacuum chamber. The flow rates of the acetin-containing gas and the argon gas are, for example, 0.5 sccm and 1000 sccm, respectively. Further, for example, the pressure in the vacuum chamber is set to 1 kPa, and the substrate temperature is set to 400 ° C. to 450 ° C. Under such conditions, the carbon nanotube 4C grows at a rate of about 1 μm / hour, for example. Moreover, when employ | adopting a hot filament CVD method, the temperature of the hot filament for dissociating gas is set to 900 to 1800 degreeC, for example. The length of the carbon nanotube 13 can be arbitrarily controlled by controlling the growth time as long as it is longer than the via plug.
このようにして形成されたカーボンナノチューブ４Ｃは単層あるいは多層のカーボンナノチューブ構造を有しており、炭素原子の六員環により構成された周知のグラフェンシートが同軸状に、あるいはスパイラル状に巻かれた中空の形状を有している。また成長直後の状態では、個々のカーボンナノチューブ４Ｃの先端部には、炭素原子の五員環を有するキャップ構造略半球状のキャップ構造が形成されている。 The carbon nanotubes 4C thus formed have a single-walled or multi-walled carbon nanotube structure, and a well-known graphene sheet composed of a six-membered ring of carbon atoms is wound coaxially or spirally. It has a hollow shape. In the state immediately after growth, a cap structure having a substantially hemispherical cap structure having a five-membered ring of carbon atoms is formed at the tip of each carbon nanotube 4C.
本実施形態では次に図１Ｅに示すように、前記絶縁膜３の表面に、スピンオングラス（ＳＯＧ）膜やＳｉＯＣＨ膜を初めとするｌｏｗ−Ｋ誘電体膜などの塗布型誘電体膜（ＳＯＤ膜）の前駆体となる塗布液を、前記カーボンナノチューブ４Ｃを覆うように塗布し、液体状態において厚さｔの塗布膜４ＤＬを形成する。ここで前記厚さｔは、前記絶縁膜３の表面から測った前記カーボンナノチューブ４Ｃの延出量ｔ０よりも十分に大きく、前記層間絶縁膜７の表面からカーボンナノチューブ１３が突出していても十分な流動性が確保でき、前記塗布膜４ＤＬを略均一な厚さに形成することが可能となる。 In this embodiment, as shown in FIG. 1E, a coating type dielectric film (SOD film) such as a low-K dielectric film such as a spin-on-glass (SOG) film or a SiOCH film is formed on the surface of the insulating film 3. ) Is applied so as to cover the carbon nanotubes 4C, and a coating film 4DL having a thickness t is formed in a liquid state. Here, the thickness t is sufficiently larger than the extension amount t 0 of the carbon nanotubes 4C measured from the surface of the insulating film 3, and even if the carbon nanotubes 13 protrude from the surface of the interlayer insulating film 7. Therefore, the coating film 4DL can be formed in a substantially uniform thickness.
前記塗布膜４ＤＬは、前記絶縁膜３の表面からカーボンナノチューブ４Ｃが突出していても前記絶縁膜３の表面において十分な流動性が確保されるように、粘度1mm2/s以下となるように溶媒により希釈しておくのが好ましい。このような塗布膜としては、例えば日立化成株式会社より市販の商品面ＨＳＧ−Ｒ７などをアルコールなどの溶媒で薄めて使うこともできる。 The coating film 4DL is a solvent having a viscosity of 1 mm 2 / s or less so that sufficient fluidity is secured on the surface of the insulating film 3 even if the carbon nanotubes 4C protrude from the surface of the insulating film 3. It is preferable to dilute with. As such a coating film, for example, a product surface HSG-R7 commercially available from Hitachi Chemical Co., Ltd. can be diluted with a solvent such as alcohol.
続いて図１Ｅの塗布膜４ＤＬが形成された基板１を、ウェハのままスピンコーティング装置に装着し、前記基板１を例えば毎分１０００回転以上で高速回転させることにより、前記液体状の塗布膜４ＤＬを遠心力によりとばし、前記塗布膜４ＤＬの厚さｔを図１Ｆ中に矢印で示すように減少させる。これにより前記塗布膜４ＤＬの前記絶縁膜３上における表面の高さが、図３に示すように、前記塗布膜４ＤＬのうち、基板１の表面上における高さΔｔが、前記カーボンナノチューブ１３の突出高さｔ０よりも低下する。ただし図３は前記図１Ｆの状態の基板１を、より小さな縮尺で示した断面図である。 Subsequently, the substrate 1 on which the coating film 4DL of FIG. 1E is formed is mounted on a spin coating apparatus as a wafer, and the substrate 1 is rotated at a high speed of, for example, 1000 rotations per minute or more to thereby form the liquid coating film 4DL. And the thickness t of the coating film 4DL is decreased as shown by an arrow in FIG. 1F. Accordingly, as shown in FIG. 3, the surface height of the coating film 4DL on the insulating film 3 is such that the height Δt of the coating film 4DL on the surface of the substrate 1 is the protrusion of the carbon nanotube 13. lower than the height t 0. However, FIG. 3 is a sectional view showing the substrate 1 in the state of FIG. 1F on a smaller scale.
その際、前記多数のカーボンナノチューブ４Ｃは液面の低下と共に、表面張力により束ねられ、前記絶縁膜７の表面から上方に延在しながらも、全体として先端部が集合した、特徴的な形状の束を形成する。その際、前記基板１の表面に略一様に形成されたカーボンナノチューブ４Ｃは、束ごとに島状に集合し、前記基板１の表面にはカーボンナノチューブ４Ｃにより多数の島状構造４ＩＳが形成される。 At that time, the large number of carbon nanotubes 4C are bundled by the surface tension as the liquid level is lowered, and while extending upward from the surface of the insulating film 7, the tip portion is gathered as a whole and has a characteristic shape. Form a bundle. At this time, the carbon nanotubes 4C formed substantially uniformly on the surface of the substrate 1 gather in an island shape for each bundle, and a large number of island-like structures 4IS are formed on the surface of the substrate 1 by the carbon nanotubes 4C. The
図１Ｆは、前記図１Ｅの状態から、前記塗布膜４ＤＬの厚さｔをこのように低減させて得られた構造を示す。 FIG. 1F shows a structure obtained by reducing the thickness t of the coating film 4DL in this way from the state of FIG. 1E.
図１Ｆを参照するに、前記絶縁膜３のうち、前記ゲート電極を覆う部分に形成された島状構造４ＩＳの他に、前記コンタクトホール３Ａ，３Ｂに対して、同様なカーボンナノチューブによる島状構造４ＩＳＡ，４ＩＳＢが形成されているのがわかる。 Referring to FIG. 1F, in addition to the island-like structure 4IS formed in the insulating film 3 so as to cover the gate electrode, the same island-like structure of carbon nanotubes is used for the contact holes 3A and 3B. It can be seen that 4ISA and 4ISB are formed.
次に図１Ｇに示すように前記塗布膜４ＤＬは硬化され、その結果、前記塗布膜４ＤＬに対応して誘電体膜４Ｄが形成される。前記誘電体膜４Ｄは、前記コンタクトホール３Ａ，３Ｂ中において、それぞれの島状構造４ＩＳＡ，４ＩＳＢを構成するカーボンナノチューブ４Ｃの間を充填し、その結果、前記カーボンナノチューブ４Ｃは前記コンタクトホール３Ａ，３Ｂ中において前記誘電体膜４Ｄにより機械的に安定に支持される。前記絶縁膜３上に形成された島状構造４ＩＳにおいても同様である。なお前記図３は、図１Ｇの状態にも対応している。 Next, as shown in FIG. 1G, the coating film 4DL is cured, and as a result, a dielectric film 4D is formed corresponding to the coating film 4DL. The dielectric film 4D fills the space between the carbon nanotubes 4C constituting the island-like structures 4ISA and 4ISB in the contact holes 3A and 3B. As a result, the carbon nanotube 4C is in contact holes 3A and 3B. It is supported mechanically and stably by the dielectric film 4D. The same applies to the island structure 4IS formed on the insulating film 3. FIG. 3 also corresponds to the state of FIG. 1G.
なお前記塗布膜４ＤＬの固形分がわずかで、塗布膜４ＤＬが多量の溶媒を含む場合には、図１Ｅの塗布膜４ＤＬの膜厚を減少させる工程を、溶媒の気化により行うことも可能である。 When the coating film 4DL has a small solid content and the coating film 4DL contains a large amount of solvent, the step of reducing the thickness of the coating film 4DL in FIG. 1E can be performed by evaporation of the solvent. .
続いて図１Ｈに示すように、前記誘電体膜４Ｄを、前記絶縁膜３上に形成されているカーボンナノチューブ４Ｃの島状構造４ＩＳ共々、化学機械研磨（ＣＭＰ）により除去し、前記層間絶縁膜７の表面を露出する。このような化学機械研磨の結果、前記コンタクトホール３Ａ，３Ｂ中に誘電体膜４Ｄにより保持されているカーボンナノチューブ４Ｃも、前記絶縁膜３から突出する部分が研磨され、先端部が前記絶縁膜３の表面と略同一面において露出される。 Subsequently, as shown in FIG. 1H, the dielectric film 4D is removed together with the island-like structure 4IS of the carbon nanotubes 4C formed on the insulating film 3 by chemical mechanical polishing (CMP), and the interlayer insulating film The surface of 7 is exposed. As a result of such chemical mechanical polishing, the carbon nanotube 4C held by the dielectric film 4D in the contact holes 3A and 3B is also polished at the portion protruding from the insulating film 3, and the tip is the insulating film 3 It is exposed in substantially the same plane as the surface of
一般にカーボンナノチューブは、成長直後の状態では先端部に、炭素原子の五員環を有する半球状のキャップ構造が形成されているが、このような誘電体膜４Ｄに保持された状態での化学機械研磨によりこのようなキャップ構造は除去され、前記コンタクトホール３Ａ，３Ｂの表面には、カーボンナノチューブ４Ｃの開端した先端部が露出される。 In general, carbon nanotubes are formed with a hemispherical cap structure having a five-membered ring of carbon atoms at the tip immediately after the growth, but the chemical machinery in a state of being held by such a dielectric film 4D. Such a cap structure is removed by polishing, and the open ends of the carbon nanotubes 4C are exposed on the surfaces of the contact holes 3A and 3B.
そこでこのような絶縁膜３上に配線パタ―ンを形成した場合、前記カーボンナノチューブ４Ｃの先端部は前記配線パタ―ンの下部に、その全周にわたってコンタクトし、低い接触抵抗および低い熱抵抗を実現することができる。 Therefore, when a wiring pattern is formed on such an insulating film 3, the tip of the carbon nanotube 4C is in contact with the lower part of the wiring pattern over the entire circumference, and has low contact resistance and low thermal resistance. Can be realized.
また本実施形態では実効的なビア径が縮小されるため、配線パタ―ンにある程度の位置ずれが生じても、安定してコンタクトをとることが可能となる。 Further, in this embodiment, since the effective via diameter is reduced, it is possible to contact stably even if a certain amount of positional deviation occurs in the wiring pattern.
なお図１Ｈの工程において、前記化学機械研磨の後に、カーボンナノチューブ４Ｃに吸着している酸素の除去等を目的とした処理を行ってもよい。この処理としては、例えば不活性ガス中での熱処理を行ってもよく、また、真空中での脱ガス処理を行ってもよい。 In the step of FIG. 1H, after the chemical mechanical polishing, a treatment for removing oxygen adsorbed on the carbon nanotubes 4C may be performed. As this treatment, for example, heat treatment in an inert gas may be performed, or degassing treatment in a vacuum may be performed.
次いで、前記図１Ｈの構造上に、必要に応じて多層配線構造を形成することにより、所望の半導体装置を製造することができる。ここで前記コンタクトホール３Ａ，３Ｂにおいて、カーボンナノチューブ４Ｃの島状構造４ＩＳＡ，４ＩＳＢは、それぞれ前記ソース領域１ａに電気的にコンタクトするビアプラグ４ＶＡおよび前記ドレイン領域１ｂに電気的にコンタクトするビアプラグ４ＶＢを形成する。多層配線構造の形成については、次の実施形態において説明する。 Next, a desired semiconductor device can be manufactured by forming a multilayer wiring structure on the structure of FIG. 1H as necessary. Here, in the contact holes 3A and 3B, the island-like structures 4ISA and 4ISB of the carbon nanotubes 4C form via plugs 4VA that are in electrical contact with the source region 1a and via plugs 4VB that are in electrical contact with the drain region 1b, respectively. To do. The formation of the multilayer wiring structure will be described in the next embodiment.
図４Ａ〜図４Ｄは、本実施形態の一変形例を示す。ただし図中、先に説明した部分に対応する部分には同一の参照符号を付し、説明を省略する。 4A to 4D show a modification of the present embodiment. However, in the figure, the same reference numerals are assigned to portions corresponding to the portions described above, and description thereof is omitted.
図４Ａを参照するに、本変形例では前記図１Ｃの工程の後、前記コンタクトホール３Ａ，３Ｂの底に堆積した触媒粒子３ｃを残し、前記絶縁膜３の上面に堆積した触媒粒子３ｃの不活化を行う。 Referring to FIG. 4A, in this modified example, after the step of FIG. 1C, the catalyst particles 3c deposited on the bottoms of the contact holes 3A and 3B are left, and the catalyst particles 3c deposited on the upper surface of the insulating film 3 are not removed. Activate.
より具体的には、図４Ａに示すように、基板１及び絶縁膜３の表面に垂直な方向に対して傾斜した方向からイオンを照射し、前記絶縁膜３の上面に堆積した触媒粒子３ｃをイオンミリングにより除去する。３ｂおよび３a共々除去して、前記絶縁膜３の表面を露出させてもよい。イオンを照射する方向は、イオンがコンタクトホール３Ａ，３Ｂの底面上の触媒粒子３ｃに照射されない限りで特に限定されないが、例えば基板１及び絶縁膜３の表面に垂直な方向から８５°傾斜した方向から照射することができる。なお、イオンを照射する方向を固定していてもよいが、基板１が載置されたステージの回転等により、基板１の表面に平行な面内の全方位から均一に照射するのが好ましい。 More specifically, as shown in FIG. 4A, ions are irradiated from a direction inclined with respect to a direction perpendicular to the surfaces of the substrate 1 and the insulating film 3, and the catalyst particles 3c deposited on the upper surface of the insulating film 3 are formed. Remove by ion milling. The surface of the insulating film 3 may be exposed by removing both 3b and 3a. The direction of irradiating ions is not particularly limited as long as the ions are not irradiated onto the catalyst particles 3c on the bottom surfaces of the contact holes 3A and 3B. For example, the direction inclined by 85 ° from the direction perpendicular to the surfaces of the substrate 1 and the insulating film 3 Can be irradiated. In addition, although the direction which irradiates ion may be fixed, it is preferable to irradiate uniformly from all directions in the surface parallel to the surface of the board | substrate 1 by rotation etc. of the stage in which the board | substrate 1 was mounted.
この処理の結果、図４Ｂに示すように、前記絶縁膜３の上面において触媒粒子３ｃが除去され、コンタクトホール３Ａ，３Ｂ内のみに触媒粒子３ｃが残存する。なお図４Ａの工程において、前記絶縁膜３上の触媒粒子３ｃの除去は、化学機械研磨（ＣＭＰ）法により行ってもよい。 As a result of this process, as shown in FIG. 4B, the catalyst particles 3c are removed on the upper surface of the insulating film 3, and the catalyst particles 3c remain only in the contact holes 3A and 3B. In the step of FIG. 4A, the catalyst particles 3c on the insulating film 3 may be removed by a chemical mechanical polishing (CMP) method.
この場合にはカーボンナノチューブ４Ｃの成長は、コンタクトホール３Ａ，３Ｂにおいてのみ生じ、図４Ｃに示す構造が得られる。 In this case, the growth of the carbon nanotube 4C occurs only in the contact holes 3A and 3B, and the structure shown in FIG. 4C is obtained.
さらに図１Ｅ以降の工程を行うことにより、図４Ｄに示す構造となり、図１Ｇよりも容易に化学機械研磨が可能となる。本変形例においても図１Ｈと同じ構造の半導体装置を得ることができる。 Further, by performing the steps after FIG. 1E, the structure shown in FIG. 4D is obtained, and chemical mechanical polishing can be performed more easily than in FIG. 1G. Also in this modification, a semiconductor device having the same structure as in FIG. 1H can be obtained.
本実施形態では発明を、図１Ｈに示すＭＯＳトランジスタＴｒを有する半導体装置を例に説明したが、本発明はＭＯＳトランジスタに限定されるものではなく、他のビアコンタクトを使うあらゆる半導体装置に適用可能であることは明らかである。 In the present embodiment, the invention has been described by taking the semiconductor device having the MOS transistor Tr shown in FIG. 1H as an example. However, the invention is not limited to the MOS transistor and can be applied to any semiconductor device using other via contacts. Obviously.
（第２の実施形態）
次に、先の実施形態における図１Ｈの工程に引き続いて実行される多層配線構造の形成方法について、図５Ａ〜図５Ｐを参照しながら説明する。
(Second Embodiment)
Next, a method for forming a multilayer wiring structure executed subsequent to the step of FIG. 1H in the previous embodiment will be described with reference to FIGS. 5A to 5P.
図５Ａは、前記図１ＨのトランジスタＴｒの素子領域１Ａおよびその外側の素子分離領域２を含む領域を、より小さな縮尺で示す断面図である。 FIG. 5A is a cross-sectional view showing a region including the element region 1A of the transistor Tr of FIG. 1H and the element isolation region 2 outside thereof on a smaller scale.
図５Ａを参照するに、前記トランジスタＴｒ等を覆う前記絶縁膜３上に、例えばシリコン酸化膜よりなる層間絶縁膜が、例えばシラン系ガス又はテトラエトキシシラン（ＴＥＯＳ）ガスを使用した化学気相成長（ＣＶＤ）法により、例えば２００ｎｍの膜厚に形成され、さらに前記層間絶縁膜５中に、前記カーボンナノチューブ４Ｃの島状構造４ＩＳＡ，４ＩＳＢよりなる導電プラグ４ＶＡ，４ＶＢをそれぞれ露出する配線溝５Ａ，５Ｂが形成される。 Referring to FIG. 5A, on the insulating film 3 covering the transistor Tr and the like, an interlayer insulating film made of, for example, a silicon oxide film is formed by chemical vapor deposition using, for example, a silane-based gas or a tetraethoxysilane (TEOS) gas. A wiring trench 5A, which is formed to a thickness of, for example, 200 nm by (CVD), and further exposes the conductive plugs 4VA, 4VB made of the island-like structures 4ISA, 4ISB of the carbon nanotubes 4C in the interlayer insulating film 5, respectively. 5B is formed.
次に図５Ｂに示すように前記配線溝５Ａ，５Ｂをタンタル（Ｔａ）やチタン（Ｔｉ）などのバリアメタル膜６で覆った後、前記配線溝５Ａ，５Ｂを銅（Ｃｕ）層により充填し、さらに前記層間絶縁膜５上の余分な銅層を、前記層間絶縁膜５の上面が露出するまで化学機械研磨（ＣＭＰ）法により除去するダマシン法を実行する。その結果前記配線溝５Ａ，５Ｂ中に、前記バリアメタル膜６を介して銅配線パタ―ン６Ａ，６Ｂがそれぞれ形成されたダマシン構造の配線構造が得られる。 Next, as shown in FIG. 5B, the wiring grooves 5A and 5B are covered with a barrier metal film 6 such as tantalum (Ta) or titanium (Ti), and then the wiring grooves 5A and 5B are filled with a copper (Cu) layer. Further, a damascene method is performed in which an excess copper layer on the interlayer insulating film 5 is removed by a chemical mechanical polishing (CMP) method until the upper surface of the interlayer insulating film 5 is exposed. As a result, a damascene wiring structure in which copper wiring patterns 6A and 6B are formed in the wiring grooves 5A and 5B via the barrier metal film 6 is obtained.
その後、図５Ｃに示すように、前記層間絶縁膜５上に次の層間絶縁膜７が、前記配線パタ―ン６Ｂを覆って形成される。ただし図５Ｃおよび図５Ｃ以降で説明する図は、図５Ｂのうち、ビアプラグ４ＶＢの上部および配線パタ―ン６Ｂを含む部分のみが示されていることに注意すべきである。 Thereafter, as shown in FIG. 5C, the next interlayer insulating film 7 is formed on the interlayer insulating film 5 so as to cover the wiring pattern 6B. However, it should be noted that the drawings described in FIG. 5C and FIG. 5C and thereafter show only the portion including the upper portion of the via plug 4VB and the wiring pattern 6B in FIG. 5B.
前記層間絶縁膜７としては、例えばＴＥＯＳガスを使用してプラズマＣＶＤ法により形成したシリコン酸化膜を使うことができる。前記層間絶縁膜７の厚さは、例えば２００ｎｍ程度とする。次いで、層間絶縁膜７上に、層間絶縁膜７のビアホールを形成する予定の領域を露出するレジスト開口部８Ａを備えたレジストパターン８を形成する。 As the interlayer insulating film 7, for example, a silicon oxide film formed by plasma CVD using TEOS gas can be used. The thickness of the interlayer insulating film 7 is about 200 nm, for example. Next, a resist pattern 8 having a resist opening 8A that exposes a region in the interlayer insulating film 7 where a via hole is to be formed is formed on the interlayer insulating film 7.
その後、図５Ｄに示すように前記レジストパターン８をマスクとして用いて層間絶縁膜７をエッチングし、前記層間絶縁膜７中に前記レジスト開口部８Ａに対応してビアホールとなる開口部７Ａを形成する。このエッチングの方法としては、フッ素系ガスを使用した反応性イオンエッチング法、及びプラズマエッチング法等のドライエッチングが挙げられる。また、フッ酸を使用したウェットエッチングを行ってもよい。 Thereafter, as shown in FIG. 5D, the interlayer insulating film 7 is etched using the resist pattern 8 as a mask to form an opening 7A serving as a via hole in the interlayer insulating film 7 corresponding to the resist opening 8A. . Examples of the etching method include dry etching such as a reactive ion etching method using a fluorine-based gas and a plasma etching method. Alternatively, wet etching using hydrofluoric acid may be performed.
続いて、図５Ｅに示すように前記レジストパターン８を除し、次いで前記層間絶縁膜７上に、前記開口部７Ａを含んでバリアメタル膜９を、例えばスパッタリングなどにより形成する。前記バリアメタル膜９としては、例えばタンタル（Ｔａ）膜又は窒化タンタル（ＴａＮ）膜を形成する。 Subsequently, as shown in FIG. 5E, the resist pattern 8 is removed, and then a barrier metal film 9 including the opening 7A is formed on the interlayer insulating film 7 by, for example, sputtering. As the barrier metal film 9, for example, a tantalum (Ta) film or a tantalum nitride (TaN) film is formed.
次に図５Ｅに示すように前記バリアメタル膜９上に、前記コンタクト膜３ｂと同様なコンタクト膜１０を形成する。 Next, as shown in FIG. 5E, a contact film 10 similar to the contact film 3b is formed on the barrier metal film 9.
ここで前記バリアメタル膜９は、前記配線パタ―ン５中のＣｕの拡散に対する導電性バリアとして機能するのに対し、前記コンタクト膜１０は、後に形成するビアプラグとバリアメタル膜９との間の良好な電気的及び機械的な接続を確保するために設けられる。また前記コンタクト膜１０は、後にビアプラグの形成にあたり付着される触媒粒子を担持する触媒担持膜として機能する。 Here, the barrier metal film 9 functions as a conductive barrier against the diffusion of Cu in the wiring pattern 5, whereas the contact film 10 is formed between a via plug to be formed later and the barrier metal film 9. Provided to ensure good electrical and mechanical connection. The contact film 10 functions as a catalyst-carrying film that carries catalyst particles to be attached later in forming a via plug.
前記バリアメタル膜９及びコンタクト膜１０の形成方法は特に限定されないが、前記密着膜３ａおよびコンタクト膜３ｂの場合と同様に、ターゲットと試料との間の距離をターゲットの直径以上に設定して構成元素粒子を供給する異方性ロングスロースパッタリング法が挙げられる。また、コリメータスパッタリング法又はイオン化金属プラズマ（ＩＭＰ）スパッタリング法等を採用してもよい。 The method for forming the barrier metal film 9 and the contact film 10 is not particularly limited, and the distance between the target and the sample is set to be equal to or larger than the diameter of the target as in the case of the adhesion film 3a and the contact film 3b. An anisotropic long throw sputtering method for supplying elemental particles can be used. Further, a collimator sputtering method, an ionized metal plasma (IMP) sputtering method, or the like may be employed.
続いて、図５Ｅに示すように、コンタクト膜１０の上面上に複数の触媒粒子１１を、前記触媒粒子３ｃと同様にして堆積させ、次いで図５Ｆに示すように、前記開口部７Ａの底に堆積した触媒粒子１２を残し、前記層間絶縁膜７の上面に堆積した触媒粒子１１の不活化を、前記図４Ａの場合と同様にして実行する。すなわち図５Ｆに示すように、層間絶縁膜７の表面に垂直な方向に対して傾斜した方向から傾いた角度でイオンを照射するイオンミリングを行うことにより、前記層間絶縁膜７の上面に堆積した触媒粒子１１を除去する。イオンを照射する方向は、イオンがビアホール７Ａの底面上の触媒粒子１１に照射しなければ特に限定されないが、例えば層間絶縁膜７の表面に垂直な方向から８５°傾斜した方向から照射する。なお、イオンを照射する方向を固定していてもよいが、均一な照射を行うため、基板１が載置されたステージの回転等により、基板１の表面に平行な面内の全方位から照射することが好ましい。 Subsequently, as shown in FIG. 5E, a plurality of catalyst particles 11 are deposited on the upper surface of the contact film 10 in the same manner as the catalyst particles 3c, and then, as shown in FIG. 5F, on the bottom of the opening 7A. Inactivation of the catalyst particles 11 deposited on the upper surface of the interlayer insulating film 7 is performed in the same manner as in FIG. 4A, leaving the deposited catalyst particles 12. That is, as shown in FIG. 5F, ion milling is performed by irradiating ions at an angle inclined from a direction inclined with respect to a direction perpendicular to the surface of the interlayer insulating film 7, thereby depositing the upper surface of the interlayer insulating film 7. The catalyst particles 11 are removed. The direction of irradiation with ions is not particularly limited as long as the ions do not irradiate the catalyst particles 11 on the bottom surface of the via hole 7A. For example, the irradiation is performed from a direction inclined by 85 ° from the direction perpendicular to the surface of the interlayer insulating film 7. Although the direction of irradiating ions may be fixed, in order to perform uniform irradiation, irradiation is performed from all directions in a plane parallel to the surface of the substrate 1 by rotating the stage on which the substrate 1 is placed. It is preferable to do.
この処理の結果、図５Ｇに示すように、層間絶縁膜７の上面においてバリアメタル膜９、コンタクト膜１０及び触媒粒子１１が除去され、ビアホールとなる開口部７Ａ内のみにバリアメタル膜９、コンタクト膜１０及び触媒粒子１１が残される。なお図５Ｆの工程において、前記層間絶縁膜７上の触媒粒子１１の除去、およびその下のコンタクト膜１０およびバリアメタル膜９の除去は、化学機械研磨（ＣＭＰ）法により行ってもよい。この場合にも、図５Ｇと同じ構造が得られる。 As a result of this process, as shown in FIG. 5G, the barrier metal film 9, the contact film 10 and the catalyst particles 11 are removed on the upper surface of the interlayer insulating film 7, and the barrier metal film 9 and the contact are only in the opening 7A serving as a via hole. The membrane 10 and the catalyst particles 11 are left. In the step of FIG. 5F, the removal of the catalyst particles 11 on the interlayer insulating film 7 and the removal of the contact film 10 and the barrier metal film 9 thereunder may be performed by a chemical mechanical polishing (CMP) method. In this case, the same structure as that in FIG. 5G is obtained.
その後、図５Ｈに示すように、前記触媒粒子１１を起点に多数のカーボンナノチューブ１３を上方に互いに略平行に、開口部７Ａの上端を超えるように、先の図１Ｄの工程と同様にして成長させる。 Thereafter, as shown in FIG. 5H, a number of carbon nanotubes 13 are grown in the same manner as in the previous step of FIG. 1D so as to be substantially parallel to each other upward and beyond the upper end of the opening 7A. Let
さらに図５Ｉに示すように、前記層間絶縁膜７の表面に、スピンオングラス（ＳＯＧ）膜やＳｉＯＣＨ膜を初めとするｌｏｗ−Ｋ誘電体膜などの塗布型誘電体膜（ＳＯＤ膜）の前駆体となる塗布液を、先の図１Ｅの工程と同様に、前記カーボンナノチューブ１３を覆うよう、かつ十分な流動性が確保できるような厚さに形成する。 Further, as shown in FIG. 5I, a precursor of a coating type dielectric film (SOD film) such as a low-K dielectric film such as a spin-on-glass (SOG) film or a SiOCH film is formed on the surface of the interlayer insulating film 7. In the same manner as in the process of FIG. 1E, the coating liquid to be formed is formed to a thickness that covers the carbon nanotubes 13 and that can secure sufficient fluidity.
続いて前記図５Ｉの塗布膜１４が形成された基板３を、ウェハのままスピンコーティング装置に装着し、先に図１Ｆにおいて説明したように前記基板３を例えば毎分１０００回転以上で高速回転させることにより、前記液体状の塗布膜１４を遠心力によりとばし、前記塗布膜１４の厚さを図５Ｊ中に矢印で示すように減少させる。これにより前記塗布膜１４の前記層間絶縁膜７上における表面の高さが、前記層間絶縁膜７の表面における前記カーボンナノチューブ１３の突出高さよりも減少する。 Subsequently, the substrate 3 on which the coating film 14 of FIG. 5I is formed is mounted on the spin coating apparatus as the wafer, and the substrate 3 is rotated at a high speed of, for example, 1000 revolutions per minute or more as described in FIG. 1F. As a result, the liquid coating film 14 is skipped by centrifugal force, and the thickness of the coating film 14 is reduced as shown by an arrow in FIG. 5J. As a result, the height of the surface of the coating film 14 on the interlayer insulating film 7 is smaller than the protruding height of the carbon nanotubes 13 on the surface of the interlayer insulating film 7.
図５Ｊに示す塗布膜１４の膜厚の減少工程の際、前記開口部７Ａの径が１６０ｎｍで前記突出量ｔ０が８００ｎｍ以下の場合、前記多数のカーボンナノチューブ１３は液面の低下と共に表面張力により束ねられ、前記絶縁膜７の表面から上方に延在しながらも、全体として先端部が集合した、先の実施形態で説明したのと同様な形状のカーボンナノチューブ束を形成することが多い。これに対し前記突出量ｔ０が８００ｎｍを超える場合には、後の実施形態で説明するように前記カーボンナノチューブ１３は前記絶縁膜７の表面に略平行に屈曲されることが多い。 During the reduction step in the thickness of the coating film 14 shown in FIG. 5 J, the case where the protruding amount t 0 diameter at 160nm of the opening 7A is 800nm or less, the surface tension together with the number of carbon nanotubes 13 reduction in liquid surface In many cases, a bundle of carbon nanotubes having a shape similar to that described in the previous embodiment is formed in which the tip portions are gathered as a whole while being bundled together and extending upward from the surface of the insulating film 7. On the other hand, when the protruding amount t 0 exceeds 800 nm, the carbon nanotubes 13 are often bent substantially parallel to the surface of the insulating film 7 as will be described later.
前記塗布膜１４は、図５Ｊに示すように厚さを減じた後、硬化されて誘電体膜１４０を形成する。前記誘電体膜１４０は、前記開口部７Ａ中において前記カーボンナノチューブ１３の間を充填し、その結果、前記カーボンナノチューブ１３は前記開口部７Ａ、すなわちビアホール中において前記誘電体膜１４０により機械的に安定に支持される。 The coating film 14 is reduced in thickness as shown in FIG. 5J and then cured to form a dielectric film 140. The dielectric film 140 fills the space between the carbon nanotubes 13 in the opening 7A. As a result, the carbon nanotube 13 is mechanically stabilized by the dielectric film 140 in the opening 7A, that is, a via hole. Supported by
なお前記塗布膜１４の固形分がわずかで多量の溶媒を含む場合には、図５Ｊの塗布膜１４の膜厚を減少させる工程を、溶媒の気化により行うことも可能である。 When the solid content of the coating film 14 is small and contains a large amount of solvent, the step of reducing the film thickness of the coating film 14 in FIG. 5J can be performed by evaporation of the solvent.
続いて図５Ｋに示すように、前記誘電体膜１４０を化学機械研磨（ＣＭＰ）により除去し、先の図１Ｈの工程の場合と同様に、前記層間絶縁膜７の表面を露出する。このような化学機械研磨の結果、前記ビアホール７Ａ中に誘電体膜１４０により保持されているカーボンナノチューブ１３も、前記層間絶縁膜７から突出する部分が研磨され、先端部が前記層間絶縁膜７の表面と略同一面において露出される。なお図５Ｋの工程においても、前記化学機械研磨の後に、カーボンナノチューブ１３に吸着している酸素の除去等を目的とした処理を行ってもよい。この処理としては、例えば不活性ガス中での熱処理を行ってもよく、また、真空中での脱ガス処理を行ってもよい。 Subsequently, as shown in FIG. 5K, the dielectric film 140 is removed by chemical mechanical polishing (CMP), and the surface of the interlayer insulating film 7 is exposed as in the case of the process of FIG. 1H. As a result of such chemical mechanical polishing, the carbon nanotube 13 held by the dielectric film 140 in the via hole 7A is also polished at the portion protruding from the interlayer insulating film 7 and the tip portion of the interlayer insulating film 7 is polished. It is exposed in substantially the same plane as the surface. Also in the process of FIG. 5K, after the chemical mechanical polishing, a process for removing oxygen adsorbed on the carbon nanotubes 13 may be performed. As this treatment, for example, heat treatment in an inert gas may be performed, or degassing treatment in a vacuum may be performed.
次いで、図５Ｌに示すように、層間絶縁膜７上に前記開口部７Ａを覆って次の層間絶縁膜１５を、例えば前記層間絶縁膜７と同様にして形成する。 Next, as shown in FIG. 5L, the next interlayer insulating film 15 is formed on the interlayer insulating film 7 so as to cover the opening 7A in the same manner as the interlayer insulating film 7, for example.
さらに図５Ｍに示すように前記層間絶縁膜１５中に前記開口部７Ａを露出する配線溝１５Ａを形成し、図５Ｎに示すように前記層間絶縁膜１５の表面に前記配線溝１５Ａを覆ってバリアメタル膜１６を、前記バリアメタル膜９と同様にして形成する。 Further, as shown in FIG. 5M, a wiring groove 15A exposing the opening 7A is formed in the interlayer insulating film 15, and the surface of the interlayer insulating film 15 is covered with the wiring groove 15A as shown in FIG. A metal film 16 is formed in the same manner as the barrier metal film 9.
さらに図５Ｏに示すように前記層間絶縁膜１５上に銅層１７を、前記配線溝１５Ａも含めて前記バリアメタル膜１６を介して覆うように、例えば無電解メッキ法および電解メッキ法により形成し、さらに図５Ｐに示すように、このようにして形成された銅層１７を、前記層間絶縁膜１５の表面が露出するまで化学機械研磨（ＣＭＰ）により除去することにより、前記配線溝１５Ａを充填して銅配線パタ―ン１７Ａが形成された配線構造が得られる。例えば前記銅配線パタ―ン１７Ａは数μｍ以下、例えば１００ｎｍ程度の幅を有し、前記ビアホールとなる開口部７Ａにおいて、前記カーボンナノチューブ１３よりなるビアプラグに電気的および機械的にコンタクトする。 Further, as shown in FIG. 5O, a copper layer 17 is formed on the interlayer insulating film 15 so as to cover the barrier metal film 16 including the wiring trench 15A by, for example, an electroless plating method and an electrolytic plating method. Further, as shown in FIG. 5P, the copper layer 17 thus formed is removed by chemical mechanical polishing (CMP) until the surface of the interlayer insulating film 15 is exposed, thereby filling the wiring groove 15A. Thus, a wiring structure in which the copper wiring pattern 17A is formed is obtained. For example, the copper wiring pattern 17A has a width of several μm or less, for example, about 100 nm, and makes electrical and mechanical contact with the via plug made of the carbon nanotubes 13 in the opening 7A serving as the via hole.
本実施形態では図５Ｊの工程において、前記層間絶縁膜７上に形成された誘電体膜１４０の前駆体となる塗布膜１４の膜厚を低減させているため、図５Ｋに示す化学機械研磨工程の際に、研磨しなければならない誘電体膜１４０の膜厚がわずかであり、半導体装置の製造効率を向上させることができる。 In the present embodiment, since the film thickness of the coating film 14 serving as a precursor of the dielectric film 140 formed on the interlayer insulating film 7 is reduced in the process of FIG. 5J, the chemical mechanical polishing process shown in FIG. 5K. At this time, the film thickness of the dielectric film 140 to be polished is small, and the manufacturing efficiency of the semiconductor device can be improved.
また本実施形態では図５Ｆに示すように、余計な部分から触媒粒子１１を除去しておくことにより、図５Ｈに示すようにビアホール７Ａにおいてカーボンナノチューブ１３を成長させる際、例えば層間絶縁膜７の表面に堆積した触媒粒子１１から不要なカーボンナノチューブの成長が生じることがなく、図５Ｉに示す塗布膜１４を形成する際、塗布液が拡がり易く、塗布膜１４の膜厚を一様に形成することが容易になる。 Further, in the present embodiment, as shown in FIG. 5F, by removing the catalyst particles 11 from an extra portion, when the carbon nanotubes 13 are grown in the via holes 7A as shown in FIG. 5H, for example, the interlayer insulating film 7 Unnecessary carbon nanotubes do not grow from the catalyst particles 11 deposited on the surface, and when the coating film 14 shown in FIG. 5I is formed, the coating liquid easily spreads, and the coating film 14 is uniformly formed. It becomes easy.
図５Ｐの配線構造では、前記カーボンナノチューブ１３は、図５Ｋの化学機械研磨の結果、炭素の五員環を含む半球状先端部が除去されており、前記配線パタ―ン１７Ａを覆うバリアメタル膜１６に、低い接触抵抗および低い熱抵抗でコンタクトする。 In the wiring structure of FIG. 5P, as a result of the chemical mechanical polishing of FIG. 5K, the carbon nanotube 13 has a hemispherical tip portion including a carbon five-membered ring removed, and a barrier metal film covering the wiring pattern 17A. 16 is contacted with low contact resistance and low thermal resistance.
なお本実施形態において、前記図５Ｅの工程において触媒粒子１１に代えて連続的な触媒膜を形成しても、図５Ｈの工程において、ビアホール７Ａの底から上方に略平行に延在する複数のカーボンナノチューブ１３を形成することができる。 In the present embodiment, even if a continuous catalyst film is formed in place of the catalyst particles 11 in the step of FIG. 5E, a plurality of parallel extending upwards from the bottom of the via hole 7A in the step of FIG. 5H. Carbon nanotubes 13 can be formed.
本実施形態において、前記図５Ｋの工程において図６に示すようにイオンミリングを行い、前記誘電体膜１４０および前記層間絶縁膜７上におけるバリアメタル膜９，コンタクト膜１０、さらにカーボンナノチューブ１３を除去し、図５Ｋに示す構造を得ることも可能である。このようなイオンミリングを使った本実施形態の変形例において、イオンを照射する方向は特に限定されないが、例えば基板１及び層間絶縁膜７の表面に垂直な方向から８５°傾斜した方向から照射することができる。なお、イオンを照射する方向を固定していてもよいが、基板１が載置されたステージの回転等により、基板１の表面に平行な面内の全方位から均一に照射することが好ましい。 In this embodiment, ion milling is performed in the step of FIG. 5K as shown in FIG. 6 to remove the barrier metal film 9, the contact film 10 and the carbon nanotubes 13 on the dielectric film 140 and the interlayer insulating film 7. However, it is also possible to obtain the structure shown in FIG. 5K. In the modification of the present embodiment using such ion milling, the direction of ion irradiation is not particularly limited, but for example, irradiation is performed from a direction inclined by 85 ° from the direction perpendicular to the surfaces of the substrate 1 and the interlayer insulating film 7. be able to. Although the direction of irradiating ions may be fixed, it is preferable to irradiate uniformly from all directions in a plane parallel to the surface of the substrate 1 by rotating the stage on which the substrate 1 is placed.
（第３の実施形態）
次に、第３の実施形態について、図７Ａ〜図７Ｄを参照しながら説明する。ただし図中、先に説明した部分に対応する部分には同一の参照符号を付し、説明を省略する。
(Third embodiment)
Next, a third embodiment will be described with reference to FIGS. 7A to 7D. However, in the figure, the same reference numerals are assigned to portions corresponding to the portions described above, and description thereof is omitted.
図７Ａは先の第２の実施形態の図５Ｈの工程に対応しており、前記開口部７Ａにおいてカーボンナノチューブ１３を、前記触媒粒子１１を起点に上方に、互いに略平行に成長させている。 FIG. 7A corresponds to the step of FIG. 5H of the second embodiment, and the carbon nanotubes 13 are grown substantially parallel to each other upward from the catalyst particles 11 in the opening 7A.
その際本実施形態では、前記カーボンナノチューブ１３を、前記層間絶縁膜７の表面から上方への突出量（厳密にはコンタクト膜１０からの突出量）ｔ１が、先の実施形態における突出量ｔ０よりも大きい（ｔ１＞ｔ０）、例えば８００ｎｍ以上となるように成長させる。前記開口部７Ａの径が先の実施形態と同じで１６０ｎｍである場合、このようにカーボンナノチューブ１３を長く成長させ、その後で図７Ｂに示すように塗布膜１４で覆い、さらに図７Ｃに示すように前記塗布膜１４の膜厚を、例えば基板をウェハ毎高速回転させるなどして低減させた場合、液面の低下と共に前記カーボンナノチューブ１３は表面張力の効果で変形を生じるが、このようにビアホール７Ａの径に対して突出するカーボンナノチューブ１３の長さｔ１が大きい場合、前記カーボンナノチューブ１３は先の実施形態の場合のように層間絶縁膜７の面に対して上方に延在しつつも先端部が集合する代わりに、図７Ｃに示すように前記層間絶縁膜７の主面に略平行に屈曲され、前記ビアホール７Ａから外方に開くような形状の屈曲構造１３Ｑを形成する。前記屈曲構造１３Ｑでは、カーボンナノチューブ１３の間が前記塗布膜１４で充填され、前記塗布膜１４の硬化後には、前記カーボンナノチューブ１３Ｃの間が、前記塗布膜１４に起因する誘電体膜１４０により充填される。 At this time, in the present embodiment, the carbon nanotube 13 is made to protrude upward from the surface of the interlayer insulating film 7 (strictly, the protrusion amount from the contact film 10) t 1 is the protrusion amount t in the previous embodiment. It is grown to be larger than 0 (t 1 > t 0 ), for example, 800 nm or more. When the diameter of the opening 7A is the same as that of the previous embodiment and is 160 nm, the carbon nanotubes 13 are grown long in this way, and then covered with the coating film 14 as shown in FIG. 7B, and further as shown in FIG. 7C. Further, when the film thickness of the coating film 14 is reduced, for example, by rotating the substrate at high speed for each wafer, the carbon nanotubes 13 are deformed due to the effect of surface tension as the liquid level decreases. When the length t 1 of the carbon nanotube 13 protruding with respect to the diameter of 7A is large, the carbon nanotube 13 extends upward with respect to the surface of the interlayer insulating film 7 as in the previous embodiment. Instead of assembling the tip portions, as shown in FIG. 7C, the bent structure is bent substantially parallel to the main surface of the interlayer insulating film 7 and opens outward from the via hole 7A. Structure 13Q is formed. In the bent structure 13Q, the space between the carbon nanotubes 13 is filled with the coating film 14, and after the coating film 14 is cured, the space between the carbon nanotubes 13C is filled with the dielectric film 140 resulting from the coating film 14. Is done.
しかし本実施形態においても、図７Ｄに示すように前記誘電体膜１４０を化学機械研磨により除去することにより、先の図５Ｋの場合と同様な構造が得られる。ただし本実施形態では、前記ビアプラグ４ＶＢを構成するカーボンナノチューブ４Ｃは、先端部が束ねられる代わりに、前記図７Ｃの工程におけるカーボンナノチューブ４Ｃの変形に伴い、前記開口部７Ａ中においてやや外方に開いた形状に変形される。 However, also in this embodiment, by removing the dielectric film 140 by chemical mechanical polishing as shown in FIG. 7D, the same structure as in the case of FIG. 5K can be obtained. However, in the present embodiment, the carbon nanotube 4C constituting the via plug 4VB opens slightly outward in the opening 7A in accordance with the deformation of the carbon nanotube 4C in the process of FIG. The shape is deformed.
さらに前記図７Ｄの構造に対して、先の実施形態における図５Ｌ〜図５Ｐのプロセスを実行することにより、先の実施形態の図５Ｐで説明した配線構造を得ることができる。 Furthermore, the wiring structure described in FIG. 5P of the previous embodiment can be obtained by executing the processes of FIGS. 5L to 5P in the previous embodiment on the structure of FIG. 7D.
このようにビアホール中において先端が外方に開いた形状のカーボンナノチューブの束をビアプラグに使うことにより、かかる配線構造では電流の集中を回避することができ、配線の寿命および信頼性を向上させることができる。 In this way, by using a bundle of carbon nanotubes with a tip open outward in the via hole as a via plug, current concentration can be avoided in such a wiring structure, and the life and reliability of the wiring can be improved. Can do.
なお本実施形態においても、一変形例において前記誘電体膜１４０を図３で説明したのと同様なイオン照射により除去することも可能である。 In this embodiment, the dielectric film 140 can also be removed by ion irradiation similar to that described in FIG.
図５Ｊあるいは図７Ｃに対応した前記塗布膜１４の膜厚を低減させる工程で、カーボンナノチューブ１３が、図５Ｊに示すように先端が集束するように変形するか図７Ｃに示すように先端が開くように変形するかは、本願発明者が得た知見では、ビアホール７Ａの径および前記ビアホール７Ａから突出するカーボンナノチューブ１３の突出長（ｔ０あるいはｔ１）の組み合わせに依存しており、前記径が大きくて突出長が短い場合には図５Ｊのように先端が集合する形状が頻繁に現れ、逆に径が小さくて突出長が長い場合には、図７Ｃに示すようにカーボンナノチューブ１３の先端が開いた形状が頻繁に現れる傾向が見られる。前記突出長とビアホール７Ａの径の比Ａ（Ａ＝突出長／ビア径）をとってみると、前記比Ａが５以下であれば、図５Ｊに示す形状が主として現れ、前記比Ａが前記値５を超えた場合には、図７Ｃに示す形状が主として現れる傾向が見られる。 In the step of reducing the film thickness of the coating film 14 corresponding to FIG. 5J or FIG. 7C, the carbon nanotube 13 is deformed so that the tip converges as shown in FIG. 5J or the tip opens as shown in FIG. 7C. Whether or not it is deformed depends on the combination of the diameter of the via hole 7A and the protruding length (t 0 or t 1 ) of the carbon nanotube 13 protruding from the via hole 7A. When the projection length is short and the projection length is short, a shape in which the tips gather together as shown in FIG. 5J frequently appears. Conversely, when the diameter is small and the projection length is long, the tip of the carbon nanotube 13 is shown in FIG. 7C. There is a tendency for the shape with open to appear frequently. Taking the ratio A (A = protrusion length / via diameter) of the protrusion length and the diameter of the via hole 7A, if the ratio A is 5 or less, the shape shown in FIG. When the value exceeds 5, there is a tendency that the shape shown in FIG. 7C mainly appears.
（第４の実施形態）
次に第４の実施形態について図８Ａ〜図８Ｄを参照しながら説明する。ただし図中、先に説明した部分に対応する部分には同一の参照符号を付している。図８Ａの工程は、先に説明した第２の実施形態の図５Ａ〜図５Ｊまでの工程に引き続いて実行されるものである。
(Fourth embodiment)
Next, a fourth embodiment will be described with reference to FIGS. 8A to 8D. However, in the figure, the same reference numerals are assigned to portions corresponding to the portions described above. The process of FIG. 8A is performed subsequent to the processes of FIGS. 5A to 5J of the second embodiment described above.
本実施形態では、前記図５Ｊの工程の後、図８Ａに示すように前記誘電体膜１４０を前記層間絶縁膜７の表面からドライエッチングあるいはウェットエッチングにより除去し、前記カーボンナノチューブ１３を前記層間絶縁膜７上に突出構造１３Ｐを形成した状態で残す。このようなエッチングは、前記図５Ｊの状態において前記層間絶縁膜７の表面上に残留している誘電体膜１４０の厚さがわずかであるため、短時間で済み、前記誘電体膜１４０は前記開口部７Ａ中に残留し、また前記突出構造１３Ｐを構成する前記カーボンナノチューブ１３の間にも、ほとんどエッチングされずに残留している。 In the present embodiment, after the step of FIG. 5J, as shown in FIG. 8A, the dielectric film 140 is removed from the surface of the interlayer insulating film 7 by dry etching or wet etching, and the carbon nanotubes 13 are removed from the interlayer insulating film. The protruding structure 13 </ b> P is left on the film 7. Such etching can be performed in a short time because the thickness of the dielectric film 140 remaining on the surface of the interlayer insulating film 7 in the state of FIG. It remains in the opening 7A and also remains between the carbon nanotubes 13 constituting the protruding structure 13P without being etched.
次に図８Ｂに示すように前記図８Ａにおける層間絶縁膜７上に層間絶縁膜１５を例えばＣＶＤ法により形成し、前記突出したカーボンナノチューブ１３を埋め込む。 Next, as shown in FIG. 8B, an interlayer insulating film 15 is formed on the interlayer insulating film 7 in FIG. 8A by, for example, a CVD method, and the protruding carbon nanotubes 13 are embedded.
さらに図８Ｃに示すように前記層間絶縁膜１５中に前記開口部、すなわちビアホール７Ａを露出する配線溝１５Ａを形成する。図８Ｃに示すように前記カーボンナノチューブ１３が形成する突出構造１３Ｐは、このようにして形成した配線溝１５Ａ中に突出する。 Further, as shown in FIG. 8C, a wiring groove 15A exposing the opening, that is, the via hole 7A is formed in the interlayer insulating film 15. As shown in FIG. 8C, the protruding structure 13P formed by the carbon nanotubes 13 protrudes into the wiring groove 15A thus formed.
さらに図８Ｄに示すように前記層間絶縁膜１５上に前記配線溝１５Ａを含んでバリアメタル膜１６を例えばスパッタにより堆積する。この場合、バリアメタル膜１６は前記カーボンナノチューブ１３の間を充填している誘電体膜１４０上に堆積し、前記突出構造１３Ｐの表面に露出したカーボンナノチューブ１３を覆う。 Further, as shown in FIG. 8D, a barrier metal film 16 including the wiring trench 15A is deposited on the interlayer insulating film 15 by, for example, sputtering. In this case, the barrier metal film 16 is deposited on the dielectric film 140 filling the space between the carbon nanotubes 13 to cover the carbon nanotubes 13 exposed on the surface of the protruding structure 13P.
さらに図８Ｅに示すように前記バリアメタル膜１６上に銅シード層１７ｓを無電解メッキ法あるいはスパッタ法により形成し、さらに前記銅シード層１７Ａに通電して電解メッキを行うことにより、前記配線溝１５Ａを銅層１７により充填する。 Further, as shown in FIG. 8E, a copper seed layer 17s is formed on the barrier metal film 16 by an electroless plating method or a sputtering method, and the copper seed layer 17A is energized to perform electrolytic plating, whereby the wiring trench is formed. 15 A is filled with the copper layer 17.
さらに図８Ｆに示すように前記層間絶縁膜１５上の銅層１７を、前記層間絶縁膜１５の上面が露出するまで化学機械研磨により除去することにより、前記配線溝１５Ａをタング銅配線パタ―ン１７Ａが充填した配線構造が得られる。なお前記銅シード層１７ｓと銅層１７の界面は、図８Ｆの構造を熱処理することにより消滅する。 Further, as shown in FIG. 8F, the copper layer 17 on the interlayer insulating film 15 is removed by chemical mechanical polishing until the upper surface of the interlayer insulating film 15 is exposed, whereby the wiring groove 15A is formed into a tongue copper wiring pattern. A wiring structure filled with 17A is obtained. The interface between the copper seed layer 17s and the copper layer 17 disappears by heat-treating the structure of FIG. 8F.
図８Ｆの配線構造では、前記カーボンナノチューブ１３がタングステン配線パタ―ン１７Ａ中にまで侵入するため、カーボンナノチューブ１３よりなるビアプラグとタングステン配線パタ―ン１７Ａとの間に優れた機械的および電気的、さらに熱的な結合が生じる。 In the wiring structure of FIG. 8F, since the carbon nanotube 13 penetrates into the tungsten wiring pattern 17A, excellent mechanical and electrical between the via plug made of the carbon nanotube 13 and the tungsten wiring pattern 17A. Furthermore, thermal coupling occurs.
なお本実施形態では、前記図８Ａの工程に先立ち、図５Ｈの工程の際に、前記カーボンナノチューブ１３を酸素プラズマで短時間処理することにより開端処理を行っておくのが好ましい。 In this embodiment, prior to the step of FIG. 8A, it is preferable to perform an open end treatment by treating the carbon nanotubes 13 with oxygen plasma for a short time in the step of FIG. 5H.
（第５の実施形態）
次に第５の実施形態について図９Ａ〜図９Ｆを参照しながら説明する。ただし図中、先に説明した部分に対応する部分には同一の参照符号を付している。第５の実施形態において図９Ａの工程は、先に説明した第３の実施形態の図７Ａ〜図７Ｃまでの工程に引き続いて実行されるものである。
(Fifth embodiment)
Next, a fifth embodiment will be described with reference to FIGS. 9A to 9F. However, in the figure, the same reference numerals are assigned to portions corresponding to the portions described above. In the fifth embodiment, the process of FIG. 9A is executed subsequent to the processes of FIGS. 7A to 7C of the third embodiment described above.
本実施形態では、前記図７Ｃの工程の後、図９Ａに示すように前記誘電体膜１４０を前記層間絶縁膜７の表面からドライエッチングあるいはウェットエッチングにより除去し、前記カーボンナノチューブ１３を前記層間絶縁膜７上に、前記屈曲構造１３Ｑを形成した状態で残す。このようなエッチングは、前記図７Ｃの状態において前記層間絶縁膜７の表面上に残留している誘電体膜１４０の厚さがわずかであるため、短時間で済み、前記誘電体膜１４０は前記開口部７Ａ中に残留し、また前記屈曲構造１３Ｑを構成する前記カーボンナノチューブ１３の間にも、ほとんどエッチングされずに残留している。 In this embodiment, after the step of FIG. 7C, as shown in FIG. 9A, the dielectric film 140 is removed from the surface of the interlayer insulating film 7 by dry etching or wet etching, and the carbon nanotubes 13 are removed from the interlayer insulating film. The bent structure 13Q is left on the film 7 in a formed state. Such etching can be performed in a short time because the thickness of the dielectric film 140 remaining on the surface of the interlayer insulating film 7 in the state of FIG. It remains in the opening 7A and also remains between the carbon nanotubes 13 constituting the bent structure 13Q without being etched.
次に図９Ｂに示すように前記層間絶縁膜７上のバリアメタル膜９およびコンタクト膜１０を例えばウェットエッチングにより除去し、さらにこのようにして得られた構造上に層間絶縁膜１５を、例えばＣＶＤ法により形成し、前記カーボンナノチューブ１３の屈曲構造１３Ｑを埋め込む。 Next, as shown in FIG. 9B, the barrier metal film 9 and the contact film 10 on the interlayer insulating film 7 are removed by, for example, wet etching, and the interlayer insulating film 15 is formed on the structure thus obtained by, for example, CVD. The bent structure 13Q of the carbon nanotube 13 is embedded.
さらに図９Ｃに示すように前記層間絶縁膜１５中に前記開口部、すなわちビアホール７Ａを露出する配線溝１５Ａを形成する。図９Ｃに示すように前記カーボンナノチューブ１３の屈曲構造１３Ｃはこのようにして形成した配線溝１５Ａ中に露出される。 Further, as shown in FIG. 9C, a wiring groove 15A exposing the opening, that is, the via hole 7A is formed in the interlayer insulating film 15. As shown in FIG. 9C, the bent structure 13C of the carbon nanotube 13 is exposed in the wiring groove 15A thus formed.
さらに図９Ｄに示すように前記層間絶縁膜１５上に前記配線溝１５Ａを含んでバリアメタル膜１６をスパッタ法により堆積する。 Further, as shown in FIG. 9D, a barrier metal film 16 including the wiring trench 15A is deposited on the interlayer insulating film 15 by sputtering.
さらに図９Ｅに示すように前記バリアメタル膜１６上にタングステン層１７をＣＶＤ法あるいはＡＬＤ法など、ステップカバレッジに優れた成膜方法により、前記層間絶縁膜１５の上面を超えて形成し、図９Ｆに示すように前記層間絶縁膜１５上の銅層１７を、前記層間絶縁膜１５の上面が露出するまで化学機械研磨により除去することにより、前記配線溝１５Ａを銅配線パタ―ン１７Ａが充填した配線構造が得られる。 Further, as shown in FIG. 9E, a tungsten layer 17 is formed on the barrier metal film 16 over the upper surface of the interlayer insulating film 15 by a film forming method having excellent step coverage such as a CVD method or an ALD method. As shown in FIG. 5, the copper layer 17 on the interlayer insulating film 15 is removed by chemical mechanical polishing until the upper surface of the interlayer insulating film 15 is exposed, whereby the wiring groove 15A is filled with the copper wiring pattern 17A. A wiring structure is obtained.
図９Ｆの配線構造では、前記カーボンナノチューブ１３の屈曲構造１３Ｑが銅配線パタ―ン１７Ａ中にまで侵入するため、カーボンナノチューブ１３よりなるビアプラグと銅配線パタ―ン１７Ａとの間に優れた機械的および電気的、さらに熱的な結合が生じる。その際、本実施形態では前記カーボンナノチューブ１３が前記配線パタ―ン１７中において開いた状態で埋設されているため、カーボンナノチューブ１３よりなるビアプラグと配線パタ―ン１７Ａとの間の電気的および熱的な結合を、先の実施形態の場合に比べてさらに向上させることができる。 In the wiring structure of FIG. 9F, since the bent structure 13Q of the carbon nanotube 13 penetrates into the copper wiring pattern 17A, an excellent mechanical structure is provided between the via plug made of the carbon nanotube 13 and the copper wiring pattern 17A. And electrical and thermal coupling occurs. At this time, in the present embodiment, since the carbon nanotubes 13 are embedded in the wiring pattern 17 so as to be opened, electrical and heat between the via plug made of the carbon nanotubes 13 and the wiring pattern 17A is provided. The effective coupling can be further improved compared to the previous embodiment.
なお本実施形態でも、前記図９Ａの工程に先立ち、図７Ａの工程の際に、前記カーボンナノチューブ１３を酸素プラズマで短時間処理することにより開端処理を行っておくのが好ましい。 In this embodiment as well, prior to the step of FIG. 9A, it is preferable to perform an open end treatment by treating the carbon nanotubes 13 with oxygen plasma for a short time in the step of FIG. 7A.
本実施形態では、前記ビアプラグ４ＶＢとして、先端が集合するような形状のカーボンナノチューブ束を使っているが、もちろん図７Ｄで説明したような、先端が開いた形状のカーボンナノチューブ束を使って電流を分散させることも可能である。 In this embodiment, as the via plug 4VB, a carbon nanotube bundle having a shape in which tips are gathered is used. Of course, as described in FIG. It is also possible to disperse.
なお前記第２の実施形態では、図５Ｇの工程において、前記層間絶縁膜７の上面上、より正確には前記層間絶縁膜７の上面を覆うコンタクト膜１０上に堆積した触媒粒子１１をイオンミリングにより除去し、不活性化しているが、この不活性化処理は必須のものではなく、省略することも可能である。 In the second embodiment, in the step of FIG. 5G, the catalyst particles 11 deposited on the upper surface of the interlayer insulating film 7, more precisely on the contact film 10 covering the upper surface of the interlayer insulating film 7, are ion milled. However, this inactivation process is not essential and can be omitted.
この場合には図１０に示すように、図５Ｈの工程でカ―ボンナノチューブ１３を成長させる際、ビアホール７Ａのみならず、層間絶縁膜７の上面にもカーボンナノチューブ１３の成長が生じるが、図５Ｉに示すように塗布膜１４を形成し、さらにその塗布膜１４の厚さｔを図５Ｊに示すように低減させた場合、前記層間絶縁膜７上に図１０に示すような、先端が集合したカーボンナノチューブ１３の突出構造１３Ｐがいくつも島状に形成される。 In this case, as shown in FIG. 10, when the carbon nanotubes 13 are grown in the process of FIG. 5H, the carbon nanotubes 13 grow not only on the via holes 7A but also on the upper surface of the interlayer insulating film 7. When the coating film 14 is formed as shown in FIG. 5I and the thickness t of the coating film 14 is further reduced as shown in FIG. 5J, the leading ends are gathered on the interlayer insulating film 7 as shown in FIG. A number of protruding structures 13P of the carbon nanotubes 13 are formed in an island shape.
しかし、このように前記層間絶縁膜７の上面にカーボンナノチューブ１３の群が多数形成されても、これらは図５Ｋの化学機械研磨工程あるいは図６のイオンミリング工程により除去することができる。本発明は、このような場合をも含むものである。 However, even when a large number of groups of carbon nanotubes 13 are formed on the upper surface of the interlayer insulating film 7, they can be removed by the chemical mechanical polishing process of FIG. 5K or the ion milling process of FIG. The present invention includes such a case.
また以上の説明は半導体装置に集積化される多層配線構造について行っているが、本発明は多層回路基板についても同様に有効である。 Although the above description has been given for a multilayer wiring structure integrated in a semiconductor device, the present invention is similarly effective for a multilayer circuit board.
以上、好ましい実施形態について説明したが、本発明はかかる特定の実施形態に限定されるものではなく、特許請求の範囲に記載した要旨内において様々な変形・変更が可能である。
（付記１）
基板と、
前記基板に形成された、導電領域を含む活性素子と、
前記基板上に形成され、前記活性素子を覆う絶縁膜と、
前記絶縁膜中に形成され、前記導電領域にコンタクトするビアプラグを有する半導体装置において、
前記ビアプラグは、前記導電領域から延在するカーボンナノチューブの束により構成され、
前記カーボンナノチューブは前記ビアプラグ中において誘電体材料により保持されており、
前記ビアプラグにおいて前記カーボンナノチューブは、先端が互いに集合する形状を有することを特徴とする半導体装置。
（付記２）
基板と、
前記基板に形成された、導電領域を含む活性素子と、
前記基板上に形成され、前記活性素子を覆う絶縁膜と、
前記絶縁膜中に形成され、前記導電領域にコンタクトするビアプラグを有する半導体装置において、
前記ビアプラグは、前記導電領域から延在するカーボンナノチューブの束により構成され、
前記カーボンナノチューブは前記ビアプラグ中において誘電体材料により保持されており、
前記ビアプラグにおいて前記カーボンナノチューブは、先端が前記ビアプラグから外方に開いた形状を有することを特徴とする半導体装置。
（付記３）
前記カーボンナノチューブの先端は、前記絶縁膜の表面を超えて延在し、前記絶縁膜上に形成される配線パタ―ン中に侵入することを特徴とする付記１または２記載の半導体装置。
（付記４）
第１の配線パタ―ンを形成された第１の層間絶縁膜と、
前記第１の層間絶縁膜上に前記第１の配線パタ―ンを覆って形成された第２の層間絶縁膜と、
前記第２の層間絶縁膜を覆って形成され、第２の配線パタ―ンを形成された第３の層間絶縁膜と、
前記第２の層間絶縁膜中に形成され、前記第１の配線パタ―ンと前記第２の配線パタ―ンとを接続するビアプラグとを含み、
前記ビアプラグは、前記導電領域から延在するカーボンナノチューブの束により構成され、
前記カーボンナノチューブは前記ビアプラグ中において誘電体材料により保持されており、
前記ビアプラグにおいて前記カーボンナノチューブは、先端が互いに集合する形状を有することを特徴とする配線構造。
（付記５）
第１の配線パタ―ンを形成された第１の層間絶縁膜と、
前記第１の層間絶縁膜上に前記第１の配線パタ―ンを覆って形成された第２の層間絶縁膜と、
前記第２の層間絶縁膜を覆って形成され、第２の配線パタ―ンを形成された第３の層間絶縁膜と、
前記第２の層間絶縁膜中に形成され、前記第１の配線パタ―ンと前記第２の配線パタ―ンとを接続するビアプラグとを含み、
前記ビアプラグは、前記導電領域から延在するカーボンナノチューブの束により構成され、
前記カーボンナノチューブは前記ビアプラグ中において誘電体材料により保持されており、
前記ビアプラグにおいて前記カーボンナノチューブは、先端が前記ビアプラグから外方に開いた形状を有することを特徴とする配線構造。
（付記６）
前記カーボンナノチューブの先端は、前記第２の層間絶縁膜の表面を超えて延在し、前記第２の配線パタ―ン中に侵入することを特徴とする付記４または５記載の半導体装置。
（付記７）
絶縁膜中にビアホールを形成する工程と、
前記ビアホールの底に触媒粒子を付着させる工程と、
前記ビアホール中において前記触媒粒子を起点に、カーボンナノチューブを前記絶縁膜の表面を超えて成長させ、複数のカーボンナノチューブよりなるカーボンナノチューブの束を形成する工程と、
前記絶縁膜上に前記カーボンナノチューブの束を覆って、誘電体膜の塗布液を塗布する工程と、
前記絶縁膜上における前記塗布液の厚さを、前記絶縁膜上における前記塗布膜の表面の高さが前記絶縁膜表面におけるカーボンナノチューブの高さ以下になるように減少させる工程と、
前記厚さが低減された塗布膜を硬化させて前記誘電体膜を形成する工程と、
前記誘電体膜を除去して前記絶縁膜の表面を露出させ、前記絶縁膜の表面に、前記カーボンナノチューブによりビアプラグを形成する工程と、
を含むことを特徴とする半導体装置の製造方法。
（付記８）
前記塗布液は、塗布される前に溶媒に希釈されていることを特徴とする付記７記載の半導体装置の製造方法。
（付記９）
前記塗布液の厚さを減少させる工程は、前記絶縁膜を、前記絶縁膜を担持する基板ごと回転させることにより実行されることを特徴とする付記７または８記載の半導体装置の製造方法。
（付記１０）
前記塗布液の厚さを減少させる工程は、前記塗布液から溶媒を気化させることにより実行されることを特徴とする付記７または８記載の半導体装置の製造方法。
（付記１１）
前記誘電体膜を除去する工程は、化学機械研磨、イオンミリングおよびエッチングのいずれかにより実行されることを特徴とする付記７〜１０のうち、いずれか一項記載の半導体装置の製造方法。
（付記１２）
さらに前記絶縁膜上に導電部材を、前記カーボンナノチューブが前記ビアホール上において前記導電部材中に埋設されるように形成する工程を有することを特徴とする付記７〜１１のうち、いずれか一項記載の半導体装置の製造方法。
（付記１３）
前記カーボンナノチューブは先端が集合したカーボンナノチューブの束を形成し、前記カーボンナノチューブを成長させる工程は、前記ビアホールの径に対する前記カーボンナノチューブが前記絶縁膜の表面から突出する長さの比が５以下となるように実行されることを特徴とする付記７記載の半導体装置の製造方法。
（付記１４）
前記カーボンナノチューブの束において各々のカーボンナノチューブは、先端が前記ビアホールの外方に屈曲した形状を有し、前記カーボンナノチューブを成長させる工程は、前記ビアホールの径に対する前記カーボンナノチューブが前記絶縁膜の表面から突出する長さの比が５を超えるように実行されることを特徴とする付記７記載の半導体装置の製造方法。
As mentioned above, although preferable embodiment was described, this invention is not limited to this specific embodiment, A various deformation | transformation and change are possible within the summary described in the claim.
(Appendix 1)
A substrate,
An active element including a conductive region formed on the substrate;
An insulating film formed on the substrate and covering the active element;
In the semiconductor device having a via plug formed in the insulating film and in contact with the conductive region,
The via plug is constituted by a bundle of carbon nanotubes extending from the conductive region,
The carbon nanotubes are held by a dielectric material in the via plug,
In the via plug, the carbon nanotubes have a shape in which tips are gathered together.
(Appendix 2)
A substrate,
An active element including a conductive region formed on the substrate;
An insulating film formed on the substrate and covering the active element;
In the semiconductor device having a via plug formed in the insulating film and in contact with the conductive region,
The via plug is constituted by a bundle of carbon nanotubes extending from the conductive region,
The carbon nanotubes are held by a dielectric material in the via plug,
In the via plug, the carbon nanotube has a shape in which a tip is opened outward from the via plug.
(Appendix 3)
The semiconductor device according to appendix 1 or 2, wherein the tip of the carbon nanotube extends beyond the surface of the insulating film and enters into a wiring pattern formed on the insulating film.
(Appendix 4)
A first interlayer insulating film formed with a first wiring pattern;
A second interlayer insulating film formed on the first interlayer insulating film so as to cover the first wiring pattern;
A third interlayer insulating film formed over the second interlayer insulating film and having a second wiring pattern;
A via plug formed in the second interlayer insulating film and connecting the first wiring pattern and the second wiring pattern;
The via plug is constituted by a bundle of carbon nanotubes extending from the conductive region,
The carbon nanotubes are held by a dielectric material in the via plug,
In the via plug, the carbon nanotubes have a shape in which tips are gathered together.
(Appendix 5)
A first interlayer insulating film formed with a first wiring pattern;
A second interlayer insulating film formed on the first interlayer insulating film so as to cover the first wiring pattern;
A third interlayer insulating film formed over the second interlayer insulating film and having a second wiring pattern;
A via plug formed in the second interlayer insulating film and connecting the first wiring pattern and the second wiring pattern;
The via plug is constituted by a bundle of carbon nanotubes extending from the conductive region,
The carbon nanotubes are held by a dielectric material in the via plug,
In the via plug, the carbon nanotube has a shape in which a tip is opened outward from the via plug.
(Appendix 6)
6. The semiconductor device according to appendix 4 or 5, wherein the tip of the carbon nanotube extends beyond the surface of the second interlayer insulating film and enters into the second wiring pattern.
(Appendix 7)
Forming a via hole in the insulating film;
Attaching catalyst particles to the bottom of the via hole;
In the via hole, starting from the catalyst particles, growing the carbon nanotubes beyond the surface of the insulating film, forming a bundle of carbon nanotubes composed of a plurality of carbon nanotubes;
Covering the bundle of carbon nanotubes on the insulating film and applying a dielectric film coating solution;
Reducing the thickness of the coating solution on the insulating film so that the height of the surface of the coating film on the insulating film is less than or equal to the height of the carbon nanotubes on the surface of the insulating film;
Curing the coating film with reduced thickness to form the dielectric film;
Removing the dielectric film to expose the surface of the insulating film, and forming a via plug with the carbon nanotubes on the surface of the insulating film;
A method for manufacturing a semiconductor device, comprising:
(Appendix 8)
The manufacturing method of a semiconductor device according to appendix 7, wherein the coating solution is diluted with a solvent before being applied.
(Appendix 9)
The method of manufacturing a semiconductor device according to appendix 7 or 8, wherein the step of reducing the thickness of the coating solution is performed by rotating the insulating film together with the substrate carrying the insulating film.
(Appendix 10)
The method of manufacturing a semiconductor device according to appendix 7 or 8, wherein the step of reducing the thickness of the coating solution is performed by vaporizing a solvent from the coating solution.
(Appendix 11)
The method of manufacturing a semiconductor device according to any one of appendices 7 to 10, wherein the step of removing the dielectric film is performed by any one of chemical mechanical polishing, ion milling, and etching.
(Appendix 12)
Furthermore, it has a process of forming a conductive member on the insulating film so that the carbon nanotube is embedded in the conductive member on the via hole. Semiconductor device manufacturing method.
(Appendix 13)
The carbon nanotubes form a bundle of carbon nanotubes with tips gathered, and the step of growing the carbon nanotubes is such that the ratio of the length of the carbon nanotubes protruding from the surface of the insulating film to the diameter of the via holes is 5 or less. The method of manufacturing a semiconductor device according to appendix 7, wherein the method is performed as follows.
(Appendix 14)
Each carbon nanotube in the bundle of carbon nanotubes has a shape in which a tip is bent outward of the via hole, and the step of growing the carbon nanotube is such that the carbon nanotube with respect to the diameter of the via hole is a surface of the insulating film. 8. The method of manufacturing a semiconductor device according to appendix 7, wherein the ratio of lengths protruding from the substrate is greater than 5.
１ 半導体基板
１ａ，１ｂ ソース／ドレイン領域
２ 素子分離絶縁膜
２Ｇ ゲート絶縁膜
３，５，７，１５ 層間絶縁膜
３Ｇ ゲート電極
４ ビアプラグ
５Ａ，１５Ａ 配線溝
６Ａ，９，１６ バリアメタル膜
６Ｂ 銅配線パタ―ン
７Ａ 開口部（ビアホール）
８ レジストパターン
８Ａ レジスト開口部
１０ コンタクト膜
１１ 触媒粒子
１３ カーボンナノチューブ
１４ 塗布膜
１４０ 誘電体膜
１７ 銅層
１７Ａ 銅配線パタ―ン
１７０ タングステン層
１７０Ａ タングステン配線パタ―ン
DESCRIPTION OF SYMBOLS 1 Semiconductor substrate 1a, 1b Source / drain region 2 Element isolation insulating film 2G Gate insulating film 3, 5, 7, 15 Interlayer insulating film 3G Gate electrode 4 Via plug 5A, 15A Wiring groove 6A, 9, 16 Barrier metal film 6B Copper wiring Pattern 7A Opening (via hole)
8 Resist Pattern 8A Resist Opening 10 Contact Film 11 Catalyst Particle 13 Carbon Nanotube 14 Coating Film 140 Dielectric Film 17 Copper Layer 17A Copper Wiring Pattern 170 Tungsten Layer 170A Tungsten Wiring Pattern
Claims (5)
前記基板に形成された、導電領域を含む活性素子と、
前記基板上に形成され、前記活性素子を覆う絶縁膜と、
前記絶縁膜中に形成され、前記導電領域にコンタクトするビアプラグを有する半導体装置において、
前記ビアプラグは、前記導電領域から延在するカーボンナノチューブの束を有し、
前記カーボンナノチューブは前記ビアプラグ中において誘電体材料により保持されており、
前記カーボンナノチューブは、先端が外方に開いた形状を有することを特徴とする半導体装置。 A substrate,
An active element including a conductive region formed on the substrate;
An insulating film formed on the substrate and covering the active element;
In the semiconductor device having a via plug formed in the insulating film and in contact with the conductive region,
The via plug has a bundle of carbon nanotubes extending from the conductive region ;
The carbon nanotubes are held by a dielectric material in the via plug,
Before Symbol carbon nanotubes, wherein a has a shape which the tip is opened outwardly.
前記カーボンナノチューブの先端は、前記絶縁膜の表面上で前記ビアプラグから外方に開いた形状を有することを特徴とする請求項１記載の半導体装置。 The tip of the carbon nanotube extends beyond the surface of the insulating film, and is connected to the wiring pattern formed on the insulating film on the surface of the insulating film,
The tip of the carbon nanotube, semiconductor device according to claim 1, characterized in that the have a shape opened outward from the via plug on the surface of the insulating film.
前記第１の層間絶縁膜上に前記第１の配線パターンを覆って形成された第２の層間絶縁膜と、
前記第２の層間絶縁膜を覆って形成され、第２の配線パターンを形成された第３の層間絶縁膜と、
前記第２の層間絶縁膜中に形成され、前記第１の配線パターンと前記第２の配線パターンとを接続するビアプラグとを含み、
前記ビアプラグは、前記第１の配線パターンから延在するカーボンナノチューブの束を有し、
前記カーボンナノチューブは前記ビアプラグ中において誘電体材料により保持されており、
前記カーボンナノチューブは、先端が外方に開いた形状を有することを特徴とする半導体装置。 A first interlayer insulating film formed with a first wiring pattern ;
A second interlayer insulating film formed on the first interlayer insulating film so as to cover the first wiring pattern ;
A third interlayer insulating film formed over the second interlayer insulating film and having a second wiring pattern formed thereon;
A via plug formed in the second interlayer insulating film and connecting the first wiring pattern and the second wiring pattern ;
The via plug has a bundle of carbon nanotubes extending from the first wiring pattern ;
Is held by the dielectric material in the pre-SL carbon nanotubes in the via plug,
The carbon nanotube has a shape in which a tip is opened outward .
前記カーボンナノチューブの先端は、前記第２の層間絶縁膜の表面上で前記ビアプラグから外方に開いた形状を有することを特徴とする請求項３記載の半導体装置。4. The semiconductor device according to claim 3, wherein the tip of the carbon nanotube has a shape that opens outward from the via plug on the surface of the second interlayer insulating film.
前記ビアホールの底に触媒粒子を付着させる工程と、
前記ビアホール中において前記触媒粒子を起点に、カーボンナノチューブを前記絶縁膜の表面を超えて成長させ、複数のカーボンナノチューブよりなるカーボンナノチューブの束を形成する工程と、
前記絶縁膜上に前記カーボンナノチューブの束を覆って、誘電体膜の塗布液を塗布する工程と、
前記絶縁膜上における前記塗布液の厚さを、前記絶縁膜上における前記塗布液の表面の高さが前記絶縁膜表面におけるカーボンナノチューブの高さ以下になるように減少させる工程と、
前記厚さが低減された塗布液を硬化させて前記誘電体膜を形成する工程と、
前記誘電体膜を除去して前記絶縁膜の表面を露出させ、前記絶縁膜の表面に、前記カーボンナノチューブによりビアプラグを形成する工程と、
を含むことを特徴とする半導体装置の製造方法。 Forming a via hole in the insulating film;
Attaching catalyst particles to the bottom of the via hole;
In the via hole, starting from the catalyst particles, growing the carbon nanotubes beyond the surface of the insulating film, forming a bundle of carbon nanotubes composed of a plurality of carbon nanotubes;
Covering the bundle of carbon nanotubes on the insulating film and applying a dielectric film coating solution;
Reducing the thickness of the coating solution on the insulating film so that the height of the surface of the coating solution on the insulating film is less than or equal to the height of the carbon nanotubes on the surface of the insulating film;
Curing the coating solution with reduced thickness to form the dielectric film;
Removing the dielectric film to expose the surface of the insulating film, and forming a via plug with the carbon nanotubes on the surface of the insulating film;
A method for manufacturing a semiconductor device, comprising:
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2010294231A JP5573669B2 (en) | 2010-12-28 | 2010-12-28 | Semiconductor device and manufacturing method thereof |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2010294231A JP5573669B2 (en) | 2010-12-28 | 2010-12-28 | Semiconductor device and manufacturing method thereof |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2012142442A JP2012142442A (en) | 2012-07-26 |
| JP5573669B2 true JP5573669B2 (en) | 2014-08-20 |
Family
ID=46678424
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2010294231A Expired - Fee Related JP5573669B2 (en) | 2010-12-28 | 2010-12-28 | Semiconductor device and manufacturing method thereof |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP5573669B2 (en) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2019035698A (en) * | 2017-08-18 | 2019-03-07 | 日本電産リード株式会社 | Probe structure, and manufacturing method of probe structure |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4167212B2 (en) * | 2004-10-05 | 2008-10-15 | 富士通株式会社 | Carbon nanotube structure, semiconductor device, and semiconductor package |
| KR100813243B1 (en) * | 2006-07-04 | 2008-03-13 | 삼성에스디아이 주식회사 | Interlayer wiring of semiconductor device using carbon nanotube and manufecturing process of the same |
| JP5423029B2 (en) * | 2009-02-12 | 2014-02-19 | 富士通セミコンダクター株式会社 | Manufacturing method of semiconductor device |
-
2010
- 2010-12-28 JP JP2010294231A patent/JP5573669B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2012142442A (en) | 2012-07-26 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US8487449B2 (en) | Carbon nanotube interconnection and manufacturing method thereof | |
| KR100813243B1 (en) | Interlayer wiring of semiconductor device using carbon nanotube and manufecturing process of the same | |
| JP5181512B2 (en) | Manufacturing method of electronic device | |
| US7354823B2 (en) | Methods of forming integrated circuit devices having carbon nanotube electrodes therein | |
| JP5692297B2 (en) | Semiconductor device and manufacturing method thereof | |
| JP5242643B2 (en) | Semiconductor device | |
| US8198193B2 (en) | Manufacturing method of semiconductor substrate | |
| JP5617915B2 (en) | Resistance change element, semiconductor device including the same, and manufacturing method thereof | |
| TWI336897B (en) | Ultra low k plasma cvd nanotube/spin-on dielectrics with improved properties for advanced nanoelectronic device fabrication | |
| US20080246149A1 (en) | Semiconductor device and method for forming device isolation film of semiconductor device | |
| JP2011204769A (en) | Semiconductor device, and method of manufacturing the same | |
| JP5414756B2 (en) | Semiconductor device and manufacturing method thereof | |
| US8981569B2 (en) | Semiconductor device with low resistance wiring and manufacturing method for the device | |
| TW201027671A (en) | Electronic devices including carbon nano-tube films having boron nitride-based liners, and methods of forming the same | |
| CN105206561A (en) | Formation method of interconnection structure, and semiconductor structure | |
| US20150200164A1 (en) | Semiconductor Devices and Methods of Manufacture Thereof | |
| JP5694272B2 (en) | Semiconductor device and manufacturing method thereof | |
| JP5701920B2 (en) | Semiconductor device and manufacturing method thereof | |
| JP5573669B2 (en) | Semiconductor device and manufacturing method thereof | |
| JP5893096B2 (en) | Manufacturing method of semiconductor device | |
| JP5577665B2 (en) | Manufacturing method of semiconductor device | |
| US9076794B2 (en) | Semiconductor device using carbon nanotube, and manufacturing method thereof | |
| KR20230108327A (en) | CMOS compatible graphene structures, interconnects and fabrication methods | |
| KR101015507B1 (en) | Method of forming conductive line of semiconductor device using carbon nanotube and semiconductor device manufactured by the method | |
| JP2012169563A (en) | Storage device and method of manufacturing the same |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20130830 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20140313 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20140318 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20140515 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20140603 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20140616 |
|
| R150 | Certificate of patent or registration of utility model |
Ref document number: 5573669 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| LAPS | Cancellation because of no payment of annual fees |