JP5566859B2 - 電源回路 - Google Patents
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Description
本発明の実施形態は電源回路に関する。
スイッチング電源にて生成される直流電圧をデジタル制御でコントロールする方法として、デューティーモードと電流モードとがある。このうち電流モードでは、デューティーモードに比べて応答性が良い、フェーズごとに電流が分配されるマルチフェーズの実現が容易である、といった優れた点がある。
一方、電流モードでは、スイッチング電源のインダクタ電流が出力電圧のデジタル補償値と比較されるため、ＤＡコンバータの精度が低いと、スイッチング電源の出力の振動（リミットサイクル）が発生することがあった。
本発明の一つの実施形態の目的は、高精度のＤＡコンバータを用いることなく、電流モードで動作される出力の振動を低減することが可能な電源回路を提供することである。
実施形態の電源回路によれば、スイッチング素子と、平滑回路と、スイッチング制御部とが設けられている。スイッチング素子は、直流を分断する。平滑回路は、前記スイッチング素子にて分断された直流を平滑化する。スイッチング制御部は、前記平滑回路の出力電圧から算出されたデジタル補償値の上位ビットのＤＡ変換値と、前記平滑回路に流入する電流の検出値とを比較し、前記デジタル補償値の下位ビットに基づいて前記比較結果の立ち上がりエッジまたは立ち下がりエッジの出力タイミングをシフトさせた信号に基づいて、前記スイッチング素子をスイッチング制御する。
以下、実施形態に係る電源回路について図面を参照しながら説明する。なお、これらの実施形態により本発明が限定されるものではない。
（第１実施形態）
図１は、第１実施形態に係る電源回路の概略構成を示すブロック図である。
図１において、電源回路には、スイッチング素子ＳＷ、平滑回路Ｈおよびスイッチング制御部１１が設けられている。また、スイッチング素子ＳＷと平滑回路Ｈとの間には、平滑回路Ｈに流入する電流を検出する電流センサＳＡが設けられている。
図１は、第１実施形態に係る電源回路の概略構成を示すブロック図である。
図１において、電源回路には、スイッチング素子ＳＷ、平滑回路Ｈおよびスイッチング制御部１１が設けられている。また、スイッチング素子ＳＷと平滑回路Ｈとの間には、平滑回路Ｈに流入する電流を検出する電流センサＳＡが設けられている。
スイッチング素子ＳＷは直流電源Ｄにて生成された直流を分断することができ、ｐチャンネル電界効果トランジスタＭ１およびｎチャンネル電界効果トランジスタＭ２が設けられている。
平滑回路Ｈはスイッチング素子ＳＷにて分断された直流を平滑化することができ、インダクタＬおよびキャパシタＣが設けられている。
そして、ｐチャンネル電界効果トランジスタＭ１のソースは直流電源Ｄに接続され、ｐチャンネル電界効果トランジスタＭ１のドレインはｎチャンネル電界効果トランジスタＭ２のドレインに接続され、ｎチャンネル電界効果トランジスタＭ２のソースは接地されている。ｐチャンネル電界効果トランジスタＭ１のゲートおよびｎチャンネル電界効果トランジスタＭ２のゲートはドライバ１９に接続されている。
また、ｎチャンネル電界効果トランジスタＭ２のドレインはインダクタＬの一端に接続され、インダクタＬの他端はキャパシタＣの一端に接続され、キャパシタＣの他端は接地されている。また、キャパシタＣには負荷Ｒが並列に接続されている。
スイッチング制御部１１は、平滑回路Ｈの出力電圧Ｖｏｕｔから算出されたデジタル補償値Ｉｃｔの上位ビットＩｃｔ＿ｍｓｂのＤＡ変換値と、平滑回路Ｈに流入する電流の検出値Ｉｓとを比較し、その比較結果をデジタル補償値Ｉｃｔの下位ビットＩｃｔ＿ｌｓｂに基づいてシフトさせたリセット信号Ｒｅに基づいて、スイッチング素子ＳＷをスイッチング制御することができる。
ここで、スイッチング制御部１１には、平滑回路Ｈの出力電圧ＶｏｕｔをＡＤ変換するＡＤコンバータ１２、ＡＤ変換された出力電圧Ｖｏｕｔから参照電圧Ｖｒを減算することで誤差信号Ｅｒを算出する減算器２０、誤差信号Ｅｒの補償を行うことでデジタル補償値Ｉｃｔを算出するデジタル補償器１３、デジタル補償値Ｉｃｔの上位ビットＩｃｔ＿ｍｓｂをＤＡ変換するＤＡコンバータ１４、電流センサＳＡにて検出された値を増幅することで検出値Ｉｓを出力するアンプ１５、上位ビットＩｃｔ＿ｍｓｂのＤＡ変換値を検出値Ｉｓと比較するコンパレータ１６、デジタル補償値Ｉｃｔの下位ビットＩｃｔ＿ｌｓｂに基づいてコンパレータ１６の比較結果Ｒｅ＿ｍｓｂの位相をシフトさせる移相器１７、移相器１７から出力されたリセット信号Ｒｅに基づいてリセット動作を行うフリップフロップ１８、フリップフロップ１８の出力Ｑに基づいてｐチャンネル電界効果トランジスタＭ１およびｎチャンネル電界効果トランジスタＭ２を駆動するドライバ１９が設けられている。
そして、平滑回路Ｈの出力電圧ＶｏｕｔはＡＤコンバータ１２にてＡＤ変換された後、減算器２０にて参照電圧Ｖｒと減算されることで誤差信号Ｅｒが算出され、デジタル補償器１３に出力される。そして、デジタル補償器１３において、誤差信号Ｅｒが０に近づくようにデジタル補償値Ｉｃｔが算出され、デジタル補償値Ｉｃｔの上位ビットＩｃｔ＿ｍｓｂはＤＡコンバータ１４に出力され、デジタル補償値Ｉｃｔの下位ビットＩｃｔ＿ｌｓｂは移相器１７に出力される。なお、デジタル補償器１３では、デジタル補償値Ｉｃｔを算出するために、例えば、ＰＩＤ制御を行うことができる。そして、ＤＡコンバータ１４において、デジタル補償値Ｉｃｔの上位ビットＩｃｔ＿ｍｓｂはＤＡ変換され、コンパレータ１６に出力される。
一方、電流センサＳＡにおいて、平滑回路Ｈに流入する電流が検出され、電流センサＳＡにて検出された値がアンプ１５にて増幅されることで検出値Ｉｓが生成され、コンパレータ１６に出力される。
そして、コンパレータ１６において、上位ビットＩｃｔ＿ｍｓｂのＤＡ変換値が検出値Ｉｓと比較され、その比較結果Ｒｅ＿ｍｓｂが移相器１７に出力される。そして、移相器１７において、デジタル補償値Ｉｃｔの下位ビットＩｃｔ＿ｌｓｂに基づいて、コンパレータ１６の比較結果Ｒｅ＿ｍｓｂの出力タイミングがシフトされることでリセット信号Ｒｅが生成され、フリップフロップ１８のリセット端子Ｒに入力される。
一方、フリップフロップ１８のセット端子Ｓにはクロック信号Ｃｌｋが入力され、その時のフリップフロップ１８の出力Ｑがドライバ１９に入力される。そして、ドライバ１９において、フリップフロップ１８の出力Ｑに基づいてｐチャンネル電界効果トランジスタＭ１およびｎチャンネル電界効果トランジスタＭ２が駆動されることで、ｐチャンネル電界効果トランジスタＭ１およびｎチャンネル電界効果トランジスタＭ２がオン／オフ制御される。
ここで、ｐチャンネル電界効果トランジスタＭ１がオンした時はｎチャンネル電界効果トランジスタＭ２はオフし、直流電源Ｄからｐチャンネル電界効果トランジスタＭ１を介して電流がキャパシタＣに供給されることにより、出力電圧Ｖｏｕｔが上昇する。
一方、ｐチャンネル電界効果トランジスタＭ１がオフした時はｎチャンネル電界効果トランジスタＭ２はオンし、キャパシタＣに蓄積された電荷がｎチャンネル電界効果トランジスタＭ２を介して放電されることにより、出力電圧Ｖｏｕｔが下降する。
ここで、デジタル補償値Ｉｃｔの上位ビットＩｃｔ＿ｍｓｂをＤＡコンバータ１４にて検出値Ｉｓと比較させることにより、高精度のＤＡコンバータ１４を用いる必要がなくなるとともに、デジタル補償値Ｉｃｔの下位ビットＩｃｔ＿ｌｓｂに基づいてコンパレータ１６の比較結果Ｒｅ＿ｍｓｂのタイミングを微小ステップでシフトさせることで、リセット信号Ｒｅの時間分解能を向上させることができ、電流モードで動作される電源回路の出力Ｖｏｕｔの振動を低減することが可能となる。
図２は、図１の電源回路の電流検出値Ｉｓと電流指令値Ｉｃｔとの関係を示す図である。
図２において、チャンネル電界効果トランジスタＭ１がオン、ｎチャンネル電界効果トランジスタＭ２はオフしている時は、検出値Ｉｓは直線的に増加し、チャンネル電界効果トランジスタＭ１がオフ、ｎチャンネル電界効果トランジスタＭ２はオンしている時は、検出値Ｉｓは直線的に減少するため、検出値Ｉｓの波形は三角波となり、検出値Ｉｓは局所的には線形である。
図２において、チャンネル電界効果トランジスタＭ１がオン、ｎチャンネル電界効果トランジスタＭ２はオフしている時は、検出値Ｉｓは直線的に増加し、チャンネル電界効果トランジスタＭ１がオフ、ｎチャンネル電界効果トランジスタＭ２はオンしている時は、検出値Ｉｓは直線的に減少するため、検出値Ｉｓの波形は三角波となり、検出値Ｉｓは局所的には線形である。
一方、デジタル補償値Ｉｃｔは離散的な値をとり、デジタル補償値ＩｃｔのＤＡ変換値の間隔はΔＩｃｔとなる。また、検出値ＩｓがＤＡ変換値の間隔ΔＩｃｔ分だけ上昇するための遅延時間はΔｄｌｙとなる。ここで、検出値Ｉｓは局所的には線形であるため、ＤＡ変換値の間隔ΔＩｃｔと遅延時間Δｄｌｙとは比例関係にある。
そして、例えば、デジタル補償値Ｉｃｔが３６の場合、検出値Ｉｓが３６に一致した時にコンパレータ１６の比較結果Ｒｅ＿ｍｓｂが立ち上がる。そして、コンパレータ１６の比較結果Ｒｅ＿ｍｓｂを用いてフリップフロップ１８をリセットすると、検出値Ｉｓが３６に一致した時に検出値Ｉｓが減少する（Ｉｓ１）。
また、例えば、デジタル補償値Ｉｃｔが３７の場合、検出値Ｉｓが３７に一致した時にコンパレータ１６の比較結果Ｒｅ＿ｍｓｂが立ち上がる。そして、コンパレータ１６の比較結果Ｒｅ＿ｍｓｂを用いてフリップフロップ１８をリセットすると、検出値Ｉｓが３７に一致した時に検出値Ｉｓが減少する（Ｉｓ３）。
このため、コンパレータ１６の比較結果Ｒｅ＿ｍｓｂを用いてフリップフロップ１８をリセットする方法では、デジタル補償値Ｉｃｔがビット拡張で実際は３６．２５の場合には、それらの差分だけフリップフロップ１８をリセットする時間に誤差が発生する。
一方、移相器１７から出力されたリセット信号Ｒｅに基づいてフリップフロップ１８をリセットする方法では、例えば、デジタル補償値Ｉｃｔが３６．２５の場合でも、差分Ｉｃｔ（０．２５）が移相器１７にて補正され、リセット信号Ｒｅの時間分解能を向上させることができる。
（第２実施形態）
図３は、第２実施形態に係る電源回路の概略構成を示すブロック図である。
図３において、この電源回路には、図１の電源回路のスイッチング制御部１１の代わりにスイッチング制御部２１が設けられている。
図３は、第２実施形態に係る電源回路の概略構成を示すブロック図である。
図３において、この電源回路には、図１の電源回路のスイッチング制御部１１の代わりにスイッチング制御部２１が設けられている。
スイッチング制御部２１は、平滑回路Ｈの出力電圧Ｖｏｕｔから算出されたデジタル補償値Ｉｃｔと、平滑回路Ｈに流入する電流の検出値ＩｓのＡＤ変換値との比較結果に基づいて、スイッチング素子ＳＷをスイッチング制御することができる。
ここで、スイッチング制御部２１には、平滑回路Ｈの出力電圧ＶｏｕｔをＡＤ変換するＡＤコンバータ２２、ＡＤ変換された出力電圧Ｖｏｕｔから参照電圧Ｖｒを減算することで誤差信号Ｅｒを算出する減算器３０、誤差信号Ｅｒの補償を行うことでデジタル補償値Ｉｃｔを算出するデジタル補償器２３、電流センサＳＡにて検出された値を増幅することで検出値Ｉｓを出力するアンプ２５、検出値ＩｓをＡＤ変換するＡＤコンバータ２４、デジタル補償値Ｉｃｔを検出値Ｉｓと比較するコンパレータ２６、コンパレータ２６から出力されたリセット信号Ｒｅに基づいてリセット動作を行うフリップフロップ２８、フリップフロップ２８の出力Ｑに基づいてｐチャンネル電界効果トランジスタＭ１およびｎチャンネル電界効果トランジスタＭ２を駆動するドライバ２９が設けられている。
そして、平滑回路Ｈの出力電圧ＶｏｕｔはＡＤコンバータ２２にてＡＤ変換された後、減算器３０にて参照電圧Ｖｒと減算されることで誤差信号Ｅｒが算出され、デジタル補償器２３に出力される。そして、デジタル補償器２３において、誤差信号Ｅｒが０に近づくようにデジタル補償値Ｉｃｔが算出され、コンパレータ２６に出力される。
一方、電流センサＳＡにおいて、平滑回路Ｈに流入する電流が検出され、電流センサＳＡにて検出された値がアンプ２５にて増幅されることで検出値Ｉｓが生成され、ＡＤコンバータ２４に出力される。そして、ＡＤコンバータ２４において、検出値ＩｓがＡＤ変換された後、コンパレータ２６に出力される。
そして、コンパレータ２６において、デジタル補償値Ｉｃｔが検出値ＩｓのＡＤ変換値と比較されることでリセット信号Ｒｅが生成され、フリップフロップ２８のリセット端子Ｒに入力される。
これにより、デジタル補償値ＩｃｔをＤＡ変換することなく、デジタル補償値Ｉｃｔを検出値Ｉｓと比較させることができ、デジタル補償値ＩｃｔをＤＡ変換するＤＡコンバータが不要になるとともに、回路のロバスト性を向上させることができる。また、アナログ比較回路１６の代わりにデジタル比較回路２６を用いることで、消費電力を低減させる効果が得られる。
（第３実施形態）
図４は、第３実施形態に係る電源回路の概略構成を示すブロック図である。
図４において、この電源回路には、図３の電源回路のスイッチング制御部２１の代わりにスイッチング制御部３１が設けられている。
図４は、第３実施形態に係る電源回路の概略構成を示すブロック図である。
図４において、この電源回路には、図３の電源回路のスイッチング制御部２１の代わりにスイッチング制御部３１が設けられている。
スイッチング制御部３１は、平滑回路Ｈの出力電圧Ｖｏｕｔから算出されたデジタル補償値Ｉｃｔの上位ビットＩｃｔ＿ｍｓｂと、平滑回路Ｈに流入する電流Ｉｓの検出値のＡＤ変換値とを比較し、その比較結果をデジタル補償値Ｉｃｔの下位ビットＩｃｔ＿ｌｓｂに基づいてシフトさせたリセット信号Ｒｅに基づいて、スイッチング素子ＳＷをスイッチング制御することができる。
ここで、スイッチング制御部３１には、図３のスイッチング制御部２１に移相器２７が追加されている。移相器２７は、デジタル補償値Ｉｃｔの下位ビットＩｃｔ＿ｌｓｂに基づいてコンパレータ２６の比較結果Ｒｅ＿ｍｓｂの位相をシフトさせることができる。
そして、平滑回路Ｈの出力電圧ＶｏｕｔはＡＤコンバータ２２にてＡＤ変換された後、減算器３０にて参照電圧Ｖｒと減算されることで誤差信号Ｅｒが算出され、デジタル補償器２３に出力される。そして、デジタル補償器２３において、誤差信号Ｅｒが０に近づくようにデジタル補償値Ｉｃｔが算出され、デジタル補償値Ｉｃｔの上位ビットＩｃｔ＿ｍｓｂはコンパレータ２６に出力され、デジタル補償値Ｉｃｔの下位ビットＩｃｔ＿ｌｓｂは移相器２７に出力される。
一方、電流センサＳＡにおいて、平滑回路Ｈに流入する電流が検出され、電流センサＳＡにて検出された値がアンプ２５にて増幅されることで検出値Ｉｓが生成され、ＡＤコンバータ２４に出力される。そして、ＡＤコンバータ２４において、検出値ＩｓがＡＤ変換された後、コンパレータ２６に出力される。
そして、コンパレータ２６において、上位ビットＩｃｔ＿ｍｓｂが検出値ＩｓのＡＤ変換値と比較され、その比較結果Ｒｅ＿ｍｓｂが移相器２７に出力される。そして、移相器２７において、デジタル補償値Ｉｃｔの下位ビットＩｃｔ＿ｌｓｂに基づいて、コンパレータ２６の比較結果Ｒｅ＿ｍｓｂの出力タイミングがシフトされることでリセット信号Ｒｅが生成され、フリップフロップ２８のリセット端子Ｒに入力される。
これにより、デジタル補償値ＩｃｔをＤＡ変換する必要がなくなり、デジタル補償値ＩｃｔをＤＡ変換するＤＡコンバータが不要になるとともに、リセット信号Ｒｅの時間分解能を向上させることができ、回路のロバスト性を向上させつつ、電流モードで動作される電源回路の出力Ｖｏｕｔの振動を低減することが可能となる。
図５は、図４の電源回路の電流検出値Ｉｓと電流指令値Ｉｃｔとの関係を示す図である。
図５において、検出値ＩｓのＡＤ変換値は離散的な値をとる。そして、例えば、デジタル補償値Ｉｃｔが３６の場合、検出値Ｉｓが３６に一致した時にコンパレータ２６の比較結果Ｒｅ＿ｍｓｂが立ち上がる。そして、コンパレータ２６の比較結果Ｒｅ＿ｍｓｂを用いてフリップフロップ２８をリセットすると、検出値Ｉｓが３６に一致した時に検出値Ｉｓが減少する。
図５において、検出値ＩｓのＡＤ変換値は離散的な値をとる。そして、例えば、デジタル補償値Ｉｃｔが３６の場合、検出値Ｉｓが３６に一致した時にコンパレータ２６の比較結果Ｒｅ＿ｍｓｂが立ち上がる。そして、コンパレータ２６の比較結果Ｒｅ＿ｍｓｂを用いてフリップフロップ２８をリセットすると、検出値Ｉｓが３６に一致した時に検出値Ｉｓが減少する。
このため、コンパレータ２６の比較結果Ｒｅ＿ｍｓｂを用いてフリップフロップ２８をリセットする方法では、デジタル補償値Ｉｃｔがビット拡張で実際は３６．７５の場合には、それらの差分だけフリップフロップ２８をリセットする時間に誤差が発生する。
一方、移相器２７から出力されたリセット信号Ｒｅに基づいてフリップフロップ２８をリセットする方法では、例えば、デジタル補償値Ｉｃｔが３６．７５の場合でも、差分Ｉｃｔ（０．７５）が移相器２７にて補正され、リセット信号Ｒｅの時間分解能を向上させることができる。
（第４実施形態）
図６は、第４実施形態に係る電源回路の概略構成を示すブロック図である。
図６において、この電源回路には、図４の電源回路のスイッチング制御部３１の代わりにスイッチング制御部４１が設けられている。
図６は、第４実施形態に係る電源回路の概略構成を示すブロック図である。
図６において、この電源回路には、図４の電源回路のスイッチング制御部３１の代わりにスイッチング制御部４１が設けられている。
スイッチング制御部４１は、デジタル補償値Ｉｃｔの下位ビットＩｃｔ＿ｌｓｂおよび電流の検出値ＩｓのＡＤ変換値とデジタル補償値Ｉｃｔの上位ビットＩｃｔ＿ｍｓｂとの減算結果に基づいて、コンパレータ２６の比較結果をシフトさせることができる。
ここで、スイッチング制御部４１には、図４のスイッチング制御部３１に減算器４２が追加されている。減算器４２は、デジタル補償値Ｉｃｔの上位ビットＩｃｔ＿ｍｓｂから検出値ＩｓのＡＤ変換値を減算することができる。
そして、平滑回路Ｈの出力電圧ＶｏｕｔはＡＤコンバータ２２にてＡＤ変換された後、減算器３０にて参照電圧Ｖｒと減算されることで誤差信号Ｅｒが算出され、デジタル補償器２３に出力される。そして、デジタル補償器２３において、誤差信号Ｅｒが０に近づくようにデジタル補償値Ｉｃｔが算出され、デジタル補償値Ｉｃｔの上位ビットＩｃｔ＿ｍｓｂはコンパレータ２６および減算器４２に出力され、デジタル補償値Ｉｃｔの下位ビットＩｃｔ＿ｌｓｂは移相器２７に出力される。
一方、電流センサＳＡにおいて、平滑回路Ｈに流入する電流が検出され、電流センサＳＡにて検出された値がアンプ２５にて増幅されることで検出値Ｉｓが生成され、ＡＤコンバータ２４に出力される。そして、ＡＤコンバータ２４において、検出値ＩｓがＡＤ変換された後、コンパレータ２６および減算器４２に出力される。
そして、コンパレータ２６において、上位ビットＩｃｔ＿ｍｓｂが検出値ＩｓのＡＤ変換値と比較され、その比較結果Ｒｅ＿ｍｓｂが移相器２７に出力される。また、減算器４２において、デジタル補償値Ｉｃｔの上位ビットＩｃｔ＿ｍｓｂから検出値ＩｓのＡＤ変換値が減算され、その減算結果が移相器２７に出力される。そして、移相器２７において、デジタル補償値Ｉｃｔの下位ビットＩｃｔ＿ｌｓｂおよび減算器４２の減算結果に基づいて、コンパレータ２６の比較結果Ｒｅ＿ｍｓｂの出力タイミングがシフトされることでリセット信号Ｒｅが生成され、フリップフロップ２８のリセット端子Ｒに入力される。
これにより、移相器２７において、デジタル補償値Ｉｃｔの下位ビットＩｃｔ＿ｌｓｂ分に加えて、デジタル補償値Ｉｃｔの上位ビットＩｃｔ＿ｍｓｂと検出値ＩｓのＡＤ変換値との差分だけコンパレータ２６の比較結果Ｒｅ＿ｍｓｂの出力タイミングをシフトさせることができる。このため、検出値Ｉｓが大きく変動した場合においても、移相器２７によるシフト量を検出値Ｉｓに追従させることができ、電流モードで動作される電源回路の出力Ｖｏｕｔの振動を低減することが可能となる。
（第５実施形態）
図７は、第５実施形態に係る電源回路の概略構成を示すブロック図である。
図７において、この電源回路には、図６の電源回路のスイッチング制御部４１の代わりにスイッチング制御部５１が設けられている。スイッチング制御部５１には、図６の減算器４２の代わりに減算回路５２が設けられている。減算回路５２は、デジタル補償値Ｉｃｔから検出値ＩｓのＡＤ変換値を減算することができる。
図７は、第５実施形態に係る電源回路の概略構成を示すブロック図である。
図７において、この電源回路には、図６の電源回路のスイッチング制御部４１の代わりにスイッチング制御部５１が設けられている。スイッチング制御部５１には、図６の減算器４２の代わりに減算回路５２が設けられている。減算回路５２は、デジタル補償値Ｉｃｔから検出値ＩｓのＡＤ変換値を減算することができる。
そして、平滑回路Ｈの出力電圧ＶｏｕｔはＡＤコンバータ２２にてＡＤ変換された後、減算器３０にて参照電圧Ｖｒと減算されることで誤差信号Ｅｒが算出され、デジタル補償器２３に出力される。そして、デジタル補償器２３において、誤差信号Ｅｒが０に近づくようにデジタル補償値Ｉｃｔが算出され、デジタル補償値Ｉｃｔはコンパレータ２６および減算回路５２に出力される。
一方、電流センサＳＡにおいて、平滑回路Ｈに流入する電流が検出され、電流センサＳＡにて検出された値がアンプ２５にて増幅されることで検出値Ｉｓが生成され、ＡＤコンバータ２４に出力される。そして、ＡＤコンバータ２４において、検出値ＩｓがＡＤ変換された後、コンパレータ２６および減算回路５２に出力される。
そして、コンパレータ２６において、デジタル補償値Ｉｃｔが検出値ＩｓのＡＤ変換値と比較され、その比較結果Ｒｅ＿ｍｓｂが移相器２７に出力される。また、減算回路５２において、デジタル補償値Ｉｃｔから検出値ＩｓのＡＤ変換値が減算され、その減算結果が移相器２７に出力される。そして、移相器２７において、減算回路５２の減算結果に基づいて、コンパレータ２６の比較結果Ｒｅ＿ｍｓｂの出力タイミングがシフトされることでリセット信号Ｒｅが生成され、フリップフロップ２８のリセット端子Ｒに入力される。
これにより、移相器２７において、デジタル補償値Ｉｃｔと検出値ＩｓのＡＤ変換値との差分だけ比較結果Ｒｅ＿ｍｓｂの出力タイミングをシフトさせることができる。このため、検出値Ｉｓが大きく変動した場合においても、移相器２７によるシフト量を検出値Ｉｓに追従させることができ、電流モードで動作される電源回路の出力Ｖｏｕｔの振動を低減することが可能となる。
図８は、図７の電源回路の電流検出値Ｉｓと電流指令値Ｉｃｔとの関係を示す図である。
図８において、検出値ＩｓのＡＤ変換値は離散的な値をとる。そして、例えば、デジタル補償値Ｉｃｔが３７の場合、検出値Ｉｓが３７に一致した時にコンパレータ２６の比較結果Ｒｅ＿ｍｓｂが立ち上がる。そして、コンパレータ２６の比較結果Ｒｅ＿ｍｓｂを用いてフリップフロップ２８をリセットすると、検出値Ｉｓが３７に一致した時に検出値Ｉｓが減少する。
図８において、検出値ＩｓのＡＤ変換値は離散的な値をとる。そして、例えば、デジタル補償値Ｉｃｔが３７の場合、検出値Ｉｓが３７に一致した時にコンパレータ２６の比較結果Ｒｅ＿ｍｓｂが立ち上がる。そして、コンパレータ２６の比較結果Ｒｅ＿ｍｓｂを用いてフリップフロップ２８をリセットすると、検出値Ｉｓが３７に一致した時に検出値Ｉｓが減少する。
このため、コンパレータ２６の比較結果Ｒｅ＿ｍｓｂを用いてフリップフロップ２８をリセットする方法では、デジタル補償値Ｉｃｔが実際は３６．５の場合には、それらの差分だけフリップフロップ２８をリセットする時間に誤差が発生する。
一方、移相器２７から出力されたリセット信号Ｒｅに基づいてフリップフロップ２８をリセットする方法では、例えば、デジタル補償値Ｉｃｔが３６．５の場合でも、差分Ｉｃｔ（０．５）が移相器２７にて補正され、リセット信号Ｒｅの時間分解能を向上させることができる。
（第６実施形態）
図９は、第６実施形態に係る電源回路の概略構成を示すブロック図である。
図９において、この電源回路には、図７の電源回路のスイッチング制御部５１の代わりにスイッチング制御部６１が設けられている。スイッチング制御部６１には、図７のコンパレータ２６および減算回路５２の代わりに判定回路６３および減算回路６２が設けられている。減算回路６２は、デジタル補償値Ｉｃｔから検出値ＩｓのＡＤ変換値を減算することができる。判定回路６３は、減算回路６２から出力される正負符号ＰＮに応じて、デジタル補償値Ｉｃｔと検出値ＩｓのＡＤ変換値との大小関係を判定することができる。
図９は、第６実施形態に係る電源回路の概略構成を示すブロック図である。
図９において、この電源回路には、図７の電源回路のスイッチング制御部５１の代わりにスイッチング制御部６１が設けられている。スイッチング制御部６１には、図７のコンパレータ２６および減算回路５２の代わりに判定回路６３および減算回路６２が設けられている。減算回路６２は、デジタル補償値Ｉｃｔから検出値ＩｓのＡＤ変換値を減算することができる。判定回路６３は、減算回路６２から出力される正負符号ＰＮに応じて、デジタル補償値Ｉｃｔと検出値ＩｓのＡＤ変換値との大小関係を判定することができる。
そして、平滑回路Ｈの出力電圧ＶｏｕｔはＡＤコンバータ２２にてＡＤ変換された後、減算器３０にて参照電圧Ｖｒと減算されることで誤差信号Ｅｒが算出され、デジタル補償器２３に出力される。そして、デジタル補償器２３において、誤差信号Ｅｒが０に近づくようにデジタル補償値Ｉｃｔが算出され、デジタル補償値Ｉｃｔは減算回路６２に出力される。
一方、電流センサＳＡにおいて、平滑回路Ｈに流入する電流が検出され、電流センサＳＡにて検出された値がアンプ２５にて増幅されることで検出値Ｉｓが生成され、ＡＤコンバータ２４に出力される。そして、ＡＤコンバータ２４において、検出値ＩｓがＡＤ変換された後、減算回路６２に出力される。
そして、減算回路６２において、デジタル補償値Ｉｃｔから検出値ＩｓのＡＤ変換値が減算され、その減算結果ＳＢが移相器２７に出力されるとともに、減算結果ＳＢの正負符号ＰＮが判定回路６３に出力される。そして、判定回路６３において、正負符号ＰＮに応じて、デジタル補償値Ｉｃｔと検出値ＩｓのＡＤ変換値との大小関係が判定され、その判定結果が移相器２７に出力される。そして、移相器２７において、減算回路６２の減算結果ＳＢに基づいて、判定回路６３の判定結果がシフトされることでリセット信号Ｒｅが生成され、フリップフロップ２８のリセット端子Ｒに入力される。
これにより、移相器２７において、デジタル補償値Ｉｃｔと検出値ＩｓのＡＤ変換値との差分だけ判定回路６３の判定結果をシフトさせることができる。このため、検出値Ｉｓが大きく変動した場合においても、移相器２７によるシフト量を検出値Ｉｓに追従させることができ、電流モードで動作される電源回路の出力Ｖｏｕｔの振動を低減することが可能となる。
（第７実施形態）
図１０は、第７実施形態に係る電源回路の概略構成を示すブロック図である。
図１０において、この電源回路には、図４の電源回路のスイッチング制御部３１の代わりにスイッチング制御部７１が設けられている。スイッチング制御部７１には、図４のデジタル補償器２３の代わりにデジタル補償器２３ａ、２３ｂが設けられている。
図１０は、第７実施形態に係る電源回路の概略構成を示すブロック図である。
図１０において、この電源回路には、図４の電源回路のスイッチング制御部３１の代わりにスイッチング制御部７１が設けられている。スイッチング制御部７１には、図４のデジタル補償器２３の代わりにデジタル補償器２３ａ、２３ｂが設けられている。
デジタル補償器２３ａは、誤差信号Ｅｒの上位ビットＥｒ＿ｍｓｂの補償を行うことでデジタル補償値Ｉｃｔの上位ビットＩｃｔ＿ｍｓｂを算出することができる。デジタル補償器２３ｂは、誤差信号Ｅｒの下位ビットＥｒ＿ｌｓｂの補償を行うことでデジタル補償値Ｉｃｔの下位ビットＩｃｔ＿ｌｓｂを算出することができる。
そして、平滑回路Ｈの出力電圧ＶｏｕｔはＡＤコンバータ２２にてＡＤ変換された後、減算器３０にて参照電圧Ｖｒと減算されることで誤差信号Ｅｒが算出され、誤差信号Ｅｒの上位ビットＥｒ＿ｍｓｂがデジタル補償器２３ａに出力されるとともに、誤差信号Ｅｒの下位ビットＥｒ＿ｌｓｂがデジタル補償器２３ｂに出力される。
そして、デジタル補償器２３ａにおいて、誤差信号Ｅｒの上位ビットＥｒ＿ｍｓｂが０に近づくようにデジタル補償値Ｉｃｔの上位ビットＩｃｔ＿ｍｓｂが算出され、コンパレータ２６に出力される。また、デジタル補償器２３ｂにおいて、誤差信号Ｅｒの下位ビットＥｒ＿ｌｓｂが０に近づくようにデジタル補償値Ｉｃｔの下位ビットＩｃｔ＿ｌｓｂが算出され、移相器２７に出力される。
一方、電流センサＳＡにおいて、平滑回路Ｈに流入する電流が検出され、電流センサＳＡにて検出された値がアンプ２５にて増幅されることで検出値Ｉｓが生成され、ＡＤコンバータ２４に出力される。そして、ＡＤコンバータ２４において、検出値ＩｓがＡＤ変換された後、コンパレータ２６に出力される。
そして、コンパレータ２６において、上位ビットＩｃｔ＿ｍｓｂが検出値ＩｓのＡＤ変換値と比較され、その比較結果Ｒｅ＿ｍｓｂが移相器２７に出力される。そして、移相器２７において、デジタル補償値Ｉｃｔの下位ビットＩｃｔ＿ｌｓｂに基づいて、コンパレータ２６の比較結果Ｒｅ＿ｍｓｂの出力タイミングがシフトされることでリセット信号Ｒｅが生成され、フリップフロップ２８のリセット端子Ｒに入力される。
これにより、デジタル補償値ＩｃｔをＤＡ変換する必要がなくなり、デジタル補償値ＩｃｔをＤＡ変換するＤＡコンバータが不要になるとともに、リセット信号Ｒｅの時間分解能を向上させることができ、回路のロバスト性を向上させつつ、電流モードで動作される電源回路の出力Ｖｏｕｔの振動を低減することが可能となる。
（第８実施形態）
図１１は、第８実施形態に係る電源回路の概略構成を示すブロック図である。
図１１において、この電源回路には、図４の電源回路のスイッチング制御部３１の代わりにスイッチング制御部８１が設けられている。また、この電源回路には、電流センサＳＡの代わりに電流センサＳＡ´が設けられている。なお、電流センサＳＡは、平滑回路Ｈに流入する電流の瞬時値を検出するのに対し、電流センサＳＡ´は、平滑回路Ｈに流入する電流の平均値を検出することができる。
図１１は、第８実施形態に係る電源回路の概略構成を示すブロック図である。
図１１において、この電源回路には、図４の電源回路のスイッチング制御部３１の代わりにスイッチング制御部８１が設けられている。また、この電源回路には、電流センサＳＡの代わりに電流センサＳＡ´が設けられている。なお、電流センサＳＡは、平滑回路Ｈに流入する電流の瞬時値を検出するのに対し、電流センサＳＡ´は、平滑回路Ｈに流入する電流の平均値を検出することができる。
スイッチング制御部８１は、平滑回路Ｈの出力電圧Ｖｏｕｔから算出されたデジタル補償値Ｉｃｔの上位ビットＩｃｔ＿ｍｓｂと、平滑回路Ｈに流入する電流の検出値ＩｓのＡＤ変換値とを比較し、その比較結果に基づいてデューティＤｕｔｙの上位ビットＤｕｔｙ＿ｍｓｂを算出するとともに、デジタル補償値Ｉｃｔの下位ビットＩｃｔ＿ｌｓｂをデューティＤｕｔｙの下位ビットＤｕｔｙ＿ｌｓｂに設定し、そのデューティＤｕｔｙに基づいてスイッチング素子ＳＷをＰＷＭ制御することができる。
ここで、スイッチング制御部８１には、平滑回路Ｈの出力電圧ＶｏｕｔをＡＤ変換するＡＤコンバータ８２、ＡＤ変換された出力電圧Ｖｏｕｔから参照電圧Ｖｒを減算することで誤差信号Ｅｒを算出する減算器９０、誤差信号Ｅｒの補償を行うことでデジタル補償値Ｉｃｔを算出するデジタル補償器８３、電流センサＳＡにて検出された値を増幅することで検出値Ｉｓを出力するアンプ８５、検出値ＩｓをＡＤ変換するＡＤコンバータ８４、デジタル補償値Ｉｃｔの上位ビットＩｃｔ＿ｍｓｂと検出値ＩｓのＡＤ変換値との比較結果に基づいてデューティＤｕｔｙの上位ビットＤｕｔｙ＿ｍｓｂを算出するデューティ算出部８６、デューティ算出部８６にて算出されたデューティＤｕｔｙの上位ビットＤｕｔｙ＿ｍｓｂと、デジタル補償値Ｉｃｔから出力されたデジタル補償値Ｉｃｔの下位ビットＩｃｔ＿ｌｓｂに基づいてデジタルＰＷＭ制御を行うデジタルＰＷＭ制御部８８、デジタルＰＷＭ制御部８８の出力に基づいてｐチャンネル電界効果トランジスタＭ１およびｎチャンネル電界効果トランジスタＭ２を駆動するドライバ８９が設けられている。
そして、平滑回路Ｈの出力電圧ＶｏｕｔはＡＤコンバータ８２にてＡＤ変換された後、減算器９０にて参照電圧Ｖｒと減算されることで誤差信号Ｅｒが算出され、デジタル補償器８３に出力される。そして、デジタル補償器８３において、誤差信号Ｅｒが０に近づくようにデジタル補償値Ｉｃｔが算出され、デジタル補償値Ｉｃｔの上位ビットＩｃｔ＿ｍｓｂはデューティ算出部８６に出力され、デジタル補償値Ｉｃｔの下位ビットＩｃｔ＿ｌｓｂはデジタルＰＷＭ制御部８８に出力される。
一方、電流センサＳＡ´において、平滑回路Ｈに流入する電流の平均値が検出され、電流センサＳＡ´にて検出された値がアンプ８５にて増幅されることで検出値Ｉｓが生成され、ＡＤコンバータ８４に出力される。そして、ＡＤコンバータ８４において、検出値ＩｓがＡＤ変換された後、デューティ算出部８６に出力される。
そして、デューティ算出部８６において、デジタル補償値Ｉｃｔの上位ビットＩｃｔ＿ｍｓｂと検出値ＩｓのＡＤ変換値との比較結果に基づいてデューティＤｕｔｙの上位ビットＤｕｔｙ＿ｍｓｂが算出され、デジタルＰＷＭ制御部８８に出力される。
ここで、デジタルＰＷＭ制御部８８に出力される前に、デューティＤｕｔｙの上位ビットＤｕｔｙ＿ｍｓｂはデジタル補償値Ｉｃｔの下位ビットＩｃｔ＿ｌｓｂと合流されることで、デューティＤｕｔｙが生成され、デジタルＰＷＭ制御部８８に出力される。この時、デューティＤｕｔｙの上位ビットＤｕｔｙ＿ｍｓｂのビット数がｍ（ｍは正の整数）ビット、デジタル補償値Ｉｃｔの下位ビットＩｃｔ＿ｌｓｂのビット数がｎ（ｎは正の整数）ビットであるとすると、デューティＤｕｔｙのビット数はｍ＋ｎとなる。
そして、デジタルＰＷＭ制御部８８において、デューティＤｕｔｙに基づいてドライバ８９がＰＷＭ制御されることで、ｐチャンネル電界効果トランジスタＭ１およびｎチャンネル電界効果トランジスタＭ２が駆動される。
これにより、デジタル補償値ＩｃｔをＤＡ変換する必要がなくなり、デジタル補償値ＩｃｔをＤＡ変換するＤＡコンバータが不要になるとともに、デューティＤｕｔｙの時間分解能を向上させることができ、回路のロバスト性を向上させつつ、電流モードで動作される電源回路の出力Ｖｏｕｔの振動を低減することが可能となる。
（第９実施形態）
図１２は、第９実施形態に係る電源回路の概略構成を示すブロック図である。
図１２において、この電源回路には、図３の電源回路のスイッチング制御部２１の代わりにスイッチング制御部９１が設けられている。
図１２は、第９実施形態に係る電源回路の概略構成を示すブロック図である。
図１２において、この電源回路には、図３の電源回路のスイッチング制御部２１の代わりにスイッチング制御部９１が設けられている。
スイッチング制御部９１は、平滑回路Ｈに流入する電流の検出値ＩｓのＡＤ変換値に基づいて検出値Ｉｓを補間し、平滑回路Ｈの出力電圧Ｖｏｕｔから算出されたデジタル補償値Ｉｃｔと、補間された検出値Ｉｓｂとの比較結果に基づいて、スイッチング素子ＳＷをスイッチング制御することができる。
ここで、スイッチング制御部９１には、図３のスイッチング制御部２１に補間部９２が追加されている。補間部９２は、平滑回路Ｈに流入する電流の検出値ＩｓのＡＤ変換値に基づいて検出値Ｉｓを補間することができる。
そして、平滑回路Ｈの出力電圧ＶｏｕｔはＡＤコンバータ２２にてＡＤ変換された後、減算器３０にて参照電圧Ｖｒと減算されることで誤差信号Ｅｒが算出され、デジタル補償器２３に出力される。そして、デジタル補償器２３において、誤差信号Ｅｒが０に近づくようにデジタル補償値Ｉｃｔが算出され、コンパレータ２６に出力される。
一方、電流センサＳＡにおいて、平滑回路Ｈに流入する電流が検出され、電流センサＳＡにて検出された値がアンプ２５にて増幅されることで検出値Ｉｓが生成され、ＡＤコンバータ２４に出力される。そして、ＡＤコンバータ２４において、検出値ＩｓがＡＤ変換された後、補間部９２にて補間されることにより、補間された検出値Ｉｓｂがコンパレータ２６に出力される。
そして、コンパレータ２６において、デジタル補償値Ｉｃｔが補間された検出値Ｉｓｂと比較されることでリセット信号Ｒｅが生成され、フリップフロップ２８のリセット端子Ｒに入力される。
これにより、デジタル補償値ＩｃｔをＤＡ変換する必要がなくなり、デジタル補償値ＩｃｔをＤＡ変換するＤＡコンバータが不要になるとともに、リセット信号Ｒｅの時間分解能を向上させることができ、電流モードで動作される電源回路の出力Ｖｏｕｔの振動を低減することが可能となる。
図１３は、図１２の補間部の一例を示すブロック図である。
図１３において、補間部９２には、傾き算出部９３および予測部９４が設けられている。傾き算出部９３は、測定値ｍｋに基づいて測定値ｍｋが時間とともにどの程度増加するかを示す傾きを算出することができる。予測部９４は、傾き算出部９３にて算出された傾きに基づいて測定値ｍｋを補間する補間値を予測することができる。
図１３において、補間部９２には、傾き算出部９３および予測部９４が設けられている。傾き算出部９３は、測定値ｍｋに基づいて測定値ｍｋが時間とともにどの程度増加するかを示す傾きを算出することができる。予測部９４は、傾き算出部９３にて算出された傾きに基づいて測定値ｍｋを補間する補間値を予測することができる。
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そして、傾き算出部９３において、前回の測定値ｍｋ−１と今回の測定値ｍｋとの差分を前回の測定値ｍｋ−１と今回の測定値ｍｋとの時間間隔で除算することで傾きｍｋ´が算出される。そして、傾きｍｋ´に補間周期Ｔを掛けることで補間値が算出される。そして、予測部９４では、サンプリングクロックｔｒｉｇに従って測定値ｍｋと補間値とが順次出力されることで、補間された測定値ｐｋ（ｉ）が図１２の補間された検出値Ｉｓｂとして出力される。なお、補間周期Ｔは、サンプリングクロックｔｒｉｇの周期に対応させることができる。
そして、傾き算出部９３において、前回の測定値ｍｋ−１と今回の測定値ｍｋとの差分を前回の測定値ｍｋ−１と今回の測定値ｍｋとの時間間隔で除算することで傾きｍｋ´が算出される。そして、傾きｍｋ´に補間周期Ｔを掛けることで補間値が算出される。そして、予測部９４では、サンプリングクロックｔｒｉｇに従って測定値ｍｋと補間値とが順次出力されることで、補間された測定値ｐｋ（ｉ）が図１２の補間された検出値Ｉｓｂとして出力される。なお、補間周期Ｔは、サンプリングクロックｔｒｉｇの周期に対応させることができる。
図１４は、図１３の補間部による測定値の予測方法を示す図である。
図１４において、例えば、測定値としてｐｋ（０）およびｐｋ＋１（０）が得られたものとすると、ｐｋ（０）とｐｋ＋１（０）との間はｐｋ（１）とｐｋ（２）で補間される。
一般的には、ｐｋ（０）＝ｍｋとすると、ｐｋ（ｉ）＝ｐｋ（ｉ−１）＋Ｔ・ｍｋ´で与えることができる。ただし、ｋは０以上の整数、ｉは１以上の整数である。
図１４において、例えば、測定値としてｐｋ（０）およびｐｋ＋１（０）が得られたものとすると、ｐｋ（０）とｐｋ＋１（０）との間はｐｋ（１）とｐｋ（２）で補間される。
一般的には、ｐｋ（０）＝ｍｋとすると、ｐｋ（ｉ）＝ｐｋ（ｉ−１）＋Ｔ・ｍｋ´で与えることができる。ただし、ｋは０以上の整数、ｉは１以上の整数である。
図１５は、図１２の補間部のその他の例を示すブロック図である。
図１５において、補間部９２には、傾き算出部９３および予測部９４の代わりに平滑部９５および予測部９６が設けられている。平滑部９５は、測定値ｍｋを平均化した値に基づいて測定値ｍｋが時間とともにどの程度増加するかを示す傾きを算出することができる。予測部９４は、平滑部９５にて算出された傾きに基づいて、測定値ｍｋを平均化した値を補間する補間値を予測することができる。
図１５において、補間部９２には、傾き算出部９３および予測部９４の代わりに平滑部９５および予測部９６が設けられている。平滑部９５は、測定値ｍｋを平均化した値に基づいて測定値ｍｋが時間とともにどの程度増加するかを示す傾きを算出することができる。予測部９４は、平滑部９５にて算出された傾きに基づいて、測定値ｍｋを平均化した値を補間する補間値を予測することができる。
そして、平滑部９５において、過去の測定値ｍｋの平均がとられることで平均値ｓｋが算出され、その平均値ｓｋに基づいて傾きｓｋ´が算出される。そして、傾きｓｋ´に補間周期Ｔを掛けることで補間値が算出される。そして、予測部９６では、サンプリングクロックｔｒｉｇに従って平均値ｓｋと補間値とが順次出力されることで、補間された測定値ｐｋ（ｉ）が図１２の補間された検出値Ｉｓｂとして出力される。
なお、平均値ｓｋに基づいて補間された測定値ｐｋ（ｉ）は、ｐｋ（０）＝ｓｋとすると、ｐｋ（ｉ）＝ｐｋ（ｉ−１）＋Ｔ・ｓｋ´で与えることができる。
なお、平均値ｓｋに基づいて補間された測定値ｐｋ（ｉ）は、ｐｋ（０）＝ｓｋとすると、ｐｋ（ｉ）＝ｐｋ（ｉ−１）＋Ｔ・ｓｋ´で与えることができる。
（第１０実施形態）
図１６は、第１０実施形態に係る電源回路の概略構成を示すブロック図である。
図１６において、この電源回路には、図１２の電源回路のスイッチング制御部９１の代わりにスイッチング制御部１０１が設けられている。ここで、スイッチング制御部１０１には、図１２の補間部９２の代わりに補間部１０２が設けられている。補間部１０２は、平滑回路Ｈに流入する電流の検出値ＩｓのＡＤ変換値に基づいて検出値Ｉｓを補間することができる。この時、補間部１０２は、検出値Ｉｓの特異点に基づいて補間処理をリセットすることができる。なお、検出値Ｉｓの特異点としては、検出値Ｉｓの折り返し点および検出値Ｉｓの端点を挙げることができる。
図１６は、第１０実施形態に係る電源回路の概略構成を示すブロック図である。
図１６において、この電源回路には、図１２の電源回路のスイッチング制御部９１の代わりにスイッチング制御部１０１が設けられている。ここで、スイッチング制御部１０１には、図１２の補間部９２の代わりに補間部１０２が設けられている。補間部１０２は、平滑回路Ｈに流入する電流の検出値ＩｓのＡＤ変換値に基づいて検出値Ｉｓを補間することができる。この時、補間部１０２は、検出値Ｉｓの特異点に基づいて補間処理をリセットすることができる。なお、検出値Ｉｓの特異点としては、検出値Ｉｓの折り返し点および検出値Ｉｓの端点を挙げることができる。
図１７は、図１６の補間部による測定値の予測方法を示す図である。
図１７において、補間部１０２では図１２の補間部９２と同様に補間処理が行われる。ここで、検出値Ｉｓの特異点Ｂ１〜Ｂ３が検出されると、補間処理をリセットし、特異点Ｂ１〜Ｂ３から補間処理を再開する。
図１７において、補間部１０２では図１２の補間部９２と同様に補間処理が行われる。ここで、検出値Ｉｓの特異点Ｂ１〜Ｂ３が検出されると、補間処理をリセットし、特異点Ｂ１〜Ｂ３から補間処理を再開する。
これにより、特異点Ｂ１〜Ｂ３での補間値の予測誤差を低減させつつ、リセット信号Ｒｅの時間分解能を向上させることができ、電流モードで動作される電源回路の出力Ｖｏｕｔの振動を低減することが可能となる。
（第１１実施形態）
図１８は、第１１実施形態に係る電源回路の概略構成を示すブロック図である。
図１８において、この電源回路には、図３の電源回路のスイッチング制御部２１の代わりにスイッチング制御部１１１が設けられている。
図１８は、第１１実施形態に係る電源回路の概略構成を示すブロック図である。
図１８において、この電源回路には、図３の電源回路のスイッチング制御部２１の代わりにスイッチング制御部１１１が設けられている。
スイッチング制御部１１１は、平滑回路Ｈの出力電圧Ｖｏｕｔから算出されたデジタル補償値Ｉｃｔに基づいて、制御信号の時系列組合せを生成し、前記制御信号Ｉｃｔｂと、平滑回路Ｈに流入する電流の検出値ＩｓのＡＤ変換値との比較結果に基づいて、スイッチング素子ＳＷをスイッチング制御することができる。
ここで、スイッチング制御部１１１には、図３のスイッチング制御部２１にディザ回路１１２が追加されている。ディザ回路１１２は、デジタル補償値Ｉｃｔに基づいて制御信号Ｉｃｔｂの時系列組合せを生成する。
そして、平滑回路Ｈの出力電圧ＶｏｕｔはＡＤコンバータ２２にてＡＤ変換された後、減算器３０にて参照電圧Ｖｒと減算されることで誤差信号Ｅｒが算出され、デジタル補償器２３に出力される。そして、デジタル補償器２３において、誤差信号Ｅｒが０に近づくようにデジタル補償値Ｉｃｔが算出され、ディザ回路１１２に出力される。そして、ディザ回路１１２において、デジタル補償値Ｉｃｔに基づいて、上記制御信号Ｉｃｔｂが生成され、コンパレータ２６に出力される。
一方、電流センサＳＡにおいて、平滑回路Ｈに流入する電流が検出され、電流センサＳＡにて検出された値がアンプ２５にて増幅されることで検出値Ｉｓが生成され、ＡＤコンバータ２４に出力される。そして、ＡＤコンバータ２４において、検出値ＩｓがＡＤ変換された後、コンパレータ２６に出力される。
そして、コンパレータ２６において、制御信号Ｉｃｔｂが検出値ＩｓのＡＤ変換値と比較されることでリセット信号Ｒｅが生成され、フリップフロップ２８のリセット端子Ｒに入力される。
これにより、デジタル補償値ＩｃｔをＤＡ変換する必要がなくなり、デジタル補償値ＩｃｔをＤＡ変換するＤＡコンバータが不要になるとともに、リセット信号Ｒｅの時間分解能を向上させることができ、電流モードで動作される電源回路の出力Ｖｏｕｔの振動を低減することが可能となる。
図１９（ａ）〜図１９（ｅ）は、図１８のディザ回路１１２の動作を示す図である。図１９（ａ）〜図１９（ｅ）において、例えば、制御信号ＩｃｔｂはＬ１の値とＬ５の値をとるものとする。
そして、例えば、制御信号ＩｃｔｂがＬ５の値を連続してとれば、デジタル補償値ＩｃｔとしてＬ５が得られる。また、例えば、制御信号ＩｃｔｂがＬ５の値とＬ１の値とをほぼ３：１の割合でとれば、デジタル補償値ＩｃｔとしてＬ４が得られる。また、例えば、制御信号ＩｃｔｂがＬ５の値とＬ１の値とをほぼ１：１の割合でとれば、デジタル補償値ＩｃｔとしてＬ３が得られる。また、例えば、制御信号ＩｃｔｂがＬ５の値とＬ１の値とをほぼ１：３の割合でとれば、デジタル補償値ＩｃｔとしてＬ２が得られる。また、例えば、制御信号ＩｃｔｂがＬ１の値を連続してとれば、デジタル補償値ＩｃｔとしてＬ１が得られる。
このため、Ｌ１の値とＬ５の値とから、Ｌ１の値とＬ２の値とＬ３の値とＬ４の値とＬ５の値とが得られ、ＡＤコンバータ２２の精度を上げることなく、制御信号Ｉｃｔｂの分解能を向上させることが可能となる。
（その他の実施形態）
図２０は、電源回路に適用される移相器の一例を示すブロック図である。
図２０において、移相器には、フリップフロップＦ１〜ＦＮ（Ｎは正の整数）およびセレクタＳＬ１が設けられている。ここで、フリップフロップＦ１〜ＦＮはＮ段接続され、各フリップフロップＦ１〜ＦＮの出力はセレクタＳＬ１に入力されている。
図２０は、電源回路に適用される移相器の一例を示すブロック図である。
図２０において、移相器には、フリップフロップＦ１〜ＦＮ（Ｎは正の整数）およびセレクタＳＬ１が設けられている。ここで、フリップフロップＦ１〜ＦＮはＮ段接続され、各フリップフロップＦ１〜ＦＮの出力はセレクタＳＬ１に入力されている。
そして、コンパレータ１６、２６の比較結果Ｒｅ＿ｍｓｂはサンプリングクロックＳＣＬに従ってフリップフロップＦ１〜ＦＮを順次転送される。そして、セレクタＳＬ１において、デジタル補償値Ｉｃｔの下位ビットＩｃｔ＿ｌｓｂに基づいてフリップフロップＦ１〜ＦＮの出力のいずれか１つが選択されることで、リセット信号Ｒｅが出力される。
図２１は、電源回路に適用される移相器のその他の例を示すブロック図である。
図２１において、移相器には、カウンタＣＵ、コンパレータＰＡおよびフリップフロップＦＦが設けられている。そして、サンプリングクロックＳＣＬがカウンタＣＵにてカウントされ、そのカウント結果がコンパレータＰＡに出力される。そして、コンパレータＰＡにおいて、カウンタＣＵのカウント結果がデジタル補償値Ｉｃｔの下位ビットＩｃｔ＿ｌｓｂと比較され、カウンタＣＵのカウント結果がデジタル補償値Ｉｃｔの下位ビットＩｃｔ＿ｌｓｂと一致した時にコンパレータ１６、２６の比較結果Ｒｅ＿ｍｓｂがフリップフロップＦＦに取り込まれることで、リセット信号Ｒｅが出力される。
図２１において、移相器には、カウンタＣＵ、コンパレータＰＡおよびフリップフロップＦＦが設けられている。そして、サンプリングクロックＳＣＬがカウンタＣＵにてカウントされ、そのカウント結果がコンパレータＰＡに出力される。そして、コンパレータＰＡにおいて、カウンタＣＵのカウント結果がデジタル補償値Ｉｃｔの下位ビットＩｃｔ＿ｌｓｂと比較され、カウンタＣＵのカウント結果がデジタル補償値Ｉｃｔの下位ビットＩｃｔ＿ｌｓｂと一致した時にコンパレータ１６、２６の比較結果Ｒｅ＿ｍｓｂがフリップフロップＦＦに取り込まれることで、リセット信号Ｒｅが出力される。
図２２は、電源回路に適用される移相器のさらにその他の例を示すブロック図である。
図２２において、バッファＵ１〜ＵＮおよびセレクタＳＬ２が設けられている。ここで、バッファＵ１〜ＵＮはＮ段接続され、各バッファＵ１〜ＵＮの出力はセレクタＳＬ２に入力されている。
図２２において、バッファＵ１〜ＵＮおよびセレクタＳＬ２が設けられている。ここで、バッファＵ１〜ＵＮはＮ段接続され、各バッファＵ１〜ＵＮの出力はセレクタＳＬ２に入力されている。
そして、コンパレータ１６、２６の比較結果Ｒｅ＿ｍｓｂはバッファＵ１〜ＵＮを順次介して転送される。そして、セレクタＳＬ２において、デジタル補償値Ｉｃｔの下位ビットＩｃｔ＿ｌｓｂに基づいてバッファＵ１〜ＵＮの出力のいずれか１つが選択されることで、リセット信号Ｒｅが出力される。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１１、２１、３１、４１、５１、６１、７１、８１、９１、１０１、１１１ スイッチング制御部、１２、２２、２４、８２、８４ ＡＤコンバータ、１３、２３、２３ａ、２３ｂ、８３ デジタル補償器、１４ ＤＡコンバータ、１５、２５、８５ アンプ、１６、ＰＡ コンパレータ、２６ デジタルコンパレータ、１７、２７ 移相器、１８、２８ フリップフロップ、１９、２９、８９ ドライバ、２０、３０、４２ 減算器、Ｄ 直流電源、ＳＷ スイッチング素子、Ｍ１ ｐチャンネル電界効果トランジスタ、Ｍ２ ｎチャンネル電界効果トランジスタ、Ｈ 平滑回路、ＳＡ、ＳＡ´ 電流センサ、Ｌ インダクタ、Ｃ キャパシタ、Ｒ 負荷、５２、６２ 減算回路、６３ 判定回路、８６ デューティ算出部、８８ デジタルＰＷＭ制御部、９２、１０２ 補間部、９３ 傾き算出部、９４、９６ 予測部、９５ 平滑部、１１２ ディザ回路、Ｆ１〜ＦＮ、ＦＦ フリップフロップ、ＳＬ１、ＳＬ２ セレクタ、ＣＵ カウンタ、Ｕ１〜ＵＮ バッファ
Claims (7)
- 直流を分断するスイッチング素子と、
前記スイッチング素子にて分断された直流を平滑化する平滑回路と、
前記平滑回路の出力電圧から算出されたデジタル補償値の上位ビットのＤＡ変換値と、前記平滑回路に流入する電流の検出値とを比較し、前記デジタル補償値の下位ビットに基づいて前記比較結果の立ち上がりエッジまたは立ち下がりエッジの出力タイミングをシフトさせた信号に基づいて、前記スイッチング素子をスイッチング制御するスイッチング制御部とを備えることを特徴とする電源回路。 - 直流を分断するスイッチング素子と、
前記スイッチング素子にて分断された直流を平滑化する平滑回路と、
前記平滑回路の出力電圧から算出されたデジタル補償値と、前記平滑回路に流入する電流の検出値のＡＤ変換値との比較結果に基づいて、前記スイッチング素子をスイッチング制御するスイッチング制御部とを備えることを特徴とする電源回路。 - 直流を分断するスイッチング素子と、
前記スイッチング素子にて分断された直流を平滑化する平滑回路と、
前記平滑回路の出力電圧から算出されたデジタル補償値の上位ビットと、前記平滑回路に流入する電流の検出値のＡＤ変換値とを比較し、前記デジタル補償値の下位ビットに基づいて前記比較結果の立ち上がりエッジまたは立ち下がりエッジの出力タイミングをシフトさせた信号に基づいて、前記スイッチング素子をスイッチング制御するスイッチング制御部とを備えることを特徴とする電源回路。 - 直流を分断するスイッチング素子と、
前記スイッチング素子にて分断された直流を平滑化する平滑回路と、
前記平滑回路の出力電圧から算出されたデジタル補償値と、前記平滑回路に流入する電流のデジタル検出値とを比較し、
前記デジタル補償値と前記デジタル検出値との減算結果に基づいて、前記比較結果の立ち上がりエッジまたは立ち下がりエッジの出力タイミングをシフトさせた信号に基づいて、前記スイッチング素子をスイッチング制御するスイッチング制御部とを備えることを特徴とする電源回路。 - 直流を分断するスイッチング素子と、
前記スイッチング素子にて分断された直流を平滑化する平滑回路と、
前記平滑回路の出力電圧から算出されたデジタル補償値の上位ビットと、前記平滑回路に流入する電流の検出値のＡＤ変換値とを比較し、前記比較結果に基づいてデューティの上位ビットを算出するとともに、前記デジタル補償値の下位ビットを前記デューティの下位ビットに設定し、前記デューティに基づいて前記スイッチング素子をＰＷＭ制御するスイッチング制御部とを備えることを特徴とする電源回路。 - 直流を分断するスイッチング素子と、
前記スイッチング素子にて分断された直流を平滑化する平滑回路と、
前記平滑回路に流入する電流の検出値のＡＤ変換値に基づいて前記検出値を補間し、前記平滑回路の出力電圧から算出されたデジタル補償値と、前記補間された検出値との比較結果に基づいて、前記スイッチング素子をスイッチング制御するスイッチング制御部とを備えることを特徴とする電源回路。 - 直流を分断するスイッチング素子と、
前記スイッチング素子にて分断された直流を平滑化する平滑回路と、
前記平滑回路の出力電圧から算出されたデジタル補償値を生成し、前記のデジタル補償値に基づいて制御信号の時系列組合せを生成し、前記制御信号と、前記平滑回路に流入する電流の検出値のＡＤ変換値との比較結果に基づいて、前記スイッチング素子をスイッチング制御するスイッチング制御部とを備えることを特徴とする電源回路。
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