JP5445088B2 - デジタル制御スイッチング電源装置 - Google Patents
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Description
図13に、従来のディレイラインADCの構成例を示す。ディレイラインADCは、遅延時間調整用の遅延素子dmy、n段の遅延素子Dcellが直列接続して構成される遅延素子アレイd1〜d(n)、各遅延素子Dcellの出力をデータ格納信号Sampleの立ち上がりエッジで格納するn個のフリップフロップDFF、および該n個のフリップフロップDFFの出力からデジタルエラー信号e[n]を生成するエンコーダ回路5から構成される。
このため、プロセス変動や素子のサイズバラツキの影響でスイッチング周期Tsや遅延時間にバラツキが発生しても、確実にスイッチング周期Ts内でA/D変換とデューティコマンド信号dc[n]の計算を完了させるために、時間的なマージンを確保しておく必要がある。
まず、図12に示した従来の第1の構成例では、A/D変換周期に時間的なマージンが必要となり、出力電圧Voutと基準電圧Vrefとの誤差電圧をディレイラインADCでA/D変換したデジタルエラー信号e[n]に基づきPWM信号を生成して出力電圧Voutを制御するまでに遅れ時間が発生し、出力の過渡応答特性が悪化してしまうという問題点があった。この過渡応答特性を改善するために、スイッチング周期Tsの高速化も考えられるが、使用する素子も必然的に高速化が要求されて高価な素子が必要となり、高速化に伴い消費電流が増大するという問題点も発生する。
また、請求項5に係る発明は、前記バイアス電流指示回路は、前記バイアス制御電圧に応じて定電流を生成する定電流回路と、前記定電流をコピーした電流を動作電流とし、前記出力電圧の検出値と前記基準電圧とを入力として、前記遅延出力電流を決める信号を出力する第1の差動回路と、前記定電流をコピーした電流を動作電流とし、同一電位の信号を2つの入力として、前記遅延基準電流を決める信号を出力する第2の差動回路と、を備えたことを特徴とする。
以下、本発明の実施形態に係るデジタル制御スイッチング電源装置について、図面を参照しながら説明する。
一方、ディレイセルアレイdcA2は、ディレイセルアレイdcA1のデータ格納タイミング信号CLK−SPを生成する回路部と、A/D変換周期を示すディレイライン・クロックCLK−DLを生成する回路部と、を備えている。
(2)Vref=Voutの場合 Ib(out)=Ibias/2
(3)Vref>Voutの場合 Ib(out)>Ibias/2
このように、出力電圧Voutと基準電圧Vrefより遅延制御電流および遅延基準電流を生成することで、ディレイセルアレイdcA1およびdcA2の遅延時間を制御することが可能となる。
まず、図10に、スイッチング・クロックCLK−SW,ディレイライン・クロックCLK−DL,並びに両者の立ち上がりの位相差に応じた、位相差検出回路2,チャージポンプ回路3,および,バイアス電流指示回路4の動作波形を示す。
2 位相差検出回路
3 チャージポンプ回路
4 バイアス電流指示回路
5 エンコーダ回路
11〜13 A/D変換回路
21,22 デジタル補償回路
23 デジタル電圧制御回路
31〜33 デジタルPWM回路
41 スイッチング回路
51 LC平滑フィルタ
61 デジタル信号処理回路部
62 Vref±△回路
63 SEL回路(選択回路)
71 過渡変動検出回路
81 CRフィルタ
Bcont[n] バイアス電流指示値
Bcnt チャージポンプ回路出力電圧
BF1 バッファ
Bias チャージポンプ回路入力信号
C,C2,Ccp,Chs,Cls コンデンサ(容量)
CLK−DL ディレイライン・クロック
CLK−SP データ格納タイミング信号
CLK−SW スイッチング・クロック
CP1,CP2 コンパレータ
dcA1,dcA2 ディレイセルアレイ
DIF1,DIF2 差動回路
Dcell,dcl,do1〜do(n),dr1〜dr(m),dmy,dmyo,dmyr,d1〜d(n) 遅延素子もしくはその出力信号
dc[n] デューティコマンド信号
DFF フリップフロップ
DRV 駆動回路
Dwn 位相差検出回路出力(ダウン信号)
e[n] デジタルエラー信号
GND 基準端子もしくはその電位
I,I(x) 定電流
Ibias バイアス電流
Ib(out) 遅延出力電流
Ib(ref) 遅延基準電流
Ib(x) 遅延制御電流
Icharge 充電電流
Idischarge 放電電流
IN1〜IN4 インバータ
L インダクタ
M1,M3,M10〜M13,M19,M20,M31〜M34,M37〜M39,Q1 PチャンネルMOSFET
M2,M4,M5,M14〜M18,M30,M35,M36,M40,M41,Q2 NチャンネルMOSFET
Mdwn 外部入力ダウン信号
Mode 外部入力マルチプレクサ切り換え信号
Mup 外部入力アップ信号
MX1,MX2 マルチプレクサ回路
Ncp チャージポンプ容量の電位
ND1,ND2 NAND回路
NR1,NR2 NOR回路
out1〜out(n) DFF出力データ
R2 抵抗
RL 負荷回路
Rst 外部入力リセット信号
Sample データ格納信号
Start A/D変換開始信号
Sub 減算回路
td,tdd,tddo,tddr,tdo,tdr,tdcl,tp,tn,ts 遅延時間
Ts スイッチング周期
Up 位相差検出回路出力(アップ信号)
VDD 電源端子もしくはその電位
Ve 誤差電圧
VIb(cal) 遅延算出電流信号(遅延制御電流信号)
VIb(out) 遅延出力電流信号(遅延制御電流信号)
VIb(ref) 遅延基準電流(遅延制御電流信号)
VIb(x) 遅延制御電流信号
Vin 入力電源もしくはその電圧
VoCR 負荷急変電圧
Vout 出力電圧
Vref 基準電圧
Claims (5)
- 入力電圧をパルス幅変調信号により所望する出力電圧に変換するデジタル制御スイッチング電源装置であって、
バイアス電流により遅延時間が制御される遅延素子を直列接続した第1の遅延素子アレイを有し、該第1の遅延素子アレイを開始信号が伝播する遅延時間により前記第1の遅延素子アレイの遅延素子に流れるバイアス電流の電流値をデジタル値に変換するディレイライン回路と、
スイッチング電源装置の基本クロックとなるスイッチング・クロックに対するアナログ/デジタル変換周期を示す信号であるディレイライン・クロックとの位相差を検出する位相差検出回路と、
前記スイッチング・クロックと前記ディレイライン・クロックとの位相が一致するように前記位相差検出回路の出力に応じて前記バイアス電流を生成するためのバイアス制御電圧を生成するチャージポンプ回路と、
該チャージポンプ回路の出力、および前記出力電圧の検出値と基準電圧との比較結果に応じて前記バイアス電流を決めるバイアス電流指示回路と、
を有するアナログ/デジタル変換回路を備え、
出力電圧の検出値と基準電圧との誤差電圧を前記アナログ/デジタル変換回路でデジタルエラー信号に変換し、該デジタルエラー信号にPID処理を施すことによりPWM信号を生成することを特徴とするデジタル制御スイッチング電源装置。 - 前記ディレイライン回路は、
バイアス電流として遅延出力電流が流れ、該遅延出力電流により遅延時間が制御される遅延素子を直列接続した前記第1の遅延素子アレイと、タイミング信号により前記第1の遅延素子アレイを構成する遅延素子の出力を格納する記憶回路と、を有する第1のディレイセルアレイと、
バイアス電流として遅延基準電流が流れ、該遅延基準電流により遅延時間が制御される遅延素子を直列接続した第2の遅延素子アレイを有し、前記タイミング信号および前記変換周期を示す信号を生成する第2のディレイセルアレイと、
前記記憶回路の出力をエンコードするエンコーダ回路と、
を備えたことを特徴とする請求項1記載のデジタル制御スイッチング装置。 - 前記位相差検出回路は、
前記スイッチング周期を基準にして前記変換周期との位相差を検出して、前記スイッチング周期の位相が早い場合に該位相差の期間だけUp信号を出力する回路と、
前記スイッチング周期を基準にして前記アナログ/デジタル変換周期との位相差を検出して、前記スイッチング周期の位相が遅い場合に該位相差の期間だけDwn信号を出力する回路と、
を備えたことを特徴とする請求項1または2に記載のデジタル制御スイッチング電源装置。 - 前記チャージポンプ回路は、
基準電流をコピーして充電電流を生成し、前記Up信号が出力されている期間に前記充電電流でチャージポンプ容量を充電する充電回路と、
前記基準電流をコピーして放電電流を生成し、前記Dwn信号が出力されている期間に前記放電電流で前記チャージポンプ容量を放電する放電回路と、
前記チャージポンプ容量の充放電電圧に応じて前記バイアス制御電圧を出力する出力回路と、
を備えたことを特徴とする請求項3に記載のデジタル制御スイッチング電源装置。 - 前記バイアス電流指示回路は、
前記バイアス制御電圧に応じて定電流を生成する定電流回路と、
前記定電流をコピーした電流を動作電流とし、前記出力電圧の検出値と前記基準電圧とを入力として、前記遅延出力電流を決める信号を出力する第1の差動回路と、
前記定電流をコピーした電流を動作電流とし、同一電位の信号を2つの入力として、前記遅延基準電流を決める信号を出力する第2の差動回路と、
を備えたことを特徴とする請求項1または2に記載のデジタル制御スイッチング電源装置。
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