JP5564161B2 - 半導体装置およびその製造方法 - Google Patents
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Description
(素子構造)
図1は、本発明の第1の実施の形態に係る半導体装置の模式的斜視図を示す。
本発明の第1の実施の形態に係る半導体装置の製造方法を、図1を参照しながら、以下に説明する。
図5は、本発明の第1の実施の形態に係る半導体装置において、IGBTの規格化オン抵抗RCE(on)とn+エミッタ領域の比率の関係を表す特性例を示す。
図2は、本発明の第1の実施の形態の変形例に係る半導体装置の模式的斜視図を示す。本発明の第1の実施の形態の変形例に係る半導体装置は、図2に示すように、高抵抗で第1導電型の第1ベース層2と、第1ベース層2に設けられた第2導電型のコレクタ層14と、第1ベース層2の表面に形成された第1導電型で、第1ベース層2よりも高不純物密度を有するバッファ層18と、バッファ層18の表面に形成された第2導電型の第2ベース層16と、第2ベース層16の表面に形成された第1導電型のエミッタ層13と、第1の方向に延伸し、エミッタ層13および第2ベース層16を貫いてバッファ層18の途中の深さまで達する複数のトレンチ内にゲート絶縁膜6を介して形成されたゲート電極8と、コレクタ層14に設けられたコレクタ電極20と、エミッタ層13および第2ベース層16に設けられたエミッタ電極(図示省略)とを備える。
本発明の第1の実施の形態の変形例に係る半導体装置の製造方法を、図2を参照しながら、以下に説明する。
本発明の第1の実施の形態の変家例に係る半導体装置においても、IGBTの規格化オン抵抗RCE(on)とn+エミッタ領域の比率の関係を表す特性例は、図5と同様に表すことができる。また、規格化ラッチアップ電流ILとn+エミッタ領域の比率の関係を表す特性例は、図6と同様に表すことができる。
(素子構造)
図3は、本発明の第2の実施の形態に係る半導体装置の模式的斜視図を示す。
本発明の第2の実施の形態に係る半導体装置の製造方法を、図3を参照しながら、以下に説明する。
本発明の第2の実施の形態に係る半導体装置において、MOSFETの規格化オン抵抗RDS(on)とn+ソース領域の比率の関係を表す特性例は、図5と同様に表すことができる。
図4は、本発明の第2の実施の形態の変形例に係る半導体装置の模式的斜視図を示す。
本発明の第2の実施の形態の変形例に係る半導体装置の製造方法を、図4を参照しながら、以下に説明する。
本発明の第2の実施の形態の変家例に係る半導体装置においても、MOSFETの規格化オン抵抗RDS(on)とn+ソース領域の比率の関係を表す特性例は、図5と同様に表すことができる。
上記のように、本発明は第1乃至第2の実施の形態によって記載したが、この開示の一部をなす論述および図面はこの発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例および運用技術が明らかとなろう。
4…ベースコンタクト層
6…ゲート絶縁膜
8…ゲート電極
10…層間絶縁膜
12…ソース層
12−1…第1ソース層
12−2…第2ソース層
13…エミッタ層
13−1…第1エミッタ層
13−2…第2エミッタ層
14…コレクタ層
15…ドレイン層
16…第2ベース層
18…バッファ層
20…コレクタ電極
21…ドレイン電極
24…エミッタ電極
25…ソース電極
Claims (10)
- 高抵抗で第1導電型の第1ベース層と、
前記第1ベース層に設けられた第2導電型のコレクタ層と、
前記第1ベース層の表面に形成された第2導電型の第2ベース層と、
前記第2ベース層の表面に形成された第1導電型のエミッタ層と、
第1の方向に延伸し、前記エミッタ層および前記第2ベース層を貫いて前記第1ベース層の途中の深さまで達する複数のトレンチ内にゲート絶縁膜を介して形成されたゲート電極と、
前記コレクタ層に設けられたコレクタ電極と、
前記トレンチを形成する前記ゲート絶縁膜および前記ゲート電極上に形成された層間絶縁膜と、
前記エミッタ層および前記第2ベース層に設けられたエミッタ電極とを備え、
前記エミッタ層は、前記トレンチに沿って、第1の方向に配置する第1エミッタ層と、前記第1エミッタ層同士を梯子型に接続するように、第1の方向に直交する第2の方向に配置する第2エミッタ層とからなり、前記第2ベース層の表面に形成された前記エミッタ層の面積比率は、10%以上70%以下であり、
前記第2導電型の第2ベース層よりも高不純物密度を有するベースコンタクト層を、前記第2ベース層を介在して前記第1の方向に離間して配置し、
前記第2エミッタ層は、前記ベースコンタクト層と前記第2ベース層とを交互に介在して前記第1の方向に離間して配置されるとともに、前記ベースコンタクト層は、前記第2エミッタ層の下部全域に連続して配置され、
前記エミッタ電極は、前記層間絶縁膜を介して、前記エミッタ層、前記第2ベース層および前記ベースコンタクト層の表面に形成され、前記エミッタ層、前記第2ベース層および前記ベースコンタクト層が導通されることを特徴とする半導体装置。 - 前記ベースコンタクト層は、前記トレンチに接する部分を有することを特徴とする請求項1に記載の半導体装置。
- 前記ベースコンタクト層の深さは、前記トレンチの深さ方向において前記第2ベース層の深さよりも深いことを特徴とする請求項1または2に記載の半導体装置。
- 前記エミッタ層の深さは、前記トレンチの深さ方向において前記ベースコンタクト層の深さよりも浅いことを特徴とする請求項1乃至3の内、いずれかに記載の半導体装置。
- 高抵抗で第1導電型の第1ベース層と、
前記第1ベース層に設けられた第1導電型のドレイン層と、
前記第1ベース層の表面に形成された第2導電型の第2ベース層と、
前記第2ベース層の表面に形成された第1導電型のソース層と、
第1の方向に延伸し、前記ソース層および前記第2ベース層を貫いて前記第1ベース層の途中の深さまで達する複数のトレンチ内にゲート絶縁膜を介して形成されたゲート電極と、
前記ドレイン層に設けられたドレイン電極と、
前記トレンチを形成する前記ゲート絶縁膜および前記ゲート電極上に形成された層間絶縁膜と、
前記ソース層および前記第2ベース層に設けられたソース電極とを備え、
前記ソース層は、前記トレンチに沿って、第1の方向に配置する第1ソース層と、第1の方向に配置された前記第1ソース層同士を梯子型に接続するように、第1の方向に直交する第2の方向に配置する第2ソース層とからなり、
前記第2導電型の第2ベース層よりも高不純物密度を有するベースコンタクト層を、前記第2ベース層を介在して前記第1の方向に離間して配置し、
前記第2ソース層は、前記ベースコンタクト層と前記第2ベース層とを交互に介在して前記第1の方向に離間して配置されるとともに、前記ベースコンタクト層は、前記第2ソース層の下部全域に連続して配置され、
前記ソース電極は、前記層間絶縁膜を介して、前記ソース層、前記第2ベース層および前記ベースコンタクト層の表面に形成され、前記ソース層、前記第2ベース層および前記ベースコンタクト層が導通されることを特徴とする半導体装置。 - 前記ベースコンタクト層は、前記トレンチに接する部分を有することを特徴とする請求項5に記載の半導体装置。
- 前記ベースコンタクト層の深さは、前記トレンチの深さ方向において前記第2ベース層の深さよりも深いことを特徴とする請求項5または6に記載の半導体装置。
- 前記ソース層の深さは、前記トレンチの深さ方向において前記ベースコンタクト層の深さよりも浅いことを特徴とする請求項5乃至7の内、いずれかに記載の半導体装置。
- 第1ベース層となる第1導電型の高抵抗半導体基板を準備する工程と、
前記第1ベース層の裏面に第2導電型のコレクタ層を形成する工程と、
前記第1ベース層の表面に第2ベース層を形成する工程と、
前記第2ベース層の表面上の所定の位置に、ベースコンタクト層を、前記第1ベース層の表面から形成する工程と、
前記第2ベース層の表面上の前記ベースコンタクト層の形成位置内およびトレンチ形成予定領域に沿う第1の方向に、エミッタ層を、前記第2ベース層の表面から形成する工程と、
前記第1の方向にトレンチ溝を形成後、当該トレンチ溝内にゲート絶縁膜を形成する工程と、
前記トレンチ溝にゲート電極を形成する工程と、
前記第2ベース層,前記ベースコンタクト層及び前記エミッタ層の表面上に、層間絶縁膜を形成し、前記ゲート絶縁膜および前記ゲート電極上にトレンチ部分を覆うように前記層間絶縁膜をパターニングする工程と、
前記層間絶縁膜を介して、半導体装置表面の全面に、前記第2ベース層および前記ベースコンタクト層の表面に形成され、前記エミッタ層、前記第2ベース層および前記ベースコンタクト層が導通されるエミッタ電極を形成する工程
とを有し、
前記エミッタ層は、前記トレンチに沿って、前記第1の方向に配置する第1エミッタ層と、前記第1エミッタ層同士を梯子型に接続するように、前記第1の方向に直交する第2の方向に配置する第2エミッタ層とからなり、
前記ベースコンタクト層は、前記第2ベース層を介在して前記第1の方向に離間して配置され、
前記第2エミッタ層は、前記ベースコンタクト層と前記第2ベース層とを交互に介在して前記第1の方向に離間して配置されるとともに、前記ベースコンタクト層は、前記第2エミッタ層の下部全域に連続して配置されることを特徴とする半導体装置の製造方法。 - 第1ベース層となる第1導電型の高抵抗半導体基板を準備する工程と、
前記第1ベース層の裏面に第1導電型のドレイン層を形成する工程と、
前記第1ベース層の表面に第2ベース層を形成する工程と、
前記第2ベース層の表面上の所定の位置に、ベースコンタクト層を、前記第1ベース層の表面から形成する工程と、
前記第2ベース層の表面上の前記ベースコンタクト層の形成位置内およびトレンチ形成予定領域に沿う第1の方向に、ソース層を、前記第2ベース層の表面から形成する工程と、
前記第1の方向にトレンチ溝を形成後、当該トレンチ溝内にゲート絶縁膜を形成する工程と、
前記トレンチ溝にゲート電極を形成する工程と、
前記第2ベース層,前記ベースコンタクト層及び前記ソース層の表面上に、層間絶縁膜を形成し、前記ゲート絶縁膜および前記ゲート電極上にトレンチ部分を覆うように前記層間絶縁膜をパターニングする工程と、
前記層間絶縁膜を介して、半導体装置表面の全面に、前記ソース層、前記第2ベース層および前記ベースコンタクト層が導通されるソース電極を形成する工程
とを有し、
前記ソース層は、前記トレンチに沿って、前記第1の方向に配置する第1ソース層と、前記第1の方向に配置された前記第1ソース層同士を梯子型に接続するように、前記第1の方向に直交する第2の方向に配置する第2ソース層とからなり、
前記ベースコンタクト層は、前記第2ベース層を介在して前記第1の方向に離間して配置され、
前記第2ソース層は、前記ベースコンタクト層と前記第2ベース層とを交互に介在して前記第1の方向に離間して配置されるとともに、前記ベースコンタクト層は、前記第2ソース層の下部全域に連続して配置されることを特徴とする半導体装置の製造方法。
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