JP5563183B2 - 半導体メモリ集積回路 - Google Patents

Description

本発明は、ＳＲＡＭ（Static Random Access Memory）等の半導体メモリ集積回路に関し、特に、高速動作と低消費電力動作とを選択できると共に、その切り替えを容易に行うことができる、半導体メモリ集積回路に関する。

図９は、従来のＳＲＡＭのアドレス制御部の構成を示す図である。図９に示すように、半導体メモリ集積回路においては、各バンクごとに、Ｘロウ制御部１Ａと、プリデコーダ２と、デコーダ３とが設けられ、各バンクはバンクアクティブ（ＢＡＮＫ−ＡＣＴ）信号により選択される。そして、バンクアクティブ信号により選択されたバンクおいて、ロウ制御部１で読み込まれたＸアドレスは、プリデコーダ２及びデコーダ３により段階的にデコーダされ、メモリセル（図示せず）を選択する信号が生成される。

図１０は、従来のＸロウ制御部の構成を示す図であり、Ｘロウ制御部１Ａは、ラッチ回路１１と高速用制御回路１２とで構成されており、Ｘアドレス信号Ｂはラッチ回路１１により読み込まれ保持される。ラッチ回路１１に保持されたＸアドレスは、Ｘアドレス信号Ｅとしてプリデコーダ２に送られる（ラッチ回路１１および高速用制御回路１２の構成と動作については、本発明の実施の形態の項において詳細に説明される）。

図１０に示すように、従来のＸロウ制御部１Ａには、高速（High-Speed）動作用の高速用制御回路１２のブロックのみが存在する。この場合、Ｘロウ制御部１Ａでは、バンクアクティブ信号Ａに関係なくＸアドレス信号Ｂをラッチ回路１１に保持し、プリデコーダ２に出力するように構成されている。このため、各バンクを選択するバンクアクティブ信号Ａにより非選択とされたバンクにおいても、Ｘアドレスの信号が遷移すると非選択のプリデコーダの内部回路まで動作することになる。この方法は、バンクアクティブ信号ＡでＸアドレスを制御しないため、ｔＲＣＤ（Active to read or write command delay)等高速動作に有利であるが、非選択バンクのプリデコーダの内部回路まで動作するので、余分な電流を消費してしまうという問題があった。

なお、従来技術のリフレッシュ制御回路及びリフレッシュ制御システムがある（例えば、特許文献１を参照）。しかしながら、この従来技術は、複数の制御回路によりＤＲＡＭを制御するシステムにおいて必要最小限のリフレッシュ期間で動作を行い、システムのパフォーマンスを向上させるようにしたリフレッシュ制御回路を提供することを目的としており、上述した問題を解決しようとするものではなく、本発明とは目的と構成が異なるものである。

また、従来技術の半導体集積回路およびそのテスト方法がある（例えば、特許文献２を参照）。しかしながら、この従来技術は、回路面積を抑えたまま、高い不良検出率が得られ、かつテストパターンの作成が容易な半導体集積回路およびそのテスト方法を提供することを目的としており、上述した問題を解決しようとするものではなく、本発明とは目的と構成が異なるものである。

また、従来技術の半導体集積回路および半導体集積回路の特性調整方法がある（例えば、特許文献３を参照）。しかしながら、この従来技術は、ヒューズ等で形成されたＲＯＭ回路により内部回路の特性を調整可能な半導体集積回路に関し、ＲＯＭに回路より調整された内部回路の特性を元に戻すことを目的としており、上述した問題を解決しようとするものではなく、本発明とは目的と構成が異なるものである。

また、従来技術の半導体メモリ集積回路がある（例えば、特許文献４を参照）。しかしながら、この従来技術は、クロック入力からワード線活性化までの論理段数を減らして高速化を図った半導体メモリ集積回路を提供することを目的としており、上述した問題を解決しようとするものではなく、本発明とは目的と構成が異なるものである。
特開平９−３２０２６４号公報 特開平１１−１１８８８３号公報 特開２００１−２１６８００号公報 特開２００１−３４４９７８号公報

上述したように、従来の半導体メモリ集積回路のＸロウ制御部においては、バンクアクティブ信号に関係なくＸアドレス信号をラッチ回路に保持し、プリデコーダに出力するようにしていたので、非選択バンクのプリデコーダの内部回路が動作してしまい、余分な電流を消費してしまうという問題があった。

本発明は、このような問題を解決するためになされたものであり、本発明の目的は、半導体メモリ集積回路において、１つのチップで、非選択バンクのプリデコーダの内部回路を動作させない低消費電力動作と、従来の高速動作の両方に対応することができるようにすると共に、その切り替えを容易に行うことができる、半導体メモリ集積回路を提供することにある。

本発明は上記課題を解決するためになされたものであり、本発明の半導体メモリ集積回路は、半導体メモリ集積回路内のＸアドレス信号線からＸアドレスを読み込んでラッチ回路に保持すると共に、該ラッチ回路に保持されたＸアドレスをバンクアクティブ信号により選択されたプリデコーダに出力するＸロウ制御部を有する半導体メモリ集積回路であって、前記Ｘロウ制御部は、前記バンクアクティブ信号が入力された場合に、該バンクアクティブ信号の入力から所定の遅延時間経過後に前記ラッチ回路にＸアドレスの読み込みを停止させる所定のＸアドレス読込停止期間を生成すると共に、前記Ｘアドレス読込停止期間以外では前記ラッチ回路がＸアドレスをそのまま読み込み保持するように制御するラッチ回路制御信号を生成し、出力する高速用制御回路と、前記バンクアクティブ信号が入力されていない場合は前記ラッチ回路にＸアドレスの読み込みを停止させると共に、前記バンクアクティブ信号が入力された場合は、前記バンクアクティブ信号の入力から所定の遅延時間経過後に前記ラッチ回路がＸアドレスを読み込み保持するように制御するラッチ回路制御信号を生成し、出力する低電流用制御回路と、入力される切替信号に応じて、前記バンクアクティブ信号を前記高速用制御回路に出力するか、または前記低電流用制御回路に出力するかを切り替える入力側切替回路と、前記入力される切替信号に応じて、前記高速用制御回路から出力されるラッチ回路制御信号と、前記低電流用制御回路から出力されるラッチ回路制御信号とを切り替えて、前記ラッチ回路に出力する出力側切替回路とを備えることを特徴とする。
上記構成からなる本発明の半導体メモリ集積回路では、Ｘロウ制御部内のラッチ回路にＸアドレスを保持させるラッチ回路制御信号を生成する回路として、高速用制御回路と低電流用制御回路とを設ける。
高速用制御回路は従来と同様な高速用動作用の回路であり、バンクアクティブ信号に無関係に、Ｘアドレスをそのままスルーしてラッチ回路に保持させる。また、低電流用制御回路では、バンクアクティブ信号を受けてからＸアドレスをラッチ回路に保持させる。
入力側切替回路と出力側切替回路は、切替信号（例えば、マスクパターンやチヒューズ等により設定される信号）に応じて、ラッチ回路制御信号を生成する回路として、高速用制御回路を使用するか、または低電流用制御回路を使用するかを切り替える。
したがって、Ｘロウ制御部において低電流用制御回路を選択する場合、バンクアクティブ信号が入力された後に、Ｘアドレスをラッチ回路に保持して出力するので、非活性バンクにおいてはＸロウ制御部の後段のプリデコーダは動作しない。このため、低消費電力動作が可能になる。
また、１チップ上に低電流用制御回路と従来の高速用制御回路を両方搭載し、かつ容易に切り替えるように構成できるので、１チップで高速動作版と低消費電力動作版の両方に対応することが可能になる。近年、顧客からの要求が多様化しており、１チップで複数の仕様に対応できるようにすることで、開発コストを削減することができる。

また、本発明の半導体メモリ集積回路は、前記Ｘロウ制御部を含む半導体メモリ集積回路が、１チップの半導体メモリ集積回路であることを特徴とする
上記構成からなる本発明の半導体メモリ集積回路では、１チップ上に低電流用制御回路と従来の高速用制御回路を両方搭載し、かつ容易に切り替えができるようにしたため、１チップで高速動作版と低消費電力動作版の両方に対応することが可能になる。近年、顧客からの要求が多様化しており、１チップで複数の仕様に対応できるようにすることで、開発コストを削減することができる。

また、本発明の半導体メモリ集積回路は、前記入力側切替回路および前記出力側切替回路に入力される前記切替信号を、マスクパターンにより設定することを特徴とする。
上記構成からなる本発明の半導体メモリ集積回路では、高速用制御回路と低電流用制御回路の切り替えをマスクパターンの変更により行う。
これにより、半導体メモリ集積回路において、１チップ上で、マスクターンを変更するだけで、高速動作版と低消費電力動作版の両方に容易に対応できるようになる。

また、本発明の半導体メモリ集積回路は、前記入力側切替回路および前記出力側切替回路に入力される前記切替信号を、レーザヒューズを導通させるか遮断させるかにより設定することを特徴とする。
上記構成からなる本発明の半導体メモリ集積回路では、高速用制御回路と低電流用制御回路の切り替えをレーザヒューズにより行う。
これにより、半導体メモリ集積回路において、１チップ上で、レーザヒューズを導通または遮断させるだけで、高速動作版と低消費電力動作版の両方に容易に対応できるようになる。

また、本発明の半導体メモリ集積回路は、前記入力側切替回路および前記出力側切替回路における前記切替信号を、アンチヒューズを導通させるか遮断させるかにより設定することを特徴とする。
上記構成からなる本発明の半導体メモリ集積回路では、高速用制御回路と低電流用制御回路の切り替えをアンチヒューズにより行う。
これにより、半導体メモリ集積回路において、１チップ上で、アンチヒューズを導通または遮断させるだけで、高速動作版と低消費電力動作版の両方に容易に対応できるようになる。

本発明によれば、第１の効果として、Ｘロウ制御部において低電流用制御回路を選択した場合、バンクアクティブ信号が入力された後にＸロウ制御部（ラッチ回路）からプリデコーダにＸアドレスが出力されるので、非活性バンクにおいてＸロウ制御部の後段のプリデコーダを動作させないようにできる。このため、低消費電力動作が可能になる。

また、第２の効果として、１チップ上に低電流用制御回路と従来の高速用制御回路を両方搭載し、かつ容易に切替ができるようにしたので、１チップで高速動作版と低消費電力動作版の両方に対応すること可能になる。

［概要］
本発明では、半導体メモリ集積回路内のＸロウ制御部に、従来の高速用制御回路に加えて、新たに低電流用制御回路（低消費電力動作用の回路）を追加する。低消費電力動作時には、前記低電流用制御回路を選択して動作させることにより、バンクアクティブ信号により選択された時のみＸアドレスをラッチ回路に保持させるようにする。また、高速用制御回路と低電流用制御回路の切り替えは、マスクパターンによる切り替え、レーザヒューズを用いた切り替え、またはアンチヒューズ（電気的ヒューズ）を用いた切り替えにより行う。これにより、半導体メモリ集積回路において、１チップで、高速動作版と低消費電力動作版の両方に対応できるようになる。

次に、本発明の実施の形態に係わる半導体メモリ集積回路の動作について図面を参照して詳細に説明する。

［Ｘロウ制御部の構成の説明］
図１は、本発明の実施の形態に係わる半導体メモリ集積回路（ＳＲＡＭ）のアドレス制御部の構成を示す図である。図１に示すアドレス制御部が、図９に示す従来のアドレス制御部と構成上異なるのは、Ｘロウ制御部１の内部構成が、図９に示すＸロウ制御部１Ａとは異なる点であり、他の構成は図９に示すアドレス制御部と同様であり、同一の要素には同一の符号と名称を付している。

図２は、本発明による半導体メモリ集積回路のＸロウ制御部１の構成を示すブロック図である。Ｘロウ制御部１は、ラッチ回路１１、高速用制御回路１２、低電流用制御回路１３、入力側切替回路１４、および出力側切替回路１５から構成される。図２に示すＸロウ制御部１は、図１０に示す従来のＸロウ制御部１Ａに、低電流用制御回路１３、入力側切替回路１４、および出力側切替回路１５を新たに追加したものである。

図２において、入力側切替回路１４には、バンクアクティブ（ＢＡＮＫ−ＡＣＴ）信号Ａと切替信号Ｆとが入力され、切替信号Ｆの指示により、バンクアクティブ信号Ａを高速用制御回路１２に向けて出力するか、低電流用制御回路１３に向けて出力するかを切り替える。なお、切替信号Ｆは、マスクパターンの設定により生成される信号である。

また、出力側切替回路１５には、切替信号Ｆと、高速用制御回路１２から出力されるラッチ回路制御信号Ｃと、低電流用制御回路１３から出力されるラッチ回路制御信号Ｄとが入力され、切替信号Ｆの指示により、高速用制御回路１２から入力したラッチ回路制御信号Ｃを出力信号Ｇとして出力するか、低電流用制御回路１３から入力したラッチ回路制御信号Ｃを出力信号Ｇとして出力するかを切り替える。

上記構成により、入力側切替回路１４と出力側切替回路１５により高速用制御回路１２を選択することにより、高速用制御用のＸロウ制御部が構成され、入力側切替回路１４と出力側切替回路１５により低電流用制御回路１３を選択することにより、低電流制御用のＸロウ制御部が構成される。

図３は、Ｘロウ制御部１の回路構成を示す図である。
図３において、入力側切替回路１４は、パス（ＰＡＴＨ）ゲート回路２４、２５とインバータ２３で構成されており、各パスゲート回路２４、２５はＮＭＯＳ（ＮチャネルＭＯＳトランジスタ）とＰＭＯＳ（ＰチャネルＭＯＳトランジスタ）とを組み合わせて構成されている。

高速用制御回路１２は、インバータ２６〜３５、３７〜４０と、オア（ＯＲ）ゲート３６と、ナンド（ＮＡＮＤ）ゲート４１とで構成されている。低電流用制御回路１３は、インバータ４２〜４４と、ナンドゲート４５とで構成されている。

出力側切替回路１５は、パスゲート回路４７、４８とインバータ４６とで構成されており、各パスゲート回路４７、４８はＮＭＯＳとＰＭＯＳとを組み合わせて構成されている。

なお、図３中の符号Ｃ−１、Ｃ−２、Ｃ−３，Ｃ−４、Ｃ−５、Ｄ−１、Ｄ−２は、該当する信号線の出力信号を示しており、後述するタイミングチャートで使用されるものである。

上記構成において、符号Ａで示すバンクアクティブ（ＢＡＮＫ−ＡＣＴ）信号、および符号Ｆで示す切替信号Ｆが、入力側切替回路１４に入力される。入力側切替回路１４は、バンクアクティブ信号Ａを高速用制御回路１２に向けて出力するか、低電流用制御回路１３に向けて出力するかを、切替信号Ｆの指示により切り替える。

高速用制御回路１２では、高速制御用のラッチ回路制御信号Ｃを生成する。低電流用制御回路１３では、低電流制御用のラッチ回路制御信号Ｄを生成する。

出力側切替回路１５には、高速用制御回路１２と低電流用制御回路１３のそれぞれからラッチ回路制御信号Ｃ、Ｄが入力される。出力側切替回路１５では、高速用制御回路１２から入力したラッチ回路制御信号Ｃをラッチ回路１１に向けて出力するか、低電流用制御回路１３から入力したラッチ回路制御信号Ｄをラッチ回路１１に向けて出力するかを、切替信号Ｆの指示により切り替える。

図４は、Ｘアドレスを保持するアドレスバッファを構成するラッチ（ＬＡＴＣＨ）回路１１の構成を示す図である。このラッチ回路１１において、５０、５１、６０、６１はインバータ、５２、５３、５６、５７はＰＭＯＳ、５４、５５、５８、５９はＮＭＯＳを示している。

［Ｘロウ制御部の動作の説明］
次に、図５および図６のタイミングチャートを用いて、低電流用制御回路１２の動作について説明し、図７および図８のタイミングチャートを用いて、高速用制御回路１３の動作について説明する。

（低電流用制御回路の動作の説明）
低電流用制御回路を使用する場合、図３に示すＸロウ制御部１において、入力側切替回路１４に入力される切替信号Ｆには“Ｈ”の信号が入り、パス（ＰＡＴＨ）ゲート２４が開き２５が閉じる。同様に、出力側切替回路１５に入力される切替信号Ｆには“Ｈ”の信号が入り、パス（ＰＡＴＨ）ゲート４７が開き４８が閉じる。

上記状態において、図５のタイミングチャートに示すように、バンクアクティブ信号Ａに“Ｌ”から“Ｈ”に遷移（符号ａで示す遷移）する信号が入力されると、低電流用制御用のラッチ回路制御信号Ｄ（低電流用制御回路１３から出力されるラッチ回路制御信号）は、信号Ｄ−１の“Ｌ”から“Ｈ”への遷移（符号ｂ）により、“Ｈ”から“Ｌ”に遷移（符号ｃ）する。また、信号Ｄは、信号Ｄ−２の“Ｈ”から“Ｌ”の遷移（符号ｄ）により 、“Ｌ”から“Ｈ”に遷移（符号ｅ）する。

つまり、低電流用制御回路１３から出力されるラッチ回路制御信号Dは、“Ｌ”のワンショット信号になる。この場合、出力側切替回路１５のパスゲート４７が開いているので、低電流制御用のラッチ回路制御信号Ｄは、出力側切替回路１５を通して、図４に示すラッチ回路１１の入力信号G（ラッチ回路制御信号）となる。

図４に示すラッチ回路１１においては、図６のタイミングチャートに示すように、ラッチ回路制御信号Ｇは“Ｈ”のワンショット信号になっている。また、信号Ｂとして入力されるＸアドレス信号は信号Ｇの遷移よりも速く遷移が確定しており、信号Ｇが“Ｈ”の期間（ワンショット信号の期間）に、Ｘアドレス信号Ｂを信号Ｅへ伝達する。

（高速用制御回路の動作の説明）
高速用制御回路を使用する場合、図３に示すＸロウ制御部１において、入力側切替回路１４に入力される切替信号Ｆには“L”の信号が入り、パス（ＰＡＴＨ）ゲート２５が開き２４が閉じる。同様に、出力側切替回路１５に入力される切替信号Ｆには“Ｌ”の信号が入り、パス（ＰＡＴＨ）ゲート４８が開き４７が閉じる。

上記状態において、図７のタイミングチャートに示すように、バンクアクティブ信号Ａとして“Ｌ”から“Ｈ”に遷移（符号ａで示す遷移）する信号が入力されると、高速制御用のラッチ回路制御信号Ｃは、信号Ｃ−２の“Ｈ”から“L”の遷移（符号ｂ）により、“L”から“Ｈ”に遷移（符号ｃ）する。また、高速制御用のラッチ回路制御信号Ｃは、信号Ｃ−５の“Ｌ”から“Ｈ”への遷移（符号ｄ）で、“Ｈ”から”Ｌ”に遷移（符号ｅ）する。信号Ｃ−５の立上がり動作（符号ｄ）はバンクアクティブ信号Ａの“Ｈ”から”Ｌ”の遷移（符号ｆ）に起因している。高速用制御用のラッチ回路制御信号Ｃは、出力側切替回路１５を介して、ラッチ回路制御信号Ｇとして、図４に示すラッチ回路１１の入力信号Ｇとなる。

図８のタイミングチャートに示すように、信号Ｇは高速制御用のラッチ回路制御信号Ｃが“Ｈ”に遷移すると“Ｌ”に遷移する。Ｘアドレス信号Ｂが遷移するとき（符号ａで示す遷移）、低電流制御の時と異なりラッチ回路制御信号Ｇは“Ｈ”になっているので、Ｘアドレス信号Ｂが遷移すれば信号Ｅ（ラッチ回路１１から出力されるＸアドレス出力）も遷移（符号ｂ）する。その後、ラッチ回路制御信号Ｇは“Ｌ”に遷移（符号ｃ）するので、信号Ｅ（Ｘアドレス出力）は信号Ｂの遷移（符合ｄ）に関わらず、保持される。

上述した構成と動作により、本発明の半導体メモリ集積回路においては、第１の効果として、Ｘアドレスのラッチ動作において、高速用制動作と低電流制御動作（低消費電力動作）の選択可能になる。また、第２の効果として、１チップ上に低電流用制御回路と従来の高速用制御回路を両方搭載し、容易に切替可能にしておくことにより、 １つのチップで高速動作版と低消費電力版の両方に対応することが可能になる。

なお、前述したように、図３に示す切替信号Ｆを“Ｈ”に固定にすれば低電流動作用（低消費電力動作用）になり“L”に固定すれば高速動作用になる。この切替信号Ｆの“Ｈ”“L”の切り替えを前述したようなマスクパターンにより設定する方法の他に、レーザヒューズを用いて切り替えるようにもできる。また、アンチヒューズを用いて切り替えることもできる。

以上、本発明の実施の形態について説明したが、本発明の半導体メモリ集積回路は、上述の図示例にのみ限定されるものではなく、本発明の要旨を逸脱しない範囲内において種々変更を加え得ることは勿論である。

本発明では、半導体メモリ集積回路においては、１チップ上で高速動作と低消費電力動作とを容易に切り替えることができ、また、低消費電力動作時には非活性バンクのプリデコーダを動作させないようにして消費電力の低減を図ることができる効果を奏するので、本発明は、ＳＲＡＭ、ＳＤＲＡＭ、ＤＤＲ−ＳＤＲＡＭ、およびＤＤＲ２−ＳＤＲＡＭ等の半導体メモリ集積回路に有用である。

本発明の実施の形態に係わる半導体メモリ集積回路におけるアドレス制御部の構成を示す図である。 本発明の実施の形態に係わる半導体メモリ集積回路のＸアドレスのロウ制御部の構成を示す図である。 Ｘアドレスのロウ制御部の回路構成を示す図である。 Ｘアドレスのラッチ回路の回路構成を示す図である。 低電流用制御回路のタイミングチャートを示す図である。 低電流用制御回路を選択した時のラッチ回路部のタイミングチャートを示す図である。 高速用制御回路のタイミングチャートを示す図である。 高速用制御回路を選択した時のラッチ回路部のタイミングチャートを示す図である。 半導体メモリ集積回路におけるアドレス制御部の構成を示す図である。 従来のＸアドレスのロウ制御部の構成を示す図である。

符号の説明

１、１Ａ・・・Ｘロウ制御部、２・・・プリデコーダ、３・・・デコーダ、１１・・・ラッチ回路、１２・・・高速用制御回路、１３・・・低電流用制御回路、１４・・・入力側切替回路、１５・・・出力側切替回路

Claims (10)

1. 半導体メモリ集積回路内のＸアドレス信号線からＸアドレスを読み込んでラッチ回路に保持すると共に、該ラッチ回路に保持されたＸアドレスをバンクアクティブ信号により選択されたプリデコーダに出力するＸロウ制御部を有する半導体メモリ集積回路であって、
   前記Ｘロウ制御部は、
   前記バンクアクティブ信号が入力された場合に、該バンクアクティブ信号の入力から所定の遅延時間経過後に前記ラッチ回路にＸアドレスの読み込みを停止させる所定のＸアドレス読込停止期間を生成すると共に、前記Ｘアドレス読込停止期間以外では前記ラッチ回路がＸアドレスをそのまま読み込み保持するように制御するラッチ回路制御信号を生成し、出力する高速用制御回路と、
   前記バンクアクティブ信号が入力されていない場合は前記ラッチ回路にＸアドレスの読み込みを停止させると共に、前記バンクアクティブ信号が入力された場合は、前記バンクアクティブ信号の入力から所定の遅延時間経過後に前記ラッチ回路がＸアドレスを読み込み保持するように制御するラッチ回路制御信号を生成し、出力する低電流用制御回路と、
   入力される切替信号に応じて、前記バンクアクティブ信号を前記高速用制御回路に出力するか、または前記低電流用制御回路に出力するかを切り替える入力側切替回路と、
   前記入力される切替信号に応じて、前記高速用制御回路から出力されるラッチ回路制御信号と、前記低電流用制御回路から出力されるラッチ回路制御信号とを切り替えて、前記ラッチ回路に出力する出力側切替回路と、
   を備えることを特徴とする半導体メモリ集積回路。
2. 前記Ｘロウ制御部を含む半導体メモリ集積回路が、１チップの半導体メモリ集積回路であること
   を特徴とする請求項１に記載の半導体メモリ集積回路。
3. 前記入力側切替回路および前記出力側切替回路に入力される前記切替信号を、マスクパターンにより設定すること
   を特徴とする請求項１または請求項２に記載の半導体メモリ集積回路。
4. 前記入力側切替回路および前記出力側切替回路に入力される前記切替信号を、レーザヒューズを導通させるか遮断させるかにより設定すること
   を特徴とする請求項１または請求項２に記載の半導体メモリ集積回路。
5. 前記入力側切替回路および前記出力側切替回路における前記切替信号を、アンチヒューズを導通させるか遮断させるかにより設定すること
   を特徴とする請求項１または請求項２に記載の半導体メモリ集積回路。
6. ラッチ回路制御信号に応じて半導体メモリ集積回路内のアドレス信号線からアドレスを読み込んで、ラッチ回路に前記アドレスを保持すると共に、プリデコーダへ該ラッチ回路に保持された前記アドレスを出力する制御部を有する半導体メモリ集積回路であって、
   前記制御部は、
   バンクアクティブ信号が前記制御回路に入力されていない場合に、前記ラッチ回路が前記アドレスの読み込みを停止すると共に、
   前記バンクアクティブ信号が入力された場合に、前記ラッチ回路が前記アドレスを読み込んで保持するための前記ラッチ回路制御信号を生成し、出力する制御回路を含み、
   前記半導体メモリ集積回路は、さらに補助制御回路を含み、
   前記制御回路と前記補助制御回路のうちの一方が、切替信号に応じて切り替え可能に用いられると共に、
   前記補助制御回路は、前記バンクアクティブ信号が前記補助制御回路に入力されたか否かにかかわらず、前記ラッチ回路制御信号を生成すること
   を特徴とする半導体メモリ集積回路。
7. 前記アドレスは、ロウアドレスであること
   を特徴とする請求項６に記載の半導体メモリ集積回路。
8. アドレス信号線からアドレスデータを選択的にラッチするラッチ回路と、
   前記ラッチ回路が前記アドレスデータを読み込んでラッチするか否かを制御する出力側切替回路と、を含み、
   バンクアクティブ信号が、前記出力側切替回路を制御する制御回路への入力としての第１の状態を有する場合、前記ラッチ回路は前記アドレスデータの読み込みを停止すると共に、
   前記バンクアクティブ信号が、前記制御回路への入力としての第２の状態を有する場合、前記ラッチ回路は前記アドレスデータを読み込んでラッチし、
   前記出力側切替回路を制御する前記制御回路は、
   低電流用制御回路と、
   高速用制御回路とを含み、
   前記低電流用制御回路と前記高速用制御回路のうちの一方は、入力される切替信号に応じて切り替え可能に用いられると共に、
   前記高速用制御回路は、前記ラッチ回路を制御するための前記バンクアクティブ信号の効果を無効にすること
   を特徴とする半導体メモリ集積回路。
9. 前記アドレスは、ロウアドレスを含むこと
   を特徴とする請求項８に記載の半導体メモリ集積回路。
10. 前記高速用制御回路は、より高い電力消費において、前記半導体メモリ集積回路のより速い動作速度を許容し、
    低電流用制御回路は、より遅い速度においてより低い電力消費を許容すること
    を特徴とする請求項８に記載の半導体メモリ集積回路。

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