JP5556062B2 - Integrated circuit device, electro-optical device and electronic apparatus - Google Patents

Description

本発明は、集積回路装置、電気光学装置及び電子機器等に関する。   The present invention relates to an integrated circuit device, an electro-optical device, an electronic apparatus, and the like.

近年ではハイビジョン映像等の高精細な映像技術が普及しており、液晶プロジェクター等の表示機器において高精細化・多階調化が進んでいる。高精細化・多階調化が進むと、多階調であるほど１階調当たりの階調電圧が小さくなるため、データ電圧にわずかな誤差が生じるだけで表示ムラが生じるという課題がある。   In recent years, high-definition video technology such as high-definition video has become widespread, and high-definition and multi-gradation are progressing in display devices such as liquid crystal projectors. As the resolution becomes higher and the number of gradations increases, the gradation voltage per gradation decreases as the number of gradations increases. Therefore, there is a problem that display unevenness occurs only by a slight error in the data voltage.

ここで、本出願人は、各データ線駆動回路が１水平走査期間において複数の画素に対してデータ電圧を書き込むマルチプレクス駆動方式のドライバーを開発している。しかしながら、この方式のドライバーでは、マルチプレクス駆動される複数のデータ電圧にオフセットが生じるという課題がある。そして、このオフセットによる誤差により、表示画像に表示ムラ（スジ）が生じてしまう。   Here, the present applicant has developed a multiplex driving type driver in which each data line driving circuit writes data voltages to a plurality of pixels in one horizontal scanning period. However, this type of driver has a problem that offsets occur in a plurality of data voltages that are multiplexed. Due to the error due to the offset, display unevenness (streaks) occurs in the display image.

なお、特許文献１には、マルチプレクス駆動される複数のデータ線の駆動順番を水平走査期間毎に切り替えることで、データ電圧の誤差を平均化する手法が開示されている。また、特許文献２には、画面を一定間隔でエリアに区切り、各エリアの色ムラを補正する手法が開示されている。   Patent Document 1 discloses a method of averaging the error of the data voltage by switching the driving order of a plurality of data lines that are multiplex driven for each horizontal scanning period. Patent Document 2 discloses a method of dividing a screen into areas at regular intervals and correcting color unevenness in each area.

特開２００４−４５９６７号公報JP 2004-45967 A 特開２００２−１０８２９８号公報JP 2002-108298 A

本発明の幾つかの態様によれば、表示ムラを防止できる集積回路装置、電気光学装置及び電子機器等を提供できる。   According to some embodiments of the present invention, it is possible to provide an integrated circuit device, an electro-optical device, an electronic apparatus, and the like that can prevent display unevenness.

本発明の一態様は、画像データの補正処理を行い、補正処理後の画像データを出力する補正回路と、各データ線駆動回路が、前記補正処理後の画像データを受け、複数のデータ信号供給線のうちの対応するデータ信号供給線に対してマルチプレクスされたデータ信号を供給する第１〜第ｎ（ｎは自然数）のデータ線駆動回路と、を含み、前記第１〜第ｎのデータ線駆動回路のうちの第ｉ（ｉは、１以上ｎ以下の自然数）のデータ線駆動回路からの前記マルチプレクスされたデータ信号が、デマルチプレクサーによりデマルチプレクスされ、デマルチプレクス後の複数のデータ信号が、1水平走査期間において、第１〜第ｎの画素グループのうちの第ｉの画素グループの複数の画素に供給され、前記補正回路は、前記複数の画素のうちの第１の画素に対応する画像データを補正する処理を行うことを特徴とする集積回路装置に関係する。   According to one embodiment of the present invention, a correction circuit that performs correction processing of image data and outputs the corrected image data, and each data line driving circuit receives the corrected image data and supplies a plurality of data signals First to nth (n is a natural number) data line driving circuits for supplying a multiplexed data signal to a corresponding data signal supply line of the lines, and the first to nth data The multiplexed data signal from the i-th (i is a natural number of 1 to n) data line driving circuit of the line driving circuits is demultiplexed by a demultiplexer, and a plurality of data signals after demultiplexing are obtained. Are supplied to a plurality of pixels of the i-th pixel group of the first to n-th pixel groups in one horizontal scanning period, and the correction circuit is configured to supply the first of the plurality of pixels. Picture The present invention relates to an integrated circuit device that performs a process of correcting image data corresponding to an element.

本発明の一態様によれば、各画素グループを構成する複数の画素のうちの第１の画素に対応する画像データが補正処理され、その補正処理後の画像データに対応するマルチプレクスされたデータ信号がデータ信号供給線に供給され、その供給されたデータ信号が、デマルチプレクサーによりデマルチプレクスされ、そのデマルチプレクスにより生成された複数のデータ電圧が、各画素グループを構成する複数の画素に供給される。これにより、各画素グループを構成する複数の画素のうちの第１の画素に対応する画像データを補正する処理を行うことで、第１の画素に供給されるデータ信号に生じるオフセットを補正できる。   According to an aspect of the present invention, image data corresponding to a first pixel among a plurality of pixels constituting each pixel group is corrected, and multiplexed data corresponding to the image data after the correction processing A signal is supplied to a data signal supply line, the supplied data signal is demultiplexed by a demultiplexer, and a plurality of data voltages generated by the demultiplexing are a plurality of pixels constituting each pixel group. To be supplied. Thereby, the offset which arises in the data signal supplied to a 1st pixel is correctable by performing the process which corrects the image data corresponding to the 1st pixel among a plurality of pixels which constitute each pixel group.

また、本発明の一態様では、前記補正回路は、前記複数の画素である第１〜第ｐ（ｐは自然数）の画素が前記第１の画素から前記第ｐの画素の順に第１の方向に沿って配置されるときに、前記第１の画素に対応する画像データに対して補正処理を行ってもよい。   In one embodiment of the present invention, the correction circuit includes a plurality of first to p-th (p is a natural number) pixels in the first direction from the first pixel to the p-th pixel. The correction processing may be performed on the image data corresponding to the first pixel.

このようにすれば、第１の方向に沿って配置された第１〜第ｐの画素のうちの端に配置された第１の画素について、その第１の画素のデータ信号を補正できる。   In this way, the data signal of the first pixel can be corrected for the first pixel arranged at the end of the first to pth pixels arranged along the first direction.

また、本発明の一態様では、前記補正回路は、前記第１〜第ｎの画素グループの前記第１の画素グループの第１の画素に供給されるデータ信号に生じるオフセットと、前記第１〜第ｎの画素グループの前記第ｎの画素グループの第１の画素に供給されるデータ信号に生じるオフセットとの差によって決まるオフセット傾きを補正する処理を行ってもよい。   In one embodiment of the present invention, the correction circuit includes: an offset generated in a data signal supplied to a first pixel of the first pixel group of the first to nth pixel groups; You may perform the process which correct | amends the offset inclination decided by the difference with the offset which arises in the data signal supplied to the 1st pixel of the said nth pixel group of an nth pixel group.

このようにすれば、各画素グループの第１の画素に対応する画像データを補正する処理を行うことで、各画素グループの第１の画素のデータ信号に生じるオフセット電圧のオフセット傾きを補正できる。   In this way, the offset inclination of the offset voltage generated in the data signal of the first pixel of each pixel group can be corrected by performing the process of correcting the image data corresponding to the first pixel of each pixel group.

また、本発明の一態様では、前記補正回路は、前記第１〜第ｎの画素グループの１または複数の画素グループ毎に各補正データが設定される第１〜第ｋ（ｋはｎ以下の自然数）の補正データを求め、前記第１〜第ｋの補正データに基づいて前記画像データを補正する処理を行ってもよい。   In the aspect of the invention, the correction circuit may include first to kth (k is n or less) in which correction data is set for each of one or a plurality of pixel groups of the first to nth pixel groups. (Natural number) correction data may be obtained, and the image data may be corrected based on the first to kth correction data.

このようにすれば、第１〜第ｋの補正データに基づいて画像データを補正する処理を行うことで、各画素グループの第１の画素のデータ信号のオフセットを補正できる。   In this way, the offset of the data signal of the first pixel of each pixel group can be corrected by performing the process of correcting the image data based on the first to kth correction data.

また、本発明の一態様では、前記第１〜第ｋの補正データは、前記第１の補正データから前記第ｋの補正データに向かうに従って単調増加または単調減少してもよい。   In the aspect of the invention, the first to kth correction data may monotonously increase or monotonously decrease from the first correction data toward the kth correction data.

このようにすれば、第１の補正データから第ｋの補正データに向かうに従って単調増加または単調減少する第１〜第ｋの補正データに基づいてデータ信号が補正される。これにより、各画素グループの第１の画素のデータ信号に生じるオフセット傾きを補正できる。   According to this configuration, the data signal is corrected based on the first to kth correction data that monotonously increases or monotonously decreases from the first correction data toward the kth correction data. Thereby, the offset gradient generated in the data signal of the first pixel of each pixel group can be corrected.

また、本発明の一態様では、前記補正回路は、前記第１の画素グループに対応する前記第１の補正データが設定される第１のレジスターを有し、前記第１のレジスターに設定された前記第１の補正データに基づいて、前記第２〜第ｋの補正データを生成してもよい。   In one embodiment of the present invention, the correction circuit includes a first register in which the first correction data corresponding to the first pixel group is set, and is set in the first register. The second to kth correction data may be generated based on the first correction data.

また、本発明の一態様では、前記補正回路は、前記第１〜第ｎの画素グループの画素グループ数であるｎが設定される第２のレジスターを有し、前記第１のレジスターに設定された第１の補正データと前記第２のレジスターに設定されたｎとに基づいて、前記第２〜第ｋの補正データを生成してもよい。   In the aspect of the invention, the correction circuit includes a second register in which n, which is the number of pixel groups of the first to nth pixel groups, is set, and is set to the first register. The second to kth correction data may be generated based on the first correction data and n set in the second register.

このようにすれば、第１の補正データと画素グループ数ｎが設定され、その設定された値に基づいて１または複数の画素グループ毎に設定される第２〜第ｋの補正データを生成できる。   In this way, the first correction data and the number n of pixel groups are set, and the second to kth correction data set for one or a plurality of pixel groups can be generated based on the set values. .

また、本発明の一態様では、前記デマルチプレクス後の複数のデータ信号において前記第ｉの画素グループの前記複数の画素の位置に依存して生じるオフセットである位置オフセットに対応する位置オフセット用設定値を記憶する位置オフセット用レジスターと、前記第ｉのデータ線駆動回路に対応して設けられ、前記オフセット用設定値に基づいて前記位置オフセットを補正する処理を行う第ｉの位置オフセット用補正回路と、を含み、前記位置オフセット用レジスターは、前記複数の画素である第１の画素〜第ｐ（ｐは２以上の整数）の画素のうちの前記第１の画素に対応する第１の位置オフセット用設定値と、前記第１の画素〜前記第ｐの画素のうちの前記第ｐの画素に対応する第ｐの位置オフセット用設定値とを前記位置オフセット用設定値として少なくとも記憶し、前記第ｉの位置オフセット用補正回路は、前記第１の画素〜前記第ｐの画素に対応する第１の画像データ〜第ｐの画像データのうちの前記第１の画像データに対して、前記第１の位置オフセット用設定値に基づく位置オフセット補正値を加算する処理と、前記第１の画像データ〜前記第ｐの画像データのうちの前記第ｐの画像データに対して、前記第ｐの位置オフセット用設定値に基づく位置オフセット補正値を加算する処理とを、前記位置オフセットを前記補正する処理として少なくとも行ってもよい。   In one aspect of the present invention, the setting for position offset corresponding to a position offset that is an offset generated depending on positions of the plurality of pixels of the i-th pixel group in the plurality of data signals after demultiplexing. A position offset register for storing a value, and an i-th position offset correction circuit which is provided corresponding to the i-th data line driving circuit and performs processing for correcting the position offset based on the set value for offset And the position offset register is a first position corresponding to the first pixel among the plurality of pixels from the first pixel to the p-th pixel (p is an integer of 2 or more). An offset setting value and a p-th position offset setting value corresponding to the p-th pixel among the first pixel to the p-th pixel are the position offset. At least stored as a set value, the i-th position offset correction circuit includes the first image data to the p-th image data corresponding to the first pixel to the p-th pixel. A process of adding a position offset correction value based on the first position offset setting value to the image data, and the p-th image data of the first image data to the p-th image data. On the other hand, the process of adding the position offset correction value based on the p-th position offset setting value may be performed at least as the process of correcting the position offset.

このようにすれば、第１、第ｐの画素に対応する第１、第ｐの位置オフセット用設定値が少なくとも記憶され、その第１、第ｐの位置オフセット用設定値に基づいて第１、第ｐの画素に対応する位置オフセット補正値が少なくとも求められ、その位置オフセット補正値が第１、第ｐの画像データに対して少なくとも加算処理され、その加算処理後の画像データに対応するデータ信号が第１〜第ｐの画素Ｐ１ｉ〜Ｐｐｉに書き込まれる。これにより、第１、第ｐの画素に供給されるデータ信号を少なくとも補正し、各画素グループの複数の画素の位置に依存して生じる位置オフセットを補正できる。   According to this configuration, at least the first and p-th position offset setting values corresponding to the first and p-th pixels are stored, and the first and p-th position offset setting values are stored based on the first and p-th position offset setting values. A position offset correction value corresponding to the p-th pixel is at least obtained, and the position offset correction value is at least added to the first and p-th image data, and a data signal corresponding to the image data after the addition process Are written in the first to pth pixels P1i to Ppi. Thereby, at least the data signal supplied to the first and p-th pixels can be corrected, and the position offset that occurs depending on the positions of the plurality of pixels in each pixel group can be corrected.

また、本発明の一態様では、前記デマルチプレクサーに含まれる複数のデマルチプレクス用スイッチング素子をオン・オフ制御するためのデマルチプレクス用スイッチ信号を生成するスイッチ信号生成回路を有してもよい。   Further, according to one aspect of the present invention, there is provided a switch signal generation circuit that generates a demultiplexing switch signal for controlling on / off of a plurality of demultiplexing switching elements included in the demultiplexer. Good.

このようにすれば、デマルチプレクサーに含まれる複数のデマルチプレクス用スイッチング素子をオン・オフ制御できる。これにより、マルチプレクスされたデータ信号をデマルチプレクサーによりデマルチプレクスすることができる。   In this way, it is possible to control on / off of a plurality of demultiplexing switching elements included in the demultiplexer. Thereby, the multiplexed data signal can be demultiplexed by the demultiplexer.

また、本発明の他の態様は、上記のいずれかに記載の集積回路装置を含む電気光学装置に関係する。   Another aspect of the invention relates to an electro-optical device including any of the integrated circuit devices described above.

また、本発明の他の態様は、上記に記載の電気光学装置を含む電子機器に関係する。   Another aspect of the invention relates to an electronic apparatus including the electro-optical device described above.

電気光学装置の構成例。2 is a configuration example of an electro-optical device. マルチプレクス駆動の説明図。Explanatory drawing of multiplex drive. マルチプレクス駆動の説明図。Explanatory drawing of multiplex drive. 液晶パネルの配置構成例。An arrangement configuration example of a liquid crystal panel. オフセット電圧のオフセット傾きの説明図。Explanatory drawing of the offset inclination of an offset voltage. オフセット電圧のオフセット傾きの説明図。Explanatory drawing of the offset inclination of an offset voltage. オフセット電圧のオフセット傾きの説明図。Explanatory drawing of the offset inclination of an offset voltage. 本実施形態の集積回路装置の第１の構成例。1 is a first configuration example of an integrated circuit device according to an embodiment. 補正回路の動作説明図。FIG. 6 is an operation explanatory diagram of the correction circuit. 補正回路の詳細な構成例。3 is a detailed configuration example of a correction circuit. データ電圧に生じる位置オフセット電圧の説明図。Explanatory drawing of the position offset voltage which arises in a data voltage. 本実施形態の集積回路装置の第２の構成例。2 shows a second configuration example of an integrated circuit device according to the present embodiment. 第２の構成例の動作説明図。Operation | movement explanatory drawing of a 2nd structural example. データドライバーの詳細な構成例。Detailed configuration example of data driver. 電子機器の構成例。Configuration example of an electronic device.

以下、本発明の好適な実施の形態について詳細に説明する。なお以下に説明する本実施形態は特許請求の範囲に記載された本発明の内容を不当に限定するものではなく、本実施形態で説明される構成の全てが本発明の解決手段として必須であるとは限らない。   Hereinafter, preferred embodiments of the present invention will be described in detail. The present embodiment described below does not unduly limit the contents of the present invention described in the claims, and all the configurations described in the present embodiment are indispensable as means for solving the present invention. Not necessarily.

１．電気光学装置の構成例
図１〜図３を用いて、マルチプレクス駆動（線順次駆動）について説明する。なお、以下では、単色の液晶パネルの駆動を例に説明する。但し、本実施形態では、複数色（例えばＲＧＢ）の液晶パネルが駆動されてもよく、ＥＬ（Electro-Luminescence）パネル、電気泳動パネル（EPD: Electrophoretic Display）等の液晶パネル以外の電気光学パネルが駆動されてもよい。また、以下では、データ信号供給線に供給されるデータ信号（階調信号）がデータ電圧である場合を例に説明する。但し、本実施形態では、データ信号供給線に供給されるデータ信号がデータ電流であってもよい。 1. Configuration Example of Electro-Optical Device Multiplex driving (line-sequential driving) will be described with reference to FIGS. In the following, driving of a monochrome liquid crystal panel will be described as an example. However, in the present embodiment, a liquid crystal panel of a plurality of colors (for example, RGB) may be driven, and an electro-optical panel other than a liquid crystal panel such as an EL (Electro-Luminescence) panel or an electrophoretic panel (EPD) is used. It may be driven. In the following, a case where the data signal (gradation signal) supplied to the data signal supply line is a data voltage will be described as an example. However, in the present embodiment, the data signal supplied to the data signal supply line may be a data current.

図１に、液晶表示装置（LCD。広義には、電気光学装置）の構成例を示す。図１に示す構成例は、液晶パネル１２（広義には、電気光学パネル）、ドライバー６０（集積回路装置）、表示コントローラー４０、電源回路５０を含む。なお、本実施形態の電気光学装置は、図１の構成に限定されず、その構成要素の一部（例えば表示コントローラー等）を省略したり他の構成要素を追加したりする等の種々の変形実施が可能である。例えば、図１には、デマルチプレクサーが液晶パネルに含まれるものとして図示するが、本実施形態では、デマルチプレクサーがデータドライバー２０に含まれてもよい。   FIG. 1 shows a configuration example of a liquid crystal display device (LCD; in a broad sense, an electro-optical device). The configuration example shown in FIG. 1 includes a liquid crystal panel 12 (electro-optical panel in a broad sense), a driver 60 (integrated circuit device), a display controller 40, and a power supply circuit 50. The electro-optical device according to the present embodiment is not limited to the configuration shown in FIG. 1, and various modifications such as omitting a part of the components (for example, a display controller) or adding other components. Implementation is possible. For example, although the demultiplexer is illustrated in FIG. 1 as being included in the liquid crystal panel, the demultiplexer may be included in the data driver 20 in the present embodiment.

液晶パネル１２の液晶基板（例えば、アクティブマトリクス基板）には、走査線Ｇ１〜Ｇｍ（ゲート線。ｍは２以上の自然数）と、データ線Ｓ１１〜Ｓ８１、Ｓ１２〜Ｓ８２、・・・、Ｓ１ｎ〜Ｓ８ｎ（ソース線。ｎは２以上の自然数）が配置される。また、液晶基板には、データ信号供給線Ｓ１〜Ｓｎ（データ電圧供給線、またはデータ電流供給線）が設けられ、各データ信号供給線Ｓｉ（ｉはｎ以下の自然数）に対応してデマルチプレクサーＤＭＵＸｉが設けられる。液晶基板には、例えば、走査線Ｇｊ（ｊはｍ以下の自然数）とデータ線Ｓ１ｉとの交差点に対応する位置に薄膜トランジスターＴｊｉ−１が設けられる。そして、画素電極ＰＥｊｉ−１と対向電極ＣＥ（共通電極、コモン電極）との間に液晶容量ＣＬｊｉ−１（液晶素子、広義には電気光学素子）が設けられる。   A liquid crystal substrate (for example, an active matrix substrate) of the liquid crystal panel 12 includes scanning lines G1 to Gm (gate lines; m is a natural number of 2 or more) and data lines S11 to S81, S12 to S82,. S8n (source line; n is a natural number of 2 or more) is arranged. The liquid crystal substrate is provided with data signal supply lines S1 to Sn (data voltage supply lines or data current supply lines), and demultiplexing is performed corresponding to each data signal supply line Si (i is a natural number equal to or less than n). A kusar DMUXi is provided. In the liquid crystal substrate, for example, a thin film transistor Tji-1 is provided at a position corresponding to the intersection of the scanning line Gj (j is a natural number equal to or less than m) and the data line S1i. A liquid crystal capacitor CLji-1 (liquid crystal element, in a broad sense, an electro-optical element) is provided between the pixel electrode PEji-1 and the counter electrode CE (common electrode, common electrode).

データ信号供給線Ｓｉには、マルチプレクス（時分割、時分割多重）されたデータ電圧（またはデータ電流、広義にはデータ信号）が供給される。デマルチプレクサーＤＭＵＸｉは、そのデータ電圧をデマルチプレクス（分離、分割）してデータ線に供給する。具体的には、ＤＭＵＸｉは、Ｓ１ｉ〜Ｓ８ｉの各データ線に対応するスイッチ素子（複数のデマルチプレクス用スイッチング素子）を含む。そして、マルチプレクス制御信号ＳＥＬ１〜ＳＥＬ８（デマルチプレクス用スイッチ信号）によってスイッチ素子がオン・オフ制御される。   The data signal supply line Si is supplied with a multiplexed (time division, time division multiplexed) data voltage (or data current, data signal in a broad sense). The demultiplexer DMUXi demultiplexes (separates and divides) the data voltage and supplies it to the data line. Specifically, DMUXi includes switching elements (a plurality of demultiplexing switching elements) corresponding to the data lines S1i to S8i. The switch elements are ON / OFF controlled by multiplex control signals SEL1 to SEL8 (demultiplex switch signals).

ドライバー６０は、データドライバー２０、走査ドライバー３８を含む。データドライバー２０は、画像データ（階調データ）に基づいて時分割のデータ電圧をデータ信号供給線Ｓ１〜Ｓｎに出力する。また、データドライバー２０はＳＥＬ１〜ＳＥＬ８を出力する。走査ドライバー３８は、液晶パネル１２の走査線Ｇ１〜Ｇｍを走査（順次駆動）する。   The driver 60 includes a data driver 20 and a scanning driver 38. The data driver 20 outputs a time division data voltage to the data signal supply lines S1 to Sn based on the image data (gradation data). The data driver 20 outputs SEL1 to SEL8. The scanning driver 38 scans (sequentially drives) the scanning lines G1 to Gm of the liquid crystal panel 12.

表示コントローラー４０は、例えば動作モードの設定や垂直同期信号・水平同期信号の供給を行って、データドライバー２０、走査ドライバー３８、電源回路５０を制御する。表示コントローラー４０は、例えば、図示しないホストコントローラー（例えばＣＰＵ）により設定された内容に従って、これらの制御を行う。電源回路５０は、外部から供給される基準電圧（電源電圧）に基づいて、液晶パネル１２の駆動に必要な各種の電圧レベル（例えば、階調電圧生成用の基準電圧）や、対向電極ＣＥの対向電極電圧ＶＣＯＭ（共通電圧、コモン電圧）の電圧レベルを生成する。   The display controller 40 controls the data driver 20, the scanning driver 38, and the power supply circuit 50 by setting, for example, an operation mode and supplying a vertical synchronization signal / horizontal synchronization signal. The display controller 40 performs these controls according to the contents set by a host controller (for example, CPU) (not shown), for example. Based on a reference voltage (power supply voltage) supplied from the outside, the power supply circuit 50 has various voltage levels necessary for driving the liquid crystal panel 12 (for example, a reference voltage for gradation voltage generation) and the counter electrode CE. A voltage level of the common electrode voltage VCOM (common voltage, common voltage) is generated.

なお、図１では説明を簡単にするために、Ｓｉに対応するＤＭＵＸｉとＳ１ｉ〜Ｓ８ｉ、Ｓ１ｉ〜Ｓ８ｉとＧｊの交点の薄膜トランジスターのみを図示した。但し、他のデータ信号供給線に対応するデマルチプレクサーとデータ線、他のデータ線と走査線との交点の薄膜トランジスターについても同様である。   In FIG. 1, only the thin film transistor at the intersection of DMUXi corresponding to Si and S1i to S8i and S1i to S8i and Gj is shown for the sake of simplicity. However, the same applies to the thin film transistor at the intersection of the demultiplexer and the data line corresponding to the other data signal supply line and the other data line and the scanning line.

２．マルチプレクス駆動の動作例
図２、図３に、マルチプレクス駆動の動作説明図を示す。 2. Example of Multiplex Drive Operation FIGS. 2 and 3 are diagrams for explaining the multiplex drive operation.

図２に示すように、データ線Ｓ１ｉ〜Ｓ８ｉ用の画像データとして、画像データＧＤ１〜ＧＤ８がラッチされる。そして、図２のＡ１に示すように、マルチプレクス制御信号ＳＥＬ１がアクティブとなったときに、Ａ２に示す画像データＧＤ１が、Ａ３に示すように選択されて出力される。同様に、マルチプレクス制御信号ＳＥＬ２〜ＳＥＬ８がアクティブとなったときに、画像データＧＤ２〜ＧＤ８が選択されて出力される。このようにして、時分割多重（マルチプレクス）された画像データＧＤ１〜ＧＤ８が生成される。時分割多重された画像データＧＤ１〜ＧＤ８はＤ／Ａ変換され、時分割多重されたデータ電圧Ｖ１〜Ｖ８が生成される。   As shown in FIG. 2, the image data GD1 to GD8 are latched as the image data for the data lines S1i to S8i. Then, as indicated by A1 in FIG. 2, when the multiplex control signal SEL1 becomes active, the image data GD1 indicated by A2 is selected and output as indicated by A3. Similarly, when the multiplex control signals SEL2 to SEL8 become active, the image data GD2 to GD8 are selected and output. In this way, time-division multiplexed (multiplexed) image data GD1 to GD8 are generated. The time-division multiplexed image data GD1 to GD8 are D / A converted to generate time-division multiplexed data voltages V1 to V8.

図３に示すように、データ信号供給線Ｓｉには、時分割多重されたデータ電圧Ｖ１〜Ｖ８が１水平走査期間内に出力される。そして、図３のＢ１に示すように、マルチプレクス制御信号ＳＥＬ１がアクティブのときは、Ｂ２に示すデータ電圧Ｖ１が、Ｂ３に示すようにデータ線Ｓ１ｉに出力される。同様に、マルチプレクス制御信号ＳＥＬ２〜ＳＥＬ８がアクティブのときは、データ電圧Ｖ２〜Ｖ８がデータ線Ｓ２ｉ〜Ｓ８ｉに出力される。このようにして、時分割多重されたデータ電圧Ｖ１〜Ｖ８がＳ１ｉ〜Ｓ８ｉに分離（デマルチプレクス）される。   As shown in FIG. 3, time division multiplexed data voltages V1 to V8 are output to the data signal supply line Si within one horizontal scanning period. As indicated by B1 in FIG. 3, when the multiplex control signal SEL1 is active, the data voltage V1 indicated by B2 is output to the data line S1i as indicated by B3. Similarly, when the multiplex control signals SEL2 to SEL8 are active, the data voltages V2 to V8 are output to the data lines S2i to S8i. In this way, the time-division multiplexed data voltages V1 to V8 are separated (demultiplexed) into S1i to S8i.

なお、本実施形態では、信号ＳＥＬ１〜ＳＥＬ８のアクティブとなる順番が水平走査期間毎にローテーションされる（異なる順番にされる）ことで、データ線Ｓ１ｉ〜Ｓ８ｉの駆動順番がローテーションされてもよい。   In the present embodiment, the driving order of the data lines S1i to S8i may be rotated by rotating the order in which the signals SEL1 to SEL8 are activated for each horizontal scanning period (in different order).

３．データ電圧のオフセット電圧
図４〜図８を用いて、データ電圧に生じるオフセット電圧（誤差、偏差、バラツキ。広義には、オフセット信号）の具体例について説明する。以下では、具体例として、マルチプレクス駆動におけるデータ線の位置（並び順）によって異なる位置オフセット電圧について説明する。但し、本実施形態では、以下に説明する位置オフセットに限らず、他のオフセット電圧を補正することもできる。 3. Offset Voltage of Data Voltage A specific example of an offset voltage (error, deviation, variation, offset signal in a broad sense) generated in the data voltage will be described with reference to FIGS. Hereinafter, as a specific example, a position offset voltage that varies depending on the position (arrangement order) of data lines in multiplex driving will be described. However, in the present embodiment, not only the position offset described below but also other offset voltages can be corrected.

図４に、液晶パネルの配置構成例を模式的に示す。なお、以下では、第１〜第ｎの画素グループのうちの第１、第２の画素グループについて説明するが、他の画素グループについても同様である。また、各画素グループが３画素で構成される場合を例に説明するが、各画素グループが他の画素数の画素で構成されてもよい。ここで、図４に示すＣｐ１〜Ｃｐ４、Ｃｓ１〜Ｃｓ６、Ｃｄ１〜Ｃｄ６は、寄生容量を模式的に示したものであり、液晶パネル上に実在する構成要素ではない。   FIG. 4 schematically shows an arrangement configuration example of the liquid crystal panel. Hereinafter, the first and second pixel groups of the first to nth pixel groups will be described, but the same applies to the other pixel groups. In addition, although a case where each pixel group includes three pixels will be described as an example, each pixel group may include other pixels. Here, Cp1 to Cp4, Cs1 to Cs6, and Cd1 to Cd6 shown in FIG. 4 schematically show parasitic capacitances and are not actual components on the liquid crystal panel.

図４に示すように、第１の方向Ｄ１に直交する方向を第２の方向Ｄ２とする。データ線ＤＬ１〜ＤＬ６は、方向Ｄ２に沿って配線され、方向Ｄ１に沿った方向に順次配置される。ＤＬ１〜ＤＬ３には、第１の画素グループの複数の画素Ｐ１〜Ｐ３が設けられ、ＤＬ４〜ＤＬ６には、第２の画素グループの複数の画素Ｐ４〜Ｐ６が設けられる。これらの画素は、１水平走査期間において、例えば第１の駆動期間に第１の画素Ｐ１、Ｐ４が駆動され、第２の駆動期間に第２の画素Ｐ２、Ｐ５が駆動され、第３の駆動期間に第３の画素Ｐ３、Ｐ６が駆動される。   As shown in FIG. 4, a direction orthogonal to the first direction D1 is defined as a second direction D2. The data lines DL1 to DL6 are wired along the direction D2, and are sequentially arranged in the direction along the direction D1. DL1 to DL3 are provided with a plurality of pixels P1 to P3 of the first pixel group, and DL4 to DL6 are provided with a plurality of pixels P4 to P6 of the second pixel group. In these pixels, in one horizontal scanning period, for example, the first pixels P1 and P4 are driven in the first driving period, the second pixels P2 and P5 are driven in the second driving period, and the third driving is performed. The third pixels P3 and P6 are driven during the period.

ＤＬ１〜ＤＬ３、ＤＬ４〜ＤＬ６とデータ信号供給線Ｓ１、Ｓ２との間には、それぞれトランジスターＴ１〜Ｔ３、Ｔ４〜Ｔ６（デマルチプレクサー）が設けられる。Ｔ１、Ｔ４のゲート電極には、信号線ＮＳ１を介してマルチプレクス制御信号ＳＥＬ１が入力される。また、Ｔ２、Ｔ５のゲート電極には、信号線ＮＳ２を介してＳＥＬ２が入力され、Ｔ３、Ｔ６のゲート電極には、信号線ＮＳ３を介してＳＥＬ３が入力される。ＮＳ１〜ＮＳ３は、方向Ｄ１に沿って配線され、方向Ｄ２に沿った方向に順次配置される。   Transistors T1 to T3 and T4 to T6 (demultiplexers) are provided between DL1 to DL3 and DL4 to DL6 and the data signal supply lines S1 and S2, respectively. The multiplex control signal SEL1 is input to the gate electrodes of T1 and T4 via the signal line NS1. In addition, SEL2 is input to the gate electrodes of T2 and T5 through the signal line NS2, and SEL3 is input to the gate electrodes of T3 and T6 through the signal line NS3. NS1 to NS3 are wired along the direction D1 and sequentially arranged in the direction along the direction D2.

ＮＳ１〜ＮＳ３とＳ１、Ｓ２との間にはそれぞれゲート−ソース間容量Ｃｓ１〜Ｃｓ３、Ｃｓ４〜Ｃｓ６が生じる。ＮＳ１〜ＮＳ３とＤＬ１〜ＤＬ６との間にはゲート−ドレイン間容量Ｃｄ１〜Ｃｄ６が生じる。また、ＮＳ１〜ＮＳ３は液晶基板上を並走しているため、ＮＳ１とＮＳ２の間には配線間容量Ｃｐ１、Ｃｐ３が生じ、ＮＳ２とＮＳ３の間には配線間容量Ｃｐ２、Ｃｐ４が生じる。例えば、Ｃｐ１は、Ｔ１、Ｔ２のゲート電極までの配線間容量であり、Ｃｐ３は、Ｔ１、Ｔ２のゲート電極からＴ４、Ｔ５のゲート電極までの配線間容量である。   Gate-source capacitances Cs1 to Cs3 and Cs4 to Cs6 are generated between NS1 to NS3 and S1 and S2, respectively. Gate-drain capacitances Cd1 to Cd6 are generated between NS1 to NS3 and DL1 to DL6. Since NS1 to NS3 run in parallel on the liquid crystal substrate, inter-wiring capacitances Cp1 and Cp3 are generated between NS1 and NS2, and inter-wiring capacitances Cp2 and Cp4 are generated between NS2 and NS3. For example, Cp1 is an inter-wiring capacitance to the gate electrodes of T1 and T2, and Cp3 is an inter-wiring capacitance from the gate electrodes of T1 and T2 to the gate electrodes of T4 and T5.

このとき、ＳＥＬ１〜ＳＥＬ３の変化エッジ（立ち上がりエッジ、立ち下がりエッジ）が各トランジスターに到達するまでの遅延時間や変化エッジの時定数は、各トランジスターのゲート電極までの配線間容量や配線抵抗等によって決まると考えられる。そのため、遅延時間や時定数は、第１の画素グループ、第２の画素グループ、・・・となるに従って大きな値となる。例えば、図５のＣ１に示すように、ＳＥＬ１の立ち下がりエッジ（アクティブから非アクティブの変化エッジ）は、Ｔ１のゲート電極において最も急である。Ｃ２に示すように、Ｔ４のゲート電極において、それよりも緩やかなエッジとなる。   At this time, the delay time until the change edge (rising edge, falling edge) of SEL1 to SEL3 reaches each transistor and the time constant of the change edge depend on the capacitance between the wires to the gate electrode of each transistor, the wiring resistance, etc. It is considered to be decided. Therefore, the delay time and the time constant increase as the first pixel group, the second pixel group, and so on. For example, as shown by C1 in FIG. 5, the falling edge of SEL1 (the transition edge from active to inactive) is the steepest at the gate electrode of T1. As indicated by C2, the gate electrode at T4 has a gentler edge.

ＳＥＬ１が立ち下がるとき、Ｃｓ１、Ｃｄ１、Ｃｓ４、Ｃｄ４を介したプッシュダウン（電圧カップリング）によりデータ線ＤＬ１、ＤＬ４のデータ電圧が変化し、オフセット電圧が生じる。このとき、立ち下がりエッジが緩やかな程プッシュダウンによるオフセット電圧（電圧変化量）が小さくなると考えられる。そのため、図５のＣ３に示すＤＬ１のオフセット電圧ΔＶ１よりも、Ｃ４に示すＤＬ４のオフセット電圧ΔＶ４は小さくなる。   When SEL1 falls, the data voltages on the data lines DL1 and DL4 change due to pushdown (voltage coupling) via Cs1, Cd1, Cs4, and Cd4, and an offset voltage is generated. At this time, it is considered that the offset voltage (voltage change amount) due to pushdown becomes smaller as the falling edge becomes gentler. Therefore, the offset voltage ΔV4 of DL4 indicated by C4 is smaller than the offset voltage ΔV1 of DL1 indicated by C3 in FIG.

このようにして、図６のＥ１に示すように、各画素グループの第１の画素（Ｔ１、Ｔ４等）のオフセット電圧ΔＶは、第１〜第ｎの画素グループに対して傾き（オフセット傾き）を持つ。同様に、Ｅ２に示すように、第２の画素（Ｔ２、Ｔ５等）のオフセット電圧ΔＶも第１〜第ｎの画素グループに対して傾きを持つ。図４で説明したように、ＮＳ２にはＮＳ１、ＮＳ３に対する配線間容量が生じ、ＮＳ１にはＮＳ２に対する配線間容量が生じる。そのため、ＮＳ２の配線間容量の方が大きくなり、第２の画素のオフセット電圧の傾きの方が大きくなる。   In this way, as indicated by E1 in FIG. 6, the offset voltage ΔV of the first pixel (T1, T4, etc.) of each pixel group is inclined (offset inclination) with respect to the first to nth pixel groups. have. Similarly, as indicated by E2, the offset voltage ΔV of the second pixel (T2, T5, etc.) has an inclination with respect to the first to nth pixel groups. As described with reference to FIG. 4, the inter-wiring capacity for NS1 and NS3 is generated in NS2, and the inter-wiring capacity for NS2 is generated in NS1. For this reason, the inter-wiring capacitance of NS2 becomes larger, and the slope of the offset voltage of the second pixel becomes larger.

ここで、電気光学パネルの画面の左端に第１の画素グループが配置され、右端に第ｎの画素グループが配置されるものとする。このとき、図６のＥ３に示すように、第１の画素のオフセット電圧を画面一律に電圧ΔＶｏｆで補正し（例えば、後述の図１２等で説明する補正）、画面中央において第１、第２の画素のオフセット電圧を一致させたとする。そうすると、Ｅ４に示すように、画面左端では第１の画素のオフセット電圧より第２の画素のオフセット電圧が大きくなり、Ｅ５に示すように、画面右端では第１の画素のオフセット電圧より第２の画素のオフセット電圧が小さくなる。そして、これらのオフセット電圧によって、図７のＦ１に示すように、画面左端において第１の画素が第２の画素より暗く表示される。また、Ｆ２に示すように、画面右端において第１の画素が第２の画素より明るく表示される。   Here, it is assumed that the first pixel group is arranged at the left end of the screen of the electro-optical panel and the nth pixel group is arranged at the right end. At this time, as indicated by E3 in FIG. 6, the offset voltage of the first pixel is corrected uniformly with the voltage ΔVof on the screen (for example, correction described with reference to FIG. 12 described later), and the first and second in the center of the screen. It is assumed that the offset voltages of the pixels are matched. Then, as shown at E4, the offset voltage of the second pixel becomes larger than the offset voltage of the first pixel at the left end of the screen, and as shown at E5, the offset voltage of the second pixel is higher than the offset voltage of the first pixel at the right end of the screen. The pixel offset voltage is reduced. With these offset voltages, the first pixel is displayed darker than the second pixel at the left end of the screen, as indicated by F1 in FIG. Further, as indicated by F2, the first pixel is displayed brighter than the second pixel at the right end of the screen.

このように、マルチプレクス駆動においては、画面の左右で同様のオフセット電圧補正を行ったとしてもオフセット電圧の傾きによる電圧差が残ってしまい、表示ムラ（縦スジ）が生じてしまう場合がある。   Thus, in multiplex drive, even if the same offset voltage correction is performed on the left and right of the screen, a voltage difference due to the slope of the offset voltage remains, and display unevenness (vertical stripes) may occur.

４．第１の構成例
図８に、上記課題を解決できる本実施形態の集積回路装置の第１の構成例を示す。この構成例の集積回路装置は、補正回路３００、ラッチ回路３３０、第１〜第ｎのデータ線駆動回路２００−１〜２００−ｎ（複数のデータ線駆動回路）、第１〜第ｎの出力選択回路２２０−１〜２２０−ｎ（複数の出力選択回路）を含む。なお、本実施形態の集積回路装置は図８の構成に限定されず、その構成要素の一部（例えば、出力選択回路等）を省略したり他の構成要素を追加したりする等の種々の変形実施が可能である。 4). First Configuration Example FIG. 8 shows a first configuration example of the integrated circuit device of the present embodiment that can solve the above-described problems. The integrated circuit device of this configuration example includes a correction circuit 300, a latch circuit 330, first to nth data line driving circuits 200-1 to 200-n (a plurality of data line driving circuits), and first to nth outputs. Selection circuits 220-1 to 220-n (a plurality of output selection circuits) are included. Note that the integrated circuit device of the present embodiment is not limited to the configuration shown in FIG. 8, and various components such as omitting some of the components (for example, an output selection circuit) or adding other components. Variations are possible.

ここで、第１〜第ｎの画素グループは、それぞれ第１〜第ｐの画素（複数の画素。ｐは自然数）により構成される。なお、以下では、第１〜第ｎの画素グループがそれぞれ第１〜第８（ｐ＝８）の画素により構成される場合を例に説明する。但し、本実施形態では、ｐ＝８に限定されず、ｐ＝６、１０等の他の数であってもよい。   Here, the first to nth pixel groups are each configured by first to pth pixels (a plurality of pixels, p is a natural number). In the following, a case will be described as an example where the first to nth pixel groups are configured by first to eighth (p = 8) pixels, respectively. However, in the present embodiment, the number is not limited to p = 8, and may be other numbers such as p = 6 and 10.

補正回路３００は、画像データＰＤを受けて、その画像データＰＤを補正し、補正後の画像データＧＤを出力する。具体的には、補正回路３００には、ストリームの画像データＰＤ（時系列データ）が入力される。そして、そのＰＤを補正データに基づいて順次補正処理し、補正後のストリームの画像データＧＤを生成する。より具体的には、補正回路３００は、第１、第２のレジスター３１０、３２０を含む。レジスター３１０は、第１の画素グループの画素（例えば第１の画素Ｐ１）に対応する補正データを設定する。レジスター３２０は、画素グループ数ｎ（データ信号供給線の本数、出力数）を設定する。そして、補正回路３００は、これらのレジスターの設定値に基づいて第１〜第ｎの画素グループの画素（例えば、第１の画素Ｐ９、Ｐ１７、・・・、Ｐ8n-7）を補正するための第１〜第ｋ（ｋは、ｎ以下の自然数）の補正データを生成する。例えば、補正回路３００には、図１で説明した表示コントローラー４０から画像データＰＤが入力され、レジスター３１０、３２０のレジスター値が設定される。   The correction circuit 300 receives the image data PD, corrects the image data PD, and outputs corrected image data GD. Specifically, stream image data PD (time-series data) is input to the correction circuit 300. Then, the PD is sequentially corrected based on the correction data, and the corrected image data GD of the stream is generated. More specifically, the correction circuit 300 includes first and second registers 310 and 320. The register 310 sets correction data corresponding to the pixels of the first pixel group (for example, the first pixel P1). The register 320 sets the number n of pixel groups (the number of data signal supply lines and the number of outputs). The correction circuit 300 corrects the pixels of the first to nth pixel groups (for example, the first pixels P9, P17,..., P8n-7) based on the set values of these registers. First to kth correction data (k is a natural number equal to or less than n) is generated. For example, the image data PD is input to the correction circuit 300 from the display controller 40 described in FIG. 1, and the register values of the registers 310 and 320 are set.

ラッチ回路３３０は、補正回路３００から入力される補正処理後の画像データＧＤをラッチし、ラッチした画像データを各画素に対応する画像データＧＤ１〜ＧＤ８ｎとして出力する。例えば、ラッチ回路３３０は、シフトレジスターにより構成され、シフト用クロックに同期してＧＤを取り込んでもよい。あるいは、複数のフリップフロップにより構成され、多相クロック（互いに位相の異なる複数のクロック）に同期してＧＤを取り込んでもよい。   The latch circuit 330 latches the corrected image data GD input from the correction circuit 300, and outputs the latched image data as image data GD1 to GD8n corresponding to each pixel. For example, the latch circuit 330 may be configured by a shift register and capture GD in synchronization with the shift clock. Alternatively, it may be constituted by a plurality of flip-flops, and GD may be captured in synchronization with a multiphase clock (a plurality of clocks having different phases).

出力選択回路２２０−１〜２２０−ｎは、第１〜第ｎの画素グループに対応する補正後の画像データを受けて、その画像データをマルチプレクス（時分割多重）し、マルチプレクス後の画像データＱＧＤ１〜ＱＧＤｎを出力する。例えば、出力選択回路２２０−１（広義には、第ｉの出力選択回路）には、第１の画素グループ（第ｉの画素グループ）の画素Ｐ１〜Ｐ８に対応する画像データＧＤ１〜ＧＤ８が入力される。そして、出力選択回路２２０−１は、１水平走査期間においてＧＤ１〜ＧＤ８を順次選択し、選択した画像データを出力する。   The output selection circuits 220-1 to 220-n receive the corrected image data corresponding to the first to nth pixel groups, multiplex (time division multiplexing) the image data, and perform the multiplexed image. Data QGD1 to QGDn are output. For example, image data GD1 to GD8 corresponding to the pixels P1 to P8 of the first pixel group (i-th pixel group) are input to the output selection circuit 220-1 (i-th output selection circuit in a broad sense). Is done. The output selection circuit 220-1 sequentially selects GD1 to GD8 in one horizontal scanning period and outputs the selected image data.

データ線駆動回路２００−１〜２００−ｎは、画像データＱＧＤ１〜ＱＧＤｎを受けて、ＱＧＤ１〜ＱＧＤｎに対応するマルチプレクスされたデータ電圧をデータ電圧信号線Ｓ１〜Ｓｎに出力する。具体的には、各データ線駆動回路は、Ｄ／Ａ変換回路、オペアンプ（演算増幅器）を含む。例えば、データ線駆動回路２００−１（広義には、第ｉのデータ線駆動回路）において、Ｄ／Ａ変換回路は、ＱＧＤ１をＤ／Ａ変換処理し、ＱＧＤ１に対応する階調電圧を出力する。そして、オペアンプは、例えばボルテージフォロア型に接続され、Ｄ／Ａ変換回路から供給される階調電圧をバッファリングしてデータ電圧を出力する。データ線駆動回路２００−１により供給されたデータ電圧は、デマルチプレクサーＤＭＵＸ１によりデマルチプレクスされる。そして、画素Ｐ１〜Ｐ８には、それぞれＧＤ１〜ＧＤ８に対応するデータ電圧が供給される。   The data line drive circuits 200-1 to 200-n receive the image data QGD1 to QGDn, and output multiplexed data voltages corresponding to QGD1 to QGDn to the data voltage signal lines S1 to Sn. Specifically, each data line driving circuit includes a D / A conversion circuit and an operational amplifier (operational amplifier). For example, in the data line driving circuit 200-1 (i-th data line driving circuit in a broad sense), the D / A conversion circuit performs D / A conversion processing on QGD1 and outputs a gradation voltage corresponding to QGD1. . The operational amplifier is connected to, for example, a voltage follower type, and outputs a data voltage by buffering the gradation voltage supplied from the D / A conversion circuit. The data voltage supplied by the data line driving circuit 200-1 is demultiplexed by the demultiplexer DMUX1. Then, data voltages corresponding to GD1 to GD8 are supplied to the pixels P1 to P8, respectively.

５．補正回路の動作例
図９に、補正回路３００の動作説明図を示す。図９では、説明を簡単にするために、画素グループ数ｎ＝８、各画素グループの画素数ｐ＝８、補正データの個数ｋ＝５である場合を例に説明する。但し、本実施形態では、ｎ＝８、ｐ＝８、ｋ＝５に限定されず、ｎ、ｐ、ｋが他の数であってもよい。 5. Operation Example of Correction Circuit FIG. 9 shows an operation explanatory diagram of the correction circuit 300. In FIG. 9, for the sake of simplicity of explanation, a case where the number of pixel groups is n = 8, the number of pixels in each pixel group is p = 8, and the number of correction data k = 5 will be described as an example. However, in this embodiment, it is not limited to n = 8, p = 8, and k = 5, and n, p, and k may be other numbers.

図９のＧ１に示すように、ストリームの画像データＰＤとして、１水平走査期間（１Ｈ）において画像データＰＤ１〜ＰＤ６４が時系列に入力される。このＰＤ１〜ＰＤ６４は、走査線に沿って配置される第１〜第６４の画素に対応する画像データであり、８データ毎に第１〜第８の画素グループに対応する画像データである。   As indicated by G1 in FIG. 9, the image data PD1 to PD64 are input in time series in one horizontal scanning period (1H) as the stream image data PD. The PD1 to PD64 are image data corresponding to the first to 64th pixels arranged along the scanning line, and are image data corresponding to the first to eighth pixel groups every 8 data.

Ｇ２に示すように、補正データＣＤとして補正データＣＤ１〜ＣＤ５が生成される。具体的には、レジスターに設定値ＣＤ１＝＋２、ｎ＝８が設定され、その設定値に従って、単調増加または単調減少するＣＤ２〜ＣＤ５が生成される。例えば、第１の画素グループ（例えば画面左端）に対応する補正値であるＣＤ１＝＋２を基点として、走査線方向に沿ってリニア（直線特性、直線的）に減少する補正データが生成される。このとき、第８の画素グループ（例えば画面右端）に対応する補正データは、ＣＤ１の符号を反転したデータＣＤ＝−２に設定される。   As indicated by G2, correction data CD1 to CD5 are generated as correction data CD. Specifically, set values CD1 = + 2 and n = 8 are set in the registers, and CD2 to CD5 that monotonously increase or monotonically decrease are generated according to the set values. For example, correction data that decreases linearly (linear characteristics, linearly) along the scanning line direction is generated with CD1 = + 2 being the correction value corresponding to the first pixel group (for example, the left end of the screen). At this time, the correction data corresponding to the eighth pixel group (for example, the right end of the screen) is set to data CD = −2 obtained by inverting the sign of CD1.

そして、生成したＣＤ１〜ＣＤ５に基づいてＰＤ１〜ＰＤ６４が補正される。例えば、Ｇ３に示すように、各画素グループの第１の画素に対応する画像データＰＤ１、ＰＤ９、・・、ＰＤ５７に対して対応する補正データが加算処理される。例えば、ＰＤ１に対してＣＤ１＝＋２が加算処理され、補正後の画像データＰＤ１＋２が出力される。一方、ＰＤ２〜ＰＤ８に対しては補正データが加算処理されず、補正後の画像データとしてＰＤ２〜ＰＤ８が出力される。   Then, PD1 to PD64 are corrected based on the generated CD1 to CD5. For example, as indicated by G3, correction data corresponding to the image data PD1, PD9,..., PD57 corresponding to the first pixel of each pixel group is added. For example, CD1 = + 2 is added to PD1, and corrected image data PD1 + 2 is output. On the other hand, correction data is not added to PD2 to PD8, and PD2 to PD8 are output as corrected image data.

ここで、図９では、ＣＤ１が正の値であり、ＣＤ１〜ＣＤ５がリニアに減少する場合を例に説明した。但し、本実施形態では、ＣＤ１が負の値であり、ＣＤ１〜ＣＤ５がリニアに増加してもよい。また、図９では、ＣＤ１＝＋２に対して、ＣＤ５＝−２が生成される場合を例に説明した。但し、本実施形態では、ＣＤ５がＣＤ１の符号を反転した値でなくともよい。例えば、上述のＣＤ１〜ＣＤ５に定数値２が加算された補正データＣＤ１＝＋４、ＣＤ２＝＋３、・・、ＣＤ５＝０が生成されてもよい。また、図９では、第１の画素の画像データを補正する場合を例に説明した。但し、本実施形態では、第２〜第８の画素の各画素に対応する補正データを生成し、その補正データに基づいて各画素の画像データを補正してもよい。   Here, in FIG. 9, the case where CD1 is a positive value and CD1 to CD5 decrease linearly has been described as an example. However, in the present embodiment, CD1 may be a negative value, and CD1 to CD5 may increase linearly. FIG. 9 illustrates an example in which CD5 = −2 is generated for CD1 = + 2. However, in the present embodiment, CD5 may not be a value obtained by inverting the sign of CD1. For example, correction data CD1 = + 4, CD2 = + 3,..., CD5 = 0 in which the constant value 2 is added to the above-described CD1 to CD5 may be generated. In FIG. 9, the case where the image data of the first pixel is corrected has been described as an example. However, in the present embodiment, correction data corresponding to each pixel of the second to eighth pixels may be generated, and the image data of each pixel may be corrected based on the correction data.

ところで、図６等で説明したように、マルチプレクス駆動のドライバーでは、出力されるデータ電圧に生じるオフセット電圧が表示画像の左右で異なってしまう場合がある。そして、そのオフセット電圧の傾きが、マルチプレクス駆動される画素グループ内で異なるために、表示画像に表示ムラが発生してしまう場合がある。   By the way, as described with reference to FIG. 6 and the like, in a multiplex drive driver, the offset voltage generated in the output data voltage may be different on the left and right of the display image. In addition, since the slope of the offset voltage is different in the pixel group that is multiplexed, display unevenness may occur in the display image.

この点、本実施形態によれば、補正回路３００が、各画素グループを構成する第１〜第ｐの画素のうちの第１の画素に対応する画像データを補正する処理を行う。そして、データ線駆動回路２００−１〜２００−ｎが、補正処理後の画像データに対応するマルチプレクスされたデータ電圧をデータ信号供給線Ｓ１〜Ｓｎに供給する。供給されたデータ電圧は、デマルチプレクサーＤＭＵＸ１〜ＤＭＵＸｎによりデマルチプレクスされ、そのデマルチプレクスにより生成された複数のデータ電圧が、各画素グループを構成する複数の画素に供給される。   In this regard, according to the present embodiment, the correction circuit 300 performs a process of correcting image data corresponding to the first pixel among the first to p-th pixels constituting each pixel group. Then, the data line driving circuits 200-1 to 200-n supply multiplexed data voltages corresponding to the corrected image data to the data signal supply lines S1 to Sn. The supplied data voltages are demultiplexed by the demultiplexers DMUX1 to DMUXn, and a plurality of data voltages generated by the demultiplexing are supplied to a plurality of pixels constituting each pixel group.

本実施形態によれば、第１の画素に対応する画像データを補正する処理を行うことで、第１の画素に供給されるデータ電圧に生じるオフセットを補正し、表示ムラを防止することができる。例えば、本実施形態では、補正回路３００が、補正データに基づいてストリームの画像データを順次補正する処理を行ってもよい。このようにすれば、走査線に沿った方向（画面左右方向）に変化するオフセット電圧を順次補正できる。また、ストリームの画像データを順次補正することで、各データ線駆動回路対応して補正回路を設ける必要がなくなり、補正回路をコンパクトに構成できる。   According to the present embodiment, by performing the process of correcting the image data corresponding to the first pixel, the offset generated in the data voltage supplied to the first pixel can be corrected and display unevenness can be prevented. . For example, in the present embodiment, the correction circuit 300 may perform processing for sequentially correcting the image data of the stream based on the correction data. In this way, it is possible to sequentially correct the offset voltage that changes in the direction along the scanning line (the horizontal direction of the screen). Further, by sequentially correcting the image data of the stream, it is not necessary to provide a correction circuit corresponding to each data line driving circuit, and the correction circuit can be made compact.

具体的には、本実施形態では、補正回路３００が、第１の画素グループの第１の画素に供給されるデータ電圧に生じるオフセット電圧と、第ｎの画素グループの第１の画素に供給されるデータ電圧に生じるオフセット電圧との差によって決まるオフセット傾きを補正する処理を行ってもよい。   Specifically, in the present embodiment, the correction circuit 300 is supplied to the offset voltage generated in the data voltage supplied to the first pixel of the first pixel group and the first pixel of the nth pixel group. Processing for correcting the offset slope determined by the difference from the offset voltage generated in the data voltage may be performed.

このようにすれば、第１の画素に対応する画像データを補正する処理を行うことで、第１の画素のデータ電圧のオフセット傾きを補正できる。例えば、図６、図７で説明したように、第１、第２の画素のデータ電圧の傾きが異なることで、画面左右で第１、第２の画素の明暗が逆転して表示ムラが発生してしまう。この点、本実施形態によれば、第１の画素に対応する画像データを補正することで、第１の画素のデータ電圧の傾きを第２の画素のデータ電圧の傾きに合わせることができる。これにより、画面左右で第１、第２の画素の明暗が逆転することを防止できる。   In this way, the offset inclination of the data voltage of the first pixel can be corrected by performing the process of correcting the image data corresponding to the first pixel. For example, as described with reference to FIGS. 6 and 7, the first and second pixels have different data voltage gradients, so that the brightness of the first and second pixels is reversed on the left and right sides of the screen, resulting in display unevenness. Resulting in. In this regard, according to the present embodiment, the inclination of the data voltage of the first pixel can be matched with the inclination of the data voltage of the second pixel by correcting the image data corresponding to the first pixel. Thereby, it is possible to prevent the brightness of the first and second pixels from being reversed on the left and right sides of the screen.

ここで、第１、第ｎの画素グループの第１の画素に供給されるデータ電圧に生じるオフセット電圧の差によって決まるオフセット傾きは、各画素グループの第１の画素のオフセット電圧が第１の画素グループから第ｎの画素グループに向かって変化する場合における変化率である。この傾きは、上記の差がゼロであるときは傾きもゼロであり、差が大きくなれば傾きも大きくなる。   Here, the offset slope determined by the difference between the offset voltages generated in the data voltages supplied to the first pixels of the first and nth pixel groups is the first pixel offset voltage of each pixel group. This is the rate of change when changing from the group toward the nth pixel group. The inclination is zero when the above difference is zero, and the inclination increases as the difference increases.

より具体的には、本実施形態では、第１〜第ｐの画素が第１の画素から第ｐの画素の順に走査線の方向（第１の方向）に沿って配置されるときに、補正回路３００が、第１の画素に対応する画像データに対して補正処理を行ってもよい。   More specifically, in the present embodiment, the correction is performed when the first to pth pixels are arranged along the scanning line direction (first direction) in order from the first pixel to the pth pixel. The circuit 300 may perform correction processing on the image data corresponding to the first pixel.

このようにすれば、第１の方向（例えば、走査線に沿った方向）に沿って配置された第１〜第ｐの画素のうちの端に配置された画素について、その画素のデータ電圧を補正できる。例えば、図４で説明したように、マルチプレクス制御信号の信号線に寄生する配線容量の違いによって、端の画素（Ｐ１、Ｐ４等）と中間の画素（Ｐ２、Ｐ５等）ではオフセット電圧の傾きが異なる。この点本実施形態によれば、端の画素のオフセット電圧の傾きを補正することで、端の画素と中間の画素のオフセット電圧の傾きの差を解消できる。   In this way, with respect to the pixel arranged at the end of the first to pth pixels arranged along the first direction (for example, the direction along the scanning line), the data voltage of the pixel is set. Can be corrected. For example, as described with reference to FIG. 4, the slope of the offset voltage at the end pixel (P1, P4, etc.) and the intermediate pixel (P2, P5, etc.) due to the difference in the wiring capacitance parasitic on the signal line of the multiplex control signal. Is different. In this respect, according to the present embodiment, the difference in the slope of the offset voltage between the end pixel and the intermediate pixel can be eliminated by correcting the slope of the offset voltage of the end pixel.

また、本実施形態では、補正回路３００が、１または複数の画素グループ毎に異なる第１〜第ｋの補正データを求め、水平走査期間毎に、その第１〜第ｋの補正データに基づいて画像データを補正する処理を行ってもよい。   Further, in the present embodiment, the correction circuit 300 obtains first to kth correction data different for each of one or a plurality of pixel groups, and based on the first to kth correction data for each horizontal scanning period. Processing for correcting the image data may be performed.

例えば、上述の図９に示すように、第１の画素グループに対応する第１の補正データＣＤ１、第２、第３の画素グループに対応する第２の補正データＣＤ２を求めてもよい。そして、第１の画素グループの画像データをＣＤ１で補正する処理を行い、第２、第３の画素グループの画像データをＣＤ２で補正する処理を行ってもよい。   For example, as shown in FIG. 9, the first correction data CD1 corresponding to the first pixel group and the second correction data CD2 corresponding to the second and third pixel groups may be obtained. Then, the process of correcting the image data of the first pixel group with CD1 may be performed, and the process of correcting the image data of the second and third pixel groups with CD2 may be performed.

このようにすれば、第１の画素のデータ電圧のオフセット傾きに対応する第１〜第ｋの補正データを求め、その第１〜第ｋの補正データに基づいてオフセット傾きを補正することができる。   In this way, the first to kth correction data corresponding to the offset slope of the data voltage of the first pixel can be obtained, and the offset slope can be corrected based on the first to kth correction data. .

なお、本実施形態では、補正データの個数ｋが、第１の補正データＣＤ１、補正データの変化のステップ幅に応じて変わる値であってもよい。例えば、上述の図９に示すように、ＣＤ１＝＋２、ステップ幅−１である場合に、５個（＝２×２＋１）の補正データが生成されてもよい。あるいは、ＣＤ１＝−７、ステップ幅＋２である場合に、８個（＝７×２÷２＋１）の補正データが生成されてもよい。   In the present embodiment, the number k of correction data may be a value that changes in accordance with the first correction data CD1 and the step width of the correction data change. For example, as shown in FIG. 9 described above, when CD1 = + 2 and the step width is −1, five (= 2 × 2 + 1) correction data may be generated. Alternatively, when CD1 = −7 and step width +2, eight (= 7 × 2 ÷ 2 + 1) correction data may be generated.

また、本実施形態では、第１〜第ｋの補正データは、第１の補正データから第ｋの補正データに向かうに従って単調増加または単調減少してもよい。   In the present embodiment, the first to kth correction data may monotonously increase or monotonously decrease from the first correction data toward the kth correction data.

このようにすれば、走査線の方向（第１の方向）に沿って単調増加または単調減少する第１〜第ｋの補正データを生成できる。これにより、第１〜第ｋの補正データに基づいてデータ電圧のオフセット傾きを補正できる。   In this way, it is possible to generate the first to kth correction data that monotonously increases or monotonously decreases along the direction of the scanning line (first direction). As a result, the offset slope of the data voltage can be corrected based on the first to kth correction data.

また、本実施形態では、補正回路３００が、第１の画素グループに対応する第１の補正データを設定する第１のレジスター３１０を有し、第１のレジスター３１０に設定された第１の補正データに基づいて、第２〜第ｋの補正データを生成してもよい。   In the present embodiment, the correction circuit 300 includes the first register 310 that sets the first correction data corresponding to the first pixel group, and the first correction set in the first register 310. The second to kth correction data may be generated based on the data.

また、本実施形態では、補正回路３００が、画素グループ数であるｎを設定する第２のレジスター３２０を有し、第２のレジスターに設定された画素グループ数ｎに基づいて、第２〜第ｋの補正データを生成してもよい。   Further, in the present embodiment, the correction circuit 300 includes the second register 320 that sets n, which is the number of pixel groups, and based on the number n of pixel groups set in the second register, k correction data may be generated.

このようにすれば、第１の補正データと画素グループ数ｎをレジスター値として設定し、そのレジスター値に基づいて、１または複数の画素グループ毎に異なる第２〜第ｋの補正データを生成できる。例えば、上述の図９に示すように、リニアに単調減少する補正データを生成する場合、設定されたレジスター値に基づいて各補正データが対応する画素グループ数が決定される。そして、その画素グループ数ごとに変化する補正データが生成される。   In this way, the first correction data and the number n of pixel groups can be set as register values, and different second to kth correction data can be generated for each one or a plurality of pixel groups based on the register values. . For example, as shown in FIG. 9 described above, when generating correction data that linearly monotonously decreases, the number of pixel groups to which each correction data corresponds is determined based on a set register value. Then, correction data that changes for each number of pixel groups is generated.

なお、本実施形態では、各画素グループを構成する第１〜第ｐの画素のうちの第１の画素に対応する画像データを補正してもよく、第２〜第ｐの画素に対応する画像データを補正してもよい。例えば、上述の図６において、第２の画素に対応する画像データを補正することで、第２の画素のデータ電圧の傾きを補正して第１の画素のデータ電圧の傾きに合わせてもよい。   In the present embodiment, the image data corresponding to the first pixel among the first to pth pixels constituting each pixel group may be corrected, and the image corresponding to the second to pth pixels. Data may be corrected. For example, in FIG. 6 described above, by correcting the image data corresponding to the second pixel, the slope of the data voltage of the second pixel may be corrected to match the slope of the data voltage of the first pixel. .

６．補正回路の詳細な構成例
図１０に、補正回路の詳細な構成例を示す。この補正回路は、演算回路４００、出力数設定レジスター４１０（第１のレジスター）、補正データレジスター４２０（第２のレジスター）、セレクター４３０、一致検出回路４４０（検出回路）、一致数カウンター４５０（第１のカウンター）、補正データ生成回路４６０、加算回路４７０、出力数カウンター４８０（第２のカウンター）、シーケンサー４９０（制御回路）を含む。 6). Detailed Configuration Example of Correction Circuit FIG. 10 shows a detailed configuration example of the correction circuit. The correction circuit includes an arithmetic circuit 400, an output number setting register 410 (first register), a correction data register 420 (second register), a selector 430, a coincidence detection circuit 440 (detection circuit), and a coincidence number counter 450 (first register). 1 counter), a correction data generation circuit 460, an addition circuit 470, an output number counter 480 (second counter), and a sequencer 490 (control circuit).

出力数設定レジスター４１０には、例えば図示しないＣＰＵ（コントローラー）により画素グループ数ｎ（出力数）が設定される。補正データレジスター４２０には、同様に第１の補正データＣＤ１が設定される。例えば、これらのレジスターは、ＲＡＭ等のメモリーやフリップフロップ回路により構成される。   In the output number setting register 410, for example, the number of pixel groups n (number of outputs) is set by a CPU (controller) (not shown). Similarly, the first correction data CD1 is set in the correction data register 420. For example, these registers are constituted by a memory such as a RAM or a flip-flop circuit.

演算回路４００は、画素グループ数ｎと補正データＣＤ１を受けて、第１、第２の出力値Ｑ１、Ｑ２を出力する。具体的には、ｎをＣＤ１で除算する処理を行い、その除算する処理により求めた商をＱ１として出力する。また除算する処理により求めた余りを、さらに２で除算する処理を行い、その処理により求めた値をＱ２として出力する。   The arithmetic circuit 400 receives the pixel group number n and the correction data CD1, and outputs first and second output values Q1 and Q2. Specifically, a process of dividing n by CD1 is performed, and a quotient obtained by the process of dividing is output as Q1. Further, the remainder obtained by the division process is further divided by 2, and the value obtained by the process is output as Q2.

セレクター４３０は、演算回路４００の出力値Ｑ１、Ｑ２のいずれかを選択し、選択後の出力値ＱＳを出力する。具体的には、シーケンサー４９０から入力される制御信号ＳＬに基づいて、水平走査期間の最初にＱ２を選択する。そして、Ｑ２に相当する数の画素グループに対してＱ２を選択した後、次の画素グループ以降の画素グループに対してＱ１を選択する。   The selector 430 selects one of the output values Q1 and Q2 of the arithmetic circuit 400, and outputs the selected output value QS. Specifically, Q2 is selected at the beginning of the horizontal scanning period based on the control signal SL input from the sequencer 490. Then, after selecting Q2 for the number of pixel groups corresponding to Q2, Q1 is selected for the pixel groups after the next pixel group.

出力数カウンター４８０は、画素グループの数（出力数）をカウントし、カウント値ＱＣ１を出力する。例えば、ストリーム画像データに同期するドットクロックにより画素数をカウントし、その画素数に基づいて画素グループ数をカウントする。一致検出回路４４０は、セレクター４３０の出力値ＱＳと出力数カウンター４８０のカウント値ＱＣ１の一致、不一致を検出処理する。そして、一致を検出すると検出信号ＱＤをアクティブ（広義には、第１の論理レベル）にする。シーケンサー４９０は、ＱＤがアクティブにされると、リセット信号ＲＳＴをアクティブにする。出力数カウンター４８０は、ＲＳＴがアクティブにされるとカウント値をリセットする。   The output number counter 480 counts the number of pixel groups (number of outputs) and outputs a count value QC1. For example, the number of pixels is counted by a dot clock synchronized with the stream image data, and the number of pixel groups is counted based on the number of pixels. The coincidence detection circuit 440 detects whether or not the output value QS of the selector 430 matches the count value QC1 of the output number counter 480. When the coincidence is detected, the detection signal QD is made active (first logic level in a broad sense). The sequencer 490 activates the reset signal RST when the QD is activated. The output number counter 480 resets the count value when RST is activated.

一致数カウンター４５０は、検出信号ＱＤを受けて、ＱＳとＱＣ１の一致が検出された回数（一致数）をカウントし、カウント値ＱＣ２を出力する。例えば、ＱＤがアクティブにされるエッジに同期してカウント値を更新することで、一致回数をカウントする。一致数カウンター４５０は、ＨＳＹＮＣに同期してカウント値をリセットする。   The match number counter 450 receives the detection signal QD, counts the number of times (match number) that a match between QS and QC1 is detected, and outputs a count value QC2. For example, the number of matches is counted by updating the count value in synchronization with the edge at which QD is activated. The coincidence counter 450 resets the count value in synchronization with HSYNC.

補正データ生成回路４６０は、補正データレジスター４２０のレジスター値ＣＤ１と一致数カウンター４５０のカウント値ＱＣ２を受けて、補正データＱＣＤを出力する。具体的には、ＣＤ１が正のデータである場合には、ＣＤ１からＱＣ２を減算する処理を行い、ＣＤ１が負の数である場合には、ＣＤ１とＱＣ２を加算する処理を行う。そして、これらの処理により得られた値を補正データＱＣＤとして出力する。このようにして、一致数カウンター４５０のカウント値ＱＣ２が更新される毎にＱＣＤとして補正データＣＤ２〜ＣＤｋが順次生成される。   The correction data generation circuit 460 receives the register value CD1 of the correction data register 420 and the count value QC2 of the coincidence counter 450 and outputs correction data QCD. Specifically, when CD1 is positive data, a process of subtracting QC2 from CD1 is performed, and when CD1 is a negative number, a process of adding CD1 and QC2 is performed. Then, the value obtained by these processes is output as correction data QCD. In this way, each time the count value QC2 of the coincidence counter 450 is updated, correction data CD2 to CDk are sequentially generated as QCD.

加算回路４７０は、画像データＰＤと補正データＱＣＤを受けて、補正後の画像データＧＤを出力する。具体的には、ストリームの画像データＰＤに対してＱＣＤを順次加算する処理を行って、ＰＤを補正処理する。なお、上記の加算処理として、ＰＤとＱＣＤを単純に加算する処理を行ってもよく、さらに他のデータを加算する処理を行ってもよく、他のデータを乗算する処理を行ってもよい。   The adder circuit 470 receives the image data PD and the correction data QCD, and outputs the corrected image data GD. Specifically, the PD is corrected by sequentially adding QCD to the stream image data PD. In addition, as said addition process, the process which adds PD and QCD simply may be performed, the process which adds another data may be performed, and the process which multiplies other data may be performed.

シーケンサー４９０は、補正回路の各構成要素を制御する処理を行う。具体的には、シーケンサー４９０は、セレクター４３０に対して指示信号ＳＬを出力する。ＨＳＹＮＣに同期してセレクター４３０の出力ＱＳをＱ２に切り替え、水平走査期間において最初に一致検出信号ＱＤがアクティブにされるとＱＳをＱ１に切り替える。また、シーケンサー４９０は、出力数カウンター４８０に対してリセット信号ＲＳＴを出力する。ＨＳＹＮＣに同期して出力数カウンター４８０をリセットし、水平走査期間においてＱＤがアクティブにされたとき出力数カウンター４８０をリセットする。   The sequencer 490 performs processing for controlling each component of the correction circuit. Specifically, sequencer 490 outputs instruction signal SL to selector 430. In synchronization with HSYNC, the output QS of the selector 430 is switched to Q2, and when the coincidence detection signal QD is first activated in the horizontal scanning period, the QS is switched to Q1. Further, the sequencer 490 outputs a reset signal RST to the output number counter 480. The output number counter 480 is reset in synchronization with HSYNC, and the output number counter 480 is reset when QD is activated in the horizontal scanning period.

なお、本実施形態では、補正データレジスター４２０が、ＣＤ１の符号及びＣＤ１の絶対値を設定してもよい。そして、補正データ生成回路４６０が、ＣＤ１の絶対値からＱＣ２を減算する処理を行い、ＣＤ１の符号に基づいて補正データＱＣＤの符号を調整してもよい。すなわち、ＣＤ１の符号が正の場合には減算処理結果をそのままＱＣＤとして出力してもよく、ＣＤ１の符号が負の場合には減算処理結果の正負を反転してＱＣＤとして出力してもよい。また、本実施形態では、シーケンサー４９０が、演算回路４００の出力値Ｑ２＝０の場合に例外処理を行ってもよい。すなわち、Ｑ２＝０の場合には、水平走査期間の最初にセレクター４３０にＱ２を選択させず、Ｑ１を選択させてもよい。   In the present embodiment, the correction data register 420 may set the sign of CD1 and the absolute value of CD1. Then, the correction data generation circuit 460 may perform a process of subtracting QC2 from the absolute value of CD1, and adjust the sign of the correction data QCD based on the sign of CD1. That is, when the sign of CD1 is positive, the result of the subtraction process may be output as it is as QCD, and when the sign of CD1 is negative, the result of the subtraction process may be inverted and output as QCD. Further, in the present embodiment, the sequencer 490 may perform exception processing when the output value Q2 = 0 of the arithmetic circuit 400. That is, when Q2 = 0, the selector 430 may not select Q2 at the beginning of the horizontal scanning period but may select Q1.

７．位置オフセット電圧
図１１を用いて、マルチプレクス駆動における位置オフセット電圧（広義には、位置オフセット信号）について説明する。位置オフセット電圧は、画素に書き込まれるデータ電圧に生じるオフセット電圧であり、画素グループ中における画素（またはデータ線）の位置（並び順）によって異なるオフセット電圧である。なお、以下では、上述の図４に示す第１の画素グループの画素Ｐ１〜Ｐ３を例に説明する。但し、本実施形態では、他の画素グループの画素についても同様である。 7). Position Offset Voltage A position offset voltage (position offset signal in a broad sense) in multiplex driving will be described with reference to FIG. The position offset voltage is an offset voltage generated in the data voltage written to the pixel, and is an offset voltage that varies depending on the position (arrangement order) of the pixel (or data line) in the pixel group. Hereinafter, the pixels P1 to P3 of the first pixel group shown in FIG. 4 will be described as an example. However, in the present embodiment, the same applies to the pixels of other pixel groups.

上述の図４等で説明したように、マルチプレクス制御信号ＳＥＬ１〜ＳＥＬ３の信号線ＮＳ１〜ＮＳ３において、中間に位置するＮＳ２には負荷容量Ｃｐ１＋Ｃｐ２が見える。一方、端に位置するＮＳ１、ＮＳ３には、Ｃｐ１＋Ｃｐ２よりも小さい負荷容量Ｃｐ１、Ｃｐ２が見える。   As described above with reference to FIG. 4 and the like, in the signal lines NS1 to NS3 of the multiplex control signals SEL1 to SEL3, the load capacitance Cp1 + Cp2 is visible at NS2 located in the middle. On the other hand, NS1 and NS3 located at the ends can see load capacitances Cp1 and Cp2 smaller than Cp1 + Cp2.

このＮＳ１〜ＮＳ３の配線間容量の違いによって、図１１のＨ１に示すＳＥＬ２の立ち下がりエッジ（アクティブから非アクティブへの変化エッジ）は、Ｈ２、Ｈ３に示すＳＥＬ１、ＳＥＬ３の立ち下がりエッジよりも緩やかに変化する。ＳＥＬ１〜ＳＥＬ３が立ち下がるとき、トランジスターＴ１〜Ｔ３の寄生容量Ｃｓ１〜Ｃｓ３、Ｃｄ１〜Ｃｄ３を介したプッシュダウン（電圧カップリング）により、データ線ＤＬ１〜ＤＬ３の電圧が変化する。このとき、立ち下がりエッジの緩急によって、プッシュダウンによる電圧変化量が異なる。そのため、Ｈ４に示す電圧変化量ΔＶＧ２と、Ｈ５、Ｈ６に示す電圧変化量ΔＶＧ１、ΔＶＧ３とは、異なる大きさとなる。このようにして、マルチプレクス駆動される画素Ｐ１〜Ｐ３のデータ電圧には、画素（データ線）の位置によって大きさの異なる位置オフセットΔＶＧ１〜ΔＶＧ３が生じてしまう。   Due to the difference in inter-wiring capacitances NS1 to NS3, the falling edge of SEL2 shown in H1 in FIG. 11 (the transition edge from active to inactive) is slower than the falling edges of SEL1 and SEL3 shown in H2 and H3. To change. When SEL1 to SEL3 fall, the voltages of the data lines DL1 to DL3 change due to pushdown (voltage coupling) via the parasitic capacitances Cs1 to Cs3 and Cd1 to Cd3 of the transistors T1 to T3. At this time, the amount of voltage change due to pushdown varies depending on the falling edge. Therefore, the voltage change amount ΔVG2 indicated by H4 and the voltage change amounts ΔVG1 and ΔVG3 indicated by H5 and H6 have different sizes. In this manner, position offsets ΔVG1 to ΔVG3 having different sizes depending on the positions of the pixels (data lines) are generated in the data voltages of the pixels P1 to P3 that are multiplexed.

８．第２の構成例
上記の課題を解決するために、第２の構成例の集積回路装置は、第１〜第ｎのデータ線駆動回路２００−１〜２００−ｎ（複数のデータ線駆動回路）、第１〜第ｎの位置オフセット用加算回路２１０−１〜２１０−ｎ（広義には、複数の位置オフセット用補正回路）、第１〜第ｎの出力選択回路２２０−１〜２２０−ｎ（複数の出力選択回路）、位置オフセット用レジスター２３０、選択回路２４０、順番設定回路２５０を含む。 8). Second Configuration Example In order to solve the above problem, an integrated circuit device according to a second configuration example includes first to nth data line driving circuits 200-1 to 200-n (a plurality of data line driving circuits). , First to nth position offset addition circuits 210-1 to 210-n (in a broad sense, a plurality of position offset correction circuits), first to nth output selection circuits 220-1 to 220-n ( A plurality of output selection circuits), a position offset register 230, a selection circuit 240, and an order setting circuit 250.

図１２には、第ｉ（ｉはｎ以下の自然数）のデータ線駆動回路２００−ｉ、位置オフセット用加算回路２１０−ｉ（広義には、補正回路）、出力選択回路２２０−ｉを図示し、以下ではこれらの図示した構成要素を例に説明する。但し、他のデータ線駆動回路、オフセット用加算回路、出力選択回路についても同様である。なお、本実施形態は第２の構成に限定されず、その構成要素の一部（例えば、選択回路２４０等）を省略したり、他の構成要素を追加したりする等の種々の変形実施が可能である。   FIG. 12 illustrates an i-th (i is a natural number equal to or less than n) data line driving circuit 200-i, a position offset addition circuit 210-i (correction circuit in a broad sense), and an output selection circuit 220-i. Hereinafter, these illustrated components will be described as examples. However, the same applies to other data line drive circuits, offset addition circuits, and output selection circuits. The present embodiment is not limited to the second configuration, and various modifications may be made such as omitting some of the components (for example, the selection circuit 240) or adding other components. Is possible.

第２の構成例は、データ線駆動回路が１水平走査期間において第１〜第ｐの画素Ｐ１ｉ〜Ｐｐｉ（複数の画素。ｐは２以上の自然数）にデータ電圧を書き込むマルチプレクス駆動を行う。そして、少なくとも画素Ｐ１ｉ、Ｐｐｉに対応する画像データに対してオフセット補正値を加算処理し、データ電圧のオフセットを補正するための回路である。   In the second configuration example, the data line driving circuit performs multiplex driving in which the data voltage is written to the first to pth pixels P1i to Ppi (a plurality of pixels, p is a natural number of 2 or more) in one horizontal scanning period. This is a circuit for adding an offset correction value to image data corresponding to at least the pixels P1i and Ppi and correcting the offset of the data voltage.

ここで、以下では、少なくとも画素Ｐ１ｉ、Ｐｐｉに対応する画像データとして、画素Ｐ１ｉ〜Ｐｐｉに対応する第１〜第ｐの画像データＧＤ１ｉ〜ＧＤｐｉに対してオフセット補正値を加算処理する場合を例に説明する。但し本発明では、少なくとも画素Ｐ１ｉ、Ｐｐｉに対応する画像データとして、画像データＧＤ１ｉ、ＧＤｐｉに対してオフセット補正値を加算処理してもよい。   Here, in the following, an example in which an offset correction value is added to the first to pth image data GD1i to GDpi corresponding to the pixels P1i to Ppi as image data corresponding to at least the pixels P1i and Ppi will be described as an example. explain. However, in the present invention, an offset correction value may be added to the image data GD1i, GDpi as image data corresponding to at least the pixels P1i, Ppi.

順番設定回路２５０は、画素Ｐ１ｉ〜Ｐｐｉの駆動順番を設定する。そして、順番設定回路２５０は、画素Ｐ１ｉ〜Ｐｐｉのうちのいずれかの画素を選択するかを指示する画素選択信号ＪＳを出力する。例えば、順番設定回路２５０は、各水平走査期間において同じ駆動順番を設定してもよく、各水平走査期間において異なる駆動順番を設定するローテーションを行ってもよい。   The order setting circuit 250 sets the driving order of the pixels P1i to Ppi. Then, the order setting circuit 250 outputs a pixel selection signal JS that indicates which one of the pixels P1i to Ppi is to be selected. For example, the order setting circuit 250 may set the same driving order in each horizontal scanning period, or may perform rotation for setting a different driving order in each horizontal scanning period.

出力選択回路２２０−ｉは、画素選択信号ＪＳと画像データＧＤ１ｉ〜ＧＤｐｉとを受けて、選択画像データＱＧＤｉを出力する。出力選択回路２２０−ｉは、ＪＳに基づいてＧＤ１ｉ〜ＧＤｐｉを時分割多重する。具体的には、第ｑの画素Ｐｑｉ（ｑはｐ以下の自然数）の選択を指示する画素選択信号ＪＳを受けたとき、画像データＧＤｑｉを選択し、その画像データＧＤｑｉを選択画像データＱＧＤｉとして出力する。   The output selection circuit 220-i receives the pixel selection signal JS and the image data GD1i to GDpi and outputs selected image data QGDi. The output selection circuit 220-i performs time division multiplexing of GD1i to GDpi based on JS. Specifically, when a pixel selection signal JS instructing selection of the qth pixel Pqi (q is a natural number equal to or less than p) is received, the image data GDqi is selected and the image data GDqi is output as the selected image data QGDi. To do.

位置オフセット用レジスター２３０は、位置オフセット用設定値ＯＧ１〜ＯＧｐを記憶する。ＯＧ１〜ＯＧｐは、画素Ｐ１ｉ〜Ｐｐｉに書き込まれるデータ電圧に生じる位置オフセット電圧に対応する設定値である。位置オフセット用レジスター２３０には、例えば、図示しないホストコントローラー（ＣＰＵ）からＯＧ１〜ＯＧｐが設定される。   The position offset register 230 stores position offset setting values OG1 to OGp. OG1 to OGp are set values corresponding to position offset voltages generated in the data voltages written to the pixels P1i to Ppi. For example, OG1 to OGp are set in the position offset register 230 from a host controller (CPU) (not shown).

選択回路２４０は、画素選択信号ＪＳと位置オフセット用設定値ＯＧ１〜ＯＧｐとを受けて、選択オフセット設定値ＱＯＧを出力する。具体的には、選択回路２４０は、画素Ｐｑｉの選択を指示する画素選択信号ＪＳを受けたとき、位置オフセット用設定値ＯＧｑを選択し、その位置オフセット用設定値ＯＧｑを選択オフセット設定値ＱＯＧとして出力する。   The selection circuit 240 receives the pixel selection signal JS and the position offset setting values OG1 to OGp and outputs a selection offset setting value QOG. Specifically, when the selection circuit 240 receives the pixel selection signal JS instructing the selection of the pixel Pqi, the selection circuit 240 selects the position offset setting value OGq, and uses the position offset setting value OGq as the selection offset setting value QOG. Output.

位置オフセット用加算回路２１０−ｉ（広義には、位置オフセット用補正回路）は、選択オフセット設定値ＱＯＧと選択画像データＱＧＤｉとを受けて、位置オフセット補正値ΔＯＧｉを求める。そして、選択画像データＱＧＤｉと位置オフセット補正値ΔＯＧｉとを加算処理し、加算処理後の画像データを加算画像データＡＤＧｉとして出力する。なお、本実施形態では、ＱＧＤｉとΔＯＧｉを単純に加算処理してもよく、さらに他のデータを加算処理してもよく、他のデータを乗算処理してもよい。   The position offset adding circuit 210-i (position offset correcting circuit in a broad sense) receives the selected offset setting value QOG and the selected image data QGDi and obtains a position offset correction value ΔOGi. Then, the selected image data QGDi and the position offset correction value ΔOGi are added, and the image data after the addition processing is output as added image data ADGi. In the present embodiment, QGDi and ΔOGi may be simply added, further other data may be added, or other data may be multiplied.

データ線駆動回路２００−ｉは、オフセット加算後データＡＤＧｉを受けて、ＡＤＧｉに対応する時分割多重されたデータ電圧をデータ信号供給線Ｓｉに出力する。具体的には、データ線駆動回路２００−ｉは、１水平走査期間において画素Ｐ１ｉ〜Ｐｐｉに時分割にデータ電圧を書き込む。例えば、データ線駆動回路２００−ｉは、ＡＤＧｉをＤ／Ａ変換して時分割多重されたデータ電圧を生成するＤ／Ａ変換回路と、時分割多重されたデータ電圧（マルチプレクスデータ信号）をＳｉに出力するオペアンプにより構成される。   The data line driving circuit 200-i receives the offset-added data ADGi, and outputs the time-division multiplexed data voltage corresponding to ADGi to the data signal supply line Si. Specifically, the data line driving circuit 200-i writes data voltages to the pixels P1i to Ppi in a time division manner in one horizontal scanning period. For example, the data line driving circuit 200-i converts the ADGi from D / A conversion to generate a time-division multiplexed data voltage, and the time-division multiplexed data voltage (multiplex data signal). It is composed of an operational amplifier that outputs to Si.

９．第２の構成例の動作例
図１３を用いて、第２の構成例の動作例を具体的に説明する。図１３では、データ線駆動回路２００−ｉにより、１水平走査期間に画素Ｐ１ｉ〜Ｐ８ｉ（ｐ＝８）にデータ電圧が書き込まれる場合を例に説明する。 9. Operation Example of Second Configuration Example An operation example of the second configuration example will be specifically described with reference to FIG. FIG. 13 illustrates an example in which the data voltage is written to the pixels P1i to P8i (p = 8) in one horizontal scanning period by the data line driving circuit 200-i.

画素Ｐ１ｉ〜Ｐ８ｉの駆動順番として、１水平走査期間における第１番目〜第８番目の駆動順番（第１〜第８の駆動期間）が設定される。例えば、図１３のＤ１に示す画素Ｐ５ｉ（ｑ＝５）の駆動順番として、Ｄ２に示す第２番目の駆動順番が設定される。このとき、Ｄ３に示すように、画素Ｐ５ｉの選択を指示する画素選択信号ＪＳが出力される。このＪＳに基づいて、Ｄ４に示すように、画像データＧＤ５ｉが選択され、選択画像データＱＧＤｉ＝ＧＤ５ｉが出力される。Ｄ５に示すように、位置オフセット用設定値ＯＧ５が選択され、選択オフセット設定値ＱＯＧ＝ＯＧ５が出力される。そして、ＯＧ５とＧＤ５ｉとに基づいて加算画像データＡＤＧｉが出力され、このＡＤＧｉに基づいて、Ｄ６に示すようにデータ線Ｓ５ｉが駆動される。   As the driving order of the pixels P1i to P8i, the first to eighth driving orders (first to eighth driving periods) in one horizontal scanning period are set. For example, the second drive order indicated by D2 is set as the drive order of the pixel P5i (q = 5) indicated by D1 in FIG. At this time, as indicated by D3, a pixel selection signal JS instructing selection of the pixel P5i is output. Based on this JS, as shown at D4, image data GD5i is selected, and selected image data QGDi = GD5i is output. As indicated by D5, the position offset setting value OG5 is selected, and the selected offset setting value QOG = OG5 is output. Then, the added image data ADGi is output based on OG5 and GD5i, and the data line S5i is driven based on this ADGi, as indicated by D6.

ここで、上述のように、マルチプレクス駆動においてデータ電圧に位置オフセット電圧が生じるという課題がある。そして、その位置オフセット電圧によって画素の輝度値の誤差が生じ、表示画像に表示ムラ（縦スジ）が発生するという課題がある。   Here, as described above, there is a problem that a position offset voltage is generated in the data voltage in the multiplex drive. The position offset voltage causes an error in the luminance value of the pixel, and there is a problem that display unevenness (vertical stripe) occurs in the display image.

この点、本実施形態によれば、位置オフセット用レジスター２３０が、画素Ｐ１ｉ、Ｐｐｉに対応する位置オフセット用設定値ＯＧ１、ＯＧｐを少なくとも記憶し、位置オフセット用加算回路２１０−ｉが、その位置オフセット用設定値に基づいて画素Ｐ１ｉ、Ｐｐｉに対応する位置オフセット補正値ΔＯＧｉを少なくとも求め、その位置オフセット補正値ΔＯＧｉを画像データＧＤ１ｉ、ＧＤｐｉに対して少なくとも加算処理し、データ線駆動回路２００−ｉが、その加算処理後の画像データＡＤＧｉを受けて、画素Ｐ１ｉ〜Ｐｐｉにデータ電圧を書き込む。   In this regard, according to the present embodiment, the position offset register 230 stores at least the position offset setting values OG1 and OGp corresponding to the pixels P1i and Ppi, and the position offset addition circuit 210-i stores the position offset. At least the position offset correction value ΔOGi corresponding to the pixels P1i and Ppi is obtained based on the set value for use, the position offset correction value ΔOGi is added to the image data GD1i and GDpi, and the data line driving circuit 200-i In response to the image data ADGi after the addition processing, the data voltage is written to the pixels P1i to Ppi.

本実施形態によれば、少なくとも記憶される位置オフセット用設定値ＯＧ１、ＯＧｐに基づいて、画素Ｐ１ｉ、Ｐｐｉに供給するデータ電圧を少なくとも補正できる。これにより、画素Ｐ１ｉ〜Ｐｐｉのデータ電圧に生じる位置オフセットを補正し、表示ムラの発生を防止できる。   According to the present embodiment, at least the data voltage supplied to the pixels P1i and Ppi can be corrected based on at least the stored position offset setting values OG1 and OGp. As a result, the position offset generated in the data voltages of the pixels P1i to Ppi can be corrected, and the occurrence of display unevenness can be prevented.

ここで、図１１等で説明したように、画素Ｐ１ｉ〜Ｐｐｉの両端の画素Ｐ１ｉ、Ｐｐｉと中間の画素Ｐ２ｉ〜Ｐp-1ｉとでは、異なる大きさの位置オフセットが生じる（例えば、図１のΔＶＧ１及びΔＶＧ３と、ΔＶＧ２）。   Here, as described with reference to FIG. 11 and the like, position offsets having different sizes occur between the pixels P1i and Ppi at both ends of the pixels P1i to Ppi and the intermediate pixels P2i to Pp-1i (for example, ΔVG1 in FIG. 1). And ΔVG3 and ΔVG2).

この点、本実施形態によれば、位置オフセット用レジスター２３０が、少なくとも記憶する位置オフセット用設定値として、位置オフセット用設定値ＯＧ１、ＯＧｐだけを記憶してもよい。そして、位置オフセット用加算回路２１０−ｉが、その位置オフセット用設定値ＯＧ１、ＯＧｐに基づいてΔＯＧｉを求め、その位置オフセット補正値ΔＯＧｉを画像データＧＤ１ｉ、ＧＤｐｉに対して加算処理してもよい。   In this regard, according to the present embodiment, the position offset register 230 may store only the position offset setting values OG1 and OGp as at least the position offset setting values to be stored. Then, the position offset addition circuit 210-i may obtain ΔOGi based on the position offset setting values OG1 and OGp and add the position offset correction value ΔOGi to the image data GD1i and GDpi.

このようにすれば、両端の画素Ｐ１ｉ、Ｐｐｉに対応するオフセット補正値ΔＯＧｉを求め、そのΔＯＧｉにより両端の画素Ｐ１ｉ、Ｐｐｉのデータ電圧を補正できる。これにより、両端の画素Ｐ１ｉ、Ｐｐｉと中間の画素Ｐ２ｉ〜Ｐp-1ｉのデータ電圧の位置オフセット電圧差が解消され、画素Ｐ１ｉ〜Ｐｐｉのデータ電圧の位置オフセット電圧を補正できる。   In this way, the offset correction value ΔOGi corresponding to the pixels P1i and Ppi at both ends is obtained, and the data voltages of the pixels P1i and Ppi at both ends can be corrected by the ΔOGi. Thereby, the position offset voltage difference between the data voltages of the pixels P1i and Ppi at both ends and the intermediate pixels P2i to Pp-1i is eliminated, and the position offset voltage of the data voltages of the pixels P1i to Ppi can be corrected.

また、本実施形態では、位置オフセット用レジスター２３０が、少なくとも記憶する位置オフセット用設定値として、さらに位置オフセット用設定値ＯＧ２〜ＯＧp-1を記憶してもよい。そして、位置オフセット用加算回路２１０−ｉが、その位置オフセット用設定値ＯＧ２〜ＯＧp-1に基づいて位置オフセット補正値ΔＯＧｉを求め、その位置オフセット補正値ΔＯＧｉを画像データＧＤ２ｉ〜ＧＤp-1ｉに対して加算処理してもよい。   In the present embodiment, the position offset register 230 may further store position offset setting values OG2 to OGp-1 as at least stored position offset setting values. Then, the position offset adding circuit 210-i obtains a position offset correction value ΔOGi based on the position offset setting values OG2 to OGp−1, and the position offset correction value ΔOGi is obtained from the image data GD2i to GDp-1i. May be added.

このようにすれば、画素Ｐ１ｉ〜Ｐｐｉに対応するオフセット補正値ΔＯＧｉを求め、そのΔＯＧｉにより画素Ｐ１ｉ〜Ｐｐｉのデータ電圧の位置オフセット電圧を補正できる。これにより、様々な状態の位置オフセット電圧に対して、適切に補正を行うことができる。   In this way, the offset correction value ΔOGi corresponding to the pixels P1i to Ppi is obtained, and the position offset voltage of the data voltage of the pixels P1i to Ppi can be corrected by the ΔOGi. Thereby, it is possible to appropriately correct the position offset voltages in various states.

また、本実施形態では、位置オフセット用レジスター２３０が、位置オフセット用設定値として第１、第ｐのオフセット用定数値ＯＧＬ１、ＯＧＬｐを少なくとも記憶してもよい。そして、位置オフセット用加算回路２１０−ｉが、画像データＧＤ１、ＧＤｐに対して、それぞれＯＧＬ１、ＯＧＬｐをΔＯＧｉとして少なくとも加算処理してもよい。   In the present embodiment, the position offset register 230 may store at least the first and p-th offset constant values OGL1 and OGLp as the position offset setting values. The position offset addition circuit 210-i may add at least OGL1 and OGLp to ΔOGi for the image data GD1 and GDp, respectively.

また、本実施形態では、位置オフセット用レジスター２３０が、位置オフセット用設定値としてオフセット用係数値ＯＧＭ１、ＯＧＭｐを少なくとも記憶してもよい。そして、位置オフセット用加算回路２１０−ｉが、画像データＧＤ１、ＧＤｐに対して、それぞれＯＧＭ１、ＯＧＭｐとＧＤ１、ＧＤｐとを乗算処理した値をΔＯＧｉ（＝ＯＧＭ１×ＧＤ１ｉ、ＯＧＭｐ×ＧＤｐｉ）として少なくとも加算処理してもよい。   In the present embodiment, the position offset register 230 may store at least the offset coefficient values OGM1 and OGMp as the position offset setting values. Then, the position offset addition circuit 210-i adds at least ΔOGi (= OGM1 × GD1i, OGMp × GDpi) as a value obtained by multiplying the image data GD1, GDp by OGM1, OGMp and GD1, GDp, respectively. It may be processed.

このようにすれば、位置オフセット用設定値に基づいてオフセット補正値ΔＯＧｉを求めることができる。また、ＯＧＭ１、ＯＧＭｐとＧＤ１、ＧＤｐとを乗算処理した値をΔＯＧｉとして求めることで、画像データの階調に対して位置オフセット電圧の特性に傾きがある場合でも、その位置オフセット電圧の特性の傾きを補正できる。   In this way, the offset correction value ΔOGi can be obtained based on the position offset setting value. Further, by obtaining the value obtained by multiplying OGM1, OGMp and GD1, GDp as ΔOGi, even when the position offset voltage characteristic has an inclination with respect to the gradation of the image data, the inclination of the position offset voltage characteristic is obtained. Can be corrected.

１０．データドライバー
図１４に、データドライバーの詳細な構成例を示す。このデータドライバーは、シフトレジスター２２、ラインラッチ２４、２６、多重化回路８０、オフセット調整部８４（補正回路）、基準電圧発生回路３０（階調電圧発生回路）、ＤＡＣ３２（Digital-to-Analog Converter）、データ線駆動回路３４、マルチプレクス駆動制御部８２、補正回路３００を含む。 10. Data Driver FIG. 14 shows a detailed configuration example of the data driver. The data driver includes a shift register 22, line latches 24 and 26, a multiplexing circuit 80, an offset adjustment unit 84 (correction circuit), a reference voltage generation circuit 30 (grayscale voltage generation circuit), and a DAC 32 (Digital-to-Analog Converter). ), A data line drive circuit 34, a multiplex drive control unit 82, and a correction circuit 300.

補正回路３００は、ストリームの画像データＤＩＯを受けて、ＤＩＯに対してオフセット傾きの補正処理を行い、補正処理後の画像データＧＤを出力する。なお、本実施形態では、補正回路３００が、データドライバー（例えば図１のデータドライバー２０）に含まれてもよく、表示コントローラー（例えば図１の表示コントローラー４０）に含まれてもよい。   The correction circuit 300 receives the stream image data DIO, performs a correction process of the offset inclination on the DIO, and outputs the corrected image data GD. In the present embodiment, the correction circuit 300 may be included in a data driver (for example, the data driver 20 in FIG. 1) or may be included in a display controller (for example, the display controller 40 in FIG. 1).

シフトレジスター２２は、各データ線に対応して設けられる順次接続された複数のフリップフロップを含む。そして、クロック信号ＣＬＫに同期して、隣接するフリップフロップにイネーブル入出力信号ＥＩＯを順次シフトする。ラインラッチ２４には、補正処理後の画像データＧＤが入力される。ラインラッチ２４は、ＧＤをＥＩＯに同期してラッチする。ラインラッチ２６は、水平同期信号ＬＰに同期して、ラインラッチ２４でラッチされた１水平走査単位の画像データをラッチする。ＣＬＫ、ＥＩＯ、ＬＰは、例えば表示コントローラー４０から入力される。   The shift register 22 includes a plurality of sequentially connected flip-flops provided corresponding to each data line. Then, in synchronization with the clock signal CLK, the enable input / output signal EIO is sequentially shifted to adjacent flip-flops. The line latch 24 receives the corrected image data GD. The line latch 24 latches GD in synchronization with EIO. The line latch 26 latches the image data for one horizontal scan latched by the line latch 24 in synchronization with the horizontal synchronization signal LP. CLK, EIO, and LP are input from the display controller 40, for example.

マルチプレクス駆動制御部８２は、データ電圧の時分割タイミングを規定するマルチプレクス制御信号ＳＥＬ１〜ＳＥＬ８を生成する。具体的には、スイッチ信号生成回路３７、順番設定回路２５０を含む。スイッチ信号生成回路３７は、ＳＥＬ１〜ＳＥＬ８を生成してデマルチプレクサーに供給する。順番設定回路２５０は、ＳＥＬ１〜ＳＥＬ８をアクティブにする順番を設定する。   The multiplex drive control unit 82 generates multiplex control signals SEL1 to SEL8 that define the time division timing of the data voltage. Specifically, a switch signal generation circuit 37 and an order setting circuit 250 are included. The switch signal generation circuit 37 generates SEL1 to SEL8 and supplies it to the demultiplexer. The order setting circuit 250 sets the order in which SEL1 to SEL8 are activated.

多重化回路８０は、ラインラッチ２６からの画像データを時分割多重する。具体的には、多重化回路８０は、各データ信号供給線に対応する出力選択回路を含む。そして、出力選択回路は、ＳＥＬ１〜ＳＥＬ８に基づいて、各データ信号供給線に対応する時分割多重された画像データを生成する。   The multiplexing circuit 80 multiplexes the image data from the line latch 26 in a time division manner. Specifically, the multiplexing circuit 80 includes an output selection circuit corresponding to each data signal supply line. Then, the output selection circuit generates time-division multiplexed image data corresponding to each data signal supply line based on SEL1 to SEL8.

オフセット調整部８４は、データ電圧を補正する処理を行う。オフセット調整部８４は、図７等で説明した、図示しないオフセット用レジスター、選択回路、オフセット用加算回路を含むことができる。   The offset adjustment unit 84 performs processing for correcting the data voltage. The offset adjustment unit 84 can include an offset register, a selection circuit, and an offset addition circuit (not shown) described with reference to FIG.

ＤＡＣ３２は、デジタルの画像データに基づいて、各データ線に供給すべきアナログの階調電圧を生成する。具体的には、ＤＡＣ３２は、多重化回路８０からの時分割多重された画像データと、基準電圧発生回路３０からの複数の基準電圧（階調電圧）を受けて、時分割多重された画像データに対応する時分割多重された階調電圧を生成する。   The DAC 32 generates an analog gradation voltage to be supplied to each data line based on digital image data. Specifically, the DAC 32 receives the time-division multiplexed image data from the multiplexing circuit 80 and a plurality of reference voltages (grayscale voltages) from the reference voltage generation circuit 30 and performs time-division multiplexed image data. Are generated in a time-division multiplexed manner.

データ線駆動回路３４は、ＤＡＣ３２からの階調電圧をバッファリング（広義にはインピーダンス変換）してデータ信号供給線Ｓ１〜Ｓｎにデータ電圧を出力する。例えば、データ線駆動回路３４は、各データ信号供給線に対応して設けられた図示しないボルテージフォロワー接続のオペアンプ（演算増幅器）により、階調電圧をバッファリングする。   The data line driving circuit 34 buffers the gradation voltage from the DAC 32 (impedance conversion in a broad sense) and outputs the data voltage to the data signal supply lines S1 to Sn. For example, the data line driving circuit 34 buffers the gradation voltage by a voltage follower-connected operational amplifier (operational amplifier) (not shown) provided corresponding to each data signal supply line.

１１．電子機器
図１５に、本実施形態の集積回路装置が適用されたプロジェクター（投写型表示装置）の構成例を示す。なお、本実施形態の集積回路装置が適用される電子機器として、他にテレビ受像器、カーナビゲーション、携帯電話端末、携帯情報端末、パーソナルコンピュータ等が想定される。 11. FIG. 15 shows a configuration example of a projector (projection display device) to which the integrated circuit device of this embodiment is applied. Note that television receivers, car navigation systems, mobile phone terminals, portable information terminals, personal computers, and the like are also assumed as electronic devices to which the integrated circuit device of this embodiment is applied.

プロジェクター７００は、表示情報出力源７１０、表示情報処理回路７２０、ドライバー６０（表示ドライバー）、液晶パネル１２（広義には電気光学パネル）、クロック発生回路７５０及び電源回路７６０を含む。   The projector 700 includes a display information output source 710, a display information processing circuit 720, a driver 60 (display driver), a liquid crystal panel 12 (electro-optical panel in a broad sense), a clock generation circuit 750, and a power supply circuit 760.

表示情報出力源７１０は、ＲＯＭ（Read Only Memory）及びＲＡＭ（Random Access Memory）、光ディスク装置等のメモリー、画像信号を同調して出力する同調回路等を含み、クロック発生回路７５０からのクロック信号に基づいて、所定フォーマットの画像信号等の表示情報を表示情報処理回路７２０に出力する。表示情報処理回路７２０は、増幅・極性反転回路、相展開回路、ローテーション回路、ガンマ補正回路、或いはクランプ回路等を含むことができる。ドライバー６０は、走査ドライバー（ゲートドライバー）及びデータドライバー（ソースドライバー）を含み、液晶パネル１２（電気光学パネル）を駆動する。電源回路７６０は、上述の各回路に電力を供給する。   The display information output source 710 includes a ROM (Read Only Memory) and a RAM (Random Access Memory), a memory such as an optical disk device, a tuning circuit that tunes and outputs an image signal, and the like. Based on this, display information such as an image signal in a predetermined format is output to the display information processing circuit 720. The display information processing circuit 720 can include an amplification / polarity inversion circuit, a phase expansion circuit, a rotation circuit, a gamma correction circuit, a clamp circuit, and the like. The driver 60 includes a scanning driver (gate driver) and a data driver (source driver), and drives the liquid crystal panel 12 (electro-optical panel). The power supply circuit 760 supplies power to each circuit described above.

なお、上記のように本実施形態について詳細に説明したが、本発明の新規事項および効果から実体的に逸脱しない多くの変形が可能であることは当業者には容易に理解できるであろう。従って、このような変形例はすべて本発明の範囲に含まれるものとする。例えば、明細書又は図面において、少なくとも一度、より広義又は同義な異なる用語（データ信号、電気光学装置、電気光学パネル、集積回路装置等）と共に記載された用語（データ電圧、液晶表示装置、液晶パネル、ドライバー等）は、明細書又は図面のいかなる箇所においても、その異なる用語に置き換えることができる。また補正回路、集積回路装置、電気光学装置、電子機器等の構成、動作も本実施形態で説明したものに限定に限定されず、種々の変形実施が可能である。   Although the present embodiment has been described in detail as described above, it will be easily understood by those skilled in the art that many modifications can be made without departing from the novel matters and effects of the present invention. Accordingly, all such modifications are intended to be included in the scope of the present invention. For example, in the specification or the drawings, terms (data voltage, liquid crystal display device, liquid crystal panel) described at least once together with different terms (data signal, electro-optical device, electro-optical panel, integrated circuit device, etc.) in a broader sense or the same meaning , Screwdriver, etc.) may be replaced by the different terms anywhere in the specification or drawings. Further, the configurations and operations of the correction circuit, the integrated circuit device, the electro-optical device, the electronic apparatus, and the like are not limited to those described in this embodiment, and various modifications can be made.

１２ 電気光学パネル、２０ データドライバー、４０ 表示コントローラー、
５０ 電源回路、６０ 集積回路装置、８０ 多重化回路、
８２ マルチプレクス駆動制御部、８４ オフセット調整部、
２００−１〜２００−ｎ データ線駆動回路、
２２０−１〜２２０−ｎ 出力選択回路、２３０ 位置オフセット用レジスター、
２４０ 選択回路、２５０ 順番設定回路、２１０−ｉ、位置オフセット用加算回路、
３００ 補正回路、３１０ 第１のレジスター、３２０ 第２のレジスター、
３３０ ラッチ回路、７００ 電子機器、
ＤＭＵＸ１〜ＤＭＵＸｎ デマルチプレクサー、Ｐ１〜Ｐ８ 複数の画素、
Ｓ１〜Ｓｎ データ信号供給線、ＳＥＬ１〜ＳＥＬ８ マルチプレクス制御信号、
ＪＳ 画素選択信号、ＯＧ１〜ＯＧｐ 位置オフセット用設定値、ＰＤ 画像データ、
ＧＤ 補正処理後の画像データ、ＣＤ１〜ＣＤ５ 補正データ 12 electro-optic panel, 20 data driver, 40 display controller,
50 power supply circuit, 60 integrated circuit device, 80 multiplexing circuit,
82 multiplex drive control unit, 84 offset adjustment unit,
200-1 to 200-n data line driving circuit,
220-1 to 220-n output selection circuit, 230 position offset register,
240 selection circuit, 250 order setting circuit, 210-i, position offset addition circuit,
300 correction circuit, 310 first register, 320 second register,
330 latch circuit, 700 electronic device,
DMUX1-DMUXn Demultiplexer, P1-P8 Multiple pixels,
S1-Sn data signal supply lines, SEL1-SEL8 multiplex control signals,
JS pixel selection signal, OG1 to OGp position offset setting value, PD image data,
Image data after GD correction processing, CD1 to CD5 correction data

Claims (8)

画像データの補正処理を行い、補正処理後の画像データを出力する補正回路と、
各データ線駆動回路が、前記補正処理後の画像データを受け、複数のデータ信号供給線のうちの対応するデータ信号供給線に対してマルチプレクスされたデータ信号を供給する第１〜第ｎ（ｎは自然数）のデータ線駆動回路と、
を含み、
前記第１〜第ｎのデータ線駆動回路のうちの第ｉ（ｉは、１以上ｎ以下の自然数）のデータ線駆動回路からの前記マルチプレクスされたデータ信号が、デマルチプレクサーによりデマルチプレクスされ、デマルチプレクス後の複数のデータ信号が、１水平走査期間において、第１〜第ｎの画素グループのうちの第ｉの画素グループの複数の画素に供給され、
前記補正回路は、
前記複数の画素である第１〜第ｐ（ｐは自然数）の画素が前記第１の画素から前記第ｐの画素の順に、水平走査方向に対応する第１の方向に沿って配置される場合に、前記第１の画素に対応する画像データを補正する処理を行い、前記第１〜第ｎの画素グループの前記第１の画素に供給されるデータ信号のオフセットの前記水平走査方向での傾きを補正することで、前記第１〜第ｎの画素グループの前記第１の画素グループの第１の画素に供給されるデータ信号に生じるオフセットと、前記第１〜第ｎの画素グループの前記第ｎの画素グループの第１の画素に供給されるデータ信号に生じるオフセットとの差によって決まるオフセット傾きを、前記第１〜第ｎの画素グループの前記第２の画素に供給されるデータ信号のオフセットの前記水平走査方向での傾きに合わせるように補正する処理を行うことを特徴とする集積回路装置。 A correction circuit that performs image data correction processing and outputs the corrected image data;
Each of the data line driving circuits receives the corrected image data and supplies the multiplexed data signal to the corresponding data signal supply line among the plurality of data signal supply lines. n is a natural number) data line driving circuit;
Including
The multiplexed data signal from the i-th (i is a natural number between 1 and n) of the first to n-th data line driving circuits is demultiplexed by a demultiplexer. A plurality of data signals after demultiplexing are supplied to a plurality of pixels of the i-th pixel group among the first to n-th pixel groups in one horizontal scanning period,
The correction circuit includes:
When the first to p-th (p is a natural number) pixels, which are the plurality of pixels, are arranged in the order from the first pixel to the p-th pixel along a first direction corresponding to a horizontal scanning direction. In addition, a process of correcting image data corresponding to the first pixel is performed, and an inclination of the offset of the data signal supplied to the first pixel in the first to n-th pixel groups in the horizontal scanning direction is performed. By correcting the offset generated in the data signal supplied to the first pixel of the first pixel group of the first to nth pixel groups and the first of the first to nth pixel groups. An offset slope determined by a difference from an offset generated in a data signal supplied to the first pixel of the n pixel group is an offset of the data signal supplied to the second pixel of the first to nth pixel groups. Of the horizontal Integrated circuit device and performs processing for correcting to match the slope at査direction. 請求項１において、
前記補正回路は、
前記第１〜第ｎの画素グループの１または複数の画素グループ毎に各補正データが設定される第１〜第ｋ（ｋはｎ以下の自然数）の補正データを求め、前記第１〜第ｋの補正データの前記各補正データを、対応する前記１または複数の画素グループの前記第１の画素の前記画像データに加算処理することにより前記画像データを補正する処理を行い、
前記第１〜第ｋの補正データは、前記第１の補正データから前記第ｋの補正データに向かうに従って単調増加または単調減少することを特徴とする集積回路装置。 In claim 1,
The correction circuit includes:
First to kth (k is a natural number equal to or less than n) correction data in which each correction data is set for each of one or a plurality of pixel groups of the first to nth pixel groups, and Performing the process of correcting the image data by adding each correction data of the correction data to the image data of the first pixel of the corresponding one or more pixel groups,
The integrated circuit device, wherein the first to kth correction data monotonously increase or monotonously decrease from the first correction data toward the kth correction data. 請求項２において、
前記補正回路は、
前記第１の画素グループに対応する前記第１の補正データが設定される第１のレジスターを有し、
前記第１のレジスターに設定された前記第１の補正データを基点として、前記第１の補正データから前記第ｋの補正データに向かうに従って単調増加または単調減少する前記第２〜第ｋの補正データを生成することを特徴とする集積回路装置。 In claim 2 ,
The correction circuit includes:
A first register in which the first correction data corresponding to the first pixel group is set;
The second to kth correction data monotonously increasing or monotonically decreasing from the first correction data toward the kth correction data with the first correction data set in the first register as a base point An integrated circuit device. 請求項３において、
前記補正回路は、
前記第１〜第ｎの画素グループの画素グループ数であるｎが設定される第２のレジスターを有し、
前記第２のレジスターに設定されたｎの画素グループを前記１または複数の画素グループ毎に前記各補正データに割り当て、前記第１のレジスターに設定された前記第１の補正データと前記第１の補正データの符号反転データとの間をリニアに単調増加または単調減少する前記第２〜第ｋの補正データを生成することを特徴とする集積回路装置。 In claim 3 ,
The correction circuit includes:
A second register in which n, which is the number of pixel groups of the first to nth pixel groups, is set;
N pixel groups set in the second register are assigned to the correction data for each of the one or a plurality of pixel groups, and the first correction data set in the first register and the first 2. The integrated circuit device according to claim 1, wherein the second to kth correction data that linearly monotonously increases or decreases monotonically with the sign inversion data of the correction data. 請求項１乃至４のいずれかにおいて、
前記デマルチプレクス後の複数のデータ信号において前記第ｉの画素グループの前記複数の画素の位置に依存して生じるオフセットである位置オフセットに対応する位置オフセット用設定値を記憶する位置オフセット用レジスターと、
前記第ｉのデータ線駆動回路に対応して設けられ、前記オフセット用設定値に基づいて前記位置オフセットを補正する処理を行う第ｉの位置オフセット用補正回路と、
を含み、
前記位置オフセット用レジスターは、
前記複数の画素である第１の画素〜第ｐ（ｐは２以上の整数）の画素のうちの前記第１の画素に対応する第１の位置オフセット用設定値と、前記第１の画素〜前記第ｐの画素のうちの前記第ｐの画素に対応する第ｐの位置オフセット用設定値とを前記位置オフセット用設定値として少なくとも記憶し、
前記第ｉの位置オフセット用補正回路は、
前記第１の画素〜前記第ｐの画素に対応する第１の画像データ〜第ｐの画像データのうちの前記第１の画像データに対して、前記第１の位置オフセット用設定値に基づく位置オフセット補正値を加算する処理と、前記第１の画像データ〜前記第ｐの画像データのうちの前記第ｐの画像データに対して、前記第ｐの位置オフセット用設定値に基づく位置オフセット補正値を加算する処理とを、前記位置オフセットを前記補正する処理として少なくとも行うことを特徴とする集積回路装置。 In any one of Claims 1 thru | or 4 ,
A position offset register for storing a position offset setting value corresponding to a position offset which is an offset generated depending on positions of the plurality of pixels of the i-th pixel group in the plurality of data signals after demultiplexing; ,
An i-th position offset correction circuit which is provided corresponding to the i-th data line driving circuit and performs a process of correcting the position offset based on the offset setting value;
Including
The position offset register is:
A first position offset setting value corresponding to the first pixel among the plurality of pixels of the first pixel to pth (p is an integer of 2 or more) pixels, and the first pixel to Storing at least the p-th position offset setting value corresponding to the p-th pixel among the p-th pixels as the position offset setting value;
The i-th position offset correction circuit includes:
A position based on the first position offset setting value with respect to the first image data among the first image data to the p-th image data corresponding to the first pixel to the p-th pixel. A process of adding an offset correction value, and a position offset correction value based on the p-th position offset setting value for the p-th image data of the first image data to the p-th image data The integrated circuit device is characterized in that at least a process of adding the position offset is performed as the process of correcting the position offset. 請求項１乃至５のいずれかにおいて、
前記デマルチプレクサーに含まれる複数のデマルチプレクス用スイッチング素子をオン・オフ制御するためのデマルチプレクス用スイッチ信号を生成するスイッチ信号生成回路を有することを特徴とする集積回路装置。 In any one of Claims 1 thru | or 5 ,
An integrated circuit device, comprising: a switch signal generation circuit that generates a demultiplexing switch signal for controlling on / off of a plurality of demultiplexing switching elements included in the demultiplexer. 請求項１乃至６のいずれかに記載の集積回路装置を含むことを特徴とする電気光学装置。 Electro-optical device which comprises an integrated circuit device according to any one of claims 1 to 6. 請求項７に記載の電気光学装置を含むことを特徴とする電子機器。
An electronic apparatus comprising the electro-optical device according to claim 7 .