JP5552972B2 - Semiconductor switching device - Google Patents
Semiconductor switching device Download PDFInfo
- Publication number
- JP5552972B2 JP5552972B2 JP2010196430A JP2010196430A JP5552972B2 JP 5552972 B2 JP5552972 B2 JP 5552972B2 JP 2010196430 A JP2010196430 A JP 2010196430A JP 2010196430 A JP2010196430 A JP 2010196430A JP 5552972 B2 JP5552972 B2 JP 5552972B2
- Authority
- JP
- Japan
- Prior art keywords
- diode
- switching device
- semiconductor switching
- wiring
- semiconductor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Landscapes
- Inverter Devices (AREA)
Description
本発明は、ダイオードを備えた半導体スイッチング装置に関する。 The present invention relates to a semiconductor switching device including a diode.
特許文献1には、スイッチング素子及び当該スイッチング素子と逆並列に接続された還流ダイオードを備えたパワースイッチング回路が開示されている。このパワースイッチング回路では、還流ダイオードの逆回復電流が流れる配線に対してインダクタンスが直列に接続されている。このインダクタンスにより逆回復電流が低減されるため、スイッチング素子のスイッチングに伴う損失を抑制できる。
しかしながら、インダクタンスにより逆回復電流を低減すると、インダクタンスにエネルギーが蓄えられる。そして、インダクタンスに蓄えられたエネルギーがパワースイッチング回路に放出されることでノイズの原因となることがあった。 However, if the reverse recovery current is reduced by the inductance, energy is stored in the inductance. In some cases, the energy stored in the inductance is emitted to the power switching circuit, causing noise.
本発明は、上述のような課題を解決するためになされたもので、ノイズの発生を抑えつつ、ダイオードの逆回復電流を抑制できる半導体スイッチング装置を提供することを目的とする。 The present invention has been made to solve the above-described problems, and an object of the present invention is to provide a semiconductor switching device capable of suppressing reverse recovery current of a diode while suppressing generation of noise.
本願の第1の発明にかかる半導体スイッチング装置は、誘導負荷への電流の供給を制御するスイッチング素子と、該誘導負荷の還流電流が流れるように該誘導負荷に接続されたダイオードと、該ダイオードの逆回復電流が流れる配線と、該配線の少なくとも一部を覆うように形成された磁界吸収体と、を備え、該配線にはインダクタンスが接続されないことを特徴とする。 A semiconductor switching device according to a first invention of the present application includes a switching element for controlling supply of current to an inductive load, a diode connected to the inductive load so that a return current of the inductive load flows, The wiring includes a wiring through which a reverse recovery current flows and a magnetic field absorber formed so as to cover at least a part of the wiring, and an inductance is not connected to the wiring .
本願の第2の発明にかかる半導体スイッチング装置は、整流ダイオードを有するコンバータ回路と、該整流ダイオードの逆回復電流が流れる配線と、該配線の少なくとも一部を覆うように形成された磁界吸収体と、を備え、該配線にはインダクタンスが接続されないことを特徴とする。 A semiconductor switching device according to a second invention of the present application includes a converter circuit having a rectifier diode, a wiring through which a reverse recovery current of the rectifier diode flows, and a magnetic absorber formed to cover at least a part of the wiring. The wiring is not connected to an inductance .
本発明によれば、ノイズの発生を抑えつつ、ダイオードの逆回復電流を抑制できる。 According to the present invention, the reverse recovery current of the diode can be suppressed while suppressing the generation of noise.
実施の形態1.
図1は本発明の実施の形態1に係る半導体スイッチング装置を示す回路図である。なお、図面全体を通して同一又は対応する構成要素には同一の符号を付して説明の繰り返しを省略する。
FIG. 1 is a circuit diagram showing a semiconductor switching device according to
半導体スイッチング装置10はインバータ回路12とスナバ回路14を備えている。インバータ回路12は電源16から供給された電流をスイッチングしてモータ18を制御するものである。スナバ回路14はスイッチング素子などにサージ電圧が印加されることを抑制する回路である。最初にインバータ回路12について説明し、その後、スナバ回路14について説明する。
The
インバータ回路12はU相、V相、及びW相の3相を有する3相交流インバータ回路である。インバータ回路12はスイッチング素子20S及び22Sを備えている。スイッチング素子20Sの一端(コレクタ)は電源16の高電圧側に接続され、他端(エミッタ)はスイッチング素子22Sを介して電源16の低電圧側に接続されている。スイッチング素子20Sにはダイオード20Dが接続されている。具体的には、ダイオード20Dのカソードはスイッチング素子20Sの一端に接続され、アノードはスイッチング素子20Sの他端に接続されている。つまり、ダイオード20Dはスイッチング素子20Sに逆並列に接続されている。また、スイッチング素子22Sにも、ダイオード22Dが逆並列に接続されている。
The
上述したスイッチング素子20S及び22S、並びにダイオード20D及び22Dはインバータ回路のU相を形成するものである。U相とモータ18は、スイッチング素子20Sのエミッタとスイッチング素子22Sのコレクタを結ぶ点(以後、U相の中点という、他の相も同様である)とモータ18とを接続する配線21によって接続されている。この配線21を介してU相の入出力が行われる。
The
V相はスイッチング素子24S及び26S、並びにダイオード24D及び26Dにより構成されている。V相の中点とモータ18は配線25によって接続されている。W相はスイッチング素子28S及び30S、並びにダイオード28D及び30Dにより構成されている。W相の中点とモータ18は配線29によって接続されている。なお、V相及びW相は前述のU相と同様の構成である。
The V phase is composed of switching
スナバ回路14は、ダイオード32及び34を備えている。ダイオード32のカソードはスイッチング素子20Sの一端に接続され、アノードは配線21に接続されている。一方、ダイオード34のカソードは配線21に接続され、アノードはスイッチング素子22Sの他端に接続されている。配線21のうちダイオード32のアノード及びダイオード34のカソードが接続される場所は接続点P1とする。
The
配線21にはフェライトコア44が取り付けられている。具体的には、配線21のうちU相の中点と接続点P1を結ぶ部分に、その部分を覆うようにフェライトコア44が取り付けられている。図2はフェライトコア44の拡大図である。フェライトコア44は環状であり、当該環に配線21が通されている。
A
図1のスナバ回路14の説明に戻る。スナバ回路14は、ダイオード36及び38を備えている。ダイオード36のアノードとダイオード38のカソードは配線25に接続されている。配線25のうちダイオード36のアノード及びダイオード38のカソードが接続される場所は接続点P2とする。
Returning to the description of the
配線25にはフェライトコア46が取り付けられている。具体的には、配線25のうちV相の中点と接続点P2を結ぶ部分に、その部分を覆うようにフェライトコア46が取り付けられている。フェライトコア46はフェライトコア44と同じ形状である。
A
さらに、スナバ回路14は、ダイオード40及び42を備えている。ダイオード40のアノードとダイオード42のカソードは配線29に接続されている。配線29のうちダイオード40のアノード及びダイオード42のカソードが接続される場所は接続点P3とする。
Further, the
配線29にはフェライトコア48が取り付けられている。具体的には、配線29のうちW相の中点と接続点P3を結ぶ部分に、その部分を覆うようにフェライトコア48が取り付けられている。フェライトコア48はフェライトコア44と同じ形状である。このように構成された半導体スイッチング装置は、各スイッチング素子をスイッチングし、モータ18へ供給する電流を制御する。
A
次に、図3を参照して半導体スイッチング装置10の動作例を説明する。図3は図1のインバータ回路12のU相(U相50と称する)、スナバ回路14のダイオード32及び34(スナバ回路52と称する)、並びにフェライトコア44を取り出した回路である。まず、スイッチング素子20Sはオフ状態を維持し、スイッチング素子22Sをオン状態とする。そうすると、電源16の高電圧側からモータ18、接続点P1、U相50の中点、スイッチング素子22Sを通り、電源16の低電圧側に電流が流れる。
Next, an operation example of the
続いてスイッチング素子20Sのオフ状態を維持し、スイッチング素子22Sをオフ状態とする。そうすると、モータ18に蓄えられたエネルギーは、還流電流として放出される。還流電流は、ダイオード20Dとダイオード32を経由して放出される。
Subsequently, the off state of the
続いてスイッチング素子20Sのオフ状態を維持し、スイッチング素子22Sを再びオン状態とする。そうすると、還流電流が流れていたダイオード20Dとダイオード32が逆回復する。このとき、ダイオード32の逆回復電流はフェライトコア44により抑制され、かつ遅延される。具体的には、逆回復電流が流れる配線において発生する磁界が、一定の透磁率を有するフェライトコア44に吸収され、熱変換されて消費される。ここでは、U相50の動作について説明したが、V相及びW相についても同様である。
Subsequently, the
本発明の実施の形態1に係る半導体スイッチング装置10によれば、ノイズの発生を抑えつつ、ダイオードの逆回復電流を抑制できる。すなわち、スナバ回路14のダイオードが逆回復する場合の逆回復電流は、フェライトコア44、46、又は48が取り付けられた配線を通るので、抑制される。つまり、図3を参照して説明した例ではダイオード20Dとダイオード32が逆回復する。そして、ダイオード32の逆回復電流はフェライトコア44によって抑制され、かつ遅延される。その結果、ダイオード20Dの逆回復電流とダイオード32の逆回復電流の和である合成電流のdi/dtも抑制されるため、サージ電圧を抑えることができる。なお、インダクタンスを用いて逆回復電流を抑制した場合には、インダクタンスに蓄えられたエネルギーによりノイズが生じるが、フェライトコアでは原理的にそのようなノイズは生じない。
According to the
ここで、本発明の実施の形態1に係る半導体スイッチング装置10による逆回復電圧及び逆回復電流の抑制効果について説明する。図4は、半導体スイッチング装置10からスナバ回路14を外した場合の逆回復電圧及び逆回復電流の波形を示す図である。図5は、半導体スイッチング装置10を用いた場合の逆回復電圧及び逆回復電流の波形を示す図である。図4と図5の波形を比較すると、スナバ回路14を有する半導体スイッチング装置10の方が逆回復電圧及び逆回復電流のdi/dtの抑制に有効であることが分かる。従ってフェライトコアが逆回復電圧及び逆回復電流の抑制に有効であることが分かる。
Here, the effect of suppressing the reverse recovery voltage and reverse recovery current by the
本発明の実施の形態1に係る半導体スイッチング装置では、フェライトコアを用いて逆回復電流を抑制したが本発明はこれに限定されない。本発明は、逆回復電流が流れる配線において発生する磁界が、一定の透磁率を有するフェライトコアに吸収され、熱変換されて消費されるものである。従って、フェライトコアは「磁界吸収体」であれば特に限定されない。そして、磁界吸収体は、フェライトコアだけでなく、例えばアモルファス素材で形成することができる。また、磁界吸収体は環状に形成される場合に限定されない。例えば、磁界吸収体としてテープ又は配線の一部に形成された薄膜を用いても良い。 In the semiconductor switching device according to the first embodiment of the present invention, the reverse recovery current is suppressed using the ferrite core, but the present invention is not limited to this. In the present invention, a magnetic field generated in a wiring through which a reverse recovery current flows is absorbed by a ferrite core having a certain magnetic permeability, and is converted into heat and consumed. Accordingly, the ferrite core is not particularly limited as long as it is a “magnetic field absorber”. And a magnetic field absorber can be formed not only with a ferrite core but with an amorphous material, for example. Further, the magnetic field absorber is not limited to the case where it is formed in an annular shape. For example, a thin film formed on a part of tape or wiring may be used as the magnetic field absorber.
本発明の実施の形態1に係る半導体スイッチング装置では、フェライトコアをU相(あるいはV相、W相)の中点と接続点P1(あるいはP2、P3)を結ぶ配線に取り付けたが本発明はこれに限定されない。フェライトコアは「逆回復電流が流れる配線の一部を覆う」限りにおいてどこに取り付けされても良い。 In the semiconductor switching device according to the first embodiment of the present invention, the ferrite core is attached to the wiring connecting the midpoint of the U phase (or V phase, W phase) and the connection point P1 (or P2, P3). It is not limited to this. The ferrite core may be attached anywhere as long as it “covers part of the wiring through which the reverse recovery current flows”.
本発明の実施の形態1に係るモータ18は、他の誘導負荷に置き換えることができる。すなわち、誘導性の負荷であれば、還流電流が生じるので本発明の効果を得ることができる。従ってモータ18は他の誘導負荷であってもよい。
The
実施の形態2.
図6は本発明の実施の形態2に係る半導体スイッチング装置の回路図である。図6は図3と同様に、半導体スイッチング装置の回路図の一部を取り出した図である。具体的には、U相50とU相50の中点と接続されたスナバ回路80を取り出した図である。なお、後述の図8、9、10、11、及び12についても、U相の中点とU相の中点と接続されたスナバ回路を取り出した図である。
FIG. 6 is a circuit diagram of the semiconductor switching device according to the second embodiment of the present invention. FIG. 6 shows a part of the circuit diagram of the semiconductor switching device extracted as in FIG. Specifically, the
本発明の実施の形態2に係る半導体スイッチング装置は、コンデンサが接続されたスナバ回路80を有する点において実施の形態1に係る半導体スイッチング装置と相違する。スナバ回路80は、一端がダイオード32のカソードに接続され他端がダイオード32のアノードに接続されたコンデンサ82を備えている。また、一端がダイオード34のカソードに接続され他端がダイオード34のアノードに接続されたコンデンサ84も備えている。コンデンサ82はダイオード32の逆回復電流を遅延させる。コンデンサ84はダイオード34の逆回復電流を遅延させる。従ってノイズの発生を抑えつつ、ダイオードの逆回復電流のdi/dtを抑制する効果を高めることができる。
The semiconductor switching device according to the second embodiment of the present invention is different from the semiconductor switching device according to the first embodiment in having a
図7は、本発明の実施の形態2に係る半導体スイッチング装置を用いた場合の、逆回復電圧及び逆回復電流の波形を示す図である。この図を実施の形態1の場合の波形を示す図5と比較すると、本発明の実施の形態に係る半導体スイッチング装置の方が逆回復電流のdi/dtを抑制できていることが分かる。 FIG. 7 is a diagram showing waveforms of the reverse recovery voltage and the reverse recovery current when the semiconductor switching device according to the second embodiment of the present invention is used. Comparing this figure with FIG. 5 showing the waveform in the case of the first embodiment, it can be seen that the semiconductor switching device according to the embodiment of the present invention can suppress the di / dt of the reverse recovery current.
本発明の実施の形態2に係る半導体スイッチング装置では、ダイオードにコンデンサを並列に接続したが、コンデンサに代えてコンデンサと抵抗を直列接続したものをダイオードに取り付けても良い。 In the semiconductor switching device according to the second embodiment of the present invention, the capacitor is connected in parallel to the diode, but a capacitor and a resistor connected in series may be attached to the diode instead of the capacitor.
実施の形態3.
図8は本発明の実施の形態3に係る半導体スイッチング装置の回路図である。この半導体スイッチング装置は、抵抗が接続されたスナバ回路90を有する点において実施の形態1に係る半導体スイッチング装置と相違する。スナバ回路90は、U相50の中点と接続点P1を結ぶ配線に直列に接続された抵抗92を備えている。抵抗92はダイオード32の逆回復電流を抑制するため、ノイズの発生を抑えつつ、ダイオードの逆回復電流を抑制する効果を高めることができる。また、抵抗92によりダイオード20Dの順方向に流れる電流も抑制することができる。
FIG. 8 is a circuit diagram of the semiconductor switching device according to the third embodiment of the present invention. This semiconductor switching device is different from the semiconductor switching device according to the first embodiment in that it has a
実施の形態4.
図9は本発明の実施の形態4に係る半導体スイッチング装置の回路図である。この半導体スイッチング装置は、スナバ回路のダイオードを一部抵抗に置き換えた点において本発明の実施の形態1に係る半導体スイッチング装置と相違する。スナバ回路100は、一端が接続点P1と接続され、他端がスイッチング素子22Sのエミッタと接続された抵抗102を備えている。
Embodiment 4 FIG.
FIG. 9 is a circuit diagram of a semiconductor switching device according to Embodiment 4 of the present invention. This semiconductor switching device is different from the semiconductor switching device according to the first embodiment of the present invention in that a part of the diode of the snubber circuit is replaced with a resistor. The
半導体スイッチング装置のインバータ回路の動作上、スイッチング素子と逆並列に接続されたダイオードのうち、特定のダイオードは逆回復しなかったり、逆回復したとしても逆回復電流が動作上問題とならないほど軽微であったりする場合がある。そのような場合にはスナバ回路にダイオードを設ける必要がない。本発明の実施の形態4に係る半導体スイッチング装置では、そのような特定のダイオードとして、ダイオード22Dを想定している。そして、ダイオード22Dとともに還流電流を流すように形成されていたダイオードを抵抗102に置き換えることで、安価な半導体スイッチング装置を提供できる。
In the operation of the inverter circuit of the semiconductor switching device, among the diodes connected in reverse parallel to the switching element, a specific diode does not reversely recover, or even if reverse recovery occurs, the reverse recovery current is so slight that it does not cause an operation problem. There may be. In such a case, it is not necessary to provide a diode in the snubber circuit. In the semiconductor switching device according to the fourth embodiment of the present invention, a
本発明の実施の形態4に係る半導体スイッチング装置は、スナバ回路のダイオードを抵抗に置き換えたことが特徴である。そのため、あるスイッチング素子と、それとともにインバータの1つの相を形成するように接続された別のスイッチング素子を有する場合において、あるスイッチング素子又は別のスイッチング素子に並列に抵抗を備える限り、半導体スイッチング装置の低価格化ができる。 The semiconductor switching device according to the fourth embodiment of the present invention is characterized in that the diode of the snubber circuit is replaced with a resistor. Therefore, in the case of having a certain switching element and another switching element connected so as to form one phase of the inverter therewith, as long as a resistance is provided in parallel with the certain switching element or another switching element, the semiconductor switching device Can be reduced.
実施の形態5.
図10は本発明の実施の形態5に係る半導体スイッチング装置の回路図である。この半導体スイッチング装置は、スナバ回路のダイオードの数を増加させた点において本発明の実施の形態1に係る半導体スイッチング装置と相違する。スナバ回路110は、ダイオード112のカソードがダイオード20Dのカソードに接続され、ダイオード112のアノードとダイオード114のカソードが接続され、ダイオード114のアノードが配線21に接続されている。さらに、ダイオード116及び118が、ダイオード112及び114に並列に接続されている。また、ダイオード120、及び122、並びにダイオード124、及び126もそれぞれ、ダイオード22Dに対し並列に接続されている。
FIG. 10 is a circuit diagram of a semiconductor switching device according to the fifth embodiment of the present invention. This semiconductor switching device is different from the semiconductor switching device according to the first embodiment of the present invention in that the number of snubber circuit diodes is increased. In the
本発明の実施の形態5に係る半導体スイッチング装置によれば、スナバ回路110のダイオードの耐圧及び電流容量を高めることができる。ここで、耐圧を高めたいときには、逆回復電流の流れる経路に直列にダイオードを接続し、電流容量を高めたいときには、逆回復電流の流れる経路に並列にダイオードを接続すれば良い。
According to the semiconductor switching device according to the fifth embodiment of the present invention, the breakdown voltage and current capacity of the diode of the
実施の形態6.
図11は本発明の実施の形態6に係る半導体スイッチング装置の回路図である。この半導体スイッチング装置は、スナバ回路にショットキーダイオードを用いた点において本発明の実施の形態1に係る半導体スイッチング装置と相違する。スナバ回路130はダイオード32と直列に接続されたショットキーダイオード132を備えている。また、ダイオード34と直列に接続されたショットキーダイオード134を備えている。ショットキーダイオード132及び134を用いることにより、逆回復電流を抑制することができる。
Embodiment 6 FIG.
FIG. 11 is a circuit diagram of a semiconductor switching device according to the sixth embodiment of the present invention. This semiconductor switching device is different from the semiconductor switching device according to the first embodiment of the present invention in that a Schottky diode is used in the snubber circuit. The
実施の形態7.
図12は本発明の実施の形態7に係る半導体スイッチング装置の回路図である。この半導体スイッチング装置はフェライトコアの数を増加させた点において本発明の実施の形態1に係る半導体スイッチング装置と相違する。本発明の実施の形態7に係る半導体スイッチング装置は、配線21のうち、U相50の中点と接続点P1を結ぶ部分にフェライトコア44及び142が取り付けられている。逆回復電流の流れる配線の複数個所にフェライトコアを取り付けることで、逆回復電流の抑制効果を高めることができる。なお、フェライトコアの数を増加させるだけでなく、透磁率の高いフェライトコアを用いても同様の効果を得ることができる。
Embodiment 7 FIG.
FIG. 12 is a circuit diagram of a semiconductor switching device according to the seventh embodiment of the present invention. This semiconductor switching device is different from the semiconductor switching device according to the first embodiment of the present invention in that the number of ferrite cores is increased. In the semiconductor switching device according to the seventh embodiment of the present invention,
図13は配線21をフェライトコアに複数周巻きつけたことを示す図である。具体的には、フェライトコア150は配線21に3周巻きつけられている。このように配線の巻き数を増加させると、透磁率を増加させることができるので、フェライトコアの数を増やさずに逆回復電流の抑制効果を高めることができる。
FIG. 13 is a diagram showing that the
実施の形態8.
図14は本発明の実施の形態8に係る半導体スイッチング装置の回路図である。半導体スイッチング装置は、整流ダイオードが並列接続されたコンバータ回路160を備えている。コンバータ回路160は、整流ダイオード162、164、166、168、170、及び172を備えている。整流ダイオード162及び164は直列に接続され、その中点(第1中点C1)はモータ18に接続されている。整流ダイオード166及び168は直列に接続され、その中点(第2中点C2)はモータ18に接続されている。整流ダイオード170及び172は直列に接続され、その中点(第3中点C3)はモータ18に接続されている。整流ダイオード162及び164の両端、整流ダイオード166及び168の両端、並びに整流ダイオード170及び172の両端はそれぞれ平滑コンデンサ174に接続されている。
Embodiment 8 FIG.
FIG. 14 is a circuit diagram of a semiconductor switching device according to the eighth embodiment of the present invention. The semiconductor switching device includes a
上述の構成のコンバータ回路160にはスナバ回路14が接続されている。ここで、フェライトコア44は、接続点P1と第1中点C1を結ぶ配線に取り付けられている。フェライトコア46は、接続点P2と第2中点C2を結ぶ配線に取り付けられている。フェライトコア48は、接続点P3と第3中点C3を結ぶ配線に取り付けられている。このように、各フェライトコアは、コンバータ回路160の備える整流ダイオード162、164、166、168、170、及び172の逆回復電流が流れる配線に取り付けられているため、逆回復電流を抑制できる。
The
実施の形態9.
図15は本発明の実施の形態9に係る半導体スイッチング装置の回路図である。本発明の実施の形態9に係る半導体スイッチング装置は、Hブリッジ回路によりモータ18を制御するものである。
Embodiment 9 FIG.
FIG. 15 is a circuit diagram of a semiconductor switching device according to the ninth embodiment of the present invention. The semiconductor switching device according to the ninth embodiment of the present invention controls the
本発明の実施の形態9に係る半導体スイッチング装置は、降圧回路200及び204と昇圧回路202及び206を備えている。降圧回路200と昇圧回路202の出力は出力線230により伝送される。出力線230はモータ18の一端と接続されている。モータ18の他端には、降圧回路204と昇圧回路206の出力線232が接続されている。出力線230のうち、降圧回路200の中点と昇圧回路202の中点をつなぐ部分にはフェライトコア234が取り付けられている。また、出力線232のうち、降圧回路204の中点と昇圧回路206の中点をつなぐ部分にはフェライトコア236が取り付けられている。
The semiconductor switching device according to the ninth embodiment of the present invention includes step-down
例えば、降圧回路200のスイッチング素子200Sと昇圧回路206のスイッチング素子206Sをオン状態としてモータ18に通電しているとする。この状態でスイッチング素子206Sをオフ状態とすると、モータ18のエネルギーは降圧回路204のダイオード204Dと昇圧回路206のダイオード206Dを経由して放出される。その後、スイッチング素子206Sが再びオン状態となると、ダイオード204D及び206Dが逆回復する。そして、逆回復電流が流れる配線にはフェライトコア236が取り付けられているのでこの逆回復電流を抑制することができる。
For example, it is assumed that the
実施の形態10.
図16は本発明の実施の形態10に係る半導体スイッチング装置の回路図である。本発明の実施の形態10に係る半導体スイッチング装置は、3相インバータ回路の降圧回路と昇圧回路をそれぞれモジュール化したものである。
FIG. 16 is a circuit diagram of a semiconductor switching device according to the tenth embodiment of the present invention. The semiconductor switching device according to the tenth embodiment of the present invention is obtained by modularizing a step-down circuit and a step-up circuit of a three-phase inverter circuit.
本発明の実施の形態10に係る半導体スイッチング装置は、降圧回路240と昇圧回路242を備える。降圧回路240及び昇圧回路242はそれぞれモジュール化されている。降圧回路240は、U相、V相、及びW相の端子として240U、240V、及び240Wを備えている。また、昇圧回路242はU相、V相、及びW相の端子として端子242U、242V、及び242Wを備えている。
The semiconductor switching device according to the tenth embodiment of the present invention includes a step-down
そして、端子240Uと242Uは配線で接続されている。当該配線にはフェライトコア250が取り付けられている。また、端子240Vと242Vは配線で接続されている。当該配線にはフェライトコア252が取り付けられている。さらに、端子240Wと242Wは配線で接続されている。当該配線にはフェライトコア254が取り付けられている。ダイオードが逆回復する際にはフェライトコア250、252、又は254が逆回復電流を抑制するので本発明の効果を得ることができる。また、降圧回路240と昇圧回路242をそれぞれモジュール化したため、組み立てが容易となり、省スペース化もできる。
The
本発明の実施の形態10に係る半導体スイッチング装置では、降圧回路と昇圧回路をそれぞれモジュール化したが、降圧回路と昇圧回路の混在した回路をモジュール化しても良い。すなわち、スイッチング素子と他のスイッチング素子とをモジュール化すれば本発明の実施の形態10に係る半導体スイッチング装置の効果を得ることができる。 In the semiconductor switching device according to the tenth embodiment of the present invention, the step-down circuit and the step-up circuit are each modularized, but a circuit in which the step-down circuit and the step-up circuit are mixed may be modularized. That is, if the switching element and other switching elements are modularized, the effect of the semiconductor switching device according to the tenth embodiment of the present invention can be obtained.
上述した各実施の形態に係る半導体スイッチング装置の特徴は、他の実施の形態の特徴と組み合わせることが可能である。また、実施の形態2乃至10に係る半導体スイッチング装置は少なくとも実施の形態1の半導体スイッチング装置と同程度の変形が可能である。 The characteristics of the semiconductor switching device according to each embodiment described above can be combined with the characteristics of the other embodiments. Further, the semiconductor switching device according to the second to tenth embodiments can be modified at least as much as the semiconductor switching device of the first embodiment.
本発明の全ての実施の形態においてスイッチング素子は特に限定されないが、例えばIGBTやMOSFETを用いることができる。また、本発明の全ての実施の形態ではスイッチング素子は主に珪素で形成されても良いが、珪素に比べてバンドギャップが大きいワイドバンドギャップ半導体で形成することが好ましい。ワイドバンドギャップ半導体としては、例えば、炭化珪素、窒化ガリウム系材料、又はダイヤモンドを用いることができる。ワイドバンドギャップ半導体は珪素に比べて耐熱性が高く冷却フィンの小型化が可能であるので、半導体スイッチング装置の一層の小型化が可能である。またワイドバンドギャップ半導体は耐圧及び許容電流密度が高いため、スイッチング素子も小型化できる。 In all the embodiments of the present invention, the switching element is not particularly limited. For example, an IGBT or a MOSFET can be used. In all the embodiments of the present invention, the switching element may be mainly formed of silicon, but it is preferably formed of a wide band gap semiconductor having a larger band gap than silicon. As the wide band gap semiconductor, for example, silicon carbide, a gallium nitride-based material, or diamond can be used. A wide band gap semiconductor has higher heat resistance than silicon, and the cooling fins can be miniaturized. Therefore, the semiconductor switching device can be further miniaturized. In addition, since the wide band gap semiconductor has a high withstand voltage and high allowable current density, the switching element can be downsized.
10 半導体スイッチング装置、 12 インバータ回路、 14 スナバ回路、 16 電源、 18 モータ、 44,46,48 フェライトコア
DESCRIPTION OF
Claims (16)
前記誘導負荷の還流電流が流れるように前記誘導負荷に接続されたダイオードと、
前記ダイオードの逆回復電流が流れる配線と、
前記配線の少なくとも一部を覆うように形成された磁界吸収体と、を備え、
前記配線にはインダクタンスが接続されないことを特徴とする半導体スイッチング装置。 A switching element that controls the supply of current to the inductive load;
A diode connected to the inductive load such that a return current of the inductive load flows;
A wiring through which the reverse recovery current of the diode flows;
A magnetic field absorber formed so as to cover at least a part of the wiring ,
A semiconductor switching device characterized in that an inductance is not connected to the wiring .
前記配線は前記スイッチング素子と前記ダイオードを結ぶものであることを特徴とする請求項1に記載の半導体スイッチング装置。 The diode is formed in a snubber circuit that suppresses a surge voltage of the switching element,
The semiconductor switching device according to claim 1, wherein the wiring connects the switching element and the diode.
一端が前記別のスイッチング素子の一端と接続され、他端が前記別のスイッチング素子の他端と接続された抵抗と、を備えたことを特徴とする請求項1乃至5のいずれか1項に記載の半導体スイッチング装置。 Another switching element that forms one phase of the inverter with the switching element;
6. The resistor according to claim 1, further comprising: a resistor having one end connected to one end of the other switching element and the other end connected to the other end of the another switching element. The semiconductor switching device described.
前記整流ダイオードの逆回復電流が流れる配線と、
前記配線の少なくとも一部を覆うように形成された磁界吸収体と、を備え、
前記配線にはインダクタンスが接続されないことを特徴とする半導体スイッチング装置。 A converter circuit having a rectifier diode;
Wiring through which the reverse recovery current of the rectifier diode flows;
A magnetic field absorber formed so as to cover at least a part of the wiring ,
A semiconductor switching device characterized in that an inductance is not connected to the wiring .
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2010196430A JP5552972B2 (en) | 2010-09-02 | 2010-09-02 | Semiconductor switching device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2010196430A JP5552972B2 (en) | 2010-09-02 | 2010-09-02 | Semiconductor switching device |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2012055101A JP2012055101A (en) | 2012-03-15 |
JP5552972B2 true JP5552972B2 (en) | 2014-07-16 |
Family
ID=45907828
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2010196430A Expired - Fee Related JP5552972B2 (en) | 2010-09-02 | 2010-09-02 | Semiconductor switching device |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP5552972B2 (en) |
Family Cites Families (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5880787U (en) * | 1981-11-26 | 1983-06-01 | 株式会社東芝 | High frequency noise current conduction prevention device |
JPS6122754A (en) * | 1984-07-11 | 1986-01-31 | Fuji Electric Corp Res & Dev Ltd | Noise absorber of power converter |
JPH06121547A (en) * | 1992-10-01 | 1994-04-28 | Toyo Electric Mfg Co Ltd | Inverter |
JPH0919169A (en) * | 1995-06-27 | 1997-01-17 | Matsushita Electric Works Ltd | Inverter device |
JP3314590B2 (en) * | 1995-08-31 | 2002-08-12 | 株式会社明電舎 | High frequency inverter |
JP3466118B2 (en) * | 1999-08-31 | 2003-11-10 | 三菱電機株式会社 | Leakage current reduction filter for inverter type drive unit |
US6304137B1 (en) * | 1999-12-23 | 2001-10-16 | Red Chip Company Limited | Output stage for high power class D amplifiers |
JP3778131B2 (en) * | 2002-05-28 | 2006-05-24 | 株式会社日立製作所 | Power conversion system and filter used therefor |
JP2009142002A (en) * | 2007-12-04 | 2009-06-25 | Panasonic Corp | Power unit |
-
2010
- 2010-09-02 JP JP2010196430A patent/JP5552972B2/en not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JP2012055101A (en) | 2012-03-15 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP4869454B1 (en) | Power semiconductor module, power conversion device and railway vehicle | |
He et al. | A current-dependent switching strategy for Si/SiC hybrid switch-based power converters | |
JP4445036B2 (en) | Power converter | |
JP5521796B2 (en) | Rectifier circuit | |
TWI521854B (en) | Power converting device | |
Koo et al. | Analysis and design of phase shift full bridge converter with series-connected two transformers | |
JP4654423B2 (en) | Power converter | |
WO2011111262A1 (en) | Power semiconductor module, electric power converter, and railway vehicle | |
JP2008109775A (en) | Dc-dc converter and control method therefor | |
JP2010200406A (en) | Semiconductor switching device | |
JP6207631B2 (en) | Power converter | |
JP6597917B2 (en) | 3-level inverter | |
JP2010238835A (en) | Combined semiconductor rectifying device and electric power converter using the same | |
JP5926079B2 (en) | Power converter | |
Cha et al. | An alternative energy recovery clamp circuit for full-bridge PWM converters with wide ranges of input voltage | |
JP2012115134A (en) | Low-inductance, high-efficiency induction machine and method of manufacturing the same | |
JPWO2011086705A1 (en) | Power semiconductor module, power conversion device and railway vehicle | |
JP6424452B2 (en) | Power converter | |
JP2014193022A (en) | Switching circuit and power conversion device | |
JP5264863B2 (en) | Power semiconductor module, power conversion device and railway vehicle | |
JP5726055B2 (en) | Power converter | |
JP6105168B2 (en) | Auxiliary power supply for vehicle | |
JP5552972B2 (en) | Semiconductor switching device | |
JP5267201B2 (en) | Switching circuit | |
JP6847310B2 (en) | Power converter |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20121225 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20131031 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20131105 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20131129 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20140430 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20140513 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 5552972 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
LAPS | Cancellation because of no payment of annual fees |