KR100866134B1

KR100866134B1 - 펄스 발생 회로

Info

Publication number: KR100866134B1
Application number: KR1020060137198A
Authority: KR
Inventors: 김창일
Original assignee: 주식회사 하이닉스반도체
Priority date: 2006-12-28
Filing date: 2006-12-28
Publication date: 2008-10-31
Also published as: KR20080061979A

Abstract

본 발명은 정형 신호에 동기되는 펄스를 발생하는 펄스 발생 회로에 관한 것으로서, 입력 펄스 INP에 의해 풀 업 동작이 제어되고, 피드백되는 출력 펄스 OUTP에 의해 풀 다운 동작이 제어되는 구동부(210); 구동부(210)의 출력 신호를 래치하는 래치부(220); 및 래치부(220)의 출력 신호를 정형 신호 FIX_SIG에 동기시켜 출력 펄스 OUTP로 출력하는 출력부(230);를 포함하며, 정형 신호 FIX_SIG의 라이징 에지에 동기되어 상기 풀 업 동작으로 래치된 신호에 대응한 출력 펄스 OUTP의 레벨 시프트가 발생하고, 정형 신호 FIX_SIG의 폴링 에지에 동기되어 상기 풀 다운 동작으로 래치된 신호에 대응한 출력 펄스 OUTP의 레벨 시프트가 발생함을 특징으로 한다.

Description

펄스 발생 회로{PULSE GENERATOR}

도 1은 본 발명에 따른 펄스 발생 회로를 나타내는 블럭도.

도 2는 도 1의 펄스 정형부(140)의 일 실시 예를 나타내는 회로도.

도 3은 전압 변화에 따른 도 2의 펄스 정형부(140)에서 출력되는 펄스 OUTP의 펄스 폭 변화를 나타내는 파형도.

도 4는 도 1의 펄스 정형부(140)의 다른 실시 예를 나타내는 회로도.

도 5는 도 1의 펄스 정형부(140)의 또 다른 실시 예를 나타내는 회로도.

본 발명은 펄스 발생 회로에 관한 것으로, 더욱 상세하게는 공정 조건에 둔감한 펄스 폭을 갖는 펄스를 생성하는 펄스 발생 회로에 관한 것이다.

일반적으로, RC 지연을 이용하는 펄스 발생 회로는 공정 조건, 즉, PVT(Process, Voltage, Temperature) 변화에 의해 느린 상태(Slow Condition : Slow Model, Low Voltage, High Temperature) 대비 빠른 상태(Fast Condition : Fast Model, High Voltage, Low Temperature)에서 1/3 정도의 폭을 가진 펄스를 생성한다.

이러한 펄스 발생 회로에서 생성되는 펄스는 공정 조건 변화에 대해 안정적으로 동작해야 하는 회로에 적당하지 않다.

일 예로, 종래의 반도체 메모리 장치의 컬럼(column) 선택 신호를 생성하는 펄스 발생 회로는 RC 지연을 이용하여 펄스를 생성하므로, 느린 상태 대비 빠른 상태에서 1/3 정도의 펄스 폭을 가진 컬럼 선택 신호를 생성한다.

그리고, 펄스 발생 회로에서 생성된 컬럼 선택 신호는 비트 라인과 세그먼트(segment) 입출력 라인을 서로 연결하는 컬럼 선택 트랜지스터의 게이트로 제공되어 컬럼 선택 트랜지스터의 스위칭 동작을 제어한다.

이때, 컬럼 선택 트랜지스터의 게이트가 민감하면, 컬럼 선택 신호에 의해 컬럼 선택 트랜지스터가 턴 온되는 순간 세그먼트 입출력 라인의 전류가 비트 라인 감지증폭기에 영향을 주어 노이즈성 불량을 유발할 수 있다. 따라서, 컬럼 선택 트랜지스터의 게이트는 되도록 둔감하게 설계된다.

그러나, 컬럼 선택 트랜지스터의 게이트가 둔감하면, 빠른 상태에서 컬럼 선택 신호의 펄스 폭이 작아지므로 컬럼 선택 트랜지스터가 충분히 턴 온되지 못할 수 있으며, 이로 인해, 데이터가 비트 라인 또는 세그먼트 입출력 라인으로 제대로 전달되지 못할 수 있다.

따라서, 컬럼 선택 신호의 펄스 폭이 공정 조건 변화에 영향을 받지 않아야 하며, 이러한 컬럼 선택 신호와 같이 공정 조건 변화에 둔감한 펄스를 생성하기 위해, 종래의 펄스 발생 회로는 많은 저항과 MOS 캐패시터를 사용하였다. 그러나, 많은 저항과 MOS 캐패시터를 사용하면 공정 조건 변화에 대한 스큐(skew)는 크게 개선되지 않고 회로의 면적만 많이 차지하는 문제점이 있다.

특히, 공정 조건 변화 중 전압 변화가 펄스 폭에 크게 영향을 미치며, 이러한 전압 변화의 영향은 큰 저항을 사용하여 해결할 수 있다. 하지만, 전압 변화에 의한 펄스 폭을 최소화하기 위해 사용되는 저항의 크기는 면적에 비례하므로 회로 사이즈에 많은 제약을 받을 수 있는 문제점이 있다.

결국, 종래의 RC 지연을 이용하여 공정 조건 변화에 둔감한 펄스 폭을 갖는 펄스 발생 회로는 구현상 제약이 많았다.

본 발명의 목적은 공정 조건 변화에 둔감한 펄스 폭을 갖는 펄스를 생성함에 있다.

본 발명의 다른 목적은 면적을 크게 차지하지 않으며 공정 조건 변화에 둔한 펄스를 생성하는 펄스 발생 회로를 설계함에 있다.

상기한 바와 같은 목적을 달성하기 위한 본 발명의 일면에 따른 펄스 발생 회로는, 입력펄스를 제공하는 펄스 입력부 및 상기 입력펄스를 풀 업 및 풀 다운하여서 정형신호에 동기시켜서 출력펄스로 출력하고, 상기 풀 업은 상기 입력펄스에 의해 제어되고, 상기 풀 다운은 피드백되는 상기 출력펄스에 의해 제어되는 펄스 정형부를 포함함을 특징으로 한다.

여기서, 상기 정형 신호는 듀티 사이클이 일정한 클럭, 외부 클럭, 외부 클럭에 의해 생성된 내부 클럭, 또는 반도체 메모리 장치에 입력되는 토글링되는 외부 신호이며, 상기 내부 클럭은 상기 외부 클럭이 인버팅 및 지연된 클럭이거나 반도체 메모리 장치에서 어드레스 래치에 사용되는 내부 클럭이고, 상기 토글링되는 외부 신호는 칩 선택 신호임이 바람직하다.

상기 펄스 입력부는 상기 입력 펄스로서 반도체 메모리 장치의 리드 또는 라이트 동작시 선택된 메모리 셀에 연결된 비트 라인과 입출력 라인 간의 데이터 전달을 제어하는 컬럼 선택 신호를 입력함이 바람직하다.

또한, 상기 펄스 정형부는, 상기 입력 펄스에 의해 상기 풀 업 동작이 제어되고, 피드백되는 상기 출력 펄스에 의해 상기 풀 다운 동작이 제어되는 구동부; 상기 구동부의 출력 신호를 래치하는 래치부; 및 상기 래치부의 출력 신호를 상기 정형 신호에 동기시켜 상기 출력 펄스로 출력하는 출력부;를 포함하며, 상기 정형 신호의 제 1 에지에 동기되어 상기 풀 업 동작으로 래치된 신호에 대응한 상기 출력 펄스의 레벨 시프트가 발생하고, 상기 정형 신호의 제 2 에지에 동기되어 상기 풀 다운 동작으로 래치된 신호에 대응한 상기 출력 펄스의 레벨 시프트가 발생함이 바람직하다.

이때, 상기 입력 펄스는 상기 정형 신호의 제 1 에지 시점보다 먼저 인에이블됨이 바람직하다.

상기 펄스 정형부의 구성에서, 상기 구동부는, 상기 입력 펄스에 의해 출력단을 풀 업 시키는 MOS 트랜지스터형 풀 업 수단; 및 상기 출력 펄스에 의해 상기 출력단을 풀 다운시키는 MOS 트랜지스터형 풀 다운 수단;을 포함함이 바람직하다.

상기 펄스 정형부의 구성에서, 상기 출력부는 상기 정형 신호의 라이징 에지에서 로우 레벨에서 하이 레벨로 시프트된 상기 출력 펄스를 발생하고, 상기 정형 신호의 폴링 에지에서 하이 레벨에서 로우 레벨로 시프트된 상기 출력 펄스를 발생하거나, 상기 정형 신호의 폴링 에지에서 로우 레벨에서 하이 레벨로 시프트된 상 기 출력 펄스를 발생하고, 상기 정형 신호의 라이징 에지에서 하이 레벨에서 로우 레벨로 시프트된 상기 출력 펄스를 발생함이 바람직하다.

이러한 동작을 수행하는 상기 출력부는, 상기 래치부의 출력 신호를 상기 정형 신호에 동기시켜 상기 출력 펄스로 출력하는 펄스 발생부; 및 상기 정형 신호의 상태에 따라 상기 출력 펄스를 상기 구동부로 피드백시키는 피드백부;를 포함함이 바람직하다.

상기 출력부의 구성에서, 상기 펄스 발생부는, 상기 정형 신호가 제 1 상태일 때 상기 풀 업 동작으로 래치된 신호를 제 1 노드로 전달하는 제 1 스위칭 수단; 상기 정형 신호가 제 2 상태일 때 상기 풀 다운 동작으로 래치된 신호를 제 2 노드로 전달하는 제 2 스위칭 수단; 및 상기 제 1 및 제 2 노드로 전달된 신호를 상기 출력 펄스로 출력하는 전달 수단;을 포함함이 바람직하다.

상기 펄스 발생부의 구성에서, 상기 제 1 및 제 2 스위칭 수단은 3상 인버터를 각각 포함하며, 상기 제 1 및 제 2 스위칭 수단의 각 3상 인버터는 상기 정형 신호에 의해 상반되게 스위칭함이 바람직하다.

또한, 상기 전달 수단은 상기 제 1 노드의 신호와 상기 제 2 노드의 신호를 낸드 조합하는 낸드 게이트를 포함함이 바람직하다.

상기 출력부의 구성에서, 상기 피드백부는 상기 정형 신호의 상태에 따라 상기 출력 펄스를 상기 구동부로 전달하는 제 3 스위칭 수단을 포함함이 바람직하다.

여기서, 상기 제 3 스위칭 수단은 상기 정형 신호의 상태에 따라 스위칭하는 3상 인버터를 포함하며, 상기 제 2 및 제 3 스위칭 수단의 각 3상 인버터는 상기 정형 신호에 의해 동일 스위칭 타이밍을 가짐이 바람직하다.

한편, 상기 구동부와 상기 래치부 사이를 연결하는 노드, 상기 출력부 내부의 노드, 및 상기 구동부와 상기 출력부 사이를 연결하는 노드에는 초기화를 위한 리셋 수단이 각각 더 연결됨이 바람직하다.

이때, 상기 출력부 내부의 노드에 연결되는 리셋 수단은 상기 제 1 스위칭 수단과 상기 전달 수단 사이의 노드에 연결됨이 바람직하다.

이러한 연결 관계를 갖는 상기 각 리셋 수단은 초기 동작시 인에이블되는 리셋 신호에 의해 턴 온되어 상기 각 노드를 풀 다운시키는 MOS 트랜지스터형 풀 다운 수단을 포함함이 바람직하다.

상기한 바와 같은 목적을 달성하기 위한 본 발명의 다른 일면에 따른 펄스 발생 회로는, 입력 펄스에 의해 풀 업 동작이 제어되고, 피드백되는 제 1 출력 펄스에 의해 풀 다운 동작이 제어되어 정형신호의 제 1 상태에 동기되는 상기 제 1 출력 펄스를 생성하는 제 1 펄스 생성부와 상기 입력 펄스에 의해 풀 업 동작이 제어되고, 피드백되는 제 2 출력 펄스에 의해 풀 다운 동작이 제어되어 정형 신호의 제 2 상태에 동기되는 상기 제 2 출력 펄스를 생성하는 제 2 펄스 생성부 및 상기 제 1 출력 펄스와 상기 제 2 출력 펄스 중 어느 하나를 선택하여 제 3 출력 펄스로 출력하는 선택부를 포함함을 특징으로 한다.

여기서, 상기 입력 펄스는 반도체 메모리 장치의 리드 또는 라이트 동작시 선택된 메모리 셀에 연결된 비트 라인과 입출력 라인 간의 데이터 전달을 제어하는 컬럼 선택 신호임이 바람직하다.

또한, 상기 정형 신호는 듀티 사이클이 일정한 클럭, 외부 클럭, 외부 클럭에 의해 생성된 내부 클럭, 또는 반도체 메모리 장치에 입력되는 토글링되는 외부 신호이며, 상기 내부 클럭은 상기 외부 클럭이 인버팅 및 지연된 클럭이거나 반도체 메모리 장치에서 어드레스 래치에 사용되는 내부 클럭이고, 상기 토글링되는 외부 신호는 칩 선택 신호임이 바람직하다.

상기 제 1 펄스 생성부는, 상기 입력 펄스에 의해 풀 업 동작이 제어되고, 피드백되는 상기 제 1 출력 펄스에 의해 풀 다운 동작이 제어되는 제 1 구동부; 상기 제 1 구동부의 출력 신호를 래치하는 제 1 래치부; 상기 정형 신호의 라이징 에지에서 상기 풀 업 동작으로 래치된 신호에 대응하여 로우 레벨에서 하이 레벨로 시프트되는 상기 제 1 출력 펄스를 발생하고, 상기 정형 신호의 폴링 에지에서 상기 풀 다운 동작으로 래치된 신호에 대응하여 하이 레벨에서 로우 레벨로 시프트되는 상기 제 1 출력 펄스를 발생하는 제 1 출력부; 상기 정형 신호의 폴링 에지에서 상기 제 1 출력 펄스를 상기 제 1 구동부로 피드백시키는 제 1 피드백부; 및 초기 동작시 인에이블되는 리셋 신호에 의해 상기 제 1 구동부와 상기 제 1 래치부 사이의 노드, 상기 제 1 출력부 내부의 노드, 상기 제 1 피드백부와 상기 제 1 구동부 사이의 노드를 초기화시키는 제 1 리셋부;를 포함함이 바람직하다.

상기 제 1 펄스 생성부의 구성에서, 상기 제 1 구동부는, 상기 입력 펄스에 의해 출력단을 풀 업 시키는 제 1 MOS 트랜지스터형 풀 업 수단; 및 상기 출력 펄스에 의해 상기 출력단을 풀 다운시키는 제 1 MOS 트랜지스터형 풀 다운 수단;을 포함함이 바람직하다.

또한, 상기 제 1 출력부는, 상기 정형 신호의 라이징 에지에서 상기 풀 업 동작으로 래치된 신호를 전달하는 제 1 스위칭 수단; 상기 정형 신호의 폴링 에지 에서 상기 풀 다운 동작으로 래치된 신호를 전달하는 제 2 스위칭 수단; 및 상기 제 1 및 제 2 스위칭 수단에서 전달된 신호를 상기 제 1 출력 펄스로 출력하는 제 1 전달 수단;을 포함함이 바람직하다.

상기 제 1 출력부의 구성에서, 상기 제 1 및 제 2 스위칭 수단은 상기 정형 신호에 의해 스위칭하여 상기 풀 업 동작으로 래치된 신호와 상기 풀 다운 동작으로 래치된 신호를 반전하여 전달하는 3상 인버터를 각각 포함함이 바람직하다.

또한, 상기 제 1 전달 수단은 상기 제 1 및 제 2 스위칭 수단에서 전달된 신호를 낸드 조합하는 낸드 게이트를 포함함이 바람직하다.

상기 제 1 펄스 생성부의 구성에서, 상기 제 1 피드백부는 상기 정형 신호의 폴링 에지에서 상기 제 1 출력 펄스를 상기 제 1 구동부로 전달하는 제 3 스위칭 수단을 포함함이 바람직하다.

여기서, 상기 제 3 스위칭 수단은 상기 정형 신호의 상태에 따라 상기 제 2 출력 펄스를 반전하여 상기 제 2 구동부로 전달하는 3상 인버터를 포함함이 바람직하다.

상기 제 1 펄스 생성부의 구성에서, 상기 제 1 리셋부는 상기 리셋 신호에 의해 상기 제 1 구동부와 상기 제 1 래치부 사이의 노드, 상기 제 1 출력부 내부의 노드, 상기 제 1 피드백부와 상기 제 1 구동부 사이의 노드를 각각 풀 다운시키는 다수의 풀 다운 수단을 포함함이 바람직하다.

이때, 상기 제 1 출력부 내부의 노드를 풀 다운시키는 풀 다운 수단은 상기 제 1 스위칭 수단과 상기 전달 수단 사이의 노드에 연결됨이 바람직하다.

한편, 상기 제 2 펄스 생성부는, 상기 입력 펄스에 의해 풀 업 동작이 제어되고, 피드백되는 상기 제 2 출력 펄스에 의해 풀 다운 동작이 제어되는 제 2 구동부; 상기 제 2 구동부의 출력 신호를 래치하는 제 2 래치부; 상기 정형 신호의 폴링 에지에서 상기 풀 업 동작으로 래치된 신호에 대응하여 로우 레벨에서 하이 레벨로 시프트되는 상기 제 2 출력 펄스를 발생하고, 상기 정형 신호의 라이징 에지에서 상기 풀 다운 동작으로 래치된 신호에 대응하여 하이 레벨에서 로우 레벨로 시프트되는 상기 제 2 출력 펄스를 발생하는 제 2 출력부; 상기 정형 신호의 라이징 에지에서 상기 제 2 출력 펄스를 상기 제 2 구동부로 피드백시키는 제 2 피드백부; 및 초기 동작시 인에이블되는 리셋 신호에 의해 상기 제 2 구동부와 상기 제 2 래치부 사이의 노드, 상기 제 2 출력부 내부의 노드, 상기 제 2 피드백부와 상기 제 2 구동부 사이의 노드를 초기화시키는 제 2 리셋부;를 포함함이 바람직하다.

상기 제 2 펄스 생성부의 구성에서, 상기 제 2 구동부는, 상기 입력 펄스에 의해 출력단을 풀 업 시키는 제 2 MOS 트랜지스터형 풀 업 수단; 및 상기 출력 펄스에 의해 상기 출력단을 풀 다운시키는 제 2 MOS 트랜지스터형 풀 다운 수단;을 포함함이 바람직하다.

또한, 상기 제 2 출력부는, 상기 정형 신호의 폴링 에지에서 상기 풀 업 동작으로 래치된 신호를 전달하는 제 4 스위칭 수단; 상기 정형 신호의 라이징 에지에서 상기 풀 다운 동작으로 래치된 신호를 전달하는 제 5 스위칭 수단; 및 상기 제 4 및 제 5 스위칭 수단에서 전달된 신호를 상기 제 2 출력 펄스로 출력하는 제 2 전달 수단;을 포함함이 바람직하다.

상기 제 2 출력부의 구성에서, 상기 제 4 및 제 5 스위칭 수단은 상기 정형 신호의 상태에 따라 상기 풀 업 동작으로 래치된 신호와 상기 풀 다운 동작으로 래치된 신호를 반전하여 전달하는 3상 인버터를 각각 포함함이 바람직하다.

또한, 상기 제 2 전달 수단은 상기 제 4 및 제 5 스위칭 수단에서 전달된 신호를 낸드 조합하는 낸드 게이트를 포함함이 바람직하다.

상기 제 2 펄스 생성부의 구성에서, 상기 제 2 피드백부는 상기 정형 신호의 라이징 에지에서 상기 제 2 출력 펄스를 상기 제 2 구동부로 전달하는 제 6 스위칭 수단을 포함함이 바람직하다.

여기서, 상기 제 6 스위칭 수단은 상기 정형 신호의 상태에 따라 상기 제 2 출력 펄스를 반전하여 상기 제 2 구동부로 전달하는 3상 인버터를 포함함이 바람직하다.

상기 제 2 펄스 생성부의 구성에서, 상기 제 2 리셋부는 상기 리셋 신호에 의해 상기 제 2 구동부와 상기 제 2 래치부 사이의 노드, 상기 제 2 출력부 내부의 노드, 상기 제 2 피드백부와 상기 제 2 구동부 사이의 노드를 각각 풀 다운시키는 다수의 풀 다운 수단을 포함함이 바람직하다.

이때, 상기 제 2 펄스 발생부 내부의 노드를 풀 다운시키는 풀 다운 수단은 상기 제 4 스위칭 수단과 상기 전달 수단 사이의 노드에 연결됨이 바람직하다.

상기 선택부는 상기 제 1 출력 펄스와 상기 제 2 출력 펄스 중 어느 하나가 인에이블될 때 인에이블되는 상기 제 3 출력 펄스를 출력함이 바람직하다.

이러한 동작을 수행하는 상기 선택부는, 상기 제 1 출력 펄스와 상기 제 2 출력 펄스를 노아 조합하는 노아 게이트; 및 상기 노아 게이트의 출력 신호를 반전하여 상기 제 3 출력 펄스로 출력하는 인버터;를 포함함이 바람직하다.

이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시 예를 상세하게 설명하기로 한다.

본 발명은 듀티 사이클이 일정한 클럭, 외부 클럭, 또는 외부 클럭에 상응하는 신호를 이용하여 펄스를 생성하며, 외부 클럭에 상응하는 신호란 외부 클럭의 인버팅 및 지연 등에 의하여 생성된 클럭을 의미한다.

본 발명의 펄스 발생 회로는 일 실시 예로, 도 1과 같이, 정형 신호 FIX_SIG를 이용하여 정형 신호 FIX_SIG의 하이 레벨 구간에 동기되는 펄스 OUTP를 생성하도록 구성된다.

여기서, 정형 신호 FIX_SIG는 앞서 언급한 바와 같이, 듀티 사이클이 일정한 클럭, 외부 클럭, 또는 외부 클럭에 상응하는 신호 등이며, 외부 클럭에 상응하는 신호란 외부 클럭에 의해 생성된 내부 클럭 또는 반도체 메모리 장치에 입력되는 토글링되는 외부 신호 등을 의미한다. 그리고, 내부 클럭이란 외부 클럭이 인버팅 및 지연된 클럭 또는 반도체 메모리 장치에서 어드레스 래치에 사용되는 클럭 등을 의미하며, 토글링되는 외부 신호란 커맨드에 관련된 칩 선택 신호 등을 의미한다.

구체적으로, 본 발명의 펄스 발생 회로는 펄스 INP를 입력하는 펄스 입력부(100)와, 입력 펄스 INP를 정형 신호 FIX_SIG에 동기시켜 출력 펄스로 출력하는 펄스 정형부(140)를 포함한다.

펄스 입력부(100)는 대상이 되는 펄스 INP, 즉, 공정 조건 변화에 크게 영향 을 받는 펄스 INP를 펄스 정형부(140)로 입력한다. 일 예로, 펄스 입력부(100)는 입력 펄스 INP로서 반도체 메모리 장치의 리드 또는 라이트 동작시 선택된 메모리 셀에 연결된 비트 라인과 입출력 라인 간의 데이터 전달을 제어하는 컬럼 선택 신호를 입력한다.

펄스 정형부(140)는 일 실시 예로, 도 2에 도시된 바와 같이, 동작 전 회로를 초기 상태로 만드는 리셋부(200), 입력 펄스 INP에 의해 풀 업 동작이 제어되고, 피드백되는 출력 펄스 OUTP에 의해 풀 다운 동작이 제어되는 구동부(210), 구동부(210)의 출력 신호를 래치하는 래치부(220), 및 래치부(220)의 출력 신호를 정형 신호 FIX_SIG의 하이 레벨 구간에 동기시켜 출력 펄스 OUTP로 출력하는 출력부(230)를 포함하여 구성된다.

리셋부(200)는 초기 동작시 인에이블되는 리셋 신호 RST로써 각 노드(A,C,F)를 초기화시킨다.

상기 초기화를 수행하는 리셋부(200)는 각 노드(A,C,F)를 풀 다운시키는 풀 다운 소자들로 구성될 수 있으며, 바람직하게는 노드(A)에 연결되어서 리셋 신호 RST에 의해 노드(A)를 초기화시키는 NMOS 트랜지스터(N1), 노드(C)에 연결되어서 리셋 신호 RST에 의해 노드(C)를 초기화시키는 NMOS 트랜지스터(N2), 및 노드(F)에 연결되어서 리셋 신호 RST에 의해 노드(F)를 초기화시키는 NMOS 트랜지스터(N3)로 구성될 수 있다.

여기서, 노드(A)는 구동부(12)의 출력단에 대응되고, 노드(C)는 후술할 출력부(230)의 펄스 발생부(231)에 포함된 노드에 대응되며, 노드(F)는 후술할 출력 부(230)의 피드백부(232)의 출력단에 대응된다.

즉, 각 NMOS 트랜지스터(N1~N3)는 리셋 신호 RST에 의해 턴 온되어 각 노드(A,C,F)를 접지 전압 VSS 레벨로 하강시키며, 각 노드(A,C,F)가 접지 전압 VSS 레벨로 하강함에 따라 펄스 발생 회로는 초기 상태로 리셋된다.

구동부(210)는 입력 펄스 INP에 의해 전원 전압 VDD을 노드(A)로 제공하고, 피드백부(232)에서 전달되는 출력 펄스 OUTP에 의해 접지 전압 VSS을 노드(A)로 제공한다.

상기 구동을 수행하는 구동부(210)는 입력 펄스 INP를 반전하는 인버터(IV1), 인버터(IV1)의 출력 신호에 의해 노드(A)를 풀 업시키는 풀 업 소자, 및 출력 펄스 OUTP에 의해 노드(A)를 풀 다운시키는 풀 다운 소자로 구성될 수 있다.

이때, 풀 업 소자는 인버터(IV1)의 출력 신호에 의해 턴 온되어 노드(A)를 전원 전압 VDD 레벨로 상승시키는 PMOS 트랜지스터(P1)로 구성될 수 있으며, 풀 다운 소자는 출력 펄스 OUTP에 의해 턴 온되어 노드(A)를 접지 전압 VSS 레벨로 하강시키는 NMOS 트랜지스터(N4)로 구성될 수 있다.

래치부(220)는 노드(A)로 전달된 신호를 래치하며, 노드(A)의 신호를 반전하여 노드(B)로 전달하는 인버터(IV2)와, 노드(B)의 신호를 반전하여 노드(A)로 전달하는 인버터(IV3)로 구성될 수 있다. 여기서, 노드(B)는 래치부(220)의 출력단에 대응된다.

출력부(230)는 래치부(220)에서 래치된 신호를 정형 신호 FIX_SIG의 하이 레벨 구간에 동기시켜 출력 펄스 OUTP로 출력하는 펄스 발생부(231)와, 정형 신호 FIX_SIG의 폴링 에지에서 출력 펄스 OUTP를 구동부(210)로 피드백시키는 피드백부(232)를 포함한다.

상술한 펄스 발생부(231)는 정형 신호 FIX_SIG를 반전하는 인버터(IV4), 인버터(IV4)의 출력 신호가 로우 레벨일 때 노드(B)의 신호를 반전하여 노드(C)로 전달하는 3상 인버터(TIV1), 인버터(IV4)의 출력 신호가 하이 레벨일 때 노드(B)의 신호를 반전하여 노드(D)로 전달하는 3상 인버터(TIV2), 노드(C)의 신호와 노드(D)의 신호를 낸드 조합하는 낸드 게이트(NA1), 및 낸드 게이트(NA1)의 출력 신호를 반전하여 출력 펄스 OUTP로 출력하는 인버터(IV5)로 구성될 수 있다.

또한, 상술한 피드백부(232)는 인버터(IV5)의 출력 신호를 반전하는 인버터(IV6)와, 인버터(IV4)의 출력 신호가 하이 레벨일 때 인버터(IV6)의 출력 신호를 반전하여 노드(F)로 전달하는 3상 인버터(TIV3)로 구성될 수 있다.

펄스 발생부(231)와 피드백부(232)의 각 3상 인버터(TIV1~TIV3)는 인버터(IV4)의 출력 신호에 따라 전달 여부를 결정하는 전달 소자와 전달 소자의 출력을 반전하는 반전 소자로 대체 가능하며, 일 예로 패스 게이트(Pass Gate)와 인버터 등으로 구성될 수 있다.

이러한 구성을 갖는 도 2의 펄스 정형부(140)의 동작을 상세히 살펴보면 아래와 같다.

우선, 리셋 신호 RST가 인에이블되면, 각 노드(A,C,F)가 로우 레벨로 초기화된다.

그리고, 입력 펄스 INP가 하이 레벨로 입력되면, PMOS 트랜지스터(P1)가 턴 온되어 노드(A)를 하이 레벨로 상승시킨다. 그리고, 래치부(13)는 노드(A)로 제공된 하이 레벨의 신호를 래치한다. 이때, 입력 펄스 INP는 정형 신호 FIX_SIG보다 먼저 하이 레벨로 천이함이 바람직하다.

그리고 나서, 정형 신호 FIX_SIG가 하이 레벨로 천이하면, 래치부(30)에서 래치된 신호가 3상 인버터(TIV1)를 통해 반전되어 노드(C)로 전달된다.

노드(C)의 신호는 낸드 게이트(NA1)에 의해 반전되고, 낸드 게이트(NA1)의 출력 신호는 인버터(IV5)를 통해 반전되어 출력 펄스 OUTP로 출력된다.

그리고, 출력 펄스 OUTP는 인버터(IV6)를 통해 반전된 후, 정형 신호 FIX_SIG가 로우 레벨일 때 3상 인버터(TIV3)를 통해 다시 반전되어 노드(F)로 전달된다. 즉, 출력 펄스 OUTP가 하이 레벨이므로, 정형 신호 FIX_SIG가 로우 레벨로 변할 때 노드(F)는 하이 레벨로 상승한다.

노드(F)가 하이 레벨로 상승하면, NMOS 트랜지스터(N4)가 턴 온되어 노드(A)를 로우 레벨로 하강시킨다. 그에 따라, 노드(B)는 하이 레벨로 상승하고, 노드(B)의 신호가 3상 인버터(TIV2)를 통해 반전되어 노드(D)로 전달된다.

따라서, 노드(D)가 로우 레벨로 되므로, 낸드 게이트(NA1)와 인버터(IV5)에 의해 출력 펄스 OUTP는 로우 레벨로 디스에이블된다.

즉, 도 2의 펄스 정형부(140)는 입력 펄스 INP가 입력되면, 이를 래치하고 있다가 정형 신호 FIX_SI가 하이 레벨일 때 출력 펄스 OUTP를 인에이블시키고, 정형 신호 FIX_SIG가 로우 레벨일 때 출력 펄스 OUTP를 디스에이블시킨다.

따라서, 출력 펄스 OUTP의 하이 레벨 구간은 정형 신호 FIX_SIG의 하이 레벨 구간과 동일한 펄스 폭을 가진다.

이와 같이, 도 2의 펄스 정형부(140)를 포함하는 본 발명의 펄스 발생 회로는 PVT 변화에 둔한 정형 신호 FIX_SIG를 이용하여 정형 신호 FIX_SIG의 하이 레벨 구간에 동기되는 출력 펄스 OUTP를 생성하므로, 생성된 출력 펄스 OUTP가 PVT 변화에 거의 영향을 받지 않는다.

도 2의 펄스 정형부(140)에서 출력된 펄스 OUTP를 공정 조건 중 전압 변화에 따라 테스트해본 결과, 도 3에서 알 수 있듯이, 전압이 1.8V를 기준으로 2V로 상승하거나 1.6V로 하강하여도 거의 일정한 펄스 폭을 갖는 출력 펄스 OUTP가 생성됨을 알 수 있다.

펄스 정형부(140)는 다른 실시 예로, 도 4와 같이, PVT 변화에 둔한 정형 신호 FIX_SIG을 이용하여 정형 신호 FIX_SIG의 로우 레벨 구간에 동기되는 펄스 OUTP를 생성하도록 구성될 수 있다.

구체적으로, 도 4의 펄스 정형부(140)는 동작 전 회로를 초기 상태로 만드는 리셋부(400), 입력 펄스 INP에 의해 풀 업 동작이 제어되고, 피드백되는 출력 펄스 OUTP에 의해 풀 다운 동작이 제어되는 구동부(410), 구동부(410)의 출력 신호를 래치하는 래치부(420), 및 래치부(420)의 출력 신호를 정형 신호 FIX_SIG의 로우 레벨 구간에 동기시켜 출력 펄스 OUTP로 출력하는 출력부(430)를 포함한다.

여기서, 리셋부(400), 구동부(410), 및 래치부(420)는 도 2의 리셋부(200), 구동부(210), 및 래치부(220)와 각각 동일한 구성이므로, 이에 대한 설명은 생략하기로 한다.

출력부(430)는 래치부(420)에서 래치된 신호를 정형 신호 FIX_SIG의 로우 레벨 구간에 동기시켜 출력 펄스 OUTP로 출력하는 펄스 발생부(431)와, 정형 신호 FIX_SIG의 라이징 에지에서 출력 펄스 OUTP를 구동부(410)로 피드백시키는 피드백부(432)를 포함한다.

상술한 펄스 발생부(431)는 정형 신호 FIX_SIG를 반전하는 인버터(IV7), 인버터(IV7)의 출력 신호를 반전하는 인버터(IV4), 인버터(IV4)의 출력 신호가 로우 레벨일 때 노드(B)의 신호를 반전하여 노드(C)로 전달하는 3상 인버터(TIV1), 인버터(IV4)의 출력 신호가 하이 레벨일 때 노드(B)의 신호를 반전하여 노드(D)로 전달하는 3상 인버터(TIV2), 노드(C)의 신호와 노드(D)의 신호를 낸드 조합하는 낸드 게이트(NA1), 및 낸드 게이트(NA1)의 출력 신호를 반전하여 출력 펄스 OUTP로 출력하는 인버터(IV5)로 구성될 수 있다.

또한, 상술한 피드백부(432)는 인버터(IV5)의 출력 신호를 반전하는 인버터(IV6)와, 인버터(IV4)의 출력 신호가 하이 레벨일 때 인버터(IV6)의 출력 신호를 반전하여 노드(F)로 전달하는 3상 인버터(TIV3)로 구성될 수 있다.

도 4와 같은 구성을 갖는 펄스 정형부(140)는 입력 펄스 INP가 하이 레벨로 천이한 이후, 정형 신호 FIX_SIG가 로우 레벨로 천이하면, 정형 신호 FIX_SIG의 로우 레벨 구간에 동기되어 하이 레벨의 펄스를 갖는 출력 펄스 OUTP를 출력한다.

그리고, 정형 신호 FIX_SIG가 하이 레벨로 천이하면, 피드백부(242)에서 피드백된 출력 펄스 OUTP에 의해 구동부(220)가 노드(A)를 로우 레벨로 하강시키므로, 출력 펄스 OUTP가 로우 레벨로 디스에이블된다.

따라서, 도 4의 펄스 정형부(140)는 PVT 변화에 둔한 정형 신호 FIX_SIG의 소정 폴링 에지에서 라이징 에지까지의 구간에 동기되는 출력 펄스 OUTP를 생성하므로, 출력 펄스 OUTP가 PVT 변화에 상관없이 거의 일정한 펄스 폭을 가질 수 있다.

본 발명의 펄스 정형부(140)는 또 다른 실시 예로, 도 5와 같이, PVT 변화에 둔한 정형 신호 FIX_SIG의 하이 레벨 구간에 동기되는 출력 펄스 OUTP1와 로우 레벨 구간에 동기되는 출력 펄스 OUTP2 중 어느 하나를 선택하여 출력 펄스 OUTP로 출력하도록 구성될 수 있다.

구체적으로, 도 5의 펄스 정형부(140)는 정형 신호 FIX_SIG의 하이 레벨 구간에 동기되는 출력 펄스 OUTP1를 생성하는 펄스 생성부(500), 정형 신호 FIX_SIG의 로우 레벨 구간에 동기되는 출력 펄스 OUTP2를 생성하는 펄스 생성부(510), 및 출력 펄스 OUTP1와 출력 펄스 OUTP2 중 어느 하나를 선택하여 출력 펄스 OUTP로 출력하는 선택부(520)를 포함한다.

여기서, 펄스 생성부(500)는 도 2와 동일한 구성을 갖고, 펄스 생성부(510)는 도 4와 동일한 구성을 갖는다. 그리고, 선택부(520)는 출력 펄스 OUTP1와 출력 펄스 OUTP2를 노아 조합하는 노아 게이트(NR)와, 노아 게이트(NR)의 출력을 반전하는 인버터(IV8)로 구성될 수 있다.

이러한 구성을 갖는 도 5의 펄스 정형부(140)는 입력되는 정형 신호 FIX_SIG의 상태에 따라 출력 펄스 OUTP1와 출력 펄스 OUTP2 중 어느 하나를 선택하여 출력 펄스 OUTP로 출력한다.

즉, 입력 펄스 INP가 하이 레벨로 입력된 후, 정형 신호 FIX_SIG가 로우 레벨에서 하이 레벨로 천이되면, 출력 펄스 OUTP1가 출력 펄스 OUTP로 출력되고, 정형 신호 FIX_SIG가 하이 레벨에서 로우 레벨로 천이되면, 출력 펄스 OUTP2가 출력 펄스 OUTP로 출력된다.

이러한 출력 펄스 OUTP는 마찬가지로 공정 조건 변화에 둔한 정형 신호 FIX_SIG에 동기되어 생성되므로 공정 조건 변화에 거의 영향을 받지 않고 일정한 펄스 폭을 유지할 수 있다.

이상에서 살펴본 바와 같이, 본 발명은 내부 클럭, 외부 클럭, 또는 다른 외부 입력인 정형 신호 FIX_SIG의 하이 또는 로우 레벨 구간에 동기되는 펄스를 생성하므로, 공정 조건 변화에 상관없이 거의 일정한 펄스 폭을 갖는 펄스를 생성할 수 있다.

아울러, 본 발명은 정형 신호 FIX_SIG를 이용하여 정형 신호 FIX_SIG에 동기되는 펄스를 생성하므로, 많은 면적을 차지하는 저항과 MOS 캐패시터를 사용하지 않고 공정 조건 변화에 둔한 펄스를 생성할 수 있다.

한편, 본 발명은 항상 일정한 폭을 가진 펄스가 필요한 모든 회로에 적용 가능하다.

일 예로, 반도체 메모리 장치에 적용될 경우, 라이트 동작시 라이트 드라이버에서 증폭된 데이터를 해당 비트 라인으로 전달하기 위한 컬럼 선택 트랜지스터는 컬럼 선택 신호의 펄스 폭이 클수록 많은 양의 전하를 비트 라인으로 전달한다.

이때, 컬럼 선택 트랜지스터는 컬럼 선택 신호에 의해 컬럼 선택 트랜지스터 가 턴 온되는 순간 세그먼트 입출력 라인의 전류가 비트 라인 감지증폭기에 영향을 주어 노이즈성 불량을 유발할 수 있기 때문에, 컬럼 선택 트랜지스터의 게이트는 되도록 둔감하게 설계된다.

이와 같이 게이트가 둔감하게 설계된 컬럼 선택 트랜지스터는 공정 조건 변화에 의해 컬럼 선택 신호의 펄스 폭이 작아지면 충분히 턴 온되지 못할 수 있으며, 이로 인해, 데이터가 비트 라인 또는 세그먼트 입출력 라인으로 제대로 전달되지 못할 수 있다.

하지만, 본 발명에서 생성되는 펄스를 컬럼 선택 신호로 이용할 경우, 본 발명의 실시 예는 공정 조건 변화에 둔한 펄스 폭을 갖는 컬럼 선택 신호를 생성하므로, 공정 조건 변화에 관계없이 충분한 전하가 비트 라인으로 전달될 수 있는 효과가 있다.

이와 같이, 본 발명은 공정 조건 변화에 둔한 신호를 이용하여 상기 클럭에 동기되는 펄스를 생성하므로, 공정 조건 변화에 상관없이 거의 일정한 펄스 폭을 갖는 펄스를 생성할 수 있는 효과가 있다.

또한, 본 발명은 넓은 면적을 차지하는 저항과 캐패시터를 사용하지 않고 공정 조건 변화에 둔한 신호를 이용하여 상기 클럭에 동기되는 펄스를 생성하므로, 공정 조건에 둔한 펄스를 생성하는 회로의 면적이 줄어들 수 있는 효과가 있다.

본 발명을 특정 실시 예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구범위에 의해 마련되는 본 발명의 정신이나 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업자는 용이하게 알 수 있다.

Claims

입력펄스를 제공하는 펄스 입력부; 및

상기 입력펄스를 풀 업 및 풀 다운하여서 정형신호에 동기시켜서 출력펄스로 출력하고, 상기 풀 업은 상기 입력펄스에 의해 제어되고, 상기 풀 다운은 피드백되는 상기 출력펄스에 의해 제어되는 펄스 정형부;

를 포함함을 특징으로 하는 펄스 발생 회로.
제 1 항에 있어서,

상기 펄스 입력부는 상기 입력 펄스로서 반도체 메모리 장치의 리드 또는 라이트 동작시 선택된 메모리 셀에 연결된 비트 라인과 입출력 라인 간의 데이터 전달을 제어하는 컬럼 선택 신호를 입력함을 특징으로 하는 펄스 발생 회로.
제 1 항에 있어서,

상기 정형 신호는 듀티 사이클이 일정한 클럭임을 특징으로 하는 펄스 발생 회로.
제 1 항에 있어서,

상기 정형 신호는 외부 클럭임을 특징으로 하는 펄스 발생 회로.
제 1 항에 있어서,

상기 정형 신호는 외부 클럭에 의해 생성된 내부 클럭임을 특징으로 하는 펄 스 발생 회로.
제 5 항에 있어서,

상기 내부 클럭은 상기 외부 클럭이 인버팅 및 지연된 클럭임을 특징으로 하는 펄스 발생 회로.
제 5 항에 있어서,

상기 내부 클럭은 반도체 메모리 장치에서 어드레스 래치에 사용되는 내부 클럭임을 특징으로 하는 클럭 동기 펄스 발생 회로.
제 1 항에 있어서,

상기 정형 신호는 반도체 메모리 장치에 입력되는 토글링되는 외부 신호임을 특징으로 하는 펄스 발생 회로.
제 8 항에 있어서,

상기 토글링되는 외부 신호는 칩 선택 신호임을 특징으로 하는 펄스 발생 회로.
제 1 항에 있어서,

상기 펄스 정형부는,

상기 입력 펄스에 의해 상기 풀 업 동작이 제어되고, 피드백되는 상기 출력 펄스에 의해 상기 풀 다운 동작이 제어되는 구동부;

상기 구동부의 출력 신호를 래치하는 래치부; 및

상기 래치부의 출력 신호를 상기 정형 신호에 동기시켜 상기 출력 펄스로 출력하는 출력부;를 포함하며,

상기 정형 신호의 제 1 에지에 동기되어 상기 풀 업 동작으로 래치된 신호에 대응한 상기 출력 펄스의 레벨 시프트가 발생하고, 상기 정형 신호의 제 2 에지에 동기되어 상기 풀 다운 동작으로 래치된 신호에 대응한 상기 출력 펄스의 레벨 시프트가 발생함을 특징으로 하는 펄스 발생 회로.
제 10 항에 있어서,

상기 입력 펄스는 상기 정형 신호의 제 1 에지보다 먼저 인에이블됨을 특징으로 하는 펄스 발생 회로.
제 10 항에 있어서,

상기 구동부는,

상기 입력 펄스에 의해 출력단을 풀 업 시키는 MOS 트랜지스터형 풀 업 수단; 및

상기 출력 펄스에 의해 상기 출력단을 풀 다운시키는 MOS 트랜지스터형 풀 다운 수단;을 포함함을 특징으로 하는 펄스 발생 회로.
제 10 항에 있어서,

상기 출력부는 상기 정형 신호의 라이징 에지에서 로우 레벨에서 하이 레벨로 시프트된 상기 출력 펄스를 발생하고, 상기 정형 신호의 폴링 에지에서 하이 레벨에서 로우 레벨로 시프트된 상기 출력 펄스를 발생함을 특징으로 하는 펄스 발생 회로.
제 10 항에 있어서,

상기 출력부는 상기 정형 신호의 폴링 에지에서 로우 레벨에서 하이 레벨로 시프트된 상기 출력 펄스를 발생하고, 상기 정형 신호의 라이징 에지에서 하이 레벨에서 로우 레벨로 시프트된 상기 출력 펄스를 발생함을 특징으로 하는 펄스 발생 회로.
제 10 항에 있어서,

상기 출력부는,

상기 래치부의 출력 신호를 상기 정형 신호에 동기시켜 상기 출력 펄스로 출력하는 펄스 발생부; 및

상기 정형 신호의 상태에 따라 상기 출력 펄스를 상기 구동부로 피드백시키는 피드백부;를 포함함을 특징으로 하는 펄스 발생 회로.
제 15 항에 있어서,

상기 펄스 발생부는,

상기 정형 신호가 제 1 상태일 때 상기 풀 업 동작으로 래치된 신호를 제 1 노드로 전달하는 제 1 스위칭 수단;

상기 정형 신호가 제 2 상태일 때 상기 풀 다운 동작으로 래치된 신호를 제 2 노드로 전달하는 제 2 스위칭 수단; 및

상기 제 1 및 제 2 노드로 전달된 신호를 상기 출력 펄스로 출력하는 전달 수단;을 포함함을 특징으로 하는 펄스 발생 회로.
제 16 항에 있어서,

상기 제 1 및 제 2 스위칭 수단은 3상 인버터를 각각 포함하며, 상기 제 1 및 제 2 스위칭 수단의 각 3상 인버터는 상기 정형 신호에 의해 상반되게 스위칭함을 특징으로 하는 펄스 발생 회로.
제 16 항에 있어서,

상기 전달 수단은 상기 제 1 노드의 신호와 상기 제 2 노드의 신호를 낸드 조합하는 낸드 게이트를 포함함을 특징으로 하는 펄스 발생 회로.
제 17 항에 있어서,

상기 피드백부는 상기 정형 신호의 상태에 따라 상기 출력 펄스를 상기 구동부로 전달하는 제 3 스위칭 수단을 포함함을 특징으로 하는 펄스 발생 회로.
제 19 항에 있어서,

상기 제 3 스위칭 수단은 상기 정형 신호의 상태에 따라 스위칭하는 3상 인버터를 포함하며, 상기 제 2 및 제 3 스위칭 수단의 각 3상 인버터는 상기 정형 신호에 의해 동일 스위칭 타이밍을 가짐을 특징으로 하는 펄스 발생 회로.
제 16 항에 있어서,

상기 구동부와 상기 래치부 사이를 연결하는 노드, 상기 출력부 내부의 노드, 및 상기 구동부와 상기 출력부 사이를 연결하는 노드에는 초기화를 위한 리셋 수단이 각각 더 연결됨을 특징으로 하는 펄스 발생 회로.
제 21 항에 있어서,

상기 출력부 내부의 노드에 연결되는 리셋 수단은 상기 제 1 스위칭 수단과 상기 전달 수단 사이의 노드에 연결됨을 특징으로 하는 펄스 발생 회로.
제 21 항에 있어서,

상기 각 리셋 수단은 초기 동작시 인에이블되는 리셋 신호에 의해 턴 온되어 상기 각 노드를 풀 다운시키는 MOS 트랜지스터형 풀 다운 수단을 포함함을 특징으로 하는 펄스 발생 회로.
입력 펄스에 의해 풀 업 동작이 제어되고, 피드백되는 제 1 출력 펄스에 의해 풀 다운 동작이 제어되어 정형신호의 제 1 상태에 동기되는 상기 제 1 출력 펄스를 생성하는 제 1 펄스 생성부;

상기 입력 펄스에 의해 풀 업 동작이 제어되고, 피드백되는 제 2 출력 펄스에 의해 풀 다운 동작이 제어되어 정형 신호의 제 2 상태에 동기되는 상기 제 2 출력 펄스를 생성하는 제 2 펄스 생성부; 및

상기 제 1 출력 펄스와 상기 제 2 출력 펄스 중 어느 하나를 선택하여 제 3 출력 펄스로 출력하는 선택부;

를 포함함을 특징으로 하는 펄스 발생 회로.
제 24 항에 있어서,

상기 입력 펄스는 반도체 메모리 장치의 리드 또는 라이트 동작시 선택된 메모리 셀에 연결된 비트 라인과 입출력 라인 간의 데이터 전달을 제어하는 컬럼 선택 신호임을 특징으로 하는 펄스 발생 회로.
제 24 항에 있어서,

상기 정형 신호는 듀티 사이클이 일정한 클럭임을 특징으로 하는 펄스 발생 회로.
제 24 항에 있어서,

상기 정형 신호는 외부 클럭임을 특징으로 하는 펄스 발생 회로.
제 24 항에 있어서,

상기 정형 신호는 외부 클럭에 의해 생성된 내부 클럭을 각각 입력받음을 특징으로 하는 펄스 발생 회로.
제 28 항에 있어서,

상기 내부 클럭은 상기 외부 클럭이 인버팅 및 지연된 클럭임을 특징으로 하는 펄스 발생 회로.
제 28 항에 있어서,

상기 내부 클럭은 반도체 메모리 장치에서 어드레스 래치에 사용되는 내부 클럭임을 특징으로 하는 클럭 동기 펄스 발생 회로.
제 24 항에 있어서,

상기 정형 신호는 반도체 메모리 장치에 입력되는 토글링되는 외부 신호임을 특징으로 하는 펄스 발생 회로.
제 31 항에 있어서,

상기 토글링되는 외부 신호는 칩 선택 신호임을 특징으로 하는 펄스 발생 회로.
제 24 항에 있어서,

상기 제 1 펄스 생성부는,

상기 입력 펄스에 의해 풀 업 동작이 제어되고, 피드백되는 상기 제 1 출력 펄스에 의해 풀 다운 동작이 제어되는 제 1 구동부;

상기 제 1 구동부의 출력 신호를 래치하는 제 1 래치부;

상기 정형 신호의 라이징 에지에서 상기 풀 업 동작으로 래치된 신호에 대응하여 로우 레벨에서 하이 레벨로 시프트되는 상기 제 1 출력 펄스를 발생하고, 상기 정형 신호의 폴링 에지에서 상기 풀 다운 동작으로 래치된 신호에 대응하여 하이 레벨에서 로우 레벨로 시프트되는 상기 제 1 출력 펄스를 발생하는 제 1 출력부;

상기 정형 신호의 폴링 에지에서 상기 제 1 출력 펄스를 상기 제 1 구동부로 피드백시키는 제 1 피드백부; 및

초기 동작시 인에이블되는 리셋 신호에 의해 상기 제 1 구동부와 상기 제 1 래치부 사이의 노드, 상기 제 1 출력부 내부의 노드, 상기 제 1 피드백부와 상기 제 1 구동부 사이의 노드를 초기화시키는 제 1 리셋부;를 포함함을 특징으로 하는 펄스 발생 회로.
제 33 항에 있어서,

상기 제 1 구동부는,

상기 입력 펄스에 의해 출력단을 풀 업 시키는 제 1 MOS 트랜지스터형 풀 업 수단; 및

상기 출력 펄스에 의해 상기 출력단을 풀 다운시키는 제 1 MOS 트랜지스터형 풀 다운 수단;을 포함함을 특징으로 하는 펄스 발생 회로.
제 33 항에 있어서,

상기 제 1 출력부는,

상기 정형 신호의 라이징 에지에서 상기 풀 업 동작으로 래치된 신호를 전달하는 제 1 스위칭 수단;

상기 정형 신호의 폴링 에지에서 상기 풀 다운 동작으로 래치된 신호를 전달하는 제 2 스위칭 수단; 및

상기 제 1 및 제 2 스위칭 수단에서 전달된 신호를 상기 제 1 출력 펄스로 출력하는 제 1 전달 수단;을 포함함을 특징으로 하는 펄스 발생 회로.
제 35 항에 있어서,

상기 제 1 및 제 2 스위칭 수단은 상기 정형 신호에 의해 스위칭하여 상기 풀 업 동작으로 래치된 신호와 상기 풀 다운 동작으로 래치된 신호를 반전하여 전달하는 3상 인버터를 각각 포함함을 특징으로 하는 펄스 발생 회로.
제 35 항에 있어서,

상기 제 1 전달 수단은 상기 제 1 및 제 2 스위칭 수단에서 전달된 신호를 낸드 조합하는 낸드 게이트를 포함함을 특징으로 하는 펄스 발생 회로.
제 33 항에 있어서,

상기 제 1 피드백부는 상기 정형 신호의 폴링 에지에서 상기 제 1 출력 펄스를 상기 제 1 구동부로 전달하는 제 3 스위칭 수단을 포함함을 특징으로 하는 펄스 발생 회로.
제 38 항에 있어서,

상기 제 3 스위칭 수단은 상기 정형 신호의 상태에 따라 상기 제 2 출력 펄스를 반전하여 상기 제 2 구동부로 전달하는 3상 인버터를 포함함을 특징으로 하는 펄스 발생 회로.
제 33 항에 있어서,

상기 제 1 리셋부는 상기 리셋 신호에 의해 상기 제 1 구동부와 상기 제 1 래치부 사이의 노드, 상기 제 1 출력부 내부의 노드, 상기 제 1 피드백부와 상기 제 1 구동부 사이의 노드를 각각 풀 다운시키는 다수의 풀 다운 수단을 포함함을 특징으로 하는 펄스 발생 회로.
제 35 항 또는 제 40 항에 있어서,

상기 제 1 출력부 내부의 노드를 풀 다운시키는 풀 다운 수단은 상기 제 1 스위칭 수단과 상기 전달 수단 사이의 노드에 연결됨을 특징으로 하는 펄스 발생 회로.
제 24 항에 있어서,

상기 제 2 펄스 생성부는,

상기 입력 펄스에 의해 풀 업 동작이 제어되고, 피드백되는 상기 제 2 출력 펄스에 의해 풀 다운 동작이 제어되는 제 2 구동부;

상기 제 2 구동부의 출력 신호를 래치하는 제 2 래치부;

상기 정형 신호의 폴링 에지에서 상기 풀 업 동작으로 래치된 신호에 대응하여 로우 레벨에서 하이 레벨로 시프트되는 상기 제 2 출력 펄스를 발생하고, 상기 정형 신호의 라이징 에지에서 상기 풀 다운 동작으로 래치된 신호에 대응하여 하이 레벨에서 로우 레벨로 시프트되는 상기 제 2 출력 펄스를 발생하는 제 2 출력부;

상기 정형 신호의 라이징 에지에서 상기 제 2 출력 펄스를 상기 제 2 구동부로 피드백시키는 제 2 피드백부; 및

초기 동작시 인에이블되는 리셋 신호에 의해 상기 제 2 구동부와 상기 제 2 래치부 사이의 노드, 상기 제 2 펄스 발생부 내부의 노드, 상기 제 2 피드백부와 상기 제 2 구동부 사이의 노드를 초기화시키는 제 2 리셋부;를 포함함을 특징으로 하는 펄스 발생 회로.
제 42 항에 있어서,

상기 제 2 구동부는,

상기 입력 펄스에 의해 출력단을 풀 업 시키는 제 2 MOS 트랜지스터형 풀 업 수단; 및

상기 출력 펄스에 의해 상기 출력단을 풀 다운시키는 제 2 MOS 트랜지스터형 풀 다운 수단;을 포함함을 특징으로 하는 펄스 발생 회로.
제 42 항에 있어서,

상기 제 2 출력부는,

상기 정형 신호의 폴링 에지에서 상기 풀 업 동작으로 래치된 신호를 전달하는 제 4 스위칭 수단;

상기 정형 신호의 라이징 에지에서 상기 풀 다운 동작으로 래치된 신호를 전달하는 제 5 스위칭 수단; 및

상기 제 4 및 제 5 스위칭 수단에서 전달된 신호를 상기 제 2 출력 펄스로 출력하는 제 2 전달 수단;을 포함함을 특징으로 하는 펄스 발생 회로.
제 44 항에 있어서,

상기 제 4 및 제 5 스위칭 수단은 상기 정형 신호의 상태에 따라 상기 풀 업 동작으로 래치된 신호와 상기 풀 다운 동작으로 래치된 신호를 반전하여 전달하는 3상 인버터를 각각 포함함을 특징으로 하는 펄스 발생 회로.
제 44 항에 있어서,

상기 제 2 전달 수단은 상기 제 4 및 제 5 스위칭 수단에서 전달된 신호를 낸드 조합하는 낸드 게이트를 포함함을 특징으로 하는 펄스 발생 회로.
제 42 항에 있어서,

상기 제 2 피드백부는 상기 정형 신호의 라이징 에지에서 상기 제 2 출력 펄스를 상기 제 2 구동부로 전달하는 제 6 스위칭 수단을 포함함을 특징으로 하는 펄스 발생 회로.
제 47 항에 있어서,

상기 제 6 스위칭 수단은 상기 정형 신호의 상태에 따라 상기 제 2 출력 펄스를 반전하여 상기 제 2 구동부로 전달하는 3상 인버터를 포함함을 특징으로 하는 펄스 발생 회로.
제 42 항에 있어서,

상기 제 2 리셋부는 상기 리셋 신호에 의해 상기 제 2 구동부와 상기 제 2 래치부 사이의 노드, 상기 제 2 출력부 내부의 노드, 상기 제 2 피드백부와 상기 제 2 구동부 사이의 노드를 각각 풀 다운시키는 다수의 풀 다운 수단을 포함함을 특징으로 하는 펄스 발생 회로.
제 44 항 또는 제 49 항에 있어서,

상기 제 2 출력부 내부의 노드를 풀 다운시키는 풀 다운 수단은 상기 제 4 스위칭 수단과 상기 전달 수단 사이의 노드에 연결됨을 특징으로 하는 펄스 발생 회로.
제 24 항에 있어서,

상기 선택부는 상기 제 1 출력 펄스와 상기 제 2 출력 펄스 중 어느 하나가 인에이블될 때 인에이블되는 상기 제 3 출력 펄스를 출력함을 특징으로 하는 펄스 발생 회로.
제 51 항에 있어서,

상기 선택부는,

상기 제 1 출력 펄스와 상기 제 2 출력 펄스를 노아 조합하는 노아 게이트; 및

상기 노아 게이트의 출력 신호를 반전하여 상기 제 3 출력 펄스로 출력하는 인버터;를 포함함을 특징으로 하는 펄스 발생 회로.