JP5539574B2 - 表示装置 - Google Patents

Description

本発明は表示装置に関する。

例えば液晶表示装置などの表示装置においては、製造時等に起きる静電気により、その表示装置を構成するアレイ基板上の回路が破壊されることがある。この問題に対処するためにアレイ基板上で金属膜をパターニングしてアース線を形成し、回路に生じた静電気を逃がすことが一般的に行われている。

さらにアース線は高圧電流が流れる可能性があるため、アース線の下層にありそのアース線と平面的に交差する配線との間での耐圧特性を向上させる（電位差による影響を緩和する）ことが望ましい。この耐圧特性を向上させるため、アース線の下層にそのアース線と重なるように延びる半導体膜が形成された表示装置も存在する。

特許文献１は本発明に関連する文献であり、アース線を形成して配線に生じた静電気を逃がす構成が開示されている。

特開２００７−４２７７５号公報

前述のアース線の下層にそのアース線と重なるように延びる半導体膜が形成された表示装置において、回路構成を改良するためにアース線と交差する配線の構成を変更した場合に、その回路構成と上記半導体膜との関係に起因して静電放電による回路の破壊が起きる場合がある。以下、その問題が発生する状況についてＩＰＳ（In-Plane-Switching）方式の液晶表示装置を例に図５〜図８を用いて説明する。

図５は、本発明の課題を説明するためのアレイ基板の部分平面図であり、前述の静電放電の問題が起きる場合の構成の例である。本図は、液晶表示装置の表示領域の左側にあるアース線ＰＥを含む周辺回路を拡大した図であり、画素配列の２行分に対応する回路が示されている。図中右端付近を上下方向に延びている映像信号線ＩＬは表示領域の左端を示し、この映像信号線ＩＬから右側はこの液晶表示装置のアレイ基板の表示領域であり、複数の画素回路が配置されている。映像信号線ＩＬより左側は表示領域を囲む領域（額縁領域）である。図中中央および上部をそれぞれゲート信号線ＧＬが左右方向に延びている。ゲート信号線ＧＬは、額縁領域から映像信号線ＩＬと交差し図中右端からさらに表示領域内を延伸する。それぞれのゲート信号線ＧＬの図中上側に隣接してコモン接続線ＣＣＬも額縁領域内を左から右に延伸し、映像信号線ＩＬの手前でコモン接続電極ＣＣＥにつながっている。コモン接続電極ＣＣＥはコモン接続線ＣＣＬに対応して設けられ、コモン接続線ＣＣＬとの接続する点から映像信号線ＩＬと並んで図中上側に向かって上側のゲート信号線ＧＬの手前まで延びる。ゲート信号線ＧＬ、コモン接続線ＣＣＬおよびコモン接続電極ＣＣＥはアレイ基板を構成する絶縁基板ＳＵＢ上の同じ層（第１の導電層）に形成されている。

図中中央を上下にアース線ＰＥが延びている。映像信号線ＩＬおよびアース線ＰＥは第１の導電層の上層に形成されたゲート絶縁膜ＧＩのさらに上の層（第２の導電層）に形成されている。ここで、アース線ＰＥの下層には、配線間半導体膜ＳＰがアース線ＰＥと同じ方向に延びている。配線間半導体膜ＳＰとアース線ＰＥとは平面的に重なっており、ゲート信号線ＧＬやコモン接続線ＣＣＬと交差する部分ではアース線ＰＥより幅が広く、それ以外の部分ではアース線ＰＥより幅が狭く形成されている。

なお、この図ではコモン接続電極ＣＣＥはコンタクトホールを通じてコモン電極ＣＴと接続され、コモン電極ＣＴは映像信号線ＩＬを超えて表示領域内を延びている。またゲート信号線ＧＬは保護ダイオードＰＤ１，ＰＤ２によってアース線ＰＥと電気的に接続されている。

図６は図５のＡ−Ａ切断線における断面図であり、アース線部分の断面構造を示す。絶縁基板ＳＵＢの上にコモン接続線ＣＣＬおよびゲート信号線ＧＬが形成される第１の導電層があり、第１の導電層の上層にはゲート絶縁膜ＧＩの層、半導体膜ＳＬＥが形成される層、不純物添加半導体膜ＤＬＥが形成される層、アース線ＰＥが形成される第２の導電層、層間絶縁膜ＭＩの層の順に積層されている。ここで、半導体膜ＳＬＥおよび不純物添加半導体膜ＤＬＥは配線間半導体膜ＳＰを構成している。

ここで、図５および図６のような構成を持つ回路において、第１の導電層の上層で行われるエッチングなどの製造工程により配線等に静電気が溜まる場合がある。特に、半導体膜をプラズマのイオンを用いてエッチングする際には、アレイ基板にイオンが照射されるため、配線に静電気が溜まりやすい。

図７は本発明の課題におけるアレイ基板におけるエッチング工程を説明する図である。図７は図５に示す回路の製造途中の状態を示している。本図は絶縁基板ＳＵＢ上に金属膜の層が積層されゲート信号線ＧＬやコモン接続線ＣＣＬ等がパターニングされた後に、ゲート絶縁膜ＧＩの層、半導体膜ＳＬＥ等が形成される層、不純物添加半導体膜ＤＬＥ等が形成される層が積層され、エッチングによって不純物添加半導体膜ＤＬＥおよび半導体膜ＳＬＥ等がパターニングされた状態を示している。本図からわかるように、半導体膜をプラズマエッチングする際には、その下層で静電気が溜まるのはゲート信号線ＧＬおよびコモン接続線ＣＣＬである。ここで、ゲート信号線ＧＬは額縁領域から表示領域の反対側の端にかけて延伸する配線であり、コモン接続線ＣＣＬは額縁領域内を延伸するが表示領域内には形成されていない配線である。そのため図７からもわかるようにゲート信号線ＧＬの配線長はコモン接続線ＣＣＬの配線長に比べて大幅に（少なくとも１０倍以上）長い。そのために配線長の長いゲート信号線ＧＬの方がエッチングにおけるプラズマイオンの影響で静電気が溜まりやすい。

静電気により溜まる電荷の量が異なると、電位差が生じる。図５の場合はゲート信号線ＧＬとコモン接続線との間に電位差が生じ、図６のコモン接続線ＣＣＬとゲート信号線ＧＬとの間で静電放電が起き回路が破壊される。静電放電のルートは、ゲート絶縁膜ＧＩを最短距離で横方向に延びるのではなく、ゲート絶縁膜ＧＩの上方にある半導体膜ＳＬＥおよび不純物添加半導体膜ＤＬＥを介している。

一方、図８は従来のアレイ基板におけるエッチング工程を説明する図である。本図は従来のＩＰＳ方式やＴＮ方式の液晶表示装置の回路の製造途中の状態を示し、特にアース線ＰＥ付近を拡大して示している。図７と同じくゲート信号線ＧＬやコモン接続線ＣＣＬがパターニングされた後にゲート絶縁膜ＧＩの層、半導体膜ＳＬＥが形成される層、不純物添加半導体膜ＤＬＥ等が形成される層などが積層され、プラズマのイオンを用いてエッチングされた状態を示している。図８は図７と異なり、図７のコモン接続線に対応する金属配線ＭＬはゲート信号線ＧＬと同じく額縁領域から表示領域の反対側の端にかけて延伸している。そのためゲート信号線ＧＬと金属配線ＭＬの配線長はほぼ同じである。この場合にはゲート信号線ＧＬと金属配線ＭＬに電荷が溜まったとしても、ほぼ同じように溜まるため、ゲート信号線ＧＬと金属配線ＭＬに溜まる電荷の量の差は限られ、静電放電は発生しない。なお、金属配線ＭＬは、ＩＰＳ方式の液晶表示装置であればコモン信号線に相当し、ＴＮ方式の液晶表示装置であればストレージ線に相当する。

つまり、図７のような構成では、コモン接続線ＣＣＬとそれに隣接するゲート信号線ＧＬとの配線長が大幅に異なるために半導体層等のエッチングをする際に電荷がゲート信号線ＧＬの方が多くなるように不均一に溜まりやすく、かつアース線の下層にそのアース線と重なるように延びる半導体膜がコモン接続線ＣＣＬとそれに隣接するゲート信号線ＧＬとの間をつなぐように形成されていると、アース線の形成よりも前に静電放電が起き回路が破壊されるという問題があった。

本発明は上記課題を鑑みてなされたものであって、その目的は、アース線の形成前のエッチング工程において、静電放電による回路の破壊を防いだ表示装置を提供することにある。

本出願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、以下の通りである。

（１）絶縁基板の上に第１の信号線と前記第１の信号線に隣接する第２の信号線とが形成された第１の導電層と、前記第１の導電層の上層に設けられた第１の絶縁層と、前記第１の絶縁層の上層に設けられ、前記第１の信号線および前記第２の信号線と平面的に交差するアース線が形成された第２の導電層と、前記第１の絶縁層と前記第２の導電層との間に設けられ、前記アース線と平面的に重なり互いに離間して形成された第１の半導体膜および第２の半導体膜が形成された半導体層と、を含み、前記第１の信号線の配線長と前記第２の信号線の配線長とは少なくとも１０倍以上異なり、前記第１の半導体膜は、平面的にみて前記第１の信号線と前記アース線とが交差する部分と重なり、前記第２の半導体膜は、平面的にみて前記第２の信号線と前記アース線とが交差する部分と重なる、ことを特徴とする表示装置。

（２）（１）において、前記第１の半導体膜および前記第２の半導体膜は、不純物が添加された半導体の膜を含む、ことを特徴とする表示装置。

（３）（１）または（２）において、前記絶縁基板は、画素に対応する画素回路が複数配置される表示領域と、前記表示領域を囲む額縁領域とを有し、前記第１の信号線は前記額縁領域内および前記表示領域内の両方において延伸し、前記第２の信号線は前記額縁領域内において延伸し前記表示領域内には形成されていない、ことを特徴とする表示装置。

（４）（３）において、前記第２の信号線は、前記第２の導電層より上層に形成され前記額縁領域から前記表示領域に延びる透明電極と接続される、ことを特徴とする表示装置。

（５）（１）から（４）のうちいずれか一つにおいて、前記第１の半導体膜は、前記アース線および前記第１の信号線以外の前記第１の導電層内の配線とは平面的に重ならず、前記第２の半導体膜は、前記アース線および前記第２の信号線以外の前記第１の導電層内の前記配線とは平面的に重ならない、ことを特徴とする表示装置。

本発明によれば、半導体膜等のエッチング工程において静電放電による回路の破壊を防ぐことができる。

本発明の実施形態に係るアレイ基板の表示領域およびその周辺領域の等価回路を示す図である。 本実施形態に係るアレイ基板のアース線ＰＥ付近を示す部分平面図である。 図２のＡ−Ａ切断線における断面図である。 本実施形態に係るアレイ基板の製造工程を説明するための図である。 本実施形態に係るアレイ基板の製造工程を説明するための図である。 本実施形態に係るアレイ基板の製造工程を説明するための図である。 本発明の課題を説明するためのアレイ基板の部分平面図である。 図５のＡ−Ａ切断線における断面図である。 本発明の課題におけるアレイ基板におけるエッチング工程を説明する図である。 従来のアレイ基板におけるエッチング工程を説明する図である。

以下、本発明の実施形態の例について図面に基づき詳細に説明する。本実施形態にかかる表示装置は、ＩＰＳ（In-Plane-Switching）方式の液晶表示装置であって、アレイ基板と、当該アレイ基板と対向し、カラーフィルタが設けられたフィルタ基板（対向基板とも呼ばれる）と、両基板に挟まれた領域に封入された液晶材料と、アレイ基板に取付けられたドライバＩＣと、を含んで構成される。アレイ基板及びフィルタ基板は、いずれもガラス基板などである。

図１は、本実施形態に係るアレイ基板の表示領域ＤＡおよびその周辺領域の等価回路を示す図である。アレイ基板の表示領域ＤＡでは、多数のゲート信号線ＧＬが互いに並んで横方向に延びており、図中右側の表示領域ＤＡの外でゲート信号線駆動回路ＹＤＶに接続されている。また、多数の映像信号線ＩＬも互いに並んで縦方向に延びており、表示領域ＤＡの外で映像信号線駆動回路ＸＤＶに接続されている。そして、これらのゲート信号線ＧＬ及び映像信号線ＩＬにより表示領域ＤＡがマトリクス状に区画されており、その一つ一つの区画が一つの画素領域となっている。各画素領域には画素回路が形成されている。また、各ゲート信号線ＧＬに対応してコモン信号線ＣＬが横方向に延びている。コモン信号線ＣＬは図中左側の表示領域の外で上下方向に延びる一本のコモン集合線ＣＧＬに接続されている。コモン集合線ＣＧＬは表示領域ＤＡの外でゲート信号線駆動回路ＹＤＶに接続されている。

ゲート信号線ＧＬと映像信号線ＩＬとが交差する箇所に対応して各画素回路に画素スイッチＳＷが配置されている。画素スイッチＳＷはいわゆる薄膜トランジスタである。画素スイッチＳＷのゲート電極はゲート信号線ＧＬに接続され、画素スイッチＳＷのドレイン電極は映像信号線ＩＬに接続されている。また、各画素回路には画素電極ＰＸ及びコモン電極ＣＴが対になって形成されており、画素電極ＰＸは画素スイッチＳＷのソース電極に接続され、コモン電極ＣＴはコモン信号線ＣＬに接続されている。なお、画素スイッチＳＷのソース電極とドレイン電極は入力する信号の極性により定まるものであるが、液晶表示装置ではどちらの極性も取り得る。そのため便宜上上記の記載としている。また、コモン電極ＣＴとコモン信号線ＣＬとが一体に形成されていてもよい。さらに、コモン電極ＣＴを兼ねるコモン信号線ＣＬは、各行ごとに形成されていてもよいし、複数の行にわたって一体に形成されていてもよい。

アース線ＰＥは、図中左側の表示領域ＤＡの外かつコモン集合線ＣＧＬより右側を図中上下方向に延び、図中下方でアース端子ＰＡＤに接続されている。そして、各ゲート信号線ＧＬとは保護ダイオードＰＤ１，ＰＤ２を介して接続されている。ここで、保護ダイオードは具体的にはダイオード接続された薄膜トランジスタである。その薄膜トランジスタは閾値電圧が画素回路で用いる薄膜トランジスタより高くなるよう形成されており、ゲート信号線ＧＬを流れる信号電流の電圧ではオンにならない。また保護ダイオードＰＤ１と保護ダイオードＰＤ２とでは極性が異なる。保護ダイオードＰＤ１ではゲート信号線ＧＬからアース線ＰＥの向きに電流が流れ、保護ダイオードＰＤ２ではアース線ＰＥからゲート信号線ＧＬの向きに電流が流れる。

以上の回路構成において、各画素のコモン電極ＣＴにコモン信号線ＣＬを介して基準電圧を印加する。また、ゲート信号線ＧＬにゲート電圧を印加することにより、画素行が選択される。また、その選択のタイミングにおいて、各映像信号線ＩＬに映像信号を供給することにより、各画素の画素電極ＰＸに映像信号の電圧が印加される。これにより、画素電極ＰＸとコモン電極ＣＴとの間に映像信号の電圧に応じた強度の横電界が発生し、この横電界の強度に応じて液晶分子の配向が決まるようになっている。

なお、保護ダイオードＰＤ１，ＰＤ２によりゲート信号線ＧＬとアース線ＰＥとの電位差が一定の範囲に保たれる。製造時もしくは使用時にアース端子ＰＡＤから一定の電位を供給すれば、ゲート信号線ＧＬの電位も一定の範囲に保たれ、それにより保護ダイオードの形成後は回路の破壊を防ぐことができる。

なお、図１においては説明の容易のため、画素回路は２×２の４つのみ記載しているが、実際には（表示領域にマトリクス状に配置される画素の数）×３の数の画素回路が存在している。ここで、３倍にしているのは各画素につきＲＧＢの３つの画素回路が必要であるからである。

図２は、本実施形態に係るアレイ基板のアース線ＰＥ付近を示す平面図であり、表示領域ＤＡを囲む領域である額縁領域のうち、表示領域ＤＡの左側部分を拡大した図である。本図では、画素回路の配列のうち２行分に対応する回路が示されている。図中右端付近を上下方向に延びている映像信号線ＩＬは表示領域ＤＡの左端を示し、この映像信号線ＩＬから右側はこの液晶表示装置のアレイ基板の表示領域ＤＡであり、複数の画素回路が配置されている。映像信号線ＩＬより左側は額縁領域である。図中中央および上部をそれぞれゲート信号線ＧＬが左右方向に延びている。またそれぞれのゲート信号線ＧＬの図中上側に隣接してコモン接続線ＣＣＬも左右方向に延びている。ここで、ゲート信号線ＧＬ、コモン接続線ＣＣＬおよびコモン接続電極ＣＣＥはアレイ基板を構成する絶縁基板ＳＵＢ上の同じ層（第１の導電層）に形成されている。

図中中央を上下にアース線ＰＥが延びている。映像信号線ＩＬおよびアース線ＰＥは第１の導電層の上層に形成されたゲート絶縁膜ＧＩのさらに上の層（第２の導電層）に形成されている。

コモン接続線ＣＣＬについて以下に具体的に説明する。図２において図中上部を左右に延びるゲート信号線ＧＬ（上側の画素回路に対応している）の下方かつ額縁領域の右端には、図中中央を左右に延びるゲート信号線ＧＬに向けて映像信号線ＩＬと平行に延びるコモン接続電極ＣＣＥがある。コモン接続電極ＣＣＥは図中中央を左右に延びるゲート信号線ＧＬの手前まで延びており、そこでコモン接続線ＣＣＬと接続している。コモン接続線ＣＣＬは、コモン接続電極ＣＣＥと接続する箇所から図中左方向に延び、途中図中左下方向を向き少し進んだ後にまた図中左側に向かって伸びる。そして、コモン接続線ＣＣＬはアース線ＰＥと下層で交差し、図中左側に向かって延び、額縁領域の左端で図示しないコモン集合線ＣＧＬに接続されている。

コモン接続線ＣＣＬとアース線ＰＥとは平面的にみて交差している。コモン接続線ＣＣＬ（正確にはその上層のゲート絶縁膜ＧＩ）とアース線ＰＥとの間の層にその交差する部分と平面的に重なるように配線間半導体膜ＳＰＣ（第２の半導体膜）が形成されている。

ここでコモン接続電極ＣＣＥはコンタクトホールＣＨＣを通じてアース線ＰＥや映像信号線ＩＬより上層にあるコモン電極ＣＴ（コモン信号線ＣＬ）と接続され、コモン電極ＣＴは映像信号線ＩＬを超えて表示領域内を延びている。コモン電極ＣＴは透明電極である。コモン電極ＣＴは横方向に並ぶ画素領域を横方向に横断するように設けられており、図１に示すコモン信号線ＣＬの一部でもある。また、コモン接続線ＣＣＬは、コモン電極ＣＴとは形成されている層が異なるものの、コモン信号線ＣＬの一部である。

また、ゲート信号線ＧＬは、額縁領域から映像信号線ＩＬと交差し図中右端からさらに表示領域ＤＡ内を延伸する。ゲート信号線ＧＬの額縁領域内の配線構造について表示領域ＤＡ側を起点にして以下に具体的に述べる。ゲート信号線ＧＬは図中右側の表示領域ＤＡから映像信号線ＩＬと下層で交差し額縁領域に入る。映像信号線ＩＬとゲート信号線ＧＬとは交差している。さらにゲート信号線ＧＬは額縁領域に入った後にコモン接続線ＣＣＬと隣接し図中左側に向かって伸び、途中コモン接続線が曲がるのに合わせて図中左下方向を向き少し進んだ後にまた図中左側に向かって伸びる。そしてゲート信号線ＧＬはアース線ＰＥの手前でコモン接続線ＣＣＬと離れ、図中下側に向かって延びる。その先のゲート信号線ＧＬの上にはコンタクトホールＣＨＧ２が形成されている。コンタクトホールＣＨＧ２の底はゲート信号線ＧＬに達している。コンタクトホールＣＨＧ２が形成されている箇所からゲート信号線ＧＬは図中左側を向き、アース線ＰＥと下層で交差する。ゲート信号線ＧＬとアース線ＰＥとは平面的にみて直交している。アース線ＰＥと交差した先のゲート信号線ＧＬの上にはコンタクトホールＣＨＧ３が形成され、その底はゲート信号線ＧＬに達している。コンタクトホールＣＨＧ３が形成された所でゲート信号線は上下に分かれ、上側は図中上方に向かってコモン接続線ＣＣＬの手前まで延び、下側は図中下方に向かって延び、その先で図中左方向に屈曲し、屈曲した部分が保護ダイオードＰＤ１のゲート電極ＧＴ１となっている。

ゲート信号線ＧＬとアース線ＰＥとは平面的にみて直交している。その直交する部分と平面的に重なるようにゲート信号線ＧＬ（正確にはその上層のゲート絶縁膜ＧＩ）とアース線ＰＥとの間の層に配線間半導体膜ＳＰＧ（第１の半導体膜）が形成されている。

またゲート信号線ＧＬは保護ダイオードＰＤ１，ＰＤ２によってアース線ＰＥと電気的に接続されている。具体的には、保護ダイオードＰＤ１は、チャネル半導体膜ＳＬＤ１と、ドレイン電極ＤＴ１と、ソース電極ＳＴ１と、前述のゲート電極ＧＴ１とからなる。チャネル半導体膜ＳＬＤ１はゲート電極ＧＴ１の上方に形成される。ドレイン電極ＤＴ１は、チャネル半導体膜ＳＬＤ１の右端の上面と接続し右側に延びアース線ＰＥとつながる。ソース電極ＳＴ１は、チャネル半導体膜ＳＬＤ１の左端の上面と接続し、左側に延びた後に上方に曲がり、さらにその先でコンタクトホールＣＨＧ３に向かって屈曲し、屈曲した先の上にコンタクトホールＣＨＤ３が形成されている。コンタクトホールＣＨＤ３の底はソース電極ＳＴ１に達している。ソース電極ＳＴ１とゲート信号線ＧＬとは、コンタクトホールＣＨＤ３とコンタクトホールＣＨＧ３の両方を覆うように設けられた透明電極ＴＷ３によって接続されている。この構造はゲート電極ＧＴ１およびソース電極ＳＴ１がゲート信号線ＧＬにともに接続されたダイオード接続の薄膜トランジスタである。

保護ダイオードＰＤ２は、チャネル半導体膜ＳＬＤ２と、ドレイン電極ＤＴ２と、ソース電極ＳＴ２と、ゲート電極ＧＴ２とからなる。ドレイン電極ＤＴ２は、アース線ＰＥと同じ層の配線であり、コンタクトホールＣＨＧ２の箇所の右側に形成されたコンタクトホールＣＨＤ２の箇所から図中右方向に延び、図中下側に曲がってさらに延び、さらに図中左側に向かって屈曲している。コンタクトホールＣＨＤ２はドレイン電極ＤＴ２に達している。ドレイン電極ＤＴ２はその先の下面でチャネル半導体膜ＳＬＤ２の右端の上面と接続している。チャネル半導体膜ＳＬＤ２はドレイン電極ＤＴ２と接続する箇所から図中左方向のアース線ＰＥに向かって延び、その左端の上面で、アース線ＰＥから図中右方向に延びたソース電極ＳＴ２と接続している。ゲート電極ＧＴ２はゲート電極ＧＴ１と同じ層にあり、チャネル半導体膜ＳＬＤ２と平面的に重なっている、さらにその右端の部分から下方に向かって延び、その先の上方にはコンタクトホールＣＨＧ１が形成されている。コンタクトホールＣＨＧ１はゲート電極ＧＴ２に達している。コンタクトホールＣＨＧ１の左側にはアース線ＰＥから図中左方向に延びた枝があり、その先の上方にはコンタクトホールＣＨＤ１が形成されている。コンタクトホールＣＨＤ１はアース線ＰＥに達している。ゲート信号線ＧＬとドレイン電極ＤＴ２とはコンタクトホールＣＨＧ２およびコンタクトホールＣＨＤ２を覆う透明電極ＴＷ２によって接続されており、ゲート電極ＧＴ２とアース線ＰＥとはコンタクトホールＣＨＤ１およびコンタクトホールＣＨＧ１を覆う透明電極ＴＷ１によって接続されている。この構造はゲート電極ＧＴ２およびソース電極ＳＴ２がアース線ＰＥにともに接続されたダイオード接続の薄膜トランジスタである。

図３は、図２のＡ−Ａ切断線における断面図であり、アース線部分の断面構造を示す。絶縁基板ＳＵＢの上にコモン接続線ＣＣＬおよびゲート信号線ＧＬが形成される第１の導電層があり、第１の導電層の上層にはゲート絶縁膜ＧＩの層、コモン接続線ＣＣＬと平面的に重なる半導体膜ＳＬＣとゲート信号線ＧＬと平面的に重なる半導体膜ＳＬＧとが形成される層、半導体膜ＳＬＣの上面と接触する不純物添加半導体膜ＤＬＣと半導体膜ＳＬＧの上面と接触する不純物添加半導体膜ＤＬＧとが形成される層、アース線ＰＥが形成される第２の導電層、および層間絶縁膜ＭＩの層が順に積層されている。ここで、半導体膜ＳＬＣおよび不純物添加半導体膜ＤＬＣは配線間半導体膜ＳＰＣを構成し、半導体膜ＳＬＧおよび不純物添加半導体膜ＤＬＧは配線間半導体膜ＳＰＧを構成している。

次に、本実施形態にかかるアレイ基板を製造する方法について説明する。図４Ａ〜図４Ｃは本実施形態に係るアレイ基板の製造工程を説明するための図である。はじめに、アレイ基板ＳＵＢ上に、ゲート信号線ＧＬやコモン接続線ＣＣＬを形成する。ここで、アレイ基板ＳＵＢは、例えばガラス基板などの透明基板である。この工程では、ゲート信号線ＧＬ等になる金属、例えばモリブデン、タングステン、タンタル等の高融点金属やその合金を成膜し、ホトリソグラフィおよびエッチングによりパターニングし、ゲート信号線ＧＬ等の形状が形成される（図４Ａ）。

次に、ゲート電極膜を被覆するようにゲート絶縁膜ＧＩが形成される。ゲート絶縁膜ＧＩは、たとえば二酸化シリコンや窒化シリコンであり、ＣＶＤ法などによって成膜される。そして連続して非晶質シリコン（ａ−Ｓｉ）を含む半導体層ＳＬを成膜する。その後、不純物添加半導体層ＤＬ（ｎ＋層）を形成するために例えば高濃度のリンが拡散された非晶質シリコンを成膜する（図４Ｂ）。

次に、不純物添加半導体層ＤＬと半導体層ＳＬとをホトリソグラフィおよびエッチングによりパターニングし、配線間半導体膜ＳＰＣや配線間半導体膜ＳＰＧを形成する（図４Ｃ）。ここで、エッチングの手法としてフルオロカーボン系などのガスによるプラズマイオンを用いる。

次に、例えばアルミニウム等の金属またはその合金をスパッタリングにより成膜し金属膜を形成する。その際、アルミニウム膜の拡散を防止するため及びコンタクト抵抗低減のために、チタンやモリブデン等の高融点金属またはその合金の層（バリアメタル層）をアルミニウム層の上下に形成しておくとよい。その後、ホトリソグラフィおよびエッチングにより、アース線ＰＥ等を形成する。次に、層間絶縁膜ＭＩとして例えば窒化シリコンをＣＶＤ法により成膜する（図３参照）。その後、平坦化膜を形成しコンタクトホールＣＨＣ等を形成した後にコモン電極ＣＴを成膜およびパターニングし、その上に絶縁膜を成膜し、コンタクトホール等を形成する。その後、画素電極ＰＸを形成することで、ＩＰＳ方式の画素回路や額縁領域の回路が形成される。

上述の構造を取ることにより、図３に示すようにコモン接続線ＣＣＬの上に形成された配線間半導体膜ＳＰＣとゲート信号線ＧＬの上方に形成された配線間半導体膜ＳＰＧとが離間して島状に設けられることになる。製造工程において上述のようにプラズマエッチングがなされた場合には、図５〜図７で示した構成と同様にゲート信号線ＧＬおよびコモン接続線ＣＣＬには電荷が溜まりやすく、さらに配線長の大幅な相違（例えば１０倍以上の相違）により図７と同程度の電位差も生じる。しかしながら、図７の構造で放電ルートとなる半導体膜はそれぞれ離間して形成されるため、コモン接続線ＣＣＬとゲート信号線ＧＬとの間の抵抗は大きくなり、静電放電は抑制される。抵抗が大きくなり静電放電が抑制される理由について以下でさらに説明する。

上記理由の一つは、不純物が添加されることにより導電性が高くなっている不純物添加半導体層ＤＬは、上側の層であるためエッチングの比較的初期の段階で不純物添加半導体膜ＤＬＣと不純物添加半導体膜ＤＬＧとに分離されることである。不純物添加半導体膜ＤＬＣと不純物添加半導体膜ＤＬＧとに分離されると、半導体層ＳＬは不純物が添加されない半導体層であるために抵抗値が図５〜図７の場合に比べ大きくなる。これが静電放電を抑制できる一つの理由である。もう一つの理由は、配線間半導体膜ＳＰＣと配線間半導体膜ＳＰＧとが島状に分離されることである。エッチング工程では配線間半導体膜ＳＰＣと配線間半導体膜ＳＰＧとが分離された後もしばらくはアレイ基板がプラズマイオンにさらされており、その間にゲート信号線ＧＬ等の帯電量が増加する可能性があるが、島状に分離していれば配線間半導体膜ＳＰＣと配線間半導体膜ＳＰＧとは絶縁されるために静電放電を抑制できると考えられる。

なお、本発明は図２に示すような構造をもつ液晶表示装置には限られない。例えば有機ＥＬ表示装置などでは、有機ＥＬ素子を挟む上下の層に電極や配線が形成されており、上側の配線を額縁領域でコンタクトホールを介して下側の層と同層で形成された他の配線と接続した場合などには同じ層の隣接した配線においてその配線長が大幅に異なる場合があり得るからである。

ＩＬ 映像信号線、ＧＬ ゲート信号線、ＣＬ コモン信号線、ＣＧＬ コモン集合線、ＸＤＶ 映像信号線駆動回路、ＹＤＶ ゲート信号線駆動回路、ＤＡ 表示領域、ＣＴ コモン電極、ＣＣＥ コモン接続電極、ＰＸ 画素電極、ＳＷ 画素スイッチ、ＣＣＬ コモン接続線、ＰＥ アース線、ＰＡＤ アース端子、ＳＬＤ１，ＳＬＤ２ 半導体膜、ＳＰＣ，ＳＰＧ，ＳＰ 配線間半導体膜、ＤＬＣ，ＤＬＧ，ＤＬＥ 不純物添加半導体膜、ＳＬＣ，ＳＬＧ，ＳＬＥ 半導体膜、ＳＬＤ１，ＳＬＤ２ チャネル半導体膜、ＧＴ１，ＧＴ２ ゲート電極、ＳＴ１，ＳＴ２ ソース電極、ＤＴ１，ＤＴ２ ドレイン電極、ＤＬ 不純物添加半導体層、ＳＬ 半導体層、ＴＷ１，ＴＷ２，ＴＷ３ 透明電極配線、ＣＨＧ１，ＣＨＧ２，ＣＨＧ３，ＣＨＤ１，ＣＨＤ２，ＣＨＤ３，ＣＨＣ コンタクトホール、ＳＵＢ 絶縁基板、ＧＩ ゲート絶縁膜、ＭＩ 層間絶縁膜。

Claims (3)

1. 絶縁基板の上に第一の信号線と、前記第一の信号線に隣接する第二の信号線と、第一のゲート電極と、第二のゲート電極とが形成された第一の導電層と、
   前記第一の導電層の上層に設けられた第一の絶縁層と、
   前記第一の絶縁層の上層に設けられ、前記第一の信号線及び前記第二の信号線と平面的に交差するアース線が形成された第二の導電層と、
   前記第一の絶縁層と前記第二の導電層との間に設けられ、前記アース線と平面的に重なり互いに離間して形成された第一の半導体膜および第二の半導体膜と、前記第一のゲート電極と平面的に重なるように設けられた第三の半導体膜と、前記第二のゲート電極と平面的に重なるように設けられた第四の半導体膜とが形成された半導体層と、を含み、
   前記絶縁基板は、画素に対応する画素回路が複数配置される表示領域と、前記表示領域を囲む額縁領域とを有し、
   前記第一の信号線は前記額縁領域内および前記表示領域内の両方において延伸しかつ薄膜トランジスタのゲート電極に接続するゲート信号線であり、
   前記第二の信号線は前記額縁領域内において延伸し前記表示領域内には形成されておらす、
   前記第二の信号線は前記第二の導電層より上層に形成され前記額縁領域から前記表示領域内を延びる透明電極であるコモン電極と接続され、
   前記第三の半導体膜の一端および前記第一のゲート電極と前記ゲート信号線とは電気的に接続され、前記第三の半導体膜の他端は前記アース線と電気的に接続され、
   前記第四の半導体膜の一端および前記第二のゲート電極と前記アース線とは電気的に接続され、前記第四の半導体膜の他端は前記ゲート信号線と電気的に接続され、
   前記第一の半導体膜は、平面的にみて前記第一の信号線と前記アース線とが交差する部分と重なり、
   前記第二の半導体膜は、平面的にみて前記第二の信号線と前記アース線とが交差する部分と重なる、
   ことを特徴とする表示装置。
2. 前記第一の半導体膜、前記第二の半導体膜、前記第三の半導体膜、および前記第四の半導体膜は、不純物が添加された半導体の膜を含むことを特徴とする請求項１に記載の表示装置。
3. 前記第一の半導体膜は、前記アース線および前記第一の信号線以外の前記第一の導電層内の配線とは平面的に重ならず、
   前記第二の半導体膜は、前記アース線及び前記第二の信号線以外の前記第一の導電層内の前記配線とは平面的に重ならないことを特徴とする請求項１または２に記載の表示装置。

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