KR101909139B1 - 박막 트랜지스터 표시판 및 그 제조 방법 - Google Patents

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Abstract

본 발명의 실시예에 따른 박막 트랜지스터 표시판의 제조 방법은 기준 전극과 게이트 도전체를 하나의 노광 마스크를 이용하여, 동시에 형성할 수 있으며, 기준 전극과 게이트 도전체를 식각할 때, 비과수계 식각액을 이용하여, 기준 전극층 및 게이트 도전체의 하부막을 이루는 제1 도전층과 게이트 도전체의 상부막을 이루는 제2 도전층을 동시에 식각하거나, 하나의 도전층만 선택적으로 식각할 수 있어서, 제2 도전층과 제1 도전층을 순차적으로 식각하는 기존의 과수계 식각액을 이용하는 경우에 비하여, 제조 공정이 간단해질 수 있고, 따라서, 제조 비용이 감소할 수 있다.

Description

박막 트랜지스터 표시판 및 그 제조 방법 {THIN FILM TRANSISTOR ARRAY PANEL AND MANUFACTURING METHOD THEREOF}
본 발명은 박막 트랜지스터 표시판 및 그 제조 방법에 관한 것이다.
액정 표시 장치(Liquid Crystal Display)는 현재 가장 널리 사용되고 있는 평판 표시 장치(Flat Panel Display) 중 하나로서, 전극에 전압을 인가하여 액정층의 액정 분자들을 재배열시킴으로써 투과되는 빛의 양을 조절하는 표시 장치이다.
액정 표시 장치는 박형화가 용이한 장점을 지니고 있지만, 전면 시인성에 비해 측면 시인성이 떨어지는 단점이 있어 이를 극복하기 위한 다양한 방식의 액정 배열 및 구동 방법이 개발되고 있다. 이러한 광시야각을 구현하기 위한 방법으로서, 전기장 생성 전극을 모두 하나의 기판에 형성하는 액정 표시 장치가 주목받고 있다.
이처럼, 전기장 생성 전극을 하나의 기판에 형성하는 액정 표시 장치에 사용되는 박막 트랜지스터 표시판의 경우, 박막 트랜지스터 표시판에 두 전기장 생성 전극을 형성하기 때문에, 제조 단계가 복잡하고, 제조 비용이 높아질 수 있다.
따라서, 본 발명이 해결하고자 하는 기술적 과제는 두 전기장 생성 전극을 하나의 기판에 형성하는 액정 표시 장치에 사용되는 박막 트랜지스터 표시판의 제조 단계를 줄일 수 있는 박막 트랜지스터 표시판 및 그 제조 방법을 제공하는 것이다.
본 발명의 실시예에 따른 박막 트랜지스터 표시판의 제조 방법은 기판 위에 게이트 도전체와 제1 전극층을 동시에 형성하는 단계, 상기 게이트 도전체와 상기 제1 전극층 위에 게이트 절연막을 형성하는 단계, 상기 게이트 절연막 위에 반도체, 소스 전극 및 드레인 전극을 형성하는 단계, 상기 반도체, 소스 전극 및 드레인 전극 위에 보호막을 형성하는 단계, 그리고 상기 보호막 위에 제2 전극층을 형성하는 단계를 포함하고, 상기 게이트 도전체와 제1 전극층을 동시에 형성하는 단계는 비과수계 식각액을 사용하여 식각한다.
상기 게이트 도전체와 제1 전극층을 동시에 형성하는 단계는 상기 기판 위에 제1 금속층과 제2 금속층을 차례로 적층하는 단계, 상기 제2 금속층 위에 제1 감광막 패턴을 형성하는 단계, 상기 제1 감광막 패턴을 식각 마스크로 하여, 제1 비과수계 식각액을 이용하여 상기 제1 금속층과 상기 제2 금속층을 동시에 식각하는 단계, 상기 제1 감광막 패턴을 일부 제거하여, 제2 감광막 패턴을 형성하는 단계, 그리고 상기 제2 감광막 패턴을 식각 마스크로 하여, 제2 비과수계 식각액을 이용하여, 상기 제2 금속층을 식각하는 단계를 포함할 수 있다.
상기 제1 식각액은 APS(ammonium per sulfate), 질산, AF(ammonium fluoride), ATZ(aminotetrazole), 그리고 FBA(fluoro boric acid)를 포함할 수 있다.
상기 제2 식각액은 APS(ammonium per sulfate), 질산, ATZ(aminotetrazole), 그리고 AA(ammonium acetate)를 포함할 수 있다.
상기 제1 전극층은 기준 전극이고, 상기 제2 전극은 화소 전극일 수 있다.
상기 제1 전극층은 화소 전극이고, 상기 제2 전극은 기준 전극일 수 있다.
본 발명의 실시예에 따른 박막 트랜지스터 표시판은 기판 위에 배치되어 있는 게이트 도전체와 제1 전극, 상기 게이트 도전체와 상기 제1 전극층 위에 배치되어 있는 게이트 절연막, 상기 게이트 절연막 위에 배치되어 있는 반도체, 상기 반도체 위에 배치되어 있는 소스 전극 및 드레인 전극, 상기 소스 전극 및 드레인 전극 위에 배치되어 있는 보호막, 그리고 상기 보호막 위에 배치되어 있는 제2 전극을 포함하고, 상기 게이트 도전체는 하부막 및 상부막을 포함하고, 상기 게이트 도전체의 하부막은 상기 제1 전극과 동일한 층으로 이루어진다.
상기 제1 전극은 기준 전극이고, 상기 제2 전극은 화소 전극일 수 있다.
상기 제1 전극은 화소 전극이고, 상기 제2 전극은 기준 전극일 수 있다.
상기 게이트 도전체의 상부막은 구리나 구리 합금 등 구리 계열 금속을 포함할 수 있다.
상기 게이트 도전체의 하부막 및 상기 제1 전극은 다결정, 단결정 또는 비정질의 ITO(indium tin oxide), 또는 IZO(indium zinc oxide)의 투명한 도전 물질을 포함할 수 있다.
본 발명의 실시예에 따른 박막 트랜지스터 표시판에서, 게이트 선과 게이트 전극 등을 포함하는 게이트 도전체 층은 두 전기장 생성 전극 중 어느 하나와 동일한 층으로 이루어진 하부막을 포함하고, 게이트 도전체 층과 두 전기장 생성 전극 중 어느 하나의 전극과 하나의 마스크를 이용하여 형성하여, 박막 트랜지스터 표시판의 제조 단계를 줄일 수 있다. 또한, 게이트 도전체 층과 전기상 생성 전극을 하나의 마스크를 이용하여 형성할 때, 소정의 식각액을 이용하여, 원하는 막을 원하는 단계에서 효과적으로 식각할 수 있어, 박막 트랜지스터 표시판의 제조 단계를 간단하게 할 수 있다.
도 1은 본 발명의 한 실시예에 따른 박막 트랜지스터 표시판을 도시한 배치도이다.
도 2는 도 1의 박막 트랜지스터 표시판을 II-II 선을 따라 잘라 도시한 단면도이다.
도 3, 도 6, 도 8은 본 발명의 한 실시예에 따른 박막 트랜지스터 표시판의 제조 방법을 차례로 도시한 배치도이다.
도 4는 도 3의 박막 트랜지스터 표시판의 IV-IV 선을 따라 자른 단면도이다.
도 5a 내지 도 5e는 도 3 및 도 4의 박막 트랜지스터 표시판의 제조 방법을 차례로 도시한 단면도이다.
도 7은 도 6의 박막 트랜지스터 표시판의 VII-VII 선을 따라 자른 단면도이다.
도 9는 도 8의 박막 트랜지스터 표시판의 IX-IX 선을 따라 자른 단면도이다.
도 10은 본 발명의 본 발명의 한 실시예에 따른 박막 트랜지스터 표시판을 도시한 배치도이다.
도 11은 도 10의 박막 트랜지스터 표시판을 XI-XI 선을 따라 잘라 도시한 단면도이다.
도 12, 도 15, 도 17은 본 발명의 한 실시예에 따른 박막 트랜지스터 표시판의 제조 방법을 차례로 도시한 배치도이다.
도 13은 도 12의 박막 트랜지스터 표시판을 XIII-XIII 선을 따라 잘라 도시한 단면도이다.
도 14a 내지 도 14e는 도 12 및 도 13의 박막 트랜지스터 표시판의 제조 방법을 차례로 도시한 단면도이다.
도 16은 도 15의 박막 트랜지스터 표시판을 XVI-XVI 선을 따라 잘라 도시한 단면도이다.
도 18은 도 17의 박막 트랜지스터 표시판을 XVIII-XVIII 선을 따라 잘라 도시한 단면도이다.
그러면 첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다.
도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 붙였다. 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우 뿐만 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 반대로 어떤 부분이 다른 부분 "바로 위에" 있다고 할 때에는 중간에 다른 부분이 없는 것을 뜻한다.
그러면 도면을 참고로 하여 본 발명의 실시예에 따른 박막 트랜지스터 표시판에 대하여 설명한다.
도 1은 본 발명의 한 실시예에 따른 박막 트랜지스터 표시판을 도시한 배치도이고, 도 2는 도 1의 박막 트랜지스터 표시판을 II-II 선을 따라 잘라 도시한 단면도이다.
도 1 및 도 2를 참고하면, 본 발명의 한 실시예에 따른 박막 트랜지스터 표시판은 투명한 유리 또는 플라스틱 등으로 이루어진 절연 기판(110) 위에 게이트선(121)을 포함하는 게이트 도전체와 기준 전극(270)이 형성되어 있다.
게이트선(121)은 게이트 신호를 전달하며 주로 가로 방향으로 뻗어 있다. 각 게이트선(121)은 위로 돌출한 복수의 게이트 전극(gate electrode)(124)과 다른 층 또는 외부 구동 회로와의 접속을 위한 넓은 끝 부분(도시하지 않음)을 포함한다. 게이트 신호를 생성하는 게이트 구동 회로(도시하지 않음)는 기판(110) 위에 부착되는 가요성 인쇄 회로막(flexible printed circuit film)(도시하지 않음) 위에 장착되거나, 기판(110) 위에 직접 장착되거나, 기판(110)에 집적될 수 있다. 게이트 구동 회로가 기판(110) 위에 집적되어 있는 경우 게이트선(121)이 연장되어 이와 직접 연결될 수 있다.
게이트 도전체(121, 124)는 하부막(124p)과 상부막(124q)을 포함하는 이중막 구조이며, 게이트 도전체(121, 124)의 하부막(124p)은 기준 전극(270)과 동일한 층으로 이루어지고, 다결정, 단결정 또는 비정질의 ITO(indium tin oxide), 또는 IZO(indium zinc oxide) 등의 투명한 도전 물질로 이루어진다. 게이트 도전체(121, 124)의 상부막(124q)은 신호 지연이나 전압 강하를 줄일 수 있도록 비저항이 낮은 금속, 예를 들면 구리(Cu)나 구리 합금 등 구리 계열 금속을 포함한다. 그러나, 게이트 도전체(121, 124)의 상부막(124q)은 알루미늄(Al)이나 알루미늄 합금 등 알루미늄 계열 금속, 은(Ag)이나 은 합금 등 은 계열 금속, 몰리브덴(Mo)이나 몰리브덴 합금 등 몰리브덴 계열 금속, 크롬(Cr), 탄탈륨(Ta) 및 티타늄(Ti) 등을 포함할 수 있다.
기준 전극(270)은 화소 영역을 모두 덮고 있는 판 형태(plane shape)를 가지며, 이웃한 화소 영역과의 연결부(271)를 포함한다. 기준 전극(270)은 다결정, 단결정 또는 비정질의 ITO(indium tin oxide), 또는 IZO(indium zinc oxide) 등의 투명한 도전 물질로 만들어진다.
게이트 도전체(121, 124)와 기준 전극(270)은 하나의 노광 마스크를 이용하여, 동시에 형성된다.
게이트 도전체(121, 124) 및 기준 전극(270) 위에는 질화규소(SiNx) 또는 산화규소(SiOx) 등으로 이루어지는 게이트 절연막(140)이 형성되어 있다. 게이트 절연막(140)은 물리적 성질이 다른 적어도 두 개의 절연층을 포함하는 다층막 구조를 가질 수도 있다.
게이트 절연막(140) 수소화 비정질 규소(hydrogenated amorphous silicon)(비정질 규소는 약칭 a-Si로 씀) 또는 다결정 규소(polysilicon) 등으로 만들어진 복수의 선형 반도체(151)가 형성되어 있다. 선형 반도체(151)는 주로 세로 방향으로 뻗어 있으며, 게이트 전극(124)을 향하여 뻗어 나온 복수의 돌출부(projection)(154)를 포함한다.
반도체(151) 위에는 복수의 선형 및 섬형 저항성 접촉 부재(ohmic contact)(161, 165)가 형성되어 있다. 저항성 접촉 부재(161, 165)는 인 따위의 n형 불순물이 고농도로 도핑되어 있는 n+ 수소화 비정질 규소 따위의 물질로 만들어지거나 실리사이드(silicide)로 만들어질 수 있다. 선형 저항성 접촉 부재(161)는 복수의 돌출부(163)를 가지고 있으며, 이 돌출부(163)와 섬형 저항성 접촉 부재(165)는 쌍을 이루어 반도체(151)의 돌출부(154) 위에 배치되어 있다.
저항성 접촉 부재(161, 165) 위에는 복수의 데이터선(data line)(171)과 복수의 드레인 전극(drain electrode)(175)이 형성되어 있다.
데이터선(171)은 데이터 신호를 전달하며 주로 세로 방향으로 뻗어 게이트선(121)과 교차한다.
각 데이터선(171)은 게이트 전극(124)을 향하여 뻗은 복수의 소스 전극(173)과 다른 층 또는 외부 구동 회로와의 접속을 위하여 면적이 넓은 끝 부분(도시하지 않음)을 포함한다.
드레인 전극(175)은 데이터선(171)과 분리되어 있고 게이트 전극(124)을 중심으로 소스 전극(173)과 마주 본다.
드레인 전극(175)은 막대형인 한 쪽 끝 부분과 면적이 넓은 확장부를 포함한다. 막대형 끝 부분은 구부러진 소스 전극(173)으로 일부 둘러싸여 있다.
게이트 전극(124), 소스 전극(173) 및 드레인 전극(175)은 반도체(151)의 돌출부(154)와 함께 하나의 박막 트랜지스터(thin film transistor, TFT)를 이루며, 박막 트랜지스터의 채널(channel)은 소스 전극(173)과 드레인 전극(175) 사이의 반도체(154)에 형성된다.
데이터선(171) 및 드레인 전극(175)은 몰리브덴, 크롬, 탄탈륨 및 티타늄 등 내화성 금속(refractory metal) 또는 이들의 합금으로 만들어지는 것이 바람직하며, 내화성 금속막(도시하지 않음)과 저저항 도전막(도시하지 않음)을 포함하는 다중막 구조를 가질 수 있다. 다중막 구조의 예로는 크롬 또는 몰리브덴 (합금) 하부막과 알루미늄 (합금) 상부막의 이중막, 몰리브덴 (합금) 하부막과 알루미늄 (합금) 중간막과 몰리브덴 (합금) 상부막의 삼중막을 들 수 있다. 그러나 데이터선(171) 및 드레인 전극(175)은 이외에도 여러 가지 다양한 금속 또는 도전체로 만들어질 수 있다.
저항성 접촉 부재(161, 165)는 그 아래의 반도체(151)와 그 위의 데이터선(171) 및 드레인 전극(175) 사이에만 존재하며 이들 사이의 접촉 저항을 낮추어 준다.
데이터선(171), 드레인 전극(175) 및 노출된 반도체(151) 부분 위에는 보호막(passivation layer)(180)이 형성되어 있다.
보호막(180)은 무기 절연물 또는 유기 절연물 따위로 만들어지며 표면이 평탄할 수 있다. 무기 절연물의 예로는 질화규소와 산화규소를 들 수 있다. 유기 절연물은 감광성(photosensitivity)을 가질 수 있으며 그 유전 상수(dielectric constant)는 약 4.0 이하인 것이 바람직하다. 그러나 보호막(180)은 유기막의 우수한 절연 특성을 살리면서도 노출된 반도체(154) 부분에 해가 가지 않도록 하부 무기막과 상부 유기막의 이중막 구조를 가질 수 있다.
보호막(180)에는 드레인 전극(175)을 드러내는 제1 접촉 구멍(185)이 형성되어 있고, 보호막(180) 및 게이트 절연막(140)에는 화소 열 방향으로 인접해 있는 두 화소 영역에 형성되어 있는 기준 전극(270)의 일부를 각기 드러내는 복수의 제2 및 제3 접촉 구멍(186a, 186b)이 형성되어 있다.
보호막(180) 위에는 복수의 화소 전극(pixel electrode)(190) 및 복수의 제1 접촉 보조 부재(contact assistant)(196)가 형성되어 있다. 이들은 다결정, 단결정 또는 비정질의 ITO(indium tin oxide), 또는 IZO(indium zinc oxide) 등의 투명한 도전 물질이나 알루미늄, 은, 크롬 또는 그 합금 등의 반사성 금속으로 만들어질 수 있다.
제1 접촉 보조 부재(196)는 제2 접촉 구멍(186a) 및 제3 접촉 구멍(186b)을 통해 드러나 있는 인접한 화소의 기준 전극(270)을 서로 연결한다.
화소 전극(190)은 복수의 가지 전극(191)을 포함한다. 화소 전극(190)의 가지 전극(191)은 게이트선(121)과 거의 나란한 방향으로 뻗어 있으며, 게이트선(121)과 약 5° 내지 약 20°의 각도를 이루도록 기울어질 수 있다.
화소 전극(190)은 제1 접촉 구멍(185)을 통하여 드레인 전극(175)과 물리적·전기적으로 연결되어 있으며, 드레인 전극(175)으로부터 데이터 전압을 인가 받는다. 데이터 전압이 인가된 화소 전극(190)은 기준 전압(reference voltage)을 인가받는 기준 전극(270)과 함께 전기장을 생성함으로써, 두 전극(190, 270) 위에 위치하는 액정층(도시하지 않음)의 액정 분자는 전기장의 방향과 평행한 방향으로 회전한다. 이와 같이 결정된 액정 분자의 회전 방향에 따라 액정층을 통과하는 빛의 편광이 달라진다.
본 발명의 실시예에 따른 박막 트랜지스터 표시판의 게이트 도전체의 하부막과 기준 전극을 동일한 층으로 형성하고, 게이트 도전체와 기준 전극을 동시에 형성함으로써, 박막 트랜지스터 표시판의 제조 단계를 간단하게 할 수 있다.
그러면, 도 1 및 도 2와 함께, 도 3 내지 도 9를 참고하여, 본 발명의 한 실시예에 따른 박막 트랜지스터 표시판의 제조 방법에 대하여 설명한다. 도 3, 도 6, 도 8은 본 발명의 한 실시예에 따른 박막 트랜지스터 표시판의 제조 방법을 차례로 도시한 배치도이고, 도 4는 도 3의 박막 트랜지스터 표시판의 IV-IV 선을 따라 자른 단면도이고, 도 5a 내지 도 5e는 도 3 및 도 4의 박막 트랜지스터 표시판의 제조 방법을 차례로 도시한 단면도이고, 도 7은 도 6의 박막 트랜지스터 표시판의 VII-VII 선을 따라 자른 단면도이고, 도 9는 도 8의 박막 트랜지스터 표시판의 IX-IX 선을 따라 자른 단면도이다.
먼저, 도 3 및 도 4를 참조하면, 절연 기판(110) 위에 게이트선(121) 및 게이트 전극(124)을 포함하는 게이트 도전체 및 기준 전극(270)을 형성한다. 그러면, 도 5a 내지 도 5e를 참고하여, 본 발명의 실시예에 따른 박막 트랜지스터 표시판의 제조 방법에 따라 게이트 도전체 및 기준 전극을 형성하는 방법에 대하여 설명한다.
도 5a에 도시한 바와 같이, 기판(110) 위에 제1 도전층(101) 및 제2 도전층(102)을 차례로 적층하고, 제2 도전층(102) 위에 제1 감광막층(400)을 적층한다. 여기서, 제1 도전층(101)은 ITO 또는 IZO 등의 투명한 도전층일 수 있고, 제2 도전층(102)은 구리(Cu)나 구리 합금 등 구리 계열 금속을 포함할 수 있다.
도 5b에 도시한 바와 같이, 제1 감광막층(400)을 노광 또는 노광 및 현상하여 제1 감광막 패턴(400a) 및 제2 감광막 패턴(400b)을 형성한다. 제1 감광막 패턴(400a)과 제2 감광막 패턴(400b)은 서로 다른 높이를 가질 수 있고, 보다 구체적으로, 제2 감광막 패턴(400b)의 높이는 제1 감광막 패턴(400a)의 높이의 약 2배일 수 있다. 제1 감광막 패턴(400a)은 기준 전극(270)이 형성될 위치에 배치되고, 제2 감광막 패턴(400b)은 게이트 도전체(121, 124)가 형성될 위치에 배치되는 것이 바람직하다.
도 5c를 참고하면, 제1 감광막 패턴(400a)과 제2 감광막 패턴(400b)을 식각 마스크로 하여, 제1 식각액을 이용하여, 제1 도전층(101) 및 제2 도전층(102)을 동시에 식각하여, 기준 전극층(270)이 형성될 위치에 배치되는 제1 이중층(27p, 27q), 게이트 도전체가 형성될 위치에 배치되는 제2 이중층(24p, 24q)를 형성한다. 이때, 제1 식각액은 비-과수계열(non-H2O2) 식각액으로서, 제1 도전층(101) 및 제2 도전층(102)을 동시에 식각할 수 있다. 구체적으로, 제1 식각액은 APS(ammonium per sulfate), 질산, AF(ammonium fluoride), ATZ(aminotetrazole), 그리고 FBA(fluoro boric acid)를 포함할 수 있다. 이처럼, 본 발명의 실시예에 따른 박막 트랜지스터 표시판의 제조 방법에 따르면, 제1 도전층(101) 및 제2 도전층(102)을 동시에 식각할 수 있는 식각액을 이용하여, 제1 도전층(101) 및 제2 도전층(102)을 식각하기 때문에, 제2 도전층(102)을 식각한 후에, 다시 제1 도전층(101)을 식각하는 과수계 식각액을 이용하는 기존의 박막 트랜지스터 표시판의 제조 방법에 비하여, 제조 단계가 간단해질 수 있다.
다음으로 도 5d를 참고하면, 제1 감광막 패턴(400a)을 제거한다. 이때, 제2 감광막 패턴(400b)의 일부도 함께 제거되어, 높이가 낮아진 제3 감광막 패턴(400c)이 된다.
도 5e에 도시한 바와 같이, 제3 감광막 패턴(400c)을 식각 마스크로 하여, 제2 식각액을 이용하여, 기준 전극층(270)이 형성될 위치에 배치되는 제1 이중층(27p, 27q)의 상부막(27q)을 식각하여 제거하여, 기준 전극(270)층을 형성한다. 이때, 제2 식각액은 비-과수계열(non-H2O2) 식각액으로서, 제2 도전층(102) 만을 선택적으로 식각할 수 있다. 구체적으로, 제2 식각액은 APS(ammonium per sulfate), 질산, ATZ(aminotetrazole), 그리고 AA(ammonium acetate)를 포함할 수 있다.
그 후, 도 3 및 도 4에 도시한 바와 같이, 제3 감광막 패턴(400c)을 제거하여, 이중막 구조의 게이트 도전체(121, 124)를 완성한다.
다음으로, 도 6 및 도 7에 도시한 바와 같이, 기준 전극(270)과 게이트 도전체(121, 124) 위에 게이트 절연막을 적층하고, 그 위에 반도체(151), 저항성 접촉 부재(161, 165), 그리고 데이터선(171) 및 드레인 전극(175)을 하나의 마스크를 이용하여 동시에 형성한다. 이때, 위치에 따라 감광막의 두께를 달리하여, 그 위에 반도체(151), 저항성 접촉 부재(161, 165), 그리고 데이터선(171) 및 드레인 전극(175)을 하나의 마스크를 이용하여 동시에 형성한다. 이와 같이, 위치에 따라 감광막의 두께를 다르게 형성하는 방법에는 여러 가지가 있을 수 있는데, 노광 마스크에 투명 영역(transparent area)과 차광 영역(light blocking area) 뿐 아니라 반투명 영역(semi-transparent area)을 두는 것이 그 예이다. 반투명 영역에는 슬릿(slit) 패턴, 격자 패턴(lattice pattern) 또는 투과율이 중간이거나 두께가 중간인 박막이 구비된다. 슬릿 패턴을 사용할 때에는, 슬릿의 폭이나 슬릿 사이의 간격이 사진 공정에 사용하는 노광기의 분해능(resolution)이 보다 작은 것이 바람직하다. 다른 예로는 리플로우(reflow)가 가능한 감광막을 사용하는 것이다. 즉, 투명 영역과 차광 영역만을 지닌 통상의 마스크로 리플로우 가능한 감광막 패턴을 형성한 다음 리플로우시켜 감광막이 잔류하지 않은 영역으로 흘러내리도록 함으로써 얇은 부분을 형성한다.
그 후, 데이터선(171) 및 드레인 전극(175), 그리고 노출된 반도체(154) 위에 접촉 구멍(185, 186a, 186b)을 가지는 보호막(180)을 형성한다.
마지막으로, 도 1 및 도 2에 도시한 바와 같이, 보호막(180) 위에 화소 전극(190) 및 제1 접촉 보조 부재(196)를 형성한다.
이처럼, 본 발명의 실시예에 따른 박막 트랜지스터 표시판의 제조 방법은 기준 전극과 게이트 도전체를 하나의 노광 마스크를 이용하여, 동시에 형성할 수 있으며, 기준 전극과 게이트 도전체를 식각할 때, 비과수계 식각액을 이용하여, 기준 전극층 및 게이트 도전체의 하부막을 이루는 제1 도전층과 게이트 도전체의 상부막을 이루는 제2 도전층을 동시에 식각하거나, 하나의 도전층만 선택적으로 식각할 수 있어서, 제2 도전층과 제1 도전층을 순차적으로 식각하는 기존의 과수계 식각액을 이용하는 경우에 비하여, 제조 공정이 간단해질 수 있고, 따라서, 제조 비용이 감소할 수 있다.
그러면, 도 10 및 도 11을 참고하여, 본 발명의 다른 한 실시예에 따른 박막 트랜지스터 표시판에 대하여 설명한다. 도 10은 본 발명의 본 발명의 한 실시예에 따른 박막 트랜지스터 표시판을 도시한 배치도이고, 도 11은 도 10의 박막 트랜지스터 표시판을 XI-XI 선을 따라 잘라 도시한 단면도이다.
도 10 및 도 11을 참고하면, 본 실시예에 따른 박막 트랜지스터 표시판의 층 구조는 도 1 및 도 2에 도시한 실시예에 따른 박막 트랜지스터 표시판의 층 구조와 유사하다.
본 실시예에 따른 박막 트랜지스터 표시판은 절연 기판(110) 위에 게이트선(121)을 포함하는 게이트 도전체와 화소 전극(190)이 형성되어 있다. 화소 전극(190)은 복수의 가지 전극(191)을 포함한다. 화소 전극(190)은 화소 영역을 모두 덮고 있는 판 형태(plane shape)를 가진다.
게이트 도전체(121, 124)는 하부막(124p)과 상부막(124q)을 포함하는 이중막 구조이며, 게이트 도전체(121, 124)의 하부막(124p)은 화소 전극(190)과 동일한 층으로 이루어지고, 다결정, 단결정 또는 비정질의 ITO(indium tin oxide), 또는 IZO(indium zinc oxide) 등의 투명한 도전 물질로 이루어진다. 게이트 도전체(121, 124)의 상부막(124q)은 신호 지연이나 전압 강하를 줄일 수 있도록 비저항이 낮은 금속, 예를 들면 구리(Cu)나 구리 합금 등 구리 계열 금속을 포함한다. 그러나, 게이트 도전체(121, 124)의 상부막(124q)은 알루미늄(Al)이나 알루미늄 합금 등 알루미늄 계열 금속, 은(Ag)이나 은 합금 등 은 계열 금속, 몰리브덴(Mo)이나 몰리브덴 합금 등 몰리브덴 계열 금속, 크롬(Cr), 탄탈륨(Ta) 및 티타늄(Ti) 등을 포함할 수 있다.
게이트 도전체(121, 124)와 화소 전극(190)은 하나의 노광 마스크를 이용하여, 동시에 형성한다.
게이트 도전체(121, 124) 및 화소 전극(190) 위에는 질화규소(SiNx) 또는 산화규소(SiOx) 등으로 이루어지는 게이트 절연막(140)이 형성되어 있다.
게이트 절연막(140) 수소화 비정질 규소(hydrogenated amorphous silicon)(비정질 규소는 약칭 a-Si로 씀) 또는 다결정 규소(polysilicon) 등으로 만들어진 복수의 선형 반도체(151)가 형성되어 있다. 선형 반도체(151)는 주로 세로 방향으로 뻗어 있으며, 게이트 전극(124)을 향하여 뻗어 나온 복수의 돌출부(projection)(154)를 포함한다.
반도체(151) 위에는 복수의 선형 및 섬형 저항성 접촉 부재(ohmic contact)(161, 165)가 형성되어 있다. 저항성 접촉 부재(161, 165)는 인 따위의 n형 불순물이 고농도로 도핑되어 있는 n+ 수소화 비정질 규소 따위의 물질로 만들어지거나 실리사이드(silicide)로 만들어질 수 있다. 선형 저항성 접촉 부재(161)는 복수의 돌출부(163)를 가지고 있으며, 이 돌출부(163)와 섬형 저항성 접촉 부재(165)는 쌍을 이루어 반도체(151)의 돌출부(154) 위에 배치되어 있다.
저항성 접촉 부재(161, 165) 위에는 복수의 데이터선(data line)(171)과 복수의 드레인 전극(drain electrode)(175)이 형성되어 있다.
데이터선(171)은 데이터 신호를 전달하며 주로 세로 방향으로 뻗어 게이트선(121)과 교차한다.
각 데이터선(171)은 게이트 전극(124)을 향하여 뻗은 복수의 소스 전극(173)과 다른 층 또는 외부 구동 회로와의 접속을 위하여 면적이 넓은 끝 부분(도시하지 않음)을 포함한다.
드레인 전극(175)은 데이터선(171)과 분리되어 있고 게이트 전극(124)을 중심으로 소스 전극(173)과 마주 본다.
드레인 전극(175)은 막대형인 한 쪽 끝 부분과 면적이 넓은 확장부를 포함한다. 막대형 끝 부분은 구부러진 소스 전극(173)으로 일부 둘러싸여 있다.
데이터선(171), 드레인 전극(175) 및 노출된 반도체(151) 부분 위에는 보호막(passivation layer)(180)이 형성되어 있다.
보호막(180)에는 드레인 전극(175)을 드러내는 제1 접촉 구멍(185), 그리고 게이트 절연막(140) 및 보호막(180)에는 화소 전극(190)의 일부를 드러내는 제4 접촉 구멍(187)이 형성되어 있다.
보호막(180) 위에는 기준 전극(270) 및 제2 접촉 보조 부재(193)가 형성되어 있다. 기준 전극(270)은 복수의 가지 전극(271)을 포함한다. 가지 전극(271)은 게이트선(121)과 거의 나란한 방향으로 뻗어 있으며, 게이트선(121)과 약 5° 내지 약 20°의 각도를 이루도록 기울어질 수 있다.
제2 접촉 보조 부재(193)는 제1 접촉 구멍을 통해 드러나 있는 드레인 전극(175)과 제4 접촉 구멍(187)을 통해 드러나 있는 화소 전극(190)을 서로 연결한다.
이처럼, 본 실시예에 따른 박막 트랜지스터 표시판은 도 1 및 도 2에 도시한 박막 트랜지스터 표시판과는 달리, 화소 전극(190)이 게이트 도전체(121, 124)의 하부막과 동일한 층으로 이루어져 게이트 도전체(121, 124)와 동시에 형성되고, 보호막(180) 위에 복수의 가지 전극(271)을 가지는 기준 전극(270)이 형성된다. 그 외의 구조는 도 1 및 도 2에 도시한 실시예에 따른 박막 트랜지스터 표시판과 거의 같다.
그러면, 도 10 및 도 11과 함께, 도 12 내지 도 18을 참고하여, 본 발명의 다른 한 실시예에 따른 박막 트랜지스터 표시판의 제조 방법에 대하여 설명한다. 도 12, 도 15, 도 17은 본 발명의 한 실시예에 따른 박막 트랜지스터 표시판의 제조 방법을 차례로 도시한 배치도이고, 도 13은 도 12의 박막 트랜지스터 표시판을 XIII-XIII 선을 따라 잘라 도시한 단면도이고, 도 14a 내지 도 14e는 도 12 및 도 13의 박막 트랜지스터 표시판의 제조 방법을 차례로 도시한 단면도이고, 도 16은 도 15의 박막 트랜지스터 표시판을 XVI-XVI 선을 따라 잘라 도시한 단면도이고, 도 18은 도 17의 박막 트랜지스터 표시판을 XVIII-XVIII 선을 따라 잘라 도시한 단면도이다.
먼저, 도 12 및 도 13을 참조하면, 절연 기판(110) 위에 게이트선(121) 및 게이트 전극(124)을 포함하는 게이트 도전체 및 화소 전극(190)을 형성한다. 그러면, 도 14a 내지 도 14e를 참고하여, 본 발명의 실시예에 따른 박막 트랜지스터 표시판의 제조 방법에 따라 게이트 도전체 및 기준 전극을 형성하는 방법에 대하여 설명한다.
도 14a에 도시한 바와 같이, 기판(110) 위에 제1 도전층(101) 및 제2 도전층(102)을 차례로 적층하고, 제2 도전층(102) 위에 제2 감광막층(500)을 적층한다. 여기서, 제1 도전층(101)은 ITO 또는 IZO 등의 투명한 도전층일 수 있고, 제2 도전층(102)은 구리(Cu)나 구리 합금 등 구리 계열 금속을 포함할 수 있다.
도 14b에 도시한 바와 같이, 제2 감광막층(500)을 노광 또는 노광 및 현상하여 제4 감광막 패턴(500a) 및 제5 감광막 패턴(500b)을 형성한다. 제4 감광막 패턴(500a)과 제5 감광막 패턴(500b)은 서로 다른 높이를 가질 수 있고, 보다 구체적으로, 제5 감광막 패턴(500b)의 높이는 제4 감광막 패턴(500a)의 높이의 약 2배일 수 있다. 제4 감광막 패턴(500a)은 화소 전극(190)이 형성될 위치에 배치되고, 제5 감광막 패턴(500b)은 게이트 도전체(121, 124)가 형성될 위치에 배치되는 것이 바람직하다.
도 14c를 참고하면, 제4 감광막 패턴(500a)과 제5 감광막 패턴(500b)을 식각 마스크로 하여, 제1 식각액을 이용하여, 제1 도전층(101) 및 제2 도전층(102)을 동시에 식각하여, 게이트 도전체가 형성될 위치에 배치되는 제2 이중층(24p, 24q)과 화소 전극(190)이 형성될 위치에 배치되는 제3 이중층(19p, 19q)을 형성한다. 이때, 제1 식각액은 비-과수계열(non-H2O2) 식각액으로서, 제1 도전층(101) 및 제2 도전층(102)을 동시에 식각할 수 있다. 구체적으로, 제1 식각액은 APS(ammonium per sulfate), 질산, AF(ammonium fluoride), ATZ(aminotetrazole), 그리고 FBA(fluoro boric acid)를 포함할 수 있다. 이처럼, 본 발명의 실시예에 따른 박막 트랜지스터 표시판의 제조 방법에 따르면, 제1 도전층(101) 및 제2 도전층(102)을 동시에 식각할 수 있는 식각액을 이용하여, 제1 도전층(101) 및 제2 도전층(102)을 식각하기 때문에, 제2 도전층(102)을 식각한 후에, 다시 제1 도전층(101)을 식각하는 과수계 식각액을 이용하는 기존의 박막 트랜지스터 표시판의 제조 방법에 비하여, 제조 단계가 간단해질 수 있다.
다음으로 도 14d를 참고하면, 제4 감광막 패턴(500a)을 제거한다. 이때, 제5 감광막 패턴(500b)의 일부도 함께 제거되어, 높이가 낮아진 제6 감광막 패턴(500c)이 된다.
도 14e에 도시한 바와 같이, 제6 감광막 패턴(500c)을 식각 마스크로 하여, 제2 식각액을 이용하여, 화소 전극(190)이 형성될 위치에 배치되는 제3 이중층(19p, 19q)의 상부막(19q)을 식각하여 제거하여, 화소 전극(190)을 형성한다. 이때, 제2 식각액은 비-과수계열(non-H2O2) 식각액으로서, 제2 도전층(102) 만을 선택적으로 식각할 수 있다. 구체적으로, 제2 식각액은 APS(ammonium per sulfate), 질산, ATZ(aminotetrazole), 그리고 AA(ammonium acetate)를 포함할 수 있다.
그 후, 도 12 및 도 13에 도시한 바와 같이, 제6 감광막 패턴(500c)을 제거하여, 이중막 구조의 게이트 도전체(121, 124)를 완성한다.
다음으로, 도 14 및 도 15에 도시한 바와 같이, 화소 전극(190)과 게이트 도전체(121, 124) 위에 게이트 절연막을 적층하고, 그 위에 반도체(151), 저항성 접촉 부재(161, 165), 그리고 데이터선(171) 및 드레인 전극(175)을 하나의 마스크를 이용하여 동시에 형성한다. 이때, 위치에 따라 감광막의 두께를 달리하여, 그 위에 반도체(151), 저항성 접촉 부재(161, 165), 그리고 데이터선(171) 및 드레인 전극(175)을 하나의 마스크를 이용하여 동시에 형성한다.
그 후, 데이터선(171) 및 드레인 전극(175), 그리고 노출된 반도체(154) 위에 접촉 구멍(185, 187)을 가지는 보호막(180)을 형성한다.
마지막으로, 도 10 및 도 11에 도시한 바와 같이, 보호막(180) 위에 화소 전극(190) 및 제2 접촉 보조 부재(193)를 형성한다.
이처럼, 본 발명의 실시예에 따른 박막 트랜지스터 표시판의 제조 방법은 기준 전극과 게이트 도전체를 하나의 노광 마스크를 이용하여, 동시에 형성할 수 있으며, 기준 전극과 게이트 도전체를 식각할 때, 비과수계 식각액을 이용하여, 기준 전극층 및 게이트 도전체의 하부막을 이루는 제1 도전층과 게이트 도전체의 상부막을 이루는 제2 도전층을 동시에 식각하거나, 하나의 도전층만 선택적으로 식각할 수 있어서, 제2 도전층과 제1 도전층을 순차적으로 식각하는 기존의 과수계 식각액을 이용하는 경우에 비하여, 제조 공정이 간단해질 수 있고, 따라서, 제조 비용이 감소할 수 있다.

Claims (15)

  1. 삭제
  2. 삭제
  3. 삭제
  4. 삭제
  5. 기판 위에 게이트 도전체와 화소 전극을 동시에 형성하는 단계,
    상기 게이트 도전체와 상기 화소 전극 위에 게이트 절연막을 형성하는 단계,
    상기 게이트 절연막 위에 반도체, 소스 전극 및 드레인 전극을 형성하는 단계,
    상기 반도체, 소스 전극 및 드레인 전극 위에 보호막을 형성하는 단계, 그리고
    상기 보호막 위에 기준 전극을 형성하는 단계를 포함하고,
    상기 게이트 도전체와 상기 화소 전극을 동시에 형성하는 단계는 비과수계 식각액을 사용하여 식각하고,
    상기 게이트 도전체는 하부막과 상기 하부막 위에 위치하는 상부막을 포함하고, 상기 화소 전극은 상기 하부막과 동일한 층으로 이루어지는 박막 트랜지스터 표시판의 제조 방법.
  6. 제5항에서,
    상기 게이트 도전체와 상기 화소 전극을 동시에 형성하는 단계는
    상기 기판 위에 상기 하부막을 이루는 제1 금속층과 상기 상부막을 이루는 제2 금속층을 차례로 적층하는 단계,
    상기 제2 금속층 위에 제1 감광막 패턴을 형성하는 단계,
    상기 제1 감광막 패턴을 식각 마스크로 하여, 제1 비과수계 식각액을 이용하여 상기 제1 금속층과 상기 제2 금속층을 동시에 식각하는 단계,
    상기 제1 감광막 패턴을 일부 제거하여, 제2 감광막 패턴을 형성하는 단계, 그리고
    상기 제2 감광막 패턴을 식각 마스크로 하여, 제2 비과수계 식각액을 이용하여, 상기 제2 금속층을 식각하는 단계를 포함하는 박막 트랜지스터 표시판의 제조 방법.
  7. 제6항에서,
    상기 제1 비과수계 식각액은 APS(ammonium per sulfate), 질산, AF(ammonium fluoride), ATZ(aminotetrazole), 그리고 FBA(fluoro boric acid)를 포함하는 박막 트랜지스터 표시판의 제조 방법.
  8. 제7항에서,
    상기 제2 비과수계 식각액은 APS(ammonium per sulfate), 질산, ATZ(aminotetrazole), 그리고 AA(ammonium acetate)를 포함하는 박막 트랜지스터 표시판의 제조 방법.
  9. 삭제
  10. 삭제
  11. 삭제
  12. 삭제
  13. 기판 위에 배치되어 있는 게이트 도전체와 화소 전극,
    상기 게이트 도전체와 상기 화소 전극 위에 배치되어 있는 게이트 절연막,
    상기 게이트 절연막 위에 배치되어 있는 반도체,
    상기 반도체 위에 배치되어 있는 소스 전극 및 드레인 전극,
    상기 소스 전극 및 드레인 전극 위에 배치되어 있는 보호막, 그리고
    상기 보호막 위에 배치되어 있는 기준 전극을 포함하고,
    상기 게이트 도전체는 하부막 및 상부막을 포함하고,
    상기 게이트 도전체의 하부막은 상기 화소 전극과 동일한 층으로 이루어지는 박막 트랜지스터 표시판.
  14. 제13항에서,
    상기 게이트 도전체의 상부막은 구리나 구리 합금 등 구리 계열 금속을 포함하는 박막 트랜지스터 표시판.
  15. 제14항에서,
    상기 게이트 도전체의 하부막 및 상기 화소 전극은 ITO(indium tin oxide) 또는 IZO(indium zinc oxide)의 투명한 도전 물질을 포함하는 박막 트랜지스터 표시판.
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