JP5537657B2 - 配線構造の形成方法、半導体装置の製造方法、基板処理装置 - Google Patents

配線構造の形成方法、半導体装置の製造方法、基板処理装置 Download PDF

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Description

以下に説明する実施形態は、半導体装置の製造方法に関する。
今日の半導体集積回路装置においては、共通基板上に莫大な数の半導体素子が形成されており、これらを相互接続するために、多層配線構造が使われている。
多層配線構造では、配線層を構成する配線パターンを埋設した層間絶縁膜が積層され、下層の配線層と上層の配線層とが、層間絶縁膜中に形成されたビアコンタクトにより接続される。
特に最近の超微細化・超高速半導体装置では、多層配線構造中における信号遅延（ＲＣ遅延）の問題を軽減するため、層間絶縁膜として低誘電率膜（いわゆるｌｏｗ−ｋ膜）が使われる。これと共に、配線パターンとして、低抵抗の銅（Ｃｕ）パターンが使われている。
Ｃｕ配線パターンを低誘電率層間絶縁膜中に埋設した多層配線構造においては、Ｃｕ層のドライエッチングによるパターニングが困難であるため、層間絶縁膜中に予め配線溝あるいはビアホールを形成し、これをＣｕ層で充填した後、層間絶縁膜上の余剰なＣｕ層を化学機械研磨（ＣＭＰ）により除去する、いわゆるダマシン法あるいはデュアルダマシン法が使われる。
その際、Ｃｕ配線パターンが層間絶縁膜に直接に接すると、Ｃｕ原子が層間絶縁膜中に拡散し、短絡などの問題を惹起するため、Ｃｕ配線パターンが形成される配線溝あるいはビアホールの側壁面および底面を、導電性拡散バリア、いわゆるバリアメタル膜により覆い、Ｃｕ層を、かかるバリアメタル膜上に堆積することが一般になされている。ここで、バリアメタル膜としては、一般的にタンタル（Ｔａ）やチタン（Ｔｉ），ルテニウム（Ｒｕ）などの高融点金属、あるいはこれら高融点金属の導電性窒化物、あるいはこれらの積層膜が使われる。
特開平１１−１６９１２号公報 特開２００７−２７６８０号公報 特開２００３−４５９６０号公報 特開２００７−１４９８１３号公報
Ozaki, S., et al. Microelectronic Engineering 87, (2010) pp.370-372 尾崎史朗他、第14回LSI配線における原子輸送・応力問題研究会予稿集，(2009)，pp.33-34 http://wwww.tlv.com/ja/steam_story/0612rinkaisui.html（２０１０年６月８日検索）
先にも述べたようにダマシン法、あるいはデュアルダマシン法では、先に層間絶縁膜中にビアホールなり配線溝なりが、開口部の形で、ドライエッチングにより形成され、形成された開口部をバリアメタル膜で覆うことが一般に行われる。またその際、前記ドライエッチングプロセスは、フッ化カーボンをエッチングガスとして使ったプラズマエッチング法により実行されることが多い。
先にも述べたようにバリアメタル膜としては、Ｔａ膜やＴｉ膜、ＴａＮやＴｉＮなど、それらの導電性窒化物膜、あるいはＴａ膜，Ｔｉ膜，ＴａＮ膜，ＴｉＮ膜などの適当な組み合わせによる積層膜が使われるが、このようなバリアメタル膜は、熱的および化学的に安定な金属膜ではあっても、成膜直前に前記層間絶縁膜に形成された開口部の側壁面や底面に水（Ｈ2Ｏ）とともにフッ素（Ｆ）が存在すると、酸化が著しく促進されることが最近になって発見された。非特許文献１および２を参照。
一方、前記開口部の形成直後においては、前記開口部の側壁面や底面に水（Ｈ2Ｏ）が残留しやすく、また前記水に加えてドライエッチングで使われた例えばフッ化カーボン（ＣＦｘ）などのガス分子が吸着されたまま残留していたり、あるいは開口部の側壁面および底面が、このようなフッ化カーボンエッチングガスに起因するフッ素（Ｆ）により終端されていたりする。
このような開口部の側壁面や底面に存在するフッ素は、水が同時に存在した場合、ＨＦを形成し、形成されたＨＦが触媒となって、水のｐＨを変化させ、その結果生じる酸化還元反応により、ＴａやＴｉなどの高融点金属元素の酸化が促進されてしまうものと考えられる（非特許文献１および非特許文献２）。なおバリアメタル膜がＴａＮ膜やＴｉＮ膜のような導電性窒化膜の場合でも、一般にこれらの膜はＴａｘＮｙやＴｉｘＮｙで表される非化学量論組成を有しており、やはりＴａやＴｉなどの金属元素の酸化が生じてしまう。
同様な水分とフッ素によりバリアメタル膜の酸化は、他の高融点金属元素、例えばＲｕやＰｔ，Ｒｈ、Ｚｒ，Ｈｆ，Ｖ，Ｎｂ，Ｃｒ，Ｍｏ，Ｗ，Ｍｎなどにおいても生じると考えられる。
このようにＣｕ配線構造においてバリアメタル膜が酸化すると、酸化部位においてバリアメタル膜は膨張してクラックなどを発生させ、その結果、層間絶縁膜に対する密着性が劣化してしまう。また形成されたクラックを通してＣｕ配線パタ―ンやＣｕビアプラグからＣｕ原子が層間絶縁膜中に拡散してしまい、その結果、電気特性を劣化させたり、密着性を劣化させたりする問題が発生してしまう。
従来は、このようなバリアメタル膜の酸化の問題を回避するために、プラズマ処理により、層間絶縁膜中に形成された開口部の底面や側壁面から水分や終端フッ素（Ｆ）を除去することが行われていた。しかし、プラズマ処理では特に低密度のｌｏｗ−Ｋ誘電体よりなる層間絶縁膜の場合、膜にダメージが発生し、その結果、かえって層間絶縁膜表面が親水性に変化し、吸水性が増大して比誘電率が上昇してしまうなどの問題が生じることがある。
そこで、層間絶縁膜中に形成された開口部に残留する水およびフッ素によるバリアメタル膜の酸化を抑制できる多層配線構造の形成方法および半導体装置の製造方法が求められている。
第１の側面によれば配線構造の形成方法は、絶縁膜中に開口部を、フッ素を含むエッチングガスを使ったドライエッチングにより形成する工程と、前記開口部の底面と側壁面を、酸素を含んだ、酸素濃度０．６体積％以下の雰囲気中で、過熱水蒸気に曝露して洗浄する洗浄工程と、前記開口部の底面と側壁面をバリアメタル膜で覆う工程と、前記絶縁膜上に導体膜を堆積し、前記開口部を、前記バリアメタル膜を介して前記導体膜で充填する工程と、前記導体膜およびその下のバリアメタル膜を、前記絶縁膜の表面が露出するまで化学機械研磨法により研磨し、前記開口部に前記導体膜により、配線パタ―ンを形成する工程と、を含む。
第２の側面によれば基板処理装置は、排気系により排気し、被処理基板を保持する基板保持台を収容した処理容器と、前記処理容器に不活性ガスまたは還元性ガスを供給するガス供給装置と、前記処理容器中の酸素濃度を測定する酸素濃度測定装置と、前記酸素濃度測定装置により測定された前記処理容器に含まれる酸素の酸素濃度が０．６体積％以下になると、前記処理容器に過熱水蒸気を供給する加熱水蒸気発生装置と、前記基板保持台中に設けられ、前記基板保持台上の被処理基板を、前記被処理基板が曝露される過熱水蒸気の温度まで加熱する加熱機構と、を備え、前記過熱水蒸気発生装置は前記加熱水蒸気を、前記基板保持台上の被処理基板の温度よりも高い温度で前記処理容器中に供給する。
上記第１、第２の側面によれば、バリアメタル膜の成膜に先立って、前記開口部の側壁面および底面からフッ素を含む化合物や終端フッ素を除去することが可能である。
第１の実施形態による半導体装置の製造方法を説明する断面図（その１）である。 第１の実施形態による半導体装置の製造方法を説明する断面図（その２）である。 第１の実施形態による半導体装置の製造方法を説明する断面図（その３）である。 第１の実施形態による半導体装置の製造方法を説明する断面図（その４）である。 第１の実施形態による半導体装置の製造方法を説明する断面図（その５）である。 第１の実施形態による半導体装置の製造方法を説明する断面図（その６）である。 第１の実施形態による半導体装置の製造方法を説明する断面図（その７）である。 第１の実施形態による半導体装置の製造方法を説明する断面図（その８）である。 第１の実施形態による半導体装置の製造方法を説明する断面図（その９）である。 第１の実施形態による半導体装置の製造方法を説明する断面図（その１０）である。 第１の実施形態による半導体装置の製造方法を説明する断面図（その１１）である。 第１の実施形態による半導体装置の製造方法を説明する断面図（その１２）である。 第１の実施形態による半導体装置の製造方法を説明する断面図（その１３）である。 第１の実施形態による半導体装置の製造方法を説明する断面図（その１４）である。 第１の実施形態による半導体装置の製造方法を説明する断面図（その１５）である。 第１の実施形態による半導体装置の製造方法を説明する断面図（その１６）である。 第１の実施形態による半導体装置の製造方法を説明する断面図（その１７）である。 第１の実施形態による半導体装置の製造方法を説明する断面図（その１８）である。 第１の実施形態による半導体装置の製造方法を説明する断面図（その１９）である。 第１の実施形態による半導体装置の製造方法を説明する断面図（その２０）である。 第１の実施形態による半導体装置の製造方法を説明する断面図（その２１）である。 第１の実施形態による半導体装置の製造方法を説明する断面図（その２２）である。 第１の実施形態による半導体装置の製造方法を説明する断面図（その２３）である。 第１の実施形態で使われる基板処理装置の概要を示す図である。 図２Ａの基板処理装置で使われる過熱水蒸気発生装置の概要を示す図である。 水の相平衡図である。 図３の相平衡図のうち、臨界点近傍を詳細に示す相平衡図である。 過熱水蒸気の温度，圧力および比誘電率の関係を示す図である。 過熱水蒸気によるＳｉＦｘの除去の様子を示すＸＰＳスペクトル図である。 過熱水蒸気によるＣＦｘの除去の様子を示すＸＰＳスペクトル図である。 図６Ａ，図６ＢのＸＰＳスペクトルの測定に使われた試料を示す断面図である。 図６Ｃの試料を作成する工程を示す図（その１）である。 図６Ｃの試料を作成する工程を示す図（その２）である。 第１の実施形態について行った酸化物形成の様子を示すＸＰＳスペクトル図である。 第１の実施形態について行った別の酸化物形成の様子を示すＸＰＳスペクトル図である。 第１の実施形態について行ったＴＤＳ分析の結果を示す図である。 第１の実施形態について行った別のＴＤＳ分析の結果を示す図である。 第１の実施形態による過熱水蒸気を使った洗浄工程の概要をまとめて示すフローチャートである。 第２の実施形態による過熱水蒸気を使った洗浄工程の概要をまとめて示すフローチャートである。 図１０のフローチャートで使われる酸素パージ工程の例を示すフローチャートである。
（第１の実施形態）
以下、第１の実施形態による半導体装置の製造方法を、図１Ａ〜図１Ｓを参照しながら説明する。
図１Ａを参照するに、シリコン基板１０上にLOCOS（Local Oxidation of Silicon）法により素子分離膜１２を形成し、前記素子分離膜１２により素子領域１４を画定する。
次に、前記素子領域１４において前記シリコン基板１０上に、ゲート絶縁膜１６を介してゲート電極１８を形成し、前記ゲート電極１８のそれぞれの側壁面上に、側壁絶縁膜２０を形成する。さらに前記側壁絶縁膜２０及びゲート電極１８をマスクとして前記シリコン基板１０内にドーパント不純物元素を導入することにより、前記半導体基板１８中に、前記ゲート電極１８のそれぞれの側にソースおよびドレイン拡散層２２を形成する。これにより、ゲート電極１８とソースおよびドレイン拡散層２２を含むトランジスタ２４が、図１Ａに示すように形成される。
次に図１Ｂを参照するに、前記シリコン基板２１の全面に例えばプラズマＣＶＤ法により、シリコン酸化膜より成る層間絶縁膜２６を、前記ゲート電極１６および側壁絶縁膜２０を覆うように形成する。
さらに図１Ｂを参照するに、前記層間絶縁膜２６上に、膜厚が５０ｎｍの研磨ストッパ膜２８を形成する。前記研磨ストッパ膜２８としては、プラズマＣＶＤ法により形成したＳｉＣ膜を用いる。ただしプラズマＣＶＤ法により形成したＳｉＮ膜を使うことも可能である。前記研磨ストッパ膜２８は、後述する工程において化学機械研磨法によりタングステン膜（図１Ｂには図示せず）等を研磨する際にストッパとして機能する。また前記研磨ストッパ膜２８は、後述する工程において層間絶縁膜に溝を形成する際に、エッチングストッパとして機能する。
次に、フォトリソグラフィ技術を用い、前記層間絶縁膜２６中に、前記ソース／ドレイン拡散層２２に達するコンタクトホール３０を形成し、図１Ｂの構造が得られる。
次に図１Ｃの工程において、前記図１Ｂの構造の全面にスパッタ法により、膜厚５０ｎｍのＴｉＮ膜より成る密着層３２を形成する。前記密着層３２は、後述する導体プラグの下地に対する密着性を確保するためのものである。
さらに前記図１Ｃの工程では、前記図１Ｂの構造上全面に、前記密着層３２を覆って膜厚１μｍのタングステン膜３４をプラズマＣＶＤ法により形成し、さらに前記タングステン膜３４及びその下の密着層３２を、ＣＭＰ法により、前記研磨ストッパ膜２８の表面が露出するまで研磨する。その結果、図１Ｃに示すように、前記コンタクトホール３０内に、タングステンより成る導体プラグ３４が埋め込まれた構造が得られる。
次に図１Ｄの工程において、前記図１Ｃの構造上に拡散バリアとなる絶縁膜、すなわち絶縁性拡散バリア膜３６を、例えばＳｉＣ膜により、プラズマCVD法を使って約３０ｎｍの膜厚に形成し、さらにその上に、層間絶縁膜３８を形成する。ここで前記絶縁性拡散バリア膜３６はＳｉＣ膜に限定されるものではなく、ＳｉＮ膜を使うことも可能である。前記層間絶縁膜３８としては、多孔質シリカより成る層間絶縁膜（多孔質シリカ膜）を使うことができるが、本実施形態はこの特定の材料に限定されるものではなく、Ｓｉを成分に含むオルガノシロキサン膜や水素化シロキサン膜、あるいはこれらの多孔質膜を使うことができる。さらには有機ポリマ膜も、膜中にＳｉを含めば使うことが可能である。このような層間絶縁膜としては、例えば商品名ＮＣＳ（触媒化成社製）、商品名ＩＰＳ（触媒化成社製）、商品名Ｂｌａｃｋ Ｄｉａｍｏｎｄ（アプライドマテリアルズ社製）、商品面コーラル（Ｎｏｖｅｌｌｕｓ社製）、商品名ＬＫＤシリーズ（ＪＳＲ社製）、商品名オーロラ（ＡＳＭ社製）、商品名ＨＳＧシリーズ（日立化成社製）、商品面Ｎａｎｏｇｌａｓｓ（Ｈｏｎｅｗｅｌｌ社製）、商品名ＩＰＳ（触媒化成社製）、Ｚ３ＭＳ（Ｄｏｗ Ｃｏｒｎｉｎｇ社製）、商品名ＸＬＫ（Ｄｏｗ Ｃｏｒｎｉｎｇ社製）、商品名Ｏｒｉｏｎ（Ｔｒｉｋｏｎ社製）などを使うことも可能である。前記多孔質層間絶縁膜３８は、例えば１６０ｎｍの膜厚に形成される。前記層間絶縁膜３８は、材料によるが、スピンコーティング法あるいはプラズマＣＶＤ法により形成される。
次に図１Ｅの工程において、前記絶縁性拡散バリア膜３６と同様な絶縁性拡散バリア膜４０をCVD法により、例えば３０nmの厚さに形成し、さらに図１Ｆの工程において、前記絶縁性拡散バリア膜４０の全面にスピンコート法により、フォトレジスト膜４２を形成する。
さらに図１Ｇの工程において、フォトリソグラフィ技術を用い、前記フォトレジスト膜４２にレジスト開口部４４を形成し、前記フォトレジスト膜４２をマスクとして、絶縁性拡散バリア膜４０、層間絶縁膜３８及び絶縁性拡散バリア膜３６を順次エッチングし、前記層間絶縁膜３８中に前記レジスト開口部４４に対応して開口部４６を形成する。前記開口部４６は、第１層目の配線（第１金属配線層）５０を形成するためのもので、例えば配線幅が１００ｎｍ、配線間隔が１００ｎｍとなるように形成される。
図１Ｇのエッチングは、典型的にはＣＦ４ガス及びＣＨＦ３ガス、あるいはＣＨ2Ｆ2，Ｃ4Ｆ6，Ｃ4Ｆ8，Ｃ5Ｆ8，ＣＦ3Ｉなどフッ素を含むＣＦ系のガスをエッチングガスとして使ったプラズマエッチング法により、前記ストッパ膜２８を、エッチングストッパとして使って実行される。図１Ｇの工程の結果、前記絶縁膜４０、層間絶縁膜３８及び絶縁性拡散バリア膜３６に、配線を埋め込むための前記開口部４６が形成され、前記導体プラグ３４の上面が、前記開口部内４６に露出する。この後、フォトレジスト膜４２が剥離される。
ところで、図１Ｇの工程においては、前記開口部４６のエッチング後において、前記開口部４６の側壁面あるいは底面に、エッチングガスの分子、たとえはＣＦ4分子が吸着して残留する場合がある。またフッ素（Ｆ）を含むエッチングガスを使ってエッチングされたため、前記開口部４６の側壁面および底面は、フッ素で終端された状態になっており、特に前記層間絶縁膜３８や絶縁性拡散バリア膜３６，４０がシリコン（Ｓｉ）を構成成分として含んでいる場合、前記開口部４６の側壁面や底面にはＳｉ−Ｆ結合が形成されていることになる。
この状態で、前記開口部４６の側壁面や底面に水が残留し、かつこのような表面が引き続きバリアメタル膜で覆われてしまった場合、表面のＳｉ−Ｆ結合は反応
≡ＳｉＦ＋Ｈ2Ｏ→≡Ｓｉ−ＯＨ＋ＨＦ （式１）
を生じ、また生成したＨＦが触媒となって、直後に形成されるバリアメタル膜を酸化させてしまう恐れがある。ここで記号「≡Ｓｉ」は、Ｓｉ原子が層間絶縁膜中の酸素など、他の原子に結合していることを示している。なおこのような開口部４６の側壁面や底面に残留する水は、層間絶縁膜３８中に吸着されていた水分や水素などに起因するものである。
このようなエッチング開口部４６に残留する水やフッ素は、プラズマに曝露することで除去することが可能であり、従来、このようなプラズマ処理により除去されている。しかしこのようなプラズマ処理では、先にも述べたように層間絶縁膜にダメージが発生し、膜の吸水性がかえって増大する結果、ｌｏｗ−Ｋ誘電体膜よりなる層間絶縁膜の比誘電率が上昇するなどの問題が生じていた。
そこで本実施形態は、図１Ｈの工程において、このように層間絶縁膜３８中にフッ素系エッチングガスを使って形成された開口部４６の底面および側壁面において残留するＣＦ系のエッチングガス分子や終端フッ素を、過熱水蒸気を使って除去することを提案する。
図２Ａは、第１の実施形態において、上記過熱水蒸気による処理に使われる基板処理装置の概要を、図３および図４は、過熱水蒸気の相平衡図を示す。
まず図２Ａを参照するに、基板処理装置１００はバルブ１１２Ｃを介してターボ分子ポンプ１１２Ａおよびロータリポンプ１１２Ｂにより排気される処理容器１１１を有しており、前記処理容器１１１中には、抵抗加熱ヒータなどの加熱機構１１１Ｈを備え、被処理基板Ｗを保持する基板保持台１１１Ａが設けられている。また前記処理容器１１１には、前記処理容器１１１内のプロセス空間１１１Ｓの圧力ないし真空度を測定するイオンゲージ１１１Ｉ、および酸素濃度を測定する酸素濃度計１１１Ｏが設けられている。
さらに前記基板処理装置１１０は、窒素ガスを窒素ガス源１１３Ｎから対応するＭＦＣ（質量流量コントローラ）１１４Ｎを介して前記処理容器１１１に供給する第１のガス供給ライン１１５Ｎと、ヘリウムガスをヘリウムガス源１１３Ｈｅから対応するＭＦＣ（質量流量コントローラ）１１４Ｈｅを介して前記処理容器１１１に供給する第２のガス供給ライン１１５Ｈｅと、ＡｒガスをＡｒガス源１１３Ａｒから対応するＭＦＣ（質量流量コントローラ）１１４Ａｒを介して処理容器１１１に供給する第３のガス供給ライン１１５Ａｒと、水素ガスを水素ガス源１１３Ｈから対応するＭＦＣ（質量流量コントローラ）１１４Ｈを介して前記処理容器１１１に供給する第４のガス供給ライン１１５Ｈと、を備えている。
さらに前記基板処理装置１１０は、前記処理容器１１１中に過熱水蒸気を供給する過熱水蒸気発生装置１１６Ａを有し、前記過熱水蒸気発生装置１１６Ａには水タンク１１６Ｃから液状の水が、給水ポンプ１１６Ｂを介して供給される。
図２Ｂは前記過熱水蒸気発生装置１１６Ａの概略的構造を示す断面図である。
図２Ｂを参照するに、過熱水蒸気発生装置１１６Ａはヒータ１１６ｈを備えた電気炉１１６Ｈを含み、前記電気炉１１６Ｈ中に通した石英あるいはステンレスの配管１１６Ｑ中に水を通し、これを加熱して所望の過熱水蒸気を発生させる。
図３は、周知の水の相平衡図であり、三重点Ｔと臨界点Ｋが示されている。図３中、縦軸が圧力を表し、横軸が温度を表す。
三重点Ｔは固相の水、すなわち氷と液相の水、さらに気相の水、すなわち水蒸気が共存する点であり、６１１．７３Ｐａおよび０．０１℃の温度圧力に固定されている。一方臨界点Ｋは液相の水と気相の水の相境界上の点で、これを超えて温度あるいは圧力が増大すると、液相と気相の区別がなくなる。臨界点の温度、すなわち臨界温度は３７４℃で、圧力、すなわち臨界圧力は２２．１ＭＰａである。
図４は、前記臨界点Ｋ近傍における水の状態をより詳細に示す相平衡図である。ただし図４では縦軸が温度になっており、横軸が圧力になっていることに注意すべきである。
図４を参照するに、臨界点Ｋを超えて温度および圧力が増大すると水は「超臨界水」となるのに対し、臨界圧力以下の領域では気相の水、すなわち水蒸気は「加熱蒸気」、あるいは「過熱水蒸気」となる。
以下の表１は、０．１ＭＰａ，２５℃の常温水、２７．６ＭＰａ，４５０℃の超臨界水、および１．３８ＭＰａ，４５０℃の過熱水蒸気の物性（誘電率、密度、動粘度，有効拡散係数）をまとめて示す。
Figure 0005537657
 表１を参照するに、過熱水蒸気は密度が４．１９×１０-3ｇ／ｃｍ3と、常温水や超臨界水に比べて低い他、動粘度が６．３２×１０-6ｍ2／秒と、常温水や超臨界水に比べて一桁小さく、さらに有効拡散係数が１．７９×１０-3ｃｍ2／秒と、常温水や超臨界水に比べて小さい特徴があるが、特に比誘電率の値であり、超臨界水では比誘電率がほぼ１．０で、常温水や超臨界水よりも小さい特徴を有している。このことは、過熱水蒸気が常温水と異なり、実質的に無極性であることを示している。
図５は水の誘電率と圧力および温度の関係を示すグラフである。ただし図５中、縦軸が誘電率を、横軸が圧力を表している。
図５を参照するに、温度が３００℃〜５００℃の過熱水蒸気は、圧力が１０Ｐａ以下において比誘電率がほとんど１．０で、無極性になることがわかる。なお図５において、「飽和曲線」は水蒸気と水の二相分離状態を示しており、この二相分離状態が温度３７４℃、圧力２２．１ＭＰａの臨界点Ｋにおいて消失することを示している。
そこで本実施形態では図１Ｈの工程において、前記図２Ａの基板処理装置１００中を使い、過熱水蒸気を使い、前記開口部４６の底面や側壁面に付着したエッチングガスに起因するＣＦｘ分子や、終端フッ素を洗浄して除去する。このような比誘電率が１．０で無極性の水蒸気は、前記底面や側壁面に付着している無極性の残留ＣＦｘ分子を効率よく離脱させ、また終端フッ素を、前記式（１）の反応によりＨＦの形で離脱させることができる。また生成したＨＦは、前記プロセス空間１１１Ｓがターボ分子ポンプ１１２Ａおよびロータリポンプ１１２Ｂにより排気されているため、ただちにプロセス空間１１１Ｓから排気され、残留することはない。
より具体的には、前記図１Ｇの構造をレジスト膜４２の除去の後、前記図２Ａの基板処理装置１００の処理容器１１１中に被処理基板Ｗとして導入し、前記基板保持台１１１Ａ上に保持する。
次に前記水タンク１１６Ｃ中の液体の水を給水ポンプ１１６Ａにて前記過熱水蒸気発生器１１６Ａに送り、過熱水蒸気を発生させ、前記処理容器１１１中に例えば０．１ＭＰａの圧力（常圧）下、２５０℃の温度で供給する。その際、前記処理空間１１１Ｓにおける膨張による冷却の効果を勘案して、前記過熱水蒸気発生器１１６Ａにおいては前記給水ポンプ１１６Ａにより給送されてきた水を所望温度よりも５０℃高い温度に加熱しておく。また前記基板保持台１１１Ａ中の加熱機構１１１Ｈを駆動し、前記過熱水蒸気に温度降下が生じないように前記被処理基板Ｗの温度を２５０℃に設定しておく。
図６Ａおよび図６Ｂは、このような過熱水蒸気によるフッ素および炭素の除去効果を検証するための、ＸＰＳ（Ｘ線光電子スペクトロスコピ）分析の結果を示す。なお図６Ａ，図６ＢのＸＰＳ分析では、図１ＧのＣＦ系エッチングガスによるドライエッチングの後、図１Ｈの前記過熱水蒸気による洗浄処理を行う前、および行った後についてＸＰＳスペクトルを求めている。なお図６Ａ，図６ＢのＸＰＳ測定は、実際には図１Ｈの試料ではなく、図６Ｃに示す平坦な試料について行っている。ここで前記図６Ｃの試料は、図６Ｄに示すシリコン基板１０上に層間絶縁膜３８に対応した層間絶縁膜１３８を、前記図１Ｄの工程に対応して１５０ｎｍの厚さに形成し、さらにこのようにして形成した層間絶縁膜１３８を、ＣＦ４ガスをエッチングガスとして使ったプラズマエッチング法により３０ｎｍ程度エッチングし、得られた構造に対し、図６Ｅに示すように、先に図１Ｈと同様にして過熱水蒸気処理を行って得たものである。
図６Ａを参照するに、縦軸は光電子強度、横軸はＦ１ｓ軌道の束縛エネルギを示しているが、洗浄前に観測された高いＳｉＦｘのピークが洗浄後には検出されていないことがわかる。また同様にＣＦｘのピークも、洗浄後にはバックグラウンドまで落ちているのがわかる。
また図６Ｂを参照するに、Ｃ１ｓ軌道に対応する束縛エネルギにおいても、洗浄前に比較してＣＦｘのピークの高さがバックグラウンドまで落ちており、ＣＦｘ分子も同様に洗浄により除去されたことがわかる。
なお図１Ｈの工程においては、後で詳細に説明するように酸素濃度を０．６体積％以下に抑制しているが、その結果、前記開口部４６の底にＣｕ配線層が露出されている場合などにおいて、その酸化を抑制することができ、またバリアメタル膜４８の酸化を抑制することができる。
図１Ｈの工程において前記開口部４６の側壁面および底面を洗浄した後、図１Ｉの工程において、図１Ｈの構造上に全面にわたり、Ｔａ膜あるいはＴｉ膜をバリアメタル膜４８として、例えばスパッタ法により、前記バリアメタル膜４８が前記拡散バリア膜４０の表面および前記開口部４６の底面および側壁面を連続して覆うように、例えば５ｎｍ〜３０ｎｍの厚さに形成する。
次に図１Ｊの工程において、前記図１Ｉの構造の全面に、前記バリアメタル膜４８を覆ってＣｕシード膜（図示せず）をスパッタ法により、例えば１０ｎｍの膜厚に形成し、さらに前記Ｃｕシード層を電極とした電解めっき法によりＣｕ膜５０を、前記溝４６を充填するように、例えば６００ｎｍの膜厚に形成する。
さらに図１Ｋの工程においてＣＭＰ法により、前記Ｃｕ膜５０及びバリアメタル膜４８を、前記絶縁性拡散バリア膜４０の表面が露出するまで研磨する。これにより、前記開口部４６内において前記Ｃｕ膜５０がＣｕ配線パタ―ン５０Ａを形成し、層間絶縁膜３８中に前記Ｃｕ配線パタ―ン５０Ａが埋め込まれた配線層が形成される。
次に図１Lの工程において、前記絶縁性拡散バリア膜４０上に前記Ｃｕ配線パタ―ン５０Ａを覆って、プラズマCVD法により、前記絶縁性拡散バリア膜４０と同様な絶縁性拡散バリア膜５２を例えば３０ｎｍの膜厚に形成し、図１Ｍの工程において前記絶縁性拡散バリア膜５２上に全面にわたり、多孔質層間絶縁膜５４を例えば１８０ｎｍの膜厚に形成する。前記多孔質層間絶縁膜５４としては、前記層間絶縁膜３８と同様な絶縁膜を使うことができる。さらに図１Ｎの工程において前記多孔質層間絶縁膜５４上にプラズマＣＶＤ法により、前記絶縁性拡散バリア膜５２と同様な絶縁性拡散バリア膜５６を例えば３０nmの膜厚に形成する。
次に図１Ｏに示すように、前記絶縁性拡散バリア膜５６上に、前記多孔質層間絶縁膜３８あるいは５４と同様な多孔質層間絶縁膜５８を、例えば１６０ｎｍの膜厚に形成し、さらに図１Ｐの工程において、前記多孔質層間絶縁膜５８上にCVD法により、絶縁性拡散バリア膜６０を例えば３０nmの膜厚に形成する。
さらに図１Ｑの工程において、前記図１Ｐの構造上の全面にスピンコート法によりフォトレジスト膜６２を形成し、これをフォトリソグラフィ技術によりパターニングし、前記フォトレジスト膜６２にレジスト開口部６４を形成する。
さらに図１Ｑの工程では、前記フォトレジスト膜６２をマスクとして前記絶縁性拡散バリア膜６０、層間絶縁膜５８、絶縁性拡散バリア膜５６、層間絶縁膜５４及び絶縁性拡散バリア膜５２を、ＣＦ４ガス及びＣＨＦ３ガスをエッチングガスとしたプラズマエッチング法によりエッチングし、前記レジスト開口部６４に対応して前記Ｃｕ配線パタ―ン５０Ａを露出するコンタクトホール６６を形成する。
さらに前記フォトレジスト膜６２を剥離した後、図１Ｒの工程において前記絶縁性拡散バリア膜６０上の全面にスピンコート法により、フォトレジスト膜６８を形成する。
さらに前記フォトレジスト膜６９をフォトリソグラフィ技術によりパターニングし、レジスト開口部７０を形成する。さらに前記フォトレジスト膜６８をマスクとして、前記絶縁性拡散バリア膜６０、層間絶縁膜５８及び絶縁性家訓バリア膜５６をＣＦ４ガス及びＣＨＦ３ガスをエッチングガスとしてプラズマエッチングし、前記絶縁性拡散バリア膜６０、層間絶縁膜５８及び絶縁性拡散バリア膜５６に、配線溝７２を前記レジスト開口部７０に対応して、前記コンタクトホール６６に重畳するように形成する。
次に図１Ｓの工程において前記レジスト膜６８を除去した後、前記コンタクトホール６６の側壁面および底面、および前記配線溝７２の側壁面および底面を、先の図１Ｈの工程と同様に過熱水蒸気を使って洗浄し、前記コンタクトホール６６および配線溝７２の底面や側壁面に付着している未反応のエッチングガス分子ＣＦｘや表面終端フッ素を除去する。本実施形態では、この過熱水蒸気による洗浄工程の際、雰囲気中の酸素濃度を０．４体積％に制御している。
より具体的には、前記処理容器１１１中に前記窒素ガス源１１３Ｎあるいはヘリウムガス源１１３Ｈあるいはアルゴンガス源１１３Ａｒあるいは水素ガス源１１３Ｈから、窒素ガスあるいはヘリウムガスあるいはアルゴンガスあるいは水素ガスを供給し、前記プロセス空間１１１Ｓを充填し、さらにこれをターボ分子ポンプ１１２Ａおよびロータリポンプ１１２Ｂにより排気することにより、前記処理容器１１１内部のプロセス空間１１１Ｓをパージし、前記プロセス空間における酸素濃度を、０．６体積％以下、例えば０．４体積％に低減させる。
本実施形態では過熱水蒸気は、先に説明した式（１）における反応複製生物のＨＦを溶解した場合、酸化銅の還元効果の大きい水素イオン（Ｈ＋）を高濃度で含むことになる。また洗浄時の雰囲気を酸素濃度０．６体積％以下に抑制するため、前記コンタクトホール６６の底に露出されたＣｕ配線パタ―ン５０Ａ表面に形成された酸化物は効果的に還元され、前記Ｃｕ配線パタ―ン５０Ａの露出表面として、新鮮で酸化物形成の非常に少ない表面が得られる。
過熱水蒸気による洗浄工程の際の酸素濃度の制御については、次の実施形態において詳細に説明する。
さらに図１Ｔの工程において前記配線溝７２およびコンタクトホール６６のそれぞれの側壁面および底面をスパッタ法により、前記バリアメタル膜４８と同様なバリアメタル膜７４で覆い、図１Ｕの工程において前記図１Ｔのバリアメタル膜７４上にスパッタ法により、Ｃｕより成るシード膜（図示せず）を例えば１０ｎｍの膜厚に形成する。
さらに図１Ｕの工程では、前記Ｃｕシード膜にメッキ浴中において通電することにより、Ｃｕ膜７６を前記コンタクトホール６６および配線溝７２を充填するように、たとえば１４００ｎｍの膜厚に形成する。
さらに図１Ｖの工程において前記Ｃｕ膜７６およびその下のバリアメタル膜７４を、前記絶縁性拡散バリア膜６０の上面が露出するまで化学機械研磨により研磨し、前記配線溝７７がＣｕ配線パタ―ン７６ａにより充填され、また前記コンタクトホール６６が前記Ｃｕ配線パタ―ン７６ａから延出するＣｕビアプラグ７６ｂにより充填され、かつ表面が平坦化された配線構造が得られる。
さらに図１Ｗの工程において、前記Ｃｕ配線パタ―ン７６ａの表面を、膜厚が例えば３０ｎｍのＳｉＣよりなる絶縁性拡散バリア膜（キャップ膜）７８により覆う。
さらにこの後、上記と同様の工程を適宜繰り返すことにより、図示しない第３層目の配線層を形成し、多層配線構造とすることも可能である。
このようにして形成された多層配線構造では、前記Ｃｕ配線パタ―ン５０ＡとＣｕビアプラグ７６ｂとの間のコンタクト抵抗が、前記配線パタ―ン５０Ａの表面における酸化物形成が抑制され、またバリアメタル膜４８と層間絶縁膜３８あるいはその下のＳｉＣエッチングストッパ膜２８との界面や、層間絶縁膜５４あるいは５８とバリアメタル膜７４との界面における酸化物形成が抑制されるため低減され、低いコンタクト抵抗を有する多層配線構造を得ることができる。
このようにして形成された半導体装置について、１００万個の導体プラグが電気的に直列に接続されるように配線及び導体プラグを形成し、歩留りを測定したところ、９６．１〜１００％の歩留まりが得られた。これに対し、前記図１Ｈおよび図１Ｓの過熱水蒸気による洗浄工程の代わりにプラズマ処理を行った比較例では、歩留まりは５１．１〜５７．６％にしかすぎなかった。また２００℃での高温放置試験後の抵抗上昇を確認したところ、本実施形態では１６８時間後の抵抗上昇は３．２〜３．８％であったのに対し、上記比較例では１２．３〜３７．６％に達し、５０４時間後の抵抗上昇は、本実施形態では３．６〜４．５％であったのに対し、前記比較例は２６．３〜４６．２％に達した。
以下の表２に、上記の結果をまとめて示す。
Figure 0005537657
 表２において「比較例１」は上記比較例においてバリアメタル膜４８，７４としてタンタル（Ｔａ）を使った場合、「比較例２」は上記比較例においてバリアメタル膜４８，７４としてチタン（Ｔｉ）を使った場合、「実施例１」は本実施形態においてバリアメタル膜４８，７４としてタンタル（Ｔａ）を使った場合、「実施例２」は本実施形態においてバリアメタル膜４８，７４としてチタン（Ｔｉ）を使った場合を、それぞれ意味する。
また表２において「拡散バリア／絶縁膜界面における金属酸化物の割合」は、図１Ｉの状態の試料について、熱処理後、のＴａ４ｆ軌道、あるいはＴｉ２ｐ軌道について、ＸＰＳ測定により光電子強度と束縛エネルギの関係を求めた結果から導かれている。
図７Ａは、前記図１Ｉの構造において、前記バリアメタル膜４８としてＴａを使った場合のＸＰＳ測定の結果を、また図７Ｂは、前記図１Ｉの構造において、前記バリアメタル膜４８としてＴｉを使った場合のＸＰＳ測定の結果を示す。図７Ａ中、「実施例１」は表１の実施例１に対応し、「未処理１」は、前記図１Ｈの過熱水蒸気による洗浄処理を省略した場合に対応する。また図７Ｂ中、「実施例２」は表２の実施例２に対応し、「未処理２」は、前記図１Ｈの過熱水蒸気による洗浄処理を省略した場合に対応する。ただし図７Ａ，図７Ｂの測定は、実際には前記図６Ｃに示す測定試料上に前記バリアメタル膜４８に対応するバリアメタル膜を形成し、その後真空中（1×10-5Torr）で４００℃，６０分加熱した試料について、前記加熱処理後、N2雰囲気のグローブボックス内で拡散バリアを層間絶縁膜から剥離し、このようにして得られた剥離面について行っている。
図７Ａ，７Ｂを参照するに、実施例１ではＴａ２Ｏ５のピークが比較例１よりも低くなっており、同様に実施例２ではＴｉＯ２のピークが比較例２よりも低くなっている。前記表２における「拡散バリア／絶縁膜界面における金属酸化物の割合」は、図７Ａ，図７Ｂより導出されたものである。
さらに図８Ａおよび８Ｂは、前記図６Ｄの試料についてＴＤＳ分析により、フッ素および水の脱離を調べた結果を示す。
図８Ａを参照するに、「未処理」、すなわち図１Ｈの過熱水蒸気による洗浄処理を省略し、またプラズマ処理も省略した試料では、加熱に伴い放出されるフッ素（Ｆ）の量が最も多く、「従来技術」、すなわち図１Ｈの過熱水蒸気処理の代わりにプラズマ処理を行った試料がこれに続く。これに対し、「本実施形態」、すなわち図１Ｈの過熱水蒸気による洗浄処理を行った試料では、フッ素の放出がほとんど生じていないことがわかる。
また図８Ｂを参照するに、「未処理」、すなわち図１Ｈの過熱水蒸気による洗浄処理を省略し、またプラズマ処理も省略した試料、および「従来技術」、すなわち図１Ｈの過熱水蒸気処理の代わりにプラズマ処理を行った試料では、加熱による水の放出量にほとんど差がなく、多量の水が放出されているのに対し、「本実施形態」、すなわち図１Ｈの過熱水蒸気による洗浄処理を行った試料では、水の放出が実質的に減少していることがわかる。
図９は、第１の実施形態を要約して示すフローチャートである。
図９を参照するに、本実施形態ではステップ１において層間絶縁膜を下地構造上に堆積し、ステップ２において前記層間絶縁膜を、ＣＦ系のエッチングガスを使ったプラズマエッチングによりエッチングする。
さらにステップ３において、前記ステップ２のエッチングにより生じたエッチング面に対し、過熱水蒸気による洗浄を行い、前記エッチング面から残留フッ素および水を除去する。
さらにステップ４において、このように洗浄された面に、バリアメタル膜を形成する。
本実施形態では先に説明したように、Ｓｉを含む様々な層間絶縁膜を使うことができ、またバリアメタル膜として、Ｔａ，Ｔｉ，Ｒｕ，Ｚｒ，Ｈｆ，Ｖ，Ｎｂ，Ｃｒ，Ｍｏ，Ｗ，Ｍｎなど、様々な高融点金属膜、あるいはそれらの導電性窒化膜、あるいはそれらの積層膜を使うことができる。

（第２の実施形態）
先の実施形態では、図１Ｓの洗浄工程において、雰囲気中の酸素濃度を０．４体積％に設定して行っていた。
これは、前記洗浄工程において酸素濃度が高いと、例えば前記図１Ｓ中、開口部６６，７２により露出されたＣｕ配線パタ―ン５０Ａの表面が変色し、前記表面に酸化物の形成が生じていることが示されるためである。
表３は、図１Ｓの工程において、雰囲気中の酸素濃度を様々に変化させて露出されたＣｕ配線パタ―ン５０Ａ表面の変色を調べた結果を示す。なお雰囲気中の酸素濃度は、前記処理容器１１１をＡｒガス、Ｈｅガス、窒素ガス、あるいは水素ガスで繰り返しパージすることで制御され、前記処理容器１１１に設けた酸素濃度計１１１Ｏにより確認している。
Figure 0005537657
 表３を参照するに、酸素濃度が０．８体積％以上である場合、露出したＣｕ配線パタ―ン５０Ａに変色が生じており、表面に酸化物が形成されていることが示唆される。これに対し、前記洗浄工程における酸素濃度が０．６体積％以下である場合、Ｃｕ配線パタ―ン５０Ａに変色が生じることはなく、酸化物形成が抑制されていることがわかる。このような理由で、先の実施形態では、図１Ｈあるいは図１Ｓの過熱水蒸気を使った洗浄工程において、酸素濃度を０．４体積％に設定している。
図１０は、洗浄工程前に酸素パージ工程を設けた、第２の実施形態を示すフローチャートである。ただし図１０中、先に説明した工程には同一の参照符号を付し、説明を省略する。
図１０を参照するに、本実施形態では、工程２の層間絶縁膜のプラズマエッチングの後、工程３の過熱水蒸気により洗浄の前に工程２１を行い、前記処理容器１１１内部のプロセス空間１１１Ｓをパージして酸素濃度を０．６体積％以下に低減させる。
図１１は、このような酸素パージ工程２１の一例について概略を示すフローチャートである。
図１１を参照するに、工程２１１において前記処理容器１１１中にＡｒガスやＨｅガス、窒素ガスなどの不活性ガス、さらには水素ガスなどの還元性ガスを導入し、前記プロセス空間１１１Ｓを、前記不活性ガスあるいは還元性ガスにより充填する。
さらにステップ２１２において前記バルブ１１２Ｃを開き、前記ターボ分子ポンプ１１２Ａおよびロータリポンプ１１２Ｂにより前記プロセス空間１１１Ｓを排気し、前記不活性ガスあるいは還元性ガスとともに、酸素を除去する。
さらにステップ２１３において前記酸素濃度系１１１Ｏにより前記プロセス空間１１１Ｓ中の酸素濃度を測定し、ステップ２１１〜２１３を、前記プロセス空間１１１Ｓ中の酸素濃度が０．６体積％以下になるまで繰り返す。
なお前記ステップ２１のパージ工程は、図１１に示す不活性ガスあるいは還元ガスを使ったパージ工程に限定されるものではなく、効率は多少劣るが、例えば真空パージ工程を使うことも可能である。
なお先の実施形態において、図１Ｈの工程では、露出されるのがタングステンプラグであり、Ｃｕ配線パタ―ンではないため、過熱水蒸気による洗浄工程において雰囲気中の酸素濃度を０．６体積％以下に抑制することは好ましいものの、必須ではない。
また図１Ｓに示すように過熱水蒸気により洗浄される開口部は、開口部６６は下層の配線パタ―ンを露出しているが開口部７２は配線溝であり、コンタクトホール６６を構成する開口部６６が形成される部位以外では下層の配線パタ―ンは露出しておらず、下層の配線パタ―ンを露出するものに限定されるわけではない。
図１Ｈおよび図１Ｓの過熱水蒸気による洗浄工程は、常圧以下の圧力で行えば、前記処理容器１１１として耐圧容器を使う必要がなく、またターボ分子ポンプ１１２Ａやロータリポンプ１１２Ｂなど通常の排気系を使うことができることから、有利である。また図５に示すように、常圧以下の圧力においては、過熱水蒸気の比誘電率は、温度如何によらず、約１．０となる。
また図１Ｈおよび図１Ｓの洗浄工程において前記過熱水蒸気の温度は２５０℃に限定されるものではないが、温度が１００℃以下になると洗浄効果が不十分となり、また温度が４００℃を超えると基板上に形成された半導体装置がダメージを受けるため、前記洗浄工程における過熱水蒸気の温度は１００℃〜４００℃の範囲とするのが好ましい。
以上、本発明を好ましい実施例について説明したが、本発明はかかる特定の実施例に限定されるものではなく、特許請求の範囲に記載した要旨内において様々な変形・変更が可能である。
１０ シリコン基板
１２ 素子分離領域
１４ 素子領域
１６ ゲート絶縁膜
１８ ゲート電極
２０ ゲート側壁絶縁膜
２４ トランジスタ
２６，３８，５４，５８ 層間絶縁膜
２８ 研磨ストッパ膜
３０ コンタクトホール
３２ 密着層
３４ タングステンプラグ
３６，４０，５２，５６，６０，７８ 絶縁性拡散バリア膜
４２、６２，６８ レジスト膜
４４，６４ レジスト開口部
４６ 開口部
４８，７４ バリアメタル膜
５０，７６ Ｃｕ層
５０Ａ，７６ａ Ｃｕ配線パタ―ン
６６ ビアホール
７２ 配線溝
７６ｂ Ｃｕビアコンタクト
１００ 基板処理装置
１１１ 処理容器
１１１Ａ 基板保持台
１１１Ｈ 加熱機構
１１１Ｉ 真空ゲージ
１１１Ｏ 酸素濃度計
１１１Ｓ プロセス空間
１１２Ａ ターボ分子ポンプ
１１２Ｂ ロータリポンプ
１１２Ｃ バルブ
１１３Ｎ 窒素ガス源
１１３Ｈｅ ヘリウムガス源
１１３Ａｒ アルゴンガス源
１１３Ｈ 水素ガス源
１１４Ｎ，１１４Ｈｅ，１１４Ａｒ，１１４Ｈ ＭＦＣ
１１５Ｎ，１１５Ｈｅ，１１５Ａｒ，１１５Ｈ ガス供給ライン
１１６Ａ 過熱水蒸気発生装置
１１６Ｂ 給水ポンプ
１１６Ｃ 水タンク
１１６Ｈ 電気炉
１１６ｈ ヒータ
１１６Ｑ 配管

Claims (9)

  1. 絶縁膜中に開口部を、フッ素を含むエッチングガスを使ったドライエッチングにより形成する工程と、
    前記開口部の底面と側壁面を、酸素を含んだ、酸素濃度０．６体積％以下の雰囲気中で、過熱水蒸気に曝露して洗浄する洗浄工程と、
    前記開口部の底面と側壁面をバリアメタル膜で覆う工程と、
    前記絶縁膜上に導体膜を堆積し、前記開口部を、前記バリアメタル膜を介して前記導体膜で充填する工程と、
    前記導体膜およびその下のバリアメタル膜を、前記絶縁膜の表面が露出するまで化学機械研磨法により研磨し、前記開口部に前記導体膜により、配線パタ―ンを形成する工程と、
    を含むことを特徴とする配線構造の形成方法。
  2. 前記洗浄工程は、常圧、あるいはそれ以下の圧力で実行されることを特徴とする請求項１記載の配線構造の形成方法。
  3. 前記洗浄工程は、前記開口部の底面と側壁面を、１００℃〜４００℃の温度の過熱水蒸気で曝露することにより実行されることを特徴とする請求項１記載の配線構造の形成方法。
  4. 前記雰囲気は、不活性雰囲気あるいは還元性雰囲気であることを特徴とする請求項１記載の配線構造の形成方法。
  5. 前記開口部の形成工程の後、前記洗浄工程の前に、前記雰囲気中の酸素濃度を０．６体積％以下に低減する低減工程を含むことを特徴とする請求項１記載の配線構造の形成方法。
  6. 前記開口部を形成する工程は、前記開口部が前記絶縁膜の下のＣｕ膜を露出するように実行されることを特徴とする請求項１記載の配線構造の形成方法。
  7. 前記絶縁膜はＳｉを含むことを特徴とする請求項１記載の配線構造の形成方法。
  8. 絶縁膜中に開口部を、フッ素を含むエッチングガスを使ったドライエッチングにより形成する工程と、
    前記開口部の底面と側壁面を、酸素を含んだ、酸素濃度０．６体積％以下の雰囲気中で、過熱水蒸気に曝露して洗浄する洗浄工程と、
    前記開口部の底面と側壁面をバリアメタル膜で覆う工程と、
    前記絶縁膜上に導体膜を堆積し、前記開口部を、前記バリアメタル膜を介して前記導体膜で充填する工程と、
    前記導体膜およびその下のバリアメタル膜を、前記絶縁膜の表面が露出するまで化学機械研磨法により研磨し、前記開口部に前記導体膜により、配線パタ―ンを形成することを特徴とする半導体装置の製造方法。
  9. 排気系により排気し、被処理基板を保持する基板保持台を収容した処理容器と、
    前記処理容器に不活性ガスまたは還元性ガスを供給するガス供給装置と、
    前記処理容器中の酸素濃度を測定する酸素濃度測定装置と、
    前記酸素濃度測定装置により測定された前記処理容器に含まれる酸素の酸素濃度が０．６体積％以下になると、前記処理容器に過熱水蒸気を供給する過熱水蒸気発生装置と、
    前記基板保持台中に設けられ、前記基板保持台上の被処理基板を、前記被処理基板が曝露される過熱水蒸気の温度まで加熱する加熱機構と、
    を備え、
    前記過熱水蒸気発生装置は前記過熱水蒸気を、前記基板保持台上の被処理基板の温度よりも高い温度で前記処理容器中に供給することを特徴とする基板処理装置。
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Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5765985B2 (ja) * 2011-03-28 2015-08-19 株式会社Ｓｃｒｅｅｎホールディングス 基板処理方法および基板処理装置
JP6206096B2 (ja) * 2013-10-31 2017-10-04 富士通株式会社 半導体装置の製造方法
US9219033B2 (en) 2014-03-21 2015-12-22 Taiwan Semiconductor Manufacturing Co., Ltd. Via pre-fill on back-end-of-the-line interconnect layer
US9466488B2 (en) * 2014-05-09 2016-10-11 Taiwan Semiconductor Manufacturing Company, Ltd. Metal-semiconductor contact structure with doped interlayer
US9799603B2 (en) * 2016-01-27 2017-10-24 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device structure and method for forming the same
JP6875811B2 (ja) * 2016-09-16 2021-05-26 株式会社Ｓｃｒｅｅｎホールディングス パターン倒壊回復方法、基板処理方法および基板処理装置
JP6796482B2 (ja) * 2016-12-27 2020-12-09 新光電気工業株式会社 配線基板、配線基板の製造方法
JP6767885B2 (ja) * 2017-01-18 2020-10-14 東京エレクトロン株式会社 保護膜形成方法
KR102307127B1 (ko) * 2017-06-14 2021-10-05 삼성전자주식회사 반도체 소자

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63263727A (ja) * 1987-04-22 1988-10-31 Hitachi Ltd 表面処理方法及びその装置
JP2001271192A (ja) * 2000-03-27 2001-10-02 Jun Kikuchi 表面処理方法
JP2007201070A (ja) * 2006-01-25 2007-08-09 Sharp Manufacturing System Corp 基板上の残留有機物の除去方法とその装置
JP2007258594A (ja) * 2006-03-24 2007-10-04 Fujitsu Ltd 金属の還元方法、多層配線及びその製造方法、並びに、半導体装置及びその製造方法
JP2007329245A (ja) * 2006-06-07 2007-12-20 Tokyo Electron Ltd 処理方法および処理装置
JP2008226924A (ja) * 2007-03-08 2008-09-25 Tokyo Electron Ltd 半導体装置の製造方法および記録媒体

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH1116912A (ja) 1997-06-25 1999-01-22 Hitachi Ltd 半導体集積回路装置の製造方法および半導体集積回路装置の製造装置
JP2003045960A (ja) 2001-08-01 2003-02-14 Matsushita Electric Ind Co Ltd 半導体装置及びその製造方法
JP2003142579A (ja) * 2001-11-07 2003-05-16 Hitachi Ltd 半導体装置の製造方法および半導体装置
JP4738178B2 (ja) 2005-06-17 2011-08-03 富士通セミコンダクター株式会社 半導体装置の製造方法
JP2007149813A (ja) 2005-11-25 2007-06-14 Sony Corp 半導体装置の製造方法
WO2008102538A1 (ja) * 2007-02-21 2008-08-28 Panasonic Corporation ナノファイバ製造装置
US8142571B2 (en) * 2008-05-15 2012-03-27 Fsi International, Inc. Process for treatment of semiconductor wafer using water vapor containing environment

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63263727A (ja) * 1987-04-22 1988-10-31 Hitachi Ltd 表面処理方法及びその装置
JP2001271192A (ja) * 2000-03-27 2001-10-02 Jun Kikuchi 表面処理方法
JP2007201070A (ja) * 2006-01-25 2007-08-09 Sharp Manufacturing System Corp 基板上の残留有機物の除去方法とその装置
JP2007258594A (ja) * 2006-03-24 2007-10-04 Fujitsu Ltd 金属の還元方法、多層配線及びその製造方法、並びに、半導体装置及びその製造方法
JP2007329245A (ja) * 2006-06-07 2007-12-20 Tokyo Electron Ltd 処理方法および処理装置
JP2008226924A (ja) * 2007-03-08 2008-09-25 Tokyo Electron Ltd 半導体装置の製造方法および記録媒体

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