JP5536707B2 - 半導体装置およびその製造方法 - Google Patents
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Description
はじめに、本発明の実施の形態1について説明する。図1は、本発明の実施の形態1における半導体装置の構成を示す斜視図である。この半導体装置は、半導体基板の上に集積回路が形成された集積回路基板101と、集積回路基板101に積層して接続されたスタック型キャパシタを備えるキャパシタ基板102とを備えるようにしている。スタック型キャパシタは、複数のキャパシタを層厚方向に積層して形成したものである。キャパシタ基板102は、図1の(a)に示すように、集積回路基板101の集積回路の形成側に積層してもよく、また、図1の(b)に示すように、集積回路基板101の半導体基板側に積層してもよい。
次に、本発明の実施の形態2について説明する。図2は、本発明の実施の形態2における半導体装置の構成を示す断面図である。この半導体装置は、半導体基板の上に集積回路が形成された集積回路基板220と、集積回路基板220の上に積層して接続されたスタック型キャパシタを備えるキャパシタ基板200とを備えるようにしている。
次に、本発明の実施の形態3について説明する。図10は、本発明の実施の形態3における半導体装置の構成を示す断面図である。この半導体装置は、半導体基板の上に集積回路が形成された集積回路基板620と、集積回路基板620の下に積層して接続されたスタック型キャパシタを備えるキャパシタ基板200とを備えるようにしている。
次に、本発明の実施の形態における半導体装置の製造方法例について説明する。はじめに、製造方法1について説明する。まず、図11Aに示すように、キャパシタウェハ201の上に、キャパシタセル200aを形成する。例えば、真空蒸着法およびスパッタリング法などにより形成したAu,Cu,Al,Wなどの金属膜を、パターニングすることで、各金属電極,配線層、および貫通電極などが形成できる。また、絶縁層は、プラズマCVD(Chemical Vapor Deposition)法、熱CVD法、スパッタリング法、および原子層成長(Atomic Layer Deposition:ALD)法などにより形成すればよい。なお、良好なキャパシタ特性が得られる製造方法であればいかなる材料やプロセスを選択しても構わない。
次に、製造方法2について説明する。まず、図12Aに示すように、集積回路基板620を作製する。次いで、図12Bに示すように、半導体基板621の保護絶縁層629側にサポート基板1201に貼り合わせ、半導体基板621を薄層化し、薄層化した半導体基板621に基板貫通ヴィア配線641a,641bおよび外部端子642a,642bを形成する。サポート基板1201は、例えば、ガラス基板である。また、貼り合わせには、UV硬化型または熱硬化型の接着剤を用いればよい。
Claims (6)
- 半導体基板の上に集積回路が形成された集積回路基板と、
前記集積回路基板に積層して接続されたスタック型キャパシタを備えるキャパシタ基板と
を備え、
前記キャパシタ基板は、前記集積回路基板の前記集積回路の形成側、および前記半導体基板側より選択された側に積層され、
前記キャパシタ基板は、抵抗素子およびインダクタ素子の少なくとも1つのパッシブ素子が集積され、
前記キャパシタ基板は、複数の前記パッシブ素子が集積され、複数の前記パッシブ素子の中の選択されたパッシブ素子が前記集積回路と接続されている
ことを特徴とする半導体装置。 - 請求項1記載の半導体装置において、
前記キャパシタ基板は、複数の前記スタック型キャパシタが集積され、複数の前記スタック型キャパシタの中の選択されたスタック型キャパシタが前記集積回路と接続されていることを特徴とする半導体装置。 - 請求項1または2記載の半導体装置において、
前記スタック型キャパシタの前記集積回路基板の側の最上層に形成されたグランド層を備えることを特徴とする半導体装置。 - 半導体基板の上に集積回路を備える集積回路基板を形成する工程と、
スタック型キャパシタを備えるキャパシタ基板を形成する工程と、
前記キャパシタ基板を前記集積回路基板の半導体基板の側に積層して接続する工程と
を少なくとも備え、
前記キャパシタ基板は、抵抗素子およびインダクタ素子の少なくとも1つのパッシブ素子が集積され、
前記キャパシタ基板は、複数の前記パッシブ素子が集積され、複数の前記パッシブ素子の中の選択されたパッシブ素子が前記集積回路と接続されている
ことを特徴とする半導体装置の製造方法。 - 半導体基板の上に集積回路を備える集積回路基板を形成する工程と、
スタック型キャパシタを備えるキャパシタ基板を形成する工程と、
前記キャパシタ基板を前記集積回路基板の前記集積回路の形成側に積層して接続する工程と
を少なくとも備え、
前記キャパシタ基板は、抵抗素子およびインダクタ素子の少なくとも1つのパッシブ素子が集積され、
前記キャパシタ基板は、複数の前記パッシブ素子が集積され、複数の前記パッシブ素子の中の選択されたパッシブ素子が前記集積回路と接続されている
ことを特徴とする半導体装置の製造方法。 - 請求項4または5記載の半導体装置の製造方法において、
前記キャパシタ基板は、複数の前記スタック型キャパシタが集積され、複数の前記スタック型キャパシタの中の選択されたスタック型キャパシタが前記集積回路と接続されていることを特徴とする半導体装置の製造方法。
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