JP4370993B2 - 半導体装置 - Google Patents

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Description

この発明は、半導体装置に係り、詳しくは、ノイズ除去用の複数の容量素子を形成した容量チップを、半導体チップに積層した半導体装置に関する。
ＬＳＩ（Large Scale Integrated circuit:大規模集積回路）で代表される半導体装置が、携帯電話等の各種電子機器に広く使用されている。このような電子機器に用いられる半導体装置は、電子機器の小型化に対応するために高密度実装に適した構造のものが、例えばＢＧＡ（Ball Grid Array）方式の樹脂封止型半導体装置が好んで用いられている。図９は従来の同半導体装置を示す平面図、図１０は図９のＤ−Ｄ矢視断面図である。
同半導体装置１００は、図９及び図１０に示すように、複数の内部接続用端子１０１が形成された半導体チップ搭載用基板１０２の上面に、各内部接続用端子１０１に対応する複数の電極パッド１０３が形成された半導体チップ１０４が搭載され、各内部接続用端子１０１と対応する各電極パッド１０３との間はそれぞれ複数のボンディングワイヤ１０５により接続されている。各内部接続用端子１０１は、搭載用基板１０２に形成された内部配線（図示せず）により、搭載用基板１０２の下面に形成された対応する複数の外部接続用ボール電極（外部接続用電極）１０６にそれぞれ接続されている。また、半導体チップ１０４を含む搭載用基板１０２の上面はパッケージとなる封止樹脂１０７により覆われている。このＢＧＡ方式の樹脂封止型半導体装置１００は、これ以前から一般的に用いられている、外部接続用リード（外部接続用電極）がパッケージの四辺に引き出された構造のＱＦＰ（Quad Flat Package）方式のそれに比べて、パッケージである封止樹脂１０７により覆われている搭載用基板１０２の下面に複数の外部接続用ボール電極１０６を形成できるので、パッケージの面積当たりの外部接続用電極の配置密度を高くとれるので、小型化に適した構造を有している。
一方、電子機器に用いられる半導体装置は半導体チップから発生する高調波ノイズや、外部から配線を介して入ってくる高周波ノイズ等の様々のノイズにより影響を受けるので、上述の半導体装置１００の外部接続用ボール電極１０６のような外部接続用電極に、ノイズを除去するための容量素子（バイパスコンデンサ）を接続する必要がある。このように、ノイズを低減するために容量素子を用いる半導体装置は、例えば特許文献１に開示されているように、従来から一般的に知られている。同半導体装置１１０は、図１１に示すように、複数のコンデンサ・セル１１１がグリッドをなすようにタイリング（tiling）されたコンデンサ・アレイ１１２が形成されている。ここでコンデンサ・アレイ１１２は、半導体基板上に形成した導電層を化学機械的研磨法等により研磨する際に、導電層の密度の均一性を高めるために利用されている。
ところで、前述したようなＢＧＡ方式の樹脂封止型半導体装置１００は、半導体チップ１０４が搭載される搭載用基板１０２の下面に外部接続用電極として働く複数の外部接続用ボール電極１０６が形成されているので、この搭載用基板１０２の下面の領域にはノイズ除去用の容量素子等の電子部品を配置できないことになる。したがって、必然的にそのような電子部品は半導体装置１００の外周領域に配置せざるを得ない。
上述のような電子部品を外周領域に配置したＢＧＡ型の半導体装置が、例えば特許文献２に開示されている。同半導体装置１２０は、図１２に示すように、電源電圧ＶDDを供給する電源プレーンＰＶDD、電源電圧ＶDDQを供給する電源プレーンＰＶDDQ及びグランドプレーンＰＧが形成され、３層の配線基板１２１ａ、１２１ｂ、１２１ｃが積層された多層背面基板から成るキャリア基板１２１の上面に、アレイ状にチップ電極が主面に形成された半導体チップ１２２がバンプを介して接続（搭載）されている。なお、バンプを介さずに、例えば特許文献３に示されるようなワイヤボンディングにより接続してもよい。
電源プレーンＰＶDD、電源プレーンＰＶDDQ及びグランドプレーンＰＧは、キャリア基板１２１に形成された内部配線（図示せず）により、キャリア基板１２１の下面に形成された対応する複数のバンプ（外部接続用電極）１２３にそれぞれ接続されている。さらに、半導体チップ１２２の外周領域の配線基板１２１ａ上にはノイズ除去用の容量素子１２４が実装され、この容量素子１２４の一方接続部にはスルーホールＨ１を介して電源プレーンＰＶDDが接続されるとともに、他方接続部にはスルーホールＨ２を介して電源プレーンＰＶDDQが接続されている。また、半導体チップ１２２及び容量素子１２４を含むキャリア基板１２１の上面はパッケージとなる封止樹脂１２５により覆われている。
また、ノイズ除去用の容量素子を形成したＢＧＡ方式の半導体装置が、例えば特許文献４に開示されている。同半導体装置１３０は、図１３に示すように、樹脂テープ１３１に設けられたリード１３２と金属板１３３との間に誘電体から成る絶縁性接着剤１３４が介在されて、コンデンサＣ及び相互インダクタンスＭが形成されている。
特開２０００−１７４２０７号公報 特開２００１−１６８２６６号公報 特開平７−３７９２９号公報 特開平１０−１１２４７２号公報
ところで、ノイズ除去用の容量素子を形成した特許文献２、４記載の従来の半導体装置では、それぞれ以下に説明するような問題がある。
まず、特許文献２記載の従来の半導体装置１２０では、図１２に示すように、ノイズ除去用の容量素子１２４が半導体チップ１２２の外周領域の配線基板１２１ａ上に実装されているので、パッケージとなる封止樹脂１２５のサイズが容量素子１２４を封止する分だけ大きくなって、結果的に半導体装置１２０のサイズが大きくなるため、前述したようなＢＧＡ方式の樹脂封止型半導体装置の特徴である小型化に適した利点が生かせなくなる。
また、従来の半導体装置１２０では、半導体チップ１２２の各端子からみると、キャリア基板１２１の内部配線に加えて、外部接続用電極としてのバンプ１２３が接続される電子機器基板の内部配線（図示せず）を経由して容量素子１２４が接続されるので、大きな配線インダクタンスが容量素子１２４に直列に接続されたことになって、容量素子１２４のノイズ除去能力が大幅に低下してしまう欠点が生ずる。ここで、容量素子１２４をパッケージである封止樹脂１２５内に実装したことにより、そのような欠点を緩和することが可能となるが、サイズ的に実装できる容量素子１２４の数が限られるので、必要な端子全てに容量素子を接続することはできない。
次に、特許文献４記載の従来の半導体装置１３０では、図１３に示すように、リード１３２と金属板１３３と絶縁性接着剤１３４とによりコンデンサＣを形成することができるが、これらのコンデンサＣは実質的に半導体チップの外周領域に形成されるので、上述した半導体装置１２０と同じような欠点が生ずるようになる。
この発明は、上述の事情に鑑みてなされたもので、パッケージの小型化を生かしたままで、配線インダクタンスの影響を受けることなく容量素子のノイズ除去能力の低下を防止することができるようにした半導体装置を提供することを目的としている。
上記課題を解決するために、請求項１記載の発明は、絶縁基板の上面に複数の電極が形成された半導体チップが搭載されるとともに、前記絶縁基板の下面に前記複数の電極と対応するもの同士が電気的に接続された複数の外部接続用電極が形成されて成る半導体装置に係り、前記半導体チップに、該半導体チップの前記複数の電極と対応する複数の電極がそれぞれ形成された複数の容量チップが積層され、前記半導体チップと前記複数の容量チップとの対応する電極同士が、前記絶縁基板に形成された複数の内部接続用端子を介して電気的に接続されていることを特徴としている。
また、請求項２記載の発明は、絶縁基板の上面に複数の電極が形成された半導体チップが搭載されるとともに、前記絶縁基板の下面に前記複数の電極と対応するもの同士が電気的に接続された複数の外部接続用電極が形成されて成る半導体装置に係り、前記半導体チップに、該半導体チップの前記複数の電極と対応する複数の電極が一方の面に、共通電極が他方の面に形成された容量チップが積層され、前記半導体チップと前記容量チップとの対応する電極同士が、前記絶縁基板に形成された複数の内部接続用端子を介して電気的に接続されていると共に、前記絶縁基板の前記複数の内部接続用端子のうちの少なくとも一つ、前記半導体チップの前記複数の電極のうちの少なくとも一つ、及び前記容量チップの前記複数の電極のうちの少なくとも一つがグランド用端子として、前記共通電極に電気的に接続されていることを特徴としている。
また、請求項３記載の発明は、請求項１又は２記載の半導体装置に係り、前記半導体チップと前記容量チップとの対応する電極同士が、それぞれボンディングワイヤを介して前記内部接続用端子に電気的に接続されていることを特徴としている。
また、請求項４記載の発明は、請求項２記載の半導体装置に係り、前記容量チップに複数の容量素子が形成されていて、前記前記容量チップの一方の面に、前記容量素子の一方の電極が互いに分離する態様で複数個形成されていて、前記各容量素子の他方の電極が、前記容量チップの前記共通電極として形成されていることを特徴としている。
また、請求項５記載の発明は、請求項４記載の半導体装置に係り、前記容量素子の前記複数の一方の電極と、前記容量チップの前記複数の電極との対応する電極同士が、それぞれ電気的に接続されていることを特徴としている。
また、請求項６記載の発明は、請求項２又は４記載の半導体装置に係り、前記絶縁基板の前記内部接続用端子の周囲にグランド用配線層が形成され、該グランド用配線層が前記共通電極に電気的に接続されていることを特徴としている。
この発明の半導体装置によれば、半導体チップに、この半導体チップの複数の電極パッドと対応する複数の外部接続用パッドが形成された容量チップが積層され、半導体チップと容量チップとの対応するパッド同士が、半導体チップ搭載用基板に形成された複数の内部接続用端子を介して電気的に接続されるので、パッケージの小型化を生かしたままで、配線インダクタンスの影響を受けることなく容量素子のノイズ除去能力の低下を防止することができる。
半導体チップ搭載用基板の上面に複数の電極パッドが形成された半導体チップが搭載されるとともに、半導体チップ搭載用基板の下面に複数の電極パッドと対応するもの同士が電気的に接続された複数の外部接続用ボール電極が形成されて成る構成において、半導体チップに、この半導体チップの複数の電極パッドと対応する複数の外部接続用パッドが形成された容量チップが積層され、半導体チップと容量チップとの対応するパッド同士が、半導体チップ搭載用基板に形成された複数の内部接続用端子を介して電気的に接続されている。
図１はこの発明の実施例１である半導体装置の構成を示す平面図、図２は図１のＡ−Ａ矢視断面図、図３は同半導体装置の半導体チップを示す平面図、図４は同半導体装置の容量チップを示す平面図、図５は図４のＢ−Ｂ矢視断面図、また、図６は同半導体装置の製造方法を工程順に示す工程図である。
この例の半導体装置１０は、図１及び図２に示すように、複数の内部接続用端子１が形成された半導体チップ搭載用基板２の上面に、各内部接続用端子１に対応する複数の電極パッド３が形成された半導体チップ４が搭載され、各内部接続用端子１と対応する各電極パッド３との間はそれぞれ複数のボンディングワイヤ５により接続されている。各内部接続用端子１は、搭載用基板２に形成された内部配線（図示せず）により、搭載用基板２の下面に形成された対応する複数の外部接続用ボール電極（外部接続用電極）６にそれぞれ接続されている。
半導体チップ搭載用基板２上の内部接続用端子１は、後述するように、半導体チップ４の電極パッド３及び容量チップ１１の外部接続用パッド１２と同数だけ形成され、方形状の四辺に沿ってそれぞれ複数の例えば５個が設けられている。また、各辺の内部接続用端子１の１つはグランド用端子１Ｇとして用いられるようになっている。さらに、複数の内部接続用端子１の周囲には、グランドを強化する目的で枠状のグランド用配線層７が形成されて、このグランド用配線層７には各グランド用端子１Ｇが内部配線８により接続されている。
半導体チップ４は、図３に示すように、方形状の四辺に沿ってそれぞれ複数の例えば５個の電極パッド３が設けられて、Ａｇペースト等の導電性接着剤や両面テープ等の接着剤により、搭載用基板２の中央部に固着される。また、各辺の電極パッド３の１つはグランド用端子３Ｇとして用いられて、グランド用ワイヤ５Ｇによりグランド用端子１Ｇに接続されている。残りの電極パッド３は、電源用端子、信号入力用端子及び信号出力用端子として用いられる。
また、半導体装置１０は、図１及び図２に示すように、半導体チップ４と略同様なサイズを有し半導体チップ４上にシリコン基板等から成るスペーサ９を介して、後述のように複数の容量素子Ｃが形成された容量チップ１１が積層されるように搭載されている。容量チップ１１は、図４に示すように、方形状の四辺に沿ってそれぞれ複数の例えば５個の外部接続用パッド１２が設けられて、各外部接続用パッド１２と対応する各内部接続用端子１との間はそれぞれ複数のボンディングワイヤ１３により接続されている。各辺の外部接続用パッド１２の１つはグランド用パッド１２Ｇとして用いられて、グランド用ワイヤ１３Ｇによりグランド用端子１Ｇに接続されている。
さらに容量チップ１１は、図５にも示すように、シリコン基板等の支持板１４に形成された共通の下部電極１５と、この下部電極１５上に形成された誘電体層１６と、この誘電体層１６上に形成された複数の例えば１６個の上部電極１７とを有している。各上部電極１７と対応する各外部接続用パッド１２との間はそれぞれ内部配線１８により接続されている。各グランド用パッド１２Ｇはスルーホール配線１９により下部電極１５に接続されている。また、複数の上部電極１７は絶縁性保護膜２０により覆われる。以上の構成により、容量チップ１１には１６個の容量素子Ｃが形成されて、容量チップ１１はＡｇペースト等の導電性接着剤や両面テープ等の接着剤によりスペーサ９を介して、半導体チップ４上に重畳されるように搭載される。また、半導体チップ４、容量チップ１１及び各ボンディングワイヤ５、１３等を含む搭載用基板２の上面はパッケージとなる封止樹脂２１により覆われている。
上述したような半導体装置１０によれば、容量チップ１１に形成された複数の容量素子Ｃは半導体チップ搭載用基板２上において、各ボンディングワイヤ５、１３を通じて、半導体チップ４の複数の電極パッド３により構成される電源端子とグランド用端子との間に、信号入力端子及び信号出力端子とグランド用端子との間にそれぞれ接続されることになる。したがって、外部接続用電極としての外部接続用ボール電極６が接続される電子機器基板の内部配線を経由して各容量素子Ｃが接続されることはないので、大きな配線インダクタンスが各容量素子Ｃに直列に接続されず、しかも必要な端子全てに容量素子Ｃを接続できるため、容量素子Ｃのノイズ除去能力が低下することはなくなる。
また、複数の容量素子Ｃを形成した容量チップ１１は半導体チップ４と略同様なサイズを有して、半導体チップ４に積層されるように搭載されるので、半導体チップ４の外周領域に容量チップ４を搭載するための余分のスペースを占有することがない。したがって、パッケージとなる封止樹脂２１のサイズが容量チップ４を封止する分だけ大きくなることがないので、結果的に半導体装置１０のサイズも大きくなることはなく、ＢＧＡ方式の樹脂封止型半導体装置の特徴である小型化の利点を生かすことができる。
次に、図６を参照して、この例の半導体装置１０の製造方法を工程順に説明する。
まず、図６（ａ）に示すように、複数の内部接続用端子１及びこの周囲に枠状のグランド用配線層７が形成された半導体チップ搭載用基板２を用意する。搭載用基板２には、後述するように、搭載用基板２の下面に複数の外部接続用ボール電極（外部接続用電極）６が形成されたときに、各内部接続用端子１が対応する複数の外部接続用ボール電極６にそれぞれ接続されるように内部配線（図示せず）が形成されている。
次に、図６（ｂ）に示すように、方形状の四辺に沿ってそれぞれ複数の例えば５個の電極パッド３が設けられた半導体チップ４を、Ａｇペースト等の導電性接着剤や両面テープ等の接着剤により、搭載用基板２の中央部に固着する。次に、搭載用基板２の各内部接続用端子１と対応する各電極パッド３との間をそれぞれ複数のボンディングワイヤ５により接続する。
次に、図６（ｃ）に示すように、方形状の四辺に沿ってそれぞれ複数の例えば５個の外部接続用電極１２及び複数の例えば１６個の容量素子Ｃが形成された容量チップ１１を、Ａｇペースト等の導電性接着剤や両面テープ等の接着剤によりスペーサ９を介して、半導体チップ４に積層するように搭載する。次に、半導体チップ搭載用基板２の各内部接続用端子１と対応する各外部接続用電極１２との間をそれぞれ複数のボンディングワイヤ１３により接続する。
次に、搭載用基板２の下面に外部接続用ボール電極６を設けた後、半導体チップ４、容量チップ１１及び各ボンディングワイヤ５、１３等を含む搭載用基板２の上面にパッケージとなる封止樹脂２１を形成することにより、図１及び図２に示したような半導体装置１０を完成させる。
このように、この例の半導体装置１０によれば、半導体チップ搭載用基板２の上面に複数の電極パッド３が形成された半導体チップ４が搭載されるとともに、半導体チップ搭載用基板２の下面に複数の電極パッド３と対応するもの同士が電気的に接続された複数の外部接続用ボール電極６が形成されて成る構成において、半導体チップ４に、この半導体チップ４の複数の電極パッド３と対応する複数の外部接続用パッド１２が形成された容量チップ１１が積層され、半導体チップ４と容量チップ１１との対応するパッド３、１２同士が、半導体チップ搭載用基板２に形成された複数の内部接続用端子１を介して電気的に接続されているので、外部接続用電極としての外部接続用ボール電極６が接続される電子機器基板の内部配線を経由して各容量素子Ｃが接続されることはないので、大きな配線インダクタンスが各容量素子Ｃに直列に接続されない。
したがって、パッケージの小型化を生かしたままで、配線インダクタンスの影響を受けることなく容量素子のノイズ除去能力の低下を防止することができる。
図７は、この発明の実施例２である半導体装置の構成を示す平面図、図８は図７のＣ−Ｃ矢視断面図である。この例の半導体装置の構成が、上述の実施例１のそれと大きく異なるところは、複数の容量チップを半導体チップに積層するようにした点である。
この例の半導体装置２２は、図７及び図８に示すように、実施例１における容量チップ１１を第１の容量チップとして用いて半導体チップ４の下部に積層するとともに、第２の容量チップとして新たな容量チップ２３を用いて、半導体チップ４の上部に積層している。
容量チップ２３は、容量チップ１１と略同様なサイズを有し半導体チップ４上にシリコン基板等から成るスペーサ２４を介して、容量チップ１１と同様に複数の容量素子Ｃが形成されるように構成されている。容量チップ２３は、図７及び図８に示すように、方形状の四辺に沿ってそれぞれ複数の例えば５個の外部接続用パッド２５が設けられて、各外部接続用パッド２５と対応する各内部接続用端子１との間はそれぞれ複数のボンディングワイヤ２６により接続されている。各辺の外部接続用パッド２６の１つはグランド用パッド２６Ｇとして用いられて、グランド用ワイヤ２６Ｇによりグランド用端子１Ｇに接続されている。
これ以外は、上述した実施例１の構成と略同様であるので、図７において、図１の構成部分と対応する各部には同一の番号を付してその説明を省略する。
このように、この例の構成によっても実施例１と略同様な効果を得ることができる。
以上、この発明の実施例を図面により詳述してきたが、具体的な構成はこの実施例に限られるものではなく、この発明の要旨を逸脱しない範囲の設計の変更等があってもこの発明に含まれる。例えば、実施例ではＢＧＡ方式の樹脂封止型半導体装置に例をあげて説明したが、これに限ることなくＰＧＡ（Pin Grid Array）方式のような、あるいはボール、ピン以外にも外部接続用電極として平坦な導電層を形成したような他の方式の樹脂封止型半導体装置にも適用することができる。また、パッケージの構造は樹脂封止型に限ることなく、セラミックパッケージのような他の封止型にも適用することができる。また、容量チップに形成する複数の容量素子は、誘電体層として高誘電率材料を用いる等の工夫により、高い容量を得ることができるようになる。また、実施例では容量チップに１６個の容量素子を形成する例で説明したが、容量素子の数は目的、用途等に応じて任意に選ぶことができる。
この発明の実施例１である半導体装置の構成を示す平面図である。 図１のＡ−Ａ矢視断面図である。 同半導体装置の半導体チップを示す平面図である。 同半導体装置の容量チップを示す平面図である。 図４のＢ−Ｂ矢視断面図である。 同半導体装置の製造方法を工程順に示す工程図である。 この発明の実施例２である半導体装置の構成を示す平面図である。 図７のＣ−Ｃ矢視断面図である。 従来の半導体装置の構成を示す平面図である。 図９のＤ−Ｄ矢視断面図である。 従来の半導体装置の概略構成を示す平面図である。 従来の半導体装置を示す断面図である。 従来の半導体装置の概略構成を示す断面図である。
符号の説明
１ 内部接続用端子
１Ｇ グランド用端子
２ 半導体チップ搭載用基板
３ 電極パッド
３Ｇ グランド用パッド
４ 半導体チップ
５、１３、２６ ボンディングワイヤ
５Ｇ、１３Ｇ、２６Ｇ グランド用ワイヤ
６ 外部接続用ボール電極（外部接続用電極）
７ グランド用配線層
８ 内部配線
９、２４ スペーサ
１０、２２ 半導体装置
１１、２３ 容量チップ
１２、２５ 外部接続用パッド
１２Ｇ グランド用パッド
１４ 支持板
１５ 下部電極
１６ 誘電体層
１７ 上部電極
１８ 内部配線
１９ スルーホール配線
２０ 絶縁性保護膜
２１ 封止樹脂

Claims (6)

  1. 絶縁基板の上面に複数の電極が形成された半導体チップが搭載されるとともに、前記絶縁基板の下面に前記複数の電極と対応するもの同士が電気的に接続された複数の外部接続用電極が形成されて成る半導体装置であって、
    前記半導体チップに、該半導体チップの前記複数の電極と対応する複数の電極がそれぞれ形成された複数の容量チップが積層され、前記半導体チップと前記複数の容量チップとの対応する電極同士が、前記絶縁基板に形成された複数の内部接続用端子を介して電気的に接続されていることを特徴とする半導体装置。
  2. 絶縁基板の上面に複数の電極が形成された半導体チップが搭載されるとともに、前記絶縁基板の下面に前記複数の電極と対応するもの同士が電気的に接続された複数の外部接続用電極が形成されて成る半導体装置であって、
    前記半導体チップに、該半導体チップの前記複数の電極と対応する複数の電極が一方の面に、共通電極が他方の面に形成された容量チップが積層され、前記半導体チップと前記容量チップとの対応する電極同士が、前記絶縁基板に形成された複数の内部接続用端子を介して電気的に接続されていると共に、
    前記絶縁基板の前記複数の内部接続用端子のうちの少なくとも一つ、前記半導体チップの前記複数の電極のうちの少なくとも一つ、及び前記容量チップの前記複数の電極のうちの少なくとも一つがグランド用端子として、前記共通電極に電気的に接続されていることを特徴とする半導体装置。
  3. 前記半導体チップと前記容量チップとの対応する電極同士が、それぞれボンディングワイヤを介して前記内部接続用端子に電気的に接続されていることを特徴とする請求項１又は２記載の半導体装置。
  4. 前記容量チップに複数の容量素子が形成されていて、前記前記容量チップの一方の面に、前記容量素子の一方の電極が互いに分離する態様で複数個形成されていて、前記各容量素子の他方の電極が、前記容量チップの前記共通電極として形成されていることを特徴とする請求項２記載の半導体装置。
  5. 前記容量素子の前記複数の一方の電極と、前記容量チップの前記複数の電極との対応する電極同士が、それぞれ電気的に接続されていることを特徴とする請求項４記載の半導体装置。
  6. 前記絶縁基板の前記内部接続用端子の周囲にグランド用配線層が形成され、該グランド用配線層が前記共通電極に電気的に接続されていることを特徴とする請求項２又は４記載の半導体装置。
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