KR20090043896A - 칩 적층 패키지 - Google Patents

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Abstract

본 발명의 칩 적층 패키지는 접착층을 매개로 하여 적층된 복수개의 칩들과, 칩들을 관통하여 칩들을 전기적으로 연결하는 관통 비아 전극을 포함한다. 관통 비아 전극은 파워 공급 관통 비아 전극, 그라운드 관통 비아 전극 및 신호 전달 관통 비아 전극으로 나뉘어지고, 파워 공급 관통 비아 전극 및 그라운드 관통 비아 전극과, 신호 전달 관통 비아 전극은 서로 다른 물질로 구성할 수 있다. 파워 공급 관통 비아 전극 및 그라운드 관통 비아 전극을 구성하는 물질의 비저항은 신호 전달 관통 비아 전극을 구성하는 물질의 비저항보다 작게 구성할 수 있다. 파워 공급 관통 비아 전극 및 그라운드 관통 비아 전극은 구리로 구성하고, 신호 전달 관통 비아 전극은 불순물이 도핑된 다결정 실리콘으로 구성할 수 있다.

Description

칩 적층 패키지{chip stack package}
본 발명은 칩 적층 패키지에 관한 것으로, 보다 상세하게는 웨이퍼 레벨 또는 칩 레벨로 칩을 적층하는 칩 적층 패키지에 관한 것이다.
오늘날 반도체 산업의 추세는 경량화, 소형화, 고속화, 다기능화, 고성능화되고 높은 신뢰성을 갖는 제품을 저렴하게 제조하는 것이다. 이와 같은 제품 설계의 목표 달성을 가능하게 하는 중요한 기술중의 하나가 패키지 기술이다.
패키지중 칩 적층 패키지는 칩 사이즈의 패키지로써 필요에 따라 웨이퍼 레벨 또는 칩 레벨로 칩이 적층되어 구성된다. 칩 적층 패키지는 배선 기판 상에서 칩을 적층하기 때문에 칩 집적 밀도를 높일 수 있다. 또한, 칩 적층 패키지는 이종 칩들, 예컨대 메모리 칩 및 제어 칩을 적층할 수 있기 때문에 시스템 인 패키지로 이용될 수 있다.
칩 적층 패키지는 아래 위로 배치된 복수개의 칩들 사이들 전기적으로 연결할 필요가 있다. 이에 따라, 칩 적층 패키지는 칩을 관통하는 관통 비아 전극(through via electrode)을 형성하고 이를 통해 칩들을 연결한다. 그런데, 칩 적층 패키지는 관통 비아 전극을 이용하여 복수개의 칩들을 연결하기 때문에 전기 적 특성이 나빠질 가능성이 높다.
본 발명이 이루고자 하는 과제는 전기적 특성을 향상시킬 수 있는 칩 적층 패키지를 제공하는 데 있다.
상술한 과제를 달성하기 위하여, 본 발명의 일 예에 의한 칩 적층 패키지는 접착층을 매개로 하여 적층된 복수개의 칩들과, 칩들을 관통하여 칩들을 전기적으로 연결하는 관통 비아 전극을 포함한다. 관통 비아 전극은 파워 공급 관통 비아 전극, 그라운드 관통 비아 전극 및 신호 전달 관통 비아 전극으로 나뉘어지고, 파워 공급 관통 비아 전극 및 그라운드 관통 비아 전극과, 신호 전달 관통 비아 전극은 서로 다른 물질로 구성할 수 있다.
파워 공급 관통 비아 전극 및 그라운드 관통 비아 전극을 구성하는 물질의 비저항은 신호 전달 관통 비아 전극을 구성하는 물질의 비저항보다 작게 구성할 수 있다. 파워 공급 관통 비아 전극 및 그라운드 관통 비아 전극은 구리로 구성하고, 신호 전달 관통 비아 전극은 불순물이 도핑된 다결정 실리콘으로 구성할 수 있다. 복수개의 칩들은 웨이퍼 상에 형성되어 있고, 웨이퍼 레벨로 복수개의 칩들이 적층되어 웨이퍼 적층 패키지를 구성할 수 있다, 복수개의 칩들은 배선 기판 상에 형성되어 있고, 배선 기판의 하부에는 외부 입출력 단자가 형성되어 있을 수 있다.
본 발명의 다른 예에 의한 칩 적층 패키지는 접착층을 매개로 하여 적층된 복수개의 칩들과, 칩들을 관통하여 칩들을 전기적으로 연결하는 관통 비아 전극을 포함한다. 관통 비아 전극은 파워 공급 관통 비아 전극, 그라운드 관통 비아 전극 및 신호 전달 관통 비아 전극으로 나뉘어지고, 파워 공급 관통 비아 전극 및 그라운드 관통 비아 전극의 단면적의 크기는 신호 전달 관통 비아 전극의 단면적의 크기와 다르게 구성할 수 있다.
파워 공급 관통 비아 전극 및 그라운드 관통 비아 전극의 직경은 신호 전달 관통 비아 전극의 직경보다 크게 구성할 수 있다. 파워 공급 관통 비아 전극 및 그라운드 관통 비아 전극은 구리로 구성하고, 신호 전달 관통 비아 전극은 불순물이 도핑된 다결정 실리콘으로 구성할 수 있다.
본 발명의 또 다른 예에 의한 칩 적층 패키지는 배선 기판 상에 접착층을 매개로 하여 적층된 복수개의 칩들과, 칩들을 관통하여 칩들을 전기적으로 연결하고, 배선 기판과 연결되는 관통 비아 전극을 포함한다. 관통 비아 전극은 파워 공급 관통 비아 전극, 그라운드 관통 비아 전극 및 신호 전달 관통 비아 전극으로 나뉘어지고, 파워 공급 관통 비아 전극 및 그라운드 관통 비아 전극은 신호 전달 관통 비아 전극과 비교하여 단면적의 크기가 크고 비저항은 작은 물질로 구성할 수 잇다.
파워 공급 관통 비아 전극 및 그라운드 관통 비아 전극은 구리로 구성하고, 신호 전달 관통 비아 전극은 불순물이 도핑된 다결정 실리콘으로 구성할 수 있다. 배선 기판의 하부에는 외부 입출력 단자가 형성되어 있을 수 있다.
본 발명은 웨이퍼 레벨 또는 칩 레벨로 칩이 적층되어 구성되는 칩 적층 패키지에서 관통 비아 전극을 파워 공급 관통 비아 전극, 그라운드 관통 비아 전극 및 신호 전달 관통 비아 전극으로 구별한다. 그리고, 본 발명의 칩 적층 패키지는 파워 공급 관통 비아 전극, 그라운드 관통 비아 전극 및 신호 전달 관통 비아 전극 별로 전기적 특성에 맞추어서 직경의 크기 및 구성 물질을 다르게 구성하여 전기적 특성을 향상시킬 수 있다.
본 발명의 파워 공급 관통 비아 전극 및 그라운드 관통 비아 전극은 비저항이 낮고, 단면적을 크게 한 구리를 이용하여 하여 인덕턴스 및 리지스턴스(resistance, 저항)를 감소시켜 전체적인 전류의 흐름을 원활하게 하고, 노이즈 특성도 향상시킬 수 있다. 그리고, 본 발명의 신호 전달 관통 비아 전극은 비저항에 관계없이 파워 공급 관통 비아 전극 및 그라운드 관통 비아 전극보다 단면적을 작게 한 다결정 실리콘을 이용하여 커패시턴스를 낮추어 신호 전달 특성을 향상시킬 수 있다.
본 발명은 웨이퍼 레벨 또는 칩 레벨로 칩이 적층되어 구성되는 칩 적층 패키지에 적용할 수 있다. 특히, 본 발명은 웨이퍼 레벨로 칩을 적층하는 칩 적층 패키지, 즉 웨이퍼 적층 패키지에 적용할 수 있다. 웨이퍼 적층 패키지는 적층되는 칩의 두께를 크게 감소시킬 수 있어 전체 패키지의 두께를 감소시킬 수 있다.
본 발명은 웨이퍼 레벨 또는 칩 레벨로 칩이 적층되어 구성되는 칩 적층 패키지에서 관통 비아 전극을 파워 공급 관통 비아 전극, 그라운드 관통 비아 전극 및 신호 전달 관통 비아 전극으로 구별한다. 그리고, 본 발명의 칩 적층 패키지는 파워 공급 관통 비아 전극, 그라운드 관통 비아 전극 및 신호 전달 관통 비아 전극 별로 전기적 특성에 맞추어서 직경의 크기 및 구성 물질을 다르게 구성하여 전기적 특성을 향상시킨다.
예를 들면, 본 발명의 파워 공급 관통 비아 전극 및 그라운드 관통 비아 전극은 단면적을 크게 하여 인덕턴스 및 리지스턴스(저항)를 감소시켜 전체적인 전류의 흐름을 원활하게 하고, 노이즈 특성도 향상시킬 수 있다. 그리고, 본 발명의 신호 전달 관통 비아 전극은 파워 공급 관통 비아 전극 및 그라운드 관통 비아 전극보다 단면적을 작게 하여 커패시턴스를 낮추어 신호 전달 특성을 향상시킨다.
다른 예를 들면, 본 발명의 파워 공급 관통 비아 전극 및 그라운드 관통 비아 전극은 비저항(resistivity)이 작은 물질, 예컨대 구리로 구성하여 리지스턴스를 감소시켜 전체적인 전류의 흐름을 원활하게 하고, 노이즈 특성도 향상시킬 수 있다. 그리고, 본 발명의 신호 전달 관통 비아 전극은 비저항은 구리보다 높은 불순물이 도핑된 다결정실리콘으로 구성한다. 불순물의 예로는 보론, 비소, 인을 들 수 있다. 다결정 실리콘으로 보다 작은 신호 전달 관통 비아 전극을 형성할 경우, 칩 적층 패키지의 제조 단가를 낮출 수 있다.
본 발명의 칩 적층 패키지는 위에 제시한 파워 공급 관통 비아 전극, 그라운드 관통 비아 전극 및 신호 전달 관통 비아 전극의 예들을 필요에 따라 개별적으로 채용할 수 도 있고 조합하여 형성할 수 도 있다.
이하, 첨부도면을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명한다. 그러나, 다음에 예시하는 본 발명의 실시예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예들에 한정되는 것은 아니고, 서로 다른 다양한 형태로 구현될 수 있다. 본 발명의 실시예들은 당 업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위하여 제공되어지는 것이다. 이하에서 실시예를 통하여 본 발명을 설명하지만, 본 실시예에 설명되지 않은 사항은 당업자 수준에서는 통상적인 것으로 인식될 수 있다. 이하의 도면들에서, 동일한 참조번호는 동일한 부재를 나타낸다.
도 1은 본 발명의 제1 실시예에 의한 칩 적층 패키지의 평면도이고, 도 2 및 도 3은 각각 도 1의 II-II 및 III-III에 따른 단면도이다.
구체적으로, 본 발명에 의한 칩 적층 패키지(500)는 배선 기판(10) 상에 웨이퍼 레벨 또는 칩 레벨로 복수개의 칩들(100)이 접착층(108)을 매개로 적층 및 접착되어 구성된다. 칩들(100)은 칩들(100)을 관통하는 관통 비아 전극(102, 104, 106)을 이용하여 전기적으로 연결된다. 관통 비아 전극(102, 104, 106)은 배선 기판(10)과 전기적으로 연결된다.
칩(100)은 실리콘 웨이퍼 상에 구현되고, 관통 비아 전극(102, 104, 106)은 실리콘을 관통하여 형성된다. 배선 기판(10)의 하면에는 솔더볼 형태로 외부 입출력 단자(110)가 형성되어 있다. 접착층(108)은 접착 테이프로 구성할 수 있다. 배선 기판(500)은 필요에 따라 이용하지 않을 수 도 있다.
도면들에서, 칩들(100)은 4개 적층하는 것으로 구성하였으나, 필요에 따라 더 적게 또는 더 많은 칩들을 적층할 수 도 있다. 도면들에서, 칩들(100)은 동일 크기로 적층하는 것으로 설명하고 있으나. 필요에 따라 크기가 달라질 수 있다. 또한, 칩들(100)은 메모리 칩 또는 제어 칩일 수 있다. 도 2에서, 상부 도면은 하나 의 칩(100)을 도시한 것이다.
도 1 내지 도 3에서, 웨이퍼 레벨로 칩(100)을 적층할 경우, 칩(100)은 웨이퍼 상에 형성된 복수개의 칩들중에서 어느 하나를 의미할 수 있고, 이럴 경우 칩 적층 패키지(500)는 웨이퍼 적층 패키지가 될 수 있다. 웨이퍼 적층 패키지인 경우, 배선 기판(10) 상에 칩들(100)을 포함하는 웨이퍼를 적층한 후 한번에 관통 비아 전극(102, 104, 106)을 형성할 수 있다. 웨이퍼 레벨로 적층하는 웨이퍼 적층 패키지는 적층되는 칩(100)의 두께를 크게 감소시킬 수 있어 전체 패키지의 두께를 감소시킬 수 있다. 도 1 내지 도 3에서, 칩 레벨로 칩들(100)을 적층할 경우에는 개개의 칩(100)에 관통 비아 전극(102, 104, 106)을 먼저 형성한 후 개별 칩(100)을 적층할 수 있다.
앞서 설명한 바와 같이, 본 발명의 칩 적층 패키지(500)는 중앙부에 칩들(100)을 서로 전기적으로 연결시키는 관통 비아 전극(102, 104, 106)이 형성되어 있다. 관통 비아 전극(102, 104, 106)은 수백 nm 내지 수십 ㎛의 직경(d1)을 가지게 구성한다. 관통 비아 전극(102, 104, 106)은 칩들(100)을 구성하는 실리콘 웨이퍼를 레이저 및 사진식각 공정으로 천공하여 비아홀을 형성하고, 도전성 물질, 예컨대 구리나 불순물, 예컨대 보론, 비소, 인이 도핑된 다결정실리콘을 도금 방법 또는 화학기상증착법에 의해 비아홀을 전체적으로 또는 부분적으로 채워 형성한다. 사진식각공정으로 비아홀을 형성할 때 반응성 이온 식각(reactive ion etch) 방법을 이용한다. 여하튼, 관통 비아 전극(102, 104, 106)은 상하부에 위치하는 칩들(100)을 전기적으로 연결하는데 이용한다.
본 발명의 칩 적층 패키지(500)는 중앙부에 관통 비아 전극(102, 104, 106)에 형성되는데, 관통 비아 전극(102, 104, 106)은 개별 칩에 형성된 칩 패드(미도시)에 바로 형성할 수도 있고, 칩 패드를 관통 비아 전극(102, 104, 106) 근처에 따로 형성할 수 있다. 또한, 관통 비아 전극(102, 104, 106)은 칩 패드를 재배선한 재배선 칩 패드에 형성할 수 도 있다. 도 1 내지 도 3은 중앙부에 칩 패드를 갖는 중앙부 패드 구조를 가져, 필요에 따라 칩 패드와 배선 기판(10)을 본딩 와이어로 연결할 경우 와이어 본딩 공정이 용이하고, 패드 재배선 공정을 피할 수 있어 설계 자유도를 증가시킬 수 있다.
본 발명의 칩 적층 패키지(500)의 관통 비아 전극(102, 104, 106)은 칩 적층 패키지(500)에 파워를 공급하는 파워 공급 관통 비아 전극(102), 칩 적층 패키지(500)의 그라운드를 제공하는 그라운드 관통 비아 전극(104) 및 칩 적층 패키지(500)에 전기적 신호를 전달하는 신호 전달 관통 비아 전극(106)으로 구별된다.
도 1 내지 도 3에서, 파워 공급 관통 비아 전극(102) 및 그라운드 관통 비아 전극(104)과, 신호 전달 관통 비아 전극(106)을 개개의 역할에 따라 서로 다른 물질로 형성한다. 즉, 파워 공급 관통 비아 전극(102) 및 그라운드 관통 비아 전극(104)은 비저항(resistivity)이 작은 물질, 예컨대 구리로 구성한다. 파워 공급 관통 비아 전극(102) 및 그라운드 관통 비아 전극(104)을 구리로 구성할 경우 리지스턴스를 감소시켜 칩 적층 패키지(500)의 전체적인 전류의 흐름을 원활하게 하고, 노이즈 특성도 향상시킬 수 있다.
그리고, 신호 전달 관통 비아 전극(106)은 비저항은 구리보다 높은 불순물이 도핑된 다결정 실리콘으로 구성한다. 신호 전달 관통 비아 전극(106)을 불순물이 도핑된 다결정 실리콘으로 구성할 경우, 다결정 실리콘이 저가이기 때문에 구리에 비하여 제조 단가를 낮출 수 있다. 또한, 다결정 실리콘으로 신호 전달 관통 비아 전극(106)을 형성할 경우, 칩 제조 공정에서 웨이퍼 상에 신호 전달 관통 비아 전극(106)을 미리 형성할 수 도 있다.
도 4는 본 발명의 제2 실시예에 의한 칩 적층 패키지의 평면도이고, 도 5 및 도 6은 각각 도 4의 V-V 및 VI-VI에 따른 단면도이다.
구체적으로, 본 발명의 제2 실시예에 의한 칩 적층 패키지(500a)는 제1 실시예의 칩 적층 패키지(500)와 비교할 때, 파워 공급 관통 비아 전극(102a) 및 그라운드 관통 비아 전극(104a)의 직경(d2)이 신호 전달 관통 비아 전극(106)의 직경(d3)보다 큰 것을 제외하고는 모두 동일하다. 따라서, 도 1 내지 도 3에서 설명한 부분이 모두 다 적용될 수 있다.
보다 상세하게, 본 발명의 제2 실시예에 의한 칩 적층 패키지(500a)는 개개의 역할에 따라 파워 공급 관통 비아 전극(102a) 및 그라운드 관통 비아 전극(104a)과, 신호 전달 관통 비아 전극(106)의 단면적의 크기를 다르게 형성한다.
즉, 본 발명의 제2 실시예에 의한 칩 적층 패키지(500a)의 파워 공급 관통 비아 전극(102a) 및 그라운드 관통 비아 전극(104a)의 직경은 d2, 예컨대 수십 ㎛로 하여 보다 큰 단면적을 가지게 구성하고, 신호 전달 관통 비아 전극(106)의 직경을 d1, 예컨대 수백 nm에서 수 ㎛로 하여 보다 작은 단면적을 가지게 구성한다.
이렇게 단면적을 크게 한 파워 공급 관통 비아 전극(102a) 및 그라운드 관통 비아 전극(104a)은 인덕턴스 및 리지스턴스를 감소시킬 수 있어 전체적인 전류의 흐름을 원활하게 하고, 노이즈 특성도 향상시킬 수 있다. 그리고, 단면적을 작게 한 신호 전달 관통 비아 전극(106)은 커패시턴스를 낮추어 신호 전달 특성을 향상시킬 수 있다.
또한, 본 발명의 제2 실시예에 의한 칩 적층 패키지(500a)는 파워 공급 관통 비아 전극(102a) 및 그라운드 관통 비아 전극(104a)은 구리로 형성하고, 신호 전달 관통 비아 전극(106)은 불순물이 도핑된 다결정 실리콘으로 형성한다. 파워 공급 관통 비아 전극(102a) 및 그라운드 관통 비아 전극(104a)의 단면적이 클 경우에는 구리로 이용하여 용이하게 형성할 수 있다. 신호 전달 관통 비아 전극(106)의 단면적이 작을 경우에는, 불순물이 도핑된 다결정 실리콘으로 용이하게 형성할 수 있다.
특히, 신호 전달 관통 비아 전극(106)을 불순물이 도핑된 다결정 실리콘으로 구성할 경우, 동일한 면적에 보다 작은 직경으로 많은 신호 전달 관통 비아 전극(106)을 형성할 수 있다. 작은 직경의 신호 전달 관통 비아 전극(106)은 커패시턴스를 낮추어 신호 전달 특성을 향상시킬 수 있다.
도 7은 본 발명의 제3 실시예에 의한 칩 적층 패키지의 평면도이고, 도 8 및 도 9는 각각 도 7의 VIII-VIII 및 VIV-VIV에 따른 단면도이다.
구체적으로, 본 발명의 제3 실시예에 의한 칩 적층 패키지(600)는 제1 실시예의 칩 적층 패키지(500)와 비교할 때, 관통 비아 전극(202, 204, 206)이 칩(200)의 양 모서리에 형성된 것을 제외하고는 모두 동일하다. 따라서, 도 1 내지 도 3에 서 설명한 부분이 모두 다 적용될 수 있다.
보다 상세하게, 본 발명의 제3 실시예에 의한 칩 적층 패키지(600)는 배선 기판(10) 상에 웨이퍼 레벨 또는 칩 레벨로 복수개의 칩들(200)이 접착층(108)을 매개로 적층 및 접착되어 구성된다. 칩들(200)은 칩들(100)을 관통하는 관통 비아 전극(102, 104, 106)을 이용하여 전기적으로 연결된다. 관통 비아 전극(202, 204, 206)은 배선 기판(10)과 전기적으로 연결된다.
칩(200)은 실리콘 웨이퍼 상에 구현되고, 관통 비아 전극(202, 204, 206)은 실리콘을 관통하여 형성된다. 배선 기판(10)의 하면에는 솔더볼 형태로 외부 입출력 단자(110)가 형성되어 있다. 접착층(108)은 접착 테이프로 구성할 수 있다. 배선 기판(500)은 필요에 따라 이용하지 않을 수 도 있다.
도면들에서, 칩들(100)은 4개 적층하는 것으로 구성하였으나, 필요에 따라 더 적게 또는 더 많은 칩들을 적층할 수 도 있다. 도면들에서, 칩들(200)은 동일 크기로 적층하는 것으로 설명하고 있으나. 필요에 따라 크기가 달라질 수 있다. 또한, 칩들(200)은 메모리 칩 또는 제어 칩일 수 있다. 도 8에서, 상부 도면은 하나의 칩(200)을 도시한 것이다.
도 7 내지 도 9에서, 웨이퍼 레벨로 칩(200)을 적층할 경우, 칩(200)은 웨이퍼 상에 형성된 복수개의 칩들중에서 어느 하나를 의미할 수 있고, 이럴 경우 칩 적층 패키지(600)는 웨이퍼 적층 패키지가 될 수 있다. 웨이퍼 적층 패키지인 경우, 배선 기판(10) 상에 칩들(100)을 포함하는 웨이퍼를 적층한 후 한번에 관통 비아 전극(202, 204, 206)을 형성할 수 있다. 웨이퍼 레벨로 적층하는 웨이퍼 적층 패키지는 적층되는 칩(200)의 두께를 크게 감소시킬 수 있어 전체 패키지의 두께를 감소시킬 수 있다. 도 7 내지 도 9에서, 칩 레벨로 칩들(200)을 적층할 경우에는 개개의 칩(200)에 관통 비아 전극(202, 204, 206)을 먼저 형성한 후 개별 칩(200)을 적층할 수 있다.
본 발명의 제3 실시예에 의한 칩 적층 패키지(600)는 양 모서리에 관통 비아 전극(202, 204, 206)에 형성되는데, 관통 비아 전극(202, 204, 206)은 개별 칩에 형성된 칩 패드(미도시)에 바로 형성할 수도 있고, 칩 패드를 관통 비아 전극(202, 204, 206) 근처에 따로 형성할 수 있다. 또한, 관통 비아 전극(202, 204, 206)은 칩 패드를 재배선한 재배선 칩 패드에 형성할 수 도 있다. 도 7 내지 도 9는 칩 패드를 갖는 모서리에 구비하는 모서리 패드 구조를 갖는다.
도 7 내지 도 9의 제3 실시예에서도, 도 1 내지 도 3의 제1 실시예와 마찬가지로 파워 공급 관통 비아 전극(202) 및 그라운드 관통 비아 전극(204)과, 신호 전달 관통 비아 전극(206)을 개개의 역할에 따라 다른 물질로 형성한다.
즉, 파워 공급 관통 비아 전극(202) 및 그라운드 관통 비아 전극(204)은 비저항(resistivity)이 작은 물질, 예컨대 구리로 구성한다. 파워 공급 관통 비아 전극(202) 및 그라운드 관통 비아 전극(204)을 구리로 구성할 경우 리지스턴스를 감소시켜 칩 적층 패키지(500)의 전체적인 전류의 흐름을 원활하게 하고, 노이즈 특성도 향상시킬 수 있다.
그리고, 신호 전달 관통 비아 전극(206)은 비저항은 구리보다 높은 불순물이 도핑된 다결정 실리콘으로 구성한다. 신호 전달 관통 비아 전극(206)을 불순물이 도핑된 다결정 실리콘으로 구성할 경우, 구리에 비하여 제조 단가를 낮출 수 있다. 또한, 다결정 실리콘으로 신호 전달 관통 비아 전극(206)을 형성할 경우, 칩 제조 공정에서 웨이퍼 상에 신호 전달 관통 비아 전극(206)을 미리 형성할 수 도 있다.
도 10은 본 발명의 제4 실시예에 의한 칩 적층 패키지의 평면도이고, 도 11 및 도 12는 각각 도 10의 XI-XI 및 XII-XII에 따른 단면도이다.
구체적으로, 본 발명의 제4 실시예에 의한 칩 적층 패키지(600a)는 제3 실시예의 칩 적층 패키지(600)와 비교할 때, 파워 공급 관통 비아 전극(202a) 및 그라운드 관통 비아 전극(204a)의 직경(d2)이 신호 전달 관통 비아 전극(206)의 직경(d3)보다 큰 것을 제외하고는 모두 동일하다. 따라서, 도 7 내지 도 9에서 설명한 부분이 모두 다 적용될 수 있다.
보다 상세하게, 본 발명의 제4 실시예에 의한 칩 적층 패키지(600a)는 개개의 역할에 따라 파워 공급 관통 비아 전극(202a) 및 그라운드 관통 비아 전극(204a)과, 신호 전달 관통 비아 전극(206)의 단면적의 크기를 다르게 형성한다.
즉, 본 발명의 제4 실시예에 의한 칩 적층 패키지(600a)의 파워 공급 관통 비아 전극(202a) 및 그라운드 관통 비아 전극(204a)의 직경은 d2, 예컨대 수 ㎛에서 수십 ㎛로 하여 보다 큰 단면적을 가지게 구성하고, 신호 전달 관통 비아 전극(206)의 직경을 d1, 예컨대 수백 nm에서 수 ㎛로 하여 보다 작은 단면적을 가지게 구성한다.
이렇게 단면적을 크게 한 파워 공급 관통 비아 전극(202a) 및 그라운드 관통 비아 전극(204a)은 인덕턴스 및 리지스턴스를 감소시킬 수 있어 전체적인 전류의 흐름을 원활하게 하고, 노이즈 특성도 향상시킬 수 있다. 그리고, 단면적을 작게 한 신호 전달 관통 비아 전극(206)은 커패시턴스를 낮추어 신호 전달 특성을 향상시킬 수 있다.
또한, 본 발명의 제4 실시예에 의한 칩 적층 패키지(600a)는 파워 공급 관통 비아 전극(202a) 및 그라운드 관통 비아 전극(204a)은 구리로 형성하고, 신호 전달 관통 비아 전극(206)은 불순물이 도핑된 다결정 실리콘으로 형성한다. 파워 공급 관통 비아 전극(202a) 및 그라운드 관통 비아 전극(204a)의 단면적이 클 경우에는 구리로 이용하여 용이하게 형성할 수 있다. 신호 전달 관통 비아 전극(106)의 단면적이 작을 경우에는, 불순물이 도핑된 다결정 실리콘으로 용이하게 형성할 수 있다.
특히, 신호 전달 관통 비아 전극(206)을 불순물이 도핑된 다결정 실리콘으로 구성할 경우, 동일한 면적에 보다 작은 직경으로 많은 신호 전달 관통 비아 전극(106)을 형성할 수 있다. 작은 직경의 신호 전달 관통 비아 전극(206)은 커패시턴스를 낮추어 신호 전달 특성을 향상시킬 수 있다.
도 13 및 도 14는 본 발명의 실시예들에 따른 칩 적층 패키지에 실제로 적용되는 관통 비아 전극을 설명하기 위한 단면도이다.
구체적으로, 도 13의 관통 비아 전극(310)은 실제로 실리콘 웨이퍼(300)를 관통하는 비아홀에 구리를 채운 것을 도시한 것이고, 도 14의 관통 비아 전극(320)은 실제로 실리콘 웨이퍼(300)를 관통하는 비아홀에 불순물이 도핑된 다결정 실리콘을 채운 것을 도시한 것이다. 도 13에 보듯이, 구리 관통 비아 전극(310)은 종횡 비가 낮고 직경이 수 ㎛에서 수십 ㎛로 크게 형성할 수 있어 단면적이 큰 것을 알 수 있다. 구리 관통 비아 전극(310)은 실제의 칩 제조시에 직경이 크기 때문에 패드에 직접 형성하거나, 스크라이브 영역에 형성하는 것이 바람직하다. 따라서, 구리 관통 전극(310)은 앞서 설명한 바와 같이 파워 공급 관통 비아 전극 및 그라운드 관통 비아 전극에 유리하다.
그리고, 도 14에 보듯이, 다결정 실리콘 관통 비아 전극(320)은 종횡비가 높고 직경이 수백 nm에서 수 ㎛로 작게 형성할 수 있어 단면적이 작은 것을 알 수 있다. 다결정 실리콘 관통 비아 전극(320)은 실제의 칩 제조시에 직경을 작게 할 수 있어 회로부 근처에 형성할 수 있다. 따라서, 다결정 실리콘 관통 전극(320)은 앞서 설명한 바와 같이 신호 전달 관통 비아 전극에 유리하다. 이상을 고려할 때, 구리 관통 비아 전극이나 다결정 실리콘 관통 비아 전극을 상황에 따라 적절하게 사용할 경우 칩 적층 패키지의 전기적 특성을 향상시킬 수 있다.
도 1은 본 발명의 제1 실시예에 의한 칩 적층 패키지의 평면도이고,
도 2 및 도 3은 각각 도 1의 II-II 및 III-III에 따른 단면도이고,
도 4는 본 발명의 제2 실시예에 의한 칩 적층 패키지의 평면도이고,
도 5 및 도 6은 각각 도 4의 V-V 및 VI-VI에 따른 단면도이고,
도 7은 본 발명의 제3 실시예에 의한 칩 적층 패키지의 평면도이고,
도 8 및 도 9는 각각 도 7의 VIII-VIII 및 VIV-VIV에 따른 단면도이고,
도 10은 본 발명의 제4 실시예에 의한 칩 적층 패키지의 평면도이고,
도 11 및 도 12는 각각 도 10의 XI-XI 및 XII-XII에 따른 단면도이고,
도 13 및 도 14는 본 발명의 실시예들에 따른 칩 적층 패키지에 실제로 적용되는 관통 비아 전극을 설명하기 위한 단면도이다.

Claims (15)

  1. 접착층을 매개로 하여 적층된 복수개의 칩들; 및
    상기 칩들을 관통하여 상기 칩들을 전기적으로 연결하는 관통 비아 전극을 포함하고,
    상기 관통 비아 전극은 파워 공급 관통 비아 전극, 그라운드 관통 비아 전극 및 신호 전달 관통 비아 전극으로 나뉘어지고, 상기 파워 공급 관통 비아 전극 및 그라운드 관통 비아 전극과, 상기 신호 전달 관통 비아 전극은 서로 다른 물질로 구성하는 것을 특징으로 하는 칩 적층 패키지.
  2. 제1항에 있어서, 상기 파워 공급 관통 비아 전극 및 그라운드 관통 비아 전극을 구성하는 물질의 비저항은 상기 신호 전달 관통 비아 전극을 구성하는 물질의 비저항보다 작은 것을 특징으로 하는 칩 적층 패키지.
  3. 제2항에 있어서, 상기 파워 공급 관통 비아 전극 및 그라운드 관통 비아 전극은 구리로 구성하고, 상기 신호 전달 관통 비아 전극은 불순물이 도핑된 다결정 실리콘으로 구성하는 것을 특징으로 하는 칩 적층 패키지.
  4. 제1항에 있어서, 상기 복수개의 칩들은 웨이퍼 상에 형성되어 있고, 상기 웨이퍼 레벨로 상기 복수개의 칩들이 적층되어 웨이퍼 적층 패키지를 구성하는 것을 특징으로 하는 칩 적층 패키지.
  5. 제1항에 있어서, 상기 복수개의 칩들은 배선 기판 상에 형성되어 있고, 상기 배선 기판의 하부에는 외부 입출력 단자가 형성되어 있는 것을 특징으로 하는 칩 적층 패키지.
  6. 접착층을 매개로 하여 적층된 복수개의 칩들; 및
    상기 칩들을 관통하여 상기 칩들을 전기적으로 연결하는 관통 비아 전극을 포함하고,
    상기 관통 비아 전극은 파워 공급 관통 비아 전극, 그라운드 관통 비아 전극 및 신호 전달 관통 비아 전극으로 나뉘어지고, 상기 파워 공급 관통 비아 전극 및 그라운드 관통 비아 전극의 단면적의 크기는 상기 신호 전달 관통 비아 전극의 단면적의 크기와 다른 것을 특징으로 하는 칩 적층 패키지.
  7. 제6항에 있어서, 상기 파워 공급 관통 비아 전극 및 그라운드 관통 비아 전극의 직경은 상기 신호 전달 관통 비아 전극의 직경보다 큰 것을 특징으로 하는 칩 적층 패키지.
  8. 제7항에 있어서, 상기 파워 공급 관통 비아 전극 및 그라운드 관통 비아 전극의 직경은 수 ㎛에서 수십 ㎛로 구성하고, 상기 신호 전달 관통 비아 전극의 직 경은 수백 nm에서 수 ㎛인 것을 특징으로 하는 칩 적층 패키지.
  9. 제7항에 있어서, 상기 파워 공급 관통 비아 전극 및 그라운드 관통 비아 전극은 구리로 구성하고, 상기 신호 전달 관통 비아 전극은 불순물이 도핑된 다결정 실리콘으로 구성하는 것을 특징으로 하는 칩 적층 패키지.
  10. 제6항에 있어서, 상기 복수개의 칩들은 웨이퍼 상에 형성되어 있고, 상기 웨이퍼 레벨로 상기 복수개의 칩들이 적층되어 웨이퍼 적층 패키지를 구성하는 것을 특징으로 하는 칩 적층 패키지.
  11. 제6항에 있어서, 상기 복수개의 칩들은 배선 기판 상에 형성되어 있고, 상기 배선 기판의 하부에는 외부 입출력 단자가 형성되어 있는 것을 특징으로 하는 칩 적층 패키지.
  12. 배선 기판 상에 접착층을 매개로 하여 적층된 복수개의 칩들; 및
    상기 칩들을 관통하여 상기 칩들을 전기적으로 연결하고, 상기 배선 기판과 연결되는 관통 비아 전극을 포함하고,
    상기 관통 비아 전극은 파워 공급 관통 비아 전극, 그라운드 관통 비아 전극 및 신호 전달 관통 비아 전극으로 나뉘어지고, 상기 파워 공급 관통 비아 전극 및 그라운드 관통 비아 전극은 상기 신호 전달 관통 비아 전극과 비교하여 단면적의 크기가 크고 비저항은 작은 물질로 구성하는 것을 특징으로 하는 칩 적층 패키지.
  13. 제12항에 있어서, 상기 파워 공급 관통 비아 전극 및 그라운드 관통 비아 전극은 구리로 구성하고, 상기 신호 전달 관통 비아 전극은 불순물이 도핑된 다결정 실리콘으로 구성하는 것을 특징으로 하는 칩 적층 패키지.
  14. 제12항에 있어서, 상기 복수개의 칩들은 웨이퍼 상에 형성되어 있고, 상기 웨이퍼 레벨로 상기 복수개의 칩들이 적층되어 웨이퍼 적층 패키지를 구성하는 것을 특징으로 하는 칩 적층 패키지.
  15. 제12항에 있어서, 상기 배선 기판의 하부에는 외부 입출력 단자가 형성되어 있는 것을 특징으로 하는 칩 적층 패키지.
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