JP5522892B2 - アレイ基板及びこれを有する表示装置 - Google Patents

Description

本発明は、アレイ基板及びこれを有する表示装置に関し、より詳細には視野角を向上させたアレイ基板及びこれを有する表示装置に関する。

一般的に、液晶表示パネルは液晶の光透過率を用いて画像を表示する平板表示装置であって、光を用いて画像を表示する液晶表示パネル（ｌｉｑｕｉｄ ｃｒｙｓｔａｌ ｄｉｓｐｌａｙ ｐａｎｅｌ）及び液晶表示パネルに光を提供するバックライトアセンブリを含む。

液晶表示パネルは、アレイ基板、アレイ基板と対向するカラーフィルタ基板、及びアレイ基板とカラーフィルタ基板との間に介在する液晶層を含む。ここで、アレイ基板は、ゲート配線、ゲート配線と交差するデータ配線、ゲート及びデータ配線によって定義された単位画素内に形成された画素電極、及びゲート及びデータ配線と電気的に接続され、画素電極に駆動電圧を印加する薄膜トランジスタを含み、カラーフィルタ基板は、カラーフィルタ及び共通電極を含む。

一方、液晶表示パネルは、液晶層内の液晶分子の配列によってＴＮモード（Ｔｗｉｓｔ Ｎｅｍａｔｉｃ ｍｏｄｅ）、ＶＡモード（Ｖｅｒｔｉｃａｌ Ａｌｉｇｎｍｅｎｔ ｍｏｄｅ）、ＩＰＳモード（Ｉｎ Ｐｌａｎｅ Ｓｗｉｔｃｈｉｎｇ ｍｏｄｅ）などで駆動される。特に最近では、ＶＡモードのうち、ＰＶＡモード（Ｐａｔｔｅｒｎｅｄ Ｖｅｒｔｉｃａｌ Ａｌｉｇｎｍｅｎｔ ｍｏｄｅ）で駆動される液晶表示パネルが開発されている。このＰＶＡモード液晶表示パネルには視野角を増加させるために画素電極及び共通電極がパターニングされている。

しかし、ＰＶＡモード液晶表示パネルは、他のモードに比べて広い視野角を有するという長所があるが、単位画素内に形成された画素電極に単一電圧が印加されるので、根本的により広い視野角を有するには限界がある。

したがって、本発明の技術的な目的は、このような従来の問題点を解決するためのものであって、本発明の目的は、視野角を向上させたアレイ基板を提供することにある。
本発明の他の目的は、前記アレイ基板を有する表示装置を提供することにある。

前述したような本発明の目的を達成するための一実施例によるアレイ基板は、第１薄膜トランジスタ、第２薄膜トランジスタ、第１画素電極、第２画素電極、及びストレージ配線を含む。

前記第１薄膜トランジスタは、ゲート配線及びデータ配線と電気的に接続される。前記第２薄膜トランジスタは、前記ゲート配線及び前記データ配線と電気的に接続される。前記第１画素電極は、 前記第１薄膜トランジスタと電気的に接続される。前記第２画素電極は、前記第２薄膜トランジスタと電気的に接続される。前記ストレージ配線は、前記データ配線と平行に形成され、前記第１及び第２画素電極それぞれと互いに異なる面積で重なる。

ここで、前記第１薄膜トランジスタのゲート電極及びソース電極は、前記第２薄膜トランジスタのゲート電極及びソース電極とそれぞれ電気的に接続されることが望ましい。

一方、前記ストレージ配線は、前記第１画素電極と第１重畳面積で重なる第１部分と、前記第２画素電極と第２重畳面積に重なる第２部分と、を含み、前記第１部分及び前記第２部分は同一層に形成され、前記第１重畳面積は前記第２重畳面積より大きいことが望ましい。一例として、前記第１重畳面積は、前記第２重畳面積の２倍である。さらに、前記第１画素電極の面積は、前記第２画素電極の面積より小さいことが望ましい。

前記の本発明の他の目的を達成するための一実施例による表示装置は、アレイ基板、前記アレイ基板と対向する対向基板、前記アレイ基板と前記対向基板との間に介在する液晶層、及び前記アレイ基板と電気的に接続された駆動ユニットを含む。

前記アレイ基板は、互いに交差するゲート配線及びデータ配線と電気的に接続された第１薄膜トランジスタと、前記ゲート配線及び前記データ配線と電気的に接続された第２薄膜トランジスタと、前記第１薄膜トランジスタと電気的に接続された第１画素電極と、前記第２薄膜トランジスタと電気的に接続された第２画素電極と、前記データ配線と平行に形成され、前記第１画素電極と重なる第１部分と、前記第２画素電極と重なる第２部分と、を含み、前記第１画素電極の面積は、前記第２画素電極の面積より小さく、前記第１部分の面積は前記第２部分の面積より大きく、前記第１部分及び前記第２部分は同一層に形成されるストレージ配線と、を含む。

前記ゲート配線は複数個が第１方向に形成され、前記データ配線は複数個が前記第１方向と異なる第２方向に形成され、複数の単位画素を形成し、前記第１及び第２画素電極は、前記複数の単位画素内にそれぞれ形成される。

選択的に、前記ストレージ配線は、前記第１及び第２画素電極のうち、奇数番目の列に配置された第１及び第２画素電極と重なるように配置された第１ストレージサブ配線と、前記第１及び第２画素電極のうち、偶数番目の列に配置された第１及び第２画素電極と重なるように配置された第２ストレージサブ配線とを含む。

また、前記アレイ基板は、前記第１ストレージサブ配線の一端と電気的に接続された第１ストレージメイン配線と、前記第２ストレージサブ配線の一端と電気的に接続された第２ストレージメイン配線とを更に含み、第１ストレージ電圧発生器は前記第１ストレージメイン配線と接続され、第２ストレージ電圧発生器は前記第２ストレージメイン配線と接続することができる。

一方、前記駆動ユニットは、第１ストレージ電圧を発生させ、前記第１ストレージメイン配線に印加する第１ストレージ電圧発生部と、前記第１ストレージ電圧と異なる第２ストレージ電圧を発生させ、前記第２ストレージメイン配線に印加する第２ストレージ電圧発生部とを含むことができる。

ここで、前記第１及び第２ストレージ電圧は、所定の振幅で振動する矩形波であり、望ましくは、互いに振幅は同一であるが、位相が逆である矩形波である。

このような本発明によると、ストレージ配線が単位画素内に互いに分離するように形成された第１及び第２画素電極と互いに異なる面積に重なることによって、第１及び第２画素電極に互いに異なる電圧が印加され、表示装置の視野角をより向上させることができる。

このような本発明によると、ストレージ主配線が単位画素内に互いに分離するように形成された第１画素電極及び第２画素電極と互いに異なる面積で重なることによって、第１ストレージキャパシタ及び第２ストレージキャパシタが互いに変動し、その結果、第１画素電極及び第２画素電極に互いに異なる電圧が印加され表示装置の視野角をより向上させることができる。

以上、本発明の実施例によって詳細に説明したが、本発明はこれに限定されず、本発明が属する技術分野において通常の知識を有するものであれば本発明の思想と精神を離脱することなく、本発明を修正または変更できる。

以下、添付する図面を参照して、本発明の望ましい実施例をより詳細に説明する。
図１は、本発明の一実施例による表示装置を示す斜視図である。
図１を参照すると、本実施例による表示装置６００は、アレイ基板１００、対向基板２００、液晶層３００、印刷回路基板４００、及び可撓性回路基板５００を含み、光を用いて画像を外部に表示する。

アレイ基板１００は、マトリクス形態に配置された複数の画素電極、各画素電極に駆動電圧を印加する薄膜トランジスタ、薄膜トランジスタをそれぞれ作動させるための信号線を含む。

対向基板２００は、アレイ基板１００と向い合うように配置される。対向基板２００は選択的に、画素電極と向い合う位置に配置されたカラーフィルタを含むことができる。カラーフィルタには赤色カラーフィルタ、緑色カラーフィルタ、及び青色カラーフィルタなどがある。

液晶層３００は、アレイ基板１００と対向基板２００との間に介在し、画素電極と共通電極との間に形成された電場によって再配列される。再配列された液晶層３００は、外部から印加された光の光透過率を調節し、光透過率が調節された光は、カラーフィルタを通過することで外部に表示する。

印刷回路基板４００は、アレイ基板１００と電気的に接続され、アレイ基板に駆動信号を提供する。印刷回路基板４００は、データ側印刷回路基板とゲート側印刷回路基板を含むことができる。

可撓性回路基板５００は、印刷回路基板４００とアレイ基板１００を電気的に接続して、印刷回路基板４００で発生した駆動信号をアレイ基板１００に提供する。可撓性回路基板５００は、例えば、テープキャリアパッケージ（ＴＣＰ）またはチップオンフィルム（ＣＯＦ）であってもよい。

一方、印刷回路基板４００のうち、ゲート印刷回路基板は、アレイ基板１００及び可撓性回路基板５００に別途の信号配線を形成することで除去することができる。図１では、ゲート印刷回路基板が省略されたことを一例として示した。

図２は、図１の表示装置のうち、アレイ基板の配置関係を概念的に示す平面図である。
図２に示すように、アレイ基板１００は複数のゲート配線１１０、複数のデータ配線１２０、及び複数の画素部１３０を含む。ここで、画素部１３０はゲート配線１１０、及びデータ配線１２０と電気的に接続された薄膜トランジスタ及び薄膜トランジスタと電気的に接続された画素電極を含む。

まず、ゲート配線１１０は、第１方向に沿って複数個が形成され、データ配線１２０は、第１方向と直交する第２方向に沿って複数個が形成される。一例として図２は、９個のゲート配線（ＧＬ１、ＧＬ２、…、ＧＬ９）及び７個のデータ配線（ＤＬ１、ＤＬ２、…、ＤＬ７）が形成されたことを示した。ゲート配線（ＧＬ１、ＧＬ２、…、ＧＬ９）は、ゲート駆動部（図示せず）と電気的に接続されゲート信号の印加を受け、データ配線（ＤＬ１、ＤＬ２、…、ＤＬ７）は、データ駆動部（図示せず）と電気的に接続されデータ信号の印加を受ける。

ゲート配線（ＧＬ１、ＧＬ２、…、ＧＬ９）とデータ配線（ＤＬ１、ＤＬ２、…、ＤＬ７）が互いに直交することによって、アレイ基板１００上には複数の単位画素が定義される。各単位画素内には画素部１３０が形成され、それによって画素部１３０にはアレイ基板１００にマトリクス形態に複数個が配置される。

各単位画素は、第２方向より第１方向が長い長方形の形状を有することが望ましく、その結果、各単位画素内に形成された画素部１３０も第１方向に長い形状を有する。

一方、画素部１３０の薄膜トランジスタは、データ配線１２０のいずれかを基準に左側及び右側に第２方向に沿って交互に形成され、いずれかのデータ配線１２０と電気的に接続される。一例として、薄膜トランジスタは、第２方向に沿っていずれかのデータ配線１２０の左側、右側、左側、右側などの順に配置されるか、各データ配線１２０の左側、左側、右側、右側などの順に配置することもできる。図２では、薄膜トランジスタは、各データ配線１２０の左側及び右側を一度ずつ交互に配置されたことを示した。

より具体的に例を挙げて説明すると、データ配線（ＤＬ１、ＤＬ２、…、ＤＬ７）のうち、最も左端部に配置されたデータ配線（ＤＬ１）は偶数番目の行の画素部１３０と電気的に接続され、データ配線（ＤＬ１、ＤＬ２、…、ＤＬ７）のうち、最も右端部に配置されたデータ配線（ＤＬ７）は奇数番目の行の画素部１３０と電気的に接続される。データ配線（ＤＬ１、ＤＬ２、…、ＤＬ７）のうち、残りのデータ配線（ＤＬ２、…、ＤＬ６）は、第２方向に沿って左側及び右側に交互に画素部１３０と電気的に接続される。

一方、データ配線（ＤＬ１、ＤＬ２、…、ＤＬ７）のそれぞれには垂直反転（ｖｅｒｔｉｃａｌ ｉｎｖｅｒｓｉｏｎ）のためのデータ信号が印加されることが望ましい。具体的に例を挙げて説明すると、１フレームの期間に４番目のデータ配線（ＤＬ４）には正の電圧（＋）のデータ信号が印加され、４番目のデータ配線（ＤＬ４）と隣接する３番目及び５番目のデータ配線（ＤＬ３、ＤＬ５）には負の電圧（−）のデータ信号が印加される。反面、その後のフレームの期間には、４番目のデータ配線（ＤＬ４）には負の電圧（−）のデータ信号が印加され、３番目及び５番目のデータ配線（ＤＬ３、ＤＬ５）には正の電圧（＋）のデータ信号が印加される。その結果、画素部１３０の各画素電極は、各フレームごとにドット反転（ｄｏｔ ｉｎｖｅｒｓｉｏｎ）を行う。

図３は、図２の一部を拡大して示した平面図であり、図４は、図３のＩ−Ｉ’に沿って見た断面図である。
図３及び図４を参照すると、アレイ基板１００は透明基板１４０、ゲート配線１１０、ストレージ母配線１５０、第１絶縁層１６０、データ配線１２０、ストレージ子配線１７０、第１薄膜トランジスタ（ＴＦＴ１）、第２薄膜トランジスタ（ＴＦＴ２）、第２絶縁層１８０、第１画素電極（ＨＰ）、第２画素電極（ＬＰ）、第１接続電極（ＣＥ１）、及び第２接続電極（ＣＥ２）を含む。

透明基板１４０はプレート形状を有し、透明な物質からなる。一例として、透明基板１４０は、ガラス、石英、及び透明な合成樹脂からなる。

ゲート配線１１０は、透明基板１４０上に第１方向に形成され、第２方向に沿って複数個が並列に形成される。
ストレージ母配線１５０は、透明基板１４０上にゲート配線１４０と平行に形成される。ストレージ母配線１５０は、ゲート配線１４０から第２方向に所定距離に離間した位置に形成される。一例として、ストレージ母配線１５０は、ゲート配線１４０の上側に形成される。

ストレージ母配線１５０は、第１ストレージメイン配線１５２及び第２ストレージメイン配線１５４を含む。第１ストレージメイン配線１５２及び第２ストレージメイン配線１５４は、第２方向に所定距離に離間し、互いに平行に形成される。このとき、第１ストレージメイン配線１５２には、第１ストレージ電圧が印加され、第２ストレージメイン配線１５４には第２ストーレジ電圧が印加される。

第１絶縁層１６０は、ゲート配線１１０及びストレージ母配線１５０を覆うように透明基板１４０上に形成される。ここで、第１絶縁層１６０は窒化シリコン（ＳｉＮｘ）または酸化シリコン（ＳｉＯｘ）などを含むことができる。

データ配線１２０は、ゲート配線１１０と交差するように第１絶縁層１６０上に第２方向に形成され、第１方向に沿って複数個が並列に形成される。このように、複数個のゲート配線１１０及びデータ配線１２０が互いに垂直に交差することによって、複数の単位画素が定義される。このような単位画素は平面的に見たとき、マトリクス形態に形成される。

ストレージサブ配線（１７２、１７４）を含むストレージ子配線１７０は、第１絶縁層１６０上にデータ配線１２０と平行に形成され、第１方向に沿って複数個が形成される。図３に示したように、ストレージサブ配線（１７２、１７４）は、互いに隣接するデータ配線１２０の間に形成され、望ましくは互いに隣接するデータ配線１２０の中央に形成される。

示していない他のストレージサブ配線のみならず、ストレージサブ配線（１７２、１７４）を含むストレージ子配線１７０は、ストレージ母配線と電気的に接続され、第１ストレージサブ配線１７２及び第２ストレージサブ配線１７４を含む。

第１ストレージサブ配線１７２は、単位画素のうち、奇数番目の列に形成された単位画素を横切るように形成される。第１ストレージサブ配線１７２の一端部は第１ストレージメイン配線１５２と電気的に接続される。

第２ストレージサブ配線１７４は、単位画素のうち、偶数番目の列に形成された単位画素を横切るように形成される。第２ストレージサブ配線１７４の一端部は第２ストレージメイン配線１５４と電気的に接続される。

第１薄膜トランジスタ（ＴＦＴ１）及び第２薄膜トランジスタ（ＴＦＴ２）は、単位画素内にそれぞれ形成される。第１薄膜トランジスタ（ＴＦＴ１）及び第２薄膜トランジスタ（ＴＦＴ２）はゲート配線１１０及びデータ配線１２９と電気的に接続される。第１薄膜トランジスタ（ＴＦＴ１）及び第２薄膜トランジスタ（ＴＦＴ２）は、データ配線１２０のいずれを基準に左側及び右側に第２方向に沿って交互に形成される。

第２絶縁層１８０は、データ配線１２０、ストレージ配線１７０、第１薄膜トランジスタ（ＴＦＴ１）、及び第２薄膜トランジスタ（ＴＦＴ２）を覆うように第１絶縁層１６０上に形成される。ここで、第２絶縁層１８０は、第１絶縁層１６０と同一に窒化シリコン（ＳｉＮｘ）または酸化シリコン（ＳｉＯｘ）などを含むことができる。

第１画素電極（ＨＰ）及び第２画素電極（ＬＰ）は、単位画素内にそれぞれ形成される。第１画素電極（ＨＰ）及び第２画素電極（ＬＰ）は透明な導電性物質からなり、一例として、インジウムスズ酸化物（ＩＴＯ）、インジウム亜鉛酸化物（ＩＺＯ）、アモルファスインジウムスズ酸化物（ａ−ＩＴＯ）から形成される。

第１画素電極（ＨＰ）は、第１薄膜トランジスタ（ＴＦＴ１）と電気的に接続され、第１薄膜トランジスタ（ＴＦＴ１）から第１駆動電圧の印加を受けて充電される。第１画素電極（ＨＰ）はストレージ子配線１７０の一部と重なる。第１画素電極（ＨＰ）は互いに隣接するデータ配線１２０の中央に配置されたストレージ子配線１７０を基準に対称形状を有することが望ましい。

第２画素電極（ＬＰ）は、第２薄膜トランジスタ（ＴＦＴ２）と電気的に接続され、第２薄膜トランジスタ（ＴＦＴ２）から第２駆動電圧の印加を受けて充電される。図３に示したように、第２画素電極（ＬＰ）は、第１画素電極（ＨＰ）と所定距離に離間し、望ましくは第１画素電極（ＨＰ）を囲む形状を有する。図３に示したように、第２画素電極（ＬＰ）はＭ字形状を有する。ここで、第２画素電極（ＬＰ）の面積は第１画素電極（ＨＰ）の面積より大きいことが望ましく、一例として第１画素電極（ＨＰ）の面積の２倍である。

第２画素電極（ＬＰ）は、ストレージ配線１７０の一部と重なる。第２画素電極（ＬＰ）は、互いに隣接するデータ配線１２０の中央に配置されたストレージ子配線１７０を基準に対称形状を有することが望ましい。

図４に示したように、第１接続電極（ＣＥ１）は、第２絶縁層１８０上に形成され、第１コンタクトホール（ＣＨ１）及び第２コンタクトホール（ＣＨ２）を通じて第１ストレージサブ配線１７２と第１ストレージメイン配線１５２を互いに電気的に接続される。

ここで、第１コンタクトホール（ＣＨ１）は、第１ストレージサブ配線１７２の一端が露出されるように第２絶縁層１８０に形成され、第２コンタクトホール（ＣＨ２）は第１ストレージメイン配線１５２の一部が露出されるように第１絶縁層１６０及び第２絶縁層１８０に形成される。

第２接続電極（ＣＥ２）は、第２絶縁層１８０上に形成され、第３コンタクトホール（ＣＨ３）及び第４コンタクトホール（ＣＨ４）を通じて第２ストレージサブ配線１７４と第２ストレージメイン配線１５４を電気的に互いに接続させる。

ここで、第３コンタクトホール（ＣＨ３）は、第２ストレージサブ配線１７４の一端が露出されるように第２絶縁層１８０に形成され、第４コンタクトホール（ＣＨ４）は第２ストレージメイン配線１５４の一部が露出されるように第１絶縁層１５０及び第２絶縁層１８０に形成される。

図５は、図３の単位画素を単純化して示した平面図である。
図５に示すように、アレイ基板１００のうち、第１薄膜トランジスタ（ＴＦＴ１）、第２薄膜トランジスタ（ＴＦＴ２）、第１画素電極（ＨＰ）、第２画素電極（ＬＰ）、及びストレージ子配線１７０についてより詳細に説明する。

第１薄膜トランジスタ（ＴＦＴ１）は、第１ゲート電極（Ｇ１）、第１チャンネルパターン（Ｃ１）、第１ソース電極（Ｓ１）、及び第１ドレイン電極（Ｄ１）を含み、第２薄膜トランジスタ（ＴＦＴ２）は第２ゲート電極（Ｇ２）、第２チャンネルパターン（Ｃ２）、第２ソース電極（Ｓ２）、及び第２ドレイン電極（Ｄ２）を含む。

第１ゲート電極（Ｄ１）及び第２ゲート電極（Ｄ２）は、ゲート配線１１０から第２方向に所定の長さに突出して形成される。第１ゲート電極（Ｄ１）及び第２ゲート電極（Ｄ２）は電気的に互いに接続される。

第１チャンネルパターン（Ｃ１）は、第１ゲート電極（Ｄ１）と対応するように第１絶縁層１６０上に形成され、第２チャンネルパターン（Ｃ２）は、第２ゲート電極（Ｄ２）と対応するように第１絶縁層１６０上に形成される。第１チャンネルパターン（Ｃ１）及び第２チャンネルパターン（Ｃ２）は互いに接続されることが可能であるが、望ましくは互いに離間して形成される。

第１ソース電極（Ｓ１）及び第２ソース電極（Ｓ２）はデータ配線１２０から第１方向に所定の長さに突出して形成される。第１ソース電極（Ｓ１）は第１チャンネルパターン（Ｃ１）の一部と重なるように第２絶縁層１８０上に形成され、一例として、平面状で見たとき、Ｕ字形状を有する。第２ソース電極（Ｓ２）は、第２チャンネルパターン（Ｃ２）の一部と重なるように第２絶縁層１８０上に形成され、一例として図５に示したように、Ｕ字形状を有する。一方、第１ソース電極（Ｓ１）及び第２ソース電極（Ｓ２）は互いに電気的に接続される。

第１ドレイン電極（Ｄ１）は、第１チャンネルパターン（Ｃ１）の一部と重なるように第２絶縁層１８０上に形成され、第１ソース電極（Ｓ１）から所定距離に離間して形成される。第１ドレイン電極（Ｄ１）は、第１画素電極（ＨＰ）の一部と重なるように所定の長さに延長される。

第２ドレイン電極（Ｄ２）は、第２チャンネルパターン（Ｃ２）の一部と重なるように第２絶縁層１８０上に形成され、第２ソース電極（Ｓ２）から所定距離に離間して形成される。第２ドレイン電極（Ｄ２）は第２画素電極（ＬＰ）の一部と重なるように所定の長さに延長される。

一方、第１ドレイン電極（Ｄ１）及び第２ドレイン電極（Ｄ２）は互いに電気的に分離される。このように、第１ゲート電極（Ｄ１）及び第２ゲート電極（Ｄ２）とが互いに電気的に接続され、第１ソース電極（Ｓ１）及び第２ソース電極（Ｓ２）が互いに電気的に接続される反面、第１ドレイン電極（Ｄ１）及び第２ドレイン電極（Ｄ２）は互いに電気的に分離される。

第１画素電極（ＨＰ）は、第２絶縁層１８０に形成された第１画素コンタクトホール（ＰＣＨ１）を通じて第１ドレイン電極（Ｄ１）の一端部と電気的に接続され、第２画素電極（ＬＰ）は、第２絶縁層１８０に形成された第２画素コンタクトホール（ＰＣＨ２）を通じて第２ドレイン電極（Ｄ２）の一端部と電気的に接続される。

第１画素電極（ＨＰ）及び第２画素電極（ＬＰ）は互いに離間して配置され、望ましくは第２画素電極（ＬＰ）の面積が第１画素電極（ＨＰ）の面積より大きい。一例として、第２画素電極（ＬＰ）の面積は第１画素電極（ＨＰ）の面積の２倍である。

第１ストレージサブ配線１７２は、データ配線１２０と平行に第１方向に形成され、第１画素電極（ＨＰ）の一部及び第２画素電極（ＬＰ）の一部と重なる。第１ストレージサブ配線１７２は、互いに隣接するデータ配線１２０の間に形成され、望ましくは互いに隣接するデータ配線１２０の中央に形成される。

ストレージ子配線１７０は、第１画素電極（ＨＰ）と第１重畳領域（ＤＡ１）で重なり、第２画素電極（ＬＰ）と第２重畳領域（ＯＡ２）で重なる。第１重畳領域（ＯＡ１）の面積は第２重畳領域（ＯＡ２）の面積と互いに異なる。例えば、本実施例では、第１重畳領域（ＯＡ１）の面積は第２重畳領域（ＯＡ２）の面積より大きく、望ましくは第２重畳領域（ＯＡ２）の面積の２倍である。

一方、第１画素電極（ＨＰ）と重なる第１ストレージサブ配線１７２の第１幅（Ｗ１）は第２画素電極（ＬＰ）と重なるストレージ子配線の第２幅（Ｗ２）より大きいことが望ましい。

図６は、第５の単位画素の電気的な絶縁関係を示す回路図である。
図６を参照して、単位画素内における電気的な接続関係を説明する。
まず、ゲート配線１１０及びデータ配線１２０が互いに直交して配置される。

第１薄膜トランジスタ（ＴＦＴ１）のゲート電極はゲート配線１１０と電気的に接続され、第１薄膜トランジスタ（ＴＦＴ１）のソース電極はデータ配線１２０と電気的に接続される。第２薄膜トランジスタ（ＴＦＴ２）のゲート電極はゲート配線１１０と電気的に接続され、第２薄膜トランジスタ（ＴＦＴ２）のソース電極はデータ配線１２０と電気的に接続される。結果的に、第１薄膜トランジスタ（ＴＦＴ１）のゲート電極は第２薄膜トランジスタ（ＴＦＴ２）のゲート電極と電気的に接続され、第１薄膜トランジスタ（ＴＦＴ１）のソース電極は第２薄膜トランジスタ（ＴＦＴ２）のソース電極と電気的に接続される。

第１薄膜トランジスタ（ＴＦＴ１）のドレイン電極は、第１画素電極（ＨＰ）と電気的に接続される。ここで、第１画素電極（ＨＰ）は、対向基板２００の共通電極（Ｖｃｏｍ）との間で第１液晶キャパシタ（Ｃｌｃ１）が定義され、第１ストレジサブ配線１７２との間で第１ストレージキャパシタ（Ｃｓｔ１）が定義される。

一方、第２薄膜トランジスタ（ＴＦＴ２）のドレイン電極は、第２画素電極（１ＬＰ）と電気的に接続される。ここで、第２画素電極（ＬＰ）は対向基板２００の共通電極（Ｖｃｏｍ）との間で第２液晶キャパシタ（Ｃｌｃ２）が定義され、第１ストレージサブ配線１７２との間で第２ストレージキャパシタ（Ｃｓｔ２）が定義される。

図７は、図１の表示装置の電気的な接続関係を概念的に示した平面図である。
図７を参照して本実施例による表示装置の電気的な接続関係を説明する。

本実施例による表示装置は、ゲート配線１１０、データ配線１２０、第１ストレージメイン配線１５２、第２ストレージメイン配線１５４、第１ストレージサブ配線１７２、第２ストレージサブ配線１７４、及び駆動ユニット１９０を含む。ここで、駆動ユニット１９０は、ゲート駆動部１９２、データ駆動部１９４、第１ストレージ電圧発生部１９６、及び第２ストレージ電圧発生部１９８を含む。

ゲート配線１１０及びデータ配線１２０は、複数個が直交して配置され、その結果、複数の単位画素が定義される。
第１ストレージメイン配線１５２及び第２ストレージメイン配線１５４は、一例として、ゲート配線１１０から所定距離に離間してゲート配線１１０の上側に形成される。第１ストレージメイン配線１５２及び第２ストレージメイン配線１５４は、互いに所定距離に離間して形成され、ゲート配線１１０と平行に形成される。

第１ストレージサブ配線１７２及び第２ストレージサブ配線１７４は互いに隣接するデータ配線１２０の間に形成され、望ましくは互いに隣接するデータ配線１２０の中央に形成される。

第１ストレージサブ配線１７２は、単位画素のうち、奇数番目の列に形成された単位画素を横切るように形成される。第１ストレージサブ配線１７２の一端部は第１ストレージメイン配線１５２と電気的に接続される。

第２ストレージサブ配線１７４は、単位画素のうち、偶数番目の列に形成された単位画素を横切るように形成される。第２ストレージサブ配線１７４の一端部は第２ストレージメイン配線１５４と電気的に接続される。

ゲート駆動部１９２は、ゲート配線１１０と電気的に接続され、ゲート配線１１０にゲート信号を印加する。ゲート駆動部１９２は、一例として、奇数番目の列のゲート配線の左側端部と電気的に接続された第１ゲート駆動部１９２Ａと、偶数番目の列のゲート配線の右側端部と電気的に接続された第２ゲート駆動部１９２Ｂで構成することができる。

データ駆動部１９４は、データ配線１２０と電気的に接続され、データ配線１２０にデータ信号を印加する。一方、データ駆動部１９４は、第１ストレージサブ配線１７２及び第２ストレージサブ配線１７４の上側に形成することが望ましい。

第１ストレージ電圧発生部１９６は、第１ストレージメイン配線１５２と電気的に接続される。第１ストレージ電圧発生部１９６は、第１ストレージ電圧を発生し、第１ストレージメイン配線１５２に第１ストレージ電圧を印加する。その結果、第１ストレージ電圧は、第１ストレージメイン配線１５２を経由して、第１ストレージサブ配線１７２に印加する。

第２ストレージ電圧発生部１９８は、第２ストレージメイン配線１５４と電気的に接続される。第２ストレージ電圧発生部１９８は、第２ストレージ電圧を発生し、第２ストレージメイン配線１５４に第２ストレージ電圧を印加する。その結果、第２ストレージ電圧は、第２ストレージメイン配線１５４を経由して、第２ストレージサブ配線１７４に印加される。

図８は、図７で第１ストレージ電圧による第１及び第２画素電極に充電される電圧を示した波形図である。
図７及び図８を参照して第１ストレージ電圧（Ｖｓｔ１）による第１画素電極（ＨＰ）及び第２画素電極（ＬＰ）に充電される電圧について説明する。

まず、第１ストレージ電圧（Ｖｓｔ１）は、所定の振幅に振動する矩形波である。ここで、第１ストレージ電圧（Ｖｓｔ１）の振幅（Ｖｐ）の大きさは、一例として３Ｖ〜７Ｖの範囲を有し、望ましくは約５Ｖである。

一方、第１ストレージメイン配線１５２と重なる第１画素電極（ＨＰ）及び第２画素電極（ＬＰ）には、一例として、共通電圧（Ｖｃｏｍ）を基準に正（＋）の電圧が印加される。ここで、第１画素電極（ＨＰ）に充電された電圧及び第２画素電極（ＬＰ）に充電された電圧は第１ストレージ電圧（Ｖｓｔ１）が共通電圧（Ｖｃｏｍ）と同一に０Ｖである場合、第１基準電圧（Ｖｂ１）を有する。第１基準電圧（Ｖｂ１）は、一例として、約２Ｖである。

しかし、本実施例のように、第１ストレージ電圧（Ｖｓｔ１）が所定の振幅に振動する矩形波である場合、第１画素電極（ＨＰ）に充電された電圧及び第２画素電極（ＬＰ）に充電された電圧は、第１ストレージ電圧（Ｖｓｔ１）によって変動する。

具体的に説明すると、第１ストレージ電圧（Ｖｓｔ１）が高い電圧を有するとき、第１画素電極（ＨＰ）に充電された電圧は、第１変動電圧（ＶＨ）だけ上昇し、第２画素電極（ＬＰ）に充電された電圧は、第２変動電圧（ＶＬ）だけ上昇する。反面、第１ストレージ電圧（Ｖｓｔ１）が低い電圧を有するとき、第１画素電極（ＨＰ）に充電された電圧及び第２画素電極（ＬＰ）に充電された電圧は第１基準電圧（Ｖｂ１）とほぼ同一の電圧を有する。

図５を再び参照すると、ストレージ子配線１７０と第１画素電極（ＨＰ）との間の第２重畳領域（ＯＡ１）の面積がストレージ子配線１７０と第２画素電極（ＬＰ）との間の第２重畳領域（ＯＡ２）の面積より大きい。このように、第１重畳領域（ＯＡ１）の面積が第２重畳領域（ＯＡ２）の面積より大きい場合、第１変動電圧（ＶＨ）は、第２変動電圧（ＶＬ）より大きい。一例として、第１重畳領域（ＯＡ１）の面積が第２重畳領域（ＯＡ２）の面積の２倍である場合、第１変動電圧（ＶＨ）は、第２変動電圧（ＶＬ）の２倍である。その結果、第１画素電極（ＨＰ）に充電された電圧は、第２画素電極（ＬＰ）に充電された電圧より大きい。

図９は、図７で第２ストレージ電圧による第１及び第２画素電極に充電される電圧を示す波形図である。
図７、図８、及び図９を参照して第２ストレージ電圧（Ｖｓｔ２）による第１画素電極（ＨＰ）及び第２画素電極（ＬＰ）に充電される電圧について説明する。

まず、第１ストレージ電圧（Ｖｓｔ２）は、所定の振幅で振動する矩形波である。ここで、第２ストレージ電圧（Ｖｓｔ２）は、第１ストレージ電圧（Ｖｓｔ１）と同一の振幅は同一であるが、逆位相である矩形波である。

一方、第２ストレージメイン配線１５４と重なる第１画素電極（ＨＰ）及び第２画素電極（ＬＰ）には、一例として、共通電圧（Ｖｃｏｍ）を基準に負（−）の電圧が印加される。ここで、第１画素電極（ＨＰ）に充電された電圧及び第２画素電極（ＬＰ）に充電された電圧は、第２ストレージ電圧（Ｖｓｔ２）が共通電圧（Ｖｃｏｍ）と同一に０Ｖである場合、第２基準電圧（Ｖｂ２）を有する。第２基準電圧（Ｖｂ１）は、一例として、約−２Ｖである。

しかし、本発明のように、第２ストレージ電圧（Ｖｓｔ２）が所定の振幅に振動する矩形波である場合、第１画素電極（ＨＰ）に充電された電圧及び第２画素電極（ＬＰ）に充電された電圧は、第２ストレージ電圧（Ｖｓｔ２）によって変動する。

具体的に説明すると、第２ストレージ電圧（Ｖｓｔ２）が低い電圧を有するとき、第１画素電極（ＨＰ）に充電された電圧は第１変動電圧（ＶＨ）だけ下降し、第２画素電極（ＬＰ）に充電された電圧は第２変動電圧（ＶＬ）だけ下降する。反面、第２ストレージ電圧（Ｖｓｔ２）が高い電圧を有するとき、第１画素電極（ＨＰ）に充電された電圧及び第２画素電極（ＬＰ）に充電された電圧は第２基準電圧（Ｖｂ２）とほぼ同一の電圧を有する。

図５を再び参照すると、第１重畳領域（ＯＡ１）の面積が第２重畳領域（ＯＡ２）の面積より大きいので、第１変動電圧（ＶＨ）は第２変動電圧（ＶＬ）より大きい。一例として、第１重畳領域（ＯＡ１）の面積が第２重畳領域（ＯＡ２）の面積の２倍である場合、第１変動電圧（ＶＨ）は、第２変動電圧（ＶＬ）の２倍である。その結果、第１画素電極（ＨＰ）に充電された電圧は第２画素電極（ＬＰ）に充電された電圧より低い。

一方、図６を再び参照すると、第１変動電圧（ＶＨ）は、第１ストレージ電圧（Ｖｓｔ１）の振幅（Ｖｐ）、第１液晶キャパシタ（ｃｌｃ１）及び第１ストレージキャパシタ（Ｃｓｔ１）によって決定される。具体的に、第１変動電圧（ＶＨ）は下記の数式１によって決定される。

（数式１）
ＶＨ＝Ｖｐ（Ｃｓｔ１／（Ｃｓｔ１＋Ｃｌｃ１））

したがって、第１ストレージ電圧（Ｖｓｔ１）の振幅（Ｖｐ）が５Ｖであり、第１液晶キャパシタ（Ｃｌｃ１）が１ｐＦであり、第１ストレージキャパシタ（Ｃｓｔ１）が４ｐＦであると、第１変動電圧（ＶＨ）は４Ｖの値を有する。

なお、第２変動電圧（ＶＬ）は、第２ストレージ電圧（Ｖｓｔ２）の振幅（Ｖｐ）、第２液晶キャパシタ（Ｃｌｃ２）及び第２ストレージキャパシタ（Ｃｓｔ２）によって決定される。具体的に、第２変動電圧（ＶＬ）は下記の数式２によって決定される。

（数２）
ＶＬ＝Ｖｐ（Ｃｓｔ２／（Ｃｓｔ２＋Ｃｌｃ２））

したがって、第２ストレージ電圧（Ｖｓｔ２）の振幅（Ｖｐ）が５Ｖであり、第２液晶キャパシタ（Ｃｌｃ２）が２ｐＦであり、第２ストレージキャパシタ（Ｃｓｔ２）が２ｐＦであると、第２変動電圧（ＶＬ）は２．５Ｖの値を有する。

一方、本実施例で、第１液晶キャパシタ（Ｃｌｃ１）が１ｐＦの値を有し、第２液晶キャパシタ（Ｃｌｃ２）が２ｐＦの値を有する理由は、第２画素電極（ＬＰ）の面積が第１画素電極（ＨＰ）の面積の２倍であるためである。

また、第１ストレージキャパシタ（Ｃｓｔ１）が４ｐＦの値を有し、第２ストレージキャパシタ（Ｃｓｔ２）が２ｐＦ値を有する理由は、第１重畳領域（ＯＡ１）の面積が第２重畳領域（ＯＡ２）の面積の２倍であるためである。

このように、本実施例によると、ストレージ子配線１７０が各単位画素内に互いに分離するように形成された第１画素電極（ＨＰ）及び第２画素電極（ＬＰ）と互いに異なる面積で重なることによって、第１ストレージキャパシタ（Ｃｓｔ１）及び第２ストレージキャパシタ（Ｃｓｔ２）とはその容量が異なることとなる。

その結果、第１画素電極（ＨＰ）及び第２画素電極（ＬＰ）に同一の駆動電圧が印加されても、第１ストレージキャパシタ（Ｃｓｔ１）と第２ストレージキャパシタ（Ｃｓｔ２）との容量差によって第２画素電極（ＨＰ）に充電される電圧と第２画素電極（ＬＰ）に充電される電圧とが異なる。

結局、第１画素電極（ＨＰ）に充電される電圧と第２画素電極（ＬＰ）に充電される電圧とが互いに異なる場合、表示装置６００の視野角はより向上する。

本発明の一実施例による表示装置を示す斜視図である。 図１の表示装置のうち、アレイ基板の配置関係を概念的に示す平面図である。 図２の一部を拡大して示した平面図である。 図３のＩ−Ｉ’に沿って見た断面図である。 図３の単位画素を単純化して示した平面図である。 図５の単位画素の電気的な接続関係を示す回路図である。 図１の表示装置の電気的な接続関係を概念的に示した平面図である。 図７で第１ストレージ電圧による第１及び第２画素電極に充電される電圧を示す波形図である。 図７で第２ストレージ電圧による第１及び第２画素電極に充電される電圧を示す波形図である。

符号の説明

１００ アレイ基板
１１０ ゲート配線
１２０ データ配線
１３０ 画素部
１４０ 透明基板
１５０ ストレージ母配線
１５２ 第１ストレージメイン配線
１５４ 第２ストレージメイン配線
１６０ 第１絶縁層
１７０ ストレージ子配線
１７２ 第１ストレージサブ配線
１７４ 第２ストレージサブ配線
１８０ 第２絶縁層
１９０ 駆動ユニット
１９６ 第１ストレージ電圧発生部
１９８ 第２ストレージ電圧発生部
２００ 対向基板
３００ 液晶層
４００ 印刷回路基板
５００ 可撓性回路基板
６００ 表示装置

Claims (25)

1. ゲート配線及びデータ配線と電気的に接続された第１薄膜トランジスタと、
   前記ゲート配線及び前記データ配線と電気的に接続された第２薄膜トランジスタと、
   前記第１薄膜トランジスタと電気的に接続された第１画素電極と、
   前記第２薄膜トランジスタと電気的に接続された第２画素電極と、
   前記データ配線と平行に形成されるストレージ配線と、
   を含み、
   前記ストレージ配線は、
   前記第１画素電極と第１重畳面積を有するように重なる第１部分と、
   第２画素電極と前記第１重畳面積と異なる第２重畳面積とを有するように重なる第２部分と、
   を含み、
   前記第１部分及び前記第２部分は同一層に形成され、
   前記第１画素電極の面積は、前記第２画素電極の面積より小さく、
   前記第１重畳面積は、前記第２重畳面積より大きいことを特徴とするアレイ基板。
2. 前記第１薄膜トランジスタのゲート電極及びソース電極は、前記第２薄膜トランジスタのゲート電極及びソース電極とそれぞれ電気的に接続されることを特徴とする請求項１に記載のアレイ基板。
3. 前記第１重畳面積は、前記第２重畳面積の２倍であることを特徴とする請求項１に記載のアレイ基板。
4. 前記第１画素電極と重なる前記ストレージ配線の幅は、前記第２画素電極と重なる前記ストレージ配線の幅より大きいことを特徴とする請求項１に記載のアレイ基板。
5. 前記第２画素電極は、前記第１画素電極の少なくとも一部を囲む形状を有することを特徴とする請求項１に記載のアレイ基板。
6. 前記第２画素電極は、前記第１画素電極の面積の２倍であることを特徴とする請求項１に記載のアレイ基板。
7. 前記ゲート配線は複数個が第１方向に形成され、前記データ配線は複数個が前記第１方向と異なる第２方向に形成され、各ゲート配線及びデータ配線の交差によって画定される複数の単位画素を形成し、
   前記第１及び第２画素電極は、前記複数の単位画素内にそれぞれ形成されることを特徴とする請求項１に記載のアレイ基板。
8. 前記ストレージ配線は、
   前記第１及び第２画素電極のうち、奇数番目の列に配置された第１及び第２画素電極と重なるように配置される第１ストレージサブ配線と、
   前記第１及び第２画素電極のうち、偶数番目の列に配置された第１及び第２画素電極と重なるように配置される第２ストレージサブ配線と、を含むことを特徴とする請求項７に記載のアレイ基板。
9. 前記第１ストレージ配線と接続された第１ストレージ電圧発生器及び前記第２ストレージサブ配線と接続された第２ストレージ電圧発生器を更に含むことを特徴とする請求項８に記載のアレイ基板。
10. 前記第１ストレージサブ配線の一端と電気的に接続された第１ストレージメイン配線と、
    前記第２ストレージサブ配線の一端と電気的に接続された第２ストレージメイン配線を更に含み、
    前記第１ストレージ電圧発生器は前記第１ストレージメイン配線に接続され、前記第２ストレージ電圧発生器は前記第２ストレージメイン配線に接続されることを特徴とする請求項９に記載のアレイ基板。
11. 前記第１及び第２ストレージメイン配線は、前記ゲート配線と同一層に形成されることを特徴とする請求項１０に記載のアレイ基板。
12. 前記第１及び第２ストレージメイン配線は、前記ゲート配線と平行方向に形成されることを特徴とする請求項１１に記載のアレイ基板。
13. 前記第１及び第２ストレージメイン配線の上部には、第１絶縁層が形成され、前記第１絶縁層上には前記第１及び第２ストレージサブ配線が形成され、前記第１及び第２ストレージサブ配線の上部には第２絶縁層が形成されることを特徴とする請求項１１に記載のアレイ基板。
14. 前記第１ストレージサブ配線の一端が露出されるように前記第２絶縁層に第１コンタクトホールが形成され、前記第１ストレージメイン配線の一部が露出されるように第１及び第２絶縁層に第２コンタクトホールが形成され、
    前記第２ストレージサブ配線の一端が露出されるように前記第２絶縁層に第３コンタクトホールが形成され、前記第２ストレージメイン配線の一部が露出されるように前記第１及び第２絶縁層に第４コンタクトホールが形成されることを特徴とする請求項１３に記載のアレイ基板。
15. 前記第２絶縁層上に形成され、前記第１及び第２コンタクトホールを通じて前記第１ストレージサブ配線及び前記第１ストレージメイン配線とそれぞれ電気的に接続される第１接続電極と、
    前記第２絶縁層上に形成され、前記第３及び第４コンタクトホールを通じて前記第２ストレージサブ配線及び前記第２ストレージメイン配線とそれぞれ電気的に接続される第２接続電極と、
    を更に含むことを特徴とする請求項１４に記載のアレイ基板。
16. 前記第１及び第２接続電極は、前記画素電極と同一の層に形成され、透明な導電性物質からなることを特徴とする請求項１５に記載のアレイ基板。
17. 前記単位画素は、前記第２方向より前記第１方向に長い長方形の形状を有することを特徴とする請求項７に記載のアレイ基板。
18. 前記第１及び第２薄膜トランジスタは、前記データ配線を基準に左側及び右側に前記第２方向に沿って交互的に形成されることを特徴とする請求項１７に記載のアレイ基板。
19. アレイ基板、前記アレイ基板と対向する対向基板、前記アレイ基板と前記対向基板との間に介在された液晶層、及び前記アレイ基板と電気的に接続された駆動ユニットを含む表示装置において、
    前記アレイ基板は、
    互いに交差するゲート配線及びデータ配線と電気的に接続された第１薄膜トランジスタと、
    前記ゲート配線及び前記データ配線と電気的に接続された第２薄膜トランジスタと、
    前記第１薄膜トランジスタと電気的に接続された第１画素電極と、
    前記第２薄膜トランジスタと電気的に接続された第２画素電極と、
    前記データ配線と平行に形成されるストレージ配線と、
    を含み、
    前記ストレージ配線は、
    前記第１画素電極と重なる第１部分と、
    前記第２画素電極と重なる第２部分と、
    を含み、
    前記第１画素電極の面積は、前記第２画素電極の面積より小さく、
    前記第１部分の面積は、前記第２部分の面積より大きく、
    前記第１部分及び前記第２部分は同一層に形成されることを特徴とする表示装置。
20. 前記ゲート配線は複数個が第１方向に形成され、前記データ配線は複数個が第１方向と異なる第２方向に形成され、各ゲート配線及びデータ配線の交差によって画定される複数の単位画素を形成し、
    前記第１及び第２画素電極は、前記複数の単位画素内にそれぞれ形成されることを特徴とする請求項１９に記載の表示装置。
21. 前記ストレージ配線は、
    前記第１及び第２画素電極のうち、奇数番目の列に配置された第１及び第２画素電極と重なるように配置された第１ストレージサブ配線と、
    前記第１及び第２画素電極のうち、偶数番目の列に配置された第１及び第２画素電極と重なるように配置された第２ストレージサブ配線と、
    を含むことを特徴とする請求項２０に記載の表示装置。
22. 前記アレイ基板は、
    前記第１ストレージサブ配線の一端と電気的に接続された第１ストレージメイン配線と、
    前記第２ストレージサブ配線の一端と電気的に接続された第２ストレージメイン配線と、
    前記第１ストレージメイン配線と接続される第１ストレージ電圧発生器と、
    前記第２ストレージメイン配線と接続される第２ストレージ電圧発生器と、
    を含むことを特徴とする請求項１９に記載の表示装置。
23. 前記駆動ユニットは、
    第１ストレージ電圧を発生して、前記第１ストレージメイン配線に印加する第１ストレージ電圧発生部と、
    前記第１ストレージ電圧と異なる第２ストレージ電圧を発生して、前記第２ストレージメイン配線に印加する第２ストレージ電圧発生部と、
    を含むことを特徴とする請求項２２に記載の表示装置。
24. 前記第１及び第２ストレージ電圧は、所定の振幅に振動する矩形形波であることを特徴とする請求項２３に記載の表示装置。
25. 前記第１及び第２ストレージ電圧は、互いに振幅は同一であるが、位相が逆である矩形形波であることを特徴とする請求項２４に記載の表示装置。

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