KR20120017244A - 다층 전도체 라인 형성 방법과 이를 이용한 전자종이 패널 - Google Patents

다층 전도체 라인 형성 방법과 이를 이용한 전자종이 패널 Download PDF

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Abstract

본 발명은 다층 전도체 라인 형성 방법과 이를 이용한 전자종이 패널에 관한 것으로서, 기판; 기판 상부에 배치되고 배선층이 형성되어 각각의 세그먼트를 전기적으로 연결하며 전자종이가 구동되도록 하는 하부 전극; 상기 하부 전극 상부에 배치되어 표현하고자 하는 정보를 나타내는 상부 전극; 상기 상부 전극과 하부 전극 사이에 배치되는 절연층; 상기 하부 전극 상면에 실장된 구동칩;을 포함하여, 전자종이 패널의 전도체 라인 형성 시, 다층 구조 형태로 전도체 라인을 설계하기 때문에, 기판 사이즈가 작아도 다양한 디자인의 전도체 라인 설계가 가능하다는 효과를 기대할 수 있다.

Description

다층 전도체 라인 형성 방법과 이를 이용한 전자종이 패널{Method of Forming Multilayer Conductor Line, and using Electronic Papper Panel}
본 발명은 다층 전도체 라인 형성 방법과 이를 이용한 전자종이에 관한 것으로서, 보다 상세하게는 전자종이 패널의 전도체 라인을 형성할 때 다층 구조를 적용하여 전도체 선폭의 설계 자유도를 향상시키기 위한 다층 전도체 라인 형성 방법과 이를 이용한 전자종이 패널에 관한 것이다.
국내외에 할인매장 및 대형유통매장의 수가 늘어 가고 있다. 이러한 매장에서 사용하는 가격표시는 대부분의 경우에 종이를 사용하고 있지만, 최근 들어 매장에 전자가격표시기(Electronic Shelf Label TAG)를 사용하는 추세가 유럽으로부터 확산되고 있고 국내의 일부 매장에 적용되고 있다. 특히, 일부 고객은 전자 가격 표시기를 사용함에 있어 디스플레이에 대해 종이와 같은 질감을 요구하고 있다.
한편, E-Ink 등의 전자종이를 적용한 가격표시장치가 시도되고 있다.
일부 고객층에서는 정해진 디스플레이 면적에 다양한 정보를 표시하고자 하지만, 전자종이 특성상 패시브(Passive) 세그먼트 타입 또는 e-Book과 같은 액티브 그래픽 타입(Active Graphic Type)에 대한 적용이 가능하며, 특히 패시브 타입의 경우는 정해진 정보에 대한 온오프 기능을 수행하기 위하여서는 각 세그먼트에 일대일 대응하는 전도체 라인(Pin Map)이 형성되어야 한다.
이때, 디스플레이 표면상 정보의 배치가 가능하더라도 전도체 라인 형성이 불가능할 경우, 설계에 제약이 발생한다. 이는 전도체 라인(Pin Map) 설계 시, 배치되는 전도체 선들이 상호 교체되거나 숏(Short) 현상이 발생하는 경우 다수 개의 세그먼트가 동시에 온/오프되는 문제가 생겨 의도치 않는 정보의 표시가 발생하여 정보 전달 오류로 이어질 가능성이 있기 때문이다.
예를 들어, 도 1 내지 도 4를 참조하여 설명하면, 도 1의 전자종이 패널(10)의 하부 핀맵(11) 구조는 전도체 들이 상호 교차 되지 않도록 맵핑 설계되었다.
한편, 도 2와 같이 표현해야 할 정보의 양이 많고, 이와 관련하여 핀맵에 대한 전도체 라인이 설계될 공간이 부족(도 3, 도 4)할 경우, 세그먼트 타입(Segment Tupe)의 디자인이 형성될 수 없어 디스플레이 면적을 늘리는 방법을 적용해야 한다.
예를 들어, 도 2 내지 도 4에서 개시하는 바와 같이, 전자종이 패널(10)의 A영역의 숫자가 핀맵을 고려하여 B 간격만큼 서로 이격되어 있는 데, 해당 영역에 핀맵에 대한 전도체 라인이 도 4와 같이 설계되면, A 영역을 제외한 영역에 대한 전도체 라인이 지나갈 길이 없어진다는 문제점이 발생하게 되는 것이다.
상술한 문제점을 해결하기 위해서는 표시하고자 하는 디자인과는 관계없이 디스플레이 면적을 늘려야 하고, 문자 간의 이격 간격을 핀맵 설계에 따라 넓혀야 하기 때문에, 전자 종이에 의도한 디자인을 표현할 수 없다는 문제점이 발생한다.
따라서, 본 발명은 상술한 문제점을 해결하기 위하여 창안된 것으로서, 전자종이 패널의 전도체 라인 형성 시, 다층 구조 형태를 적용하여 전도체 라인의 설계 자유도록 향상시키고, 이로 인해 기판 사이즈를 줄일 수 있도록 하기 위한 다층 전도체 라인 형성 방법과 이를 이용한 전자종이 패널을 제공함에 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명의 실시예에 의한 전자종이 패널은, 기판; 기판 상부에 배치되고 배선층이 형성되어 각각의 세그먼트를 전기적으로 연결하며 전자종이가 구동되도록 하는 하부 전극; 상기 하부 전극 상부에 배치되어 표현하고자 하는 정보를 나타내는 상부 전극; 상기 상부 전극과 하부 전극 사이에 배치되는 절연층; 상기 하부 전극 상면에 실장된 구동칩;을 포함할 수 있다.
여기에서, 절연층은, 상기 상부 전극과 하부 전극이 중첩되는 영역에 배치되는 것이 바람직하다.
또한, 전자종이 패널은, 상기 상부 전극과 하부 전극을 전기적으로 연결하기 위한 비아홀;을 더 포함하는 것이 바람직하다.
이에 더하여, 기판은, 폴리에틸렌 테레프탈레이트(Polyethylene Teraphthalate: PET), 폴리카보네이트(Polycarbonate: PC), 폴리에테르술폰(Polyethersulfone: PES), 폴리이미드(Polyimide), 폴리보노넨(Polynorbornene), 폴리아릴레이트(Polyarylate: PAR), 폴리에테르에테르케톤(Polyetheretherketone: PEEK), 폴리에틸렌나프탈레이트(Polyethylenenaphthalate), 폴리에테르이미드(Polyetherimide: PEI)를 비롯한 글래스(Glass) 계열의 소다 석회 유리(Soda Lime Glass), 중성 붕규산 유리(Borosilicate Glass), 무 알칼리 글래스(무 Akali Glass) 및 이들의 조합으로 이루어진 것이 바람직하다.
또한, 하부 전극의 회로 구성은, 산화주석(SnO2), 인듐 주석 산화물(Indium Tin Oxide), 카본(Carbon), 실버(Silver), 구리(Copper) 및 이들의 조합으로 이루어진 전극으로 형성하는 것이 바람직하다.
또한, 상기 절연층은, 글래스 페이스트(Glass Paste), 절연용 UV 경화 잉크, 솔더 레지스터(Solder Resistor)용 페이스트(Paste) 및 이들의 조합을 비롯하여 절연 가능한 페이스트로 이루어진 것이 바람직하다.
또한, 상기 상부 전극은, 150도 전후에서 사용할 수 있는 카본 페이스트(Carbon Paste) 전극, 실버(Silver), 구리 페이스트(Cu Paste) 및 이들의 조합으로 이루어진 것이 바람직하다.
또한, 상기 기판 상면에 배치되는 연성 회로 기판(Flexible Printed Circuit Board: FPCB);을 더 포함하는 것이 바람직하다.
다른 본 발명의 전자종이 패널의 다층 전도체 라인 형성 방법은, 기판상에 배선층을 포함하는 하부 전극을 형성하는 단계; 상기 하부 전극 상면에 절연층을 형성하는 단계; 상기 절연층상에 상부 전극을 형성하는 단계; 상기 하부 전극 상면에 구동칩을 실장하는 단계;를 포함할 수 있다.
또한, 상기 절연층을 형성하는 단계에서, 상기 상부 전극과 하부 전극이 중첩되는 영역에 절연층이 배치되도록 형성하는 것이 바람직하다.
또한, 상기 상부 전극과 하부 전극을 전기적으로 연결하기 위한 비아홀을 형성하는 단계;를 더 포함하는 것이 바람직하다.
이에 더하여, 상기 전자종이 패널은, 기판 상면에 60㎛ 이하의 배선이 가능한 증착 또는 인쇄 공정을 이용한 전극 배선과 회로 구성을 스크린 인쇄법, 포토 리소그라피(Photo Lithograph)의 건식 또는 습식 식각 방법으로 형성하는 것이 바람직하다.
또한, 상부 전극의 전도체는, 200 cps 내지 100000 cps의 점도를 갖도록 형성되는 것이 바람직하다.
이에 더하여, 상기 상부 전극의 전도체와 절연층을 형성할 때 적용하는 페이스트는 150도 전후의 온도에서 10분 내지 30분 건조하는 방식을 적용하는 것이 바람직하다.
본 발명의 다층 전도체 라인 형성 방법과 이를 이용한 전자종이 패널은, 전자종이 패널의 전도체 라인 형성 시, 다층 구조 형태로 전도체 라인을 설계하기 때문에, 기판 사이즈가 작아도 다양한 디자인의 전도체 라인 설계가 가능하다는 효과를 기대할 수 있다.
또한, 본 발명은, 다층 구조의 전도체 라인으로 설계하기 때문에, 종래에 비해 기판 사이즈가 작아질 수 있다는 장점이 있다.
이에 더하여, 본 발명은, 기존 인쇄회로기판 공정에서 요구되는 공정 선폭 수준을 유지하되, 간단한 인쇄 방식을 적용하여 다층 인쇄회로기판과 같은 효과를 기대할 수 있다.
도 1은 종래의 전자종이 패널의 하부 핀맵 구조를 나타내는 평면도,
도 2는 종래의 전자종이 패널의 평면도,
도 3은 도 2의 전자종이 패널 일부를 나타내는 평면도,
도 4는 도 3의 전자종이 패널 일부의 핀맵 구조를 상세하게 나타내는 평면도,
도 5는 본 발명에 의한 상부 전극의 일 예를 나타내는 평면도,
도 6은 본 발명에 의한 하부 전극의 일 예를 나타내는 평면도,
도 7은 본 발명에 의한 전자종이 패널의 단면도,
도 8은 본 발명에 의한 전자종이 패널의 다층 전도체 라인 형성 방법을 설명하기 위한 도면이다.
이하, 본 발명의 실시예들은 전자종이 패널을 참고하여 상세하게 설명한다. 다음에 소개되는 실시예들은 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 예로서 제공되어지는 것이다. 따라서, 본 발명은 이하 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 그리고, 도면들에 있어서, 장치의 크기 및 두께 등은 편의를 위하여 과장되어 표현될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다.
도 5는 본 발명에 의한 상부 전극의 일 예를 나타내는 평면도이고, 도 6은 하부 전극의 일 예를 나타내는 도면이고, 도 7은 본 발명에 의한 전자종이 패널의 단면도, 도 8은 본 발명에 의한 전자종이 패널의 다층 전도체 라인 형성 방법을 설명하기 위한 도면이다.
도시하는 바와 같이, 전자종이 패널(100)은 기판(110), 하부 전극(120), 절연층(130), 상부 전극(150), 비아홀(160), 구동칩(170) 및 연성 회로 기판(FPCB)(180)을 포함한다.
보다 상세히 설명하면, 기판(110)은 폴리에틸렌 테레프탈레이트(Polyethylene Teraphthalate: PET), 폴리카보네이트(Polycarbonate: PC), 폴리에테르술폰(Polyethersulfone: PES), 폴리이미드(Polyimide), 폴리보노넨(Polynorbornene), 폴리아릴레이트(Polyarylate: PAR), 폴리에테르에테르케톤(Polyetheretherketone: PEEK), 폴리에틸렌나프탈레이트(Polyethylenenaphthalate ) , 폴리에테르이미드(Polyetherimide: PEI)를 비롯한 글래스(Glass) 계열의 소다 석회 유리(Soda Lime Glass), 중성 붕규산 유리(Borosilicate Glass), 무 알칼리 글래스(무 Akali Glass) 및 이들의 조합으로 이루어질 수 있다.
하부 전극(120)은 기판 상부에 배치되고 배선층이 형성되어 각각의 세그먼트를 전기적으로 연결하며 전자종이가 구동되도록 형성될 수 있다.
도 6에서 도시하는 바와 같이, 하부 전극(120)은 핀맵에 대한 전도체 라인이 설계되어 있는 것을 확인할 수 있다.
한편, 하부 전극(120)의 회로 구성은 산화주석(SnO2), 인듐 주석 산화물(Indium Tin Oxide), 카본(Carbon), 실버(Silver), 구리(Copper) 및 이들의 조합으로 이루어진 전극으로 형성할 수 있다.
상부 전극(150)은 하부 전극(120) 상부에 배치되어 표현하고자 하는 정보를 나타낼 수 있다.
도 5에서 도시하는 바와 같이, 상부 전극(150)은 사용자가 육안으로 확인할 수 있는 문자 등을 전자종이 표면에 출력하는 것이다.
여기에서, 상부 전극(150)은 150도 전후에서 사용할 수 있는 카본 페이스트(Carbon Paste) 전극, 실버(Silver), 구리 페이스트(Cu Paste) 및 이들의 조합으로 이루어질 수 있다.
절연층(130)은 상부 전극(150)과 하부 전극(120) 사이에 배치될 수 있다.
여기에서, 절연층(130)은 상부 전극(150)과 하부 전극(120)이 중첩되는 영역에 배치되는 것이 바람직하다.
상기 절연층(130)은 상부 전극(150)과 하부 전극(120) 간에 절연 역활을 수행하기 위한 것으로, 전자 종이 인쇄 시 특정 부위에 대한 상호 전도체를 절연시키는 것이다. 상술한 바와 같이, 상부 전극과 하부 전극이 배치되는 다층 구조이기 때문에, 불필요한 기판 사이즈를 줄일 수 있고, 핀맵 설계를 고려하지 않고 표현하고자 하는 다양한 디자인을 설계할 수 있다는 효과를 기대할 수 있다.
또한, 절연층(130)은 글래스 페이스트(Glass Paste), 절연용 UV 경화 잉크, 솔더 레지스터(Solder Resistor)용 페이스트(Paste) 및 이들의 조합을 비롯하여 절연 가능한 페이스트로 이루어질 수 있다.
비아홀(160)은 상부 전극(150)과 하부 전극(120)을 전기적으로 연결하기 위해 형성될 수 있다.
예를 들어, 도 5 내지 도 7에서 도시하는 바와 같이, 비아홀(160)은 도 5 상부 전극의 C 지점에 대응되는 도 6 하부 전극의 C 지점을 도 7에서 도시하는 바와 같이 연결하여 서로가 전기적으로 연결될 수 있도록 하는 것이다.
구동칩(170)은 하부 전극(120) 상면에 실장될 수 있다.
전자 종이 패널(100)은 기판(110) 상면에 배치되는 연성 회로 기판(Flexible Printed Circuit Board: FPCB)을 더 포함할 수 있다.
이하에서는, 개시된 도면을 참조하여 전자종이 패널의 다층 전도체 라인 형성 방법을 설명하기로 한다.
먼저, 기판(110)상에 배선층을 포함하는 하부 전극(120)을 형성할 수 있다.
이어서, 하부 전극(120) 상면에 절연층(130)을 형성할 수 있다.
여기에서, 절연층(130)은 상부 전극(150)과 하부 전극(120)이 중첩되는 영역(도 8의 D)에 절연층(130)이 배치되도록 형성할 수 있다.
또한, 상부 전극(150)의 전도체와 절연층을 형성할 때 적용하는 페이스트는 150도 전후의 온도에서 10분 내지 30분 건조하는 방식을 적용할 수 있다.
이후, 절연층(130)상에 상부 전극(150)을 형성할 수 있다.
여기에서, 상부 전극(150)의 전도체는 200 cps 내지 100000 cps의 점도를 갖도록 형성될 수 있다.
한편, 상부 전극(150)과 하부 전극(120)을 전기적으로 연결하기 위한 비아홀(160)을 형성할 수 있다.
여기에서, 비아홀(160)을 형성하는 방법은 종래에 공지된 일반적인 방법을 적용할 수 있다.
하부 전극(120) 상면에 구동칩(170)을 실장할 수 있다.
한편, 도시하지 않았지만, 본 발명에서 개시하는 전자종이 패널(100)은 기판 상면에 60㎛ 이하의 배선이 가능한 증착 또는 인쇄 공정을 이용한 전극 배선과 회로 구성을 스크린 인쇄법, 포토 리소그라피(Photo Lithograph)의 건식 또는 습식 식각 방법으로 형성할 수 있다.
본 발명에서는 기존 PCB 공정에서 요구되는 공정 선폭(예를 들어, 80㎛ 이상) 수준을 유지하되 간단한 인쇄 방식을 적용하여 다층 PCB와 같은 효과를 기대할 수 있다. 기판 재질로는 PCB, PI 또는 PET, PEN, 글래스(Glass) 재질 등을 활용할 수 있다.
이때, 상부 전극과의 사이에 절연체층(예를 들어, 솔더 레지스터 또는 UV 잉크 등 비 전도성 물질)을 형성하여, 인쇄 시 특정 부위(숏(Short) 또는 핀맵 교차 부위)에 대해서는 절연체 처리를 한번 더 수행하여 상호 전도체 간에 격리시켜 두는 방식으로 패턴을 형성한 후 상부 전극으로 카본 페이스트(Carbon Paste), 실버 페이스트(Silver Paste) 또는 구리 페이스트(Cu Paste)를 도포하여 비아 사이로 상하부 전극이 도통하도록 구성하는 방식이다. 이로 인해, 전도체 선폭의 설계 자유도를 높여 기판 사이즈를 획기적으로 줄일 수 있다는 효과도 기대할 수 있다.
이상에서 설명한 본 발명의 바람직한 실시예들은 예시의 목적을 위해 개시된 것이며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 있어 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러가지 치환, 변형 및 변경이 가능할 것이나, 이러한 치환, 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.
100 : 전자종이 패널
110 : 기판
120 : 하부 전극
130 : 절연층
150 : 상부 전극
170 : 구동칩

Claims (14)

  1. 기판;
    기판 상부에 배치되고 배선층이 형성되어 각각의 세그먼트를 전기적으로 연결하며 전자종이가 구동되도록 하는 하부 전극;
    상기 하부 전극 상부에 배치되어 표현하고자 하는 정보를 나타내는 상부 전극;
    상기 상부 전극과 하부 전극 사이에 배치되는 절연층;
    상기 하부 전극 상면에 실장된 구동칩;
    을 포함하는 전자종이 패널.
  2. 제1항에 있어서,
    상기 절연층은,
    상기 상부 전극과 하부 전극이 중첩되는 영역에 배치되는 것을 특징으로 하는 전자종이 패널.
  3. 제2항에 있어서,
    상기 전자종이 패널은,
    상기 상부 전극과 하부 전극을 전기적으로 연결하기 위한 비아홀;
    을 더 포함하는 것을 특징으로 하는 전자종이 패널.
  4. 제3항에 있어서,
    상기 기판은,
    폴리에틸렌 테레프탈레이트(Polyethylene Teraphthalate: PET), 폴리카보네이트(Polycarbonate: PC), 폴리에테르술폰(Polyethersulfone: PES), 폴리이미드(Polyimide), 폴리보노넨(Polynorbornene), 폴리아릴레이트(Polyarylate: PAR), 폴리에테르에테르케톤(Polyetheretherketone: PEEK), 폴리에틸렌나프탈레이트(Polyethylenenaphthalate), 폴리에테르이미드(Polyetherimide: PEI)를 비롯한 글래스(Glass) 계열의 소다 석회 유리(Soda Lime Glass), 중성 붕규산 유리(Borosilicate Glass), 무 알칼리 글래스(무 Akali Glass) 및 이들의 조합으로 이루어진 것을 특징으로 하는 전자종이 패널.
  5. 제4항에 있어서,
    상기 하부 전극의 회로 구성은,
    산화주석(SnO2), 인듐 주석 산화물(Indium Tin Oxide), 카본(Carbon), 실버(Silver), 구리(Copper) 및 이들의 조합으로 이루어진 전극으로 형성하는 것을 특징으로 하는 전자종이 패널.
  6. 제5항에 있어서,
    상기 절연층은,
    글래스 페이스트(Glass Paste), 절연용 UV 경화 잉크, 솔더 레지스터(Solder Resistor)용 페이스트(Paste) 및 이들의 조합을 비롯하여 절연 가능한 페이스트로 이루어진 것을 특징으로 하는 전자종이 패널.
  7. 제6항에 있어서,
    상기 상부 전극은,
    150도 전후에서 사용할 수 있는 카본 페이스트(Carbon Paste) 전극, 실버(Silver), 구리 페이스트(Cu Paste) 및 이들의 조합으로 이루어진 것을 특징으로 하는 전자종이 패널.
  8. 제7항에 있어서,
    상기 기판 상면에 배치되는 연성 회로 기판(Flexible Printed Circuit Board: FPCB);
    을 더 포함하는 것을 특징으로 하는 전자종이 패널.
  9. 기판상에 배선층을 포함하는 하부 전극을 형성하는 단계;
    상기 하부 전극 상면에 절연층을 형성하는 단계;
    상기 절연층상에 상부 전극을 형성하는 단계;
    상기 하부 전극 상면에 구동칩을 실장하는 단계;
    를 포함하는 전자종이 패널의 다층 전도체 라인 형성 방법.
  10. 제9항에 있어서,
    상기 절연층을 형성하는 단계에서,
    상기 상부 전극과 하부 전극이 중첩되는 영역에 절연층이 배치되도록 형성하는 것을 특징으로 하는 전자종이 패널의 다층 전도체 라인 형성 방법.
  11. 제10항에 있어서,
    상기 상부 전극과 하부 전극을 전기적으로 연결하기 위한 비아홀을 형성하는 단계;
    를 더 포함하는 것을 특징으로 하는 전자종이 패널의 다층 전도체 라인 형성 방법.
  12. 제11항에 있어서,
    상기 전자종이 패널은,
    기판 상면에 60㎛ 이하의 배선이 가능한 증착 또는 인쇄 공정을 이용한 전극 배선과 회로 구성을 스크린 인쇄법, 포토 리소그라피(Photo Lithograph)의 건식 또는 습식 식각 방법으로 형성하는 것을 특징으로 하는 전자종이 패널의 다층 전도체 라인 형성 방법.
  13. 제12항에 있어서,
    상기 상부 전극의 전도체는,
    200 cps 내지 100000 cps의 점도를 갖도록 형성되는 것을 특징으로 하는 전자종이 패널의 다층 전도체 라인 형성 방법.
  14. 제13항에 있어서,
    상기 상부 전극의 전도체와 절연층을 형성할 때 적용하는 페이스트는 150도 전후의 온도에서 10분 내지 30분 건조하는 방식을 적용하는 것을 특징으로 하는 전자종이 패널의 다층 전도체 라인 형성 방법.
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