JP5507077B2 - バタフライプロセッサを使用して離散コサイン変換をエンコードしそして計算するための装置及び方法 - Google Patents
バタフライプロセッサを使用して離散コサイン変換をエンコードしそして計算するための装置及び方法 Download PDFInfo
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Description
X(k,l)は、対応するDCT係数である。
[その他の実施例1]
エンコードされたデータのブロックの変換を決定する装置であって、前記エンコードされたデータのブロックは複数のデータ要素を具備する、前記装置は:
所定の量のデータ要素を受信するように構成された入力レジスタ;
前記入力レジスタに接続された少なくとも1のバタフライプロセッサ、前記バタフライプロセッサは、データ要素の選択された対に少なくとも1の数学演算を実行して、処理されたデータ要素の出力を生成するように構成される;
前記バタフライプロセッサに接続された少なくとも1の中間レジスタ、前記中間レジスタは、前記処理されたデータ要素を一時的に記憶するように構成される;及び
前記中間レジスタ及び前記バタフライプロセッサに接続するフィードバックループ、ここで、前記フィードバックループは、もしイネーブルであれば、追加の数学演算を実行するために前記適切なバタフライプロセッサに前記処理されたデータ要素の第1の部分を転送する、そして、もしディスエーブルであれば、少なくとも1の保持レジスタに前記処理されたデータ要素の第2の部分を転送する、
ここで、前記保持レジスタは、前記第1の部分のデータ要素の全てがさらに処理されるまで、前記処理されたデータ要素を記憶するように構成される、
を具備する、装置。
[その他の実施例2]
前記フィードバックループ及び前記中間レジスタに接続する少なくとも1の入力マルチプレクサをさらに具備する、ここで、各入力マルチプレクサは、データ要素を一時的に選択するように、及び前記適切なバタフライプロセッサにデータ要素を転送するように構成される、その他の実施例1に記載の装置。
[その他の実施例3]
前記バタフライプロセッサ及び前記中間レジスタに接続する少なくとも1の出力マルチプレクサをさらに具備する、ここで、各出力マルチプレクサは、データ要素を一時的に選択するように、及び前記適切な中間レジスタにデータ要素を転送するように構成される、その他の実施例1に記載の装置。
[その他の実施例4]
前記変換は、離散コサイン変換(DCT)、差分カッドツリー変換(DQT)、逆離散コサイン変換(IDCT)、及び逆差分カッドツリー変換(IDQT)からなるグループから選択される、その他の実施例1に記載の装置。
[その他の実施例5]
前記エンコードされたデータのブロックは、ローデータ及びカラムデータとして表わすことができる、及び、前記入力レジスタに接続されたトランスポーズランダムアクセスメモリ(RAM)をさらに具備する、ここで、前記トランスポーズRAMは、前記カラムデータが処理されている間、前記ローデータを記憶するように構成され、及びここで、前記トランスポーズRAMは、前記ローデータが処理されている間、前記カラムデータを記憶するように構成される、その他の実施例1に記載の装置。
[その他の実施例6]
前記トランスポーズRAMは、エンコードされたデータの2個のブロックを記憶するように設定可能である、その他の実施例5に記載の装置。
[その他の実施例7]
前記保持レジスタに接続する書き込みマルチプレクサをさらに具備する、ここで、前記書き込みマルチプレクサは、データ要素を再び順番に並べて、1次元変換を終了するように構成される、その他の実施例5に記載の装置。
[その他の実施例8]
前記フィードバックループは、同一の構成要素がブロックサイズに関係なく再使用されることを許容する、その他の実施例1に記載の装置。
[その他の実施例9]
前記フィードバックループは、同一の構成要素が前記変換のタイプに関係なく再使用されることを許容する、その他の実施例1に記載の装置。
[その他の実施例10]
前記フィードバックループは、同一の構成要素が数学演算に関係なく再使用されることを許容する、その他の実施例1に記載の装置。
[その他の実施例11]
前記フィードバックループに接続された制御シーケンサをさらに具備する、ここで、前記制御シーケンサは、前記フィードバックループをイネーブル若しくはディスエーブルにするように構成される、その他の実施例1に記載の装置。
[その他の実施例12]
前記制御シーケンサは、単一係数乗算器を有する前記バタフライプロセッサを与える、その他の実施例11に記載の装置。
[その他の実施例13]
前記単一係数乗算器は、ビー・ジー・リーのアルゴリズムに基づく、その他の実施例12に記載の装置。
[その他の実施例14]
前記制御シーケンサは、所定のイベントに基づいて前記入力レジスタのうちの特定の1つをイネーブルにする、その他の実施例11に記載の装置。
[その他の実施例15]
前記制御シーケンサは、所定の基準に基づいて前記バタフライプロセッサのうちの特定の1つをイネーブルにする、その他の実施例11に記載の装置。
[その他の実施例16]
前記制御シーケンサは、所定の基準に基づいて前記中間レジスタのうちの特定の1つをイネーブルにする、その他の実施例11に記載の装置。
[その他の実施例17]
前記制御シーケンサは、所定の基準に基づいて前記出力レジスタのうちの特定の1つをイネーブルにする、その他の実施例11に記載の装置。
[その他の実施例18]
前記数学演算は、足し算、掛け算、及び引き算からなるグループからである、その他の実施例1に記載の装置。
[その他の実施例19]
各バタフライプロセッサは、1次元変換の一部分を実行する、その他の実施例1に記載の装置。
[その他の実施例20]
エンコードされたデータのブロックの前記変換は、一連の1次元変換として計算される、その他の実施例1に記載の装置。
[その他の実施例21]
エンコードされたデータのブロックの変換を決定する装置、前記エンコードされたデータのブロックは、ローデータ及びカラムデータとして表わされることができ、各ロー及びカラムは、複数のデータ要素を具備する、前記装置は:
前記エンコードされたデータのブロックを記憶するように構成されたトランスポーズランダムアクセスメモリ(RAM);
前記トランスポーズRAMに接続された少なくとも1の入力レジスタ、前記入力レジスタは、前記トランスポーズRAMからデータのカラムを受信するように構成される;
前記入力レジスタに接続された少なくとも1のバタフライプロセッサ、前記バタフライプロセッサは、前記カラムデータから選択されたデータ要素の対について1次元変換の一部分を実行して、1次のカラムデータの出力を生成するように構成される;
前記バタフライプロセッサに接続された少なくとも1の中間レジスタ、前記中間レジスタは、前記1次のカラムデータを一時的に記憶するように構成される;及び
前記中間レジスタ及び前記バタフライプロセッサに接続するフィードバックループ、ここで、前記フィードバックループは、もしイネーブルであれば、前記バタフライプロセッサに前記1次のカラムデータの前記データ要素の第1の部分を転送して1次元変換の追加の部分を実行するように構成される、ここで、もしディスエーブルであれば、前記トランスポーズRAMに前記カラムデータを転送するように構成される;
ここで、前記入力レジスタは、その後、前記トランスポーズRAMからデータのローを受信するように構成される、前記バタフライプロセッサは、前記データのローからの選択されたデータ要素の対について1次元変換の一部分を実行して1次のローデータの出力を生成するように構成される、前記中間レジスタは、前記1次のローデータを一時的に記憶するように構成される、ここで、前記フィードバックループは、前記バタフライプロセッサに前記1次のローデータの前記データ要素の第1の部分を転送して1次元変換の追加の部分を実行するように構成される、ここで、もしディスエーブルであれば、出力レジスタに前記ローデータを転送するように構成される、
を具備する、装置。
[その他の実施例22]
前記フィードバックループは、前記カラム若しくはローについて1次元変換が終了するとディスエーブルにされる、その他の実施例21に記載の装置。
[その他の実施例23]
前記フィードバックループ及び前記中間レジスタに接続する少なくとも1の入力マルチプレクサをさらに具備する、ここで、各入力マルチプレクサは、データ要素を一時的に選択するように、及び前記適切なバタフライプロセッサにデータ要素を転送するように構成される、その他の実施例21に記載の装置。
[その他の実施例24]
前記バタフライプロセッサ及び前記中間レジスタに接続する少なくとも1の出力マルチプレクサをさらに具備する、ここで、各出力マルチプレクサは、データ要素を一時的に選択するように、及び前記適切な中間レジスタにデータ要素を転送するように構成される、その他の実施例21に記載の装置。
[その他の実施例25]
前記変換は、離散コサイン変換(DCT)、差分カッドツリー変換(DQT)、逆離散コサイン変換(IDCT)、及び逆差分カッドツリー変換(IDQT)からなるグループから選択される、その他の実施例21に記載の装置。
[その他の実施例26]
前記トランスポーズRAMは、エンコードされたデータの2個のブロックを記憶するように設定可能である、その他の実施例21に記載の装置。
[その他の実施例27]
前記保持レジスタに接続する書き込みマルチプレクサをさらに具備する、ここで、前記書き込みマルチプレクサは、前記1次元変換を終了させるためにデータ要素を再び順番に並べるように構成される、その他の実施例21に記載の装置。
[その他の実施例28]
前記フィードバックループは、同一の構成要素がブロックサイズ、変換のタイプ若しくは数学演算のタイプに関係なく再使用されることを容認する、その他の実施例21に記載の装置。
[その他の実施例29]
前記フィードバックループに接続された制御シーケンサをさらに具備する、ここで、前記制御シーケンサは、前記フィードバックループをイネーブル若しくはディスエーブルにするように構成される、その他の実施例21に記載の装置。
[その他の実施例30]
前記制御シーケンサは、単一係数乗算器を有する前記バタフライプロセッサを与える、その他の実施例29に記載の装置。
[その他の実施例31]
前記単一係数乗算器は、ビー・ジー・リーのアルゴリズムに基づく、その他の実施例29に記載の装置。
[その他の実施例32]
前記制御シーケンサは、所定の基準に基づいて前記入力レジスタ、バタフライプロセッサ、中間レジスタ、若しくは出力レジスタのうちの特定の1つをイネーブルにする、その他の実施例29に記載の装置。
[その他の実施例33]
前記数学演算は、足し算、掛け算、及び引き算からなるグループからである、その他の実施例21に記載の装置。
[その他の実施例34]
各バタフライプロセッサは、1次元変換の一部分を実行する、その他の実施例21に記載の装置。
[その他の実施例35]
エンコードされたデータのブロックの前記変換は、一連の1次元変換として計算される、その他の実施例21に記載の装置。
[その他の実施例36]
エンコードされたデータブロックについてN個の1次元変換のカスケードとしてN次元変換を実行する装置であって、前記エンコードされたデータは複数のデータ要素を具備する、前記装置は:
入力レジスタに接続されたバタフライプロセッサのクラスタ、各バタフライプロセッサは、データ要素の選択された対について1次元変換の一部分を実行して、複数の部分的に処理されたデータ要素を具備する部分的に処理されたデータの出力を生成するように構成される;
各バタフライプロセッサに接続された少なくとも1の中間レジスタ、前記中間レジスタは、前記部分的に処理されたデータを一時的に記憶するように構成される;及び
前記中間レジスタ及び前記バタフライプロセッサに接続されたフィードバックループ、ここで、前記フィードバックループは、前記適切なバタフライプロセッサに前記部分的処理されたデータ要素の選択された対を必要に応じて送って、1次元変換が終了するまで1次元変換の追加部分を実行するようにイネーブルにされる、
を具備する、装置。
[その他の実施例37]
前記変換は、離散コサイン変換(DCT)、差分カッドツリー変換(DQT)、逆離散コサイン変換(IDCT)、及び逆差分カッドツリー変換(IDQT)からなるグループから選択される、その他の実施例36に記載の装置。
[その他の実施例38]
前記エンコードされたデータのブロックは、ローデータ及びカラムデータとして表わすことができ、そして前記入力レジスタに接続されたトランスポーズリードオンリーメモリ(RAM)をさらに具備する、ここで、前記トランスポーズRAMは、前記カラムデータが処理されている間、前記ローデータを記憶するように構成される、及びここで、前記トランスポーズRAMは、前記ローデータが処理されている間、前記カラムデータを記憶するように構成される、その他の実施例36に記載の装置。
[その他の実施例39]
前記トランスポーズRAMは、エンコードされたデータの2個のブロックを記憶するように設定可能である、その他の実施例38に記載の装置。
[その他の実施例40]
前記フィードバックループは、同一の構成要素がブロックサイズ、変換のタイプ若しくは数学演算のタイプに関係なく再使用されること容認する、その他の実施例36に記載の装置。
[その他の実施例41]
前記フィードバックループに接続された制御シーケンサをさらに具備する、ここで、前記制御シーケンサは、前記フィードバックループをイネーブル若しくはディスエーブルにするように構成される、その他の実施例36に記載の装置。
[その他の実施例42]
前記制御シーケンサは、単一係数乗算器を有するバタフライプロセッサを与える、その他の実施例41に記載の装置。
[その他の実施例43]
前記単一係数乗算器は、ビー・ジー・リーのアルゴリズムに基づく、その他の実施例42に記載の装置。
[その他の実施例44]
前記制御シーケンサは、所定の基準に基づいて前記入力レジスタ、バタフライプロセッサ、中間レジスタ、若しくは出力レジスタのうちの特定の1つをイネーブルにする、その他の実施例41に記載の装置。
[その他の実施例45]
エンコードされたデータのブロックの逆離散コサイン変換を決定するための装置であって、前記エンコードされたデータのブロックは複数のデータ要素を具備する、前記装置は:
所定の量のデータ要素を受信するように構成された入力レジスタ;
前記入力レジスタに接続された少なくとも1のバタフライプロセッサ、前記バタフライプロセッサは、データ要素の選択された対について前記逆離散コサイン変換の少なくとも1の数学演算を実行して処理されたデータ要素の出力を生成するように構成される; 前記バタフライプロセッサに接続された少なくとも1の中間レジスタ、前記中間レジスタは、前記処理されたデータ要素を一時的に記憶するように構成される;及び
前記中間レジスタ及び前記バタフライプロセッサに接続されたフィードバックループ、ここで、前記フィードバックループは、もしイネーブルであれば、前記適切なバタフライプロセッサに処理されたデータ要素の第1の部分を転送して追加の数学演算を実行ように構成される、ここで、もしディスエーブルであれば、少なくとも1の保持レジスタに処理されたデータ要素の第2の部分を転送するように構成される;
ここで、前記保持レジスタは、前記データ要素の第1の部分の全てがさらに処理されるまで前記処理されたデータ要素を記憶するように構成される、
を具備する、装置。
[その他の実施例46]
エンコードされたデータのブロックの変換を決定する装置であって、前記エンコードされたデータのブロックは、ローデータ及びカラムデータとして表わされることができ、各ロー及びカラムは、複数のデータ要素を具備する、前記装置は:
前記エンコードされたデータのブロックを記憶するように構成されたトランスポーズランダムアクセスメモリ(RAM);
前記トランスポーズRAMに接続された少なくとも1の入力レジスタ、前記入力レジスタは、前記トランスポーズRAMからデータのカラムを受信するように構成される;
前記入力レジスタに接続された少なくとも1のバタフライプロセッサ、前記バタフライプロセッサは、1次のカラムデータの出力を生成するために前記カラムデータからデータ要素の選択された対について一次変換を実行するように構成される;
前記バタフライプロセッサに接続された少なくとも1の中間レジスタ、前記中間レジスタは、前記1次のカラムデータを一時的に記憶するように構成される;
前記中間レジスタ及び前記バタフライプロセッサに接続されたフィードバックループ、ここで、前記フィードバックループは、もしイネーブルであれば、前記バタフライプロセッサに前記1次のカラムデータの前記データ要素の第1の部分を転送して追加の変換を実行するように構成される、そしてここで、もしディスエーブルであれば、前記トランスポーズRAMに前記カラムデータを転送するように構成される;及び
前記フィードバックループに接続された制御シーケンサ、ここで、前記制御シーケンサは、前記フィードバックループをイネーブル若しくはディスエーブルにするように構成される;
ここで、前記入力レジスタは、その後、前記トランスポーズRAMからデータのローを受信するように構成される、前記バタフライプロセッサは、前記データのローからデータ要素の選択された対について1次の変換を実行して1次のローデータの出力を生成するように構成される、前記中間レジスタは、前記1次のローデータを一時的に記憶するように構成される、前記フィードバックループは、前記バタフライプロセッサに前記1次のローデータの前記データ要素の第1の部分を転送して追加の変換を実行するように構成される、ここで、もしディスエーブルであれば、前記ローデータを出力レジスタに転送するように構成される、
を具備する、装置。
[その他の実施例47]
エンコードされたデータのブロックの変換を決定するための方法であって、前記エンコードされたデータのブロックは、複数のデータ要素を具備する、前記方法は:
(a) 所定の量のデータ要素を受信する、
(b) データ要素の選択された対について少なくとも1の数学演算を実行して、処理されたデータ要素の出力を生成する、
(c) 前記処理されたデータ要素のいずれが追加の数学演算が必要とするかどうか関する判断を行う、
(d) 追加の数学演算が必要な処理されたデータ要素の第1の部分を選択する、 (e) 追加の数学演算が必要でない処理されたデータ要素の第2の部分を選択する、
(f) 選択された対の処理されたデータ要素の前記第1の部分について少なくとも1の数学演算を実行して、処理されたデータ要素の第2の出力を生成する、及び
(g) 前記データ要素の第1の部分の全てが処理されるまで、保持レジスタで前記処理されたデータ要素の第2の部分を記憶する。
を具備する、方法。
[その他の実施例48]
(h) 必要に応じてステップ(c)、(d)、(e)、(f)及び(g)を繰り返す、をさらに具備する、その他の実施例47に記載の方法。
[その他の実施例49]
(i) 前記エンコードされたデータのブロックの前記データ要素の全てが追加の数学演算を必要としない場合、出力レジスタに前記エンコードされたデータのブロックを出力する、をさらに具備する、その他の実施例47に記載の方法。
[その他の実施例50]
前記変換は、離散コサイン変換(DCT)、差分カッドツリー変換(DQT)、逆離散コサイン変換(IDCT)、及び逆差分カッドツリー変換(IDQT)からなるグループから選択される、その他の実施例47に記載の方法。
[その他の実施例51]
前記エンコードされたデータのブロックは、ローデータ及びカラムデータとして表わすことができる、及び前記方法は:
前記カラムデータが処理されている間、前記ローデータを記憶し;及び
前記ローデータが処理されている間、前記カラムデータを記憶する、
をさらに具備する、その他の実施例47に記載の方法。
[その他の実施例52]
前記記憶するステップの前に、データ要素を再び順番に並べること、をさらに具備し、その結果、データ要素のその後の配信が効率的な方法で実行される、その他の実施例47に記載の方法。
[その他の実施例53]
所定の基準に基づきステップ(a)、(b)、(c)、(d)、(e)、(f)、(g)及び(h)を制御する、をさらに具備する、その他の実施例47に記載。
[その他の実施例54]
所定の基準に基づき特定のデータ要素に単一係数乗算を提供すること、をさらに具備する、その他の実施例53に記載の方法。
[その他の実施例55]
前記単一係数乗算器は、ビー・ジー・リーのアルゴリズムに基づく、その他の実施例54に記載の方法。
[その他の実施例56]
前記数学演算は、足し算、掛け算、及び引き算からなるグループからである、その他の実施例47に記載の方法。
[その他の実施例57]
各バタフライプロセッサは、1次元変換の一部分を実行する、その他の実施例47に記載の方法。
[その他の実施例58]
エンコードされたデータのブロックの前記変換は、一連の1次元変換として計算される、その他の実施例47に記載の方法。
[その他の実施例59]
一方法を実行するためにコンピュータシステムを制御するための構造を包含するコンピュータで読み取り可能なメディア、前記方法は:
(a) 所定の量のデータ要素を受信すること;
(b) データ要素の選択された対について少なくとも1の数学演算を実行して、処理されたデータ要素の出力を生成すること;
(c) 前記処理されたデータ要素のいずれが追加の数学演算を必要とするかどうかに関する判断を行うこと;
(d) 追加の数学演算を必要とする処理されたデータ要素の第1の部分を選択すること;
(e) 追加の数学演算を必要としない処理されたデータ要素の第2の部分を選択すること;
(f) データ要素の選択された対の前記第1の部分について少なくとも1の数学演算を実行して、処理されたデータ要素の第2の部分を生成すること、;及び
(g) データ要素の前記第1の部分の全てが処理されるまで、処理されたデータ要素の前記第2の部分を記憶すること、
を具備する方法である、コンピュータで読み取り可能なメディア。
[その他の実施例60]
エンコードされたデータのブロックの変換を決定する装置あって、前記エンコードされたデータのブロックは複数のデータ要素を具備する、前記装置は:
(a) 所定の量のデータ要素を受信するための手段;
(b) データ要素の選択された対について少なくとも1の数学演算を実行して、処理されたデータ要素の出力を生成するための手段;
(c) 前記処理されたデータ要素のいずれが追加の数学演算を必要とするかどうかに関する判断を行うための手段;
(d) 追加の数学演算を必要とする処理されたデータ要素の第1の部分を選択するための手段;
(e) 追加の数学演算を必要としない処理されたデータ要素の第2の部分を選択するための手段;
(f) データ要素の前記第1の部分の選択された対について少なくとも1の数学演算を実行して、処理されたデータ要素の第2の部分を生成するための手段;及び
(g) データ要素の前記第1の部分の全てが処理されるまで、処理されたデータ要素の前記第2の部分を記憶するための手段、
を具備する装置。
[その他の実施例61]
(h) 必要に応じて、ステップ(c)、(d)、(e)、(f)及び(g)を繰り返すための手段、をさらに具備する、その他の実施例47に記載の装置。
[その他の実施例62]
(i) 前記エンコードされたデータのブロックの前記データ要素の全てが、追加の数学演算を必要としない場合、前記エンコードされたデータの前記ブロックを出力するための手段、をさらに具備する、その他の実施例47に記載の装置。
[その他の実施例63]
前記変換は、離散コサイン変換(DCT)、差分カッドツリー変換(DQT)、逆離散コサイン変換(IDCT)、及び逆差分カッドツリー変換(IDQT)からなるグループから選択される、その他の実施例47に記載の装置。
[その他の実施例64]
前記エンコードされたデータの前記ブロックは、ローデータ及びカラムデータとして表わすことができる、前記装置は:
前記カラムデータが処理されている間、前記ローデータを記憶するための手段;及び
前記ローデータが処理されている間、前記カラムデータを記憶するための手段、をさらに具備する、その他の実施例47に記載の装置。
[その他の実施例65]
前記記憶するステップの前にデータ要素を再び順番に並べるための手段、をさらに具備し、その結果、データ要素のその後の配信が効率的な方法で実行される、その他の実施例47に記載の装置。
[その他の実施例66]
所定の基準に基づいて要素(a)、(b)、(c)、(d)、(e)、(f)、(g)、及び(h)を制御するための手段、をさらに具備する、その他の実施例47に記載の装置。
[その他の実施例67]
所定の基準に基づいて、特定のデータ要素に単一係数乗算器を提供すること、をさらに具備する、その他の実施例66に記載の装置。
[その他の実施例68]
前記単一係数乗算器は、ビー・ジー・リーのアルゴリズムに基づく、その他の実施例67に記載の装置。
[その他の実施例69]
前記数学演算は、足し算、掛け算、及び引き算からなるグループからである、その他の実施例60に記載の装置。
[その他の実施例70]
各バタフライプロセッサは、1次元変換の一部分を実行する、その他の実施例60に記載の装置。
[その他の実施例71]
エンコードされたデータの変換を決定する装置であって、前記エンコードされたデータはピクセルドメイン中に複数のデータ要素を具備する、前記装置は:
前記複数のデータ要素を受信するように、そして前記ピクセルドメインにおいて複数のデータ要素グループへと前記要素をグループ分けするように構成されたブロックサイズアサイナ;
前記ピクセルドメインから周波数ドメインへ前記データ要素を変換するように構成されたDCT/DQT変換器、前記変換器は:
前記グループの所定の量のデータ要素を受信するように構成された入力レジスタ;
前記入力レジスタに接続された少なくとも1のバタフライプロセッサ、前記バタフライプロセッサは、データ要素の選択された対について少なくとも1の数学演算を実行して処理されたデータ要素の出力を生成するように構成される;
前記バタフライプロセッサに接続された少なくとも1の中間レジスタ、前記中間レジスタは、前記処理されたデータ要素を一時的に記憶するように構成される;及び 前記中間レジスタ及び前記バタフライプロセッサに接続するフィードバックループ、をさらに具備する、ここで、前記フィードバックループは、もしイネーブルであれば、前記適切なバタフライプロセッサに処理されたデータ要素の第1の部分を転送して追加の数学演算を実行するように構成される、ここで、もしディスエーブルであれば、少なくとも1の保持レジスタに処理されたデータ要素の第2の部分を転送するように構成される;
ここで、前記保持レジスタは、前記第1の部分のデータ要素の全てがさらに処理されるまで、前記処理されたデータ要素を記憶するように構成される;
人間の視覚システムにより敏感な要素を強調するように、そして人間の視覚システムに敏感でない要素を強調しないように、前記周波数ドメイン要素を量子化するように構成されたコンタイザー;
周波数ドメイン要素の順番に並べられたストリームを生成するように構成されたシリアライザー;及び
連続する周波数ドメイン要素及び不連続の周波数ドメイン要素を決定するように構成された可変長コーダ、
を具備する装置。
[その他の実施例72]
前記フィードバックループ及び前記中間レジスタに接続する少なくとも1の入力マルチプレクサをさらに具備する、ここで、各入力マルチプレクサは、データ要素を一時的に選択するように、及び前記適切なバタフライプロセッサにデータ要素を転送するように構成される、その他の実施例71に記載の装置。
[その他の実施例73]
前記バタフライプロセッサ及び前記中間レジスタに接続する少なくとも1の出力マルチプレクサをさらに具備する、ここで、各出力マルチプレクサは、データ要素を一時的に選択するように、及び前記適切な中間レジスタにデータ要素を転送するように構成される、その他の実施例71に記載の装置。
[その他の実施例74]
前記エンコードされたデータのブロックは、ローデータ及びカラムデータとして表わすことができる、及び、前記装置は、前記入力レジスタに接続されたトランスポーズランダムアクセスメモリ(RAM)をさらに具備する、ここで、前記トランスポーズRAMは、前記カラムデータが処理されている間、前記ローデータを記憶するように構成され、及びここで、前記トランスポーズRAMは、前記ローデータが処理されている間、前記カラムデータを記憶するように構成される、その他の実施例71に記載の装置。
[その他の実施例75]
前記トランスポーズRAMは、エンコードされたデータの2個のブロックを記憶するように設定可能である、その他の実施例74に記載の装置。
[その他の実施例76]
前記保持レジスタに接続する書き込みマルチプレクサをさらに具備する、ここで、前記書き込みマルチプレクサは、データ要素を再び順番に並べて1次元変換を終了するように構成される、その他の実施例74に記載の装置。
[その他の実施例77]
前記フィードバックループは、同一の構成要素がブロックサイズに関係なく再使用されることを容認する、その他の実施例71に記載の装置。
[その他の実施例78]
前記フィードバックループに接続された制御シーケンサをさらに具備する、ここで、前記制御シーケンサは、前記フィードバックループをイネーブル若しくはディスエーブルにするように構成される、その他の実施例71に記載の装置。
[その他の実施例79]
前記制御シーケンサは、単一係数乗算器を有するバタフライプロセッサを提供する、その他の実施例78に記載の装置。
[その他の実施例80]
前記制御シーケンサは、所定のイベントに基づいて前記入力レジスタのうちの特定の1つをイネーブルにする、その他の実施例78に記載の装置。
[その他の実施例81]
前記制御シーケンサは、所定の基準に基づいて前記バタフライプロセッサのうちの特定の1つをイネーブルにする、その他の実施例78に記載の装置。
[その他の実施例82]
前記制御シーケンサは、所定の基準に基づいて前記中間レジスタのうちの特定の1つをイネーブルにする、その他の実施例78に記載の装置。
[その他の実施例83]
前記制御シーケンサは、所定の基準に基づいて前記出力レジスタのうちの特定の1つをイネーブルにする、その他の実施例78に記載の装置。
[その他の実施例84]
前記数学演算は、足し算、掛け算、及び引き算からなるグループからである、その他の実施例71に記載の装置。
[その他の実施例85]
各バタフライプロセッサは、1次元変換の一部分を実行する、その他の実施例71に記載の装置。
[その他の実施例86]
エンコードされたデータをピクセルドメインから周波数ドメインへ変換する方法であって、前記エンコードされたデータは複数のデータ要素を具備する、前記方法は:
(a) 前記ピクセルドメイン中の前記複数のデータ要素を複数のブロックにグループ分けすること、各ブロックは前記ピクセルドメイン中に複数のデータ要素を具備する;
(b) データ要素の選択された対について少なくとも1の数学演算を実行して、処理されたデータ要素の出力を生成すること;
(c) 前記処理されたデータ要素のいずれかが追加の数学演算を必要とするかどうか関する判断を行うこと;
(d) 追加の数学演算を必要とする処理されたデータ要素の第1の部分を選択すること;
(e) 追加の数学演算を必要としない処理されたデータ要素の第2の部分を選択すること;
(f) 前記第1の部分の処理されたデータ要素の選択された対について少なくとも1の数学演算を実行して処理されたデータ要素の第2の出力を生成すること;
(g) 前記データ要素の第1の部分の全てが処理されるまで、処理されたデータ要素の前記第2の部分を記憶すること;
(h) 前記データ要素の全てが追加の数学演算を必要としなくなるまで、及び周波数ドメイン要素に変換されるまで、必要に応じて、ステップ(c)、(d)、(e)、(f)及び(g)を繰り返すこと;
(i) 人間の視覚システムにより敏感な要素を強調するように、及び前記人間の視覚システムに敏感でない要素を強調しないように前記周波数ドメインデータ要素を量子化すること;
(j) 前記量子化された周波数ドメインデータ要素を順番に並べて周波数ドメイン要素の順番に並べられたストリームを生成すること;及び
(k) 連続する周波数ドメイン要素及び不連続の周波数ドメイン要素を判断するために前記順番に並べられた周波数ドメイン要素をコーディングすること、
を具備する方法。
[その他の実施例87]
前記エンコードされたデータのブロックは、ローデータ及びカラムデータとして表わすことができる、及び前記方法は:
前記カラムデータが処理されている間、前記ローデータを記憶すること;及び
前記ローデータが処理されている間、前記カラムデータを記憶すること、
をさらに具備する、その他の実施例86に記載の方法。
[その他の実施例88]
要求される制御信号に基づきステップ(a)、(b)、(c)、(d)、(e)、(f)、(g)及び(h)を制御する、をさらに具備する、その他の実施例86に記載の方法。
[その他の実施例89]
所定の基準に基づき特定のデータ要素に単一係数乗算器を提供すること、をさらに具備する、その他の実施例88に記載の方法。
[その他の実施例90]
各バタフライプロセッサは、1次元変換の一部分を実行する、その他の実施例86に記載の方法。
[その他の実施例91]
前記バタフライプロセッサは、エンコードされたデータのブロックの前記変換を一連の1次元変換として実行する、その他の実施例86に記載の方法。
Claims (83)
- ロー及びカラムでエンコードされたデータのブロックの変換を決定する装置であって、該エンコードされたデータのブロックは複数のデータ要素を具備する、前記装置は:
該ブロックのローまたはカラムに対応する所定の量のデータ要素を受信するために構成された入力レジスタ;
該入力レジスタに接続された少なくとも1のバタフライプロセッサ、該少なくとも1のバタフライプロセッサは、処理されたデータ要素を出力するために、選択された対の該所定の量のデータ要素に第1組の数学演算を実施するために構成される;
該少なくとも1のバタフライプロセッサに接続された少なくとも1の中間レジスタ、該少なくとも1の中間レジスタは、該処理されたデータ要素を一時的に記憶するために構成される;及び
該少なくとも1の中間レジスタ及び該少なくとも1のバタフライプロセッサに接続するフィードバックループ、ここで、該フィードバックループは、イネーブルにされる場合、該処理されたデータ要素の第1の部分に第2組の数学演算を実施するために該少なくとも1の中間レジスタから該少なくとも1のバタフライプロセッサに該処理されたデータ要素の第1の部分を転送し、該少なくとも1の中間レジスタは、該フィードバックループがディスエーブルにされる間、追加の数学演算を実行する該少なくとも1のバタフライプロセッサに該処理されたデータ要素の第2の部分を転送しないで、少なくとも1の保持レジスタに該処理されたデータ要素の第2の部分を転送する、
ここで、該少なくとも1の保持レジスタは、該データ要素の第1の部分に対する該追加の数学演算が終了するまで、該処理された該データ要素の第2の部分を記憶するために構成される、を具備する装置。 - 請求項1に記載の装置であって、該フィードバックループ及び該中間レジスタに接続する少なくとも1の入力マルチプレクサをさらに具備する、ここで、各入力マルチプレクサは、データ要素を一時的に選択するため、及び該少なくとも1のバタフライプロセッサにデータ要素を転送するために構成される。
- 請求項1に記載の装置であって、該バタフライプロセッサ及び該中間レジスタに接続する少なくとも1の出力マルチプレクサをさらに具備する、ここで、各出力マルチプレクサは、データ要素を一時的に選択するため、及び該少なくとも1の中間レジスタにデータ要素を転送するために構成される。
- 請求項1に記載の装置、ここで、該変換は、離散コサイン変換(DCT)、差分カッドツリー変換(DQT)、逆離散コサイン変換(IDCT)、及び逆差分カッドツリー変換(IDQT)からなるグループから選択される。
- 請求項1に記載の装置、ここで、該エンコードされたデータのブロックは、ローデータ及びカラムデータとして表わすことができる、及び、該入力レジスタに接続されたトランスポーズランダムアクセスメモリ(RAM)をさらに具備する、ここで、該トランスポーズRAMは、該カラムデータが処理されている間、該ローデータを記憶するために構成され、及びここで、該トランスポーズRAMは、該ローデータが処理されている間、該カラムデータを記憶するために構成される。
- 請求項5に記載の装置、ここで、該トランスポーズRAMは、エンコードされたデータの2個のブロックを記憶するために構成できる。
- 請求項5に記載の装置であって、該保持レジスタに接続する書き込みマルチプレクサをさらに具備する、ここで、該書き込みマルチプレクサは、1次元変換を終了するためにデータ要素を再び順番に並べるために構成される。
- 請求項1に記載の装置、ここで、該データ要素は、該ブロックの少なくとも2個のサブブロックからのデータ要素を含み、ここで、該バタフライプロセッサは、ブロックサイズ割当てに関係なく該サブブロックのそれぞれに対する変換の少なくとも一部を実行する。
- 請求項1に記載の装置、ここで、該バタフライプロセッサは、該変換のタイプに関係なく変換の少なくとも一部を実行する。
- 請求項1に記載の装置、ここで、該バタフライプロセッサは、該変換の該部分のある数学演算に関係なく変換の少なくとも一部を実行する。
- 請求項1に記載の装置であって、該フィードバックループに接続された制御シーケンサをさらに具備する、ここで、該制御シーケンサは、該フィードバックループをイネーブル若しくはディスエーブルにするために構成される。
- 請求項11に記載の装置、ここで、該制御シーケンサは、該バタフライプロセッサにスカラーを与える。
- 請求項12に記載の装置、ここで、該スカラーは、ビー・ジー・リーのアルゴリズムに基づいて選択される。
- 請求項11に記載の装置、ここで、該制御シーケンサは、ブロックサイズ割当てに基づいて特定の1の該入力レジスタをイネーブルにする。
- 請求項11に記載の装置、ここで、該制御シーケンサは、ブロックサイズ割当てに基づいて該バタフライプロセッサへ該ブロックの該処理されたデータ要素の第1の部分を転送するために該フィードバックループをイネーブルにする。
- 請求項11に記載の装置、ここで、該制御シーケンサは、ブロックサイズ割当てに基づいて特定の1の該中間レジスタをイネーブルにする。
- 請求項11に記載の装置、ここで、該制御シーケンサは、ブロックサイズ割当てに基づいて特定の1の該出力レジスタをイネーブルにする。
- 請求項1に記載の装置、ここで、該数学演算は、足し算、掛け算、及び引き算のうちの1つである。
- 請求項1に記載の装置、ここで、各バタフライプロセッサは、1次元変換の一部分を実施する。
- 請求項1に記載の装置、ここで、該バタフライプロセッサは、エンコードされたデータのブロックの該変換を一連の1次元変換として実行する。
- ロー及びカラムでエンコードされたデータのブロックの変換を決定する装置であって、該エンコードされたデータのブロックは、ローデータ及びカラムデータとして表わされることができ、各ロー及びカラムは、複数のデータ要素を具備する、前記装置は:
該エンコードされたデータのブロックを記憶するために構成されたトランスポーズランダムアクセスメモリ(RAM);
該トランスポーズRAMに接続された少なくとも1の入力レジスタ、該少なくとも1の入力レジスタは、該トランスポーズRAMから該カラムブロックに対応する所定の量のデータ要素を具備するカラムデータを受信するために構成される;
該少なくとも1の入力レジスタに接続された少なくとも1のバタフライプロセッサ、該少なくとも1のバタフライプロセッサは、1次のカラムデータを出力するために該カラムデータから選択された対の該所定の量のデータ要素について1次元変換の第1の部分を実施するために構成される;
該少なくとも1のバタフライプロセッサに接続された少なくとも1の中間レジスタ、該少なくとも1の中間レジスタは、該1次のカラムデータを一時的に記憶するために構成される;及び
該少なくとも1の中間レジスタ及び該少なくとも1のバタフライプロセッサに接続するフィードバックループ、ここで、該フィードバックループは、イネーブルにされる場合、該1次のカラムデータの該第1の部分に該1次元変換の第2の部分を実施するために該少なくとも1の中間レジスタから該少なくとも1のバタフライプロセッサに該1次のカラムデータの第1の部分を転送し、該少なくとも1の中間レジスタは、該フィードバックループがディスエイブルにされる間、追加の数学演算を実行する該少なくとも1のバタフライプロセッサに該1次のカラムデータの第2の部分を転送しないで、保持レジスタに該1次のカラムデータの第2の部分を転送する
ここで、該保持レジスタは、該カラムデータに対する該1次元変換が終了すると該トランスポーズRAMに該カラムデータを与える、
ここで、該少なくとも1の入力レジスタは、該トランスポーズRAMから該ローブロックに対応する所定の量のデータ要素を具備するローデータを受信するためにさらに構成される、該少なくとも1のバタフライプロセッサは、1次のローデータを出力するために該ローデータからの選択された対の該所定の量のデータ要素について1次元変換の一部分を実施するためにさらに構成される、該少なくとも1の中間レジスタは、該1次のローデータを一時的に記憶するためにさらに構成される、ここで、該フィードバックループは、イネーブルされる場合、該1次元変換の追加の部分が該第1の部分に実施されるように該少なくとも1のバタフライプロセッサに該1次のローデータの第1の部分を転送し、該少なくとも1の中間レジスタは、該フィードバックループがディスエーブルにされる間追加の数学演算を実行する該すくなくとも1のバタフライプロセッサに該1次のローデータの第2の部分を転送しないで、該保持レジスタに該1次のローデータの第2の部分を転送する、
ここで、該保持レジスタは、該ローデータに対する該1次元変換が終了すると出力レジスタに該ローデータを与える、
を具備する装置。 - 請求項21に記載の装置、ここで、該フィードバックループは、該カラムデータ若しくはローデータについて1次元変換が終了するとディスエーブルにされる。
- 請求項21に記載の装置であって、該フィードバックループ及び該中間レジスタに接続する少なくとも1の入力マルチプレクサをさらに具備する、ここで、各入力マルチプレクサは、データ要素を一時的に選択するため、及び該少なくとも1のバタフライプロセッサにデータ要素を転送するために構成される。
- 請求項21に記載の装置であって、該バタフライプロセッサ及び該中間レジスタに接続する少なくとも1の出力マルチプレクサをさらに具備する、ここで、各出力マルチプレクサは、データ要素を一時的に選択するため、及び該少なくとも1の中間レジスタにデータ要素を転送するために構成される。
- 請求項21に記載の装置、ここで、該変換は、離散コサイン変換(DCT)、差分カッドツリー変換(DQT)、逆離散コサイン変換(IDCT)、及び逆差分カッドツリー変換(IDQT)からなるグループから選択される。
- 請求項21に記載の装置、ここで、該トランスポーズRAMは、エンコードされたデータの2個のブロックを記憶するために構成できる。
- 請求項21に記載の装置であって、該保持レジスタに接続する書き込みマルチプレクサをさらに具備する、ここで、該書き込みマルチプレクサは、該1次元変換を終了させるためにデータ要素を再び順番に並べるために構成される。
- 請求項21に記載の装置、ここで、該バタフライプロセッサは、ブロックサイズ割当て、変換のタイプ若しくは数学演算のタイプに関係なく変換の少なくとも一部を実行する。
- 請求項21に記載の装置であって、該フィードバックループに接続された制御シーケンサをさらに具備する、ここで、該制御シーケンサは、該フィードバックループをイネーブル若しくはディスエーブルにするために構成される。
- 請求項29に記載の装置、ここで、該制御シーケンサは、該バタフライプロセッサにスカラーを与える。
- 請求項29に記載の装置、ここで、該スカラーは、ビー・ジー・リーのアルゴリズムに基づいて選択される。
- 請求項29に記載の装置、ここで、該制御シーケンサは、所定の基準に基づいて特定の1の該入力レジスタ、バタフライプロセッサ、中間レジスタ、若しくは出力レジスタをイネーブルにする。
- 請求項21に記載の装置、ここで、該数学演算は、足し算、掛け算、及び引き算のうちの1つである。
- 請求項21に記載の装置、ここで、各バタフライプロセッサは、1次元変換の一部分を実施する。
- 請求項21に記載の装置、ここで、該バタフライプロセッサは、エンコードされたデータのブロックの該変換を一連の1次元変換として実行する。
- ロー及びカラムでエンコードされたデータのブロックの逆離散コサイン変換を決定するための装置であって、該エンコードされたデータのブロックは複数のデータ要素を具備する、前記装置は:
該ブロックのローまたはカラムに対応する所定の量のデータ要素を受信するために構成された入力レジスタ;
該入力レジスタに接続された少なくとも1のバタフライプロセッサ、該少なくとも1のバタフライプロセッサは、処理されたデータ要素を出力するために、選択された対の該所定の量のデータ要素について該逆離散コサイン変換の複数の数学演算のうち少なくとも1の数学演算を実施するために構成される;
該少なくとも1のバタフライプロセッサに接続された少なくとも1の中間レジスタ、該少なくとも1の中間レジスタは、該処理されたデータ要素を一時的に記憶するために構成される;及び
該少なくとも1の中間レジスタ及び該少なくとも1のバタフライプロセッサに接続するフィードバックループ、ここで、該フィードバックループは、イネーブルにされた場合、該複数の数学演算の追加の数学演算が第1の部分に実施されるように該少なくとも1のバタフライプロセッサの1つに該少なくとも1の中間レジスタからの該処理されたデータ要素の第1の部分を転送し、該少なくとも1の中間レジスタは、該フィードバックがディスエーブルにされる間、追加の数学演算を実行する該すくなくとも1のバタフライプロセッサに該処理されたデータ要素の第2の部分を転送しないで、少なくとも1の保持レジスタに該処理されたデータ要素の第2の部分を転送する;
ここで、該少なくとも1の保持レジスタは、該データ要素の第1の部分に対する該追加の数学演算終了するまで、該処理されたデータ要素の第2の部分を記憶するために構成される、
を具備する装置。 - ロー及びカラムでエンコードされたデータのブロックの変換を決定する装置であって、該エンコードされたデータのブロックは、ローデータ及びカラムデータとして表わされることができ、該ブロックの各ロー及びカラムは、複数のデータ要素を具備する、前記装置は:
該エンコードされたデータのブロックを記憶するために構成されたトランスポーズランダムアクセスメモリ(RAM);
該トランスポーズRAMに接続された少なくとも1の入力レジスタ、該少なくとも1の入力レジスタは、該トランスポーズRAMから該ブロックのカラムに対応する所定の量のデータ要素を具備するカラムデータを受信するために構成される;
該入力レジスタに接続された少なくとも1のバタフライプロセッサ、該少なくとも1のバタフライプロセッサは、1次のカラムデータを出力するために該カラムデータから選択された対の該所定の量のデータ要素について一次変換を実施するために構成される;
該少なくとも1のバタフライプロセッサに接続された少なくとも1の中間レジスタ、該少なくとも1の中間レジスタは、該1次のカラムデータを一時的に記憶するために構成される;
該少なくとも1の中間レジスタ及び該少なくとも1のバタフライプロセッサに接続するフィードバックループ、ここで、該フィードバックループは、イネーブルにされる場合、該一次元変換の追加の部分が前記第1の部分に実施されるように、該少なくとも1の中間レジスタから該少なくとも1のバタフライプロセッサに該1次のカラムデータの第1の部分を転送し、該少なくとも1の中間レジスタは、該フィードバックがディスエイブルにされる間、追加の数学演算を実行する該少なくとも1のバタフライプロセッサに該1次のカラムデータの第2の部分を転送しないで、保持レジスタに該1次のカラムデータの第2の部分を転送する;
ここで、該保持レジスタは、該カラムデータに対する該第1次の変換が終了すると該トランスポーズRAMに該カラムデータを与える、及び
該フィードバックループに接続された制御シーケンサ、ここで、該制御シーケンサは、該フィードバックループをイネーブル若しくはディスエーブルにするために構成される;
ここで、該少なくとも1の入力レジスタは、該トランスポーズRAMから該ブロックのローに対応する所定の量のデータ要素を具備するローデータを受信するためにさらに構成される、該少なくとも1のバタフライプロセッサは、1次のローデータを出力するために該ローデータから選択された対の該所定の量のデータ要素について1次の変換の一部分を実施するためにさらに構成される、該少なくとも1の中間レジスタは、該第1次のローデータを一時的に記憶するためにさらに構成される、該フィードバックループは、イネーブルにされる場合、該1次の変換の追加の部分が該第1の部分に実行されるように、該少なくとも1のバタフライプロセッサに該1次のローデータの第1の部分を転送し、該少なくとも1の中間レジスタは、該フィードバックループがディスエーブルにされる間、追加の数学演算を実行する該少なくとも1のバタフライプロセッサに該1次のローデータの第2の部分を転送しないで、該保持レジスタに該1次のローデータの第2の部分を転送する、
ここで、該保持レジスタは、該ローデータに対する該第1次の変換が終了すると出力レジスタに該ローデータを与える、
を具備する装置。 - ロー及びカラムでエンコードされたデータのブロックの変換を決定するための方法、該エンコードされたデータのブロックは、複数のデータ要素を具備する、前記方法は:
(a) 入力レジスタにより、該ブロックのローまたはカラムに対応する所定の量のデータ要素を受信する、
(b) 処理されたデータ要素の出力を生成するために、上記(a)において受信した該所定の量のデータ要素から選択された対のデータ要素について少なくとも1のバタフライプロセッサにより複数の数学演算のうちの少なくとも1の数学演算を実施する、
(c) 制御シーケンサにより、上記(b)において処理された対のデータ要素のいずれかが追加の数学演算を必要とするか否かに関する決定をする、
(d) 該第1の部分に該追加の数学演算を実行するために、フィードバックループを介して該少なくとも1のバタフライプロセッサにフィードバックとして与えるために、上記(c)において該追加の数学演算を必要とすることが決定される該処理されたデータ要素の第1の部分を、該制御シーケンサにより選択する、
(e) 上記(c)において該追加の数学演算が必要でないと決定された該処理されたデータ要素の第2の部分を、該制御シーケンサにより選択する、
(f) 処理されたデータ要素の第2の出力を生成するために、該少なくとも1のバタフライプロセッサにより、上記(d)において選択した対の該処理されたデータ要素の第1の部分に対して少なくとも1の追加の数学演算を実施する、ここで、該第2の出力は、該複数の数学演算を終了した該処理されたデータ要素の該第1の部分と第2の部分とを含む、及び
(g) 上記(f)において該処理されたデータ要素の第1の部分に実行された該追加の数学演算が終了するまで、保持レジスタで(d)において選択した該処理されたデータ要素の第2の部分を記憶する、
を具備する方法。 - 請求項38に記載の方法であって、
(h) 必要に応じてステップ(c)、(d)、(e)、(f)及び(g)を繰り返す、をさらに具備する。 - 請求項38に記載の方法であって、
(i) 該エンコードされたデータのブロックの該データ要素の全てが追加の数学演算を必要としない場合、出力レジスタに該エンコードされたデータのブロックを出力する、をさらに具備する。 - 請求項38に記載の方法、ここで、変換は、離散コサイン変換(DCT)、差分カッドツリー変換(DQT)、逆離散コサイン変換(IDCT)、及び逆差分カッドツリー変換(IDQT)からなるグループから選択される。
- 請求項38に記載の方法、ここで、該エンコードされたデータのブロックは、ローデータ及びカラムデータとして表わすことができ、及び以下をさらに具備する:
該カラムデータが処理されている間、トランスポーズランダムアクセスメモリ(RAM)を用いて該ローデータを記憶し;及び
該ローデータが処理されている間、該トランスポーズランダムアクセスメモリ(RAM)を用いて該カラムデータを記憶する。 - 請求項38に記載の方法であって、書き込みマルチプレクサを用いて、該記憶するステップの前に、データ要素を再び順番に並べる、その結果、データ要素のその後の配信が効率的な方法で実施される、をさらに具備する。
- 請求項38に記載の方法であって、ブロックサイズ割当てに基づきステップ(a)、(b)、(c)、(d)、(e)、(f)、(g)及び(h)を制御する、をさらに具備する。
- 請求項44に記載の方法であって、ブロックサイズ割当てに基づき特定のデータ要素に適用するために該バタフライプロセッサにスカラーを与える、をさらに具備する。
- 請求項45に記載の方法、ここで、該スカラーは、ビー・ジー・リーのアルゴリズムに基づいて選択される。
- 請求項38に記載の方法、ここで、該数学演算は、足し算、掛け算、及び引き算のうちの1つである。
- 請求項38に記載の方法、ここで、各バタフライプロセッサは、1次元変換の一部分を実施する。
- 請求項38に記載の方法、ここで、該バタフライプロセッサは、エンコードされたデータのブロックの該変換を一連の1次元変換として実行する。
- 一方法を実施するためにコンピュータシステムを制御するための命令を包含するコンピュータで読み取り可能な媒体であって、前記方法は:
(a) ロー及びカラムでエンコードされたデータのブロックのローまたはカラムに対応する所定の量のデータ要素を入力レジスタにより受信する;
(b) 処理されたデータ要素の第1の出力を生成するために、選択された対の該所定の量のデータ要素について複数の数学演算のうちの少なくとも1の数学演算を少なくとも1のバタフライプロセッサにより実施する;
(c) 該処理されたデータ要素のいずれが追加の数学演算を必要とするか否かを制御シーケンサにより決定をする;
(d) 追加の数学演算を必要とすると決定された処理されたデータ要素の第1の部分を該制御シーケンサにより選択する;
(e) 追加の数学演算を必要としないと決定された処理されたデータ要素の第2の部分を該制御シーケンサにより選択する;
(f) 第2の処理されたデータ要素の出力を生成するために、選択された対の該処理されたデータ要素の第1の部分について少なくとも1の追加の数学演算を該少なくとも1のバタフライプロセッサにより実施する;及び
(g) 該処理されたデータ要素の第1の部分に実施される該追加の数学演算が終了するまで、該処理されたデータ要素の第2の部分を少なくとも1のバタフライプロセッサに記憶する、を具備する方法である、コンピュータで読み取り可能な媒体。 - ロー及びカラムでエンコードされたデータのブロックの変換を決定する装置あって、該エンコードされたデータのブロックは複数のデータ要素を具備する、前記装置は:
(a) 該ブロックのローまたはカラムに対応する、所定の量のデータ要素を受信するための手段;
(b) 処理されたデータ要素の第1の出力を生成するために、選択された対の該所定の量のデータ要素について少なくとも1の数学演算を実施するための手段、ここで、該少なくとも1の数学演算はバタフライ演算である;
(c) 該処理されたデータ要素のいずれが追加の数学演算を必要とするか否かに関する決定をするための手段;
(d) 追加の数学演算を必要とする該処理されたデータ要素の第1の部分を選択するための手段;
(e) 追加の数学演算を必要としない該処理されたデータ要素の第2の部分を選択するための手段;
(f) 第2の処理されたデータ要素の出力を生成するために、フィードバックループを介して選択された対の該処理されたデータ要素の第1部分について該少なくとも1の追加の数学演算を実施するための手段;及び
(g) 該処理されたデータ要素の第1の部分に実施される該少なくとも1の数学演算が終了するまで、該処理されたデータ要素の第2の部分を記憶するための手段、
を具備する装置。 - 請求項51に記載の装置であって、
(h) 必要に応じて、構成要素(c)、(d)、(e)、(f)及び(g)によって実施される機能を繰り返すための手段、をさらに具備する。 - 請求項51に記載の装置であって、
(i) 該エンコードされたデータの該ブロックのデータ要素の全てが、追加の数学演算を必要としない場合、該エンコードされたデータのブロックを出力するための手段、をさらに具備する。 - 請求項51に記載の装置、ここで、該変換は、離散コサイン変換(DCT)、差分カッドツリー変換(DQT)、逆離散コサイン変換(IDCT)、及び逆差分カッドツリー変換(IDQT)からなるグループから選択される。
- 請求項51に記載の装置であって、該エンコードされたデータのブロックは、ローデータ及びカラムデータとして表わすことができる、及び以下をさらに具備する:
該カラムデータが処理されている間、該ローデータを記憶するための手段;及び
該ローデータが処理されている間、該カラムデータを記憶するための手段。 - 請求項51に記載の装置であって、処理されたデータ要素の該第2の部分を記憶する前にデータ要素を再び順番に並べるための手段、その結果、データ要素のその後の配信が効率的な方法で実施される、をさらに具備する。
- 請求項51に記載の装置であって、ブロックサイズ割当てに基づいて要素(a)、(b)、(c)、(d)、(e)、(f)、(g)、及び(h)を制御するための手段、をさらに具備する。
- 請求項57に記載の装置であって、ブロックサイズ割当てに基づいて、特定のデータ要素にスカラーを与える、をさらに具備する。
- 請求項58に記載の装置、ここで、該スカラーは、ビー・ジー・リーのアルゴリズムに基づいて選択される。
- 請求項51に記載の装置、ここで、該数学演算は、足し算、掛け算、及び引き算のうちの1つである。
- 請求項51に記載の装置、ここで、各バタフライプロセッサは、1次元変換の一部分を実施する。
- エンコードされたデータの変換を決定する装置であって、該エンコードされたデータはピクセルドメイン中に複数のデータ要素を具備する、前記装置は:
該複数のデータ要素を受信するため及び該ピクセルドメイン中の複数のデータ要素グループに該複数のデータ要素をグループ分けするために構成されたブロックサイズアサイナ;
該ピクセルドメインから周波数ドメインへ該複数のデータ要素グループが変換されるように該ブロックサイズアサイナで受信され周波数ドメインデータ要素にグループ分けされた該複数のデータ要素を変換するために構成されたDCT/DQT変換器、
を具備し、該DCT/DQT変換器は:
少なくとも1の該複数のデータ要素グループの所定の量のデータ要素を受信するために構成された入力レジスタ、該所定の量のデータ要素は、エンコードされたデータのブロックのローまたはカラムに対応する;
該入力レジスタに接続された少なくとも1のバタフライプロセッサ、該少なくとも1のバタフライプロセッサは、処理されたデータ要素の出力を生成するために、選択された対の該所定の量のデータ要素について少なくとも1の数学演算を実施するために構成される;
該少なくとも1のバタフライプロセッサに接続された少なくとも1の中間レジスタ、該中間レジスタは、該処理されたデータ要素を一時的に記憶するために構成される;及び
該中間レジスタ及び該バタフライプロセッサに接続するフィードバックループ、ここで、該フィードバックループは、イネーブルされる場合、該複数の数学演算の追加の数学演算が該第1の部分に実施されるように該少なくとも1のバタフライプロセッサの1つに該処理されたデータ要素の第1の部分を転送し、該少なくとも1つの中間レジスタは、該フィードバックループがディスエーブルにされる間、追加の数学演算を実行する該少なくとも1のバタフライプロセッサに該処理されたデータ要素の第2の部分を転送しないで、少なくとも1の保持レジスタに該処理されたデータ要素の第2の部分を転送する;
ここで、該保持レジスタは、該第1の部分のデータ要素に実施された該追加の数学演算が終了するまで、該処理されたデータ要素の該第2の部分を記憶するために構成される;
を具備する変換器であり、前記装置は、
該DCT/DQT変換器で変換された該周波数ドメインデータ要素を、人間の視覚システムにより敏感なデータ要素を強調するために、及び人間の視覚システムに敏感でないデータ要素を強調しないために、量子化するために構成されたコンタイザー;
該コンタイザーで量子化された該周波数ドメインデータ要素の順番に並べられたストリームを生成するために構成されたシリアライザー;及び
該シリアライザーにより生成された該順番に並べられたストリームから連続する周波数ドメインデータ要素及び不連続の周波数ドメインデータ要素を決定するために構成された可変長コーダ、
をさらに具備する装置。 - 請求項62に記載の装置であって、該フィードバックループ及び該中間レジスタに接続する少なくとも1の入力マルチプレクサをさらに具備する、ここで、各入力マルチプレクサは、データ要素を一時的に選択するため、及び該少なくとも1のバタフライプロセッサにデータ要素を転送するために構成される。
- 請求項62に記載の装置であって、該バタフライプロセッサ及び該中間レジスタに接続する少なくとも1の出力マルチプレクサをさらに具備する、ここで、各出力マルチプレクサは、データ要素を一時的に選択するため、及び該少なくとも1の中間レジスタにデータ要素を転送するために構成される。
- 請求項62に記載の装置であって、該エンコードされたデータのブロックは、ローデータ及びカラムデータとして表わすことができる、及び、該入力レジスタに接続されたトランスポーズランダムアクセスメモリ(RAM)をさらに具備する、ここで、該トランスポーズRAMは、該カラムデータが処理されている間、該ローデータを記憶するために構成され、及びここで、該トランスポーズRAMは、該ローデータが処理されている間、該カラムデータを記憶するために構成される。
- 請求項65に記載の装置、ここで、該トランスポーズRAMは、エンコードされたデータの2個のブロックを記憶するために構成することができる。
- 請求項65に記載の装置であって、該保持レジスタに接続する書き込みマルチプレクサをさらに具備する、ここで、該書き込みマルチプレクサは、1次元変換を終了するためにデータ要素を再び順番に並べるために構成される。
- 請求項62に記載の装置、ここで、該データ要素は、少なくとも2個のサブブロックからのデータ要素を含み、そしてここで、該バタフライプロセッサは、ブロックサイズ割当てに関係なく該サブブロックのそれぞれに対する変換の少なくとも一部を実行する。
- 請求項62に記載の装置であって、該フィードバックループに接続された制御シーケンサをさらに具備する、ここで、該制御シーケンサは、該フィードバックループをイネーブル若しくはディスエーブルにするために構成される。
- 請求項69に記載の装置、ここで、該制御シーケンサは、該バタフライプロセッサにスカラーを与える。
- 請求項69に記載の装置、ここで、該制御シーケンサは、所定のイベントに基づいて特定の1の該入力レジスタをイネーブルにする。
- 請求項69に記載の装置、ここで、該制御シーケンサは、ブロックサイズ割当てに基づいて該バタフライプロセッサへ該ブロックの該処理されたデータ要素の第1の部分を転送するために該フィードバックループをイネーブルにする。
- 請求項69に記載の装置、ここで、該制御シーケンサは、ブロックサイズ割当てに基づいて特定の1の該中間レジスタをイネーブルにする。
- 請求項69に記載の装置、ここで、該制御シーケンサは、ブロックサイズ割当てに基づいて特定の1の該出力レジスタをイネーブルにする。
- 請求項62に記載の装置、ここで、該数学演算は、足し算、掛け算、及び引き算のうちの1つである。
- 請求項62に記載の装置、ここで、各バタフライプロセッサは、1次元変換の一部分を実施する。
- エンコードされたデータをピクセルドメインから周波数ドメインへ変換する方法であって、該エンコードされたデータは複数のデータ要素を具備する、前記方法は:
(a) 該ピクセルドメイン中の該複数のデータ要素を複数のブロックにグループ分けする、該複数のブロックの各ブロックは該ピクセルドメイン中に複数のデータ要素を具備する;
(b) 処理されたデータ要素の第1の出力を生成するために、上記(a)において該グループ分けした複数のデータ要素から選択した対のデータ要素に対して少なくとも1のバタフライプロセッサにより複数の数学演算のうち少なくとも1の数学演算を実施する;
(c) 制御シーケンサにより、上記(b)において処理された対のデータ要素のいずれかが追加の数学演算を必要とするか否かに関する決定をする;
(d) 上記(c)において追加の数学演算を必要とすると決定された該処理されたデータ要素の第1の部分を、該制御シーケンサにより選択する;
(e) 上記(c)において追加の数学演算を必要としないと決定された該処理されたデータ要素の第2の部分を、該制御シーケンサにより選択する;
(f) 処理されたデータ要素の第2の出力を生成するために、上記(d)において選択した対の該処理されたデータ要素の第1部分に対して該少なくとも1のバタフライプロセッサにより少なくとも1の追加の数学演算を実施する、ここで、該第2の出力は、複
数の数学演算を終了した該処理されたデータ要素の該第1の部分と該第2の部分を含む;
(g) 上記(d)において選択した該処理されたデータ要素の第1の部分に実行された該追加の数学演算が終了するまで、保持レジスタで上記(e)において選択した該処理されたデータ要素の第2の部分を記憶する;
(h) 該処理されたデータ要素の全てが追加の数学演算を必要としなくなるまで、及び周波数ドメインデータ要素に変換されるまで、必要に応じて、ステップ(c)、(d)、(e)、(f)及び(g)を繰り返す;
(i) 人間の視覚システムにより敏感なデータ要素を強調するために、及び該人間の視覚システムに敏感でないデータ要素を強調しないために、上記(h)において変換された該周波数ドメインデータ要素をコンタイザーにより量子化する;
(j) 周波数ドメインデータ要素の順番に並べられたストリームを生成するために上記(i)において該量子化された周波数ドメインデータデータ要素をスキャンシリアライザーにより順番に並べる;及び
(k) 連続する周波数ドメインデータ要素及び不連続の周波数ドメインデータ要素を決定するために上記(j)において該順番に並べられた周波数ドメインデータ要素をコーダによりコーディングする、
を具備する方法。 - 請求項77に記載の方法、ここで、該エンコードされたデータのブロックは、ローデータ及びカラムデータとして表わすことができる、及び以下をさらに具備する:
該カラムデータが処理されている間、トランスポーズランダムアクセスメモリ(RAM)を用いて該ローデータを記憶し;及び
該ローデータが処理されている間、該トランスポーズランダムアクセスメモリ(RAM)を用いて該カラムデータを記憶する。 - 請求項77に記載の方法であって、要求される制御信号に基づきステップ(a)、(b)、(c)、(d)、(e)、(f)、(g)及び(h)を制御する、をさらに具備する。
- 請求項79に記載の方法であって、ブロックサイズ割当てに基づき特定のデータ要素に適用するために該バタフライプロセッサにスカラーを与える、をさらに具備する。
- 請求項77に記載の方法、ここで、各バタフライプロセッサは、1次元変換の一部分を実施する。
- 請求項77に記載の方法、ここで、該バタフライプロセッサは、エンコードされたデータのブロックの該変換を一連の1次元変換として実行する。
- 請求項15に記載の装置、ここで、該制御シーケンサは、該ブロックに対して生成されたPQRデータに基づいて該バタフライプロセッサに該ブロックの該処理されたデータ要素の該第1の部分を転送するために該フィードバックループをイネーブルにする、ここで、該PQRデータは、該ブロックと該ブロック内の任意のサブブロックのサイズを定義する。
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