JP5476435B2 - 駆動回路、ドライバｉｃチップ、駆動装置、プリントヘッド、画像形成装置、表示装置及び制御方法 - Google Patents

駆動回路、ドライバｉｃチップ、駆動装置、プリントヘッド、画像形成装置、表示装置及び制御方法 Download PDF

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Description

本発明は、被駆動素子の群、例えば電子写真プリンタにおけるＬＥＤ（発光ダイオード）アレイなどの発光素子アレイ、サーマルプリンタにおける発熱抵抗体の列、表示装置における表示素子の列などを選択的にかつサイクル的に駆動する駆動回路、ドライバＩＣチップ、及び該ドライバＩＣチップを備えた駆動装置に関する。
本発明はまた、電子写真プロセスで用いられるＬＥＤアレイや発熱抵抗体の列を駆動する駆動装置を備えたプリントヘッドに関する。
本発明はさらに、プリントヘッドを備えた画像形成装置に関する。
本発明はさらに、駆動装置を備えた表示装置に関する。
本発明はさらに、駆動回路の制御方法に関する。
電子写真プロセスを用いたプリンタなどの画像形成装置では、露光装置としてＬＥＤアレイなど複数の発光素子を多数直線状に配置して、これらを選択的に発光させて画像を形成する発光素子アレイヘッドと呼ばれるものがある。
発光素子アレイヘッドでは、発光素子の点滅データ（駆動データ）を予めシフトレジスタを用いて一列分蓄えた後、発光素子の各々に対応するトランジスタなどで構成されるスイッチング素子をオン・オフさせていた（例えば特許文献１を参照）。
以下、ＬＥＤアレイを用いて形成されたプリントヘッドを備えた電子写真プリンタについて説明し、従来技術の問題点を説明する。
以下の説明において、発光ダイオードをＬＥＤ、モノリシック集積回路をＩＣ、ＮチャンネルＭＯＳトランジスタをＮＭＯＳ、ＰチャンネルＭＯＳトランジスタをＰＭＯＳと略称することがある。さらにチャネル型を意識せずＭＯＳトランジスタを単に「ＭＯＳ」と略称することもある。
また、信号レベルのＨｉｇｈ（「高」レベル）を論理値「１」に、Ｌｏｗ（「低」レベル）を論理値「０」に対応させて記載することがある。
さらに、信号の論理を明確にする必要がある場合には、信号を表す符号の末尾に「−Ｐ」を付して正論理信号であることを、信号を表す符号の末尾に「−Ｎ」を付して負論理信号であることを示す。さらに、信号を表す符号として、信号が入力または出力される端子、或いは信号が出力される素子乃至回路と同じ符号が用いられることがある。
従来の電子写真プリンタにおいては、帯電した感光体ドラムを印刷情報に応じて選択的に光照射して静電潜像を形成し、該静電潜像にトナーを付着させて現像を行なってトナー像を形成し、該トナー像を用紙に転写し、定着させるようになっている。
図１は、従来の電子写真プリンタにおけるプリンタ制御回路のブロック図である。
図１において、１は印刷制御部であり、マイクロプロセッサ、ＲＯＭ、ＲＡＭ、入出力ポート、タイマなどによって構成される。
印刷制御部１は、プリンタの印刷部の内部に配設され、図示しない上位コントローラからの制御信号ＳＧ１、ビデオ信号（ドットマップデータを一次元的に配置したもの）ＳＧ２などによって、プリンタ全体をシーケンス制御し、印刷動作を行なう。
上記制御信号ＳＧ１によって印刷指示を受信すると、印刷制御部１は、まず定着器温度センサ２３によってヒータ２２ａを内蔵した定着器２２が使用可能な温度範囲にあるか否かを検出し、該温度範囲になければヒータ２２ａに通電し、使用可能な温度まで定着器２２を加熱する。次にドライバ２を介して現像・転写プロセス用モータ（ＰＭ）３を回転させ、同時に帯電信号ＳＧＣによって帯電用電圧電源２５をオンにし、現像器２７の帯電を行なう。
そして、図示しない用紙の有無（図示しない給紙部に用紙がセットされているかどうか）および種類が用紙残量センサ８、用紙サイズセンサ９によって検出され、該用紙に合った用紙送りが開始される。ここで、用紙送りモータ（ＰＭ）５はドライバ４を介して双方向に回転させることが可能であり、最初に逆転させて、用紙吸入ロセンサ６が検知するまで、セットされた用紙を予め設定された量だけ送り、続いて、正回転させて用紙をプリンタ内部の印刷機構内に搬送することができる。
印刷制御部１は、用紙が印刷可能な位置まで到達した時点において、上位コントローラに対してタイミング信号ＳＧ３（主走査同期信号、副走査同期信号を含む）を送信し、ビデオ信号ＳＧ２を受信する。上位コントローラにおいてページ毎に編集され、印刷制御部１に受信されたビデオ信号ＳＧ２は、印刷データ信号ＨＤ−ＤＡＴＡ３〜ＨＤ−ＤＡＴＡ０としてＬＥＤヘッド１９に転送される。ＬＥＤヘッド１９はそれぞれ１ドット（ピクセル）の印刷のために設けられたＬＥＤを複数個線状に配列したものであり、プリントヘッドとして用いられる。
そして、印刷制御部１は１ライン分のビデオ信号ＳＧ２を受信すると、ＬＥＤヘッド１９にラッチ信号ＨＤ−ＬＯＡＤを送信し（ＨＤ−ＬＯＡＤをＨｉｇｈにし）、印刷データ信号ＨＤ−ＤＡＴＡをＬＥＤヘッド１９内に保持させる。また、印刷制御部１は上位コントローラから次のビデオ信号ＳＧ２を受信している最中においても、ＬＥＤヘッド１９に保持した印刷データ信号ＨＤ−ＤＡＴＡ３〜ＨＤ−ＤＡＴＡ０に基づいて印刷する（ＬＥＤを駆動する）ことができる。
ＨＤ−ＣＬＫ−Ｐ、ＨＤ−ＣＬＫ−Ｎは印刷データ信号ＨＤ−ＤＡＴＡ３〜ＨＤ−ＤＡＴＡ０をＬＥＤヘッド１９に送信するためのクロック信号であり、小振幅差動信号が用いられる。なお、特に区別する必要のない場合、差動信号ＨＤ−ＣＬＫ−Ｐ、ＨＤ−ＣＬＫ−Ｎを単にＨＤ−ＣＬＫと記載する場合がある。
ＨＤ−ＨＳＹＮＣ−Ｎは主走査同期信号、ＨＤ−ＳＴＢ−Ｎはストローブ信号である。
ビデオ信号ＳＧ２の送受信は、印刷ライン毎に行われる。ＬＥＤヘッド１９によって印刷される情報は、負電位に帯電させられた図示しない感光体ドラム上において電位の上昇したドットとして潜像化される。そして、現像器２７において、負電位に帯電させられた画像形成用のトナーが、電気的な吸引力によって各ドットに吸引され、トナー像が形成される。
その後、該トナー像は転写器２８に送られ、一方、転写信号ＳＧ４によって正電位の転写用高圧電源２６がオンになり、転写器２８は感光体ドラムと転写器２８との間隔を通過する用紙上にトナー像を転写する。
転写されたトナー像を有する用紙は、ヒータ２２ａを内蔵する定着器２２に当接して搬送され、該定着器２２の熱によって用紙に定着される。この定着された画像を有する用紙は、更に搬送されてプリンタの印刷機構から用紙排出ロセンサ７を通過してプリントが外部に排出される。
印刷制御部１は用紙サイズセンサ９、用紙吸入ロセンサ６の検知に対応して、用紙が転写器２８を通過している間だけ転写用高圧電源２６からの電圧を転写器２８に印加する。そして、印刷が終了し、用紙が用紙排出ロセンサ７を通過すると、帯電用高圧電源２５による現像器２７への電圧の印加を終了し、同時に現像、転写プロセス用モータ３の回転を停止させる。
以後、上記の動作を繰り返す。
次に、ＬＥＤヘッド１９について説明する。図２は従来の一般的なＬＥＤヘッドの構造を示す図である。本従来例の説明や後述する実施の形態の説明においては、一例としてＡ４サイズの用紙に１インチ当たり６００ドットの解像度で印刷可能なＬＥＤヘッドを想定する。この場合、ＬＥＤ素子の総数は４９９２ドットであり、これを構成するために、例えば各々１９２個のＬＥＤ素子を備えた２６個のＬＥＤアレイチップが直線状に配列されている。
但し、図２では図示の簡略化のため、２個のＬＥＤアレイチップＣＨＰ１、ＣＨＰ２とこれらに対応して配置された２個のドライバＩＣチップＤＩＣ１、ＤＩＣ２のみが示されている。言い換えると、第３段乃至第２６段のＬＥＤアレイチップＣＨＰ３〜ＣＨＰ２６、及び第３段〜第２６段のドライバＩＣチップＤＩＣ３〜ＤＩＣ２６は図示が省略されている。ＬＥＤアレイチップＣＨＰ１〜ＣＨＰ２６は、互いに同一の回路により構成され、ドライバＩＣチップＤＩＣ１〜ＤＩＣ２６は、互いに同一の回路により構成され、互いにカスケード接続されている。
なお、以下の説明において、すべてのドライバＩＣチップ当てはまる説明においては、符号ＤＩＣを用いることがある。同様に、すべてのＬＥＤアレイチップに当てはまる説明においては、符号ＣＨＰを用いることがある。
１０１〜１０８はＬＥＤ素子であって、ＬＥＤアレイチップ毎に１９２個ずつ配置されている。
第１の共通スイッチを構成するパワーＭＯＳ１０９のドレーンはＬＥＤ１０１、１０３、１０５、１０７等のカソードと接続され、第２の共通スイッチを構成するパワーＭＯＳ１１０のドレーンはＬＥＤ１０２、１０４、１０６、１０８等のカソードと接続されている。パワーＭＯＳ１０９、１１０のソースはグランドに接続されている。
このように、各ＬＥＤアレイＣＨＰ１、ＣＨＰ２内の奇数番目のＬＥＤ素子１０１、…１０３、１０５、…１０７はカソードが互いに接続され、即ちすべて共通カソードノードＣＣｏに接続され、該共通カソードノードＣＣｏは、パワーＭＯＳ１０９を介してグランドＧＮＤに接続されている。一方、偶数番目のＬＥＤ素子１０２、…１０４、１０６、…１０８はカソードが互いに接続され、即ちすべて共通カソードノードＣＣｅに接続され、該共通カソードノードＣＣｅは、パワーＭＯＳ１１０を介してグランドＧＮＤに接続されており、パワーＭＯＳ１０９とパワーＭＯＳ１１０を異なるタイミングでオンさせることにより、奇数番目のＬＥＤ素子１０１、…１０３、１０５、…１０７と、偶数番目のＬＥＤ素子１０２、…１０４、１０６、…１０８が時分割駆動される。
また、パワーＭＯＳ１０９は、そのゲートが第１段のドライバＩＣチップＤＩＣ１の共通スイッチ制御信号出力端子ＫＤＲと接続され、第１段のドライバＩＣチップＤＩＣ１の共通スイッチ制御信号出力端子ＫＤＲから供給される制御信号ＫＤＲ１により制御される。
パワーＭＯＳ１１０は、そのゲートが第２段のドライバＩＣチップＤＩＣ２の共通スイッチ制御信号出力端子ＫＤＲと接続され、第２段のドライバＩＣチップＤＩＣ２の共通スイッチ制御信号出力端子ＫＤＲから供給される制御信号ＫＤＲ２により制御される。
図２に示す構成においては、４つ（４連）の印刷データ信号ＨＤ−ＤＡＴＡ３〜０が入力され、それぞれのＬＥＤ素子の駆動に用いられる。また、奇数番目のＬＥＤ素子と偶数番目のＬＥＤ素子は時分割的に駆動される。従って、隣接するＬＥＤ素子８個のうち、奇数番目同士あるいは偶数番目同士の４画素分のデータをクロック信号ＨＤ−ＣＬＫ毎に同時に送出することができる。
このため、印刷制御部１から出力される印刷データ信号ＨＤ−ＤＡＴＡ３〜０はクロック信号ＨＤ−ＣＬＫと共にＬＥＤヘッド１９に入力され、後に図３を参照して説明する各ドライバＩＣチップＤＩＣ１、ＤＩＣ２内に設けられた４つの互いに並列的に設けられたシフトレジスタ中を、前記した４９９２ドット分のドットデータが順次転送される。この順次転送においては、例えば、奇数番目のすべてのドット（２４９６個のドット）のドットデータが先に転送され、その後偶数番目のすべてのドット（２４９６個のドット）のドットデータが転送される。
奇数番目のすべてのドットのドットデータの転送が終わると、ラッチ信号ＨＤ−ＬＯＡＤがＬＥＤヘッド１９に入力され（ＨＤ−ＬＯＡＤがＨｉｇｈにされ）、これらのドットデータはシフトレジスタを構成する複数段のフリップフロップにそれぞれ対応して設けられたラッチ素子にそれぞれラッチされる。
偶数番目のすべてのドットのドットデータの転送が終わると、ラッチ信号ＨＤ−ＬＯＡＤがＬＥＤヘッド１９に入力され（ＨＤ−ＬＯＡＤがＨｉｇｈにされ）、これらのドットデータはシフトレジスタを構成する複数段のフリップフロップにそれぞれ対応して設けられたラッチ素子にそれぞれラッチされる。
奇数番目のすべてのドットのドットデータのラッチ、及び偶数番目のすべてのドットのドットデータのラッチが終わり、すべてのドットのデータが揃う（ラッチされた状態となると）、ドットデータと印刷駆動信号ＨＤ−ＳＴＢ−Ｎとによって、発光素子（今の例ではＬＥＤである）のうち、Ｈｉｇｈ（高）レベルであるドットデータに対応するものが点灯される。なお、ＶＤＤは電源、ＧＮＤはグランド（グランド電位ノード）である。
ＨＤ−ＨＳＹＮＣ−Ｎは上記した主走査同期信号であり、この主走査同期信号ＨＤ−ＨＳＹＮＣ−Ｎが一度発生されてから次に発生されるまでの期間を主走査期間と呼び得る。一つの主走査期間において、すべてのＬＥＤ素子の各々に１ビットの印刷データ、即ち全体で、２６×２４×４×２（＝４９９６）ビットが転送される。例えば、各主走査期間の前半で奇数番目のドットのための２６×２４×４（＝２４９６）ビットの印刷データが転送され、後半で偶数番目のドットのための２６×２４×４（＝２４９６）ビットの印刷データが転送される。
ＶＲＥＦはＬＥＤ駆動のための駆動電流値を指令するための基準電圧であって、ＬＥＤヘッド１９内に設けられた図示しない基準電圧発生回路により発生される。
以上のような印刷の実行（印刷データの転送及び印刷データに基づくＬＥＤの駆動）に先立って、印刷データの転送に用いられるのと同じシフトレジスタを用いて補正データが転送され、メモリに格納されており、印刷データに基づくＬＥＤの駆動の際に、補正データに基づいて駆動電流値が補正される。
図３は図２において示したドライバＩＣチップの詳細な構成を示すブロック図である。
ＦＦＡ１〜ＦＦＡ２５、ＦＦＢ１〜ＦＦＢ２５、ＦＦＣ１〜ＦＦＣ２５、ＦＦＤ１〜ＦＦＤ２５はフリップフロップであって、４つの互いに並列的なシフトレジスタＳＦＲａ、ＳＦＲｂ、ＳＦＲｃ、ＳＦＲｄを構成する。
ＬＴＡ１〜ＬＴＤ１、…ＬＴＡ２４〜ＬＴＤ２４はラッチ素子であって、これら全体でラッチ回路を構成している。
ＭＥＭはメモリ回路であり（（２４×４）個のメモリ回路に対して同じ符号が付してある）、メモリ回路ＭＥＭには、ＬＥＤの光量ばらつき補正のための補正データ（ドット補正データ）が格納される。メモリ回路ＭＥＭに格納されたドット毎の補正データは、印刷の際に、読み出されて、ＬＥＤの駆動電流の補正に利用される。
メモリ回路ＭＥＭの各々は、互いに隣接する奇数番目及び偶数番目のＬＥＤ（ドット）のそれぞれの補正データを格納し、２組のデータ出力端子Ｍｏ、Ｍｅから読み出し可能になっている。
ＭＣＭはメモリ回路であり、ＬＥＤアレイチップ毎の光量補正データ（チップ補正データ）もしくはドライバＩＣチップ毎の補正データＨｃを格納し、データ出力端子Ｍｃから読み出し可能になっている。
ＭＯＥもメモリ回路であり、メモリ回路ＭＯＥには、そのドライバＩＣチップの共通スイッチ制御信号出力端子ＫＤＲから出力される共通スイッチ制御信号ＫＤＲの値を決めるためのデータ（共通スイッチ制御データ）Ｈｋが格納される。メモリ回路ＭＯＥに格納されたデータＨｋは、印刷の際（印刷データに基づきＬＥＤを駆動する際）に読み出されて、共通スイッチ制御信号ＫＤＲの生成に利用される。
（２４×４）個のメモリ回路ＭＥＭはそれぞれ、フリップフロップＦＦＡ１〜ＦＦＡ２４、ＦＦＢ１〜ＦＦＢ２４、ＦＦＣ１〜ＦＦＣ２４、ＦＦＤ１〜ＦＦＤ２４のＱ端子（データ出力端子）からの出力を受ける一方、メモリ回路ＭＣＭはフリップフロップＦＦＤ２５のＱ端子からの出力を受け、メモリ回路ＭＯＥは、フリップフロップＦＦＣ２５のＱ端子からの出力を受ける。
ＭＵＸはマルチプレクサ回路であり（（２４×４）個のマルチプレクサ回路に対して同じ符号が付してある）、これらの各々は、対応するメモリ回路ＭＥＭの２組の出力端子Ｍｏ、Ｍｅから読み出される２組の補正データ（即ち、奇数番目のドットのための補正データＨｏと偶数番目のドットのための補正データＨｅ）を２組の入力端子Ｘｏ、Ｘｅで受けて、そのいずれかを選択して出力端子ＸＱから出力する。
ＤＲＶはＬＥＤ駆動部であり、（（２４×４）個のＬＥＤ駆動部に対して同じ符号が付してある）ラッチ素子ＬＴＡ１〜ＬＴＡ２４、ＬＴＢ１〜ＬＴＢ２４、ＬＴＣ１〜ＬＴＣ２４、ＬＴＤ１〜ＬＴＤ２４のうちの対応するものからの点滅データと、対応するマルチプレクサ回路ＭＵＸから供給される補正データに基づいて、ＬＥＤの駆動電流を出力する。
ＣＴＲ１は第１の制御回路であって、補正データをメモリ回路ＭＥＭやメモリ回路ＭＣＭに対して書き込むときに書き込み指令信号（メモリセル選択信号Ｗ０〜Ｗ３、及びイネーブル信号Ｅ１、Ｅ２）を発生する。なお、イネーブル信号Ｅ２は後述のように、選択回路ＳＥＬの制御にも用いられるが、メモリの書込みの制御にも用いられるので、便宜上「イネーブル信号」と呼ばれる。第１の制御回路ＣＴＲ１はメモリ制御回路とも呼ばれる。
メモリ回路ＭＯＥへの共通スイッチ制御データの書き込みは、メモリセル選択信号Ｗ０〜Ｗ３のいずれか、例えば、Ｗ３により制御される。
ＣＴＲ２は第２の制御回路であって、マルチプレクサ回路ＭＵＸに対し奇数番目のドットのためのデータと偶数番目のドットのためのデータとのデータ選択信号（切り替え指令信号）Ｓ１Ｐ、Ｓ１Ｎ、Ｓ２Ｐ、Ｓ２Ｎを発生する。第２の制御回路ＣＴＲ２はマルチプレクサ制御回路とも呼ばれる。
ＣＴＲ３は第３の制御回路であって、共通スイッチ制御信号ＫＤＲを生成する。第３の制御回路は、共通スイッチ制御回路とも呼ばれる。
ＡＤＪは制御電圧発生回路であって、基準電圧端子ＶＲＥＦより入力された基準電圧値ＶＲＥＦを受けて、ＬＥＤ駆動のための制御電圧Ｖｃｏｎｔを発生する。この際、メモリ回路ＭＣＭから端子Ｍｃを介して供給される補正データに基づいて、制御電圧の値が補正される。基準電圧値ＶＲＥＦは図示しないレギュレータ回路により発生されるものであり、ＬＥＤの全点灯駆動時のように電源電圧が一瞬降下するような状況においても、基準電圧ＶＲＥＦは所定値のままとすることができ、ＬＥＤ駆動電流の低下が発生しないようになっている。
２０１は小振幅差動信号ＣＬＫ−Ｐ、ＣＬＫ−Ｎの入力回路であり、小振幅信号ＣＬＫ−Ｐ、ＣＬＫ−ＮをドライバＩＣチップ内部で用いられる論理振幅信号に変換するためのものである。
２０２はバッファ回路であり、入力回路２０１の出力信号を受けて、フリップフロップＦＦＡ１〜ＦＦＡ２５、ＦＦＢ１〜ＦＦＢ２５、ＦＦＣ１〜ＦＦＣ２５、ＦＦＤ１〜ＦＦＤ２５からなるシフトレジスタのクロック信号ＣＫを駆動する。バッファ回路２０２は多数のフリップフロップを駆動するので、大きな駆動能力を有し、比較的大きな遅延時間を有する。
２０３〜２０６は遅延回路であり、小振幅差動入力回路２０１、バッファ回路２０２等による信号遅延に略等しい遅延時間をデータ信号に対しても与えることで、クロック信号経路とデータ信号経路との間で、信号遅延に著しい差を生じないように、即ち各フリップフロップＦＦに、クロック信号の供給とデータ信号の供給が適切なタイミング（位相）関係を有することになるようにしている。
ＳＥＬは選択回路、２０７〜２１０はバッファ回路であって、選択回路ＳＥＬからの出力信号を受けて、データ出力端子ＤＡＴＡＯ３〜ＤＡＴＡＯ０を駆動する。
２１１は抵抗であって、ストローブ端子ＳＴＢと電源ＶＤＤとの間に接続されて、プルアップ素子を構成している。２１２、２１３はインバータ回路、２１４はＮＡＮＤ回路である。
フリップフロップＦＦＡ１〜ＦＦＡ２５はカスケード接続されており、ドライバＩＣチップのデータ入力端子ＤＡＴＡＩ０は遅延回路２０３を介してフリップフロップＦＦＡ１のＤ端子（データ入力端子）に接続され、フリップフロップＦＦＡ２４及びＦＦＡ２５のＱ端子からの出力はそれぞれ選択回路ＳＥＬの入力端子Ａ０及びＢ０に入力され、これらの入力端子に対応する（即ち、これらの入力端子Ａ０、Ｂ０への入力のいずれかが選択されて出力される）出力端子Ｙ０はバッファ回路２０７を介してドライバＩＣチップのデータ出力端子ＤＡＴＡＯ０に接続されている。
同様に、フリップフロップＦＦＢ１〜ＦＦＢ２５、ＦＦＣ１〜ＦＦＣ２５、ＦＦＤ１〜ＦＦＤ２５もそれぞれカスケード接続されており、ドライバＩＣチップのデータ入力端子ＤＡＴＡＩ１、ＤＡＴＡＩ２、ＤＡＴＡＩ３は遅延回路２０４〜２０６を介してフリップフロップＦＦＢ１、ＦＦＣ１、ＦＦＤ１のＤ端子にそれぞれ接続されている。
フリップフロップＦＦＢ２４及びＦＦＢ２５、フリップフロップＦＦＣ２４及びＦＦＣ２５、フリップフロップＦＦＤ２４及びＦＦＤ２５のＱ端子からの出力も選択回路ＳＥＬの入力端子Ａ１、Ｂ１、Ａ２、Ｂ２、Ａ３、Ｂ３に接続され、これらに対応する出力端子Ｙ１、Ｙ２、Ｙ３はそれぞれバッファ回路２０８〜２１０を介してドライバＩＣチップのデータ出力端子ＤＡＴＡＯ１、ＤＡＴＡＯ２、ＤＡＴＡＯ３にそれぞれ接続されている。
従って、フリップフロップＦＦＡ１〜ＦＦＡ２５、ＦＦＢ１〜ＦＦＢ２５、ＦＦＣ１〜ＦＦＣ２５、ＦＦＤ１〜ＦＦＤ２５は、それぞれカスケード接続された２５段のフリップフロップを備えたシフトレジスタＳＦＲａ、ＳＦＲｂ、ＳＦＲｃ、ＳＦＲｄを構成しており、選択回路ＳＥＬによりシフト段数を２４段と２５段とに切り替えることができる。
選択回路ＳＥＬは、イネーブル信号Ｅ２によって制御されて上記の選択動作を行う。即ち、イネーブル信号Ｅ２がＨｉｇｈのときは、入力端子Ｂ０〜Ｂ３を出力端子Ｙ０〜Ｙ３に接続して、シフトレジスタＳＦＲａ、ＳＦＲｂ、ＳＦＲｃ、ＳＦＲｄを２５段のシフトレジスタとして動作させ、イネーブル信号Ｅ２がＬｏｗのときは、入力端子Ａ０〜Ａ３を出力端子Ｙ０〜Ｙ３に接続して、シフトレジスタＳＦＲａ、ＳＦＲｂ、ＳＦＲｃ、ＳＦＲｄを２４段のシフトレジスタとして動作させる。
カスケード接続された２６段のドライバＩＣチップうちの最後の段以外の段、即ち第ｉ段（ｉは１乃至２５のいずれか）ドライバＩＣチップＤＩＣｉのデータ出力端子ＤＡＴＡＯ０〜ＤＡＴＡＯ３は、次段（第（ｉ＋１）段）のドライバＩＣチップＤＩＣ（ｉ＋１）のデータ入力端子ＤＡＴＡＩ０〜ＤＡＴＡＩ３にそれぞれ接続されている。
従って、ドライバＩＣチップＤＩＣ１〜ＤＩＣ２６のフリップフロップＦＦＡ１〜ＦＦＡ２５は、印刷制御部１から初段のドライバＩＣチップＤＩＣ１に入力されるデータ信号ＨＤ−ＤＡＴＡ０をクロック信号に同期してシフトさせる２４×２６段あるいは２５×２６段のシフトレジスタＳＦＲａを構成している。
同様に、ドライバＩＣチップＤＩＣ１〜ＤＩＣ２６のフリップフロップＦＦＢ１〜ＦＦＢ２５、ＦＦＣ１〜ＦＦＣ２５、ＦＦＤ１〜ＦＦＤ２５は、印刷制御部１から初段のドライバＩＣチップＤＩＣ１に入力されるデータ信号ＨＤ−ＤＡＴＡ１、ＨＤ−ＤＡＴＡ２、ＨＤ−ＤＡＴＡ３をクロック信号に同期してシフトさせる２４×２６段あるいは２５×２６段のシフトレジスタＳＦＲｂ、ＳＦＲｃ、ＳＦＲｄをそれぞれ構成している。
ラッチ素子ＬＴＡ１〜ＬＴＡ２４、ＬＴＢ１〜ＬＴＢ２４、ＬＴＣ１〜ＬＴＣ２４、ＬＴＤ１〜ＬＴＤ２４は、その制御端子Ｇに入力されるラッチ信号ＬＯＡＤ−Ｐによりラッチ動作を行う。ラッチ素子ＬＴＡ１〜ＬＴＡ２４は、フリップフロップＦＦＡ１〜ＦＦＡ２４に格納されたデータ信号ＨＤ−ＤＡＴＡ０をラッチする。同様に、ラッチ素子ＬＴＢ１〜ＬＴＢ２４はフリップフロップＦＦＢ１〜ＦＦＢ２４に格納されたデータ信号ＨＤ−ＤＡＴＡ１をラッチする。ラッチ素子ＬＴＣ１〜ＬＴＣ２４はフリップフロップＦＦＣ１〜ＦＦＣ２４に格納されたデータ信号ＨＤ−ＤＡＴＡ２をラッチする。ラッチ素子ＬＴＤ１〜ＬＴＤ２４はフリップフロップＦＦＤ１〜ＦＦＤ２４に格納されたデータ信号ＨＤ−ＤＡＴＡ３をラッチする。
ＮＡＮＤ回路２１４には、端子ＳＴＢに入力されるストローブ信号ＨＤ−ＳＴＢ−Ｎと、ロード端子ＬＯＡＤより入力されるラッチ信号ＬＯＡＤ−Ｐがそれぞれインバータ回路２１２、２１３を介して入力され、ＬＥＤ駆動部ＤＲＶによるＬＥＤの駆動のタイミングを定める信号（駆動タイミング信号）ＤＳＴを生成する。
駆動タイミング信号ＤＳＴは、ストローブ信号ＨＤ−ＳＴＢ−Ｎとラッチ信号ＬＯＡＤ−ＰがともにＬｏｗのときに、Ｌｏｗとなり、このときＬＥＤ駆動部ＤＲＶにより、ＬＥＤが駆動される。
図４は図３に示したドライバＩＣチップＤＩＣの端子の配置を示す概略平面図である。
図４の構成においては、１９２個のＬＥＤ素子を２回に分けて時分割駆動を行うため、９６個のＬＥＤ駆動端子ＤＯ１〜ＤＯ９６を備え、該端子と一対一に対応して設けられた駆動部ＤＲＶを備えている。
図４において、１２１はドライバＩＣチップＤＩＣの端子パッド（接続用パッド）が形成される面の外形（輪郭）を示す。図示のように、このドライバＩＣチップＤＩＣは、端子パッドが形成される面が概して長方形状であり、一対の長辺、即ち第１の長辺１２１ａ及び第２の長辺１２１ｂと、一対の短辺、即ち第１の短辺１２１ｃ及び第２の短辺１２１ｄを有する。
ＤＯ１〜ＤＯ９６は被駆動素子としてのＬＥＤに駆動電流を供給するための端子パッドであり、第１の長辺１２１ａに沿って配列されている。
１２２、１２３、１２４はＶＤＤ電源端子パッド、１２５はＶＤＤ電源配線であり、ＬＥＤ駆動用端子パッドＤＯ１〜ＤＯ９６に隣接して配置されたＬＥＤ駆動部ＤＲＶの上に位置する絶縁層の上に配設された部分１２５ａと、ＶＤＤ電源端子パッド１２２、１２３、１２４に接続するための分岐部１２５ｂ、１２５ｃ、１２５ｄとを備え、全体として略Ｅ字状の帯状配線からなる。
１２６はＶＤＤ電源端子パッド１２２、１２３、１２４以外のパッド、即ち、ＤＡＴＡＩ０〜ＤＡＴＡＩ３、ＤＡＴＡＯ３〜ＤＡＴＡＯ０、ＨＳＹＮＣ、ＬＯＡＤ、ＣＬＫＰ、ＣＬＫＮ、ＧＮＤ、ＶＲＥＦ、ＳＴＢ、ＫＤＲで表される信号、電源電圧などのための端子パッド（制御端子パッド、電源端子パッド）の全体を指す。パッド１２２、１２３、１２４、及び１２６は、ドライバＩＣチップＤＩＣの第２の長辺１２１ｂに沿って配置されている。
図５（ａ）乃至（ｃ）は、図４の構成のＬＥＤドライバを複数個カスケード接続することで構成されるＬＥＤヘッドの構成を示す。
図５（ａ）はＬＥＤヘッドのプリント回路板の全体的構成を概略的に示す概略平面図、図５（ｂ）はドライバＩＣチップとＬＥＤアレイの接続状況を示す部分拡大概略平面図、図５（ｃ）は図５（ｂ）の５Ｃ−５Ｃ線に沿う概略断面図である。
１５１はＬＥＤヘッドの回路配線が形成されたプリント配線板、１５２はドライバＩＣチップの列であって、ドライバＩＣチップＤＩＣ１〜ＤＩＣ２６から成り、図５（ｂ）においては３つのドライバＩＣチップＤＩＣ１〜ＤＩＣ３の部分が拡大されて示されている。
１５３はＬＥＤアレイチップの列であって、図５（ｂ）においてはＬＥＤアレイチップＣＨＰ１〜ＣＨＰ３の部分が拡大されて示されている。
１５０はＬＥＤヘッドのコネクタ端子であって、ＬＥＤヘッドの制御信号や電源端子が含まれる。
１５４、１５５、１５６はボンディングワイヤであって、ボンディングワイヤ１５４はＬＥＤ素子の共通カソードノード（図２のＣＣｏ、ＣＣｅ）とプリント配線板１５１に設けられた図示しないカソードパッドとを接続している。
ボンディングワイヤ１５５はＬＥＤ素子のアノード端子パッドとドライバＩＣチップの端子パッドが形成される面の、第１の長辺１２１ａに沿って配列されたＬＥＤ駆動端子パッドＤＯ１〜ＤＯ９６（図４）を接続し、ボンディングワイヤ１５６はドライバＩＣチップのＶＤＤ電源端子パッド１２２、１２３、１２４、並びに符号ＤＡＴＡＩ０〜ＤＡＴＡＩ３、ＤＡＴＡＯ３〜ＤＡＴＡＯ０、ＨＳＹＮＣ、ＬＯＡＤ、ＣＬＫＰ、ＣＬＫＮ、ＧＮＤ、ＶＲＥＦ、ＳＴＢ、ＫＤＲで表される信号、電源電圧などのためのパッド（図４でその全体が符号１２６で示されるもの）、言い換えると、図４において、第２の長辺１２１ｂに沿って配列されたパッドと、プリント配線板１５１のパッド列１５７とを接続している。
１５８はプリント配線板１５１上に設けられた配線パターンであって、例えばドライバＩＣチップＤＩＣ１のＤＡＴＡＯ３〜ＤＡＴＡＯ０端子パッドに接続されたボンディングワイヤ１５６を一旦プリント配線板１５１の端子パッド１５７に接続し、該配線パターン１５８を経由してプリント配線板１５１の別の端子パッド１５７に接続し、再びボンディングワイヤ１５６によって、ドライバＩＣチップＤＩＣ２のＤＡＴＡＩ３〜ＤＡＴＡＩ０端子パッドに接続している。
図６は図３に示したドライバＩＣチップＤＩＣをカスケード接続して成る回路において、印刷データ転送における動作の概要を分かりやすくするため、第１段のドライバＩＣチップＤＩＣ１と第２段のドライバＩＣチップＤＩＣ２の要部を抜き出して記載した回路図である。説明の共通化のため、及び第１段のドライバＩＣチップＤＩＣ１と第２段のドライバＩＣチップＤＩＣ２の関係を分かりやすくするため、符号を変えてある。また、各ドライバＩＣチップ内の、並列的に設けられた４つのシフトレジスタＳＦＲａ、ＳＦＲｂ、ＳＦＲｃ、ＳＦＲｄのうち、１つのみが示されている。
第１段のドライバＩＣチップＤＩＣ１のデータ入力端子がＤＡＴＡＩと略記されている。
第１段及び第２段のドライバＩＣチップＤＩＣ１、ＤＩＣ２のクロック信号端子はＣＬＫＰ及びＣＬＫＮであり、それを駆動する信号はＣＬＫ−Ｐ、ＣＬＫ−Ｎの２本であるが、互いに相補的な差動信号であるため片方のみ取ってＣＬＫ−Ｐと略記している。
ＤＴＩ１はドライバＩＣチップＤＩＣ１のデータ入力端子の遅延回路であって、図３において符号２０３〜２０６で示されるもののいずれかに相当する。ＤＴＩ２も同様にドライバＩＣチップＤＩＣ２のデータ入力端子の遅延回路である。
ＣＫ１はドライバＩＣチップＤＩＣ１の、図３に示されるクロック入力回路２０１とバッファ回路２０２の組合せに相当し、この組合せを単に「バッファ回路」と呼ぶこともある。ＣＫ２も同様にドライバＩＣチップＤＩＣ２のクロック入力回路２０１とバッファ回路２０２の組合せに相当し、この組合せを単に「バッファ回路」と呼ぶこともある。
ＦＦ１〜ＦＦ２４はフリップフロップであって、図３におけるフリップフロップＦＦＡ１〜ＦＦＡ２４、ＦＦＢ１〜ＦＦＢ２４、ＦＦＣＩ〜ＦＦＣ２４、又はＦＦＤ１〜ＦＦＤ２４に相当する。
ＳＥＬ１はドライバＩＣチップＤＩＣ１の選択回路であって、図３における選択回路ＳＥＬに相当する。同様にＳＥＬ２もドライバＩＣチップＤＩＣ２の選択回路ＳＥＬに相当する選択回路である。
なお、図３には、フリップフロップＦＦＡ２５、ＦＦＢ２５、ＦＦＣ２５、及びＦＦＤ２５が示されているが、印刷データの転送の際には、フリップフロップＦＦＡ２４、ＦＦＢ２４、ＦＦＣ２４、ＦＦＤ２４の出力が選択回路ＳＥＬで選択されて出力されるので、フリップフロップＦＦＡ２５、ＦＦＢ２５、ＦＦＣ２５、ＦＦＤ２５は図６には図示されていない。
図６においては、バッファ回路ＣＫ１により２４個のフリップフロップＦＦ１〜ＦＦ２４のクロック端子を駆動するように簡略化して描かれているが、実際には全部で１００個のフリップフロップ素子がバッファ回路ＣＫ１により駆動される。
同様に、ＦＦ２５〜ＦＦ４８もドライバＩＣチップＤＩＣ２に備えられたフリップフロップであって、図３におけるフリップフロップＦＦＡ１〜ＦＦＡ２４、ＦＦＢ１〜ＦＦＢ２４、ＦＦＣ１〜ＦＦＣ２４、ＦＦＤ１又はＦＦＤ２４に相当する。
ＤＴＯ１はドライバＩＣチップＤＩＣ１の出力バッファであって、図３において符号２０７〜２１０で示されるもののいずれかに相当する。ＤＴＯ２も同様にドライバＩＣチップＤＩＣ２の出力バッファ２０７〜２１０のいずれかに相当する出力バッファである。
図７は図６の回路の動作を示すタイムチャートである。
図７において、ＬＥＤヘッドのデータ入力信号であるＤＡＴＡＩ端子に時刻ｔａＡに、データｄ４８が入力され、それに引き続きデータｄ４９、ｄ５０、…が順に与えられている。
また、データｄ４８、ｄ４９、ｄ５０、…から成るデータ列の転送クロック信号はＣＬＫ−Ｐであり、転送クロック信号ＣＬＫ−Ｐの周期ＴＣＬＫ毎に、転送クロック信号ＣＬＫ−Ｐの立ち下がりエッジの時刻ｔａＢに、データがシフトレジスタ中に取り込まれる。
このときのデータ入力信号ＤＡＴＡＩのセットアップ時間がＴｓ０、ホールド時間がＴｈ０として図中に記載されている。即ち、転送クロック信号ＣＬＫ−Ｐの立ち下がりエッジの時刻ｔａＢを基準として、所定のセットアップ時間Ｔｓ０及びホールド時間Ｔｈ０をもってデータ信号が入力される。
ＬＥＤヘッドの印刷データ転送高速化のためには、これらＤＡＴＡＩ信号のセットアップ時間Ｔｓ０やホールド時間Ｔｈ０はできるだけ小さい値であることが望ましい。しかし、実際にはこれらの時間をゼロとすることは不可能なので、入力データＤＡＴＡＩ信号が確定した後にクロック信号を遷移させ、これによりシフトレジスタ内のフリップフロップ素子に前記データを読み込み、読み込み動作が完了するまでデータＤＡＴＡＩ信号を保持させる必要がある。
このためセットアップ時間Ｔｓ０やホールド時間Ｔｈ０を共にゼロとはせず、ＬＥＤヘッドの使用条件として正常動作できるための最小値が規定される。
ドライバＩＣチップＤＩＣ１へ入力されたデータ入力信号ＤＡＴＡＩは遅延回路ＤＴＩ１により時間ＴＤＩ遅延される。遅延回路ＤＴＩ１の出力ＤＴＩ１は、データｄ４８、ｄ４９、ｄ５０、…から成るデータ列としてフリップフロップＦＦ１へ順に入力される。
一方、クロック信号ＣＬＫ−Ｐはバッファ回路ＣＫ１によって、ある時間ＴＣＫ時間だけ遅延してフリップフロップＦＦ１〜ＦＦ２４へ入力される。
フリップフロップＦＦ１の入力部においては、データ信号とクロック信号とがそれぞれＴＤＩとＴＣＫで示される時間遅延されることになり、フリップフロップＦＦ１におけるクロック信号の立ち下がりエッジに対するデータ信号のセットアップ時間とホールド時間がＴｓ１、Ｔｈ１となる。
ＬＥＤヘッドの信号入力部（入力コネクタ部）におけるセットアップ時間Ｔｓ０、ホールド時間Ｔｈ０との関係を求めるため、時刻ｔａＡを起点として考えると、次式（１）を得る。
Ｔｓ０＋ＴＣＫ−Ｔｓ１−ＴＤＩ＝０ …（１）
また、時刻ｔａＢを起点として考え次式（２）を得る。
Ｔｈ０＋ＴＤＩ−Ｔｈ１−ＴＣＫ＝０ …（２）
これらを整理することで、次式（３）及び（４）を得る。
Ｔｓ１＝Ｔｓ０＋ＴＣＫ−ＴＤＩ …（３）
Ｔｈ１＝Ｔｈ０＋ＴＤＩ−ＴＣＫ …（４）
一方、ドライバＩＣチップＤＩＣ１内のクロック信号ＣＫ１よりある時間ＴＦＦ遅延してフリップフロップの出力信号が変化する。図７においては、フリップフロップＦＦ１の出力データ列としてデータｄ４７、ｄ４８、ｄ４９、ｄ５０、…が、ＦＦ２４の出力データ列としてデータｄ２４、ｄ２５、ｄ２６、ｄ２７、…が記載されている。
フリップフロップＦＦ２４の出力信号は選択回路ＳＥＬ１によりある時間ＴＳＥＬ遅延して出力される。
図７においては選択回路ＳＥＬ１の出力ＳＥＬ１として、データｄ２４、ｄ２５、ｄ２６、…から成るデータ列が記載されている。
選択回路ＳＥＬ１（図３のＳＥＬに対応）の出力信号はドライバＩＣチップＤＩＣ１の出力バッファ回路ＤＴＯ１（図３の２０７〜２１０）によりＴＤＯ遅延して出力波形ＤＴＯ１として出力される。
この信号は次段のドライバＩＣチップＤＩＣ２に入力され、ドライバＩＣチップＤＩＣ２内の遅延回路ＤＴＩ２により時間ＴＤＩ遅延して出力される。
一方、ドライバＩＣチップＤＩＣ２に入力されたクロック信号は、バッファ回路ＣＫ２によりＴＣＫ遅延して、フリップフロップＦＦ２５〜ＦＦ４８へ入力される。
ドライバＩＣチップＤＩＣ２のフリップフロップＦＦ２５の入力部におけるデータのセットアップ時間Ｔｓ２を求めると、時刻ｔａＢを起点として考え次式（５）を得る。
ＴＣＫ＋ＴＦＦ＋ＴＳＥＬ＋ＴＤＯ＋ＴＤＩ＋Ｔｓ２−ＴＣＬＫ−ＴＣＫ＝０ …（５）
整理すると、
Ｔｓ２＝ＴＣＬＫ−（ＴＦＦ＋ＴＳＥＬ＋ＴＤＯ＋ＴＤＩ） …（６）
となる。
なお、図６におけるドライバＩＣチップＤＩＣ１、ＤＩＣ２は同一の回路構成から成る素子であり、個々の素子ごとに多少の特性のばらつきを持っているものの、同一のＬＥＤヘッドのユニット内で見ればその特性差は小さい。そのため、図６におけるバッファ回路ＣＫ１、ＣＫ２の遅延時間も略同じであるとして簡略化し、図６ではＴＣＫとして記載している。
フリップフロップを正常動作させるためには所望のセットアップ時間Ｔｓとホールド時間Ｔｈを確保する必要がある。
第１段のドライバＩＣチップＤＩＣ１と第２段のドライバＩＣチップＤＩＣ２の間におけるデータ転送においても、第２段のドライバＩＣチップＤＩＣ２のシフトレジスタ入力段のフリップフロップに所望のセットアップ時間を与える必要があり、いま仮にＴｓ２＞０とすると、
ＴＣＬＫ＞ＴＦＦ＋ＴＳＥＬ＋ＴＤＯ＋ＴＤＩ …（７）
となり、ＴＦＦ＋ＴＳＥＬ＋ＴＤＯ＋ＴＤＩよりも短いクロック周期のもとではデータ転送を行うことができないことが判る。
遅延回路２０３〜２０６の代わりに単なるバッファ回路（遅延時間を持たないと仮定する）を用いた場合には、小振幅差動入力回路２０１とバッファ回路２０２等による信号遅延の合計値が前記バッファ回路の遅延時間よりも大きくなる。
このような構成においては、ＩＣの入力端子であるデータ端子（ＤＡＴＡＩ０〜ＤＡＴＡＩ３）の信号をクロック端子（ＣＬＫＰ、ＣＬＫＮ）信号の有効な信号遷移（いまの場合ではクロックの立下りエッジ）に対して、所定のセットアップ時間とホールド時間とを与えて入力した場合、フリップフロップ（ＦＦＡ１〜ＦＦＤ１）においては、クロック信号よりもデータ信号の方が早めに到達することになる。このような状況においては、フリップフロップのＤ入力端子から見ると、セットアップ時間が増加し、ホールド時間が減少する側にタイミングのずれが生じる。このようなタイミングのずれによる誤動作を防止するためには、印刷制御部１の側であらかじめクロック信号（ＣＬＫＰ、ＣＬＫＮ）に対してデータ端子（ＤＡＴＡＩ０〜ＤＡＴＡＩ３）側に遅延時間を与えておく必要があるが、上記の遅延時間はドライバＩＣの製造ばらつき等に原因して様々であるので、印刷制御部１の側で適切な値をあらかじめ設定することは困難である。そこで、ドライバＩＣの製造ばらつきに起因するタイミングのずれが発生しないように、クロック信号の遅延時間に応じた遅延時間をデータ信号の側にも与えることが行われる。このようにすることで、クロック信号の遅延時間がドライバＩＣの製造ばらつきに起因して変動したとしても、データ信号側の遅延時間も同率で変動することが期待できるので、ドライバＩＣのクロック端子やデータ端子とに生じるタイミングのずれは相殺可能になる。
特開２００１−１９９０９６号公報
従来構成におけるドライバＩＣチップにおいては、カスケード接続されたフリップフロップの後段に選択回路ＳＥＬと出力バッファ回路２０７〜２１０が設けられており、ドライバＩＣチップをカスケードに接続する場合に、
ＴＣＬＫ＞ＴＦＦ＋ＴＳＥＬ＋ＴＤＯ＋ＴＤＩ …（７）
を満足する必要を生じ、ＴＦＦ＋ＴＳＥＬ＋ＴＤＯ＋ＴＤＩの合計値よりも短いクロック周期のもとではデータ転送を行うことができなかった。
即ち、上記した小振幅差動クロック信号の入力回路２０１やバッファ回路２０２においては、入出力間の遅延時間が大きく、クロック信号のフリップフロップＦＦへの供給とデータ信号のフリップフロップＦＦへの供給のタイミング（位相）関係を適切にするため、データ信号経路に伝搬遅延時間の調整のために遅延回路２０３〜２０６を設ける必要があり、このような遅延回路２０３〜２０６の遅延時間ＴＤＩが、フリップフロップの縦続接続の出力側の選択回路ＳＥＬにおける遅延ＴＳＥＬと、出力バッファ２０７〜２１０における遅延ＴＤＯに加わり、一つのドライバＩＣチップの最終段のフリップフロップＦＦから次のドライバＩＣチップの初段のフリップフロップにデータ信号が伝送される間の遅延時間をそれ以上短くすることができず、この理由から、クロック信号の周期の下限が制限される。
一方、ドライバＩＣチップを搭載するＬＥＤヘッドにおいては、ＬＥＤヘッドのコネクタ端子部（入力コネクタ部）１５４における信号タイミングにおいて、クロック信号に対するデータ信号のタイミングを同期のとれたものとすることか望ましく、クロック信号に対するホールド時間として大きな値を要請されたりすると、ホールド時間を経過した後でないと次のデータ送出に移れない。
この理由から、ＬＥＤヘッドの初段のドライバＩＣチップの入力部には、比較的大きな遅延時間を有する遅延回路２０３〜２０６を設ける必要があり、第２段以降のドライバＩＣチップは初段のドライバＩＣチップと同一の回路構成を有し、同じ製造プロセスで製造されることが望ましい（特性のばらつきを最小限にするため及び製造コスト抑制のため）ので、第２段以降のドライバＩＣチップの入力部の遅延回路２０３〜２０６も初段のドライバＩＣチップの入力部の遅延回路２０３〜２０６と同じ遅延回路を有する。
この結果、プリンタ装置での１ライン分の印刷データ転送にも長時間を要することになり、プリンタでの印刷速度が低速となってしまうという課題があった。
また、多数の被駆動素子を駆動する駆動回路においては、被駆動素子毎の補正データの記憶に用いられる補正データメモリのために駆動回路の回路規模が大きくなり、駆動回路をＩＣで形成する場合に、ＩＣチップの面積が大きくなるという課題があった。
以上、駆動装置によりＬＥＤアレイを駆動する駆動装置について説明したが、ＬＥＤ以外の発光素子の列、サーマルプリンタで用いられる発熱抵抗体の列、表示装置における表示素子の列なども同様の駆動装置で駆動可能であり、同様の問題がある。
本発明の一つの態様の駆動回路は、
補正データ入力端子と、それぞれ第１及び第２の被駆動素子のための補正データを記憶する第１及び第２のメモリセル回路と有する補正データメモリと、
駆動データ信号と、前記補正データメモリから読み出された補正データとに基づいて前記第１及び第２の被駆動素子を駆動する駆動部とを有し、
前記第１及び第２の被駆動素子の各々のための補正データが複数のビットから成るものであり、
前記第１及び第２のメモリセル回路の各々が、
それぞれ、第１及び第２のインバータで構成され、
前記第１のインバータの出力端子が前記第２のインバータの入力端子に接続され、前記第２のインバータの出力端子が前記第１のインバータの入力端子に接続され、
各々前記複数のビットのうちの一つを格納する
複数のメモリセルと、
前記補正データ入力端子と、前記複数のメモリセルの各々の前記第１のインバータの入力端子の間に直列接続され、前記メモリセルへデータを伝達する第１導電形の第１及び第２のスイッチ素子と、
前記複数のメモリセルの各々の前記第１のインバータの出力端子と、グランドの間に接続された前記第１導電形の第３のスイッチ素子とを備え、
前記第１のメモリセル回路の前記複数のメモリセルの各々
の前記第１のインバータの入力端子と前記補正データ入力端子の間に接続された前記第１のスイッチ素子の制御入力端子には、第１のイネーブル信号が入力されて、当該第１のイネーブル信号により当該第１のスイッチ素子のオンオフが切り換えられ、
前記第２のメモリセル回路の前記複数のメモリセルの各々の前記第１のインバータの入力端子と前記補正データ入力端子の間に接続された前記第１のスイッチ素子の制御入力端子には、第２のイネーブル信号が入力されて、当該第２のイネーブル信号により当該第１のスイッチ素子のオンオフが切り換えられ、
前記第１及び第２のメモリセル回路の各々の前記複数のメモリセルの各々の前記第１のインバータの入力端子と前記補正データ入力端子の間に接続された前記第２のスイッチ素子の制御入力端子には、当該メモリセルを選択するためのメモリセル選択信号が入力されて、当該メモリ選択信号により当該第２のスイッチ素子のオンオフが切り換えられ、
前記第１及び第２のメモリセル回路の前記第３のスイッチ素子の制御入力端子には、消去信号が入力されて、当該消去信号により当該第３のスイッチ素子のオンオフが切り換えられ、
前記第１及び第２のイネーブル信号により、前記第１及び第２のメモリセル回路のいずれに補正データを書き込むかが決定され、
前記メモリセル選択信号により、前記第１及び第２のメモリセル回路の各々の前記複数のメモリセルのいずれに補正データを書き込むかが決定され、
前記消去信号により、前記メモリセルがリセットされる
ことを特徴とする。
本発明の他の態様の駆動回路は、
補正データ入力端子と、それぞれ第１及び第２の被駆動素子のための補正データを記憶する第１及び第２のメモリセル回路と有する補正データメモリと、
駆動データ信号と、前記補正データメモリから読み出された補正データとに基づいて前記第１及び第２の被駆動素子を駆動する駆動部とを有し、
前記第１及び第２の被駆動素子の各々のための補正データが複数のビットから成るものであり、
前記第１及び第２のメモリセル回路の各々が、
それぞれ、第１及び第２のインバータで構成され、
前記第１のインバータの出力端子が前記第２のインバータの入力端子に接続され、前記第２のインバータの出力端子が前記第１のインバータの入力端子に接続され、
各々前記複数のビットのうちの一つを格納する
複数のメモリセルと、
前記補正データ入力端子と、前記複数のメモリセルの各々の前記第１のインバータの入力端子の間に直列接続され、前記メモリセルへデータを伝達する第１導電形の第１及び第２のスイッチ素子と、
前記複数のメモリセルの各々の前記第１のインバータの出力端子と、電源の間に接続された前記第２導電形の第３のスイッチ素子とを備え、
前記第１のメモリセル回路の前記複数のメモリセルの各々
の前記第１のインバータの入力端子と前記補正データ入力端子の間に接続された前記第１のスイッチ素子の制御入力端子には、第１のイネーブル信号が入力されて、当該第１のイネーブル信号により当該第１のスイッチ素子のオンオフが切り換えられ、
前記第２のメモリセル回路の前記複数のメモリセルの各々の前記第１のインバータの入力端子と前記補正データ入力端子の間に接続された前記第１のスイッチ素子の制御入力端子には、第２のイネーブル信号が入力されて、当該第２のイネーブル信号により当該第１のスイッチ素子のオンオフが切り換えられ、
前記第１及び第２のメモリセル回路の各々の前記複数のメモリセルの各々の前記第１のインバータの入力端子と前記補正データ入力端子の間に接続された前記第２のスイッチ素子の制御入力端子には、当該メモリセルを選択するためのメモリセル選択信号が入力されて、当該メモリ選択信号により当該第２のスイッチ素子のオンオフが切り換えられ、
前記第１及び第２のメモリセル回路の前記第３のスイッチ素子の制御入力端子には、消去信号が入力されて、当該消去信号により当該第３のスイッチ素子のオンオフが切り換えられ、
前記第１及び第２のイネーブル信号により、前記第１及び第２のメモリセル回路のいずれに補正データを書き込むかが決定され、
前記メモリセル選択信号により、前記第１及び第２のメモリセル回路の各々の前記複数のメモリセルのいずれに補正データを書き込むかが決定され、
前記消去信号により、前記メモリセルがリセットされる
ことを特徴とする。
本発明によれば、少ない素子で補正データメモリを構成することができ、従って、補正データメモリを備えた駆動回路の規模を小さくすることができる。
従来の電子写真プリンタにおけるプリンタ制御回路のブロック図である。 図２は従来の一般的なＬＥＤヘッドの構造を示す図である。 図２において示したドライバＩＣチップの詳細な構成を示すブロック図である。 図３に示したＬＥＤドライバＩＣチップＤＩＣの端子の配置を示す概略平面図である。 （ａ）乃至（ｃ）は、図４の構成のＬＥＤドライバＤＩＣを複数個備えて成るＬＥＤヘッドの構成を示す図である。 図３に示したドライバＩＣチップＤＩＣをカスケード接続して成る回路において、印刷データ転送における動作の概要を分かりやすくするため、第１段のドライバＩＣチップと第２段のドライバＩＣチップの要部を抜き出して記載した回路図である。 図６の回路の動作を示すタイムチャートである。 本発明の実施の形態１によるドライバＩＣチップの詳細な構成を示すブロック図である。 図８のメモリ回路ＭＥＭの回路構成図である。 図８のメモリ回路ＭＣＭを示す回路図である。 図８のメモリ回路ＭＯＥを示す回路図である。 図８のマルチプレクサ回路ＭＵＸを示す回路図である。 図８のＬＥＤ駆動部ＤＲＶを示す回路図である。 図８のメモリ制御回路ＣＴＲ１の構成を示す回路図である。 図１４のメモリ制御回路ＣＴＲ１の動作を示すタイムチャートである。 図８のマルチプレクサ制御回路ＣＴＲ２の構成を示す回略図である。 図１５のマルチプレクサ制御回路ＣＴＲ２の動作を示すタイムチャートである。 図８の共通スイッチ制御回路ＣＴＲ３の構成を示す回路図である。 図８の構成のドライバＩＣチップＤＩＣを２４個カスケード接続して成るＬＥＤヘッドを用いて印刷動作を行う場合の駆動装置の動作を示すタイムチャートである。 図１９におけるタイムチャートにおいて、ドライバＩＣチップの数が１個であるものとして簡略化し、波形をより詳細に示すタイムチャートである。 図８の構成のドライバＩＣチップを２４個カスケード接続して成るＬＥＤヘッドに補正データを供給し、駆動装置内の補正メモリ回路ＭＥＭ内のメモリセルヘデータ書き込みを行う場合の駆動装置の動作を示すタイムチャートである。 図２１に示すタイムチャートにおいて、ドライバＩＣチップの数が１個であるものとして簡略化し、波形をより詳細に示すタイムチャートであり、図２１における期間ｔｃＡ及びｔｃＢの部分の詳細を示す。 図２１に示すタイムチャートにおいて、ドライバＩＣチップの数が１個であるものとして簡略化し、波形をより詳細に示すタイムチャートであり、図２１における期間ｔｃＣ及びｔｃＤの部分の詳細を示す。 図２１に示すタイムチャートにおいて、ドライバＩＣチップの数が１個であるものとして簡略化し、波形をより詳細に示すタイムチャートであり、図２１における期間ｔｃＥ及びｔｃＦの部分の詳細を示す。 図２１に示すタイムチャートにおいて、ドライバＩＣチップの数が１個であるものとして簡略化し、波形をより詳細に示すタイムチャートであり、図２１におけるｔｃＧ及びｔｃＨの部分の詳細を示す。 図８に示したドライバＩＣチップＤＩＣをカスケード接続して成る回路において、印刷データ転送における動作の概要を分かりやすくするため、第１段のドライバＩＣチップと第２段のドライバＩＣチップの要部を抜き出して記載した回路図である。 図２６の回路の動作を示すタイムチャートである。 本発明の実施の形態２によるドライバＩＣチップの詳細な構成を示すブロック図である。 図２８に示したドライバＩＣチップを用いて成るＬＥＤヘッドの構造を示す図である。 図２８に示した遅延回路３３１〜３３４の各々の構成を示す回路図である。 図２８に示した遅延回路３３１〜３３４の各々の変形例を示す回路図である。 図２６の動作を示すタイムチャートである。 図２８に示したＬＥＤドライバＩＣチップＤＩＣの端子の配置を示す概略平面図である。 （ａ）乃至（ｃ）は、図３３の構成のＬＥＤドライバを複数個カスケード接続することで構成されるＬＥＤヘッドの構成を示す。 実施の形態４のドライバＩＣチップの詳細な構成を示すブロック図である。 実施の形態４で用いられるドライバＩＣチップＤＩＣの一部をなす、メモリ回路ＭＤＭの構成を示すブロック図である。 図３５に示された遅延回路３３１〜３３４の構成を示す回路図である。 実施の形態４のＬＥＤヘッドの動作を示すタイムチャートである。 図３８の期間ｔｃＡ、ｔｃＢの詳細を示すタイムチャートである。 実施の形態５で用いられるドライバＩＣチップＤＩＣの一部をなす、メモリ回路ＭＤＭを示すブロック図である。 図４０のパワーオンリセット回路４２５の構成を示す回路図である。 図４１のパワーオンリセット回路の各部に現れる信号の波形を示す図である。 実施の形態５のＬＥＤヘッドの動作を示すタイムチャートである。 実施の形態６で用いられるメモリ回路ＭＥＭを示す。 実施の形態６で用いられるメモリ制御回路ＣＴＲ１の構成を示す回路図である。 プリンタの電源投入後に、実施の形態６の構成のＬＥＤヘッドに対して行われる補正データ転送と、その後に行われる印刷データ転送の様子を示すタイムチャートである。 図４６における期間ＴａとＴｂの詳細を示すタイムチャートである。 図４４のメモリ回路ＭＥＭのうちの、補正データＭｏ３の生成に関与する部分の構成を詳細に示す回路図である。 図４４及び図４８のメモリ回路ＭＥＭ、及び図４５のメモリ制御回路ＣＴＲ１の動作を説明するためのタイムチャートである。 実施の形態７で用いられるメモリ回路ＭＥＭを示す回路図である。 実施の形態７で用いられるメモリ制御回路ＣＴＲ１の構成を示す回路図である。 プリンタの電源投入後に、実施の形態７の構成のＬＥＤヘッドに対して行われる補正データ転送と、その後に行われる印刷データ転送の様子を示すタイムチャートである。 図５０のメモリ回路ＭＥＭのうちの、補正データＭｏ３の生成に関与する部分の詳細を示す。 図５０及び図５３のメモリ回路ＭＥＭ、及び図５３のメモリ制御回路ＣＴＲ１の動作を説明するためのタイムチャートである。 実施の形態１〜７で用い得るマルチプレクサ回路ＭＵＸの他の例を示す回路図である。 図５５のマルチプレクサ回路ＭＵＸとともに用いられるマルチプレクサ制御回路ＣＴＲ２の構成を示す回路図である。
実施の形態１．
図８は実施の形態１によるドライバＩＣチップの詳細な構成を示すブロック図である。
図８に示されるドライバＩＣチップは図３に示されるドライバＩＣチップの代わりに用いることができるものであり、図８に示されるドライバＩＣチップを複数個カスケード接続したものを用いて、図２及び図５を参照して説明したのと同様のＬＥＤヘッドを構成することができ、またそのようなＬＥＤヘッドを用いて、図１を参照して説明したのと同様な画像形成装置を構成することもできる。図８に示されるドライバＩＣチップは、概して図３に示されるドライバＩＣチップと同じであるが以下の説明から理解されるような違いがある。なお、従来例と同一である点については、一部説明を省略している。
ＦＦＡ１〜ＦＦＡ２５、ＦＦＢ１〜ＦＦＢ２５、ＦＦＣ１〜ＦＦＣ２５、ＦＦＤ１〜ＦＦＤ２５はフリップフロップであって、４つの互いに並列的なシフトレジスタＳＦＲａ、ＳＦＲｂ、ＳＦＲｃ、ＳＦＲｄを構成する。
ＳＥＬは選択回路である。第２３段のフリップフロップ素子ＦＦＡ２３、ＦＦＢ２３、ＦＦＣ２３、ＦＦＤ２３の出力又は第２４段のフリップフロップ素子ＦＦＡ２４、ＦＦＢ２４、ＦＦＣ２４、ＦＦＤ２４の出力を選択して、第２５段のフリップフロップ素子ＦＦＡ２５、ＦＦＢ２５、ＦＦＣ２５、ＦＦＤ２５に供給する。
ＬＴＡ１〜ＬＴＤ１、…ＬＴＡ２４〜ＬＴＤ２４はラッチ素子であって、これら全体でラッチ回路を構成している。
ラッチ素子ＬＴＡ１〜ＬＴＤ１、…ＬＴＡ２３〜ＬＴＤ２３はそれぞれ、フリップフロップＦＦＡ１〜ＦＦＡ２３、ＦＦＢ１〜ＦＦＢ２３、ＦＦＣ１〜ＦＦＣ２３、ＦＦＤ１〜ＦＦＤ２３のＱ端子からの出力を受ける一方、ラッチ素子ＬＴＡ２４〜ＬＴＤ２４はそれぞれ、フリップフロップＦＦＡ２５〜ＦＦＤ２５のＱ端子からの出力を受ける。
ＭＥＭはメモリ回路であり（（２４×４）個のメモリ回路に対して同じ符号が付してある）、メモリ回路ＭＥＭには、ＬＥＤの光量ばらつき補正のための補正データ（ドット補正データ）が格納される。メモリ回路ＭＥＭに格納されたドット毎の補正データは、印刷の際に、読み出されて、ＬＥＤの駆動電流の補正に利用される。
メモリ回路ＭＥＭの各々は、互いに隣接する奇数番目及び偶数番目のＬＥＤ（ドット）のそれぞれの補正データを格納し、２組のデータ出力端子Ｍｏ、Ｍｅから読み出し可能になっている。データ出力端子の組Ｍｏは、後に図９を参照して説明するように、端子Ｍｏ０、Ｍｏ１、Ｍｏ２、Ｍｏ３から成り、４ビットのドット補正データＨｏ３、Ｈｏ２、Ｈｏ１、Ｈｏ０を並列的に出力する。データ出力端子の組Ｍｅは、端子Ｍｅ０、Ｍｅ１、Ｍｅ２、Ｍｅ３から成り、４ビットのドット補正データＨｅ３、Ｈｅ２、Ｈｅ１、Ｈｅ０を並列的に出力する。
ＭＣＭはメモリ回路であり、ＬＥＤアレイチップ毎の光量補正データ（チップ補正データ）もしくはドライバＩＣチップ毎の補正データ（チップ補正データ）Ｈｃを格納し、データ出力端子Ｍｃから読み出し可能になっている。データ出力端子の組Ｍｃは、後に図１０を参照して説明するように、端子Ｍｃ０、Ｍｃ１、Ｍｃ２、Ｍｃ３から成り、４ビットのチップ補正データＨｃ３、Ｈｃ２、Ｈｃ１、Ｈｃ０を並列的に出力する。メモリ回路ＭＣＭに格納されたチップ補正データＨｃも、印刷の際に、読み出されて、ＬＥＤの駆動電流の補正に利用される。
ＭＯＥもメモリ回路であり、メモリ回路ＭＯＥには、そのドライバＩＣチップの共通スイッチ制御信号出力端子ＫＤＲから出力される共通スイッチ制御信号ＫＤＲの値を決めるためのデータ（共通スイッチ制御データ）Ｈｋが格納される。メモリ回路ＭＯＥに格納されたデータＨｋは、印刷の際（印刷データに基づきＬＥＤを駆動する際）に読み出されて、共通スイッチ制御信号ＫＤＲの生成に利用される。
（２４×４）個のメモリ回路ＭＥＭはそれぞれ、フリップフロップＦＦＡ１〜ＦＦＡ２４、ＦＦＢ１〜ＦＦＢ２４、ＦＦＣ１〜ＦＦＣ２４、ＦＦＤ１〜ＦＦＤ２４のＱ端子からの出力を受ける一方、メモリ回路ＭＣＭはフリップフロップＦＦＤ２５のＱ端子からの出力を受け、メモリ回路ＭＯＥは、フリップフロップＦＦＣ２５のＱ端子からの出力を受ける。
ＭＵＸはマルチプレクサ回路であり（（２４×４）個のマルチプレクサ回路に対して同じ符号が付してある）、これらの各々は、対応するメモリ回路ＭＥＭの２つの出力端子Ｍｏ、Ｍｅから読み出される２組の補正データ（即ち、奇数番目のドットのための補正データＨｏ（４ビットのＨｏ３、Ｈｏ２、Ｈｏ１、Ｈｏ０から成る）と偶数番目のドットのための補正データＨｅ（４ビットのＨｅ３、Ｈｅ２、Ｈｅ１、Ｈｅ０から成る））を２組の入力端子Ｘｏ、Ｘｅで受けて、そのいずれかを選択して出力端子ＸＱから出力する。
データ入力端子の組Ｘｏは、後に図１２を参照して説明するように、４つの端子Ｘｏ３、Ｘｏ２、Ｘｏ１、Ｘｏ０から成り、４ビットのドット補正データＨｏ３、Ｈｏ２、Ｈｏ１、Ｈｏ０を並列的に入力する。データ入力端子の組Ｘｅは、４つの端子Ｘｅ０、Ｘｅ１、Ｘｅ２、Ｘｅ３から成り、４ビットのドット補正データＨｅ３、Ｈｅ２、Ｈｅ１、Ｈｅ０を並列的に入力する。
データ出力端子の組ＸＱは、４つの端子ＸＱ３、ＸＱ２、ＸＱ１、ＸＱ０から成り、選択された４ビットのドット補正データを並列的に出力する。
ＤＲＶはＬＥＤ駆動部であり、（（２４×４）個のＬＥＤ駆動部に対して同じ符号が付してある）ラッチ素子ＬＴＡ１〜ＬＴＡ２４、ＬＴＢ１〜ＬＴＢ２４、ＬＴＣ１〜ＬＴＣ２４、ＬＴＤ１〜ＬＴＤ２４のうちの対応するものからの点滅データと、対応するマルチプレクサ回路ＭＵＸから供給される補正データに基づいて、ＬＥＤの駆動電流を出力する。
ＣＴＲ１は第１の制御回路であって、補正データをメモリ回路ＭＥＭやメモリ回路ＭＣＭに対して書き込むときに書き込み指令信号（メモリセル選択信号Ｗ０〜Ｗ３、及びイネーブル信号Ｅ１、Ｅ２）を発生する。なお、イネーブル信号Ｅ２は後述のように、選択回路ＳＥＬの制御にも用いられるが、メモリの書込みの制御にも用いられるので、便宜上「イネーブル信号」と呼ばれる。第１の制御回路ＣＴＲ１はメモリ制御回路とも呼ばれる。
メモリ回路ＭＯＥへの共通スイッチ制御データの書き込みは、メモリセル選択信号Ｗ０〜Ｗ３のいずれか、例えば、Ｗ３により制御される。
ＣＴＲ２は第２の制御回路であって、マルチプレクサ回路ＭＵＸに対し奇数番目のドットのためのデータと偶数番目のドットのためのデータとのデータ選択信号（切り替え指令信号）Ｓ１Ｐ、Ｓ１Ｎ、Ｓ２Ｐ、Ｓ２Ｎを発生する。第２の制御回路ＣＴＲ２はマルチプレクサ制御回路とも呼ばれる。
ＣＴＲ３は第３の制御回路であって、共通スイッチ制御信号ＫＤＲを生成する。第３の制御回路は、共通スイッチ制御信号発生回路とも呼ばれる。
ＡＤＪは制御電圧発生回路であって、基準電圧端子ＶＲＥＦより入力された基準電圧値ＶＲＥＦを受けて、ＬＥＤ駆動のための制御電圧Ｖｃｏｎｔを発生する。この際、メモリ回路ＭＣＭから端子Ｍｃを介して供給される補正データに基づいて、制御電圧の値が補正される。基準電圧値ＶＲＥＦは図示しないレギュレータ回路により発生されるものであり、ＬＥＤの全点灯駆動時のように電源電圧が一瞬降下するような状況においても、基準電圧ＶＲＥＦは所定値のままとすることができ、ＬＥＤ駆動電流の低下が発生しないようになっている。
２０１は小振幅差動信号ＣＬＫ−Ｐ、ＣＬＫ−Ｎの入力回路であり、小振幅信号ＣＬＫ−Ｐ、ＣＬＫ−ＮをドライバＩＣチップ内部で用いられる論理振幅信号に変換するためのものである。
２０２はバッファ回路であり、入力回路２０１の信号を受けて、フリップフロップＦＦＡ１〜ＦＦＡ２５、ＦＦＢ１〜ＦＦＢ２５、ＦＦＣ１〜ＦＦＣ２５、ＦＦＤ１〜ＦＦＤ２５から成るシフトレジスタのクロック信号ＣＫを駆動する。バッファ回路２０２は多数のフリップフロップを駆動するので、大きな駆動能力を有し、比較的大きな遅延時間を有する。
２０３〜２０６は遅延回路であり、小振幅差動入力回路２０１、バッファ回路２０２等による信号遅延に略等しい遅延時間をデータ信号に対しても与えることで、クロック信号経路とデータ信号経路との間で、信号遅延に著しい差を生じないように、即ち各フリップフロップＦＦに、クロック信号の供給とデータ信号の供給が適切なタイミング（位相）関係を有することになるようにしている。
２０７〜２１０はバッファ回路であって、フリップフロップＦＦＡ２５、ＦＦＢ２５、ＦＦＣ２５、ＦＦＤ２５のＱ端子からの出力信号を受けて、データ出力端子ＤＡＴＡＯ３〜ＤＡＴＡＯ０を駆動する。
２１１は抵抗であって、ストローブ端子ＳＴＢと電源ＶＤＤとの間に接続されて、プルアップ素子を構成している。
２１２、２１３はインバータ回路、２１４はＮＡＮＤ回路である。
フリップフロップＦＦＡ１〜ＦＦＡ２５はカスケード接続されており、ドライバＩＣチップのデータ入力端子ＤＡＴＡＩ０は遅延回路２０３を介してフリップフロップＦＦＡ１のＤ端子に接続され、フリップフロップＦＦＡ２３のＱ端子からの出力（フリップフロップＦＦＡ２４のＤ端子への入力）及びフリップフロップＦＦＡ２４のＱ端子から出力は選択回路ＳＥＬの入力端子Ａ０及びＢ０に入力され、これらの入力端子に対応する（即ち、これらの入力端子への入力のいずれかが選択されて出力される）出力端子ＹＯはフリップフロップＦＦＡ２５のＤ端子と接続され、フリップフロップＦＦＡ２５のＱ端子からの出力はバッファ回路２０７を介してドライバＩＣチップのデータ出力端子ＤＡＴＡＯ０に接続されている。
同様に、フリップフロップＦＦＢ１〜ＦＦＢ２５、ＦＦＣ１〜ＦＦＣ２５、ＦＦＤ１〜ＦＦＤ２５もそれぞれカスケード接続されており、ドライバＩＣチップのデータ入力端子ＤＡＴＡＩ１、ＤＡＴＡＩ２、ＤＡＴＡ１３は遅延回路２０４〜２０６を介してフリップフロップＦＦＢ１、ＦＦＣ１、ＦＦＤ１のＤ端子にそれぞれ接続されている。
フリップフロップＦＦＢ２３及びＦＦＢ２４、フリップフロップＦＦＣ２３及びＦＦＣ２４、フリップフロップＦＦＤ２３及びＦＦＤ２４のＱ端子からの出力も選択回路ＳＥＬの入力端子Ａ１、Ｂ１、Ａ２、Ｂ２、Ａ３、Ｂ３に接続され、これらに対応する出力端子Ｙ１、Ｙ２、Ｙ３はそれぞれフリップフロップＦＦＢ２５、ＦＦＣ２５、ＦＦＤ２５のＤ端子と接続され、フリップフロップＦＦＢ２５、ＦＦＣ２５、ＦＦＤ２５のＱ端子からの出力はバッファ回路２０８〜２１０を介してドライバＩＣチップのデータ出力端子ＤＡＴＡＯ１、ＤＡＴＡＯ２、ＤＡＴＡＯ３にそれぞれ接続されている。
従って、フリップフロップＦＦＡ１〜ＦＦＡ２５、ＦＦＢ１〜ＦＦＢ２５、ＦＦＣ１〜ＦＦＣ２５、ＦＦＤ１〜ＦＦＤ２５は、それぞれカスケード接続された２５段のフリップフロップを備えたシフトレジスタＳＦＲａ、ＳＦＲｂ、ＳＦＲｃ、ＳＦＲｄを構成しており、選択回路ＳＥＬによりシフト段数を２４段と２５段とに切り替えることができる。
選択回路ＳＥＬは、イネーブル信号Ｅ２によって制御されて上記の選択動作を行う。即ち、イネーブル信号Ｅ２がＨｉｇｈのときは、入力端子Ｂ０〜Ｂ３を出力端子Ｙ０〜Ｙ３に接続して、シフトレジスタＳＦＲａ、ＳＦＲｂ、ＳＦＲｃ、ＳＦＲｄを２５段のシフトレジスタとして動作させ、イネーブル信号Ｅ２がＬｏｗのときは、入力端子Ａ０〜Ａ３を出力端子Ｙ０〜Ｙ３に接続して、シフトレジスタＳＦＲａ、ＳＦＲｂ、ＳＦＲｃ、ＳＦＲｄを２４段のシフトレジスタとして動作させる。
カスケード接続された２６段のドライバＩＣチップのうちの最後の段以外の段、即ち第ｉ段（ｉは１乃至２５のいずれか）ドライバＩＣチップＤＩＣｉのデータ出力端子ＤＡＴＡＯ０〜ＤＡＴＡＯ３は、次段（第（ｉ＋１）段）のドライバＩＣチップＤＩＣ（ｉ＋１）のデータ入力端子ＤＡＴＡＩ０〜ＤＡＴＡＩ３にそれぞれ接続されている。
従って、ドライバＩＣチップＤＩＣ１〜ＤＩＣ２６のフリップフロップＦＦＡ１〜ＦＦＡ２５は、印刷制御部１から初段のドライバＩＣチップＤＩＣ１に入力されるデータ信号ＨＤ−ＤＡＴＡ０をクロック信号に同期してシフトさせる２４×２６段あるいは２５×２６段のシフトレジスタＳＦＲａを構成している。
同様に、ドライバＩＣチップＤＩＣ１〜ＤＩＣ２６のフリップフロップＦＦＢ１〜ＦＦＢ２５、ＦＦＣ１〜ＦＦＣ２５、ＦＦＤ１〜ＦＦＤ２５は、印刷制御部１から初段のドライバＩＣチップＤＩＣ１に入力されるデータ信号ＨＤ−ＤＡＴＡ１、ＨＤ−ＤＡＴＡ２、ＨＤ−ＤＡＴＡ３をクロック信号に同期してシフトさせる２４×２６段あるいは２５×２６段のシフトレジスタＳＦＲｂ、ＳＦＲｃ、ＳＦＲｄをそれぞれ構成している。
ラッチ素子ＬＴＡ１〜ＬＴＡ２４、ＬＴＢ１〜ＬＴＢ２４、ＬＴＣ１〜ＬＴＣ２４、ＬＴＤ１〜ＬＴＤ２４は、その制御端子Ｇに入力されるラッチ信号ＬＯＡＤ−Ｐによりラッチ動作を行なう。ラッチ素子ＬＴＡ１〜ＬＴＡ２４は、フリップフロップＦＦＡ１〜ＦＦＡ２３、ＦＦＡ２５に格納されたデータ信号ＨＤ−ＤＡＴＡ０をラッチする。同様に、ラッチ素子ＬＴＢ１〜ＬＴＢ２４はフリップフロップＦＦＢ１〜ＦＦＢ２３、ＦＦＢ２５に格納されたデータ信号ＨＤ−ＤＡＴＡ１をラッチする。ラッチ素子ＬＴＣ１〜ＬＴＣ２４はフリップフロップＦＦＣ１〜ＦＦＣ２３、ＦＦＣ２５に格納されたデータ信号ＨＤ−ＤＡＴＡ２をラッチする。ラッチ素子ＬＴＤ１〜ＬＴＤ２４はフリップフロップＦＦＤ１〜ＦＦＤ２３、ＦＦＤ２５に格納されたデータ信号ＨＤ−ＤＡＴＡ３をラッチする。
ＮＡＮＤ回路２１４には、端子ＳＴＢに入力されるストローブ信号ＨＤ−ＳＴＢ−Ｎと、ロード端子ＬＯＡＤより入力されるラッチ信号ＬＯＡＤ−Ｐがそれぞれインバータ回路２１２、２１３を介して入力され、ＬＥＤ駆動部ＤＲＶによるＬＥＤの駆動のタイミングを定める信号（駆動タイミング信号）ＤＳＴを生成する。
駆動タイミング信号ＤＳＴは、ストローブ信号ＨＤ−ＳＴＢ−Ｎとラッチ信号ＬＯＡＤ−ＰがともにＬｏｗのときに、Ｌｏｗとなり、このときＬＥＤ駆動部ＤＲＶにより、ＬＥＤが駆動される。
図９は図８に示すメモリ回路ＭＥＭの回路構成図である。
なお、本実施の形態の構成においては、ＬＥＤ光量補正のためのドット補正データは４ビットであり、ＬＥＤ駆動電流をドット毎に１６段階に調整することで光量補正を行う。
図９に示されるメモリ回路ＭＥＭは、隣接する２個のＬＥＤ（２ドット）のための補正データを記憶するものであり、第１のメモリセル回路２５１と、第２のメモリセル回路２５２と、バッファ２２１と、インバータ２２２と、対応するフリップフロップ（図８のＦＦＡ１〜ＦＦＡ２４、ＦＦＢ１〜ＦＦＢ２４、ＦＦＣ１〜ＦＦＣ２４、ＦＦＤ１〜ＦＦＤ２４のうちの対応するもの）からのドット補正データＨｂ（Ｈｏ又はＨｅ）を受ける補正データ入力端子ＭＤと、奇数番目ドットのデータ書き込みイネーブルを指示するイネーブル端子Ｅ１と、偶数番目ドットのデータ書き込みイネーブルを指示するイネーブル端子Ｅ２と、メモリセル選択端子Ｗ０〜Ｗ３と、奇数番目ドットに関する補正データ出力端子Ｍｏ０〜Ｍｏ３と、偶数番目ドットに関する補正データ出力端子Ｍｅ０〜Ｍｅ３とを備えている。
第１のメモリセル回路２５１は奇数番目のドット（例えばｋ番目（ｋは奇数）のドット）の補正データを格納するものであり、第２のメモリセル回路２５２は偶教番目のドット（例えば（ｋ＋１）番目のドット）の補正データを格納するためのものである。
バッファ回路２２１は、補正データ入力端子ＭＤを介して入力される補正データを受け、インバータ２２２は、バッファ回路２２１の出力と相補的なデータ信号を発生する。
第１のメモリセル回路２５１は、インバータ２２３〜２３０と、ＮＭＯＳ２３１〜２４６とを備えている。第２のメモリセル回路２５２も同様に構成されている。
メモリセル選択端子Ｗ０〜Ｗ３には、メモリ制御回路ＣＴＲ１からのメモリセル選択信号Ｗ０〜Ｗ３が、それぞれ入力され、
メモリ回路ＭＥＭの書き込みイネーブル端子Ｅ１、Ｅ２には、メモリ制御回路ＣＴＲ１からの書き込みイネーブル信号Ｅ１、Ｅ２が入力される。
バッファ回路２２１の出力端子は、上記のようにインバータ２２２に接続されているのみならず、ＮＭＯＳ２３１、２３５、２３９、２４３の第１の主端子（ソース、ドレーンの一方）に接続されている。インバータ２２２の出力端子はＮＭＯＳ２３４、２３８、２４２、２４６の第１の主端子（ソース、ドレーンの一方）に接続されている。
ＮＭＯＳ２３１、２３５、２３９、２４３、２３４、２３８、２４２、２４６の他方の主端子（ソース、ドレーンの他方）は、ＮＭＯＳ２３２、２３６、２４０、２４４、２３３、２３７、２４１、２４５の第１の主端子と接続され、それぞれ、ＮＭＯＳ２３１とＮＭＯＳ２３２、ＮＭＯＳ２３５とＮＭＯＳ２３６、ＮＭＯＳ２３９とＮＭＯＳ２４０、ＮＭＯＳ２４３とＮＭＯＳ２４４、ＮＭＯＳ２３４とＮＭＯＳ２３３、ＮＭＯＳ２３８とＮＭＯＳ２３７、ＮＭＯＳ２４２とＮＭＯＳ２４１、ＮＭＯＳ２４６とＮＭＯＳ２４５が互いに直列に接続され、インバータ２２３の入力及びインバータ２２４の出力がＮＭＯＳ２３３の他方の主端子に接続され、インバータ２２３の出力及びインバータ２２４の入力がＮＭＯＳ２３２の他方の主端子に接続され、このようにして、インバータ２２３及び２２４は各々の出力が他方の入力に接続されて、メモリセルを構成している。
同様に、インバータ２２５及び２２６、インバータ２２７及び２２８、インバータ２２９及び２３０も、それぞれＮＭＯＳ２３６及び２３７、ＮＭＯＳ２４０及び２４１、ＮＭＯＳ２４４及び２４５の第２の主端子間に接続され、各々の出力が他方の入力に接続されて、メモリセルを構成している。
ＮＭＯＳ２３２、２３３の制御端子（ゲート端子）は、メモリセル選択端子Ｗ０に接続されている。ＮＭＯＳ２３６、２３７の制御端子（ゲート端子）は、メモリセル選択端子Ｗ１に接続されている。ＮＭＯＳ２４０、２４１の制御端子（ゲート端子）は、メモリセル選択端子Ｗ２に接続されている。ＮＭＯＳ２４４、２４５の制御端子（ゲート端子）は、メモリセル選択端子Ｗ３に接続されている。
イネーブル端子Ｅ１はＮＭＯＳ２３１、２３４、２３５、２３８、２３９、２４２、２４３、２４６のゲート端子に接続されている。
インバータ２２４、２２６、２２８及び２３０の出力は、それぞれ補正データ出力端子Ｍｏ０、Ｍｏ１、Ｍｏ２及びＭｏ３に接続されている。
以上第１のメモリセル回路２５１について説明したが、第２のメモリセル回路２５２についても、接続されたイネーブル端子がＥ２、出力される信号が符号Ｍｅ０〜Ｍｅ３で表されるものとなる他は全く同様の構成となっている。
図１０は、メモリ回路ＭＣＭを示す。図示のメモリ回路ＭＣＭは、図９のうち、第１のメモリセル回路２５１、バッファ回路２２１、及びインバータ２２２、及びこれらに接続された端子と同じものを備え、イネーブル信号Ｅ１により書込み、読み出しが可能になる構成されている。なお、メモリ回路ＭＣＭを、上記のように構成する代わりに、第２のメモリセル回路２５２、バッファ回路２２１、及びインバータ２２２、及びこれらに接続された端子と同じものを備え、イネーブル信号Ｅ２により書込み、読み出しが可能になるように構成しても良い。
図１１は、メモリ回路ＭＯＥを示す。図示のメモリ回路ＭＯＥは、図９のうち、第１のメモリセル回路２５１の一つのメモリセル、例えばメモリセル選択信号Ｗ３で選択されるメモリセル（２２９、２３０）及びこのメモリセルへのデータの伝達を行うＭＯＳ（２４３〜２４６）、バッファ回路２２１、及びインバータ２２２、及びこれらに接続された端子と同じものを備え、イネーブル信号Ｅ１により書込み、読み出しが可能になる構成されている。なお、メモリ回路ＭＯＥを、上記のように構成する代わりに、第２のメモリセル回路２５２のうちの一つのメモリセル、及びこのメモリセルへのデータの伝達を行うＭＯＳ、バッファ回路２２１、及びインバータ２２２、及びこれらに接続された端子と同じものを備え、イネーブル信号Ｅ２により書込み、読み出しが可能になるように構成しても良い。
図１２は図８のマルチプレクサ回路ＭＵＸを示す。マルチプレクサ回路ＭＵＸは、印刷の際に、メモリ回路ＭＥＭ内の奇数番目のドットのための補正データＨｏ３〜Ｈｏ０と、偶数番目のドットのための補正データＨｅ３〜Ｈｅ０のいずれかを選択してＬＥＤ駆動部ＤＲＶに供給する。図示のマルチプレクサ回路ＭＵＸは、４個のマルチプレクサ２６０〜２６３を備える。マルチプレクサ２６０〜２６３は、それぞれｂｉｔ０〜ｂｉｔ３（第０乃至第３ビット）用の選択のために用いられる。
マルチプレクサ２６０は、ＰＭＯＳ２６４、２６５、２６８、２６９、及びＮＭＯＳ２６６、２６７、２７０、２７１を備える。
ＰＭＯＳ２６４の第１の主端子は電源ＶＤＤと接続され、ＰＭＯＳ２６４の第２の主端子はＰＭＯＳ２６５の第１の主端子と接続され、ＰＭＯＳ２６５の第２の主端子はＮＭＯＳ２６６の第２の主端子と接続され、ＮＭＯＳ２６６の第１の主端子はＮＭＯＳ２６７の第２の主端子と接続され、ＮＭＯＳ２６７の第１の主端子はグランドと接続されている。
ＰＭＯＳ２６５及びＮＭＯＳ２６６の制御端子（ゲート端子）はマルチプレクサ回路ＭＵＸのデータ入力端子Ｘｅ０と接続され、ＰＭＯＳ２６５の第２の主端子と、ＮＭＯＳ２６６の第２の主端子とを接続するノードは、マルチプレクサ回路ＭＵＸのデータ出力端子ＸＱ０と接続されている。
ＰＭＯＳ２６８及び２６９、並びにＮＭＯＳ２７０及び２７１からなる回路も同様に構成されており、ＰＭＯＳ２６９及びＮＭＯＳ２７０の制御端子（ゲート端子）はマルチプレクサ回路ＭＵＸのデータ入力端子Ｘｏ０と接続され、ＰＭＯＳ２６９の第２の主端子とＮＭＯＳ２７０の第２の主端子を接続するノードはマルチプレクサ回路ＭＵＸのデータ出力端子ＸＱ０と後続される。
また、ＰＭＯＳ２６４、及びＮＭＯＳ２６７の制御端子（ゲート端子）にはマルチプレクサ回路ＭＵＸのデータ選択信号Ｓ２Ｎ、Ｓ２Ｐが接続され、ＰＭＯＳ２６８及びＮＭＯＳ２７１の制御端子（ゲート端子）にはマルチプレクサ回路ＭＵＸのデータ選択信号Ｓ１Ｎ、Ｓ１Ｐがそれぞれ接続されている。
マルチプレクサ２６０のＭＯＳ２６４、２６５、２６６、２６７で偶数番目のドットのためのデータを選択する回路２６０ｅが構成され、ＭＯＳ２６８、２６９、２７０、２７１で奇数番目のドットのためのデータを選択する回路２６０ｏが構成されている。
マルチプレクサ２６１、２６２、２６３もマルチプレクサ２６０と同様に構成されている。但し、データ入力端子Ｘｅ０、Ｘｏ０からのデータの代わりに、それぞれデータ入力端子Ｘｅ１、Ｘｏ１、Ｘｅ２、Ｘｏ２、Ｘｅ３、Ｘｏ３からのデータを受ける。
図１３は図８に符号ＤＲＶで示したＬＥＤ駆動部を示す。図示のＬＥＤ駆動部は、ＰＭＯＳ２８０〜２８４、２８６と、ＮＭＯＳ２８７と、ＮＡＮＤ回路２９０〜２９３と、ＮＯＲ回路２８５と、印刷データ入力端子ＰＤＮと、ＬＥＤ駆動のタイミングを定める信号（駆動タイミング信号）ＤＳＴを受ける入力端子Ｓと、制御電圧入力端子Ｖと、補正データ入力端子ＤＱ（ＤＱ０〜ＤＱ３から成る）と、駆動電流出力端子ＤＯとを備えている。
ＬＥＤ駆動部ＤＲＶの印刷データ入力端子ＰＤＮには、図８におけるラッチ素子（ＬＴＡ１〜ＬＴＤ１、ＬＴＡ１２〜ＬＴＤ１２等）のＱＮ端子（反転データ出力端子）が接続されており、該当するラッチ素子から印刷データＰＤＮが供給される。
補正データ入力端子ＤＱ（ＤＱ３〜ＤＱ０から成る）は、図８に示すマルチプレクサ回路ＭＵＸの補正データ出力端子ＸＱ（ＸＱ３〜ＸＱ０から成る）に接続されている。
端子Ｓには、図８のＮＡＮＤ回路２１４から出力されるＬＥＤ駆動のタイミングを定める信号（駆動タイミング信号）ＤＳＴが入力される。
端子Ｖには、図８の制御電圧発生回路ＡＤＪからの制御電圧Ｖｃｏｎｔが入力される。
駆動電流出力端子ＤＯは、図示しないボンディングワイヤによりＬＥＤ素子のアノードと接続されている。
ＮＯＲ回路２８５の２つの入力端子は、それぞれ端子Ｓおよび端子ＰＤＮに接続されている。
ＮＡＮＤ回路２９０〜２９３の第１の入力端子は、ＮＯＲ回路２８５の出力端子に接続されている。ＮＡＮＤ回路２９３〜２９０の第２の入力端子は、それぞれ補正データ入力端子ＤＱ３〜ＤＱ０に接続されている。
ＰＭＯＳ２８０〜２８３の制御端子（ゲート端子）は、それぞれＮＡＮＤ回路２９０〜２９３の出力端子に接続されている。
ＰＭＯＳ２８０〜２８４の第１の主端子（ソース端子）は電源ＶＤＤに接続され、ＰＭＯＳ２８０〜２８４の第２の主端子（ドレーン端子）は、駆動電流出力端子ＤＯに接続されている。
一方、ＮＡＮＤ回路２９０〜２９３およびＮＯＲ回路２８５の電源端子は電源ＶＤＤと接続され、これら回路のグランド端子は制御電圧端子Ｖと接続され、制御電圧Ｖｃｏｎｔに保たれる。
後述するように電源ＶＤＤの電位とＶｃｏｎｔ電位との電位差はＰＭＯＳ２８０〜２８４がオンするときのゲート・ソース間電圧に略等しく、この電圧を変化させることでＰＭＯＳ２８０〜２８４のドレーン電流を調整することが可能となる。図８の制御電圧発生回路ＡＤＪは基準電圧ＶＲＥＦを受けて、ＰＭＯＳ２８０〜２８４等のドレーン電流が所定値となるように制御電圧Ｖｃｏｎｔを制御するために設けられている。
印刷データＨＤ−ＤＡＴＡがＨｉｇｈであり（端子ＰＤＮへ入力される印刷データＰＤＮはＬｏｗであり）、ＬＥＤの駆動オン、オフの指令信号ＨＤ−ＳＴＢ−Ｎにより駆動オンが指令され、端子Ｓへの駆動タイミング信号ＤＳＴかＬｏｗとなっているとき、ＮＯＲ回路２８５の出力はＨｉｇｈとなる。
このとき補正データ端子ＤＱ３〜ＤＱ０からの補正データに従いＮＡＮＤ回路２９０〜２９３の出力信号レベル、およびＰＭＯＳ２８６とＮＭＯＳ２８７とで構成されるインバータの出力は、ＶＤＤ電位あるいはＶｃｏｎｔ電位となる。
ＰＭＯＳ２８４は、ＬＥＤに主たる駆動電流を供給する主駆動トランジスタであり、ＰＭＯＳ２８０〜２８３は、ＬＥＤの駆動電流をドット毎に調整して光量補正するための補助駆動トランジスタである。
主駆動トランジスタ２８４は印刷データＰＤＮに従って駆動される。即ち、印刷データＰＤＮがＬｏｗであり、かつ駆動タイミング信号ＤＳＴがＬｏｗのときに、ＮＯＲ回路２８５の出力がＨｉｇｈなったときに、オンとなる。
補助駆動トランジスタ２９０〜２９３は、ＮＯＲ回路２８５の出力がＨｉｇｈレベルであるときに、マルチプレクサ回路ＭＵＸの出力ＸＱ３〜ＸＱ０に従って駆動される。後述するように、マルチプレクサ回路ＭＵＸの出力ＸＱ３〜ＸＱ０はＬＥＤ各ドットの発光バラツキの補正するための補正データが格納された、補正メモリ出力に対応している。
つまり、主駆動トランジスタ２８４とともに、補正データに従って補助駆動トランジスタ２８０〜２８３が選択的に駆動され、主駆動トランジスタ２８４のドレーン電流に、選択された補助駆動トランジスタの各ドレーン電流が加算された駆動電流が、端子ＤＯからＬＥＤに供給される。
ＰＭＯＳ２８０〜２８３が駆動されているとき、ＮＡＮＤ回路２９０〜２９３の出力は、Ｌｏｗレベル（すなわち、制御電圧Ｖｃｏｎｔに略等しいレベル）にあるので、ＰＭＯＳ２８０〜２８３のゲート電位は、制御電圧Ｖｃｏｎｔに略等しくなる。このとき、ＰＭＯＳ２８６はオフ状態にあり、ＮＭＯＳ２６７はオン状態にあって、ＰＭＯＳ２８４のゲート電位もまた制御電圧Ｖｃｏｎｔに略等しくなる。従って、ＰＭＯＳ２８０〜２８４のドレーン電流値を、制御電圧Ｖｃｏｎｔにより一括して調整することができる。
このとき、ＮＡＮＤ回路２９０〜２９３は、電源電位ＶＤＤとグランド電位Ｖｃｏｎｔを、それぞれ電源、グランド電位として動作しているので、その入力信号の電位も電源電位ＶＤＤとグランド電位Ｖｃｏｎｔに即したものであって良く、そのＬｏｗレベルは０Ｖでなくても良い。
図１４は図８に示したメモリ制御回路ＣＴＲ１の構成を示す回路図である。図示のメモリ制御回路ＣＴＲ１は、フリップフロップ３０１〜３０５と、ＮＯＲ回路３０６と、ＡＮＤ回路３０７、３０８、３１０〜３１３とを備える。
フリップフロップ３０１〜３０５のリセット端子Ｒにはラッチ信号ＬＯＡＤ−Ｐが入力され、フリップフロップ３０１、３０２のクロック端子にはストローブ信号ＳＴＢ−Ｐか入力され、フリップフロップ３０１、３０２のＱ出力はＮＯＲ回路３０６の入力と接続され、ＮＯＲ回路３０６の出力は、フリップフロップ３０１のＤ入力と接続されている。
フリップフロップ３０３のクロック端子はフリップフロップ３０１のＱ出力端子と接続され、フリップフロップ３０３のＱＮ出力はフリップフロップ３０３のＤ入力端子と接続されている。
フリップフロップ３０３のＱ出力はＡＮＤ回路３０７の一方の入力端子と接続され、フリップフロップ３０３のＱＮ出力瑞子はＡＮＤ回路３０８の一方の入力端子と接続され、ＡＮＤ回路３０７及び３０８の他方の入力端子にはラッチ信号ＬＯＡＤ−Ｐ号が入力されている。
ＡＮＤ回路３０７及び３０８の出力は端子Ｅ１、Ｅ２と接続され、図８のメモリ回路ＭＥＭの書き込みイネーブル信号（奇数番目のドットのデータの書込みのイネーブルを指示する信号（Ｅ１）、偶数番目のドットのデータの書込みのイネーブルを指示する信号（Ｅ２））となる。
フリップフロップ３０４、３０５のクロック端子はＡＮＤ回路３０７の出力に接続され、フリップフロップ３０４のＤ端子はフリップフロップ３０５のＱ出力端子と接続され、フリップフロップ３０５のＤ入力端子はフリップフロップ３０４のＱＮ出力端子と接続されている。
ＡＮＤ回路３１３の第１の入力端子はフリップフロップ３０５のＱ端子と、第２の入力端子はフリップフロップ３０４のＱＮ端子と接続され、ＡＮＤ回路３１２の第１の入力端子はフリップフロップ３０５のＱ端子と、第２の入力端子はフリップフロップ３０４のＱ端子と、ＡＮＤ回路３１１の第１の入力端子はフリップフロップ３０５のＱＮ端子と、第２の入力端子はフリップフロップ３０４のＱ端子と、ＡＮＤ回路３１０の第１の入力端子はフリップフロップ３０５のＱＮ端子と、第２の入力端子はフリップフロップ３０４のＱＮ端子とそれぞれ接続され、ＡＮＤ回路３１０〜３１３の第３の入力端子はフリップフロップ３０２のＱ出力と接続されている。
ＡＮＤ回路３１０〜３１３の出力端子はメモリセル選択端子Ｗ０〜Ｗ３端子と接続され、図８のメモリ回路ＭＥＭのメモリセル選択信号Ｗ０〜Ｗ３となる。
フリップフロップ３０１及び３０２、並びにＮＯＲ回路３０６により３進の第１のカウンタＣＮＴａが構成され、フリップフロップ３０４及び３０５で４進の第２のカウンタＣＮＴｂが構成されている。またフリップフロップ３０３は、トグル動作を行うもので、２進の第３のカウンタＣＮＴｃを構成している。
第１、第２、第３のカウンタＣＮＴａ、ＣＮＴｂ、ＣＮＴｃのフリップフロップのリセット端子Ｒに供給されるラッチ信号ＬＯＡＤ−Ｐは、シフトレジスタで補正データを転送する際は、Ｈｉｇｈに維持され、シフトレジスタで印刷データを転送する際には、概してＬｏｗであるが、ラッチ素子への印刷データの取込みの際にＨｉｇｈとなる。
以下、メモリ制御回路ＣＴＲ１の動作を、図１５を参照して説明する。
第１のカウンタＣＮＴａは、フリップフロップ３０１のＱ端子、フリップフロップ３０２のＱ端子、ＮＯＲ回路３０６の出力端子が第１のカウンタＣＮＴａの３ビットの出力端子ＣＱ１、ＣＱ２、ＣＱ３を構成する。図１５には、出力端子ＣＱ１、ＣＱ２の信号レベルが示されている。
第１のカウンタＣＮＴａのフリップフロップ３０１、３０２は、ラッチ信号ＬＯＡＤ−ＰがＬｏｗのときにリセットされ、その状態では出力端子ＣＱ１、ＣＱ２、ＣＱ３がＬｏｗ（論理値「０」）、Ｌｏｗ、Ｈｉｇｈ（論理値「１」）となり、ラッチ信号ＬＯＡＤ−ＰがＨｉｇｈの状態では、ストローブ信号ＳＴＢ−Ｐの立ち上がりエッジ（ＨＤ−ＳＴＢ−Ｎの立下りエッジ）をカウントする。即ち、ストローブ信号ＳＴＢ−Ｐが一度立ち上がると、出力端子ＣＱ１、ＣＱ２、ＣＱ３がそれぞれＨｉｇｈ、Ｌｏｗ、Ｌｏｗとなり、ストローブ信号ＳＴＢ−Ｐがもう一度立ち上がると、出力端子ＣＱ１、ＣＱ２、ＣＱ３がそれぞれＬｏｗ、Ｈｉｇｈ、Ｌｏｗとなり、ストローブ信号ＳＴＢ−Ｐがもう一度立ち上がると、出力端子ＣＱ１、ＣＱ２、ＣＱ３それぞれＬｏｗ、Ｌｏｗ、Ｈｉｇｈとなる。
印刷制御部１は、一連の補正データ（ＬＥＤヘッドのすべての奇数番目のドットのためのそれぞれ１ビットの補正データ、またはすべての偶数番目のドットのためのそれぞれ１ビットの補正データ）の転送が終わる毎に、３個のストローブ信号ＨＤ−ＳＴＢ−Ｎを連続して３回Ｌｏｗとする（Ｌｏｗレベルのパルスを３回発生させる）ことで、第１のカウンタＣＮＴａに上記のような一巡の動作を行わせ、信号ＣＱ１、ＣＱ２を発生させる。なお、メモリセル選択信号Ｗ３〜Ｗ０は信号ＣＱ２に同期して発生されるが、３進の第１のカウンタを用いることで、メモリセル選択信号Ｗ３〜Ｗ０の発生（従って、メモリセルへの書き込み）を、イネーブル信号Ｅ１、Ｅ２の切り替わりより少し遅らせ、イネーブル信号が安定してからメモリセル選択信号Ｗ３〜Ｗ０を発生させることで、異なるメモリセルへの誤書き込みをより確実に防止することができる。
第１のカウンタＣＮＴａの出力ＣＱ１は第３のカウンタＣＮＴｃを構成するフリップフロップ３０３のクロック端子に供給される。第１のカウンタＣＮＴａの出力ＣＱ２はＡＮＤ回路３１０〜３１３の各々の一つの入力となる。
フリップフロップ３０３はそのＱ端子が第３のカウンタＣＮＴｃの出力端子ＣＱ６を構成する。フリップフロップ３０３は、ラッチ信号ＬＯＡＤ−ＰがＬｏｗのときにリセットされ、その状態では、Ｑ端子（図１５の出力端子ＣＱ）がＬｏｗであり、ラッチ信号ＬＯＡＤ−ＰがＨｉｇｈの状態では、カウンタＣＮＴａの出力ＣＱ１の立ち上がりエッジをカウントする。即ち、第１のカウンタＣＮＴａの出力ＣＱ１が一度立ち上がると、出力端子ＣＱ６がＨｉｇｈとなり、第１のカウンタＣＮＴａの出力ＣＱ１がもう一度立ち上がると、出力端子ＣＱ６がＬｏｗとなる。以後同様の動作を繰り返す。
このようにフリップフロップ３０３のトグル動作により交互にＨｉｇｈとなるＱ端子（端子ＣＱ６）及びＱＮ端子の出力はＡＮＤ回路３０７及び３０８を介してイネーブル信号Ｅ１、Ｅ２として出力される。
ドット補正データＨｂ（Ｈｏ、Ｈｅ）及びチップ補正データＨｃ、並びに共通スイッチ制御データＨｋの転送及びこれらのデータのメモリ回路ＭＥＭ、ＭＣＭ、ＭＯＥへの書込みの際は、ラッチ信号ＬＯＡＤ−ＰがＨｉｇｈに維持され、従って、フリップフロップ３０３のＱ、ＱＮ端子の出力がそのままイネーブル信号Ｅ１、Ｅ２として出力される。
ラッチ信号ＬＯＡＤ−ＰがＬｏｗからＨｉｇｈに変化した後最初に端子ＣＱ１がＨｉｇｈとなるまでの期間Ｔａにおいては、イネーブル信号Ｅ１がＬｏｗ、イネーブル信号Ｅ２がＨｉｇｈであり、この期間Ｔａに奇数番目のドットのための補正データＨｏ、チップ補正データＨｃ及び共通スイッチ制御データＨｋが転送される。このときイネーブル信号Ｅ２がＨｉｇｈであるので、シフトレジスタは２５段となっている。
端子ＣＱ１が立ち上がり、イネーブル信号Ｅ１がＨｉｇｈ、イネーブル信号Ｅ２がＬｏｗになってから、次に端子ＣＱ１が立ち上がり、イネーブル信号Ｅ１がＬｏｗ、イネーブル信号Ｅ２がＨｉｇｈになるまでの期間Ｔｂにおいては、メモリセル選択Ｗ３が比較的短い時間だけＨｉｇｈとなって、そのとき奇数番目のドットのための補正データＨｏ、チップ補正データＨｃ及び共通スイッチ制御データＨｋのメモリ回路ＭＥＭ、ＭＣＭ、ＭＯＥへの書込みが行なわれ、さらにそれに続いて偶数番目のドットのための補正データＨｅが転送される。このときイネーブル信号Ｅ２がＬｏｗであるので、シフトレジスタは２４段となっている。
期間Ｔｂに続く、イネーブル信号Ｅ１がＬｏｗ、イネーブル信号Ｅ２がＨｉｇｈの期間Ｔｃにおいては、メモリセル選択Ｗ３が比較的短い時間だけＨｉｇｈとなって、そのとき偶数番目のドットのための補正データＨｏのメモリ回路ＭＥＭへの書込みが行なわれ、さらにそれに続いて奇数番目のドットのための補正データＨｏ、チップ補正データＨｃ及び共通スイッチ制御データＨｋが転送される。このときイネーブル信号Ｅ２がＨｉｇｈであるので、シフトレジスタは２５段となっている。
以下、同様の動作が繰り返され、期間Ｔｊにおいては、偶数番目のドットのための補正データＨｅのメモリ回路ＭＥＭへの書込みが行なわれる。
印刷データの転送が行われる期間Ｔｋにおいては、ラッチ信号ＬＯＡＤ−ＰがＬｏｗに維持されるので、イネーブル信号Ｅ１、Ｅ２ともにＬｏｗに維持され、シフトレジスタは２４段となっている。
印刷データのラッチ回路へのラッチの際（時刻Ｔｍ）は、ラッチ信号ＬＯＡＤ−ＰがＨｉｇｈとなり、イネーブル信号Ｅ２がＨｉｇｈとなってシフトレジスタは２５段となるが、このときは、データの転送は行なわれないので、影響がない。
カウンタＣＮＴｂは、フリップフロップ３０５のＱ端子、フリップフロップ３０４のＱ端子がカウンタの４ビットの出力端子ＣＱ４、ＣＱ５を構成し、ラッチ信号ＬＯＡＤ−ＰがＬｏｗのときにリセットされ、その状態では図１５に示すように、出力端子ＣＱ４、ＣＱ５がＬｏｗ、Ｌｏｗとなり、ラッチ信号ＬＯＡＤ−ＰがＨｉｇｈの状態では、イネーブル信号Ｅ１の立ち上がりエッジをカウントする。即ちストローブ信号ＳＴＢ−Ｐが一度立ち上がると、出力端子ＣＱ４、ＣＱ５がそれぞれＨｉｇｈ、Ｌｏｗとなり、イネーブル信号Ｅ１がもう一度立ち上がると、出力端子ＣＱ４、ＣＱ５がそれぞれＨｉｇｈ、Ｈｉｇｈとなり、イネーブル信号Ｅ１がもう立ち上がると、出力端子ＣＱ４、ＣＱ５がそれぞれＬｏｗ、Ｈｉｇｈとなり、イネーブル信号Ｅ１がもう一度立ち上がると、出力端子ＣＱ４、ＣＱ５がそれぞれＬｏｗ、Ｌｏｗとなる。以後同様の動作を繰り返す。
そして、出力端子ＣＱ４、ＣＱ５がそれぞれＨｉｇｈ、Ｌｏｗである期間中にイネーブル信号Ｅ１、Ｅ２が交互に一度ずつＨｉｇｈとなり、出力端子ＣＱ４、ＣＱ５がそれぞれＨｉｇｈ、Ｈｉｇｈである期間中にイネーブル信号Ｅ１、Ｅ２が交互に一度ずつＨｉｇｈとなり、出力端子ＣＱ４、ＣＱ５がそれぞれＬｏｗ、Ｈｉｇｈである期間中にイネーブル信号Ｅ１、Ｅ２が交互に一度ずつＨｉｇｈとなり、出力端子ＣＱ４、ＣＱ５がそれぞれＬｏｗ、Ｌｏｗである期間中にイネーブル信号Ｅ１、Ｅ２が交互に一度ずつＨｉｇｈとなる。
ＡＮＤ回路３１０〜３１３は、フリップフロップ３０５、３０４の出力Ｑ、ＱＮをデコードして、メモリセル選択信号Ｗ３〜Ｗ０を順にＨｉｇｈとする。即ち、カウンタＣＮＴａの出力ＣＱ２がＨｉｇｈであることを条件として、カウンタＣＮＴｂの出力ＣＱ４、ＣＱ５がそれぞれＨｉｇｈ、Ｌｏｗであれば、メモリセル選択信号Ｗ３のみがＨｉｇｈとなり、出力ＣＱ４、ＣＱ５がそれぞれＨｉｇｈ、Ｈｉｇｈであれば、メモリセル選択信号Ｗ２のみがＨｉｇｈとなり、出力ＣＱ４、ＣＱ５がそれぞれＬｏｗ、Ｈｉｇｈであれば、メモリセル選択信号Ｗ１のみがＨｉｇｈとなり、出力ＣＱ４、ＣＱ５がそれぞれＬｏｗ、Ｌｏｗであれば、メモリセル選択信号Ｗ０のみがＨｉｇｈとなる。
この結果、信号Ｅ１がＨｉｇｈである期間に信号ＣＱ２に同期してメモリセル選択信号Ｗ３がＨｉｇｈになり、次に信号Ｅ２がＨｉｇｈである期間に信号ＣＱ２に同期してメモリセル選択信号Ｗ３がＨｉｇｈになる。即ち、メモリセル選択信号Ｗ３は２度続けて発生する。そして１回目の発生の際、奇数番目のドットのための補正データが書き込まれ、２回目の発生の際、偶数番目のドットのための補正データが書き込まれる。メモリセル選択信号Ｗ２、Ｗ１、Ｗ０も同様に２回ずつ発生される。
図１６は図８に示したマルチプレクサ制御回路ＣＴＲ２の構成を示す回略図である。図示の制御回路ＣＴＲ２は、マルチプレクサ回路ＭＵＸの選択動作を制御するためのものであり、フリップフロップ３２１と、バッファ回路３２２、３２３と、インバータ３２４、３２５とを備えている。
フリップフロップ３２１のクロック端子にはラッチ信号ＬＯＡＤ−Ｐが入力され、リセット端子Ｒには主走査同期信号ＨＳＹＮＣ−Ｎが入力され、Ｄ端子はＱＮ端子と接続され、バッファ回路３２２の入力端子はフリップフロップ３２１のＱ端子と接続され、バッファ回路３２３の入力瑞子はフリップフロップ３２１のＱＮ端子と接続されている。
インバータ３２４及び３２５の入力端子はそれぞれバッファ回路３２２、３２３の出力端子と接続されている。
バッファ回路３２２、３２３、インバータ３２４、３２５の出力は、それぞれ、データ選択信号出力端子Ｓ１Ｐ、Ｓ２Ｐ、Ｓ１Ｎ、Ｓ２Ｎと接続され、図８のマルチプレクサ回路ＭＵＸに対するデータ選択指令信号として供給される。
以下、マルチプレクサ制御回路ＣＴＲ２の動作を、図１７を参照して説明する。図１７は、図１５の右端と同じであるが、関係する部分のみを示す。
図示の回路においては、図１７に示されるように、主走査同期信号ＨＳＹＮＣ−ＮがＬｏｗになると、フリップフロップ３２１がリセットされて、そのＱ、ＱＮ端子の出力はそれぞれＬｏｗ、Ｈｉｇｈとなり、データ選択信号Ｓ１ＰがＬｏｗ、データ選択信号Ｓ１ＮがＨｉｇｈ、データ選択信号Ｓ２ＰがＨｉｇｈ、データ選択信号Ｓ２ＮがＬｏｗとなる。
そして、奇数番目のドットのための印刷データの転送が終わり、ラッチ信号ＬＯＡＤ−Ｐ（ＨＤ−ＬＯＡＤと同じ波形）が立ち上がって、シフトレジスタのデータがラッチ回路にラッチされると、同時に、フリップフロップ３２１が反転して、そのＱ、ＱＮ端子の出力はそれぞれＨｉｇｈ、Ｌｏｗとなり、データ選択信号Ｓ１ＰがＨｉｇｈ、データ選択信号Ｓ１ＮがＬｏｗ、データ選択信号Ｓ２ＰがＬｏｗ、データ選択信号Ｓ２ＮがＨｉｇｈとなる。
その結果、図１２に示されるマルチプレクサ回路ＭＵＸ内の、奇数番目のドットのための補正データを選択する回路２６０ｏ、２６１ｏ、２６２ｏ、２６３ｏ内の、データ選択信号Ｓ１Ｐ、Ｓ１Ｎを受けるＭＯＳ（２６８、２７１など）がオンとなり、偶数番目のドットのための補正データを選択する回路２６０ｅ、２６１ｅ、２６２ｅ、２６３ｅ内の、データ選択信号Ｓ２Ｐ、Ｓ２Ｎを受けるＭＯＳ（２６４、２６７など）がオフとなる。この結果、端子Ｘｏ３、Ｘｏ２、Ｘｏ１、Ｘｏ０から供給される奇数番目のドットのための補正データＨｏ３、Ｈｏ２、Ｈｏ１、Ｈｏ０を受けるインバータの出力が、選択されたデータＸＱ３、ＸＱ２、ＸＱ１、ＸＱ０として出力される。
次に、偶数番目のドットのための印刷データの転送が行なわれた後、ラッチ信号ＬＯＡＤ−Ｐが立ち上がると、フリップフロップ３２１の状態が反転し、そのＱ端子、及びＱＮ端子の出力はそれぞれＬｏｗ、Ｈｉｇｈとなり、データ選択信号Ｓ１ＰがＬｏｗ、データ選択信号Ｓ１ＮがＨｉｇｈ、データ選択信号Ｓ２ＰがＨｉｇｈ、データ選択信号Ｓ２ＮがＬｏｗとなる。その結果、図１２に示されるマルチプレクサ回路ＭＵＸ内の、偶数番目のドットのための補正データを選択する回路２６０ｅ、２６１ｅ、２６２ｅ、２６３ｅ内の、データ選択信号Ｓ２Ｐ、Ｓ２Ｎを受けるＭＯＳ（２６４、２６７など）がオンとなり、奇数番目のドットのための補正データを選択する回路２６０ｏ、２６１ｏ、２６２ｏ、２６３ｏ内の、データ選択信号Ｓ１Ｐ、Ｓ１Ｎを受けるＭＯＳ（２６８、２７１など）がオフとなる。この結果、端子Ｘｅ３、Ｘｅ２、Ｘｅ１、Ｘｅ０から供給される偶数番目のドットのための補正データＨｅ３、Ｈｅ２、Ｈｅ１、Ｈｅ２を受けるインバータの出力が、選択されたデータＸＱ３、ＸＱ２、ＸＱ１、ＸＱ０として出力される。
図１８は、共通スイッチ制御回路ＣＴＲ３の構成を示す回略図である。図示の共通スイッチ制御回路ＣＴＲ３は、印刷に当たり（印刷データに基づきＬＥＤ素子を駆動する際）、奇数番目のＬＥＤ素子に接続された第１の共通スイッチ１０９と偶数番目のＬＥＤ素子に接続された第２の共通スイッチ１１０のいずれか一方のみをオンにするため制御信号ＫＤＲ（ＫＤＲ１、ＫＤＲ２）を発生する。即ち、第１段のドライバＩＣチップＤＩＣ１内の共通スイッチ制御回路ＣＴＲ３は、印刷に当たり、奇数番目のＬＥＤ素子に接続された共通スイッチ１０９をオン、オフを制御する制御信号ＫＤＲ１を生成し、第２段のドライバＩＣチップＤＩＣ２内の共通スイッチ制御回路ＣＴＲ３は、印刷に当たり、偶数番目のＬＥＤ素子に接続された共通スイッチ１１０をオン、オフを制御する制御信号ＫＤＲ２を生成する。
図示の共通スイッチ制御回路ＣＴＲ３は、フリップフロップ４０１と、選択回路４０２とを有する。
フリップフロップ４０１はＨＳＹＮＣ−Ｎ信号がＬｏｗのときにリセットされ、リセット状態では、Ｑ端子がＬｏｗである。ＨＳＹＮＣ−Ｎ信号がＨｉｇｈの状態では、ＬＯＡＤ−Ｐ信号の立ち上がりエッジが発生するごとに出力が反転する。
フリップフロップ４０１のＱ端子、ＱＮ端子の出力が選択回路４０２に供給され、選択回路４０２は、メモリ回路ＭＯＥからの切り替え指令信号Ｈｋに応じて、２つの入力の一方を選択して、制御信号として出力する。この制御信号は当該ドライバＩＣチップの共通スイッチ制御信号出力端子ＫＤＲから出力される。
上記の例では、ドライバＩＣチップＤＩＣ１内のメモリ回路ＭＯＥからはフリップフロップ４０１のＱ端子の出力を選択させて、制御信号ＫＤＲ１として出力させる切り替え指令信号Ｈｋが供給され、ドライバＩＣチップＤＩＣ２内のメモリ回路ＭＯＥからはフリップフロップ４０１のＱＮ端子の出力を選択させて制御信号ＫＤＲ２として出力させる切り替え指令信号Ｈｋが供給される。
ドライバＩＣチップＤＩＣ１及びＤＩＣ２以外のドライバＩＣチップの共通スイッチ制御信号出力端子ＫＤＲは、共通スイッチ制御に接続されていないので、共通スイッチ制御回路ＣＴＲ３がどのような信号を出力しても回路動作には影響がなく、どのような信号を出力するかを制御する必要がない。
図１９は、図８の構成のドライバＩＣチップＤＩＣを２６個カスケード接続して成るＬＥＤヘッドを用いて印刷動作を行う場合の駆動装置の動作、即ち図１５の時刻ｔａＮ（図１９のｔｂＡに相当する）以降の動作を示すタイムチャートである。図２０は図１９におけるタイムチャートにおいて、ドライバＩＣチップの数が１個であるものとして簡略化し、波形をより詳細に示すタイムチャートである。
ＬＥＤの時分割駆動の開始に先立ち、時刻ｔｂＡにおいて、主走査同期信号ＨＤ−ＨＳＹＮＣ−Ｎ（図２０では、ＨＳＹＮＣ）が入力される。
次いで期間ｔｂＢにおいて奇数番目のＬＥＤの駆動データ（印刷データＰＤｏ：ＤＯＴ１、ＤＯＴ３、ＤＯＴ５、ＤＯＴ７、ＤＯＴ９、…ＤＯＴ１９１）を転送するため、クロック信号ＨＤ−ＣＬＫ（図２０ではＣＬＫＩ）に同期してデータ信号ＨＤ−ＤＡＴＡ３〜０が入力される。
なお、本ＬＥＤヘッドにおいては上記のように２６個のドライバＩＣチップＤＩＣがカスケード接続され、各ドライバＩＣチップＤＩＣ毎に９６個のＬＥＤ駆動端子ＤＯ０〜ＤＯ９６を備えており、１パルスのクロック信号により４画素分の印刷データが一度に転送される。また、印刷データの転送中は、図１４を参照して説明したように、また図１９に示すように、イネーブル信号Ｅ２がＬｏｗとなるので、選択回路ＳＥＬが第２３段のフリップフロップの出力を選択して第２５段のフリップフロップに供給し、２４段のシフトレジスタが構成される。このため一度のデータ転送に必要なクロックパルス数は（９６／４）×２６＝２４×２６＝６２４であり、図１９には期間ｔｂＢにおいて、２４×２６個のクロックパルスが供給されることを示している。一方、図２０では、ドライバＩＣチップの数が１個であるものとして簡略化しているので、期間ｔｂＢにおいて、２４個のクロックパルスが供給される。
期間ｔｂＢにおいて１ライン分のデータのうち、奇数番目のドットのためのデータの転送が完了すると、時刻ｔｂＣに示すようにラッチ信号ＨＤ−ＬＯＡＤ（図２０では、ＬＯＡＤ）信号が入力され、シフトレジスタを介して入力されたデータはラッチ回路にラッチされる。
次いで期間ｔｂＤにおいて、ＬＥＤ駆動を指示するためのストローブ信号ＨＤ−ＳＴＢ一Ｎ（図２０ではＳＴＢ）が入力される（ストローブ信号ＨＴ−ＳＴＢ−ＮのレベルがＬｏｗとされる）。
この結果、図１３に示されるＬＥＤ駆動部ＤＲＶに供給される駆動タイミング信号ＤＳＴがＬｏｗとなり、印刷データＰＤＮもＬｏｗ（対応するＬＥＤを点灯すべきことを示す値）であれば、ＮＯＲ回路２８５の出力がＨｉｇｈとなり、ＰＭＯＳ２８４がオンとなるのみならず、端子ＤＱ３〜ＤＱ０から供給される補正データに応じてＰＭＯＳ２８０〜２８３の一つ以上がオンとなり、或いはいずれもオンとならずに、これらのＰＭＯＳを流れる電流がＤＯからＬＥＤに供給される。ＤＯには奇数番目のＬＥＤと偶数番目のＬＥＤが接続されているが、制御信号ＫＤＲ１、ＫＤＲ２により共通スイッチ１０９、１１０（図２）のうちのいずれかが一方のみがオンがとなっており、奇数番目のＬＥＤと偶数番目のＬＥＤのうちの一方のみ（共通スイッチ制御のうちのオンとなっている方に接続されたもののみ）に駆動電流が流れる。
また、時刻ｔｂＣにおいて、共通スイッチ１０９、１１０の制御信号ＫＤＲ１、ＫＤＲ２の状態が切り替えられて、奇数番目のＬＥＤ素子の駆動が行われるようになっている。即ち、図１９において、第１段のドライバＩＣチップＤＩＣ１からの制御信号ＫＤＲ１がＨｉｇｈレベル、第２段のドライバＩＣチップＤＩＣ２から制御信号ＫＤＲ２がＬｏｗレベルであるとき図２のＭＯＳ１０９がオン状態となり、ＭＯＳ１１０がオフ状態となり、奇数番目のＬＥＤ素子１０１、１０３、１０５、１０７のカソード端子からグランドＧＮＤヘの流路が形成される。
このとき、ＭＯＳ１１０はオフ状態であって偶数番目のＬＥＤ素子１０２、１０４、１０６、１０８等のカソード端子からグランドヘの流路は形成されない。このため、ドライバＩＣチップＤＩＣ１の例えばＤＯ１端子からＬＥＤ駆動電流が流し出された場合、ＬＥＤ素子１０１のアノード、カソード端子を経てＭＯＳ１０９のドレーン、ソースを介してグランドヘと至る電流経路が形成され、ＬＥＤ素子１０１が発光して（図１においては図示していないが）感光ドラム上の静電潜像を形成することで印刷ドットを発生する。このとき、ＬＥＤ素子１０２には電流流路が形成されないため、ＬＥＤ１０１の発光状態に支障を与えることはない。
図１９（及び図２０）に戻り、期間ｔｂＥにおいて偶数番目のＬＥＤの駆動データ（印刷データＰＤｅ：ＤＯＴ２、ＤＯＴ４、ＤＯＴ６、ＤＯＴ８、ＤＯＴ１０、…ＤＯＴ１９２）を転送するため、クロック信号ＨＤ−ＣＬＫ（図２０ではＣＬＫＩ）に同期してデータ信号ＨＤ−ＤＡＴＡ３〜０が入力される。
期間ｔｂＥにおいて１ライン分のデータのうち、偶数番目のドットのためのデータの転送が完了すると、時刻ｔｂＦに示すようにラッチ信号ＨＤ−ＬＯＡＤ（図２０では、ＬＯＡＤ）信号が入力され、シフトレジスタを介して入力されたデータはラッチ回路にラッチされる。
次いで時刻ｔｂＧにおいて、ＬＥＤ駆動を指示するためのストローブ信号ＨＤ−ＳＴＢ−Ｎ（図２０ではＳＴＢ）が入力される（ストローブ信号ＨＤ−ＳＴＢ−ＮがＬｏｗとされる）。
また、時刻ｔｂＦにおいて、共通スイッチＭＯＳ１０９、１１０の制御信号ＫＤＲ１、ＫＤＲ２の状態が切り替えられて、偶数番目のＬＥＤ素子の駆動が行われるようになっている。即ち、図１９において、第２段のドライバＩＣチップＤＩＣ２からの制御信号ＫＤＲ２がＨｉｇｈレベル、第１段のドライバＩＣチップＤＩＣ１からの制御信号ＫＤＲ１がＬｏｗレベルであるとき図２のＭＯＳ１１０はオン状態となり、ＭＯＳ１０９はオフ状態となり、偶数番目のＬＥＤ素子１０２、１０４、１０６、１０８のカソード端子からグランドＧＮＤヘの流路が形成される。
一方、奇数番目のＬＥＤ素子１０１、１０３、１０５、１０７等のカソード端子からグランドヘの流路は形成されない。このため、ドライバＩＣチップＤＩＣ１の例えばＤＯ１端子からＬＥＤ駆動電流が流し出された場合、ＬＥＤ素子１０２のアノード、カソード端子を経てＭＯＳ１１０のドレーン、ソースを介してグランドヘと至る電流経路が形成され、ＬＥＤ素子１０２が発光して（図１においては図示していないが）感光ドラム上の静電潜像を形成することで印刷ドットを発生する。このとき、ＬＥＤ素子１０１には電流経路が形成されないため、ＬＥＤ１０２の発光状態に支障を与えることはない。
このように、ＬＥＤ素子列のうち、奇数番目のＬＥＤ素子と偶数番目のＬＥＤ素子とを順に、時分割的に駆動することで、１ラインのＬＥＤ素子の数の半分の数の駆動素子により、１ライン分のＬＥＤの駆動を行うことができる。
図２１は図８の構成のドライバＩＣチップを２４個カスケード接続して成るＬＥＤヘッドに補正データを供給し、駆動装置内の補正メモリ回路ＭＥＭヘデータ書き込みを行う場合の駆動装置の動作、即ち、図１５の時刻ｔａＭ（図２１にも同じ符号ｔａＭで示されている）までの動作を示すタイムチャートである。
図２２〜図２５は、図２１に示すタイムチャートにおいて、ドライバＩＣチップの数が１個であるものとして簡略化し、波形をより詳細に示すタイムチャートである。図２２は図２１における期間ｔｃＡ及び期間ｔｃＢの部分の詳細を示し、図２３は図２１における期間ｔｃＣ及びｔｃＤの部分の詳細を示し、図２４は図２１における期間ｔｃＥ及びｔｃＦの部分の詳細を示し、図２５は図２１における期間ｔｃＧ及びｔｃＨの部分の詳細を示す。
なお、差動クロックペア信号を図２１においては代表してＨＤ−ＣＬＫＩとし、図２２〜図２５ではＣＬＫＩとして記載している。
印刷制御部１は、補正データの転送及び書き込み動作の開始時にラッチ信号ＨＤ−ＬＯＡＤ（図２２〜図２５ではＬＯＡＤ）信号をＨｉｇｈレベルとして (ｔａＤ）、ラッチ信号ＨＤ−ＬＯＡＤがＨｉｇｈレベルである期間中に転送されるデータが補正データであることを示す。
補正データは、ＨＤ−ＤＡＴＡＩ３〜ＨＤ−ＤＡＴＡＩ０（図２２〜図２５ではＤＡＴＡＩ３〜ＤＡＴＡＩ０）として、印刷制御部１からＬＥＤヘッド１９に供給される。
補正データは１ドット当たり４ビットから成り、互いに隣接する奇数番目及び偶数番目のドットのための補正データが、同じシフトレジスタを用いて転送されるので、補正データの格納は、以下に説明する８ステップにより行われる。各ステップにおいては、奇数番目ドットの各々又は偶数番目のドットの各々に対して１ビットの補正データが転送され、対応するメモリ回路ＭＥＭに格納される。
ドライバＩＣチップＤＩＣ毎に設定されるチップ補正データは奇数番目のドットのための補正データの転送（例えば期間ｔｃＡ）と偶数番目のドットのための補正データの転送（例えば期間ｔｃＢ）のうち、どちらかで一回のみ行えば良い。同様に、共通スイッチ制御データＨｋは、奇数番目のドットのための補正データの転送期間（期間ｔｃＡ、ｔｃＣ、ｔｃＥ、ｔｃＧ）、及び偶数番目のドットのための補正データの転送期間（期間ｔｃＢ、ｔｃＤ、ｔｃＦ、ｔｃＨ）のうち、いずれかで一回のみ行なえば良い。本例では、奇数番目のドットのための補正データの転送の際、チップ補正データＨｃ及び共通スイッチ制御データＨｋが一緒に転送される。
図８に示される例では、チップ補正データＨｃはシフトレジスタＳＦＲｄの最終段のフリップフロップＦＦＤ２５に接続されたメモリ回路ＭＣＭに格納され、共通スイッチ制御データＨｋも第１段及び第２段のドライバＩＣチップＤＩＣ１及びＤＩＣ２のそれぞれのシフトレジスタＳＦＲｃの最終段のフリップフロップＦＦＣ２５に接続されたメモリ回路ＭＯＥに格納されるので、各ドライバＩＣチップ内のすべての奇数番目のドットのための補正データＨｏの列の前にチップ補正データＨｃ及び共通スイッチ制御データＨｋ又はこれに代わる無効データＤＭＹを位置させて順に転送する。そのため、奇数番目のドットのための補正データＨｏの転送時には、シフトレジスタの段数を１段多くして２５段となる様に切り替えて、各ドライバＩＣチップＤＩＣに対して各々２５のデータビットから成る、４個のビット列を構成し、２６個のドライバＩＣチップ分を順に転送する（２６個のドライバＩＣチップに対して、各々２５×２６個のデータビットから成る、４個のビット列を転送する）。一方、偶数番目のドットのための補正データＨｅの列を転送する際は、シフトレジスタが２４段に切り替えられ、各ドライバＩＣチップに対して各々２４個の補正データビットから成る、４個のビット列を構成し、２６個のドライバＩＣチップ分を順に転送する（２６個のドライバＩＣチップに対して、各々２４×２６個のデータビットから成る、４個のビット列を転送する）。
シフトレジスタの段数の切り替えは上記のように、イネーブル信号Ｅ２により選択回路ＳＥＬを制御することにより行なわれる。奇数番目のドットのための補正データＨｏの転送の際は、図１４及び図１５を参照して説明したように、イネーブル信号Ｅ２がＨｉｇｈであり、これによりシフトレジスタは２５段となるように切り替えられている。一方、偶数番目のドットのための補正データＨｅの転送の際は、図１４及び図１５を参照して説明したように、イネーブル信号Ｅ２がＬｏｗであり、これによりシフトレジスタは２４段となるように切り替えられている。
なお、図２２〜図２５において、ＤＯＴｘ−ｂｙ（ｘ＝１〜１９２、ｙ＝０、１、２、３）は各ドライバＩＣチップにより駆動されるｘ番目のドットのための第ｙビットの補正データを意味し、ｘが奇数のデータの集合、又はそのうちの任意のものが、記号Ｈｏで表され、ｘが偶数のデータの集合、又はそのうちの任意のものが記号Ｈｅで表される。
第１ステップ：
期間ｔｃＡにおいて、チップ補正データＨｃのｂｉｔ３の補正データＨｃ３、共通スイッチ制御データＨｋ、無効データＤＭＹ及び奇数番目のドットのための補正データＨｏのｂｉｔ３の補正データＨｏ３を送出する。
より詳しく言えば、データＤＡＴＡＩ３として、各ドライバＩＣチップのための先頭に位置するチップ補正データＨｃ３と、それに続く２４個のドット補正データＨｏ３の列を、２６個のドライバＩＣチップ分連続させたものを送出する。図２２には、第１段のドライバＩＣチップＤＩＣ１のためのデータのみが示されている。
第１段及び第２段のドライバＩＣチップのためのデータＤＡＴＡＩ２としては、各ドライバＩＣチップのための先頭に位置する共通スイッチ制御データＨｋと、それに続く２４個のドット補正データＨｏ３の列を送出し、第３段乃至第２６段のドライバＩＣチップのためのデータＤＡＴＡＩ２としては、各ドライバＩＣチップのための先頭に位置する無効データＤＭＹと、それに続く２４個のドット補正データＨｏ３の列を送出する。図２２には、第１段のドライバＩＣチップＤＩＣ１のためのデータのみが示されている。
データＤＡＴＡＩ１としては、各ドライバＩＣチップのための先頭に位置する無効データＤＭＹと、それに続く２４個のドット補正データＨｏ３の列を、２６個のドライバＩＣチップ分連続させたものを送出する。図２２には、第１段のドライバＩＣチップＤＩＣ１のためのデータのみが示されている。
データＤＡＴＡＩ０としては、各ドライバＩＣチップのための先頭に位置する無効データＤＭＹと、それに続く２４個のドット補正データＨｏ３の列を、２６個のドライバＩＣチップ分連続させたものを送出する。図２２には、第１段のドライバＩＣチップＤＩＣ１のためのデータのみが示されている。
以上のデータ転送が行われる間、イネーブル信号Ｅ２がＨｉｇｈであり、シフトレジスタは２５段に切り替えられているが、これらのデータのシフトレジスタによる転送が完了すると３個のストローブ信号ＨＤ−ＳＴＢ−Ｎ（図２２ではＳＴＢ）のパルスが発生して（ストローブ信号ＨＤ−ＳＴＢ−Ｎが３回Ｌｏｗとなり）、図８のメモリ制御回路ＣＴＲ１によりイネーブル信号Ｅ１がＨｉｇｈに、イネーブル信号Ｅ２がＬｏｗに切り替えられ、メモリセル選択信号Ｗ３が発生されて、補正データＨｃ３、制御データＨｋ、及び補正データＨｏ３の格納が行われる。また、イネーブル信号Ｅ２がＬｏｗに変わったことにより、シフトレジスタは２４段に切り替えられる。
第２ステップ：
期間ｔｃＢにおいて、偶数番目のドットのための補正データＨｅのｂｉｔ３のデータＨｅ３を送出する。より詳しく言えば、データＤＡＴＡＩ３、ＤＡＴＡＩ２、ＤＡＴＡＩ１、ＤＡＴＡＩ０の各々として、２４個のドット補正データＨｅ３の列を、それぞれ２６個のドライバＩＣチップ分連続させたものを送出する。図２２には、第１段のドライバＩＣチップＤＩＣ１のためのデータのみが示されている。
以上のデータ転送が行われる間、イネーブル信号Ｅ２がＬｏｗであり、シフトレジスタは２４段に切り替えられているが、これらのデータの転送が完了すると３個のストローブ信号ＨＤ−ＳＴＢ−Ｎ（図２２ではＳＴＢ）のパルスが発生して（ストローブ信号ＨＤ−ＳＴＢ−Ｎが３回Ｌｏｗとなり）、図８のメモリ制御回路ＣＴＲ１によりイネーブル信号Ｅ１がＬｏｗに、イネーブル信号Ｅ２がＨｉｇｈに切り替えられ、メモリセル選択信号Ｗ３が発生されて、補正データＨｅ３の格納が行われる。また、イネーブル信号Ｅ２がＨｉｇｈに変わったことにより、シフトレジスタは２５段に切り替えられる。
第３ステップ：
期間ｔｃＣにおいて、チップ補正データＨｃのｂｉｔ２の補正データＨｃ２及び無効データＤＭＹ及び奇数番目のドットのための補正データＨｏのｂｉｔ２のデータＨｏ２を送出する。
より詳しく言えば、データＤＡＴＡＩ３として、各ドライバＩＣチップのための先頭に位置するチップ補正データＨｃ２と、それに続く２４個のドット補正データＨｏ２の列を、２６個のドライバＩＣチップ分連続させたものを送出する。図２３には、第１段のドライバＩＣチップＤＩＣ１のためのデータのみが示されている。
データＤＡＴＡＩ２、ＤＡＴＡＩ１、ＤＡＴＡＩ０の各々としては、各ドライバＩＣチップのための先頭に位置する無効データＤＭＹと、それに続く２４個のドット補正データＨｏ２の列を、それぞれ２６個のドライバＩＣチップ分連続させたものを送出する。図２３には、第１段のドライバＩＣチップＤＩＣ１のためのデータのみが示されている。
以上のデータ転送が行われる間、イネーブル信号Ｅ２がＨｉｇｈであり、シフトレジスタは２５段に切り替えられているが、これらのデータの転送が完了すると３個のストローブ信号ＨＤ−ＳＴＢ−Ｎ（図２３ではＳＴＢ）のパルスが発生して（ストローブ信号ＨＤ−ＳＴＢ−Ｎが３回Ｌｏｗとなり）、図８のメモリ制御回路ＣＴＲ１によりイネーブル信号Ｅ１がＨｉｇｈに、イネーブル信号Ｅ２がＬｏｗに切り替えられ、メモリセル選択信号Ｗ２が発生されて、補正データＨｃ２及びＨｏ２の格納が行われる。また、イネーブル信号Ｅ２がＬｏｗに変わったことにより、シフトレジスタは２４段に切り替えられる。
第４ステップ：
期間ｔｃＤにおいて、偶数番目のドットのための補正データＨｅのｂｉｔ２のデータＨｅ２を送出する。より詳しく言えば、データＤＡＴＡＩ３、ＤＡＴＡＩ２、ＤＡＴＡＩ１、ＤＡＴＡＩ０の各々として、２４個のドット補正データＨｅ２の列を、それぞれ２６個のドライバＩＣチップ分連続させたものを送出する。図２３には、第１段のドライバＩＣチップＤＩＣ１のためのデータのみが示されている。
以上のデータ転送が行われる間、イネーブル信号Ｅ２がＬｏｗであり、シフトレジスタは２４段に切り替えられているが、これらのデータの転送が完了すると３個のストローブ信号ＨＤ−ＳＴＢ−Ｎ（図２３ではＳＴＢ）のパルスが発生して（ストローブ信号ＨＤ−ＳＴＢ−Ｎが３回Ｌｏｗとなり）、図８のメモリ制御回路ＣＴＲ１によりイネーブル信号Ｅ１がＬｏｗに、イネーブル信号Ｅ２がＨｉｇｈに切り替えられ、メモリセル選択信号Ｗ２が発生されて、補正データＨｅ２の格納が行われる。また、イネーブル信号Ｅ２がＨｉｇｈに変わったことにより、シフトレジスタは２５段に切り替えられる。
第５ステップ：
期間ｔｃＥにおいて、チップ補正データＨｃのｂｉｔ１の補正データＨｃ１及び無効データＤＭＹ及び奇数番目のドットのための補正データＨｏのｂｉｔ１のデータＨｏ１を送出する。
より詳しく言えば、データＤＡＴＡＩ３として、各ドライバＩＣチップのための先頭に位置するチップ補正データＨｃ１と、それに続く２４個のドット補正データＨｏ１の列を、２６個のドライバＩＣチップ分連続させたものを送出する。図２４には、第１段のドライバＩＣチップＤＩＣ１のためのデータのみが示されている。
データＤＡＴＡＩ２、ＤＡＴＡＩ１、ＤＡＴＡＩ０の各々としては、各ドライバＩＣチップのための先頭に位置する無効データＤＭＹと、それに続く２４個のドット補正データＨｏ１の列を、それぞれ２６個のドライバＩＣチップ分連続させたものを送出する。図２４には、第１段のドライバＩＣチップＤＩＣ１のためのデータのみが示されている。
以上のデータ転送が行われる間、イネーブル信号Ｅ２がＨｉｇｈであり、シフトレジスタは２５段に切り替えられているが、これらのデータの転送が完了すると３個のストローブ信号ＨＤ−ＳＴＢ−Ｎ（図２４ではＳＴＢ）のパルスが発生して（ストローブ信号ＨＤ−ＳＴＢ−Ｎが３回Ｌｏｗとなり）、図８のメモリ制御回路ＣＴＲ１によりイネーブル信号Ｅ１がＨｉｇｈに、イネーブル信号Ｅ２がＬｏｗに切り替えられ、メモリセル選択信号Ｗ１が発生されて、補正データＨｃ１及びＨｏ１の格納が行われる。また、イネーブル信号Ｅ２がＬｏｗに変わったことにより、シフトレジスタは２４段に切り替えられる。
第６ステップ：
期間ｔｃＦにおいて、偶数番目のドットのための補正データＨｅのｂｉｔ１のデータＨｅ１を送出する。より詳しく言えば、データＤＡＴＡＩ３、ＤＡＴＡＩ２、ＤＡＴＡＩ１、ＤＡＴＡＩ０の各々として、２４個のドット補正データＨｅ１の列を、それぞれ２６個のドライバＩＣチップ分連続させたものを送出する。図２４には、第１段のドライバＩＣチップＤＩＣ１のためのデータのみが示されている。
以上のデータ転送が行われる間、イネーブル信号Ｅ２がＬｏｗであり、シフトレジスタは２４段に切り替えられているが、これらのデータの転送が完了すると３個のストローブ信号ＨＤ−ＳＴＢ−Ｎ（図２４ではＳＴＢ）のパルスが発生して（ストローブ信号ＨＤ−ＳＴＢ−Ｎが３回Ｌｏｗとなり）、図８のメモリ制御回路ＣＴＲ１によりイネーブル信号Ｅ１がＬｏｗに、イネーブル信号Ｅ２がＨｉｇｈに切り替えられ、メモリセル選択信号Ｗ１が発生されて、補正データＨｅ１の格納が行われる。また、イネーブル信号Ｅ２がＨｉｇｈに変わったことにより、シフトレジスタは２５段に切り替えられる。
第７ステップ：
期間ｔｃＧにおいて、チップ補正データＨｃのｂｉｔ０の補正データＨｃ０及び無効データＤＭＹ及び奇数番目のドットのための補正データＨｏのｂｉｔ０のデータＨｏ０を送出する。
より詳しく言えば、データＤＡＴＡＩ３として、各ドライバＩＣチップのための先頭に位置するチップ補正データＨｃ０と、それに続く２４個のドット補正データＨｏ０の列を、２６個のドライバＩＣチップ分連続させたものを送出する。図２５には、第１段のドライバＩＣチップＤＩＣ１のためのデータのみが示されている。
データＤＡＴＡＩ２、ＤＡＴＡＩ１、ＤＡＴＡＩ０の各々としては、各ドライバＩＣチップのための先頭に位置する無効データＤＭＹと、それに続く２４個のドット補正データＨｏ０の列を、それぞれ２６個のドライバＩＣチップ分連続させたものを送出する。図２５には、第１段のドライバＩＣチップＤＩＣ１のためのデータのみが示されている。
以上のデータ転送が行われる間、イネーブル信号Ｅ２がＨｉｇｈであり、シフトレジスタは２５段に切り替えられているが、これらのデータの転送が完了すると３個のストローブ信号ＨＤ−ＳＴＢ−Ｎ（図２５ではＳＴＢ）のパルスが発生して（ストローブ信号ＨＤ−ＳＴＢ−Ｎが３回Ｌｏｗとなり）、図８のメモリ制御回路ＣＴＲ１によりイネーブル信号Ｅ１がＨｉｇｈに、イネーブル信号Ｅ２がＬｏｗに切り替えられ、メモリセル選択信号Ｗ０が発生されて、補正データＨｃ０及びＨｏ０の格納が行われる。また、イネーブル信号Ｅ２がＬｏｗに変わったことにより、シフトレジスタは２４段に切り替えられる。
第８ステップ：
期間ｔｃＨにおいて、偶数番目のドットのための補正データＨｅのｂｉｔ０のデータＨｅ０を送出する。より詳しく言えば、データＤＡＴＡＩ３、ＤＡＴＡＩ２、ＤＡＴＡＩ１、ＤＡＴＡＩ０の各々として、２４個のドット補正データＨｅ０の列を、それぞれ２６個のドライバＩＣチップ分連続させたものを送出する。図２５には、第１段のドライバＩＣチップＤＩＣ１のためのデータのみが示されている。
以上のデータ転送が行われる間、イネーブル信号Ｅ２がＬｏｗであり、シフトレジスタは２４段に切り替えられているが、これらのデータの転送が完了すると３個のストローブ信号ＨＤ−ＳＴＢ−Ｎ（図２５ではＳＴＢ）のパルスが発生して（ストローブ信号ＨＤ−ＳＴＢ−Ｎが３回Ｌｏｗとなり）、図８のメモリ制御回路ＣＴＲ１によりイネーブル信号Ｅ１がＬｏｗに、イネーブル信号Ｅ２がＨｉｇｈに切り替えられ、メモリセル選択信号Ｗ０が発生されて、補正データＨｅ０の格納が行われる。
以上のようにして、８ステップの動作により、補正データＨｏ、Ｈｅ、Ｈｃ及び共通スイッチ制御データＨｋの転送とメモリヘの格納（メモリ回路ＭＥＭへの各ドットのための４ビットの補正データ、メモリ回路ＭＣＭへの４ビットの補正データ、メモリ回路ＭＯＥへの１ビットの共通スイッチ制御データの書込み）が完了すると印刷制御部１はラッチ信号ＨＤ−ＬＯＡＤ信号をＬｏｗに戻し、一連のシーケンスが完了する。
クロックＨＤ−ＣＬＫＩの周波数は、補正データ転送時（図１５の時刻ｔａＭまで）と、印刷データの転送時（図１５の時刻ｔａＮ以降）では、異なり、補正データの転送時は、印刷データの転送時に比べて１／２程度とされる。印刷データの転送は、印刷動作中繰り返し行なわれるのに対して、補正データの転送は電源投入時などに１回実施されるのみであるので、このようにしても、プリンタの動作速度という点はあまり問題とならない。
図２６は図８に示したドライバＩＣチップＤＩＣをカスケード接続して成る回路において、印刷データ転送における動作の概要を分かりやすくするため、第１段のドライバＩＣチップＤＩＣ１と第２段のドライバＩＣチップＤＩＣ２の要部を抜き出して記載した回路図であり、従来例についての図６に対応する。説明の共通化のため、及び第１段のドライバＩＣチップＤＩＣ１と第２段のドライバＩＣチップＤＩＣ２の関係をわかりやすくするため、符号を変えてある。また、各ドライバＩＣチップ内の、並列的に設けられた４つのシフトレジスタＳＦＲａ、ＳＦＲｂ、ＳＦＲｃ、ＳＦＲｄのうち、１つのみが示されている。
第１段のドライバＩＣチップＤＩＣ１のデータ入力端子はＤＡＴＡＩと略記されている。
第１段及び第２段のドライバＩＣチップＤＩＣ１、ＤＩＣ２のクロック信号端子はＣＬＫＰ及びＣＬＫＮであり、それを駆動する信号はＣＬＫ−Ｐ、ＣＬＫ−Ｎの２本であるが、互いに相補的な差動信号であるため片方のみ取ってＣＬＫ−Ｐと略記している。
ＤＴＩ１はドライバＩＣチップＤＩＣ１のデータ入力端子の遅延回路であって、図８において符号２０３〜２０６で示されるもののいずれかに相当する。ＤＴＩ２も同様にドライバＩＣチップＤＩＣ２のデータ入力端子の遅延回路である。
ＣＫ１はドライバＩＣチップＤＩＣ１の、図８に示されるクロック入力回路２０１とバッファ回路２０２の組合せに相当し、この組合せを「バッファ回路」と呼ぶこともある。ＣＫ２も同様にドライバＩＣチップＤＩＣ２のクロック入力回路２０１とバッファ回路２０２の組合せに相当し、この組合せを「バッファ回路」と呼ぶこともある。
ＦＦ１〜ＦＦ２４はフリップフロップであって、図８におけるフリップフロップＦＦＡ１〜ＦＦＡ２３及びＦＦＡ２５、ＦＦＢ１〜ＦＦＢ２３及びＦＦＢ２５、ＦＦＣ１〜ＦＦＣ２３及びＦＦＣ２５、又はＦＦＤ１〜ＦＦＤ２３及びＦＦＤ２５に相当する。
ＳＥＬ１はドライバＩＣチップＤＩＣ１の選択回路であって、図８における選択回路ＳＥＬに相当する。同様にＳＥＬ２もドライバＩＣチップＤＩＣ２の選択回路ＳＥＬに相当する選択回路である。
なお、図８には、フリップフロップＦＦＡ２４、ＦＦＢ２４、ＦＦＣ２４、ＦＦＤ２４が示されているが、印刷データの転送の際には、フリップフロップＦＦＡ２３、ＦＦＢ２３、ＦＦＣ２３、ＦＦＤ２３の出力が選択回路ＳＥＬで選択されてフリップフロップＦＦＡ２５、ＦＦＢ２５、ＦＦＣ２５、ＦＦＤ２５に転送されるので、フリップフロップＦＦＡ２４、ＦＦＢ２４、ＦＦＣ２４、ＦＦＤ２４は図２６には図示されていない。
図２６においては、バッファ回路ＣＫ１により２４個のフリップフロップＦＦ１〜ＦＦ２４のクロック端子を駆動するように簡略化して描かれているが、実際には全部で１００個のフリップフロップ素子がバッファ回路ＣＫ１により駆動される。
同様に、ＦＦ２５〜ＦＦ４８もドライバＩＣチップＤＩＣ２に備えられたフリップフロップであって、図８におけるフリップフロップＦＦＡ１〜ＦＦＡ２３及びＦＦＡ２５、ＦＦＢ１〜ＦＦＢ２３及びＦＦＢ２５、ＦＦＣ１〜ＦＦＣ２３及びＦＦＣ２５、又はＦＦＤ１〜ＦＦＤ２３及びＦＦＤ２５に相当する。
ＤＴＯ１はドライバＩＣチップＤＩＣ１の出力バッファであって、図８において符号２０７〜２１０で示されるもののいずれかに相当する。ＤＴ０２も同様にドライバＩＣチップＤＩＣ２の出力バッファ２０７〜２１０のいずれかに相当する出力バッファである。
図２７は図２６に示される実施の形態１の回路の動作を示すタイムチャートである。
ドライバＩＣチップＤＩＣ１内のバッファ回路ＣＫ１から生成されるクロックＣＫ１とドライバＩＣチップＤＩＣ２内のバッファ回路ＣＫ２から生成されるクロックＣＫ２とは、同期していることが望ましいが、実際には回路の特性のばらつきのため、若干ずれている。このずれは例えば１ｎｓｅｃ．程度であり、出力バッファＤＴＯ１又はＤＴＯ２における遅れＴＤＯ、及び入力バッファＤＴＩ１又はＤＴＩ２における遅れＴＤＩ、フリップフロップＦＦにおける遅れＴＦＦの和（例えば１０ｎｓｅｃ．以上）に比べて十分に小さい。
図２７において、ＬＥＤヘッドのデータ入力信号であるＤＡＴＡＩ端子に時刻ｔｄＡにデータｄ４８が入力され、それに引き続きデータｄ４９、ｄ５０、…が順に与えられている。
また、データｄ４８、ｄ４９、ｄ５０、…から成るデータ列の転送クロック信号はＣＬＫ−Ｐであり、転送クロック信号ＣＬＫ−Ｐの周期ＴＣＬＫ毎に、転送クロック信号ＣＬＫ−Ｐの立ち下がりエッジの時刻ｔｄＢに、データがシフトレジスタ中に取り込まれる。
このとき、データ入力信号ＤＡＴＡＩのセットアップ時間がＴｓ０、ホールド時間がＴｈ０として図中に記載されている。
ドライバＩＣチップＤＩＣ１へ入力されたデータ入力信号ＤＡＴＡＩは遅延回路ＤＴＩ１により時間ＴＤＩ遅延される。遅延回路ＤＴＩ１の出力ＤＴＩ１は、データｄ４８、ｄ４９、ｄ５０、…から成るデータ列としてフリップフロップＦＦ１へ順に入力される。
一方、クロック信号ＣＬＫ−Ｐはバッファ回路ＣＫ１によって、ある時間ＴＣＫだけ遅延してフリップフロップＦＦ１〜ＦＦ２４へ入力される。
フリップフロップＦＦ１の入力部においては、データ信号とクロック信号とがそれぞれＴＤＩとＴＣＫで示される時間遅延されることになり、クロック信号の立ち下がりエッジに対するデータ信号のセットアップ時問とホールド時間がＴｓ１、Ｔｈ１となる。
ＬＥＤヘッドの信号入力部（入力コネクタ部）におけるセットアップ時間Ｔｓ０、ホールド時間Ｔｈ０との関係を求めるため、時刻ｔｄＡを起点として考えると、従来例について図７を参照して説明したのと同様に、次式（１）を得る。
Ｔｓ０＋ＴＣＫ−Ｔｓ１−ＴＤＩ＝０ …（１）
また、時刻ｔｄＢを起点として考え、従来例について図７を参照して説明したのと同様に、次式（２）を得る。
Ｔｈ０＋ＴＤＩ−Ｔｈ１−ＴＣＫ＝０ …（２）
これらを整理することで、従来例について図７を参照して説明したのと同様に、次式（３）及び（４）を得る。
Ｔｓ１＝Ｔｓ０＋ＴＣＫ−ＴＤＩ …（３）
Ｔｈ１＝Ｔｈ０＋ＴＤＩ−ＴＣＫ …（４）
一方、ドライバＩＣチップＤＩＣ１内のクロック信号ＣＫ１よりある時間ＴＦＦ遅延してフリップフロップの出力信号が変化する。図２７においては、フリップフロップＦＦ１の出力データ列としてデータｄ４７、ｄ４８、ｄ４９、ｄ５０、…が、フリップフロップＦＦ２４の出力データ列としてデータｄ２４、ｄ２５、ｄ２６、ｄ２７、…が順に出力されることが示されている。
フリップフロップＦＦ２４（図８のＦＦＡ２５、ＦＦＢ２５、ＦＦＣ２５、ＦＦＤ２５）の出力信号はドライバＩＣチップＤＩＣ１の出力バッファ回路ＤＴＯ１（図８の２０７〜２１０）によりＴＤＯ遅延して出力波形ＤＴＯ１として出力される。
この信号は次段のドライバＩＣチップＤＩＣ２に入力され、ドライバＩＣチップＤＩＣ２内の遅延回路ＤＴＩ２により時間ＴＤＩ遅延して出力される。
一方、ドライバＩＣチップＤＩＣ２に入力されたクロック信号は、バッファ回路ＣＫ２によりＴＣＫ遅延して、フリップフロップＦＦ２５〜ＦＦ４８へ入力される。
ドライバＩＣチップＤＩＣ２のフリップフロップＦＦ２５の入力部におけるデータのセットアップ時間Ｔｓ２を求めると、時刻ｔｄＢを起点として考え次式（８）を得る。
ＴＣＫ＋ＴＦＦ＋ＴＤＯ＋ＴＤＩ＋Ｔｓ２−ＴＣＬＫ−ＴＣＫ＝０ …（８）
整理すると、
Ｔｓ２＝ＴＣＬＫ−（ＴＦＦ＋ＴＤＯ＋ＴＤＩ） …（９）
となる。
フリップフロップを正常動作させるためには所望のセットアップ時間Ｔｓとホールド時間Ｔｈを確保する必要がある。
第１段のドライバＩＣチップＤＩＣ１と第２段のドライバＩＣチップＤＩＣ２の間におけるデータ転送においても、第２段のドライバＩＣチップＤＩＣ２のシフトレジスタ入力段のフリップフロップに所望のセットアップ時間を与える必要があり、いま仮にＴｓ２＞０とすると、
ＴＣＬＫ＞ＴＦＦ＋ＴＤＯ＋ＴＤＩ …（１０）
となる。
第ｉ段（ｉは２乃至２４のいずれか）のドライバＩＣチップ（と第（ｉ＋１）段）のドライバＩＣチップの間におけるデータ転送においても同様である。
従来技術による構成のもとでは
ＴＣＬＫ＞ＴＦＦ＋ＴＳＥＬ＋ＴＤＯ＋ＴＤＩ …（７）
であったのと比べると、選択回路による遅延時間ＴＳＥＬか削減されたことで、クロック周期の限界値を短くすることができ、最大動作クロック周波数を増加させ得ることが判る。
実施の形態１の構成おいてはドライバＩＣチップをカスケード接続してなるＬＥＤヘッドにおいては、データ転送時におけるクロック周期の満たすべき条件は
ＴＣＬＫ＞ＴＦＦ＋ＴＤＯ＋ＴＤＩ …（１０）
となり、従来技術による構成のもとでは
ＴＣＬＫ＞ＴＦＦ＋ＴＳＥＬ＋ＴＤＯ＋ＴＤＩ …（７）
であったのと比べると、選択回路による遅延時間ＴＳＥＬが削減されたことでクロック同期の限界値を短くすることができ、最大動作クロック周波数を大幅に増加させることかできる。
選択回路による遅延時間ＴＳＥＬが削減できるのは、フリップフロップがクロックＣＫ１、ＣＫ２により一斉に動作するためである。即ち、本実施の形態でも選択回路ＳＥＬには遅延時間ＴＳＥＬがあるが、選択回路の出力を入力とする第２５段のフリップフロップＦＦＡ２５、ＦＦＢ２５、ＦＦＣ２５、ＦＦＤ２５も、第１乃至第２４段のフリップフロップと同じクロックで動作し、選択回路による遅延時間があっても、フリップフロップの動作には影響が及ばない。
以上、各ドライバＩＣチップのドット（ＬＥＤ）を奇数番目のドットと偶数番目のドットに分け、奇数番目のドットのための共通のスイッチ１０９、偶数番目のドットのための共通のスイッチ１１０とをそれぞれ別のタイミングで駆動し、また奇数番目のドットのための補正データと偶数番目のドットのための補正データを別のタイミングで転送する場合について説明したが、ドットを上記のように分ける代わりに他の方法で２つの群に分ける場合にも本発明を適用することができる。
実施の形態２．
図２８は実施の形態２によるドライバＩＣチップの詳細な構成を示すブロック図である。図２８に示されるドライバＩＣチップは図３に示されるドライバＩＣチップの代わりに用いることができるものであり、図２８に示されるドライバＩＣチップを複数個カスケード接続したものを用いて、図２を参照して説明したのと同様のＬＥＤヘッドを構成することができ、またそのようなＬＥＤヘッドを用いて、図１を参照して説明したのと同様な画像形成装置を構成することもできる。図２８に示されるドライバＩＣチップは、概して図３に示されるドライバＩＣチップと同一であるが以下の説明から理解されるような違いがある。なお、同一である点については、一部説明を省略している。
ＦＦＡ１〜ＦＦＡ２５、ＦＦＢ１〜ＦＦＢ２５、ＦＦＣ１〜ＦＦＣ２５、ＦＦＤ１〜ＦＦＤ２５はフリップフロップであって、４つの互いに並列的なシフトレジスタＳＦＲａ、ＳＦＲｂ、ＳＦＲｃ、ＳＦＲｄを構成する。
ＳＥＬは選択回路である。
ＬＴＡ１〜ＬＴＤ１、…ＬＴＡ２４〜ＬＴＤ２４はラッチ素子であって、これら全体でラッチ回路を構成している。
ＭＥＭはメモリ回路であり（（２４×４）個のメモリ回路に対して同じ符号が付してある）、メモリ回路ＭＥＭには、ＬＥＤの光量ばらつき補正のための補正データ（ドット補正データ）が格納される。メモリ回路ＭＥＭに格納されたチップ毎の補正データも、印刷の際に、読み出されて、ＬＥＤの駆動電流の補正に利用される。
メモリ回路ＭＥＭの各々は、互いに隣接する奇数番目及び偶数番目のＬＥＤ（ドット）のそれぞれの補正データを格納し、２組のデータ出力端子Ｍｏ、Ｍｅから読み出し可能になっている。データ出力端子の組Ｍｏは、図９に示すように、端子Ｍｏ０、Ｍｏ１、Ｍｏ２、Ｍｏ３から成り、４ビットのドット補正データＨｏ３、Ｈｏ２、Ｈｏ１、Ｈｅ０を並列的に出力する。データ出力端子の組Ｍｅは、端子Ｍｅ０、Ｍｅ１、Ｍｅ２、Ｍｅ３から成り、４ビットのドット補正データＨｅ３、Ｈｅ２、Ｈｅ１、Ｈｅ０を並列的に出力する。
ＭＣＭはメモリ回路であり、ＬＥＤアレイチップ毎の光量補正データ（チップ補正データ）もしくはチップ補正データＨｃを格納し、データ出力端子Ｍｃから読み出し可能になっている。データ出力端子の組Ｍｃは、先に図１０を参照して説明したように、端子Ｍｃ０、Ｍｃ１、Ｍｃ２、Ｍｃ３から成り、４ビットの補正データＨｃ３、Ｈｃ２、Ｈｃ１、Ｈｃ０を並列的に出力する。メモリ回路ＭＣＭに格納されたチップ補正データＨｃも、印刷の際に、読み出されて、ＬＥＤの駆動電流の補正に利用される。
ＭＯＥもメモリ回路であり、メモリ回路ＭＯＥには、そのドライバＩＣチップの共通スイッチ制御信号出力端子ＫＤＲから出力される共通スイッチ制御信号ＫＤＲの値を決めるためのデータ（共通スイッチ制御データ）Ｈｋが格納される。メモリ回路ＭＯＥに格納されたデータＨｋは、印刷の際（印刷データに基づくＬＥＤの駆動の際）に読み出されて、共通スイッチ制御信号ＫＤＲの生成に利用される。
ＭＵＸはマルチプレクサ回路であり（（２４×４）個のマルチプレクサ回路に対して同じ符号が付してある）、これらの各々は、対応するメモリ回路ＭＥＭの２つの出力端子Ｍｏ、Ｍｅから読み出される２組の補正データ（即ち、奇数番目のドットのための補正データＨｏ（Ｈｏ３、Ｈｏ２、Ｈｏ１、Ｈｏ０から成る）と偶数番目のドットのための補正データＨｅ（Ｈｅ３、Ｈｅ２、Ｈｅ１、Ｈｅ０から成る））を２組の入力端子Ｘｏ、Ｘｅで受けて、そのいずれかを選択して出力端子ＸＱから出力する。
図１２に示されるように、データ入力端子の組Ｘｏは、４つの端子Ｘｏ３、Ｘｏ２、Ｘｏ１、Ｘｏ０から成り、４ビットのドット補正データＨｏ３、Ｈｏ２、Ｈｏ１、Ｈｏ０を並列的に入力する。データ入力端子の組Ｘｅは、４つの端子Ｘｅ０、Ｘｅ１、Ｘｅ２、Ｘｅ３から成り、４ビットのドット補正データＨｅ３、Ｈｅ２、Ｈｅ１、Ｈｅ０を並列的に入力する。
データ出力端子の組ＸＱは、４つの端子ＸＱ３、ＸＱ２、ＸＱ１、ＸＱ０から成り、選択された４ビットの補正データを並列的に出力する。
ＤＲＶはＬＥＤ駆動部であり、（（２４×４）個のＬＥＤ駆動部に対して同じ符号が付してある）ラッチ素子ＬＴＡ１〜ＬＴＡ２４、ＬＴＢ１〜ＬＴＢ２４、ＬＴＣ１〜ＬＴＣ２４、ＬＴＤ１〜ＬＴＤ２４のうちの対応するものからの点滅データと、対応するマルチプレクサ回路ＭＵＸから供給される補正データに基づいて、ＬＥＤの駆動電流を出力する。
ＣＴＲ１は第１の制御回路であって、補正データをメモリ回路ＭＥＭやメモリ回路ＭＣＭに対して書き込むときに書き込み指令信号（メモリセル選択信号Ｗ０〜Ｗ３、及びイネーブル信号Ｅ１、Ｅ２）を発生する。なお、イネーブル信号Ｅ２は後述のように、選択回路ＳＥＬの制御にも用いられるが、メモリの書込みの制御にも用いられるので、便宜上「イネーブル信号」と呼ばれる。第１の制御回路ＣＴＲ１はメモリ制御回路とも呼ばれる。
メモリ回路ＭＯＥへの共通スイッチ制御データの書き込みは、メモリセル選択信号Ｗ０〜Ｗ３のいずれか、例えば、Ｗ３により制御される。
ＣＴＲ２は第２の制御回路であって、マルチプレクサ回路ＭＵＸに対し奇数番目のドットのためのデータと偶数番目のドットのためのデータとのデータ選択信号（切り替え指令信号）Ｓ１Ｐ、Ｓ１Ｎ、Ｓ２Ｐ、Ｓ２Ｎを発生する。第２の制御回路ＣＴＲ２はマルチプレクサ制御回路とも呼ばれる。
ＣＴＲ３は第３の制御回路であって、共通スイッチ制御信号ＫＤＲを生成する。第３の制御回路は、共通スイッチ制御回路とも呼ばれる。
ＡＤＪは制御電圧発生回路であって、基準電圧端子ＶＲＥＦより入力された基準電圧値ＶＲＥＦを受けて、ＬＥＤ駆動のための制御電圧Ｖｃｏｎｔを発生する。この際、メモリ回路ＭＣＭから端子Ｍｃを介して供給される補正データに基づいて、制御電圧の値が補正される。基準電圧値ＶＲＥＦは図示しないレギュレータ回路により発生されるものであり、ＬＥＤの全点灯駆動時のように電源電圧が一瞬降下するような状況においても、基準電圧ＶＲＥＦは所定値のままとすることができ、ＬＥＤ駆動電流の低下は発生しないようになっている。
２０１は小振幅差動信号ＣＬＫ−Ｐ、ＣＬＫ−Ｎの入力回路であり、小振幅信号ＣＬＫ−Ｐ、ＣＬＫ−ＮをドライバＩＣチップ内部で用いられる論理振幅信号に変換するためのものである。
２０２はバッファ回路であり、入力回路２０１の信号を受けて、フリップフロップＦＦＡ１〜ＦＦＡ２５、ＦＦＢ１〜ＦＦＢ２５、ＦＦＣ１〜ＦＦＣ２５、ＦＦＤ１〜ＦＦＤ２５から成るシフトレジスタのクロック信号ＣＫを駆動する。バッファ回路２０２は多数のフリップフロップを駆動するので、大きな駆動能力を有し、比較的大きな遅延時間を有する。
３３１〜３３４は遅延回路であり、小振幅差動入力回路２０１やバッファ回路２０２等による信号遅延に略等しい遅延時間をデータ信号に対しても与えることで、クロック信号経路とデータ信号経路との間で、信号遅延に著しい差を生じないように、即ち各フリップフロップＦＦに、クロック信号の供給とデータ信号の供給が適切なタイミング（位相）関係を有することになるようにしている。
２０７〜２１０はバッファ回路であって、フリップフロップＦＦＡ２５、ＦＦＢ２５、ＦＦＣ２５、ＦＦＤ２５のＱ端子からの出力信号を受けて、データ出力端子ＤＡＴＡＯ３〜ＤＡＴＡＯ０を駆動する。
２１１は抵抗であって、ストローブ端子ＳＴＢと電源ＶＤＤとの間に接続されて、プルアップ素子を構成している。
３３５は抵抗であって、遅延時間選択信号端子ＤＬＹと電源ＶＤＤとの間に接続されて、プルアップ素子を構成している。
２１２、２１３はインバータ回路、２１４はＮＡＮＤ回路である。
フリップフロップＦＦＡ１〜ＦＦＡ２５はカスケード接続されており、ドライバＩＣチップのデータ入力端子ＤＡＴＡＩ０は遅延回路３３１を介してフリップフロップＦＦＡ１のＤ端子に接続され、フリップフロップＦＦＡ２３のＱ端子からの出力（フリップフロップＦＦＡ２４のＤ端子への入力）及びフリップフロップＦＦＡ２４のＱ端子から出力は選択回路ＳＥＬの入力端子Ａ０及びＢ０に入力され、これらの入力端子に対応する（即ち、これらの入力端子への入力のいずれかが選択されて出力される）出力端子ＹＯはフリップフロップＦＦＡ２５のＤ端子と接続され、フリップフロップＦＦＡ２５のＱ端子からの出力はバッファ回路２０７を介してドライバＩＣチップのデータ出力端子ＤＡＴＡＯ０に接続されている。
同様に、フリップフロップＦＦＢ１〜ＦＦＢ２５、ＦＦＣ１〜ＦＦＣ２５、ＦＦＤ１〜ＦＦＤ２５もそれぞれカスケード接続されており、ドライバＩＣチップのデータ入力端子ＤＡＴＡＩ１、ＤＡＴＡＩ２、ＤＡＴＡＩ３は遅延回路３３２〜３３４を介してフリップフロップＦＦＢ１、ＦＦＣ１、ＦＦＤ１のＤ端子にそれぞれ接続されている。
フリップフロップＦＦＢ２３及びＦＦＢ２４、フリップフロップＦＦＣ２３及びＦＦＣ２４、フリップフロップＦＦＤ２３及びＦＦＤ２４のＱ端子からの出力も選択回路ＳＥＬの入力端子Ａ１、Ｂ１、Ａ２、Ｂ２、Ａ３、Ｂ３に接続され、これらに対応する出力端子Ｙ１、Ｙ２、Ｙ３はそれぞれフリップフロップＦＦＢ２５、ＦＦＣ２５、ＦＦＤ２５のＤ端子と接続され、フリップフロップＦＦＢ２５、ＦＦＣ２５、ＦＦＤ２５のＱ端子からの出力はバッファ回路２０８〜２１０を介してドライバＩＣチップのデータ出力端子ＤＡＴＡＯ１、ＤＡＴＡＯ２、ＤＡＴＡＯ３にそれぞれ接続されている。
従って、フリップフロップＦＦＡ１〜ＦＦＡ２５、ＦＦＢ１〜ＦＦＢ２５、ＦＦＣ１〜ＦＦＣ２５、ＦＦＤ１〜ＦＦＤ２５は、それぞれカスケード接続された２５段のフリップフロップを備えたシフトレジスタＳＦＲａ、ＳＦＲｂ、ＳＦＲｃ、ＳＦＲｄを構成しており、選択回路ＳＥＬによりシフト段数を２４段と２５段とに切り替えることができる。
選択回路ＳＥＬは、イネーブル信号Ｅ２によって制御されて上記の選択動作を行う。即ち、イネーブル信号Ｅ２がＨｉｇｈのときは、入力端子Ｂ０〜Ｂ３を出力端子Ｙ０〜Ｙ３に接続して、シフトレジスタＳＦＲａ、ＳＦＲｂ、ＳＦＲｃ、ＳＦＲｄを２５段のシフトレジスタとして動作させ、イネーブル信号Ｅ２がＬｏｗのときは、入力端子Ａ０〜Ａ３を出力端子Ｙ０〜Ｙ３に接続して、シフトレジスタＳＦＲａ、ＳＦＲｂ、ＳＦＲｃ、ＳＦＲｄを２４段のシフトレジスタとして動作させる。
カスケード接続された２６段のドライバＩＣチップのうちの最後の段以外の段、即ち第ｉ段（ｉは１乃至２５のいずれか）ドライバＩＣチップＤＩＣｉのデータ出力端子ＤＡＴＡＯ０〜ＤＡＴＡＯ３は、次段（第（ｉ＋１）段）のドライバＩＣチップＤＩＣ（ｉ＋１）のデータ入力端子ＤＡＴＡＩ０〜ＤＡＴＡＩ３にそれぞれ接続されている。
従って、ドライバＩＣチップＤＩＣ１〜ＤＩＣ２６のフリップフロップＦＦＡ１〜ＦＦＡ２５は、印刷制御部１から初段のドライバＩＣチップＤＩＣ１に入力されるデータ信号ＨＤ−ＤＡＴＡ０をクロック信号に同期してシフトさせる２４×２６段あるいは２５×２６段のシフトレジスタＳＦＲａを構成している。
同様に、ドライバＩＣチップＤＩＣ１〜ＤＩＣ２６のフリップフロップＦＦＢ１〜ＦＦＢ２５、ＦＦＣ１〜ＦＦＣ２５、ＦＦＤ１〜ＦＦＤ２５は、印刷制御部１から初段のドライバＩＣチップＤＩＣ１に入力されるデータ信号ＨＤ−ＤＡＴＡ１、ＨＤ−ＤＡＴＡ２、ＨＤ−ＤＡＴＡ３をクロック信号に同期してシフトさせる２４×２６段あるいは２５×２６段のシフトレジスタＳＦＲｂ、ＳＦＲｃ、ＳＦＲｄをそれぞれ構成している。
ラッチ素子ＬＴＡ１〜ＬＴＡ２４、ＬＴＢ１〜ＬＴＢ２４、ＬＴＣ１〜ＬＴＣ２４、ＬＴＤ１〜ＬＴＤ２４は、ラッチ信号ＬＯＡＤ−Ｐによりラッチ動作が行われる。ラッチ素子ＬＴＡ１〜ＬＴＡ２４は、フリップフロップＦＦＡ１〜ＦＦＡ２３、ＦＦＡ２５に格納されたデータ信号ＨＤ−ＤＡＴＡ０をラッチする。
同様に、ラッチ素子ＬＴＢ１〜ＬＴＢ２４はフリップフロップＦＦＢ１〜ＦＦＢ２３、ＦＦＢ２５に格納されたデータ信号ＨＤ−ＤＡＴＡ１をラッチする。
ラッチ素子ＬＴＣ１〜ＬＴＣ２４はフリップフロップＦＦＣ１〜ＦＦＣ２３、ＦＦＣ２５に格納されたデー夕信号ＨＤ−ＤＡＴＡ２をラッチする。
ラッチ素子ＬＴＤ１〜ＬＴＤ２４はフリップフロップＦＦＤ１〜ＦＦＤ２３、ＦＦＤ２５に格納されたデー夕信号ＨＤ−ＤＡＴＡ３をラッチする。
ＮＡＮＤ回路２１４には、端子ＳＴＢに入力されるストローブ信号ＨＤ−ＳＴＢ−Ｎと、ロード端子ＬＯＡＤより入力されるラッチ信号ＬＯＡＤ−Ｐがそれぞれインバータ回路２１２、２１３を介して入力され、ＬＥＤ駆動部ＤＲＶによるＬＥＤの駆動のタイミングを定める信号（駆動タイミング信号）ＤＳＴを生成する。
駆動タイミング信号ＤＳＴは、ストローブ信号ＨＤ−ＳＴＢ−Ｎとラッチ信号ＬＯＡＤ−ＰがともにＬｏｗのときに、Ｌｏｗとなり、このときＬＥＤ駆動部ＤＲＶにより、ＬＥＤが駆動される。
また、遅延回路３３１〜３３４の制御端子は遅延時間選択信号端子ＤＬＹに接続されている。
図２９は図２８に示したドライバＩＣチップを用いて成るＬＥＤヘッドの構造を示す図である。
本実施の形態でも、Ａ４サイズの用紙に１インチ当たり６００ドットの解像度で印刷可能なＬＥＤヘッドを想定する。この場合、ＬＥＤ素子の総数は４９９２ドットであり、これを構成するために、例えば各々１９２個のＬＥＤ素子を備えた２６個のＬＥＤアレイチップが直線状に配列されている。
但し、図２９では図示の簡略化のため、２個のＬＥＤアレイチップＣＨＰ１、ＣＨＰ２とこれらに対応して配置された２個のドライバＩＣチップＤＩＣ１、ＤＩＣ２のみが示されている。言い換えると、第３段乃至第２６段のＬＥＤアレイチップＣＨＰ３〜ＣＨＰ２６、及び第３段〜第２６段のドライバＩＣチップＤＩＣ３〜ＤＩＣ２６は図示が省略されている。ＬＥＤアレイチップＣＨＰ１〜ＣＨＰ２６は、互いに同一の回路により構成され、ドライバＩＣチップＤＩＣ１〜ＤＩＣ２６は、互いに同一の回路により構成され、互いにカスケード接続されている。
１０１〜１０８はＬＥＤ素子であって、ＬＥＤアレイチップ毎に１９２個ずつ配置されている。
第１の共通スイッチを構成するパワーＭＯＳ１０９のドレーンはＬＥＤ１０１、１０３、１０５、１０７等のカソードと接続され、第２の共通スイッチを構成するパワーＭＯＳ１１０のドレーンはＬＥＤ１０２、１０４、１０６、１０８等のカソードと接続されている。パワーＭＯＳ１０９、１１０のソースはグランドに接続されている。
このように各ＬＥＤアレイＣＨＰ１、ＣＨＰ２内の奇数番目のＬＥＤ素子１０１、…１０３、１０５、…１０７はカソードが互いに接続され、即ちすべて共通カソードノードＣＣｏに接続され、該共通カソードノードＣＣｏは、パワーＭＯＳ１０９を介してグランドＧＮＤに接続されている。一方、偶数番目のＬＥＤ素子１０２、…１０４、１０６、…１０８はカソードが互いに接続され、即ちすべて共通カソードノードＣＣｅに接続され、該共通カソードノードＣＣｅは、パワーＭＯＳ１１０を介してグランドＧＮＤに接続されており、第１の共通スイッチ１０９と第２の共通スイッチ１１０を異なるタイミングでオンさせることにより、奇数番目のＬＥＤ素子１０１、…１０３、１０５、…１０７と、偶数番目のＬＥＤ素子１０２、…１０４、１０６、…１０８が時分割駆動される。
１段目のドライバＩＣチップＤＩＣ１の遅延時間選択信号端子ＤＬＹはグランドに接続され、２段目以降のドライバＩＣチップＤＩＣ２〜ＤＩＣ２６（図２９にはＤＩＣ２のみが示されている）の遅延時間選択信号端子ＤＬＹは開放とされる。グランドＧＮＤに接続されたドライバＩＣチップＤＩＣの遅延時間選択信号端子ＤＬＹ（遅延時間選択信号のレベル）はＬｏｗレベルとなる。一方、前述したようにドライバＩＣチップＤＩＣ１〜ＤＩＣ２６の内部において遅延時間選択信号端子ＤＬＹの入力はＶＤＤにプルアップされているので、遅延時間選択信号端子ＤＬＹが開放されたドライバＩＣチップＤＩＣの遅延時間選択信号端子ＤＬＹ（遅延時間選択信号のレベル）はＨｉｇｈとなる。
また、パワーＭＯＳ１０９は、そのゲートが第１段のドライバＩＣチップＤＩＣ１の共通スイッチ制御信号出力端子ＫＤＲと接続され、第１段のドライバＩＣチップＤＩＣ１の共通スイッチ制御信号出力端子ＫＤＲから供給される制御信号ＫＤＲ１により制御される。
パワーＭＯＳ１１０は、そのゲートが第２段のドライバＩＣチップＤＩＣ２の共通スイッチ制御信号出力端子ＫＤＲと接続され、第２段のドライバＩＣチップＤＩＣ２の共通スイッチ制御信号出力端子ＫＤＲから供給される制御信号ＫＤＲ２により制御される。
図２９に示す構成においては、４つ（４連）の印刷データ信号ＨＤ−ＤＡＴＡ３〜０が入力され、それぞれのＬＥＤ素子の駆動に用いられる。また、奇数番目のＬＥＤ素子と偶数番目のＬＥＤ素子は時分割的に駆動される。従って、隣接するＬＥＤ素子８個のうち、奇数番目同士あるいは偶数番目同士の４画素分のデータをクロック信号ＨＤ−ＣＬＫ毎に同時に送出することができる。
このため、印刷制御部１から出力される印刷データ信号ＨＤ−ＤＡＴＡ３〜０はクロック信号ＨＤ−ＣＬＫと共にＬＥＤヘッド１９に入力され、実施の形態１に関連して図８を参照して説明したのと同様に各ドライバＩＣチップＤＩＣ１、ＤＩＣ２内に設けられた４つの互いに並列的に設けられたシフトレジスタ中を、前記した４９９２ドット分のドットデータが順次転送される。この順次転送においては、例えば、奇数番目のすべてのドット（２４９６個のドット）のドットデータが先に転送され、その後偶数番目のすべてのドット（２４９６個のドット）のドットデータが転送される。
奇数番目のすべてのドットのドットデータの転送が終わると、ラッチ信号ＨＤ−ＬＯＡＤがＬＥＤヘッド１９に入力され（ＨＤ−ＬＯＡＤがＨｉｇｈにされ）、これらのドットデータはシフトレジスタを構成する複数段のフリップフロップにそれぞれ対応して設けられたラッチ素子にそれぞれラッチされる。
偶数番目のすべてのドットのドットデータの転送が終わると、ラッチ信号ＨＤ−ＬＯＡＤがＬＥＤヘッド１９に入力され（ＨＤ−ＬＯＡＤがＨｉｇｈにされ）、これらのドットデータはシフトレジスタを構成する複数段のフリップフロップにそれぞれ対応して設けられたラッチ素子にそれぞれラッチされる。
奇数番目のすべてのドットのドットデータのラッチ、及び偶数番目のすべてのドットのドットデータのラッチが終わり、すべてのドットのデータが揃う（ラッチされた状態となると）、ドットデータと印刷駆動信号（ストローブ信号）ＨＤ−ＳＴＢ−Ｎとによって、発光素子（今の例ではＬＥＤである）のうち、Ｈｉｇｈ（高）レベルであるドットデータに対応するものが点灯される。なお、ＶＤＤは電源、ＧＮＤはグランド（グランド電位ノード）である。
ＨＤ−ＨＳＹＮＣ−Ｎは上記した主走査同期信号であり、この主走査同期信号ＨＤ−ＨＳＹＮＣ−Ｎが一度発生されてから次に発生されるまでの期間を主走査期間と呼び得る。一つの主走査期間において、すべてのＬＥＤ素子の各々に１ビットの印刷データ、即ち全体で、２６×２４×４×２（＝４９９２）ビットが転送される。例えば、各主走査期間の前半で奇数番目のドットのための２６×２４×４（＝２４９６）ビットの印刷データが転送され、後半で偶数番目のドットのための２６×２４×４（＝２４９６）ビットの印刷データが転送される。
ＶＲＥＦはＬＥＤ駆動のための駆動電流値を指令するための基準電圧であって、ＬＥＤヘッド１９内に設けられた図示しない基準電圧発生回路により発生される。
図３０は図２８に示した遅延回路３３１〜３３４の各々の構成を示す回路図である。
３５１〜３５９はインバータ回路、３６０、３６１はＡＮＤ回路、３６２はＯＲ回路である。
インバータ回路３５１〜３５７は直列に接続されインバータチェーンを構成している。
遅延回路の入力端子Ｄａはインバータ３５１の入力に接続されている。
ＡＮＤ回路３６０の一方の入力端子はインバータ３５７の出力に接続され、他方の入力端子はインバータ３５９の出力に接続されている。
ＡＮＤ回路３６１の一方の入力端子はインバータ３５１の出力に接続され、他方の入力端子は遅延回路の遅延時間選択信号端子ＤＬＹに接続されている。
インバータ３５９の入力端子は遅延回路の遅延時間選択信号端子ＤＬＹに接続されている。
ＯＲ回路３６２の２つの入力端子はＡＮＤ回路３６０及び３６１の出力端子とそれぞれ接続されている。
ＯＲ回路３６２の出力端子はインバータ３５８の入力端子と接続され、インバータ３５８の出力は遅延回路の出力端子Ｄｙと接続されている。
図３１は、図２８に示した遅延回路３３１〜３３４の各々として図３０に示した遅延回路の代わりに用い得る遅延回路の一変形例を示す。
３５１〜３５９はインバータ回路であり、３５１〜３５７は直列に接続されインバータチェーンを構成している。
３７０、３７１はトランスミッションゲート回路である。
遅延回路の入力端子Ｄａはインバータ３５１の入力に接続されている。
トランスミッションゲート回路３７０の第１の主端子はインバータ３５７の出力端子と接続され、トランスミッションゲート回路３７１の第１の主端子はインバータ３５１の出力端子と接続され、トランスミッションゲート回路３７０及び３７１の第２の主端子同士は接続され、インバータ３５８の入力端子と接続され、インバータ３５８の出力は遅延回路の出力端子Ｄｙと接続されている。
インバータ３５９の入力端子とトランスミッションゲート回路３７０のＰＭＯＳ側ゲート端子とトランスミッションゲート回路３７１のＮＭＯＳ側ゲート端子とは遅延回路の遅延時間選択信号端子ＤＬＹに接続され、トランスミッションゲート回路３７０のＮＭＯＳ側ゲート端子とトランスミッションゲート回路３７１のＰＭＯＳ側ゲート端子とはインバータ回路３５９の出力と接続されている。
図３０、図３１に示される遅延回路では、複数のインバータ回路が縦続接続され、その接続段数が切替可能に構成されているが、インバータ回路は、一種のバッファ回路であり、図３０、図３１に示される遅延回路は、インバータ回路以外のバッファ回路を縦続接続し、その段数が切り替え可能なもので構成することもできる。
図２８に示したドライバＩＣチップＤＩＣをカスケード接続して成る回路において、印刷データ転送における動作の概要を分かりやすくするため、第１段のドライバＩＣチップと第２段のドライバＩＣチップの要部を抜き出して記載した回路図は図２６と同じとなる。但し、第１段のドライバＩＣチップ内の遅延回路ＤＴＩ１と第２段のドライバＩＣチップＤＩＣ２内の遅延回路ＤＴＩ２とでは遅延時間が異なる。
図３２は図２６に示される実施の形態２の回路の動作を示すタイムチャートである。
また、図２７とは異なり、遅延回路ＤＴＩ１の遅延時間がＴＤＩ１で、遅延回路ＤＴＩ２の遅延時間がＴＤＩ２で示されている。
図３２において、ＬＥＤヘッドのデータ入力信号であるＤＡＴＡＩ端子に時刻ｔｅＡにデータｄ４８が入力され、それに引き続きデータｄ４９、ｄ５０、…が順に与えられている。
また、データｄ４８、ｄ４９、ｄ５０、…から成るデータ列の転送クロック信号はＣＬＫ−Ｐであり、転送クロック信号ＣＬＫ−Ｐの周期ＴＣＬＫ毎に、転送クロック信号ＣＬＫ−Ｐの立ち下がりエッジの時刻ｔｅＢに、データがシフトレジスタ中に取り込まれる。
このとき、データ入力信号ＤＡＴＡＩのセットアップ時間がＴｓ０、ホールド時間がＴｈ０として図中に記載されている。
ドライバＩＣチップＤＩＣ１へ入力されたデータ入力信号ＤＴＡＴ１は遅延回路ＤＴＩ１により時間ＴＤＩ１遅延される。遅延回路ＤＴＩ１の出力ＤＴＩ１は、データｄ４８、ｄ４９、ｄ５０、…から成るデータ列としてフリップフロップＦＦ１へ順に入力される。
遅延回路の構成を示す図３０から明らかなように、本実施の形態による遅延回路ＤＴＩ１、ＤＴＩ２においては遅延時間選択信号端子ＤＬＹの信号レベルがＬｏｗの場合にはインバータチェーンの段数を８段として、遅延時間を長くし、遅延時間選択信号端子ＤＬＹの信号レベルがＨｉｇｈの場合にはインバータチェーンの段数を２段として、遅延時間を短くすること、即ち切り替えが可能であり、これにより遅延回路ＤＴＩ１、ＤＴＩ２による信号遅延時間を２段階に切り替えることができる。各ドライバＩＣチップＤＩＣの遅延時間選択信号端子ＤＬＹは、図２８に示されるように、プルアップ抵抗３３５により電源ＶＤＤに接続されているので、遅延時間選択信号端子ＤＬＹが開放されているときは、その電位はＨｉｇｈとなり、遅延時間選択信号端子ＤＬＹが接地されているときは、その電位はＬｏｗとなる。本実施の形態では、上記のように、１段目のドライバＩＣチップＤＩＣ１は、その遅延時間選択信号端子ＤＬＹが接地されて、遅延回路ＤＴ１（３３１〜３３４）の遅延時間を長くし、２段目以降のドライバＩＣチップＤＩＣ２、ＤＩＣ３、…は、その遅延時間選択信号端子ＤＬＹが開放されて、遅延回路ＤＴ２（３３１〜３３４）の遅延時間を短くしている。
一方、クロック信号ＣＬＫ−Ｐはバッファ回路ＣＫ１によって、ある時間ＴＣＫだけ遅延してフリップフロップＦＦ１〜ＦＦ２４へ入力される。
フリップフロップＦＦ１の入力部においては、データ信号とクロック信号とがそれぞれＴＤＩ１とＴＣＫで示される時間遅延されることになり、クロック信号の立ち下がりエッジに対するデータ信号のセットアップ時間とホールド時間がＴｓ１、Ｔｈ１となる。
ＬＥＤヘッドの信号入力部 (入力コネクタ部）におけるセットアップ時間Ｔｓ０、ホールド時間Ｔｈ０との関係を求めるため、時刻ｔｅＡを起点として考えると、次式を得る。
Ｔｓ０＋ＴＣＫ−Ｔｓ１−ＴＤＩ１＝０ …（１Ａ）
また、時刻ｔｅＢを起点として考え次式（２Ａ）を得る。
Ｔｈ０＋ＴＤＩ１−Ｔｈ１−ＴＣＫ＝０ …（２Ａ）
これらを整理することで、次式（３Ａ）及び（４Ａ）を得る。
Ｔｓ１＝Ｔｓ０＋ＴＣＫ−ＴＤＩ１ …（３Ａ）
Ｔｈ１＝Ｔｈ０＋ＴＤＩ１−ＴＣＫ …（４Ａ）
一方、ドライバＩＣチップＤＩＣ１内のクロック信号ＣＫ１よりある時間ＴＦＦ遅延してフリップフロップの出力信号が変化する。図３２においては、フリップフロップＦＦ１の出力データ列としてｄ４７、ｄ４８、ｄ４９、ｄ５０、…が、フリップフロップＦＦ２４の出力データ列としてｄ２４、ｄ２５、ｄ２６、ｄ２７、…が順に出力されることが示されている。
フリップフロップＦＦ２４（図２８のＦＦＡ２５、ＦＦＢ２５、ＦＦＣ２５、ＦＦＤ２５）の出力信号はドライバＩＣチップＤＩＣ１の出力バッファ回路ＤＴＯ１（図２８の２０７〜２１０）によりある時間ＴＤＯ遅延して出力波形ＤＴＯ１として出力される。
この信号は次段のドライバＩＣチップＤＩＣ２に入力され、ドライバＩＣチップＤＩＣ２内の遅延回路ＤＴＩ２により時間ＴＤＩ２遅延して出力される。
図２９を用いて説明したように、ドライバＩＣチップＤＩＣ１の遅延時間選択信号端子ＤＬＹはＬｏｗレベルとされ、ドライバＩＣチップＤＩＣ２〜ＤＩＣ２６の遅延時間選択信号端子ＤＬＹはＨｉｇｈレベルに設定されている。
図３０を用いて説明したように、ドライバＩＣチップＤＩＣ２の遅延時間選択信号端子ＤＬＹをＨｉｇｈレベルとすることでその内部に備えたインバータチェーンの段数が２段に切り替えられる。
一方、ドライバＩＣチップＤＩＣ２に入力されたクロック信号は、バッファ回路ＣＫ２によりある時間ＴＣＫ遅延して、フリップフロップＦＦ２５〜ＦＦ４８へ入力される。
ドライバＩＣチップＤＩＣ２のフリップフロップＦＦ２５の入力部におけるデータのセットアップ時間Ｔｓ２を求めると、時刻ｔｅＢを起点として考え次式（８Ｂ）を得る。
ＴＣＫ＋ＴＦＦ＋ＴＤＯ＋ＴＤＩ２＋Ｔｓ２−ＴＣＬＫ−ＴＣＫ＝０ …（８Ｂ）
整理すると、
Ｔｓ２＝ＴＣＬＫ−（ＴＦＦ＋ＴＤＯ＋ＴＤＩ２） …（９Ｂ）
となる。
なお、図２６におけるドライバＩＣチップＤＩＣ１、ＤＩＣ２は同一の回路構成から成るチップであり、個々のチップごとに多少の特性ばらつきを持っているものの、同一ヘッドユニット内で見た時その特性差は小さい。
そのため、図２６におけるバッファ回路ＣＫ１、ＣＫ２の遅延時間もほぼ同じであるとして簡略化し、図３２ではＴＣＫとして記載している。
同様に、ドライバＩＣチップＩＣ２のフリップフロップＦＦ２５の入力部におけるデータのホールド時間Ｔｈ２を求めると、時刻ｔｅＣを起点として考え次式(９Ｃ)を得る。
ＴＦＦ＋ＴＤＯ＋ＴＤＩ２−Ｔｈ２＝０ … (９Ｃ)
整理して、
Ｔｈ２＝ＴＦＦ＋ＴＤＯ＋ＴＤＩ２ … (９Ｄ)
を得る。
フリップフロップを正常動作させるためには、当該フリップフロップの入力部において所望のセットアップ時間Ｔｓとホールド時間Ｔｈを確保する必要がある。
第１段のドライバＩＣチップＤＩＣ１と第２段のドライバＩＣチップＤＩＣ２の間におけるデータ転送においても、第２段のドライバＩＣチップＤＩＣ２のシフトレジスタ入力段のフリップフロップに所望のセットアップ時間を与える必要があり、いま仮にＴｓ２＞０とすると、
ＴＣＬＫ＞ＴＦＦ＋ＴＤＯ＋ＴＤＩ２ …（１０Ｂ）
となる。
第ｉ段（ｉは２乃至２４のいずれか）のドライバＩＣチップ（と第（ｉ＋１）段）のドライバＩＣチップの間におけるデータ転送においても同様である。
従来技術による構成のもとでは、
ＴＣＬＫ＞ＴＦＦ＋ＴＳＥＬ＋ＴＤＯ＋ＴＤＩ …（７）
であったのと比べると、選択回路による遅延時間ＴＳＥＬが削減されたことで、クロック周期の限界値を短くすることができ、最大動作クロック周波数を増加させ得ることが判る。
それに加えて、実施の形態２の構成においてはカスケード接続の第２段以降のドライバＩＣチップにおける遅延回路のインバータチェーン段数を少なく設定することで遅延時間ＴＤＩ２を短くすることができ、クロック周期を短くすることができ、最大動作クロック周波数を増加させることができる。
以上詳細に説明したように、実施の形態２の構成においては、カスケード接続されたドライバＩＣチップ列によりデータ転送を行える条件は
ＴＣＬＫ＞ＴＦＦ＋ＴＤＯ＋ＴＤＩ２ …（１０Ｂ）
となり、従来技術による構成のもとでは
ＴＣＬＫ＞ＴＦＦ＋ＴＳＥＬ＋ＴＤＯ＋ＴＤＩ …（７）
であったのと比べると、選択回路による遅延時間ＴＳＥＬが削減されたことでクロック周期の限界値を短くすることができ、最大動作クロック周波数を増加させることができる。
それに加えて、実施の形態２の構成においてはカスケード接続の第２段以降のドライバＩＣチップにおける遅延回路のインバータチェーン段数を小さく設定することで遅延時間ＴＤＩ２を短くすることができ、クロック周期をさらに短くすることができ、最大動作クロック周波数をさらに増加させることができる。
実施の形態３．
実施の形態３は実施の形態２において示した駆動装置を備えたドライバＩＣチップの端子配置に関するものである。
図３３は図２８に示したドライバＩＣチップＤＩＣの端子の配置を示す概略平面図である。
図３３の構成においては、１９２個のＬＥＤ素子を２回に分けて時分割駆動を行うため、９６個のＬＥＤ駆動端子ＤＯ１〜ＤＯ９６を備え、該端子と一対一に対応して設けられた駆動部ＤＲＶを備えている。
図２８において、１２１はドライバＩＣチップの端子パッドが形成される面の外形（輪郭）を示す。図示のように、このドライバＩＣチップは端子パッドが形成される面が概して長方形状であり、一対の長辺、即ち第１の長辺１２１ａ及び第２の長辺１２１ｂと、一対の短辺、即ち第１の短辺１２１ｃ及び第２の短辺１２１ｄとを有する。
ＤＯ１〜ＤＯ９６はＬＥＤ駆動端子パッドであり、第１の長辺１２１ａに沿って配列されている。
１２２、１２３、１２４はＶＤＤ電源端子パッド、
１２５はＶＤＤ電源配線であり、ＬＥＤ駆動端子パッドＤＯ１〜ＤＯ９６に隣接して配置されたＬＥＤ駆動部ＤＲＶの上に位置する絶縁層の上に配設された部分１２５ａと、ＶＤＤ電源端子パッド１２２、１２３、１２４に接続するための分岐部１２５ｂ、１２５ｃ、１２５ｄとを備え、略Ｅ字状の帯状配線からなる。
１２６はＶＤＤ電源端子パッド１２２、１２３、１２４以外のパッド、即ち、ＤＡＴＡＩ０〜ＤＡＴＡＩ３、ＤＡＴＡＯ３〜ＤＡＴＡＯ０、ＨＳＹＮＣ、ＬＯＡＤ、ＣＬＫＰ、ＣＬＫＮ、ＧＮＤ、ＶＲＥＦ、ＳＴＢ、ＫＤＲで表される信号、電源電圧などのための端子パッド（制御端子パッド、電源端子パッド）の全体を指す。パッド１２２、１２３、１２４、及び１２６は、ドライバＩＣチップＤＩＣの第２の長辺１２１ｂに沿って配列されている。
データ入力端子ＤＡＴＡＩ０〜ＤＡＴＡＩ３は、第１の短辺１２１ｃに近い部分に配置され、データ出力端子ＤＡＴＡＯ０〜ＤＡＴＡＯ３は、第２の短辺１２１ｄに近い部分に配置されている。
また、ＤＬＹは遅延回路の遅延時間選択信号の入力端子であって、ドライバＩＣチップ１２１の第１の短辺（データ入力端子ＤＡＴＡＩ０〜ＤＡＴＡＩ３が設けられた部分に近い方の短辺）１２１ｃ配置されている。
このように配置すれば、複数のドライバＩＣチップＤＩＣをカスケード接続したときに、入力端子ＤＬＹとグランドパッド３８２とを接続するボンディングワイヤが邪魔にならずに配置することができて好都合である。
なお図３３において、入力端子ＤＬＹはＬＥＤ駆動端子ＤＯ１〜ＤＯ９６の近傍に、即ち第１の長辺１２１ａの側に配置されているが、ＬＥＤ駆動端子ＤＯ１〜ＤＯ９６以外の端子パッド１２４の側、即ち第２の長辺１２１ｂの側に配置することも可能である。
図３４（ａ）乃至（ｃ）は、図３３の構成のＬＥＤドライバ（即ち同一構成のドライバチップ）を複数個カスケード接続することで構成されるＬＥＤヘッドの構成を示す。
図３４（ａ）はＬＥＤヘッドのプリント回路板の全体的構成を概略的に示す概略平面図、図３４（ｂ）はドライバＩＣチップとＬＥＤアレイの接続状況を示す部分拡大概略平面図、図３４（ｃ）は図３４（ｂ）の３４Ｃ−３４Ｃ線に沿う概略断面図である。
１５１はＬＥＤヘッドの回路配線が形成されたプリント配線板、１５２はドライバＩＣチップの列であって、ドライバＩＣチップＤＩＣ１〜ＤＩＣ２６から成り、図３４（ｂ）においては３つのドライバＩＣチップＤＩＣ１〜ＤＩＣ３の部分が拡大されて示されている。
１５３はＬＥＤアレイチップの列であって、図３４（ｂ）におけるＬＥＤアレイチップＣＨＰＩ〜ＣＨＰ３の部分が拡大されて示されている。
１５０はＬＥＤヘッドのコネクタ端子であって、ＬＥＤヘッドの制御信号や電源端子が含まれる。
図３４（ａ）に示されるように、カスケード接続のため、複数の、例えば２６個のドライバＩＣチップが直線を成すように配列するとき、最後の段以外の段のいずれか（第ｉ段（２６個のドライバＩＣチップがカスケード接続される場合には、ｉは１乃至２５））のドライバＩＣチップの第２の短辺１２１ｄが次の段（第（ｉ＋１）段）のドライバＩＣチップの第１の短辺１２１ｃと隣接し、第１段のドライバＩＣチップの第１の短辺１２１ｃは、カスケード接続された複数のドライバＩＣチップの列の第１の端部を構成し、最後の段、例えば第２６段のドライバＩＣチップの第２の短辺１２１ｄは、カスケード接続された複数のドライバＩＣチップの列の第２の端部を構成する。
１５４、１５５、１５６はボンディングワイヤであって、ボンディングワイヤ１５４はＬＥＤ素子の共通カソードノード（図２９のＣＣｏ、ＣＣｅ）とプリント配線板１５１に設けられた図示しないカソードパッドとを接続している。
ボンディングワイヤ１５５はＬＥＤ素子のアノード端子パッドとドライバＩＣチップの端子パッドが形成される面の、第１の長辺１２１ａに沿って配列されたＬＥＤ駆動端子パッドＤＯ１〜ＤＯ９６（図３３）を接続し、ボンディングワイヤ１５６はドライバＩＣチップのＶＤＤ電源端子パッド１２２、１２３、１２４、並びに符号ＤＡＴＡＩ０〜ＤＡＴＡＩ３、ＤＡＴＡＯ３〜ＤＡＴＡＯ０、ＨＳＹＮＣ、ＬＯＡＤ、ＣＬＫＰ、ＣＬＫＮ、ＧＮＤ、ＶＲＥＦ、ＳＴＢ、ＫＤＲで表される信号、電源電圧などのためのパッド（図３３でその全体が符号１２６で示されるもの）、言い換えると、図３３において、第２の長辺１２１ｂに沿って配列されたパッドと、プリント配線板１５１のパッド列１５７とを接続している。
１５８はプリント配線板１５１上に設けられた配線パターンであって、例えばドライバＩＣチップＤＩＣ１のＤＡＴＡＯ３〜ＤＡＴＡＯ０端子パッドに接続されたボンディングワイヤ１５６を一旦プリント配線板１５１の端子パッド１５７に接続し、該配線パターン１５８を経由してプリント配線板１５１の別の端子パッド１５７に接続し、再びボンディングワイヤ１５６によって、ドライバＩＣチップＤＩＣ２のＤＡＴＡＩ３〜ＤＡＴＡＩ０端子パッドに接続している。
３８２はプリント配線板１５１上に設けられた端子パッドであり、図示しない配線パターンによりグランドに接続されている。
３８３はボンディングワイヤであって、初段のドライバＩＣチップＤＩＣ１の遅延時間選択信号端子ＤＬＹと配線板１５１上のグランドパッド３８２とを接続するよう付線されている。
第２段以降のドライバＩＣチップＤＩＣ２〜ＤＩＣ２６の遅延時間選択信号端子ＤＬＹは開放とされ、図３４においてもドライバＩＣチップＤＩＣ２、ＤＩＣ３の遅延時間選択信号端子ＤＬＹには、ボンディングワイヤは接続されていない。
以上のように、複数のドライバＩＣチップのうち、初段のドライバＩＣチップのみにおいて、その遅延時間選択信号端子ＤＬＹが配線板１５１上のグランドパッド３８２に接続されるので、遅延時間選択信号端子ＤＬＹの付加による配線板１５１上のボンディングパッドの増加数は１である。また、遅延時間選択信号端子ＤＬＹは、ドライバＩＣチップの端子パッドが形成される面の短辺側に設けられているので、長辺に沿う端子パッドの数が増加せず、端子パッドの配置が容易となる。しかも、初段のドライバＩＣチップにおいて、遅延時間選択信号端子ＤＬＹが、データ入力端子ＤＡＴＡＩ０〜ＤＡＴＡＩ３の側に即ち、ドライバＩＣチップ列の一方の端部を構成する初段ドライバＩＣチップの端部（他のドライバＩＣチップと隣接していない端部）１２１ｃに設けられているので、ドライバＩＣチップ上の遅延時間選択信号端子ＤＬＹと配線板１５１上のボンディングワイヤとの接続が容易である。
また、実施の形態２と同様、カスケード接続の第２段以降のドライバＩＣチップにおける遅延回路のインバータチェーン段数を小さく設定することで遅延回路による遅延時間を小さくでき、クロック周期を小さくできることで最大動作クロック周波数を増加させることができる。これによって、ＬＥＤヘッドを用いるプリンタの印刷時におけるデータ転送時間も短縮され、高速に印刷処理を行うことが可能となった。
なお、上記の説明では、従来例についての図２や実施の形態２についての図２９において、ＬＥＤアレイチップが２個、ドライバＩＣチップが２個示され、共通スイッチ１０９及び１１０は、２個のＬＥＤアレイチップに対してそれぞれ１個ずつ示されている。そして、ＬＥＤアレイチップが２６個及びドライバＩＣチップがそれぞれ２６個設けられている場合に共通スイッチ１０９及び１１０は、ＬＥＤアレイチップに対してそれぞれ１個ずつ設けられており、即ち、第１の共通スイッチ１０９が２６個のＬＥＤアレイチップのすべての奇数番目のＬＥＤに対して１個設けられ、第２の共通スイッチ１１０が２６個のＬＥＤアレイチップのすべての偶数番目のＬＥＤに対して１個設けられており、奇数番目のＬＥＤに対して設けられた第１の共通スイッチ１０９には、第１段のドライバＩＣチップＤＩＣ１の共通スイッチ制御信号出力端子ＫＤＲから制御信号ＫＤＲ１が供給され、偶数番目のＬＥＤに対して設けられた第２の共通スイッチ１１０には、第２段のドライバＩＣチップＤＩＣ２の共通スイッチ制御信号出力端子ＫＤＲから制御信号ＫＤＲ２が供給されるものとして説明した。しかし、このようにする代わりに、全てのＬＥＤアレイチップのうちの２ｎ個（ｎは１以上１３以下の整数）のＬＥＤアレイチップに対してそれぞれ１個の共通スイッチ１０９、１１０を設けられるようにしても良い。その場合、２ｎ個のＬＥＤアレイチップの一つに対応するドライバＩＣチップの共通スイッチ制御信号出力端子ＫＤＲから、奇数番目のＬＥＤのための第１の共通スイッチ１０９に制御信号（ＫＤＲ１、ＫＤＲ３、ＫＤＲ５、…）を供給し、２ｎ個のＬＥＤアレイチップの他の一つに対応するドライバＩＣチップの共通スイッチ制御信号出力端子ＫＤＲから、偶数番目のＬＥＤのための第２の共通スイッチ１１０に制御信号（ＫＤＲ２、ＫＤＲ４、ＫＤＲ６、…）を供給するようにする。例えばｎが１の場合、（２ｍ＋１）番目（ｍは０以上で１２以下の整数）のドライバＩＣチップの共通スイッチ制御信号出力端子ＫＤＲから、（２ｍ＋１）番目及び（２ｍ＋２）番目のＬＥＤアレイチップの奇数番目のＬＥＤのための共通スイッチ１０９に制御信号（ＫＤＲ（２ｍ＋１））を供給し、（２ｍ＋２）番目のドライバＩＣチップの共通スイッチ制御信号出力端子ＫＤＲから、（２ｍ＋１）番目及び（２ｍ＋２）番目のＬＥＤアレイチップの偶数番目のＬＥＤのための共通スイッチ１０９に制御信号（ＫＤＲ（２ｍ＋２））を供給する構成とする。この場合には、共通スイッチに制御信号ＫＤＲを供給するすべてのドライバＩＣチップ内のメモリ回路ＭＯＥに共通スイッチ制御データＨｋを転送し、格納する。
実施の形態４．
図３５は、実施の形態４のドライバＩＣチップの詳細な構成を示すブロック図である。図３５に示されるドライバＩＣチップは図３或いは図２８に示されるドライバＩＣチップの代わりに用いることができるものであり、図３５に示されるドライバＩＣチップを複数個カスケード接続したものを用いて、図２を参照して説明したのと同様のＬＥＤヘッドを構成することができ、またそのようなＬＥＤヘッドを用いて、図１を参照して説明したのと同様な画像形成装置を構成することもできる。図３５に示されるドライバＩＣチップは、概して図２８に示されるドライバＩＣチップと同一であるが以下の説明から理解されるような違いがある。なお、同一である点については、一部説明を省略している。
実施の形態２では、上記のように、各ドライバＩＣチップＤＩＣの遅延時間選択信号端子ＤＬＹ端子を接地するか開放状態とするかによって、当該ドライバＩＣチップ内の遅延回路３３１〜３３４の遅延時間を切り換えているが、本実施の形態では、各ドライバＩＣチップ内のメモリに書き込まれた遅延時間指定データにより、当該ドライバＩＣチップ内の遅延回路３３１〜３３４の遅延時間を切替えている。
図３５において、ＭＤＭはメモリ回路であり、メモリ回路ＭＤＭには、同じドライバＩＣチップ内の遅延回路３３１〜３３４の遅延時間を選択するための遅延時間指定データＨｄが記憶される。そのため、メモリ回路ＭＤＭは、遅延時間指定データメモリ回路とも呼ばれる。
メモリ回路ＭＤＭは図３６に示されるように、ＡＮＤ回路４１１とラッチ素子４１２とを有する。ＡＮＤ回路４１１の第１及び第２の入力端子は、メモリ制御回路ＣＴＲＬ１から出力されるイネーブル信号Ｅ１及びメモリセル選択信号Ｗ３と接続されている。ラッチ素子４１２のＤ入力はフリップフロップＦＦＢ２５のＱ端子と接続され、Ｇ入力はＡＮＤ回路４１１の出力と接続されている。ラッチ素子４１２のＱ端子から出力される信号は、遅延時間指定データＨｄがラッチされた後は、遅延時間指定データＨｄと同じ論理値を有するものであり、遅延時間設定データＤＬＹＢとして、ＯＲ回路４１３の一方の入力端子に供給される。ＯＲ回路４１３の他方の入力端子は、ＬＯＡＤ−Ｐ信号を受けるように接続され、ＯＲ回路４１３の出力は、遅延時間選択データＤＬＹＣとして、遅延回路３３１〜３３４の遅延時間選択信号端子ＤＬＹＣに供給される。
図３７は図３５に示された遅延回路３３１〜３３４の構成を示す回路図であり、図３７において、３５１〜３５９はインバータ回路、３６０、３６１はＡＮＤ回路、３６２はＯＲ回路である。インバータ回路３５１〜３５７は直列に接続されインバータチェーンを構成している。遅延回路の入力端子Ｄａはインバータ３５１の入力に接続されている。
ＡＮＤ回路３６０の一方の入力端子はインバータ３５７の出力に接続され、他方の入力端子は遅延時間選択信号端子ＤＬＹＣに接続される。
ＡＮＤ回路３６１の一方の入力端子はＡＮＤ回路３５１の出力に接続され、ＡＮＤ回路３６１の他方の入力端子はインバータ３５９の出力と接続されている。
また、インバータ３５９の遅延回路の遅延時間選択信号端子ＤＬＹＣに接続されている。
ＯＲ回路３６２の２つの入力端子はＡＮＤ回路３６０及び３６１の出力端子とそれぞれ接続される。
ＯＲ回路３６２の出力端子はインバータ３５８の入力端子と接続され、インバータ３５８の出力は遅延回路の出力端子Ｄｙと接続されている。
以上のように、図３７の遅延回路は、図３０の遅延回路と同様であるが、図３０では、遅延時間選択信号端子ＤＬＹの信号が直接ＡＮＤ回路３６１に供給されるとともに、インバータ３５９を介してＡＮＤ回路３６０に供給されているのに対し、図３７では、遅延時間選択信号端子ＤＬＹＣの信号がインバータ３５９を介してＡＮＤ回路３６１に供給されるとともに、直接ＡＮＤ回路３６０に供給されている。これは、遅延時間を長くするための信号の論理値が、図３０と図３７とで逆であることによる。即ち、図３０では、遅延時間を長くするときは、遅延時間選択信号端子ＤＬＹがＬｏｗとされるが、図３７では、遅延時間の遅延時間を長くするときは、遅延時間選択信号端子ＤＬＹＣがＨｉｇｈとされる。
本実施の形態では、メモリ回路ＭＤＭに記憶された遅延時間指定データＨｄと同じ論理値を有する遅延時間設定データＤＬＹＢを、ＯＲ回路４１３を介して遅延時間選択データＤＬＹＣとして遅延回路３３１〜３３４に供給することにより、遅延回路３３１〜３３４の遅延時間を切替えている。具体的には、１段目のドライバＩＣチップＤＩＣ１では、遅延時間を長くするため、Ｈｉｇｈレベルの遅延時間指定データＨｄがメモリ回路ＭＤＭに書き込まれ、２段目以降のドライバＩＣチップＤＩＣ２〜ＤＩＣ２６では、遅延時間を短くするため、Ｌｏｗレベルの遅延時間指定データＨｄがメモリ回路ＭＤＭに書き込まれる。
遅延時間指定データＨｄは、補正データの書き込みの際に書き込まれ、印刷の際（印刷データに基づくＬＥＤの駆動の際）に読み出されて、遅延回路３３１〜３３４の遅延時間の選択のために利用される。さらに、本実施の形態では、遅延時間指定データＨｄは、補正データの書き込みの最初（最初のサイクル）で書き込まれ、それ以降の補正データの書き込み（２回目以降のサイクル）でも書き込まれた遅延時間指定データＨｄで指定される遅延時間により補正データの転送が行われる。
メモリ回路ＭＤＭの遅延時間指定データＨｄは、補正データなどと一緒に転送され、書き込まれる。その転送、書込みの概要は、実施の形態１に関して、図２１乃至図２５を参照して説明したのと同様である。異なる点について、図３８、図３９を参照して説明する。
第１ステップ：
期間ｔｃＡにおいて、チップ補正データＨｃのｂｉｔ３の補正データＨｃ３、共通スイッチ制御データＨｋ、無効データＤＭＹ及び奇数番目のドットのための補正データＨｏのｂｉｔ３の補正データＨｏ３を送出する。
より詳しく言えば、データＤＡＴＡＩ３として、各ドライバＩＣチップのための先頭に位置するチップ補正データＨｃ３と、それに続く２４個のドット補正データＨｏ３の列を、２６個のドライバＩＣチップ分連続させたものを送出する。図３９には、第１段のドライバＩＣチップＤＩＣ１のためのデータのみが示されている。
第１段及び第２段のドライバＩＣチップのためのデータＤＡＴＡＩ２としては、各ドライバＩＣチップのための先頭に位置する共通スイッチ制御データＨｋと、それに続く２４個のドット補正データＨｏ３の列を送出し、第３段乃至第２６段のドライバＩＣチップのためのデータＤＡＴＡＩ２としては、各ドライバＩＣチップのための先頭に位置する無効データＤＭＹと、それに続く２４個のドット補正データＨｏ３の列を送出する。図３９には、第１段のドライバＩＣチップＤＩＣ１のためのデータのみが示されている。
データＤＡＴＡＩ１としては、各ドライバＩＣチップのための先頭に位置する遅延時間指定データＨｄと、それに続く２４個のドット補正データＨｏ３の列を、２６個のドライバＩＣチップ分連続させたものを送出する。図３９には、第１段のドライバＩＣチップＤＩＣ１のためのデータのみが示されている。
データＤＡＴＡＩ０としては、各ドライバＩＣチップのための先頭に位置する無効データＤＭＹと、それに続く２４個のドット補正データＨｏ３の列を、２６個のドライバＩＣチップ分連続させたものを送出する。図３９には、第１段のドライバＩＣチップＤＩＣ１のためのデータのみが示されている。
以上のデータ転送が行われる間、イネーブル信号Ｅ２がＨｉｇｈであり、シフトレジスタは２５段に切り替えられているが、これらのデータのシフトレジスタによる転送が完了すると３個のストローブ信号ＨＤ−ＳＴＢ−Ｎ（図３９ではＳＴＢ）のパルスが発生して（ストローブ信号ＨＤ−ＳＴＢ−Ｎが３回Ｌｏｗとなり）、図３５のメモリ制御回路ＣＴＲ１によりイネーブル信号Ｅ１がＨｉｇｈに、イネーブル信号Ｅ２がＬｏｗに切り替えられ、メモリセル選択信号Ｗ３が発生されて、補正データＨｃ３、制御データＨｋ、及び補正データＨｏ３、及び遅延時間指定データＨｄの格納が行われる。また、イネーブル信号Ｅ２がＬｏｗに変わったことにより、シフトレジスタは２４段に切り替えられる。
図３８の期間ｔｃＢ以降の動作は、実施の形態１に関して、図２３乃至図２５を参照して説明したのと同様である。
印刷時の動作（印刷データ転送、及びＬＥＤ素子の駆動）は、実施の形態１について、図１９を参照して説明したのと同様である。
但し、以下の点で異なる。即ち、実施の形態４の構成においては、各ドライバＩＣチップ内に設けられたメモリ回路ＭＤＭに、異なる値の遅延時間指定データＨｄを格納することにより、各ドライバＩＣチップ内のシフトレジスタの前段の遅延回路の遅延時間を異なる値に設定できるので、１段目ドライバＩＣチップＤＩＣ１の遅延回路の遅延時間ＴＤＩ１に対し、２段目以降のドライバＩＣチップＤＩＣ２〜ＤＩＣ２６内の遅延回路の遅延時間ＴＤＩ２を短く設定することができる。先に計算したように、シフトレジスタのクロック周期は
ＴＣＬＫ＞ＴＦＦ＋ＴＤＯ＋ＴＤＩ２ …（１０Ｂ）
を満たすように定められるので、遅延時間ＴＤＩ２を短い値に設定することで、クロック周期の下限値をより短くすることができ、印刷データ転送時の最大動作クロック周波数を増加させることができる。
遅延回路３３１〜３３４の遅延時間を、１段目のドライバＩＣチップＤＩＣ１と２段目以降のドライバＩＣチップＤＩＣ２〜ＤＩＣ２６とで異なる値に設定するための切り替えは、印刷データ転送の開始に先立つ補正データ転送時に行われる。
補正データ転送の開始時点（例えば図１５のｔａＤ）においては、遅延時間指定データ（図３５におけるＨｄ）はＨｉｇｈ／Ｌｏｗ状態が確定しておらず不定である。
前記遅延時間指定データＨｄ信号は図３５のＯＲ回路４１３の一方に入力に接続され、他の一方の入力端子にはＬＯＡＤ−Ｐ信号が入力されている。
前述した補正データ転送時においては、ＨＤ−ＬＯＡＤ信号はＨｉｇｈレベルとなっているので（図１５）、各ドライバＩＣチップ（ＤＩＣ１〜ＤＩＣ２６）のロード端子ＬＯＡＤ信号（ＬＯＡＤ−Ｐ）もＨｉｇｈレベルとなっていて、ＯＲ回路４１３の出力はＨｉｇｈレベルとなって、遅延回路３３１〜３３４はその遅延時間が長い値に設定される。
前述したように、ドライバＩＣチップＩＣ１の入力部におけるクロック信号に対するセットアップ時間とホールド時間は次式（３Ａ）、（４Ａ）で与えられる。
Ｔｓ１＝Ｔｓ０＋ＴＣＫ−ＴＤＩ１ …（３Ａ）
Ｔｈ１＝Ｔｈ０＋ＴＤＩ１−ＴＣＫ …（４Ａ）
遅延時間指定データ（図３５におけるＨｄ）はＨｉｇｈ／Ｌｏｗ状態が未だ確定しておらず不定であるが、ＯＲ回路４１３の出力ＤＬＹＣはＨｉｇｈレベルとなって、遅延回路３３１〜３３４はその遅延時間が長い値に設定される。
このため、遅延時間ＴＤＩ１が長い値であるとして求めたホールド時間Ｔｈ１よりも長いホールド時間を持つよう、印刷制御部１（図１）から送出される信号（ＨＤ−ＤＡＴＡ３〜０、ＨＤ−ＣＬＫ−Ｐ、ＨＤ−ＣＬＫ−Ｎ）のタイミングを設定する。
通常この目的のため、クロック信号の周期を大きくして補正データ転送を行う。図１５に示される動作においては、印刷データ転送と比べて補正データ転送時のクロック周波数を１／２（すなわちクロック周期を２倍）として、補正データが正常に転送できるようにしている。
また、２段目以降のドライバＩＣチップＤＩＣ２〜ＤＩＣ２６においても、そのセットアップ時間は次式（９Ｂ）で与えられている。
Ｔｓ２＝ＴＣＬＫ−（ＴＦＦ＋ＴＤＯ＋ＴＤＩ２） …（９Ｂ）
上式から明らかなように、２段目以降のドライバＩＣチップＤＩＣ２〜ＤＩＣ２６の遅延回路の遅延時間が長い値に設定された状態にあっても、クロック周期を十分に長くして補正データ転送を行うことで、シフトレジスタ入力部におけるセットアップ時間を確保することができ、正常に補正データ転送を行うことが出来る。
２段目以降のドライバＩＣチップＤＩＣ２〜ＤＩＣ２６のホールド時間Ｔｈ２についても、
Ｔｈ２＝ＴＦＦ＋ＴＤＯ＋ＴＤＩ２ …(９Ｄ)
で与えられるので、２段目以降のドライバＩＣチップＤＩＣ２〜ＤＩＣ２６の遅延回路の遅延時間が長い値に設定された状態にあっても、ホールド時間が長い値への設定であって動作上の支障はない。
また、補正データ転送完了によりカスケード接続の各段における遅延時間設定のための遅延時間指定データ（図３５におけるＨｄ）のＨｉｇｈ／Ｌｏｗ状態が確定すると、高速データ転送のための望ましい遅延時間配分が設定されるので、引き続く印刷データ転送においては所望の（クロック信号周期の小さい）高速クロック周波数でデータ転送が行えるようになる。
なお、本実施の形態の説明では印刷データ転送と比べて補正データ転送時のクロック周波数を１／２（すなわちクロック周期は２倍）として、補正データが正常に転送できるようにしたが、これは一例にすぎず、補正データ転送時のクロック周波数を１／３やそれ以外の値とすることも勿論可能であり、構成に応じて種々の設定が可能である。
実施の形態５．
実施の形態５は実施の形態４と概して同じであるが以下の点で異なる。即ち、実施の形態４の構成では、遅延回路の遅延時間指定データＨｄは、電源投入直後は不定となる構成であった。これに対し、実施の形態５では、ドライバＩＣチップＤＩＣ内にパワーオンリセット回路が設けられ、電源投入直後における遅延時間指定データＨｄが所定値に設定される。
図４０は実施の形態５で用いられるドライバＩＣチップＤＩＣの一部をなす、メモリ回路ＭＤＭを示す。図４０に示されるメモリ回路ＭＤＭは、実施の形態４で用いられる図３６のメモリ回路ＭＤＭと概して同じであるが、以下の点で異なる。即ち、ラッチ素子として、図３６のラッチ素子４１３の代わりに、セット入力端子Ｓ付きのラッチ素子４２３が用いられ、さらにパワーオンリセット回路４２５を備えている。パワーオンリセット回路４２５は、電源オン時にパワーオンリセット信号を出力するものであり、このパワーオンリセット信号により、ラッチ素子４２３がセットされ、その出力端子Ｑの信号（Ｑ出力）がＨｉｇｈとなる。
ラッチ素子４２３は、セット入力端子ＳがＨｉｇｈレベルとなると、Ｄ端子入力やＧ端子入力の設定に優先してＱ出力をＨｉｇｈにすることができ、セット入力端子ＳがＬｏｗレベルに戻ったあとも、Ｄ端子入力やＧ端子入力により新たな状態値の設定が指示されるまで前記Ｑ出力を保持し続ける。
図４１は図４０のパワーオンリセット回路４２５の構成を示し、図４２はその各部に現れる信号の波形を示す図である。
図４１に示されるパワーオンリセット回路４２５は、抵抗４８１と、コンデンサ４８２と、インバータ回路４８３とを有する。
抵抗４８１の一端は電源ＶＤＤと接続され、抵抗４８１の他端はコンデンサ４８２の一方の電極及びインバータ４８３の入力端子と接続されている。また、コンデンサ４８２の他方の電極はグランドと接続されている。
インバータ４８３の出力端子からパワーオンリセット信号ＲＳＴが出力される。
図４２（ａ）〜（ｃ）のタイムチャートはプリンタ装置の電源投入時（ＬＥＤヘッドの電源もこのとき投入され、ドライバＩＣチップＤＩＣ内の電源ＶＤＤも投入されることになる）にリセット信号ＲＳＴが発生する様子を示す。図４２（ａ）に示される電源電圧ＶＤＤは、電源投入以前には略０Ｖであり、電源投入後所定電圧が発生し、以後電源断となるまで継続出力される。
コンデンサ４８２の端子電圧（抵抗４８１とコンデンサ４８２の接続点の電位）Ｖ４８２は、電源投入以前には略０Ｖであり、電源投入の結果、電源ＶＤＤと接続される抵抗４８１を介してコンデンサ４８２が充電され、所定の時定数をもって上昇する。
パワーオンリセット信号ＲＳＴはインバータ４８３の出力波形であり、コンデンサ４８２の端子電圧Ｖ４８２が所定の閾値Ｖ４８２ｔｈ未満のときＨｉｇｈレベルを出力し、所定の閾値Ｖ４８２ｔｈに達するとＬｏｗレベルに遷移する。
図４３は実施の形態５のＬＥＤヘッドの動作を示すタイムチャートであって、実施の形態１の説明に用いた図１５に対応する。以下、順を追って説明する。
時刻ｔｆＡは電源投入の時点を示す。
このとき、図４０に示すパワーオンリセット回路４２５からリセットパルスＲＳＴが発生される（期間ｔｆＢ）。
図４３ではこのとき生じるリセットパルスＲＳＴを、パルス幅Ｔｒｓｔを有するものとして示している。
該リセット信号ＲＳＴが発生することにより、図４０に示したラッチ素子４２３のセット端子Ｓにセット信号として入力され、該ラッチ素子４２３のＱ出力ＤＬＹＢはＨｉｇｈレベルへと遷移する。これらの動作はドライバＩＣチップＤＩＣ１〜ＤＩＣ２６の全てにおいて行われる。図４３においては、ドライバＩＣチップＤＩＣ１内部の遅延時間設定信号ＤＬＹＢをＤＬＹＢ（ＤＩＣ１）として、ドライバＩＣチップＤＩＣ２〜ＤＩＣ２６内部の遅延時間設定信号ＤＬＹＢをＤＬＹＢ（ＤＩＣ２〜２６）として記載している。
引き続いて行われる補正データの転送開始に先立ち、転送すべきデータが補正データであることを示すためＨＤ−ＬＯＡＤ信号をＨｉｇｈとする（ｔｆＤ）。
ついで、奇数番目に属するドットについて１ドットあたり４ビットからなる補正データのうち、ｂｉｔ３のデータをＨＤ−ＤＡＴＡ３〜０からクロックＨＤ−ＣＬＫ−Ｐに同期して入力して、図３５のフリップフロップ（ＦＦＡ１〜ＦＦＤ２５）で構成されるシフトレジスタ中へシフト入力する。
シフト入力が完了すると、期間ｔｆＥにおいて、ＨＤ−ＳＴＢ−Ｎ信号が３パルス入力され、図１５に示したのと同様にメモリ回路ＭＥＭ、ＭＣＭ、ＭＯＥ、ＭＤＭへのデータ書き込み動作が行われる。
このときドライバＩＣチップＤＩＣ１〜ＤＩＣ２６のメモリ回路ＭＤＭへ書き込まれるデータは、ドライバＩＣチップＤＩＣ１においては論理”１”であり、ドライバＩＣチップＤＩＣ２〜ＤＩＣ２６においては論理”０”である。
この結果、図４３の時刻ｔｆＭ部に示すように、遅延時間設定データＤＬＹＢ（ＤＩＣ１）信号はＨｉｇｈレベルのままであるのに対し、遅延時間設定データＤＬＹＢ（ＤＩＣ２〜２６）はＬｏｗレベルに遷移する
ことになる。
図４３の時刻ｔｆＤの後に行われる奇数番目のドットのためのｂｉｔ３の補正データＨｏ３の転送中においてはドライバＩＣチップＤＩＣ１〜ＤＩＣ２６のすべてにおいて遅延時間設定データＤＬＹＢがＨｉｇｈレベルとなっており、シフトレジスタのデータ入力部に介在する遅延回路の遅延時間は長い値に設定されている。このとき、転送クロック（ＨＤ−ＣＬＫ−Ｐ）の周波数は印刷データ転送時と比べて低い値であることが好ましい。
一方、図４３の時刻ｔｆＭで、各ドライバＩＣチップＤＩＣのメモリ回路ＭＤＭに遅延時間指定データＨｄが書き込まれるので、それ以降は、各ドライバＩＣチップＤＩＣの遅延回路は、遅延時間指定データＨｄに応じた遅延時間で動作するようになる。即ち、１段目のドライバＩＣチップＤＩＣ１の遅延回路は比較的長い遅延時間で動作し、２段目以降のドライバＩＣチップＤＩＣ２〜２６は、比較的短い遅延時間で動作するようになる。従って、時刻ｔｆＭ以降における補正データの転送や印刷データの転送は、周波数を低減しない、本来所望の最大周波数で行われる。
時刻ｔｆＭ以降、偶数番目のドットのためのｂｉｔ３の補正データＨｅ３から偶数番目のドットのためのｂｉｔ０の補正データＨｅ０まで順に転送され、転送された補正データはそれぞれ期間ｔｆＦ〜ｔｆＬに、対応するメモリ回路に書き込まれる。
補正データの転送とメモリへの書き込みが完了すると、ＨＤ−ＬＯＡＤ信号が再びＬｏｗレベルへと戻され、印刷データの転送が可能な状態に遷移する。
１ラインの印刷(印刷データの転送及びＬＥＤ素子の駆動)開始に際し、引き続くデータ転送が奇数番目のドットのものであることを示すためＨＤ−ＨＳＹＮＣ−Ｎ信号が入力される（ｔｆＮ（図１５のｔａＮに相当する））。ついで、期間ｔｆＯで奇数番目のドットのための印刷データＰＤｏが転送され、時刻ｔｆＰにおけるＨＤ−ＬＯＡＤ信号パルスにより、シフトレジスタ（ＦＦＡ１〜ＦＦＤ１、…ＦＦＡ２４〜ＦＦＤ２４）にシフト入力されたデータがラッチ素子（ＬＴＡ１〜ＬＴＤ１、…ＬＴＡ２４〜ＬＴＤ２４）にラッチされる。
さらに、期間ｔｆＱでＨＤ−ＳＴＢ−Ｎ信号がＬｏｗへと遷移して、ＬＥＤ素子の発光駆動が行われる。印刷データがオンであると、ＨＤ−ＳＴＢ−Ｎ信号がＬｏｗとなる期間、ＬＥＤ素子は発光駆動される。
このとき発光制御の対象となるＬＥＤ素子はドット位置番号が奇数のものであり、図２において符号１０１、１０３、１０５、１０７等の付されたＬＥＤ素子である。
同様に期間ｔｆＲでは偶数番目のドットの印刷データの転送が行われ、その印刷データは時刻ｔｆＳのＨＤ−ＬＯＡＤ信号パルスによりラッチされ、期間ｔｆＴにＨＤ−ＳＴＢ−Ｎ信号がＬｏｗへと遷移して、ＬＥＤ素子の発光駆動が行われる。印刷データがオンであると、ＨＤ−ＳＴＢ−Ｎ信号がＬｏｗとなる期間、ＬＥＤ素子は発光駆動される。
このとき発光制御の対象となるＬＥＤ素子はドット位置番号が偶数のものであり、図２において符号１０２、１０４、１０６、１０８等の付されたＬＥＤ素子である。
以上詳細に説明したように実施の形態５の構成においては、奇数番目のドットのためのｂｉｔ３の補正データの転送の際のクロック周波数を、印刷データ転送時と比べて、約１／２程度に設定してデータ転送するようにし、その他の補正データの転送や印刷データの転送はクロック周波数を低減させないで行われる。
実施の形態５の構成によるドライバＩＣをカスケード接続してなるＬＥＤヘッドにおいては、実施の形態４と同様に、各ドライバＩＣチップ内のメモリ回路ＭＤＭに異なる値の遅延時間指定データＨｄを記憶させることができるので、１段目のドライバＩＣチップＤＩＣ１の遅延回路の遅延時間ＴＤＩ１に対し、２段目以降のドライバＩＣチップＤＩＣ２〜ＤＩＣ２６の遅延回路の遅延時間ＴＤＩ２を短い値に設定することができる。先に計算したように、シフトレジスタのクロック周期は
ＴＣＬＫ＞ＴＦＦ＋ＴＤＯ＋ＴＤＩ２ …（１０Ｂ）
を満たすように定められるので、遅延時間ＴＤＩ２を短い値に設定することで、クロック周期の下限値をより短くすることができ、印刷データ転送時の最大動作クロック周波数を増加させることができる。
それに加えて、実施の形態５の構成においては、電源が投入された際、遅延時間指定データが書き込まれる前のメモリ回路ＭＤＭの記憶内容を比較的長い遅延時間を指定する所定の値に設定（初期設定）することができるので、最初の補正データの転送をより確実に行うことができる。これにより、その後の補正データや印刷データの転送を短い周期で行うこととすることができ、ＬＥＤヘッドを搭載したプリンタの印刷速度を向上させることができる。
実施の形態４及び実施の形態５では、図３５に示されるようにシフトレジスタＳＦＲａ〜ＳＦＲｄの選択回路ＳＥＬがフリップフロップＦＦＡ２３、ＦＦＢ２３、ＦＦＣ２３、ＦＦＤ２３とフリップフロップＦＦＡ２４、ＦＦＢ２４、ＦＦＣ２４、ＦＦＤ２４の出力を選択してフリップフロップＦＦＡ２５、ＦＦＢ２５、ＦＦＣ２５、ＦＦＤ２５に供給するように構成されているが、実施の形態４及び実施の形態５で説明した特徴は、従来例を示す図３のように選択回路ＳＥＬがフリップフロップＦＦＡ２４、ＦＦＢ２４、ＦＦＣ２４、ＦＦＤ２４と、フリップフロップＦＦＡ２５、ＦＦＢ２５、ＦＦＣ２５、ＦＦＤ２５の出力を選択して出力するように設けられている場合にも適用可能である。
実施の形態６．
実施の形態６のドライバＩＣチップの全体的構成は、図３に示した従来例と同じであるが、メモリ回路ＭＥＭ、及びメモリ制御回路ＣＴＲ１が異なる。
図４４は実施の形態６で用いられるメモリ回路ＭＥＭを示す。図４４に示されるメモリ回路ＭＥＭは、概して実施の形態１に関して図９を参照して説明したものと同じであるが以下の説明から理解されるような差異がある。なお、本実施の形態の構成においても、ＬＥＤ光量補正のためのドット補正データは４ビットであり、ＬＥＤ駆動電流をドット毎に１６段階に調整することで光量補正を行う。
図４４に示されるメモリ回路ＭＥＭは、隣接する２個のＬＥＤ（２ドット）のための補正データを記憶するものであり、第１のメモリセル回路２５１と、第２のメモリセル回路２５２と、バッファ２２１と、対応するフリップフロップ（図８のＦＦＡ１〜ＦＦＡ２４、ＦＦＢ１〜ＦＦＢ２４、ＦＦＣ１〜ＦＦＣ２４、ＦＦＤ１〜ＦＦＤ２４のうちの対応するもの）からのドット補正データＨｂ（Ｈｏ又はＨｅ）を受ける補正データ入力端子ＭＤと、奇数番目ドットのデータ書き込みイネーブルを指示するイネーブル端子Ｅ１と、偶数番目ドットのデータ書き込みイネーブルを指示するイネーブル端子Ｅ２と、メモリセル選択端子Ｗ０〜Ｗ３と、奇数番目ドットに関する補正データ出力端子Ｍｏ０〜Ｍｏ３と、偶数番目ドットに関する補正データ出力端子Ｍｅ０〜Ｍｅ３とを備えている。
第１のメモリセル回路２５１は奇数番目のドット（例えばｋ番目（ｋは奇数）のドット）の補正データを格納するものであり、第２のメモリセル回路２５２は偶教番目のドット（例えば（ｋ＋１）番目のドット）の補正データを格納するためのものである。
バッファ回路２２１は、補正データ入力端子ＭＤを介して入力される補正データを受ける。第１のメモリセル回路２５１は、インバータ２２３〜２３０と、ＮＭＯＳ２３１、２３２、２３５、２３６、２３９、２４０、２４３、２４４、ＮＭＯＳ５００〜５０３とを備えている。このように、図４４のメモリ回路２５１では、図９のメモリ回路におけるインバータ２２２、及びＮＭＯＳ２３３、２３４、２３７、２３８、２４１、２４２、２４５、２４６が設けられておらず、代わりにＮＭＯＳ５００、５０１、５０２、５０３が設けられている。ＮＭＯＳ５００、５０１、５０２、５０３は、ソースがグランドに接続されている。
第２のメモリセル回路２５２も同様に構成されている。
メモリセル選択端子Ｗ０〜Ｗ３には、メモリ制御回路ＣＴＲ１からのメモリセル選択信号Ｗ０〜Ｗ３が、それぞれ入力され、
メモリ回路ＭＥＭの書き込みイネーブル端子Ｅ１、Ｅ２には、メモリ制御回路ＣＴＲ１からの書き込みイネーブル信号Ｅ１、Ｅ２が入力される。
バッファ回路２２１の出力端子は、ＮＭＯＳ２３１、２３５、２３９、２４３の第１の主端子（ソース、ドレーンの一方）に接続されている。
ＮＭＯＳ２３１、２３５、２３９、２４３の他方の主端子（ソース、ドレーンの他方）は、ＮＭＯＳ２３２、２３６、２４０、２４４の第１の主端子と接続され、それぞれ、ＮＭＯＳ２３１とＮＭＯＳ２３２、ＮＭＯＳ２３５とＮＭＯＳ２３６、ＮＭＯＳ２３９とＮＭＯＳ２４０、ＮＭＯＳ２４３とＮＭＯＳ２４４が互いに直列に接続され、インバータ２２３の入力及びインバータ２２４の出力がＮＭＯＳ２３２の他方の主端子に接続され、インバータ２２３の出力及びインバータ２２４の入力がＮＭＯＳ５００のドレーンに接続され、このようにして、ＮＭＯＳ２２３及び２２４は各々の出力が他方の入力に接続されて、メモリセルを構成している。同様に、インバータ２２５及び２２６、インバータ２２７及び２２８、インバータ２２９及び２３０も、それぞれＮＭＯＳ２３６、２４０、２４４の第２の主端子と、ＮＭＯＳ５０１、５０２、５０３のドレーンに接続されて、メモリセルを構成している。
ＮＭＯＳ２３２の制御端子（ゲート端子）は、メモリセル選択端子Ｗ０に接続されている。ＮＭＯＳ２３６の制御端子（ゲート端子）は、メモリセル選択端子Ｗ１に接続されている。ＮＭＯＳ２４０の制御端子（ゲート端子）は、メモリセル選択端子Ｗ２に接続されている。ＮＭＯＳ２４４の制御端子（ゲート端子）は、メモリセル選択端子Ｗ３に接続されている。
イネーブル端子Ｅ１はＮＭＯＳ２３１、２３５、２３９、２４３のゲート端子に接続されている。
インバータ２２４、２２６、２２８及び２３０の出力は、それぞれ補正データ出力端子Ｍｏ０、Ｍｏ１、Ｍｏ２及びＭｏ３に接続されている。
ＮＭＯＳ５００〜５０３の制御端子（ゲート端子）は消去端子ＥＲと接続される。
以上第１のメモリセル回路２５１について説明したが、第２のメモリセル回路２５２についても、接続されたイネーブル端子がＥ２、出力される信号が符号Ｍｅ０〜Ｍｅ３で表されるものとなる他は全く同様の構成となっている。
図４５は実施の形態６で用いられるメモリ制御回路ＣＴＲ１の構成を示す回路図である。図４５に示されるメモリ制御回路ＣＴＲ１は、図１４に示されるメモリ制御回路ＣＴＲ１と概して同じであるが、フリップフロップ５４６、５４７、インバータ５５１、ＡＮＤ回路５６４が付加されている点で異なる。
フリップフロップ５４６のＤ端子はロード端子ＬＯＡＤと接続されてＬＯＡＤ−Ｐ信号が入力され、フリップフロップ５４６のクロック端子はストローブ端子ＳＴＢに接続されてＳＴＢ−Ｐ信号が入力され、該信号はインバータ５５１にも入力され、その出力はフリップフロップ５４７のクロック端子と接続される。
フリップフロップ５４７のＤ端子はフリップフロップ５４６のＱ出力と接続され、ＡＮＤ回路５６４の各入力はロード端子ＬＯＡＤ、フリップフロップ５４６のＱ端子、フリップフロップ５４７のＱＮ端子と接続され、その出力が消去信号ＥＲとして出力され、メモリ回路ＭＥＭの消去端子ＥＲと接続されている。
図４６はプリンタの電源投入後に、実施の形態６の構成のＬＥＤヘッドに対して行われる補正データ転送と、その後に行われる印刷データ転送の様子を示すタイムチャートである。図４７は図４６における期間ＴａとＴｂの詳細である。
図４６及び図４７はそれぞれ図１５及び図２２と概して同じであるが、消去信号ＥＲが示されている点で異なる。
図４８は実施の形態６におけるメモリ回路ＭＥＭの動作を説明するための図であり、図４４の補正データＭｏ３の生成に関与する部分の構成を詳細に示す。なお、補正データＭｏ２〜Ｍｏ０、Ｍｅ３〜Ｍｅ０の生成に関与する部分の構成も同様である。
図４８において、インバータ回路２３０は、ＰＭＯＳ２３０ｐ及びＮＭＯＳ２３０ｎを有し、インバータ回路２２９は、ＰＭＯＳ２２９ｐ及びＮＭＯＳ２２９ｎを有する。バッファ回路２２１は、第１のインバータ回路２２１ｉと、ＰＭＯＳ２２１ｐ及びＮＭＯＳ２２１ｎで構成された第２のインバータ回路２２１ｊとを有する。
図４９は、図４４及び図４８のメモリ回路ＭＥＭ、及び図４５のメモリ制御回路ＣＴＲ１の動作を説明するためのタイムチャートであって、図４６のタイムチャートにおいて、補正データの転送に続き、ＨＤ−ＳＴＢ−Ｎの３つのパルスが発生される期間の動作を詳細に示している。
なお、図４９においてＣＱ７、ＣＱ８は図４５におけるフリップフロップ５４６、５４７のＱ端子の波形を示し、ＣＱ８−Ｎはフリップフロップ５４７のＱＮ端子信号を示す。
図４９において、補正データ転送の開始に際して時刻ｔｉＩにおいて、ロード端子ＬＯＡＤの信号ＬＯＡＤ−ＰがＨｉｇｈレベルとされる。これにより図４５のフリップフロップ５４６、５４７のリセット端子Ｒに信号が伝達され、そのリセット状態が解除される。
これに引き続き図４６に示すように補正データＨｏ３の転送が行われるのであるが、図４９においては図示を省略している。
補正データＨｏ３の転送が完了すると、ストローブ端子ＳＴＢへ信号ＳＴＢ−Ｎが３パルス入力される（期間ｔｉＡ）。
信号ＳＴＢ−Ｎは図４５のインバータ回路５５１により論理反転され、ＳＴＢ−Ｐ信号となってフリップフロップ５４７のクロック端子へ入力される。
このとき、ＳＴＢ−Ｎ信号の最初の立ち下がりにより、信号ＣＱ７が立ち上がり遷移し、続くＳＴＢ−Ｎ信号の立ち上がりにより、信号ＣＱ８が立ち上がり、信号ＣＱ８−Ｎが立ち下がる。
これらの信号ＣＱ７、ＣＱ８−ＮはＡＮＤ回路５６４へ入力され、そのＡＮＤ回路５６４から出力される消去信号ＥＲは、時刻ｔｉＮに示すように、パルス状にＨｉｇｈとなる。
時刻ｔｉＡのＳＴＢ−Ｎ信号の、１パルス目の立ち上がりによりイネーブル信号Ｅ１が立ち上がり遷移する。
ついで、ＳＴＢ−Ｎ信号の２パルス目の立下りにより、時刻ｔｉＯに示すようにメモリセル選択信号Ｗ３が発生する。
期間ｔｉＮにおける消去信号パルスＥＲの発生による図４８の回路動作は以下の通りである。
インバータ２３０、２２９は縦続接続されており、インバータ２２９の出力はインバータ２３０の入力に接続されている。
このため、インバータ２３０の出力レベルがＨｉｇｈであれば、インバータ２２９の出力はＬｏｗであり、この出力がインバータ２３０の入力へ帰還され、インバータ２３０のＨｉｇｈ出力を維持している。
同様に、インバータ２３０の出力レベルがＬｏｗであれば、インバータ２２９の出力はＨｉｇｈであり、この出力がインバータ２３０の入力へ帰還され、インバータ２３０のＬｏｗ出力が維持される。
しかしながら、電源投入直後においてはインバータ２３０、２２９の各ノードの論理状態は不定であり、Ｈｉｇｈ、Ｌｏｗ状態のいずれにあるかは不明である。
いま、インバータ２３０の出力ノードがＨｉｇｈであったと仮定しよう。
図４９に示したように、転送された補正データのメモリへの書き込みに先立ち、期間ｔｉＮに消去信号ＥＲが発生する。この信号は図４８のＮＭＯＳ５０３のゲート端子に入力され、該ＮＭＯＳ５０３をオンさせる。
ＮＭＯＳ５０３のオン抵抗はＰＭＯＳ２３０ｐのオン抵抗よりも小さくなるように、そのトランジスタサイズが設定されており、消去信号ＥＲの入力によりインバータ２３０の出力電位はＬｏｗレベルへと引き下げられる。インバータ２３０の出力がＬｏｗレベルとなると、インバータ２２９の出力はＨｉｇｈレベルに遷移し、その信号遷移はインバータ２３０へと伝達され、インバータ２３０を構成するＮＭＯＳ２３０ｎはオンし、ＰＭＯＳ２３０ｐはオフとなって、インバータ２３０の出力状態（Ｌｏｗ）を維持できるようになる。
この結果、図４９の消去信号ＥＲがＨｉｇｈからＬｏｗに戻っても、インバータ２３０出力がＬｏｗ、インバータ２２９の出力がＨｉｇｈの論理状態はそのまま維持される。
次いで、時刻ｔｉＯのようにメモリセル選択信号Ｗ３がＨｉｇｈとなる場合を考える。
この時点では、シフトレジスタによる補正データ転送は完了しており、図４８の補正データ入力端子ＭＤの信号はシフトレジスタへの入力データに基づき、論理状態が確定している。
いま、補正データ入力端子ＭＤの信号がＬｏｗレベルであったとしよう。この場合、バッファ回路２２１の出力もＬｏｗであり、図４９に示すように、イネーブルＥ１はＨｉｇｈであることから、図４８のＮＭＯＳ２４３はオンとなっている。このとき、メモリセル選択信号Ｗ３がＨｉｇｈに遷移すると（時刻ｔｉＯ）、図４８のＮＭＯＳ２４４もオン状態となって、バッファ回路２２１からのＬｏｗ出力がインバータ２３０へ伝達される。
インバータ２２９の出力はＨｉｇｈレベルであったが、ＮＭＯＳ２４３、２４４がオンになった結果、バッファ回路２２１のＬｏｗ出力により、インバータ２２９の出力のレベルが引き下げられる。
ＮＭＯＳ２２１ｎ、２４３、２４４のオン抵抗の直列加算値が、ＰＭＯＳ２２９ｐのオン抵抗よりも小さくなるように、各トランジスタのサイズが設定されている。
この結果、インバータ２２９の出力はバッファ回路２２１の出力値に従いＬｏｗレベルへと遷移させられる。
これにより、インバータ２３０の出力はＨｉｇｈ、インバータ２２９の出力はＬｏｗレベルとなって、イネーブル信号Ｅ１やメモリセル選択信号Ｗ３がＬｏｗレベルとなった後も、その出力状態を維持し続ける。
別の場合として、補正データ入力端子ＭＤの信号がＨｉｇｈレベルであったとしよう。この場合、バッファ回路２２１の出力もＨｉｇｈであり、図４９に示すように、イネーブル信号Ｅ１はＨｉｇｈであることから、図４８のＮＭＯＳ２４３はオンとなっている。このとき、メモリセル選択信号Ｗ３がＨｉｇｈに遷移する（時刻ｔｉＯ）と、図４８のＮＭＯＳ２４４もオン状態となって、バッファ回路２２１からのＨｉｇｈ出力がインバータ２３０へ伝達される。
インバータ２２９の出力はＨｉｇｈレベルであったので、ＮＭＯＳ２４３、２４４がオンになって、バッファ回路２２１のＨｉｇｈ出力が伝達されても、インバータ２２９の出力信号のレベルは変化しない。
これにより、インバータ２３０の出力はＬｏｗ、インバータ２２９の出力はＨｉｇｈレベルのままであって、イネーブル信号Ｅ１やメモリセル選択信号Ｗ３がＬｏｗレベルとなった後も、その出力状態を維持し続ける。
以上、詳細に説明したように、図４８の構成のメモリ回路においては、外部から入力されるデータに基づくデータ書き込みに先立ち、消去信号（メモリ消去指令信号）ＥＲが入力され所定の論理状態に設定される。
これにより、外部入力される信号データの値によらず、所望の論理状態へのデータ書き込みを行うことができる。
ＬＥＤヘッドにおいては、例えば４９９２個のＬＥＤ素子を備え、各ＬＥＤ素子毎に４ビットずつの補正データをもってＬＥＤの光量補正を行う必要があり、総数が４９９２×４＝１９９６８ビットにも達するメモリ素子を必要としている。
図９に示されるメモリ回路について説明したように、各メモリ素子へのデータ書き込みはビット位置を示すメモリセル選択信号Ｗ３〜Ｗ０と、奇数番目のドットと偶数番目のドットのいずれかを選択するイネーブル信号Ｅ１〜Ｅ２を用いて時分割的に行われ、互いに相補的な値の信号を伝える２本のデータ線（バッファ回路２２１の出力に接続された線と、インバータ２２２の出力に接続された線）と、これらの線と、縦続接続されたインバータ（例えば２３０、２２９）から成るメモリセルとの間には上記の信号Ｅ１又はＥ２とＷ３、Ｗ２、Ｗ１又はＷ０を制御信号としてスイッチとして働く２つのＮＭＯＳ(例えば２４３，２４４、２４５、２４６)とを備える必要があった。
これらスイッチ素子や前記データ線を駆動するために設けられる素子の総数は膨大であり、これらを集積配置するドライバＩＣのチップ面積も多く必要とすることから、ＩＣウェハーからのチップ取れ数の減少や、チップ歩留まりが低下するなど、ＩＣ製造コストの上昇をまねき、それらを搭載するＬＥＤヘッドのコストダウンを図る上で大きな制約となっていた。
図９に示されるメモリ回路と比較すれば明らかなように、図４４に示されるメモリ回路においては、インバータ回路２２２と、一方のデータ信号（インバータ回路２２２の出力）に接続されたＮＭＯＳ（例えば、２４５、２４６）が除去される一方、メモリデータ消去のためにＮＭＯＳ５０３が付加されている。一つのメモリ回路ＭＥＭ（図９、図４４の全体）では、除去されるＮＭＯＳ（２４５、２４６など)の数が２×４×２＝１６であり、付加されるＮＭＯＳ（５０３など）の数が１×４×２＝８個である。また、インバータ回路（２２２など）には、２個のＭＯＳが必要とされる。従って、除去されるＭＯＳの数と付加されるＭＯＳの数の差は
１６＋２−８＝１０
これは、図９、図４４の全体、即ち２つのＬＥＤ素子のための回路部分(第１のメモリセル回路２５１及び第２のメモリセル回路２５２）における削減個数である。上記の例のように、ＬＥＤヘッドに４９９２個のＬＥＤ素子を搭載している場合、１０×４９９２／２＝２４９６０個のＭＯＳを削減することが可能となる。従って、これらのＭＯＳの形成のためのＩＣチップの面積を節約することができ、ＩＣ製造コストの大幅な低減が可能となる。
実施の形態７．
実施の形態７は実施の形態６と概して同じであるが、メモリ回路ＭＥＭ、及びメモリ制御回路ＣＴＲ１が異なる。
図５０は実施の形態７で用いられるメモリ回路ＭＥＭを示す。本実施の形態の構成においても、ＬＥＤ光量補正のためのドット補正データは４ビットであり、ＬＥＤ駆動電流をドット毎に１６段階に調整することで光量補正を行う。
図５０に示されるメモリ回路ＭＥＭは、隣接する２個のＬＥＤ（２ドット）のための補正データを記憶するものであり、第１のメモリセル回路２５１と、第２のメモリセル回路２５２と、バッファ２２１と、対応するフリップフロップ（図８のＦＦＡ１〜ＦＦＡ２４、ＦＦＢ１〜ＦＦＢ２４、ＦＦＣ１〜ＦＦＣ２４、ＦＦＤ１〜ＦＦＤ２４のうちの対応するもの）からのドット補正データＨｂ（Ｈｏ又はＨｅ）を受ける補正データ入力端子ＭＤと、奇数番目ドットのデータ書き込みイネーブルを指示するイネーブル端子Ｅ１と、偶数番目ドットのデータ書き込みイネーブルを指示するイネーブル端子Ｅ２と、メモリセル選択端子Ｗ０〜Ｗ３と、奇数番目ドットに関する補正データ出力端子Ｍｏ０〜Ｍｏ３と、偶数番目ドットに関する補正データ出力端子Ｍｅ０〜Ｍｅ３とを備えている。
第１のメモリセル回路２５１は、図４４に示されるもの概して同じであるが、図４４のＮＭＯＳ５００〜５０３が設けられておらず、代りにＰＭＯＳ５８０〜５８３が設けられている。
ＰＭＯＳ５８０〜５８３は、ソース端子が電源ＶＤＤに接続され、ドレーン端子がそれぞれ、インバータ２２４、２２６、２２８、２３０の入力端子に接続され、ゲート端子が消去端子ＥＲに接続されている。
第２のメモリセル２５２も同様に構成されている。
図５１は実施の形態７で用いられるメモリ制御回路ＣＴＲ１の構成を示す回路図である。図５１に示されるメモリ制御回路ＣＴＲ１は、図４５に示されるメモリ制御回路ＣＴＲ１と概して同じであるが、図４５のＡＮＤ回路５６４の代わりにＮＡＮＤ回路５６５が用いられている点で異なる。
図５２はプリンタの電源投入後に、実施の形態７の構成のＬＥＤヘッドに対して行われる補正データ転送と、その後に行われる印刷データ転送の様子を示すタイムチャートである。図５２は、図４６と概して同じであるが、消去信号ＥＲが常時Ｈｉｇｈレベルであり、時刻ｔｇＮにおいてＬｏｗレベルとなっている点で異なる。
図５３は実施の形態７におけるメモリ回路ＭＥＭの動作を説明するための図であり、図５０の補正データＭｏ３の生成に関与する部分の詳細を示す。なお、補正データＭｏ２〜Ｍｏ０、Ｍｅ３〜Ｍｅ０の生成に関与する部分の構成も同様である。
図５３は、図４８と概して同じであるが、ＮＭＯＳ５０３の代わりに、ＰＭＯＳ５８３が設けられている。ＰＭＯＳ５８３のソース端子が電源ＶＤＤに接続され、ドレーン端子がインバータ２３０の入力端子、及びインバータ２２９の出力端子に接続されている。
図５４は、図５０及び図５３のメモリ回路ＭＥＭ、及び図５３のメモリ制御回路ＣＴＲ１の動作を説明するためのタイムチャートであって、図５２のタイムチャートにおいて、補正データの転送に続き、ＨＤ−ＳＴＢ−Ｎの３つのパルスが発生される期間の動作を詳細に示している。
なお、図５４においてＣＱ７、ＣＱ８は図５０におけるフリップフロップ５４６、５４７のＱ端子の波形を示し、ＣＱ８−Ｎはフリップフロップ５４７のＱＮ端子信号を示す。
図５４において、補正データ転送の開始に際して時刻ｔｉＩにおいて、ロード端子ＬＯＡＤの信号ＬＯＡＤ−ＰをＨｉｇｈレベルとされる。これにより図５１のフリップフロップ５４６、５４７のリセット端子Ｒに信号が伝達され、そのリセット状態が解除される。
これに引き続き図５２に示すように補正データＨｏ３の転送が行われるのであるが、図５４においては図示を省略している。
補正データＨｏ３の転送が完了すると、ストローブ端子ＳＴＢへ信号ＳＴＢ−Ｎが３パルス入力される（期間ｔｉＡ）。
信号ＳＴＢ−Ｎは図５１のインバータ回路５５１により論理反転され、ＳＴＢ−Ｐ信号となってフリップフロップ５４７のクロック端子へ入力される。
このとき、ＳＴＢ−Ｎ信号の最初の立ち下がりにより、信号ＣＱ７が立ち上がり遷移し、続くＳＴＢ−Ｎ信号の立ち上がりにより、信号ＣＱ８が立ち上がり、信号ＣＱ８−Ｎが立ち下がる。
これらの信号ＣＱ７、ＣＱ８−ＮはＮＡＮＤ回路５６５へ入力され、そのＮＡＮＤ回路５６５から出力される消去信号ＥＲは、時刻ｔｉＮに、負極性のパルスとなる。
時刻ｔｉＡのＳＴＢ−Ｎ信号の、１パルス目の立ち上がりによりイネーブル信号Ｅ１が立ち上がり遷移する。
ついで、ＳＴＢ−Ｎ信号の２パルス目の立下りにより、時刻ｔｉＯに示すようにメモリセル選択信号Ｗ３信号が発生する。
期間ｔｉＮにおける負極性の消去信号パルスＥＲの発生による図５３の回路動作は以下の通りである。
インバータ２３０、２２９は縦属接続されており、インバータ２２９の出力はインバータ２３０の入力に接続されている。
このため、インバータ２３０の出力レベルがＨｉｇｈであれば、インバータ２２９の出力はＬｏｗであり、この出力がインバータ２３０の入力へ帰還され、インバータ２３０のＨｉｇｈ出力を維持している。
同様に、インバータ２３０の出力レベルがＬｏｗであれば、インバータ２２９の出力はＨｉｇｈであり、この出力がインバータ２３０の入力へ帰還され、インバータ２３０のＬｏｗ出力が維持される。
しかしながら、電源投入直後においてはインバータ２３０、２２９の各ノードの論理状態は不定であり、Ｈｉｇｈ、Ｌｏｗ状態のいずれにあるかは不明である。
いま、インバータ２３０の出力ノードがＨｉｇｈであったと仮定しよう。
図５４に示したように、転送された補正データのメモリへの書き込みに先立ち、期間ｔｉＮに負極性の消去信号ＥＲが発生する。この信号は図５３のＰＭＯＳ５８３のゲート端子に入力され、該ＰＭＯＳ５８３をオンさせる。
ＰＭＯＳ５８３のオン抵抗はＮＭＯＳ２２９ｎのオン抵抗よりも小さくなるように、そのトランジスタサイズが設定されており、消去信号ＥＲの入力によりインバータ２２９の出力電位はＨｉｇｈレベルへと引き上げられる。インバータ２２９の出力がＨｉｇｈレベルとなると、インバータ２３０の出力はＬｏｗレベルに遷移し、その信号遷移はインバータ２２９へと伝達され、インバータ２２９を構成するＰＭＯＳ２２９ｐはオンし、ＮＭＯＳ２２９ｎはオフとなって、インバータ２２９の出力状態（Ｈｉｇｈ）を維持できるようになる。
この結果、図５３の消去信号ＥＲがＬｏｗからＨｉｇｈに戻っても、インバータ２３０出力がＬｏｗ、インバータ２２９の出力がＨｉｇｈの論理状態はそのまま維持される。
次いで、時刻ｔｉＯのようにメモリセル選択信号Ｗ３がＨｉｇｈとなる場合を考える。
この時点では、シフトレジスタによる補正データ転送は完了しており、図５３の補正データ入力端子ＭＤの信号はシフトレジスタへの入力データに基づき、論理状態が確定している。
いま、補正データ入力端子ＭＤ信号がＬｏｗレベルであったとしよう。この場合、バッファ回路２２１の出力もＬｏｗであり、図５４に示すように、イネーブル信号Ｅ１はＨｉｇｈであることから、図５３のＮＭＯＳ２４３はオンとなっている。このとき、メモリセル選択信号Ｗ３がＨｉｇｈに遷移すると（時刻ｔｉＯ）、図５３のＮＭＯＳ２４４もオン状態となって、バッファ回路２２１からのＬｏｗ出力がインバータ２３０へ伝達される。
インバータ２２９の出力はＨｉｇｈレベルであったが、ＮＭＯＳ２４３、２４４がオンになった結果、バッファ回路２２１のＬｏｗ出力により、インバータ２２９の出力のレベルが引き下げられる。
ＮＭＯＳ２２１ｎ、２４３、２４４のオン抵抗の直列加算値が、ＰＭＯＳ２２９ｐのオン抵抗よりも小さくなるように、各トランジスタのサイズが設定されている。
この結果、インバータ２２９の出力はバッファ回路２２１の出力値に従いＬｏｗレベルへと遷移させられる。
これにより、インバータ２３０の出力はＨｉｇｈ、インバータ２２９の出力はＬｏｗレベルとなって、イネーブル信号Ｅ１やメモリセル選択信号Ｗ３がＬｏｗレベルとなった後も、その出力状態を維持し続ける。
別の場合として、補正データ入力端子ＭＤの信号がＨｉｇｈレベルであったとしよう。
この場合、バッファ回路２２１の出力もＨｉｇｈであり、図５４に示すように、イネーブル信号Ｅ１はＨｉｇｈであることから、図５３のＮＭＯＳ２４３はオンとなっている。このとき、メモリセル選択信号Ｗ３がＨｉｇｈに遷移する（時刻ｔｉＯ）と、図５３のＮＭＯＳ２４４はオン状態となって、バッファ回路２２１からのＨｉｇｈ出力をインバータ２３０へ伝達される。
インバータ２２９の出力はＨｉｇｈレベルであったので、ＮＭＯＳ２４３、２４４がオンになって、バッファ回路２２１のＨｉｇｈ出力が伝達されても、インバータ２２９の出力信号レベルは変化しない。
これにより、インバータ２３０の出力はＬｏｗ、インバータ２２９の出力はＨｉｇｈレベルのままであって、イネーブル信号Ｅ１やメモリセル選択信号Ｗ３がＬｏｗレベルとなった後も、その出力状態を維持し続ける。
以上、詳細に説明したように、図５０の構成のメモリ回路においては、外部から入力されるデータに基づくデータ書き込みに先立ち、消去信号（メモリ消去指令信号）ＥＲが入力され所定の論理状態に設定される。
これにより、外部入力される信号データの値によらず、所望の論理状態へのデータ書き込みを行うことができる。
実施の形態７の構成でも、実施の形態６の場合と同じくメモリ回路を構成するＭＯＳを削減することができる。
以上のように、図４４に示されるメモリ回路ＭＥＭにおいては、第１及び第２のインバータ(例えば２３０、２２９）で構成されるメモリセルと、第１のインバータ(２３０)の入力端子に接続され、メモリセルへデータを伝達する第１のスイッチ素子としてのＮＭＯＳ（２４３，２４４）と、第１のインバータ（２３０）の出力端子と、グランドの間に接続された第２のスイッチ素子としてのＮＭＯＳ（５０３）とを備え、第１のインバータ(２３０)の出力端子が第２のインバータ(２２９)の入力端子に接続され、第２のインバータ(２２９)の出力端子が第１のインバータの入力端子(２３０)に接続されているが、第１、第２のスイッチ素子の導電型は図示の例とは逆であっても良い。
同様に、図５０に示されるメモリ回路ＭＥＭにおいては、第１及び第２のインバータ(例えば２３０、２２９）で構成されるメモリセルと、第１のインバータ(２３０)の入力端子に接続され、メモリセルへデータを伝達する第１のスイッチ素子としてのＮＭＯＳ（２４３，２４４）と、第１のインバータ（２３０）の入力端子と、電源ＶＤＤの間に接続された第２のスイッチ素子としてのＰＭＯＳ（５８０）とを備え、第１のインバータ(２３０)の出力端子が第２のインバータ(２２９)の入力端子に接続され、第２のインバータ(２２９)の出力端子が第１のインバータの入力端子(２３０)に接続されているが、第１、第２のスイッチ素子の導電型は図示の例とは逆であっても良い。
変形例．
上記の実施の形態におけるマルチプレクサ回路ＭＵＸの代りに図５５に示されるものを用いても良い。
図５５に示されるマルチプレクサ回路ＭＵＸはそれぞれ独立な４個のマルチプレクサ６６０，６６１、６６２、６６３からなっている。マルチプレクサ６６０〜６６３はそれぞれｂｉｔ０〜ｂｉｔ３（第０乃至第３ビット）の選択のために用いられる。マルチプレクサ６６０は、ＰＭＯＳ６１１及びＰＭＯＳ６１２を有する。マルチプレクサ６６１は、ＰＭＯＳ６１３及びＰＭＯＳ６１４を有する。マルチプレクサ６６２は、ＰＭＯＳ６１５及びＰＭＯＳ６１６を有する。マルチプレクサ６６３は、ＰＭＯＳ６１７及びＰＭＯＳ６１８を有する。
ＰＭＯＳ６１１、６１３、６１５、６１７の制御端子（ゲート）はデータ選択信号端子Ｓ１Ｎと接続され、ＰＭＯＳ６１２、６１４、６１６、６１８の制御端子（ゲート）はデータ選択信号端子Ｓ２Ｎと接続され、ＰＭＯＳ６１１の第１の主端子（ソース、ドレインの一方）はデータ入力端子Ｘｏ０と接続され、ＰＭＯＳ６１２の第１の主端子（ソース、ドレインの一方）はデータ入力端子Ｘｅ０と接続され、ＰＭＯＳ６１１及び６１２の第２の主端子（ソース、ドレインの他方）はともに、データ出力端子ＸＱ０と接続されている。
同様に、ＰＭＯＳ６１３の第１の主端子（ソース、ドレインの一方）はデータ入力端子Ｘｏ１と接続され、ＰＭＯＳ６１４の第１の主端子（ソース、ドレインの一方）はデータ入力端子Ｘｅ１と接続され、ＰＭＯＳ６１３及びＰＭＯＳ６１４の第２の主端子（ソース、ドレインの他方）はともにデータ出力端子ＸＱ１と接続されている。
同様に、ＰＭＯＳ６１５の第１の主端子（ソース、ドレインの一方）はデータ入力端子Ｘｏ２と接続され、ＰＭＯＳ６１６の第１の主端子（ソース、ドレインの一方）はデータ入力端子Ｘｅ２と接続され、ＰＭＯＳ６１５及び６１６の第２の主端子（ソース、ドレインの他方）はともにデータ出力端子ＸＱ２と接続されている。同様に、ＰＭＯＳ６１７の第１の主端子（ソース、ドレインの一方）はデータ入力端子Ｘｏ３と接続され、ＰＭＯＳ６１８の第１の主端子（ソース、ドレインの一方）はデータ入力端子Ｘｅ３と接続され、ＰＭＯＳ６１７と６１８の第２の主端子（ソース、ドレインの他方）はともに、データ出力端子ＸＱ３と接続されている。
ＰＭＯＳ６１１、６１３、６１５、６１７は、奇数番目のドットのためのデータを選択する回路を形成しており、ＰＭＯＳ６１２、６１４、６１６、６１８は、偶数番目のドットのためのデータを選択する回路を形成している。
前述したマルチプレクサ回路ＭＵＸの構成において、スイッチ素子としてＰＭＯＳを用いれば、動作上の支障を防止しつつ使用される素子数を削減することが可能である。
即ちＰＭＯＳ６１１をオンさせるためにデータ選択信号Ｓ１ＮをＬｏｗレベルとするとき、データＸｏ０がＨｉｇｈレベルであれば、データＸｏ０の信号レベルと略等しい電圧がデータ出力端子ＸＱ０から出力される。このようにＨｉｇｈレベルの伝達であればＰＭＯＳをスイッチ素子として使用した場合でも何ら支障がない。
同様に、データＸｏ０がＬｏｗレベル（略０Ｖ）であったとすると、ＰＭＯＳ６１１の第２の主端子は該トランジスタの閾値電圧に近い電位にまで降下するものの、Ｌｏｗレベル（略０Ｖ）にまで下がることはない。
このようにＬｏｗレベルの伝達機能は完全ではない欠点を有している。
このような欠点を解消するため、従来技術による構成においては、ＰＭＯＳと並列にＮＭＯＳを接続したアナログスイッチを構成してデータ選択のためのスイッチ手段としていた。この構成においては伝達しようとする入力信号電位と略等しい出力電位を得ることができ、スイッチ手段が介在していることによる入力電位と出力電位の差は生じない。
その一方で、データ信号１本あたりにＰＭＯＳとＮＭＯＳのトランジスタ対を設ける必要があり、図５５の構成に比べて２倍の素子数を要し、それを配置するためのＩＣのチップ面積を多く占有するという欠点を有している。
それに対して、図５５の構成では一般的なアナログスイッチを用いて構成した回路と比べて、半分の素子数ですむ利点を有しているものの、Ｌｏｗレベルの伝達機能は完全ではない欠点を有している。しかし、マルチプレクサ回路ＭＵＸの出力が接続される後段のＬＥＤ駆動回路ＤＲＶとして、例えば図１３を参照して説明したものを用いる場合には、該ＬＥＤ駆動回路ＤＲＶにおいては、Ｈｉｇｈレベルとして略ＶＤＤ電位と等しい入力電圧を要するのに対し、Ｌｏｗレベルとしては制御電位Ｖｃｏｎｔにまで下降していれば十分であり、略０Ｖにまで電位降下するようなＬｏｗレベル電位を必要としていない。
このため、ＰＭＯＳのみで構成されたマルチプレクサ回路であっても、何ら支障なく回路動作させることが可能となっている。
図５６は図５５のマルチプレクサ回路ＭＵＸとともに用いられるマルチプレクサ制御回路ＣＴＲ２の構成を示す回路図である。図示のマルチプレクサ制御回路ＣＴＲ２は、図１６に示されるマルチプレクサ制御回路ＣＴＲ２と概して同じであるが、以下の点で異なる。即ち、図１６に示されるマルチプレクサ制御回路ＣＴＲ２に設けられたインバータ３２４、３２５が設けられておらず、バッファ回路３２２、３２３の出力が、それぞれデータ選択信号出力端子Ｓ２Ｎ、Ｓ１Ｎと接続され、図５５のマルチプレクサ回路ＭＵＸに対するデータ選択指令信号として供給される。
実施の形態６及び実施の形態７では、図３に示されるようにシフトレジスタＳＦＲａ〜ＳＦＲｄの選択回路ＳＥＬがフリップフロップＦＦＡ２４、ＦＦＢ２４、ＦＦＣ２４、ＦＦＤ２４とフリップフロップＦＦＡ２５、ＦＦＢ２５、ＦＦＣ２５、ＦＦＤ２５の出力を選択して出力するように構成されているが、実施の形態６及び実施の形態７で説明した特徴は、図３５に示されるように、選択回路ＳＥＬがフリップフロップＦＦＡ２３、ＦＦＢ２３、ＦＦＣ２３、ＦＦＤ２３と、フリップフロップＦＦＡ２４、ＦＦＢ２４、ＦＦＣ２４、ＦＦＤ２４の出力を選択してフリップフロップＦＦＡ２５、ＦＦＢ２５、ＦＦＣ２５、ＦＦＤ２５に供給するように設けられている場合にも適用可能である。
実施の形態１〜７では、駆動装置として光源にＬＥＤを用いた電子写真プリンタにおける場合について説明したが、同様の構成で光源に有機ＥＬ素子を用いる有機ＥＬヘッドに適用できることもでき、サーマルプリンタにおける発熱抵抗体、表示装置における表示素子の列を駆動する場合にも適用することができる。
１０１〜１０８ ＬＥＤ、 １０９、１１０ 共通スイッチ（パワーＭＯＳ）、 ２０１ 入力回路、 ２０２ バッファ回路、 ２０３〜２０６ 遅延回路、 ２０７〜２１０ バッファ回路、 ３３１〜３３４ 遅延回路、 ＣＨＰ１〜ＣＨＰ２６ ＬＥＤアレイチップ、 ＤＩＣ１〜ＤＩＣ２６ ドライバＩＣチップ、 ＤＬＹ 遅延時間選択信号端子、 ＤＲＶ ＬＥＤ駆動部、 ＦＦＡ１〜ＦＦＡ２５、ＦＦＢ１〜ＦＦＢ２５、ＦＦＣ１〜ＦＦＣ２５、ＦＦＤ１〜ＦＦＤ２５ フリップフロップ、 ＬＴＡ１〜ＬＴＡ２５、ＬＴＢ１〜ＬＴＢ２５、ＬＴＣ１〜ＬＴＣ２５、ＬＴＤ１〜ＬＴＤ２５ ラッチ素子、 ＭＥＭ メモリ回路、 ＭＣＭ メモリ回路、 ＭＵＸ マルチプレクサ回路、 ＳＥＬ 選択回路。

Claims (15)

  1. 補正データ入力端子と、それぞれ第１及び第２の被駆動素子のための補正データを記憶する第１及び第２のメモリセル回路と有する補正データメモリと、
    駆動データ信号と、前記補正データメモリから読み出された補正データとに基づいて前記第１及び第２の被駆動素子を駆動する駆動部とを有し、
    前記第１及び第２の被駆動素子の各々のための補正データが複数のビットから成るものであり、
    前記第１及び第２のメモリセル回路の各々が、
    それぞれ、第１及び第２のインバータで構成され、
    前記第１のインバータの出力端子が前記第２のインバータの入力端子に接続され、前記第２のインバータの出力端子が前記第１のインバータの入力端子に接続され、
    各々前記複数のビットのうちの一つを格納する
    複数のメモリセルと、
    前記補正データ入力端子と、前記複数のメモリセルの各々の前記第１のインバータの入力端子の間に直列接続され、前記メモリセルへデータを伝達する第１導電形の第１及び第２のスイッチ素子と、
    前記複数のメモリセルの各々の前記第１のインバータの出力端子と、グランドの間に接続された前記第１導電形の第３のスイッチ素子とを備え、
    前記第１のメモリセル回路の前記複数のメモリセルの各々
    の前記第１のインバータの入力端子と前記補正データ入力端子の間に接続された前記第１のスイッチ素子の制御入力端子には、第１のイネーブル信号が入力されて、当該第１のイネーブル信号により当該第１のスイッチ素子のオンオフが切り換えられ、
    前記第２のメモリセル回路の前記複数のメモリセルの各々の前記第１のインバータの入力端子と前記補正データ入力端子の間に接続された前記第１のスイッチ素子の制御入力端子には、第２のイネーブル信号が入力されて、当該第２のイネーブル信号により当該第１のスイッチ素子のオンオフが切り換えられ、
    前記第１及び第２のメモリセル回路の各々の前記複数のメモリセルの各々の前記第１のインバータの入力端子と前記補正データ入力端子の間に接続された前記第２のスイッチ素子の制御入力端子には、当該メモリセルを選択するためのメモリセル選択信号が入力されて、当該メモリ選択信号により当該第２のスイッチ素子のオンオフが切り換えられ、
    前記第１及び第２のメモリセル回路の前記第３のスイッチ素子の制御入力端子には、消去信号が入力されて、当該消去信号により当該第３のスイッチ素子のオンオフが切り換えられ、
    前記第１及び第２のイネーブル信号により、前記第１及び第２のメモリセル回路のいずれに補正データを書き込むかが決定され、
    前記メモリセル選択信号により、前記第１及び第２のメモリセル回路の各々の前記複数のメモリセルのいずれに補正データを書き込むかが決定され、
    前記消去信号により、前記メモリセルがリセットされる
    ことを特徴とする駆動回路。
  2. 補正データ入力端子と、それぞれ第１及び第２の被駆動素子のための補正データを記憶する第１及び第２のメモリセル回路と有する補正データメモリと、
    駆動データ信号と、前記補正データメモリから読み出された補正データとに基づいて前記第１及び第２の被駆動素子を駆動する駆動部とを有し、
    前記第１及び第２の被駆動素子の各々のための補正データが複数のビットから成るものであり、
    前記第１及び第２のメモリセル回路の各々が、
    それぞれ、第１及び第２のインバータで構成され、
    前記第１のインバータの出力端子が前記第２のインバータの入力端子に接続され、前記第２のインバータの出力端子が前記第１のインバータの入力端子に接続され、
    各々前記複数のビットのうちの一つを格納する
    複数のメモリセルと、
    前記補正データ入力端子と、前記複数のメモリセルの各々の前記第１のインバータの入力端子の間に直列接続され、前記メモリセルへデータを伝達する第１導電形の第１及び第２のスイッチ素子と、
    前記複数のメモリセルの各々の前記第１のインバータの出力端子と、電源の間に接続された前記第２導電形の第３のスイッチ素子とを備え、
    前記第１のメモリセル回路の前記複数のメモリセルの各々
    の前記第１のインバータの入力端子と前記補正データ入力端子の間に接続された前記第１のスイッチ素子の制御入力端子には、第１のイネーブル信号が入力されて、当該第１のイネーブル信号により当該第１のスイッチ素子のオンオフが切り換えられ、
    前記第２のメモリセル回路の前記複数のメモリセルの各々の前記第１のインバータの入力端子と前記補正データ入力端子の間に接続された前記第１のスイッチ素子の制御入力端子には、第２のイネーブル信号が入力されて、当該第２のイネーブル信号により当該第１のスイッチ素子のオンオフが切り換えられ、
    前記第１及び第２のメモリセル回路の各々の前記複数のメモリセルの各々の前記第１のインバータの入力端子と前記補正データ入力端子の間に接続された前記第２のスイッチ素子の制御入力端子には、当該メモリセルを選択するためのメモリセル選択信号が入力されて、当該メモリ選択信号により当該第２のスイッチ素子のオンオフが切り換えられ、
    前記第１及び第２のメモリセル回路の前記第３のスイッチ素子の制御入力端子には、消去信号が入力されて、当該消去信号により当該第３のスイッチ素子のオンオフが切り換えられ、
    前記第１及び第２のイネーブル信号により、前記第１及び第２のメモリセル回路のいずれに補正データを書き込むかが決定され、
    前記メモリセル選択信号により、前記第１及び第２のメモリセル回路の各々の前記複数のメモリセルのいずれに補正データを書き込むかが決定され、
    前記消去信号により、前記メモリセルがリセットされる
    ことを特徴とする駆動回路。
  3. 前記第１及び第２のスイッチ素子がｎ型のＭＯＳトランジスタである
    ことを特徴とする請求項１に記載の駆動回路。
  4. 前記第１のスイッチ素子がｎ型のＭＯＳトランジスタであり、前記第２のスイッチ素子がｐ型のＭＯＳトランジスタである
    ことを特徴とする請求項２に記載の駆動回路。
  5. 前記メモリセルへのデータの書込みに先立ち、前記第３のスイッチ素子を導通させるための制御信号を供給する手段をさらに有する
    ことを特徴とする請求項１乃至４のいずれかに記載の駆動回路。
  6. 前記複数のメモリセルの各々の前記第１のインバータの入力端子から、当該メモリセルに記憶された補正データが読み出されることを特徴とする請求項１乃至５のいずれかに記載の記載の駆動回路。
  7. 請求項１乃至６のいずれかに記載の駆動回路と、
    前記駆動データ信号を転送するための複数段のフリップフロップで構成されたシフトレジスタとを有する
    ことを特徴とするドライバＩＣチップ。
  8. 前記シフトレジスタが前記補正データの転送をも行い、
    前記補正データメモリの前記補正データ入力端子には、前記シフトレジスタの対応する段のフリップフロップの出力が入力され、
    前記被駆動素子が第１の群と第２の群に分けられ、
    前記第１の群の被駆動素子ための補正データが前記シフトレジスタにより転送されるときは、前記第２の群の被駆動素子ための補正データは転送されず、前記第２の群の被駆動素子ための補正データが前記シフトレジスタにより転送されるときは、前記第１の群の被駆動素子ための補正データは転送されず、
    前記第１の被駆動素子は、前記第１の群の被駆動素子のいずれかであり、前記第２の被駆動素子は、前記第２の群の被駆動素子のいずれかである
    ことを特徴とする請求項７に記載のドライバＩＣチップ。
  9. 前記第１の群の被駆動素子が、奇数番目の被駆動素子から成り、
    前記第２の群の被駆動素子が、偶数番目の被駆動素子から成る
    ことを特徴とする請求項８に記載のドライバＩＣチップ。
  10. 請求項７乃至９のいずれかに記載のドライバＩＣチップを複数個カスケード接続して成る駆動装置。
  11. 前記被駆動素子と、
    請求項１０に記載の駆動装置とを備え、
    前記被駆動素子が印刷用被駆動素子である
    ことを特徴とするプリントヘッド。
  12. 前記印刷用被駆動素子が、発光素子又は発熱素子であることを特徴とする請求項１１に記載のプリントヘッド。
  13. 請求項１１又は１２に記載のプリントヘッドを備え、
    感光体ドラムに静電潜像を形成する露光装置と、
    前記感光体ドラム上に前記静電潜像に対応したトナー像を形成する現像部と、
    前記感光体ドラム上のトナー像を印刷用紙に転写する転写部とを備えた
    ことを特徴とする画像形成装置。
  14. 前記被駆動素子と、
    請求項１０に記載の駆動装置とを備え、
    前記被駆動素子が発光素子である
    ことを特徴とする表示装置。
  15. 請求項１乃至６に記載の駆動回路の制御方法であって、
    前記メモリセルへのデータの書込みに先立ち、前記第３のスイッチ素子を導通させるための制御信号を供給する
    ことを特徴とする駆動回路の制御方法。
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