電子写真プロセスを用いたプリンタなどの画像形成装置では、露光装置としてLEDアレイなど複数の発光素子を多数直線状に配置して、これらを選択的に発光させて画像を形成する発光素子アレイヘッドと呼ばれるものがある。
発光素子アレイヘッドでは、発光素子の点滅データ(駆動データ)を予めシフトレジスタを用いて一列分蓄えた後、発光素子の各々に対応するトランジスタなどで構成されるスイッチング素子をオン・オフさせていた(例えば特許文献1を参照)。
以下、LEDアレイを用いて形成されたプリントヘッドを備えた電子写真プリンタについて説明し、従来技術の問題点を説明する。
以下の説明において、発光ダイオードをLED、モノリシック集積回路をIC、NチャンネルMOSトランジスタをNMOS、PチャンネルMOSトランジスタをPMOSと略称することがある。さらにチャネル型を意識せずMOSトランジスタを単に「MOS」と略称することもある。
また、信号レベルのHigh(「高」レベル)を論理値「1」に、Low(「低」レベル)を論理値「0」に対応させて記載することがある。
さらに、信号の論理を明確にする必要がある場合には、信号を表す符号の末尾に「−P」を付して正論理信号であることを、信号を表す符号の末尾に「−N」を付して負論理信号であることを示す。さらに、信号を表す符号として、信号が入力または出力される端子、或いは信号が出力される素子乃至回路と同じ符号が用いられることがある。
従来の電子写真プリンタにおいては、帯電した感光体ドラムを印刷情報に応じて選択的に光照射して静電潜像を形成し、該静電潜像にトナーを付着させて現像を行なってトナー像を形成し、該トナー像を用紙に転写し、定着させるようになっている。
図1は、従来の電子写真プリンタにおけるプリンタ制御回路のブロック図である。
図1において、1は印刷制御部であり、マイクロプロセッサ、ROM、RAM、入出力ポート、タイマなどによって構成される。
印刷制御部1は、プリンタの印刷部の内部に配設され、図示しない上位コントローラからの制御信号SG1、ビデオ信号(ドットマップデータを一次元的に配置したもの)SG2などによって、プリンタ全体をシーケンス制御し、印刷動作を行なう。
上記制御信号SG1によって印刷指示を受信すると、印刷制御部1は、まず定着器温度センサ23によってヒータ22aを内蔵した定着器22が使用可能な温度範囲にあるか否かを検出し、該温度範囲になければヒータ22aに通電し、使用可能な温度まで定着器22を加熱する。次にドライバ2を介して現像・転写プロセス用モータ(PM)3を回転させ、同時に帯電信号SGCによって帯電用電圧電源25をオンにし、現像器27の帯電を行なう。
そして、図示しない用紙の有無(図示しない給紙部に用紙がセットされているかどうか)および種類が用紙残量センサ8、用紙サイズセンサ9によって検出され、該用紙に合った用紙送りが開始される。ここで、用紙送りモータ(PM)5はドライバ4を介して双方向に回転させることが可能であり、最初に逆転させて、用紙吸入ロセンサ6が検知するまで、セットされた用紙を予め設定された量だけ送り、続いて、正回転させて用紙をプリンタ内部の印刷機構内に搬送することができる。
印刷制御部1は、用紙が印刷可能な位置まで到達した時点において、上位コントローラに対してタイミング信号SG3(主走査同期信号、副走査同期信号を含む)を送信し、ビデオ信号SG2を受信する。上位コントローラにおいてページ毎に編集され、印刷制御部1に受信されたビデオ信号SG2は、印刷データ信号HD−DATA3〜HD−DATA0としてLEDヘッド19に転送される。LEDヘッド19はそれぞれ1ドット(ピクセル)の印刷のために設けられたLEDを複数個線状に配列したものであり、プリントヘッドとして用いられる。
そして、印刷制御部1は1ライン分のビデオ信号SG2を受信すると、LEDヘッド19にラッチ信号HD−LOADを送信し(HD−LOADをHighにし)、印刷データ信号HD−DATAをLEDヘッド19内に保持させる。また、印刷制御部1は上位コントローラから次のビデオ信号SG2を受信している最中においても、LEDヘッド19に保持した印刷データ信号HD−DATA3〜HD−DATA0に基づいて印刷する(LEDを駆動する)ことができる。
HD−CLK−P、HD−CLK−Nは印刷データ信号HD−DATA3〜HD−DATA0をLEDヘッド19に送信するためのクロック信号であり、小振幅差動信号が用いられる。なお、特に区別する必要のない場合、差動信号HD−CLK−P、HD−CLK−Nを単にHD−CLKと記載する場合がある。
HD−HSYNC−Nは主走査同期信号、HD−STB−Nはストローブ信号である。
ビデオ信号SG2の送受信は、印刷ライン毎に行われる。LEDヘッド19によって印刷される情報は、負電位に帯電させられた図示しない感光体ドラム上において電位の上昇したドットとして潜像化される。そして、現像器27において、負電位に帯電させられた画像形成用のトナーが、電気的な吸引力によって各ドットに吸引され、トナー像が形成される。
その後、該トナー像は転写器28に送られ、一方、転写信号SG4によって正電位の転写用高圧電源26がオンになり、転写器28は感光体ドラムと転写器28との間隔を通過する用紙上にトナー像を転写する。
転写されたトナー像を有する用紙は、ヒータ22aを内蔵する定着器22に当接して搬送され、該定着器22の熱によって用紙に定着される。この定着された画像を有する用紙は、更に搬送されてプリンタの印刷機構から用紙排出ロセンサ7を通過してプリントが外部に排出される。
印刷制御部1は用紙サイズセンサ9、用紙吸入ロセンサ6の検知に対応して、用紙が転写器28を通過している間だけ転写用高圧電源26からの電圧を転写器28に印加する。そして、印刷が終了し、用紙が用紙排出ロセンサ7を通過すると、帯電用高圧電源25による現像器27への電圧の印加を終了し、同時に現像、転写プロセス用モータ3の回転を停止させる。
以後、上記の動作を繰り返す。
次に、LEDヘッド19について説明する。図2は従来の一般的なLEDヘッドの構造を示す図である。本従来例の説明や後述する実施の形態の説明においては、一例としてA4サイズの用紙に1インチ当たり600ドットの解像度で印刷可能なLEDヘッドを想定する。この場合、LED素子の総数は4992ドットであり、これを構成するために、例えば各々192個のLED素子を備えた26個のLEDアレイチップが直線状に配列されている。
但し、図2では図示の簡略化のため、2個のLEDアレイチップCHP1、CHP2とこれらに対応して配置された2個のドライバICチップDIC1、DIC2のみが示されている。言い換えると、第3段乃至第26段のLEDアレイチップCHP3〜CHP26、及び第3段〜第26段のドライバICチップDIC3〜DIC26は図示が省略されている。LEDアレイチップCHP1〜CHP26は、互いに同一の回路により構成され、ドライバICチップDIC1〜DIC26は、互いに同一の回路により構成され、互いにカスケード接続されている。
なお、以下の説明において、すべてのドライバICチップ当てはまる説明においては、符号DICを用いることがある。同様に、すべてのLEDアレイチップに当てはまる説明においては、符号CHPを用いることがある。
101〜108はLED素子であって、LEDアレイチップ毎に192個ずつ配置されている。
第1の共通スイッチを構成するパワーMOS109のドレーンはLED101、103、105、107等のカソードと接続され、第2の共通スイッチを構成するパワーMOS110のドレーンはLED102、104、106、108等のカソードと接続されている。パワーMOS109、110のソースはグランドに接続されている。
このように、各LEDアレイCHP1、CHP2内の奇数番目のLED素子101、…103、105、…107はカソードが互いに接続され、即ちすべて共通カソードノードCCoに接続され、該共通カソードノードCCoは、パワーMOS109を介してグランドGNDに接続されている。一方、偶数番目のLED素子102、…104、106、…108はカソードが互いに接続され、即ちすべて共通カソードノードCCeに接続され、該共通カソードノードCCeは、パワーMOS110を介してグランドGNDに接続されており、パワーMOS109とパワーMOS110を異なるタイミングでオンさせることにより、奇数番目のLED素子101、…103、105、…107と、偶数番目のLED素子102、…104、106、…108が時分割駆動される。
また、パワーMOS109は、そのゲートが第1段のドライバICチップDIC1の共通スイッチ制御信号出力端子KDRと接続され、第1段のドライバICチップDIC1の共通スイッチ制御信号出力端子KDRから供給される制御信号KDR1により制御される。
パワーMOS110は、そのゲートが第2段のドライバICチップDIC2の共通スイッチ制御信号出力端子KDRと接続され、第2段のドライバICチップDIC2の共通スイッチ制御信号出力端子KDRから供給される制御信号KDR2により制御される。
図2に示す構成においては、4つ(4連)の印刷データ信号HD−DATA3〜0が入力され、それぞれのLED素子の駆動に用いられる。また、奇数番目のLED素子と偶数番目のLED素子は時分割的に駆動される。従って、隣接するLED素子8個のうち、奇数番目同士あるいは偶数番目同士の4画素分のデータをクロック信号HD−CLK毎に同時に送出することができる。
このため、印刷制御部1から出力される印刷データ信号HD−DATA3〜0はクロック信号HD−CLKと共にLEDヘッド19に入力され、後に図3を参照して説明する各ドライバICチップDIC1、DIC2内に設けられた4つの互いに並列的に設けられたシフトレジスタ中を、前記した4992ドット分のドットデータが順次転送される。この順次転送においては、例えば、奇数番目のすべてのドット(2496個のドット)のドットデータが先に転送され、その後偶数番目のすべてのドット(2496個のドット)のドットデータが転送される。
奇数番目のすべてのドットのドットデータの転送が終わると、ラッチ信号HD−LOADがLEDヘッド19に入力され(HD−LOADがHighにされ)、これらのドットデータはシフトレジスタを構成する複数段のフリップフロップにそれぞれ対応して設けられたラッチ素子にそれぞれラッチされる。
偶数番目のすべてのドットのドットデータの転送が終わると、ラッチ信号HD−LOADがLEDヘッド19に入力され(HD−LOADがHighにされ)、これらのドットデータはシフトレジスタを構成する複数段のフリップフロップにそれぞれ対応して設けられたラッチ素子にそれぞれラッチされる。
奇数番目のすべてのドットのドットデータのラッチ、及び偶数番目のすべてのドットのドットデータのラッチが終わり、すべてのドットのデータが揃う(ラッチされた状態となると)、ドットデータと印刷駆動信号HD−STB−Nとによって、発光素子(今の例ではLEDである)のうち、High(高)レベルであるドットデータに対応するものが点灯される。なお、VDDは電源、GNDはグランド(グランド電位ノード)である。
HD−HSYNC−Nは上記した主走査同期信号であり、この主走査同期信号HD−HSYNC−Nが一度発生されてから次に発生されるまでの期間を主走査期間と呼び得る。一つの主走査期間において、すべてのLED素子の各々に1ビットの印刷データ、即ち全体で、26×24×4×2(=4996)ビットが転送される。例えば、各主走査期間の前半で奇数番目のドットのための26×24×4(=2496)ビットの印刷データが転送され、後半で偶数番目のドットのための26×24×4(=2496)ビットの印刷データが転送される。
VREFはLED駆動のための駆動電流値を指令するための基準電圧であって、LEDヘッド19内に設けられた図示しない基準電圧発生回路により発生される。
以上のような印刷の実行(印刷データの転送及び印刷データに基づくLEDの駆動)に先立って、印刷データの転送に用いられるのと同じシフトレジスタを用いて補正データが転送され、メモリに格納されており、印刷データに基づくLEDの駆動の際に、補正データに基づいて駆動電流値が補正される。
図3は図2において示したドライバICチップの詳細な構成を示すブロック図である。
FFA1〜FFA25、FFB1〜FFB25、FFC1〜FFC25、FFD1〜FFD25はフリップフロップであって、4つの互いに並列的なシフトレジスタSFRa、SFRb、SFRc、SFRdを構成する。
LTA1〜LTD1、…LTA24〜LTD24はラッチ素子であって、これら全体でラッチ回路を構成している。
MEMはメモリ回路であり((24×4)個のメモリ回路に対して同じ符号が付してある)、メモリ回路MEMには、LEDの光量ばらつき補正のための補正データ(ドット補正データ)が格納される。メモリ回路MEMに格納されたドット毎の補正データは、印刷の際に、読み出されて、LEDの駆動電流の補正に利用される。
メモリ回路MEMの各々は、互いに隣接する奇数番目及び偶数番目のLED(ドット)のそれぞれの補正データを格納し、2組のデータ出力端子Mo、Meから読み出し可能になっている。
MCMはメモリ回路であり、LEDアレイチップ毎の光量補正データ(チップ補正データ)もしくはドライバICチップ毎の補正データHcを格納し、データ出力端子Mcから読み出し可能になっている。
MOEもメモリ回路であり、メモリ回路MOEには、そのドライバICチップの共通スイッチ制御信号出力端子KDRから出力される共通スイッチ制御信号KDRの値を決めるためのデータ(共通スイッチ制御データ)Hkが格納される。メモリ回路MOEに格納されたデータHkは、印刷の際(印刷データに基づきLEDを駆動する際)に読み出されて、共通スイッチ制御信号KDRの生成に利用される。
(24×4)個のメモリ回路MEMはそれぞれ、フリップフロップFFA1〜FFA24、FFB1〜FFB24、FFC1〜FFC24、FFD1〜FFD24のQ端子(データ出力端子)からの出力を受ける一方、メモリ回路MCMはフリップフロップFFD25のQ端子からの出力を受け、メモリ回路MOEは、フリップフロップFFC25のQ端子からの出力を受ける。
MUXはマルチプレクサ回路であり((24×4)個のマルチプレクサ回路に対して同じ符号が付してある)、これらの各々は、対応するメモリ回路MEMの2組の出力端子Mo、Meから読み出される2組の補正データ(即ち、奇数番目のドットのための補正データHoと偶数番目のドットのための補正データHe)を2組の入力端子Xo、Xeで受けて、そのいずれかを選択して出力端子XQから出力する。
DRVはLED駆動部であり、((24×4)個のLED駆動部に対して同じ符号が付してある)ラッチ素子LTA1〜LTA24、LTB1〜LTB24、LTC1〜LTC24、LTD1〜LTD24のうちの対応するものからの点滅データと、対応するマルチプレクサ回路MUXから供給される補正データに基づいて、LEDの駆動電流を出力する。
CTR1は第1の制御回路であって、補正データをメモリ回路MEMやメモリ回路MCMに対して書き込むときに書き込み指令信号(メモリセル選択信号W0〜W3、及びイネーブル信号E1、E2)を発生する。なお、イネーブル信号E2は後述のように、選択回路SELの制御にも用いられるが、メモリの書込みの制御にも用いられるので、便宜上「イネーブル信号」と呼ばれる。第1の制御回路CTR1はメモリ制御回路とも呼ばれる。
メモリ回路MOEへの共通スイッチ制御データの書き込みは、メモリセル選択信号W0〜W3のいずれか、例えば、W3により制御される。
CTR2は第2の制御回路であって、マルチプレクサ回路MUXに対し奇数番目のドットのためのデータと偶数番目のドットのためのデータとのデータ選択信号(切り替え指令信号)S1P、S1N、S2P、S2Nを発生する。第2の制御回路CTR2はマルチプレクサ制御回路とも呼ばれる。
CTR3は第3の制御回路であって、共通スイッチ制御信号KDRを生成する。第3の制御回路は、共通スイッチ制御回路とも呼ばれる。
ADJは制御電圧発生回路であって、基準電圧端子VREFより入力された基準電圧値VREFを受けて、LED駆動のための制御電圧Vcontを発生する。この際、メモリ回路MCMから端子Mcを介して供給される補正データに基づいて、制御電圧の値が補正される。基準電圧値VREFは図示しないレギュレータ回路により発生されるものであり、LEDの全点灯駆動時のように電源電圧が一瞬降下するような状況においても、基準電圧VREFは所定値のままとすることができ、LED駆動電流の低下が発生しないようになっている。
201は小振幅差動信号CLK−P、CLK−Nの入力回路であり、小振幅信号CLK−P、CLK−NをドライバICチップ内部で用いられる論理振幅信号に変換するためのものである。
202はバッファ回路であり、入力回路201の出力信号を受けて、フリップフロップFFA1〜FFA25、FFB1〜FFB25、FFC1〜FFC25、FFD1〜FFD25からなるシフトレジスタのクロック信号CKを駆動する。バッファ回路202は多数のフリップフロップを駆動するので、大きな駆動能力を有し、比較的大きな遅延時間を有する。
203〜206は遅延回路であり、小振幅差動入力回路201、バッファ回路202等による信号遅延に略等しい遅延時間をデータ信号に対しても与えることで、クロック信号経路とデータ信号経路との間で、信号遅延に著しい差を生じないように、即ち各フリップフロップFFに、クロック信号の供給とデータ信号の供給が適切なタイミング(位相)関係を有することになるようにしている。
SELは選択回路、207〜210はバッファ回路であって、選択回路SELからの出力信号を受けて、データ出力端子DATAO3〜DATAO0を駆動する。
211は抵抗であって、ストローブ端子STBと電源VDDとの間に接続されて、プルアップ素子を構成している。212、213はインバータ回路、214はNAND回路である。
フリップフロップFFA1〜FFA25はカスケード接続されており、ドライバICチップのデータ入力端子DATAI0は遅延回路203を介してフリップフロップFFA1のD端子(データ入力端子)に接続され、フリップフロップFFA24及びFFA25のQ端子からの出力はそれぞれ選択回路SELの入力端子A0及びB0に入力され、これらの入力端子に対応する(即ち、これらの入力端子A0、B0への入力のいずれかが選択されて出力される)出力端子Y0はバッファ回路207を介してドライバICチップのデータ出力端子DATAO0に接続されている。
同様に、フリップフロップFFB1〜FFB25、FFC1〜FFC25、FFD1〜FFD25もそれぞれカスケード接続されており、ドライバICチップのデータ入力端子DATAI1、DATAI2、DATAI3は遅延回路204〜206を介してフリップフロップFFB1、FFC1、FFD1のD端子にそれぞれ接続されている。
フリップフロップFFB24及びFFB25、フリップフロップFFC24及びFFC25、フリップフロップFFD24及びFFD25のQ端子からの出力も選択回路SELの入力端子A1、B1、A2、B2、A3、B3に接続され、これらに対応する出力端子Y1、Y2、Y3はそれぞれバッファ回路208〜210を介してドライバICチップのデータ出力端子DATAO1、DATAO2、DATAO3にそれぞれ接続されている。
従って、フリップフロップFFA1〜FFA25、FFB1〜FFB25、FFC1〜FFC25、FFD1〜FFD25は、それぞれカスケード接続された25段のフリップフロップを備えたシフトレジスタSFRa、SFRb、SFRc、SFRdを構成しており、選択回路SELによりシフト段数を24段と25段とに切り替えることができる。
選択回路SELは、イネーブル信号E2によって制御されて上記の選択動作を行う。即ち、イネーブル信号E2がHighのときは、入力端子B0〜B3を出力端子Y0〜Y3に接続して、シフトレジスタSFRa、SFRb、SFRc、SFRdを25段のシフトレジスタとして動作させ、イネーブル信号E2がLowのときは、入力端子A0〜A3を出力端子Y0〜Y3に接続して、シフトレジスタSFRa、SFRb、SFRc、SFRdを24段のシフトレジスタとして動作させる。
カスケード接続された26段のドライバICチップうちの最後の段以外の段、即ち第i段(iは1乃至25のいずれか)ドライバICチップDICiのデータ出力端子DATAO0〜DATAO3は、次段(第(i+1)段)のドライバICチップDIC(i+1)のデータ入力端子DATAI0〜DATAI3にそれぞれ接続されている。
従って、ドライバICチップDIC1〜DIC26のフリップフロップFFA1〜FFA25は、印刷制御部1から初段のドライバICチップDIC1に入力されるデータ信号HD−DATA0をクロック信号に同期してシフトさせる24×26段あるいは25×26段のシフトレジスタSFRaを構成している。
同様に、ドライバICチップDIC1〜DIC26のフリップフロップFFB1〜FFB25、FFC1〜FFC25、FFD1〜FFD25は、印刷制御部1から初段のドライバICチップDIC1に入力されるデータ信号HD−DATA1、HD−DATA2、HD−DATA3をクロック信号に同期してシフトさせる24×26段あるいは25×26段のシフトレジスタSFRb、SFRc、SFRdをそれぞれ構成している。
ラッチ素子LTA1〜LTA24、LTB1〜LTB24、LTC1〜LTC24、LTD1〜LTD24は、その制御端子Gに入力されるラッチ信号LOAD−Pによりラッチ動作を行う。ラッチ素子LTA1〜LTA24は、フリップフロップFFA1〜FFA24に格納されたデータ信号HD−DATA0をラッチする。同様に、ラッチ素子LTB1〜LTB24はフリップフロップFFB1〜FFB24に格納されたデータ信号HD−DATA1をラッチする。ラッチ素子LTC1〜LTC24はフリップフロップFFC1〜FFC24に格納されたデータ信号HD−DATA2をラッチする。ラッチ素子LTD1〜LTD24はフリップフロップFFD1〜FFD24に格納されたデータ信号HD−DATA3をラッチする。
NAND回路214には、端子STBに入力されるストローブ信号HD−STB−Nと、ロード端子LOADより入力されるラッチ信号LOAD−Pがそれぞれインバータ回路212、213を介して入力され、LED駆動部DRVによるLEDの駆動のタイミングを定める信号(駆動タイミング信号)DSTを生成する。
駆動タイミング信号DSTは、ストローブ信号HD−STB−Nとラッチ信号LOAD−PがともにLowのときに、Lowとなり、このときLED駆動部DRVにより、LEDが駆動される。
図4は図3に示したドライバICチップDICの端子の配置を示す概略平面図である。
図4の構成においては、192個のLED素子を2回に分けて時分割駆動を行うため、96個のLED駆動端子DO1〜DO96を備え、該端子と一対一に対応して設けられた駆動部DRVを備えている。
図4において、121はドライバICチップDICの端子パッド(接続用パッド)が形成される面の外形(輪郭)を示す。図示のように、このドライバICチップDICは、端子パッドが形成される面が概して長方形状であり、一対の長辺、即ち第1の長辺121a及び第2の長辺121bと、一対の短辺、即ち第1の短辺121c及び第2の短辺121dを有する。
DO1〜DO96は被駆動素子としてのLEDに駆動電流を供給するための端子パッドであり、第1の長辺121aに沿って配列されている。
122、123、124はVDD電源端子パッド、125はVDD電源配線であり、LED駆動用端子パッドDO1〜DO96に隣接して配置されたLED駆動部DRVの上に位置する絶縁層の上に配設された部分125aと、VDD電源端子パッド122、123、124に接続するための分岐部125b、125c、125dとを備え、全体として略E字状の帯状配線からなる。
126はVDD電源端子パッド122、123、124以外のパッド、即ち、DATAI0〜DATAI3、DATAO3〜DATAO0、HSYNC、LOAD、CLKP、CLKN、GND、VREF、STB、KDRで表される信号、電源電圧などのための端子パッド(制御端子パッド、電源端子パッド)の全体を指す。パッド122、123、124、及び126は、ドライバICチップDICの第2の長辺121bに沿って配置されている。
図5(a)乃至(c)は、図4の構成のLEDドライバを複数個カスケード接続することで構成されるLEDヘッドの構成を示す。
図5(a)はLEDヘッドのプリント回路板の全体的構成を概略的に示す概略平面図、図5(b)はドライバICチップとLEDアレイの接続状況を示す部分拡大概略平面図、図5(c)は図5(b)の5C−5C線に沿う概略断面図である。
151はLEDヘッドの回路配線が形成されたプリント配線板、152はドライバICチップの列であって、ドライバICチップDIC1〜DIC26から成り、図5(b)においては3つのドライバICチップDIC1〜DIC3の部分が拡大されて示されている。
153はLEDアレイチップの列であって、図5(b)においてはLEDアレイチップCHP1〜CHP3の部分が拡大されて示されている。
150はLEDヘッドのコネクタ端子であって、LEDヘッドの制御信号や電源端子が含まれる。
154、155、156はボンディングワイヤであって、ボンディングワイヤ154はLED素子の共通カソードノード(図2のCCo、CCe)とプリント配線板151に設けられた図示しないカソードパッドとを接続している。
ボンディングワイヤ155はLED素子のアノード端子パッドとドライバICチップの端子パッドが形成される面の、第1の長辺121aに沿って配列されたLED駆動端子パッドDO1〜DO96(図4)を接続し、ボンディングワイヤ156はドライバICチップのVDD電源端子パッド122、123、124、並びに符号DATAI0〜DATAI3、DATAO3〜DATAO0、HSYNC、LOAD、CLKP、CLKN、GND、VREF、STB、KDRで表される信号、電源電圧などのためのパッド(図4でその全体が符号126で示されるもの)、言い換えると、図4において、第2の長辺121bに沿って配列されたパッドと、プリント配線板151のパッド列157とを接続している。
158はプリント配線板151上に設けられた配線パターンであって、例えばドライバICチップDIC1のDATAO3〜DATAO0端子パッドに接続されたボンディングワイヤ156を一旦プリント配線板151の端子パッド157に接続し、該配線パターン158を経由してプリント配線板151の別の端子パッド157に接続し、再びボンディングワイヤ156によって、ドライバICチップDIC2のDATAI3〜DATAI0端子パッドに接続している。
図6は図3に示したドライバICチップDICをカスケード接続して成る回路において、印刷データ転送における動作の概要を分かりやすくするため、第1段のドライバICチップDIC1と第2段のドライバICチップDIC2の要部を抜き出して記載した回路図である。説明の共通化のため、及び第1段のドライバICチップDIC1と第2段のドライバICチップDIC2の関係を分かりやすくするため、符号を変えてある。また、各ドライバICチップ内の、並列的に設けられた4つのシフトレジスタSFRa、SFRb、SFRc、SFRdのうち、1つのみが示されている。
第1段のドライバICチップDIC1のデータ入力端子がDATAIと略記されている。
第1段及び第2段のドライバICチップDIC1、DIC2のクロック信号端子はCLKP及びCLKNであり、それを駆動する信号はCLK−P、CLK−Nの2本であるが、互いに相補的な差動信号であるため片方のみ取ってCLK−Pと略記している。
DTI1はドライバICチップDIC1のデータ入力端子の遅延回路であって、図3において符号203〜206で示されるもののいずれかに相当する。DTI2も同様にドライバICチップDIC2のデータ入力端子の遅延回路である。
CK1はドライバICチップDIC1の、図3に示されるクロック入力回路201とバッファ回路202の組合せに相当し、この組合せを単に「バッファ回路」と呼ぶこともある。CK2も同様にドライバICチップDIC2のクロック入力回路201とバッファ回路202の組合せに相当し、この組合せを単に「バッファ回路」と呼ぶこともある。
FF1〜FF24はフリップフロップであって、図3におけるフリップフロップFFA1〜FFA24、FFB1〜FFB24、FFCI〜FFC24、又はFFD1〜FFD24に相当する。
SEL1はドライバICチップDIC1の選択回路であって、図3における選択回路SELに相当する。同様にSEL2もドライバICチップDIC2の選択回路SELに相当する選択回路である。
なお、図3には、フリップフロップFFA25、FFB25、FFC25、及びFFD25が示されているが、印刷データの転送の際には、フリップフロップFFA24、FFB24、FFC24、FFD24の出力が選択回路SELで選択されて出力されるので、フリップフロップFFA25、FFB25、FFC25、FFD25は図6には図示されていない。
図6においては、バッファ回路CK1により24個のフリップフロップFF1〜FF24のクロック端子を駆動するように簡略化して描かれているが、実際には全部で100個のフリップフロップ素子がバッファ回路CK1により駆動される。
同様に、FF25〜FF48もドライバICチップDIC2に備えられたフリップフロップであって、図3におけるフリップフロップFFA1〜FFA24、FFB1〜FFB24、FFC1〜FFC24、FFD1又はFFD24に相当する。
DTO1はドライバICチップDIC1の出力バッファであって、図3において符号207〜210で示されるもののいずれかに相当する。DTO2も同様にドライバICチップDIC2の出力バッファ207〜210のいずれかに相当する出力バッファである。
図7は図6の回路の動作を示すタイムチャートである。
図7において、LEDヘッドのデータ入力信号であるDATAI端子に時刻taAに、データd48が入力され、それに引き続きデータd49、d50、…が順に与えられている。
また、データd48、d49、d50、…から成るデータ列の転送クロック信号はCLK−Pであり、転送クロック信号CLK−Pの周期TCLK毎に、転送クロック信号CLK−Pの立ち下がりエッジの時刻taBに、データがシフトレジスタ中に取り込まれる。
このときのデータ入力信号DATAIのセットアップ時間がTs0、ホールド時間がTh0として図中に記載されている。即ち、転送クロック信号CLK−Pの立ち下がりエッジの時刻taBを基準として、所定のセットアップ時間Ts0及びホールド時間Th0をもってデータ信号が入力される。
LEDヘッドの印刷データ転送高速化のためには、これらDATAI信号のセットアップ時間Ts0やホールド時間Th0はできるだけ小さい値であることが望ましい。しかし、実際にはこれらの時間をゼロとすることは不可能なので、入力データDATAI信号が確定した後にクロック信号を遷移させ、これによりシフトレジスタ内のフリップフロップ素子に前記データを読み込み、読み込み動作が完了するまでデータDATAI信号を保持させる必要がある。
このためセットアップ時間Ts0やホールド時間Th0を共にゼロとはせず、LEDヘッドの使用条件として正常動作できるための最小値が規定される。
ドライバICチップDIC1へ入力されたデータ入力信号DATAIは遅延回路DTI1により時間TDI遅延される。遅延回路DTI1の出力DTI1は、データd48、d49、d50、…から成るデータ列としてフリップフロップFF1へ順に入力される。
一方、クロック信号CLK−Pはバッファ回路CK1によって、ある時間TCK時間だけ遅延してフリップフロップFF1〜FF24へ入力される。
フリップフロップFF1の入力部においては、データ信号とクロック信号とがそれぞれTDIとTCKで示される時間遅延されることになり、フリップフロップFF1におけるクロック信号の立ち下がりエッジに対するデータ信号のセットアップ時間とホールド時間がTs1、Th1となる。
LEDヘッドの信号入力部(入力コネクタ部)におけるセットアップ時間Ts0、ホールド時間Th0との関係を求めるため、時刻taAを起点として考えると、次式(1)を得る。
Ts0+TCK−Ts1−TDI=0 …(1)
また、時刻taBを起点として考え次式(2)を得る。
Th0+TDI−Th1−TCK=0 …(2)
これらを整理することで、次式(3)及び(4)を得る。
Ts1=Ts0+TCK−TDI …(3)
Th1=Th0+TDI−TCK …(4)
一方、ドライバICチップDIC1内のクロック信号CK1よりある時間TFF遅延してフリップフロップの出力信号が変化する。図7においては、フリップフロップFF1の出力データ列としてデータd47、d48、d49、d50、…が、FF24の出力データ列としてデータd24、d25、d26、d27、…が記載されている。
フリップフロップFF24の出力信号は選択回路SEL1によりある時間TSEL遅延して出力される。
図7においては選択回路SEL1の出力SEL1として、データd24、d25、d26、…から成るデータ列が記載されている。
選択回路SEL1(図3のSELに対応)の出力信号はドライバICチップDIC1の出力バッファ回路DTO1(図3の207〜210)によりTDO遅延して出力波形DTO1として出力される。
この信号は次段のドライバICチップDIC2に入力され、ドライバICチップDIC2内の遅延回路DTI2により時間TDI遅延して出力される。
一方、ドライバICチップDIC2に入力されたクロック信号は、バッファ回路CK2によりTCK遅延して、フリップフロップFF25〜FF48へ入力される。
ドライバICチップDIC2のフリップフロップFF25の入力部におけるデータのセットアップ時間Ts2を求めると、時刻taBを起点として考え次式(5)を得る。
TCK+TFF+TSEL+TDO+TDI+Ts2−TCLK−TCK=0 …(5)
整理すると、
Ts2=TCLK−(TFF+TSEL+TDO+TDI) …(6)
となる。
なお、図6におけるドライバICチップDIC1、DIC2は同一の回路構成から成る素子であり、個々の素子ごとに多少の特性のばらつきを持っているものの、同一のLEDヘッドのユニット内で見ればその特性差は小さい。そのため、図6におけるバッファ回路CK1、CK2の遅延時間も略同じであるとして簡略化し、図6ではTCKとして記載している。
フリップフロップを正常動作させるためには所望のセットアップ時間Tsとホールド時間Thを確保する必要がある。
第1段のドライバICチップDIC1と第2段のドライバICチップDIC2の間におけるデータ転送においても、第2段のドライバICチップDIC2のシフトレジスタ入力段のフリップフロップに所望のセットアップ時間を与える必要があり、いま仮にTs2>0とすると、
TCLK>TFF+TSEL+TDO+TDI …(7)
となり、TFF+TSEL+TDO+TDIよりも短いクロック周期のもとではデータ転送を行うことができないことが判る。
遅延回路203〜206の代わりに単なるバッファ回路(遅延時間を持たないと仮定する)を用いた場合には、小振幅差動入力回路201とバッファ回路202等による信号遅延の合計値が前記バッファ回路の遅延時間よりも大きくなる。
このような構成においては、ICの入力端子であるデータ端子(DATAI0〜DATAI3)の信号をクロック端子(CLKP、CLKN)信号の有効な信号遷移(いまの場合ではクロックの立下りエッジ)に対して、所定のセットアップ時間とホールド時間とを与えて入力した場合、フリップフロップ(FFA1〜FFD1)においては、クロック信号よりもデータ信号の方が早めに到達することになる。このような状況においては、フリップフロップのD入力端子から見ると、セットアップ時間が増加し、ホールド時間が減少する側にタイミングのずれが生じる。このようなタイミングのずれによる誤動作を防止するためには、印刷制御部1の側であらかじめクロック信号(CLKP、CLKN)に対してデータ端子(DATAI0〜DATAI3)側に遅延時間を与えておく必要があるが、上記の遅延時間はドライバICの製造ばらつき等に原因して様々であるので、印刷制御部1の側で適切な値をあらかじめ設定することは困難である。そこで、ドライバICの製造ばらつきに起因するタイミングのずれが発生しないように、クロック信号の遅延時間に応じた遅延時間をデータ信号の側にも与えることが行われる。このようにすることで、クロック信号の遅延時間がドライバICの製造ばらつきに起因して変動したとしても、データ信号側の遅延時間も同率で変動することが期待できるので、ドライバICのクロック端子やデータ端子とに生じるタイミングのずれは相殺可能になる。
実施の形態1.
図8は実施の形態1によるドライバICチップの詳細な構成を示すブロック図である。
図8に示されるドライバICチップは図3に示されるドライバICチップの代わりに用いることができるものであり、図8に示されるドライバICチップを複数個カスケード接続したものを用いて、図2及び図5を参照して説明したのと同様のLEDヘッドを構成することができ、またそのようなLEDヘッドを用いて、図1を参照して説明したのと同様な画像形成装置を構成することもできる。図8に示されるドライバICチップは、概して図3に示されるドライバICチップと同じであるが以下の説明から理解されるような違いがある。なお、従来例と同一である点については、一部説明を省略している。
FFA1〜FFA25、FFB1〜FFB25、FFC1〜FFC25、FFD1〜FFD25はフリップフロップであって、4つの互いに並列的なシフトレジスタSFRa、SFRb、SFRc、SFRdを構成する。
SELは選択回路である。第23段のフリップフロップ素子FFA23、FFB23、FFC23、FFD23の出力又は第24段のフリップフロップ素子FFA24、FFB24、FFC24、FFD24の出力を選択して、第25段のフリップフロップ素子FFA25、FFB25、FFC25、FFD25に供給する。
LTA1〜LTD1、…LTA24〜LTD24はラッチ素子であって、これら全体でラッチ回路を構成している。
ラッチ素子LTA1〜LTD1、…LTA23〜LTD23はそれぞれ、フリップフロップFFA1〜FFA23、FFB1〜FFB23、FFC1〜FFC23、FFD1〜FFD23のQ端子からの出力を受ける一方、ラッチ素子LTA24〜LTD24はそれぞれ、フリップフロップFFA25〜FFD25のQ端子からの出力を受ける。
MEMはメモリ回路であり((24×4)個のメモリ回路に対して同じ符号が付してある)、メモリ回路MEMには、LEDの光量ばらつき補正のための補正データ(ドット補正データ)が格納される。メモリ回路MEMに格納されたドット毎の補正データは、印刷の際に、読み出されて、LEDの駆動電流の補正に利用される。
メモリ回路MEMの各々は、互いに隣接する奇数番目及び偶数番目のLED(ドット)のそれぞれの補正データを格納し、2組のデータ出力端子Mo、Meから読み出し可能になっている。データ出力端子の組Moは、後に図9を参照して説明するように、端子Mo0、Mo1、Mo2、Mo3から成り、4ビットのドット補正データHo3、Ho2、Ho1、Ho0を並列的に出力する。データ出力端子の組Meは、端子Me0、Me1、Me2、Me3から成り、4ビットのドット補正データHe3、He2、He1、He0を並列的に出力する。
MCMはメモリ回路であり、LEDアレイチップ毎の光量補正データ(チップ補正データ)もしくはドライバICチップ毎の補正データ(チップ補正データ)Hcを格納し、データ出力端子Mcから読み出し可能になっている。データ出力端子の組Mcは、後に図10を参照して説明するように、端子Mc0、Mc1、Mc2、Mc3から成り、4ビットのチップ補正データHc3、Hc2、Hc1、Hc0を並列的に出力する。メモリ回路MCMに格納されたチップ補正データHcも、印刷の際に、読み出されて、LEDの駆動電流の補正に利用される。
MOEもメモリ回路であり、メモリ回路MOEには、そのドライバICチップの共通スイッチ制御信号出力端子KDRから出力される共通スイッチ制御信号KDRの値を決めるためのデータ(共通スイッチ制御データ)Hkが格納される。メモリ回路MOEに格納されたデータHkは、印刷の際(印刷データに基づきLEDを駆動する際)に読み出されて、共通スイッチ制御信号KDRの生成に利用される。
(24×4)個のメモリ回路MEMはそれぞれ、フリップフロップFFA1〜FFA24、FFB1〜FFB24、FFC1〜FFC24、FFD1〜FFD24のQ端子からの出力を受ける一方、メモリ回路MCMはフリップフロップFFD25のQ端子からの出力を受け、メモリ回路MOEは、フリップフロップFFC25のQ端子からの出力を受ける。
MUXはマルチプレクサ回路であり((24×4)個のマルチプレクサ回路に対して同じ符号が付してある)、これらの各々は、対応するメモリ回路MEMの2つの出力端子Mo、Meから読み出される2組の補正データ(即ち、奇数番目のドットのための補正データHo(4ビットのHo3、Ho2、Ho1、Ho0から成る)と偶数番目のドットのための補正データHe(4ビットのHe3、He2、He1、He0から成る))を2組の入力端子Xo、Xeで受けて、そのいずれかを選択して出力端子XQから出力する。
データ入力端子の組Xoは、後に図12を参照して説明するように、4つの端子Xo3、Xo2、Xo1、Xo0から成り、4ビットのドット補正データHo3、Ho2、Ho1、Ho0を並列的に入力する。データ入力端子の組Xeは、4つの端子Xe0、Xe1、Xe2、Xe3から成り、4ビットのドット補正データHe3、He2、He1、He0を並列的に入力する。
データ出力端子の組XQは、4つの端子XQ3、XQ2、XQ1、XQ0から成り、選択された4ビットのドット補正データを並列的に出力する。
DRVはLED駆動部であり、((24×4)個のLED駆動部に対して同じ符号が付してある)ラッチ素子LTA1〜LTA24、LTB1〜LTB24、LTC1〜LTC24、LTD1〜LTD24のうちの対応するものからの点滅データと、対応するマルチプレクサ回路MUXから供給される補正データに基づいて、LEDの駆動電流を出力する。
CTR1は第1の制御回路であって、補正データをメモリ回路MEMやメモリ回路MCMに対して書き込むときに書き込み指令信号(メモリセル選択信号W0〜W3、及びイネーブル信号E1、E2)を発生する。なお、イネーブル信号E2は後述のように、選択回路SELの制御にも用いられるが、メモリの書込みの制御にも用いられるので、便宜上「イネーブル信号」と呼ばれる。第1の制御回路CTR1はメモリ制御回路とも呼ばれる。
メモリ回路MOEへの共通スイッチ制御データの書き込みは、メモリセル選択信号W0〜W3のいずれか、例えば、W3により制御される。
CTR2は第2の制御回路であって、マルチプレクサ回路MUXに対し奇数番目のドットのためのデータと偶数番目のドットのためのデータとのデータ選択信号(切り替え指令信号)S1P、S1N、S2P、S2Nを発生する。第2の制御回路CTR2はマルチプレクサ制御回路とも呼ばれる。
CTR3は第3の制御回路であって、共通スイッチ制御信号KDRを生成する。第3の制御回路は、共通スイッチ制御信号発生回路とも呼ばれる。
ADJは制御電圧発生回路であって、基準電圧端子VREFより入力された基準電圧値VREFを受けて、LED駆動のための制御電圧Vcontを発生する。この際、メモリ回路MCMから端子Mcを介して供給される補正データに基づいて、制御電圧の値が補正される。基準電圧値VREFは図示しないレギュレータ回路により発生されるものであり、LEDの全点灯駆動時のように電源電圧が一瞬降下するような状況においても、基準電圧VREFは所定値のままとすることができ、LED駆動電流の低下が発生しないようになっている。
201は小振幅差動信号CLK−P、CLK−Nの入力回路であり、小振幅信号CLK−P、CLK−NをドライバICチップ内部で用いられる論理振幅信号に変換するためのものである。
202はバッファ回路であり、入力回路201の信号を受けて、フリップフロップFFA1〜FFA25、FFB1〜FFB25、FFC1〜FFC25、FFD1〜FFD25から成るシフトレジスタのクロック信号CKを駆動する。バッファ回路202は多数のフリップフロップを駆動するので、大きな駆動能力を有し、比較的大きな遅延時間を有する。
203〜206は遅延回路であり、小振幅差動入力回路201、バッファ回路202等による信号遅延に略等しい遅延時間をデータ信号に対しても与えることで、クロック信号経路とデータ信号経路との間で、信号遅延に著しい差を生じないように、即ち各フリップフロップFFに、クロック信号の供給とデータ信号の供給が適切なタイミング(位相)関係を有することになるようにしている。
207〜210はバッファ回路であって、フリップフロップFFA25、FFB25、FFC25、FFD25のQ端子からの出力信号を受けて、データ出力端子DATAO3〜DATAO0を駆動する。
211は抵抗であって、ストローブ端子STBと電源VDDとの間に接続されて、プルアップ素子を構成している。
212、213はインバータ回路、214はNAND回路である。
フリップフロップFFA1〜FFA25はカスケード接続されており、ドライバICチップのデータ入力端子DATAI0は遅延回路203を介してフリップフロップFFA1のD端子に接続され、フリップフロップFFA23のQ端子からの出力(フリップフロップFFA24のD端子への入力)及びフリップフロップFFA24のQ端子から出力は選択回路SELの入力端子A0及びB0に入力され、これらの入力端子に対応する(即ち、これらの入力端子への入力のいずれかが選択されて出力される)出力端子YOはフリップフロップFFA25のD端子と接続され、フリップフロップFFA25のQ端子からの出力はバッファ回路207を介してドライバICチップのデータ出力端子DATAO0に接続されている。
同様に、フリップフロップFFB1〜FFB25、FFC1〜FFC25、FFD1〜FFD25もそれぞれカスケード接続されており、ドライバICチップのデータ入力端子DATAI1、DATAI2、DATA13は遅延回路204〜206を介してフリップフロップFFB1、FFC1、FFD1のD端子にそれぞれ接続されている。
フリップフロップFFB23及びFFB24、フリップフロップFFC23及びFFC24、フリップフロップFFD23及びFFD24のQ端子からの出力も選択回路SELの入力端子A1、B1、A2、B2、A3、B3に接続され、これらに対応する出力端子Y1、Y2、Y3はそれぞれフリップフロップFFB25、FFC25、FFD25のD端子と接続され、フリップフロップFFB25、FFC25、FFD25のQ端子からの出力はバッファ回路208〜210を介してドライバICチップのデータ出力端子DATAO1、DATAO2、DATAO3にそれぞれ接続されている。
従って、フリップフロップFFA1〜FFA25、FFB1〜FFB25、FFC1〜FFC25、FFD1〜FFD25は、それぞれカスケード接続された25段のフリップフロップを備えたシフトレジスタSFRa、SFRb、SFRc、SFRdを構成しており、選択回路SELによりシフト段数を24段と25段とに切り替えることができる。
選択回路SELは、イネーブル信号E2によって制御されて上記の選択動作を行う。即ち、イネーブル信号E2がHighのときは、入力端子B0〜B3を出力端子Y0〜Y3に接続して、シフトレジスタSFRa、SFRb、SFRc、SFRdを25段のシフトレジスタとして動作させ、イネーブル信号E2がLowのときは、入力端子A0〜A3を出力端子Y0〜Y3に接続して、シフトレジスタSFRa、SFRb、SFRc、SFRdを24段のシフトレジスタとして動作させる。
カスケード接続された26段のドライバICチップのうちの最後の段以外の段、即ち第i段(iは1乃至25のいずれか)ドライバICチップDICiのデータ出力端子DATAO0〜DATAO3は、次段(第(i+1)段)のドライバICチップDIC(i+1)のデータ入力端子DATAI0〜DATAI3にそれぞれ接続されている。
従って、ドライバICチップDIC1〜DIC26のフリップフロップFFA1〜FFA25は、印刷制御部1から初段のドライバICチップDIC1に入力されるデータ信号HD−DATA0をクロック信号に同期してシフトさせる24×26段あるいは25×26段のシフトレジスタSFRaを構成している。
同様に、ドライバICチップDIC1〜DIC26のフリップフロップFFB1〜FFB25、FFC1〜FFC25、FFD1〜FFD25は、印刷制御部1から初段のドライバICチップDIC1に入力されるデータ信号HD−DATA1、HD−DATA2、HD−DATA3をクロック信号に同期してシフトさせる24×26段あるいは25×26段のシフトレジスタSFRb、SFRc、SFRdをそれぞれ構成している。
ラッチ素子LTA1〜LTA24、LTB1〜LTB24、LTC1〜LTC24、LTD1〜LTD24は、その制御端子Gに入力されるラッチ信号LOAD−Pによりラッチ動作を行なう。ラッチ素子LTA1〜LTA24は、フリップフロップFFA1〜FFA23、FFA25に格納されたデータ信号HD−DATA0をラッチする。同様に、ラッチ素子LTB1〜LTB24はフリップフロップFFB1〜FFB23、FFB25に格納されたデータ信号HD−DATA1をラッチする。ラッチ素子LTC1〜LTC24はフリップフロップFFC1〜FFC23、FFC25に格納されたデータ信号HD−DATA2をラッチする。ラッチ素子LTD1〜LTD24はフリップフロップFFD1〜FFD23、FFD25に格納されたデータ信号HD−DATA3をラッチする。
NAND回路214には、端子STBに入力されるストローブ信号HD−STB−Nと、ロード端子LOADより入力されるラッチ信号LOAD−Pがそれぞれインバータ回路212、213を介して入力され、LED駆動部DRVによるLEDの駆動のタイミングを定める信号(駆動タイミング信号)DSTを生成する。
駆動タイミング信号DSTは、ストローブ信号HD−STB−Nとラッチ信号LOAD−PがともにLowのときに、Lowとなり、このときLED駆動部DRVにより、LEDが駆動される。
図9は図8に示すメモリ回路MEMの回路構成図である。
なお、本実施の形態の構成においては、LED光量補正のためのドット補正データは4ビットであり、LED駆動電流をドット毎に16段階に調整することで光量補正を行う。
図9に示されるメモリ回路MEMは、隣接する2個のLED(2ドット)のための補正データを記憶するものであり、第1のメモリセル回路251と、第2のメモリセル回路252と、バッファ221と、インバータ222と、対応するフリップフロップ(図8のFFA1〜FFA24、FFB1〜FFB24、FFC1〜FFC24、FFD1〜FFD24のうちの対応するもの)からのドット補正データHb(Ho又はHe)を受ける補正データ入力端子MDと、奇数番目ドットのデータ書き込みイネーブルを指示するイネーブル端子E1と、偶数番目ドットのデータ書き込みイネーブルを指示するイネーブル端子E2と、メモリセル選択端子W0〜W3と、奇数番目ドットに関する補正データ出力端子Mo0〜Mo3と、偶数番目ドットに関する補正データ出力端子Me0〜Me3とを備えている。
第1のメモリセル回路251は奇数番目のドット(例えばk番目(kは奇数)のドット)の補正データを格納するものであり、第2のメモリセル回路252は偶教番目のドット(例えば(k+1)番目のドット)の補正データを格納するためのものである。
バッファ回路221は、補正データ入力端子MDを介して入力される補正データを受け、インバータ222は、バッファ回路221の出力と相補的なデータ信号を発生する。
第1のメモリセル回路251は、インバータ223〜230と、NMOS231〜246とを備えている。第2のメモリセル回路252も同様に構成されている。
メモリセル選択端子W0〜W3には、メモリ制御回路CTR1からのメモリセル選択信号W0〜W3が、それぞれ入力され、
メモリ回路MEMの書き込みイネーブル端子E1、E2には、メモリ制御回路CTR1からの書き込みイネーブル信号E1、E2が入力される。
バッファ回路221の出力端子は、上記のようにインバータ222に接続されているのみならず、NMOS231、235、239、243の第1の主端子(ソース、ドレーンの一方)に接続されている。インバータ222の出力端子はNMOS234、238、242、246の第1の主端子(ソース、ドレーンの一方)に接続されている。
NMOS231、235、239、243、234、238、242、246の他方の主端子(ソース、ドレーンの他方)は、NMOS232、236、240、244、233、237、241、245の第1の主端子と接続され、それぞれ、NMOS231とNMOS232、NMOS235とNMOS236、NMOS239とNMOS240、NMOS243とNMOS244、NMOS234とNMOS233、NMOS238とNMOS237、NMOS242とNMOS241、NMOS246とNMOS245が互いに直列に接続され、インバータ223の入力及びインバータ224の出力がNMOS233の他方の主端子に接続され、インバータ223の出力及びインバータ224の入力がNMOS232の他方の主端子に接続され、このようにして、インバータ223及び224は各々の出力が他方の入力に接続されて、メモリセルを構成している。
同様に、インバータ225及び226、インバータ227及び228、インバータ229及び230も、それぞれNMOS236及び237、NMOS240及び241、NMOS244及び245の第2の主端子間に接続され、各々の出力が他方の入力に接続されて、メモリセルを構成している。
NMOS232、233の制御端子(ゲート端子)は、メモリセル選択端子W0に接続されている。NMOS236、237の制御端子(ゲート端子)は、メモリセル選択端子W1に接続されている。NMOS240、241の制御端子(ゲート端子)は、メモリセル選択端子W2に接続されている。NMOS244、245の制御端子(ゲート端子)は、メモリセル選択端子W3に接続されている。
イネーブル端子E1はNMOS231、234、235、238、239、242、243、246のゲート端子に接続されている。
インバータ224、226、228及び230の出力は、それぞれ補正データ出力端子Mo0、Mo1、Mo2及びMo3に接続されている。
以上第1のメモリセル回路251について説明したが、第2のメモリセル回路252についても、接続されたイネーブル端子がE2、出力される信号が符号Me0〜Me3で表されるものとなる他は全く同様の構成となっている。
図10は、メモリ回路MCMを示す。図示のメモリ回路MCMは、図9のうち、第1のメモリセル回路251、バッファ回路221、及びインバータ222、及びこれらに接続された端子と同じものを備え、イネーブル信号E1により書込み、読み出しが可能になる構成されている。なお、メモリ回路MCMを、上記のように構成する代わりに、第2のメモリセル回路252、バッファ回路221、及びインバータ222、及びこれらに接続された端子と同じものを備え、イネーブル信号E2により書込み、読み出しが可能になるように構成しても良い。
図11は、メモリ回路MOEを示す。図示のメモリ回路MOEは、図9のうち、第1のメモリセル回路251の一つのメモリセル、例えばメモリセル選択信号W3で選択されるメモリセル(229、230)及びこのメモリセルへのデータの伝達を行うMOS(243〜246)、バッファ回路221、及びインバータ222、及びこれらに接続された端子と同じものを備え、イネーブル信号E1により書込み、読み出しが可能になる構成されている。なお、メモリ回路MOEを、上記のように構成する代わりに、第2のメモリセル回路252のうちの一つのメモリセル、及びこのメモリセルへのデータの伝達を行うMOS、バッファ回路221、及びインバータ222、及びこれらに接続された端子と同じものを備え、イネーブル信号E2により書込み、読み出しが可能になるように構成しても良い。
図12は図8のマルチプレクサ回路MUXを示す。マルチプレクサ回路MUXは、印刷の際に、メモリ回路MEM内の奇数番目のドットのための補正データHo3〜Ho0と、偶数番目のドットのための補正データHe3〜He0のいずれかを選択してLED駆動部DRVに供給する。図示のマルチプレクサ回路MUXは、4個のマルチプレクサ260〜263を備える。マルチプレクサ260〜263は、それぞれbit0〜bit3(第0乃至第3ビット)用の選択のために用いられる。
マルチプレクサ260は、PMOS264、265、268、269、及びNMOS266、267、270、271を備える。
PMOS264の第1の主端子は電源VDDと接続され、PMOS264の第2の主端子はPMOS265の第1の主端子と接続され、PMOS265の第2の主端子はNMOS266の第2の主端子と接続され、NMOS266の第1の主端子はNMOS267の第2の主端子と接続され、NMOS267の第1の主端子はグランドと接続されている。
PMOS265及びNMOS266の制御端子(ゲート端子)はマルチプレクサ回路MUXのデータ入力端子Xe0と接続され、PMOS265の第2の主端子と、NMOS266の第2の主端子とを接続するノードは、マルチプレクサ回路MUXのデータ出力端子XQ0と接続されている。
PMOS268及び269、並びにNMOS270及び271からなる回路も同様に構成されており、PMOS269及びNMOS270の制御端子(ゲート端子)はマルチプレクサ回路MUXのデータ入力端子Xo0と接続され、PMOS269の第2の主端子とNMOS270の第2の主端子を接続するノードはマルチプレクサ回路MUXのデータ出力端子XQ0と後続される。
また、PMOS264、及びNMOS267の制御端子(ゲート端子)にはマルチプレクサ回路MUXのデータ選択信号S2N、S2Pが接続され、PMOS268及びNMOS271の制御端子(ゲート端子)にはマルチプレクサ回路MUXのデータ選択信号S1N、S1Pがそれぞれ接続されている。
マルチプレクサ260のMOS264、265、266、267で偶数番目のドットのためのデータを選択する回路260eが構成され、MOS268、269、270、271で奇数番目のドットのためのデータを選択する回路260oが構成されている。
マルチプレクサ261、262、263もマルチプレクサ260と同様に構成されている。但し、データ入力端子Xe0、Xo0からのデータの代わりに、それぞれデータ入力端子Xe1、Xo1、Xe2、Xo2、Xe3、Xo3からのデータを受ける。
図13は図8に符号DRVで示したLED駆動部を示す。図示のLED駆動部は、PMOS280〜284、286と、NMOS287と、NAND回路290〜293と、NOR回路285と、印刷データ入力端子PDNと、LED駆動のタイミングを定める信号(駆動タイミング信号)DSTを受ける入力端子Sと、制御電圧入力端子Vと、補正データ入力端子DQ(DQ0〜DQ3から成る)と、駆動電流出力端子DOとを備えている。
LED駆動部DRVの印刷データ入力端子PDNには、図8におけるラッチ素子(LTA1〜LTD1、LTA12〜LTD12等)のQN端子(反転データ出力端子)が接続されており、該当するラッチ素子から印刷データPDNが供給される。
補正データ入力端子DQ(DQ3〜DQ0から成る)は、図8に示すマルチプレクサ回路MUXの補正データ出力端子XQ(XQ3〜XQ0から成る)に接続されている。
端子Sには、図8のNAND回路214から出力されるLED駆動のタイミングを定める信号(駆動タイミング信号)DSTが入力される。
端子Vには、図8の制御電圧発生回路ADJからの制御電圧Vcontが入力される。
駆動電流出力端子DOは、図示しないボンディングワイヤによりLED素子のアノードと接続されている。
NOR回路285の2つの入力端子は、それぞれ端子Sおよび端子PDNに接続されている。
NAND回路290〜293の第1の入力端子は、NOR回路285の出力端子に接続されている。NAND回路293〜290の第2の入力端子は、それぞれ補正データ入力端子DQ3〜DQ0に接続されている。
PMOS280〜283の制御端子(ゲート端子)は、それぞれNAND回路290〜293の出力端子に接続されている。
PMOS280〜284の第1の主端子(ソース端子)は電源VDDに接続され、PMOS280〜284の第2の主端子(ドレーン端子)は、駆動電流出力端子DOに接続されている。
一方、NAND回路290〜293およびNOR回路285の電源端子は電源VDDと接続され、これら回路のグランド端子は制御電圧端子Vと接続され、制御電圧Vcontに保たれる。
後述するように電源VDDの電位とVcont電位との電位差はPMOS280〜284がオンするときのゲート・ソース間電圧に略等しく、この電圧を変化させることでPMOS280〜284のドレーン電流を調整することが可能となる。図8の制御電圧発生回路ADJは基準電圧VREFを受けて、PMOS280〜284等のドレーン電流が所定値となるように制御電圧Vcontを制御するために設けられている。
印刷データHD−DATAがHighであり(端子PDNへ入力される印刷データPDNはLowであり)、LEDの駆動オン、オフの指令信号HD−STB−Nにより駆動オンが指令され、端子Sへの駆動タイミング信号DSTかLowとなっているとき、NOR回路285の出力はHighとなる。
このとき補正データ端子DQ3〜DQ0からの補正データに従いNAND回路290〜293の出力信号レベル、およびPMOS286とNMOS287とで構成されるインバータの出力は、VDD電位あるいはVcont電位となる。
PMOS284は、LEDに主たる駆動電流を供給する主駆動トランジスタであり、PMOS280〜283は、LEDの駆動電流をドット毎に調整して光量補正するための補助駆動トランジスタである。
主駆動トランジスタ284は印刷データPDNに従って駆動される。即ち、印刷データPDNがLowであり、かつ駆動タイミング信号DSTがLowのときに、NOR回路285の出力がHighなったときに、オンとなる。
補助駆動トランジスタ290〜293は、NOR回路285の出力がHighレベルであるときに、マルチプレクサ回路MUXの出力XQ3〜XQ0に従って駆動される。後述するように、マルチプレクサ回路MUXの出力XQ3〜XQ0はLED各ドットの発光バラツキの補正するための補正データが格納された、補正メモリ出力に対応している。
つまり、主駆動トランジスタ284とともに、補正データに従って補助駆動トランジスタ280〜283が選択的に駆動され、主駆動トランジスタ284のドレーン電流に、選択された補助駆動トランジスタの各ドレーン電流が加算された駆動電流が、端子DOからLEDに供給される。
PMOS280〜283が駆動されているとき、NAND回路290〜293の出力は、Lowレベル(すなわち、制御電圧Vcontに略等しいレベル)にあるので、PMOS280〜283のゲート電位は、制御電圧Vcontに略等しくなる。このとき、PMOS286はオフ状態にあり、NMOS267はオン状態にあって、PMOS284のゲート電位もまた制御電圧Vcontに略等しくなる。従って、PMOS280〜284のドレーン電流値を、制御電圧Vcontにより一括して調整することができる。
このとき、NAND回路290〜293は、電源電位VDDとグランド電位Vcontを、それぞれ電源、グランド電位として動作しているので、その入力信号の電位も電源電位VDDとグランド電位Vcontに即したものであって良く、そのLowレベルは0Vでなくても良い。
図14は図8に示したメモリ制御回路CTR1の構成を示す回路図である。図示のメモリ制御回路CTR1は、フリップフロップ301〜305と、NOR回路306と、AND回路307、308、310〜313とを備える。
フリップフロップ301〜305のリセット端子Rにはラッチ信号LOAD−Pが入力され、フリップフロップ301、302のクロック端子にはストローブ信号STB−Pか入力され、フリップフロップ301、302のQ出力はNOR回路306の入力と接続され、NOR回路306の出力は、フリップフロップ301のD入力と接続されている。
フリップフロップ303のクロック端子はフリップフロップ301のQ出力端子と接続され、フリップフロップ303のQN出力はフリップフロップ303のD入力端子と接続されている。
フリップフロップ303のQ出力はAND回路307の一方の入力端子と接続され、フリップフロップ303のQN出力瑞子はAND回路308の一方の入力端子と接続され、AND回路307及び308の他方の入力端子にはラッチ信号LOAD−P号が入力されている。
AND回路307及び308の出力は端子E1、E2と接続され、図8のメモリ回路MEMの書き込みイネーブル信号(奇数番目のドットのデータの書込みのイネーブルを指示する信号(E1)、偶数番目のドットのデータの書込みのイネーブルを指示する信号(E2))となる。
フリップフロップ304、305のクロック端子はAND回路307の出力に接続され、フリップフロップ304のD端子はフリップフロップ305のQ出力端子と接続され、フリップフロップ305のD入力端子はフリップフロップ304のQN出力端子と接続されている。
AND回路313の第1の入力端子はフリップフロップ305のQ端子と、第2の入力端子はフリップフロップ304のQN端子と接続され、AND回路312の第1の入力端子はフリップフロップ305のQ端子と、第2の入力端子はフリップフロップ304のQ端子と、AND回路311の第1の入力端子はフリップフロップ305のQN端子と、第2の入力端子はフリップフロップ304のQ端子と、AND回路310の第1の入力端子はフリップフロップ305のQN端子と、第2の入力端子はフリップフロップ304のQN端子とそれぞれ接続され、AND回路310〜313の第3の入力端子はフリップフロップ302のQ出力と接続されている。
AND回路310〜313の出力端子はメモリセル選択端子W0〜W3端子と接続され、図8のメモリ回路MEMのメモリセル選択信号W0〜W3となる。
フリップフロップ301及び302、並びにNOR回路306により3進の第1のカウンタCNTaが構成され、フリップフロップ304及び305で4進の第2のカウンタCNTbが構成されている。またフリップフロップ303は、トグル動作を行うもので、2進の第3のカウンタCNTcを構成している。
第1、第2、第3のカウンタCNTa、CNTb、CNTcのフリップフロップのリセット端子Rに供給されるラッチ信号LOAD−Pは、シフトレジスタで補正データを転送する際は、Highに維持され、シフトレジスタで印刷データを転送する際には、概してLowであるが、ラッチ素子への印刷データの取込みの際にHighとなる。
以下、メモリ制御回路CTR1の動作を、図15を参照して説明する。
第1のカウンタCNTaは、フリップフロップ301のQ端子、フリップフロップ302のQ端子、NOR回路306の出力端子が第1のカウンタCNTaの3ビットの出力端子CQ1、CQ2、CQ3を構成する。図15には、出力端子CQ1、CQ2の信号レベルが示されている。
第1のカウンタCNTaのフリップフロップ301、302は、ラッチ信号LOAD−PがLowのときにリセットされ、その状態では出力端子CQ1、CQ2、CQ3がLow(論理値「0」)、Low、High(論理値「1」)となり、ラッチ信号LOAD−PがHighの状態では、ストローブ信号STB−Pの立ち上がりエッジ(HD−STB−Nの立下りエッジ)をカウントする。即ち、ストローブ信号STB−Pが一度立ち上がると、出力端子CQ1、CQ2、CQ3がそれぞれHigh、Low、Lowとなり、ストローブ信号STB−Pがもう一度立ち上がると、出力端子CQ1、CQ2、CQ3がそれぞれLow、High、Lowとなり、ストローブ信号STB−Pがもう一度立ち上がると、出力端子CQ1、CQ2、CQ3それぞれLow、Low、Highとなる。
印刷制御部1は、一連の補正データ(LEDヘッドのすべての奇数番目のドットのためのそれぞれ1ビットの補正データ、またはすべての偶数番目のドットのためのそれぞれ1ビットの補正データ)の転送が終わる毎に、3個のストローブ信号HD−STB−Nを連続して3回Lowとする(Lowレベルのパルスを3回発生させる)ことで、第1のカウンタCNTaに上記のような一巡の動作を行わせ、信号CQ1、CQ2を発生させる。なお、メモリセル選択信号W3〜W0は信号CQ2に同期して発生されるが、3進の第1のカウンタを用いることで、メモリセル選択信号W3〜W0の発生(従って、メモリセルへの書き込み)を、イネーブル信号E1、E2の切り替わりより少し遅らせ、イネーブル信号が安定してからメモリセル選択信号W3〜W0を発生させることで、異なるメモリセルへの誤書き込みをより確実に防止することができる。
第1のカウンタCNTaの出力CQ1は第3のカウンタCNTcを構成するフリップフロップ303のクロック端子に供給される。第1のカウンタCNTaの出力CQ2はAND回路310〜313の各々の一つの入力となる。
フリップフロップ303はそのQ端子が第3のカウンタCNTcの出力端子CQ6を構成する。フリップフロップ303は、ラッチ信号LOAD−PがLowのときにリセットされ、その状態では、Q端子(図15の出力端子CQ)がLowであり、ラッチ信号LOAD−PがHighの状態では、カウンタCNTaの出力CQ1の立ち上がりエッジをカウントする。即ち、第1のカウンタCNTaの出力CQ1が一度立ち上がると、出力端子CQ6がHighとなり、第1のカウンタCNTaの出力CQ1がもう一度立ち上がると、出力端子CQ6がLowとなる。以後同様の動作を繰り返す。
このようにフリップフロップ303のトグル動作により交互にHighとなるQ端子(端子CQ6)及びQN端子の出力はAND回路307及び308を介してイネーブル信号E1、E2として出力される。
ドット補正データHb(Ho、He)及びチップ補正データHc、並びに共通スイッチ制御データHkの転送及びこれらのデータのメモリ回路MEM、MCM、MOEへの書込みの際は、ラッチ信号LOAD−PがHighに維持され、従って、フリップフロップ303のQ、QN端子の出力がそのままイネーブル信号E1、E2として出力される。
ラッチ信号LOAD−PがLowからHighに変化した後最初に端子CQ1がHighとなるまでの期間Taにおいては、イネーブル信号E1がLow、イネーブル信号E2がHighであり、この期間Taに奇数番目のドットのための補正データHo、チップ補正データHc及び共通スイッチ制御データHkが転送される。このときイネーブル信号E2がHighであるので、シフトレジスタは25段となっている。
端子CQ1が立ち上がり、イネーブル信号E1がHigh、イネーブル信号E2がLowになってから、次に端子CQ1が立ち上がり、イネーブル信号E1がLow、イネーブル信号E2がHighになるまでの期間Tbにおいては、メモリセル選択W3が比較的短い時間だけHighとなって、そのとき奇数番目のドットのための補正データHo、チップ補正データHc及び共通スイッチ制御データHkのメモリ回路MEM、MCM、MOEへの書込みが行なわれ、さらにそれに続いて偶数番目のドットのための補正データHeが転送される。このときイネーブル信号E2がLowであるので、シフトレジスタは24段となっている。
期間Tbに続く、イネーブル信号E1がLow、イネーブル信号E2がHighの期間Tcにおいては、メモリセル選択W3が比較的短い時間だけHighとなって、そのとき偶数番目のドットのための補正データHoのメモリ回路MEMへの書込みが行なわれ、さらにそれに続いて奇数番目のドットのための補正データHo、チップ補正データHc及び共通スイッチ制御データHkが転送される。このときイネーブル信号E2がHighであるので、シフトレジスタは25段となっている。
以下、同様の動作が繰り返され、期間Tjにおいては、偶数番目のドットのための補正データHeのメモリ回路MEMへの書込みが行なわれる。
印刷データの転送が行われる期間Tkにおいては、ラッチ信号LOAD−PがLowに維持されるので、イネーブル信号E1、E2ともにLowに維持され、シフトレジスタは24段となっている。
印刷データのラッチ回路へのラッチの際(時刻Tm)は、ラッチ信号LOAD−PがHighとなり、イネーブル信号E2がHighとなってシフトレジスタは25段となるが、このときは、データの転送は行なわれないので、影響がない。
カウンタCNTbは、フリップフロップ305のQ端子、フリップフロップ304のQ端子がカウンタの4ビットの出力端子CQ4、CQ5を構成し、ラッチ信号LOAD−PがLowのときにリセットされ、その状態では図15に示すように、出力端子CQ4、CQ5がLow、Lowとなり、ラッチ信号LOAD−PがHighの状態では、イネーブル信号E1の立ち上がりエッジをカウントする。即ちストローブ信号STB−Pが一度立ち上がると、出力端子CQ4、CQ5がそれぞれHigh、Lowとなり、イネーブル信号E1がもう一度立ち上がると、出力端子CQ4、CQ5がそれぞれHigh、Highとなり、イネーブル信号E1がもう立ち上がると、出力端子CQ4、CQ5がそれぞれLow、Highとなり、イネーブル信号E1がもう一度立ち上がると、出力端子CQ4、CQ5がそれぞれLow、Lowとなる。以後同様の動作を繰り返す。
そして、出力端子CQ4、CQ5がそれぞれHigh、Lowである期間中にイネーブル信号E1、E2が交互に一度ずつHighとなり、出力端子CQ4、CQ5がそれぞれHigh、Highである期間中にイネーブル信号E1、E2が交互に一度ずつHighとなり、出力端子CQ4、CQ5がそれぞれLow、Highである期間中にイネーブル信号E1、E2が交互に一度ずつHighとなり、出力端子CQ4、CQ5がそれぞれLow、Lowである期間中にイネーブル信号E1、E2が交互に一度ずつHighとなる。
AND回路310〜313は、フリップフロップ305、304の出力Q、QNをデコードして、メモリセル選択信号W3〜W0を順にHighとする。即ち、カウンタCNTaの出力CQ2がHighであることを条件として、カウンタCNTbの出力CQ4、CQ5がそれぞれHigh、Lowであれば、メモリセル選択信号W3のみがHighとなり、出力CQ4、CQ5がそれぞれHigh、Highであれば、メモリセル選択信号W2のみがHighとなり、出力CQ4、CQ5がそれぞれLow、Highであれば、メモリセル選択信号W1のみがHighとなり、出力CQ4、CQ5がそれぞれLow、Lowであれば、メモリセル選択信号W0のみがHighとなる。
この結果、信号E1がHighである期間に信号CQ2に同期してメモリセル選択信号W3がHighになり、次に信号E2がHighである期間に信号CQ2に同期してメモリセル選択信号W3がHighになる。即ち、メモリセル選択信号W3は2度続けて発生する。そして1回目の発生の際、奇数番目のドットのための補正データが書き込まれ、2回目の発生の際、偶数番目のドットのための補正データが書き込まれる。メモリセル選択信号W2、W1、W0も同様に2回ずつ発生される。
図16は図8に示したマルチプレクサ制御回路CTR2の構成を示す回略図である。図示の制御回路CTR2は、マルチプレクサ回路MUXの選択動作を制御するためのものであり、フリップフロップ321と、バッファ回路322、323と、インバータ324、325とを備えている。
フリップフロップ321のクロック端子にはラッチ信号LOAD−Pが入力され、リセット端子Rには主走査同期信号HSYNC−Nが入力され、D端子はQN端子と接続され、バッファ回路322の入力端子はフリップフロップ321のQ端子と接続され、バッファ回路323の入力瑞子はフリップフロップ321のQN端子と接続されている。
インバータ324及び325の入力端子はそれぞれバッファ回路322、323の出力端子と接続されている。
バッファ回路322、323、インバータ324、325の出力は、それぞれ、データ選択信号出力端子S1P、S2P、S1N、S2Nと接続され、図8のマルチプレクサ回路MUXに対するデータ選択指令信号として供給される。
以下、マルチプレクサ制御回路CTR2の動作を、図17を参照して説明する。図17は、図15の右端と同じであるが、関係する部分のみを示す。
図示の回路においては、図17に示されるように、主走査同期信号HSYNC−NがLowになると、フリップフロップ321がリセットされて、そのQ、QN端子の出力はそれぞれLow、Highとなり、データ選択信号S1PがLow、データ選択信号S1NがHigh、データ選択信号S2PがHigh、データ選択信号S2NがLowとなる。
そして、奇数番目のドットのための印刷データの転送が終わり、ラッチ信号LOAD−P(HD−LOADと同じ波形)が立ち上がって、シフトレジスタのデータがラッチ回路にラッチされると、同時に、フリップフロップ321が反転して、そのQ、QN端子の出力はそれぞれHigh、Lowとなり、データ選択信号S1PがHigh、データ選択信号S1NがLow、データ選択信号S2PがLow、データ選択信号S2NがHighとなる。
その結果、図12に示されるマルチプレクサ回路MUX内の、奇数番目のドットのための補正データを選択する回路260o、261o、262o、263o内の、データ選択信号S1P、S1Nを受けるMOS(268、271など)がオンとなり、偶数番目のドットのための補正データを選択する回路260e、261e、262e、263e内の、データ選択信号S2P、S2Nを受けるMOS(264、267など)がオフとなる。この結果、端子Xo3、Xo2、Xo1、Xo0から供給される奇数番目のドットのための補正データHo3、Ho2、Ho1、Ho0を受けるインバータの出力が、選択されたデータXQ3、XQ2、XQ1、XQ0として出力される。
次に、偶数番目のドットのための印刷データの転送が行なわれた後、ラッチ信号LOAD−Pが立ち上がると、フリップフロップ321の状態が反転し、そのQ端子、及びQN端子の出力はそれぞれLow、Highとなり、データ選択信号S1PがLow、データ選択信号S1NがHigh、データ選択信号S2PがHigh、データ選択信号S2NがLowとなる。その結果、図12に示されるマルチプレクサ回路MUX内の、偶数番目のドットのための補正データを選択する回路260e、261e、262e、263e内の、データ選択信号S2P、S2Nを受けるMOS(264、267など)がオンとなり、奇数番目のドットのための補正データを選択する回路260o、261o、262o、263o内の、データ選択信号S1P、S1Nを受けるMOS(268、271など)がオフとなる。この結果、端子Xe3、Xe2、Xe1、Xe0から供給される偶数番目のドットのための補正データHe3、He2、He1、He2を受けるインバータの出力が、選択されたデータXQ3、XQ2、XQ1、XQ0として出力される。
図18は、共通スイッチ制御回路CTR3の構成を示す回略図である。図示の共通スイッチ制御回路CTR3は、印刷に当たり(印刷データに基づきLED素子を駆動する際)、奇数番目のLED素子に接続された第1の共通スイッチ109と偶数番目のLED素子に接続された第2の共通スイッチ110のいずれか一方のみをオンにするため制御信号KDR(KDR1、KDR2)を発生する。即ち、第1段のドライバICチップDIC1内の共通スイッチ制御回路CTR3は、印刷に当たり、奇数番目のLED素子に接続された共通スイッチ109をオン、オフを制御する制御信号KDR1を生成し、第2段のドライバICチップDIC2内の共通スイッチ制御回路CTR3は、印刷に当たり、偶数番目のLED素子に接続された共通スイッチ110をオン、オフを制御する制御信号KDR2を生成する。
図示の共通スイッチ制御回路CTR3は、フリップフロップ401と、選択回路402とを有する。
フリップフロップ401はHSYNC−N信号がLowのときにリセットされ、リセット状態では、Q端子がLowである。HSYNC−N信号がHighの状態では、LOAD−P信号の立ち上がりエッジが発生するごとに出力が反転する。
フリップフロップ401のQ端子、QN端子の出力が選択回路402に供給され、選択回路402は、メモリ回路MOEからの切り替え指令信号Hkに応じて、2つの入力の一方を選択して、制御信号として出力する。この制御信号は当該ドライバICチップの共通スイッチ制御信号出力端子KDRから出力される。
上記の例では、ドライバICチップDIC1内のメモリ回路MOEからはフリップフロップ401のQ端子の出力を選択させて、制御信号KDR1として出力させる切り替え指令信号Hkが供給され、ドライバICチップDIC2内のメモリ回路MOEからはフリップフロップ401のQN端子の出力を選択させて制御信号KDR2として出力させる切り替え指令信号Hkが供給される。
ドライバICチップDIC1及びDIC2以外のドライバICチップの共通スイッチ制御信号出力端子KDRは、共通スイッチ制御に接続されていないので、共通スイッチ制御回路CTR3がどのような信号を出力しても回路動作には影響がなく、どのような信号を出力するかを制御する必要がない。
図19は、図8の構成のドライバICチップDICを26個カスケード接続して成るLEDヘッドを用いて印刷動作を行う場合の駆動装置の動作、即ち図15の時刻taN(図19のtbAに相当する)以降の動作を示すタイムチャートである。図20は図19におけるタイムチャートにおいて、ドライバICチップの数が1個であるものとして簡略化し、波形をより詳細に示すタイムチャートである。
LEDの時分割駆動の開始に先立ち、時刻tbAにおいて、主走査同期信号HD−HSYNC−N(図20では、HSYNC)が入力される。
次いで期間tbBにおいて奇数番目のLEDの駆動データ(印刷データPDo:DOT1、DOT3、DOT5、DOT7、DOT9、…DOT191)を転送するため、クロック信号HD−CLK(図20ではCLKI)に同期してデータ信号HD−DATA3〜0が入力される。
なお、本LEDヘッドにおいては上記のように26個のドライバICチップDICがカスケード接続され、各ドライバICチップDIC毎に96個のLED駆動端子DO0〜DO96を備えており、1パルスのクロック信号により4画素分の印刷データが一度に転送される。また、印刷データの転送中は、図14を参照して説明したように、また図19に示すように、イネーブル信号E2がLowとなるので、選択回路SELが第23段のフリップフロップの出力を選択して第25段のフリップフロップに供給し、24段のシフトレジスタが構成される。このため一度のデータ転送に必要なクロックパルス数は(96/4)×26=24×26=624であり、図19には期間tbBにおいて、24×26個のクロックパルスが供給されることを示している。一方、図20では、ドライバICチップの数が1個であるものとして簡略化しているので、期間tbBにおいて、24個のクロックパルスが供給される。
期間tbBにおいて1ライン分のデータのうち、奇数番目のドットのためのデータの転送が完了すると、時刻tbCに示すようにラッチ信号HD−LOAD(図20では、LOAD)信号が入力され、シフトレジスタを介して入力されたデータはラッチ回路にラッチされる。
次いで期間tbDにおいて、LED駆動を指示するためのストローブ信号HD−STB一N(図20ではSTB)が入力される(ストローブ信号HT−STB−NのレベルがLowとされる)。
この結果、図13に示されるLED駆動部DRVに供給される駆動タイミング信号DSTがLowとなり、印刷データPDNもLow(対応するLEDを点灯すべきことを示す値)であれば、NOR回路285の出力がHighとなり、PMOS284がオンとなるのみならず、端子DQ3〜DQ0から供給される補正データに応じてPMOS280〜283の一つ以上がオンとなり、或いはいずれもオンとならずに、これらのPMOSを流れる電流がDOからLEDに供給される。DOには奇数番目のLEDと偶数番目のLEDが接続されているが、制御信号KDR1、KDR2により共通スイッチ109、110(図2)のうちのいずれかが一方のみがオンがとなっており、奇数番目のLEDと偶数番目のLEDのうちの一方のみ(共通スイッチ制御のうちのオンとなっている方に接続されたもののみ)に駆動電流が流れる。
また、時刻tbCにおいて、共通スイッチ109、110の制御信号KDR1、KDR2の状態が切り替えられて、奇数番目のLED素子の駆動が行われるようになっている。即ち、図19において、第1段のドライバICチップDIC1からの制御信号KDR1がHighレベル、第2段のドライバICチップDIC2から制御信号KDR2がLowレベルであるとき図2のMOS109がオン状態となり、MOS110がオフ状態となり、奇数番目のLED素子101、103、105、107のカソード端子からグランドGNDヘの流路が形成される。
このとき、MOS110はオフ状態であって偶数番目のLED素子102、104、106、108等のカソード端子からグランドヘの流路は形成されない。このため、ドライバICチップDIC1の例えばDO1端子からLED駆動電流が流し出された場合、LED素子101のアノード、カソード端子を経てMOS109のドレーン、ソースを介してグランドヘと至る電流経路が形成され、LED素子101が発光して(図1においては図示していないが)感光ドラム上の静電潜像を形成することで印刷ドットを発生する。このとき、LED素子102には電流流路が形成されないため、LED101の発光状態に支障を与えることはない。
図19(及び図20)に戻り、期間tbEにおいて偶数番目のLEDの駆動データ(印刷データPDe:DOT2、DOT4、DOT6、DOT8、DOT10、…DOT192)を転送するため、クロック信号HD−CLK(図20ではCLKI)に同期してデータ信号HD−DATA3〜0が入力される。
期間tbEにおいて1ライン分のデータのうち、偶数番目のドットのためのデータの転送が完了すると、時刻tbFに示すようにラッチ信号HD−LOAD(図20では、LOAD)信号が入力され、シフトレジスタを介して入力されたデータはラッチ回路にラッチされる。
次いで時刻tbGにおいて、LED駆動を指示するためのストローブ信号HD−STB−N(図20ではSTB)が入力される(ストローブ信号HD−STB−NがLowとされる)。
また、時刻tbFにおいて、共通スイッチMOS109、110の制御信号KDR1、KDR2の状態が切り替えられて、偶数番目のLED素子の駆動が行われるようになっている。即ち、図19において、第2段のドライバICチップDIC2からの制御信号KDR2がHighレベル、第1段のドライバICチップDIC1からの制御信号KDR1がLowレベルであるとき図2のMOS110はオン状態となり、MOS109はオフ状態となり、偶数番目のLED素子102、104、106、108のカソード端子からグランドGNDヘの流路が形成される。
一方、奇数番目のLED素子101、103、105、107等のカソード端子からグランドヘの流路は形成されない。このため、ドライバICチップDIC1の例えばDO1端子からLED駆動電流が流し出された場合、LED素子102のアノード、カソード端子を経てMOS110のドレーン、ソースを介してグランドヘと至る電流経路が形成され、LED素子102が発光して(図1においては図示していないが)感光ドラム上の静電潜像を形成することで印刷ドットを発生する。このとき、LED素子101には電流経路が形成されないため、LED102の発光状態に支障を与えることはない。
このように、LED素子列のうち、奇数番目のLED素子と偶数番目のLED素子とを順に、時分割的に駆動することで、1ラインのLED素子の数の半分の数の駆動素子により、1ライン分のLEDの駆動を行うことができる。
図21は図8の構成のドライバICチップを24個カスケード接続して成るLEDヘッドに補正データを供給し、駆動装置内の補正メモリ回路MEMヘデータ書き込みを行う場合の駆動装置の動作、即ち、図15の時刻taM(図21にも同じ符号taMで示されている)までの動作を示すタイムチャートである。
図22〜図25は、図21に示すタイムチャートにおいて、ドライバICチップの数が1個であるものとして簡略化し、波形をより詳細に示すタイムチャートである。図22は図21における期間tcA及び期間tcBの部分の詳細を示し、図23は図21における期間tcC及びtcDの部分の詳細を示し、図24は図21における期間tcE及びtcFの部分の詳細を示し、図25は図21における期間tcG及びtcHの部分の詳細を示す。
なお、差動クロックペア信号を図21においては代表してHD−CLKIとし、図22〜図25ではCLKIとして記載している。
印刷制御部1は、補正データの転送及び書き込み動作の開始時にラッチ信号HD−LOAD(図22〜図25ではLOAD)信号をHighレベルとして (taD)、ラッチ信号HD−LOADがHighレベルである期間中に転送されるデータが補正データであることを示す。
補正データは、HD−DATAI3〜HD−DATAI0(図22〜図25ではDATAI3〜DATAI0)として、印刷制御部1からLEDヘッド19に供給される。
補正データは1ドット当たり4ビットから成り、互いに隣接する奇数番目及び偶数番目のドットのための補正データが、同じシフトレジスタを用いて転送されるので、補正データの格納は、以下に説明する8ステップにより行われる。各ステップにおいては、奇数番目ドットの各々又は偶数番目のドットの各々に対して1ビットの補正データが転送され、対応するメモリ回路MEMに格納される。
ドライバICチップDIC毎に設定されるチップ補正データは奇数番目のドットのための補正データの転送(例えば期間tcA)と偶数番目のドットのための補正データの転送(例えば期間tcB)のうち、どちらかで一回のみ行えば良い。同様に、共通スイッチ制御データHkは、奇数番目のドットのための補正データの転送期間(期間tcA、tcC、tcE、tcG)、及び偶数番目のドットのための補正データの転送期間(期間tcB、tcD、tcF、tcH)のうち、いずれかで一回のみ行なえば良い。本例では、奇数番目のドットのための補正データの転送の際、チップ補正データHc及び共通スイッチ制御データHkが一緒に転送される。
図8に示される例では、チップ補正データHcはシフトレジスタSFRdの最終段のフリップフロップFFD25に接続されたメモリ回路MCMに格納され、共通スイッチ制御データHkも第1段及び第2段のドライバICチップDIC1及びDIC2のそれぞれのシフトレジスタSFRcの最終段のフリップフロップFFC25に接続されたメモリ回路MOEに格納されるので、各ドライバICチップ内のすべての奇数番目のドットのための補正データHoの列の前にチップ補正データHc及び共通スイッチ制御データHk又はこれに代わる無効データDMYを位置させて順に転送する。そのため、奇数番目のドットのための補正データHoの転送時には、シフトレジスタの段数を1段多くして25段となる様に切り替えて、各ドライバICチップDICに対して各々25のデータビットから成る、4個のビット列を構成し、26個のドライバICチップ分を順に転送する(26個のドライバICチップに対して、各々25×26個のデータビットから成る、4個のビット列を転送する)。一方、偶数番目のドットのための補正データHeの列を転送する際は、シフトレジスタが24段に切り替えられ、各ドライバICチップに対して各々24個の補正データビットから成る、4個のビット列を構成し、26個のドライバICチップ分を順に転送する(26個のドライバICチップに対して、各々24×26個のデータビットから成る、4個のビット列を転送する)。
シフトレジスタの段数の切り替えは上記のように、イネーブル信号E2により選択回路SELを制御することにより行なわれる。奇数番目のドットのための補正データHoの転送の際は、図14及び図15を参照して説明したように、イネーブル信号E2がHighであり、これによりシフトレジスタは25段となるように切り替えられている。一方、偶数番目のドットのための補正データHeの転送の際は、図14及び図15を参照して説明したように、イネーブル信号E2がLowであり、これによりシフトレジスタは24段となるように切り替えられている。
なお、図22〜図25において、DOTx−by(x=1〜192、y=0、1、2、3)は各ドライバICチップにより駆動されるx番目のドットのための第yビットの補正データを意味し、xが奇数のデータの集合、又はそのうちの任意のものが、記号Hoで表され、xが偶数のデータの集合、又はそのうちの任意のものが記号Heで表される。
第1ステップ:
期間tcAにおいて、チップ補正データHcのbit3の補正データHc3、共通スイッチ制御データHk、無効データDMY及び奇数番目のドットのための補正データHoのbit3の補正データHo3を送出する。
より詳しく言えば、データDATAI3として、各ドライバICチップのための先頭に位置するチップ補正データHc3と、それに続く24個のドット補正データHo3の列を、26個のドライバICチップ分連続させたものを送出する。図22には、第1段のドライバICチップDIC1のためのデータのみが示されている。
第1段及び第2段のドライバICチップのためのデータDATAI2としては、各ドライバICチップのための先頭に位置する共通スイッチ制御データHkと、それに続く24個のドット補正データHo3の列を送出し、第3段乃至第26段のドライバICチップのためのデータDATAI2としては、各ドライバICチップのための先頭に位置する無効データDMYと、それに続く24個のドット補正データHo3の列を送出する。図22には、第1段のドライバICチップDIC1のためのデータのみが示されている。
データDATAI1としては、各ドライバICチップのための先頭に位置する無効データDMYと、それに続く24個のドット補正データHo3の列を、26個のドライバICチップ分連続させたものを送出する。図22には、第1段のドライバICチップDIC1のためのデータのみが示されている。
データDATAI0としては、各ドライバICチップのための先頭に位置する無効データDMYと、それに続く24個のドット補正データHo3の列を、26個のドライバICチップ分連続させたものを送出する。図22には、第1段のドライバICチップDIC1のためのデータのみが示されている。
以上のデータ転送が行われる間、イネーブル信号E2がHighであり、シフトレジスタは25段に切り替えられているが、これらのデータのシフトレジスタによる転送が完了すると3個のストローブ信号HD−STB−N(図22ではSTB)のパルスが発生して(ストローブ信号HD−STB−Nが3回Lowとなり)、図8のメモリ制御回路CTR1によりイネーブル信号E1がHighに、イネーブル信号E2がLowに切り替えられ、メモリセル選択信号W3が発生されて、補正データHc3、制御データHk、及び補正データHo3の格納が行われる。また、イネーブル信号E2がLowに変わったことにより、シフトレジスタは24段に切り替えられる。
第2ステップ:
期間tcBにおいて、偶数番目のドットのための補正データHeのbit3のデータHe3を送出する。より詳しく言えば、データDATAI3、DATAI2、DATAI1、DATAI0の各々として、24個のドット補正データHe3の列を、それぞれ26個のドライバICチップ分連続させたものを送出する。図22には、第1段のドライバICチップDIC1のためのデータのみが示されている。
以上のデータ転送が行われる間、イネーブル信号E2がLowであり、シフトレジスタは24段に切り替えられているが、これらのデータの転送が完了すると3個のストローブ信号HD−STB−N(図22ではSTB)のパルスが発生して(ストローブ信号HD−STB−Nが3回Lowとなり)、図8のメモリ制御回路CTR1によりイネーブル信号E1がLowに、イネーブル信号E2がHighに切り替えられ、メモリセル選択信号W3が発生されて、補正データHe3の格納が行われる。また、イネーブル信号E2がHighに変わったことにより、シフトレジスタは25段に切り替えられる。
第3ステップ:
期間tcCにおいて、チップ補正データHcのbit2の補正データHc2及び無効データDMY及び奇数番目のドットのための補正データHoのbit2のデータHo2を送出する。
より詳しく言えば、データDATAI3として、各ドライバICチップのための先頭に位置するチップ補正データHc2と、それに続く24個のドット補正データHo2の列を、26個のドライバICチップ分連続させたものを送出する。図23には、第1段のドライバICチップDIC1のためのデータのみが示されている。
データDATAI2、DATAI1、DATAI0の各々としては、各ドライバICチップのための先頭に位置する無効データDMYと、それに続く24個のドット補正データHo2の列を、それぞれ26個のドライバICチップ分連続させたものを送出する。図23には、第1段のドライバICチップDIC1のためのデータのみが示されている。
以上のデータ転送が行われる間、イネーブル信号E2がHighであり、シフトレジスタは25段に切り替えられているが、これらのデータの転送が完了すると3個のストローブ信号HD−STB−N(図23ではSTB)のパルスが発生して(ストローブ信号HD−STB−Nが3回Lowとなり)、図8のメモリ制御回路CTR1によりイネーブル信号E1がHighに、イネーブル信号E2がLowに切り替えられ、メモリセル選択信号W2が発生されて、補正データHc2及びHo2の格納が行われる。また、イネーブル信号E2がLowに変わったことにより、シフトレジスタは24段に切り替えられる。
第4ステップ:
期間tcDにおいて、偶数番目のドットのための補正データHeのbit2のデータHe2を送出する。より詳しく言えば、データDATAI3、DATAI2、DATAI1、DATAI0の各々として、24個のドット補正データHe2の列を、それぞれ26個のドライバICチップ分連続させたものを送出する。図23には、第1段のドライバICチップDIC1のためのデータのみが示されている。
以上のデータ転送が行われる間、イネーブル信号E2がLowであり、シフトレジスタは24段に切り替えられているが、これらのデータの転送が完了すると3個のストローブ信号HD−STB−N(図23ではSTB)のパルスが発生して(ストローブ信号HD−STB−Nが3回Lowとなり)、図8のメモリ制御回路CTR1によりイネーブル信号E1がLowに、イネーブル信号E2がHighに切り替えられ、メモリセル選択信号W2が発生されて、補正データHe2の格納が行われる。また、イネーブル信号E2がHighに変わったことにより、シフトレジスタは25段に切り替えられる。
第5ステップ:
期間tcEにおいて、チップ補正データHcのbit1の補正データHc1及び無効データDMY及び奇数番目のドットのための補正データHoのbit1のデータHo1を送出する。
より詳しく言えば、データDATAI3として、各ドライバICチップのための先頭に位置するチップ補正データHc1と、それに続く24個のドット補正データHo1の列を、26個のドライバICチップ分連続させたものを送出する。図24には、第1段のドライバICチップDIC1のためのデータのみが示されている。
データDATAI2、DATAI1、DATAI0の各々としては、各ドライバICチップのための先頭に位置する無効データDMYと、それに続く24個のドット補正データHo1の列を、それぞれ26個のドライバICチップ分連続させたものを送出する。図24には、第1段のドライバICチップDIC1のためのデータのみが示されている。
以上のデータ転送が行われる間、イネーブル信号E2がHighであり、シフトレジスタは25段に切り替えられているが、これらのデータの転送が完了すると3個のストローブ信号HD−STB−N(図24ではSTB)のパルスが発生して(ストローブ信号HD−STB−Nが3回Lowとなり)、図8のメモリ制御回路CTR1によりイネーブル信号E1がHighに、イネーブル信号E2がLowに切り替えられ、メモリセル選択信号W1が発生されて、補正データHc1及びHo1の格納が行われる。また、イネーブル信号E2がLowに変わったことにより、シフトレジスタは24段に切り替えられる。
第6ステップ:
期間tcFにおいて、偶数番目のドットのための補正データHeのbit1のデータHe1を送出する。より詳しく言えば、データDATAI3、DATAI2、DATAI1、DATAI0の各々として、24個のドット補正データHe1の列を、それぞれ26個のドライバICチップ分連続させたものを送出する。図24には、第1段のドライバICチップDIC1のためのデータのみが示されている。
以上のデータ転送が行われる間、イネーブル信号E2がLowであり、シフトレジスタは24段に切り替えられているが、これらのデータの転送が完了すると3個のストローブ信号HD−STB−N(図24ではSTB)のパルスが発生して(ストローブ信号HD−STB−Nが3回Lowとなり)、図8のメモリ制御回路CTR1によりイネーブル信号E1がLowに、イネーブル信号E2がHighに切り替えられ、メモリセル選択信号W1が発生されて、補正データHe1の格納が行われる。また、イネーブル信号E2がHighに変わったことにより、シフトレジスタは25段に切り替えられる。
第7ステップ:
期間tcGにおいて、チップ補正データHcのbit0の補正データHc0及び無効データDMY及び奇数番目のドットのための補正データHoのbit0のデータHo0を送出する。
より詳しく言えば、データDATAI3として、各ドライバICチップのための先頭に位置するチップ補正データHc0と、それに続く24個のドット補正データHo0の列を、26個のドライバICチップ分連続させたものを送出する。図25には、第1段のドライバICチップDIC1のためのデータのみが示されている。
データDATAI2、DATAI1、DATAI0の各々としては、各ドライバICチップのための先頭に位置する無効データDMYと、それに続く24個のドット補正データHo0の列を、それぞれ26個のドライバICチップ分連続させたものを送出する。図25には、第1段のドライバICチップDIC1のためのデータのみが示されている。
以上のデータ転送が行われる間、イネーブル信号E2がHighであり、シフトレジスタは25段に切り替えられているが、これらのデータの転送が完了すると3個のストローブ信号HD−STB−N(図25ではSTB)のパルスが発生して(ストローブ信号HD−STB−Nが3回Lowとなり)、図8のメモリ制御回路CTR1によりイネーブル信号E1がHighに、イネーブル信号E2がLowに切り替えられ、メモリセル選択信号W0が発生されて、補正データHc0及びHo0の格納が行われる。また、イネーブル信号E2がLowに変わったことにより、シフトレジスタは24段に切り替えられる。
第8ステップ:
期間tcHにおいて、偶数番目のドットのための補正データHeのbit0のデータHe0を送出する。より詳しく言えば、データDATAI3、DATAI2、DATAI1、DATAI0の各々として、24個のドット補正データHe0の列を、それぞれ26個のドライバICチップ分連続させたものを送出する。図25には、第1段のドライバICチップDIC1のためのデータのみが示されている。
以上のデータ転送が行われる間、イネーブル信号E2がLowであり、シフトレジスタは24段に切り替えられているが、これらのデータの転送が完了すると3個のストローブ信号HD−STB−N(図25ではSTB)のパルスが発生して(ストローブ信号HD−STB−Nが3回Lowとなり)、図8のメモリ制御回路CTR1によりイネーブル信号E1がLowに、イネーブル信号E2がHighに切り替えられ、メモリセル選択信号W0が発生されて、補正データHe0の格納が行われる。
以上のようにして、8ステップの動作により、補正データHo、He、Hc及び共通スイッチ制御データHkの転送とメモリヘの格納(メモリ回路MEMへの各ドットのための4ビットの補正データ、メモリ回路MCMへの4ビットの補正データ、メモリ回路MOEへの1ビットの共通スイッチ制御データの書込み)が完了すると印刷制御部1はラッチ信号HD−LOAD信号をLowに戻し、一連のシーケンスが完了する。
クロックHD−CLKIの周波数は、補正データ転送時(図15の時刻taMまで)と、印刷データの転送時(図15の時刻taN以降)では、異なり、補正データの転送時は、印刷データの転送時に比べて1/2程度とされる。印刷データの転送は、印刷動作中繰り返し行なわれるのに対して、補正データの転送は電源投入時などに1回実施されるのみであるので、このようにしても、プリンタの動作速度という点はあまり問題とならない。
図26は図8に示したドライバICチップDICをカスケード接続して成る回路において、印刷データ転送における動作の概要を分かりやすくするため、第1段のドライバICチップDIC1と第2段のドライバICチップDIC2の要部を抜き出して記載した回路図であり、従来例についての図6に対応する。説明の共通化のため、及び第1段のドライバICチップDIC1と第2段のドライバICチップDIC2の関係をわかりやすくするため、符号を変えてある。また、各ドライバICチップ内の、並列的に設けられた4つのシフトレジスタSFRa、SFRb、SFRc、SFRdのうち、1つのみが示されている。
第1段のドライバICチップDIC1のデータ入力端子はDATAIと略記されている。
第1段及び第2段のドライバICチップDIC1、DIC2のクロック信号端子はCLKP及びCLKNであり、それを駆動する信号はCLK−P、CLK−Nの2本であるが、互いに相補的な差動信号であるため片方のみ取ってCLK−Pと略記している。
DTI1はドライバICチップDIC1のデータ入力端子の遅延回路であって、図8において符号203〜206で示されるもののいずれかに相当する。DTI2も同様にドライバICチップDIC2のデータ入力端子の遅延回路である。
CK1はドライバICチップDIC1の、図8に示されるクロック入力回路201とバッファ回路202の組合せに相当し、この組合せを「バッファ回路」と呼ぶこともある。CK2も同様にドライバICチップDIC2のクロック入力回路201とバッファ回路202の組合せに相当し、この組合せを「バッファ回路」と呼ぶこともある。
FF1〜FF24はフリップフロップであって、図8におけるフリップフロップFFA1〜FFA23及びFFA25、FFB1〜FFB23及びFFB25、FFC1〜FFC23及びFFC25、又はFFD1〜FFD23及びFFD25に相当する。
SEL1はドライバICチップDIC1の選択回路であって、図8における選択回路SELに相当する。同様にSEL2もドライバICチップDIC2の選択回路SELに相当する選択回路である。
なお、図8には、フリップフロップFFA24、FFB24、FFC24、FFD24が示されているが、印刷データの転送の際には、フリップフロップFFA23、FFB23、FFC23、FFD23の出力が選択回路SELで選択されてフリップフロップFFA25、FFB25、FFC25、FFD25に転送されるので、フリップフロップFFA24、FFB24、FFC24、FFD24は図26には図示されていない。
図26においては、バッファ回路CK1により24個のフリップフロップFF1〜FF24のクロック端子を駆動するように簡略化して描かれているが、実際には全部で100個のフリップフロップ素子がバッファ回路CK1により駆動される。
同様に、FF25〜FF48もドライバICチップDIC2に備えられたフリップフロップであって、図8におけるフリップフロップFFA1〜FFA23及びFFA25、FFB1〜FFB23及びFFB25、FFC1〜FFC23及びFFC25、又はFFD1〜FFD23及びFFD25に相当する。
DTO1はドライバICチップDIC1の出力バッファであって、図8において符号207〜210で示されるもののいずれかに相当する。DT02も同様にドライバICチップDIC2の出力バッファ207〜210のいずれかに相当する出力バッファである。
図27は図26に示される実施の形態1の回路の動作を示すタイムチャートである。
ドライバICチップDIC1内のバッファ回路CK1から生成されるクロックCK1とドライバICチップDIC2内のバッファ回路CK2から生成されるクロックCK2とは、同期していることが望ましいが、実際には回路の特性のばらつきのため、若干ずれている。このずれは例えば1nsec.程度であり、出力バッファDTO1又はDTO2における遅れTDO、及び入力バッファDTI1又はDTI2における遅れTDI、フリップフロップFFにおける遅れTFFの和(例えば10nsec.以上)に比べて十分に小さい。
図27において、LEDヘッドのデータ入力信号であるDATAI端子に時刻tdAにデータd48が入力され、それに引き続きデータd49、d50、…が順に与えられている。
また、データd48、d49、d50、…から成るデータ列の転送クロック信号はCLK−Pであり、転送クロック信号CLK−Pの周期TCLK毎に、転送クロック信号CLK−Pの立ち下がりエッジの時刻tdBに、データがシフトレジスタ中に取り込まれる。
このとき、データ入力信号DATAIのセットアップ時間がTs0、ホールド時間がTh0として図中に記載されている。
ドライバICチップDIC1へ入力されたデータ入力信号DATAIは遅延回路DTI1により時間TDI遅延される。遅延回路DTI1の出力DTI1は、データd48、d49、d50、…から成るデータ列としてフリップフロップFF1へ順に入力される。
一方、クロック信号CLK−Pはバッファ回路CK1によって、ある時間TCKだけ遅延してフリップフロップFF1〜FF24へ入力される。
フリップフロップFF1の入力部においては、データ信号とクロック信号とがそれぞれTDIとTCKで示される時間遅延されることになり、クロック信号の立ち下がりエッジに対するデータ信号のセットアップ時問とホールド時間がTs1、Th1となる。
LEDヘッドの信号入力部(入力コネクタ部)におけるセットアップ時間Ts0、ホールド時間Th0との関係を求めるため、時刻tdAを起点として考えると、従来例について図7を参照して説明したのと同様に、次式(1)を得る。
Ts0+TCK−Ts1−TDI=0 …(1)
また、時刻tdBを起点として考え、従来例について図7を参照して説明したのと同様に、次式(2)を得る。
Th0+TDI−Th1−TCK=0 …(2)
これらを整理することで、従来例について図7を参照して説明したのと同様に、次式(3)及び(4)を得る。
Ts1=Ts0+TCK−TDI …(3)
Th1=Th0+TDI−TCK …(4)
一方、ドライバICチップDIC1内のクロック信号CK1よりある時間TFF遅延してフリップフロップの出力信号が変化する。図27においては、フリップフロップFF1の出力データ列としてデータd47、d48、d49、d50、…が、フリップフロップFF24の出力データ列としてデータd24、d25、d26、d27、…が順に出力されることが示されている。
フリップフロップFF24(図8のFFA25、FFB25、FFC25、FFD25)の出力信号はドライバICチップDIC1の出力バッファ回路DTO1(図8の207〜210)によりTDO遅延して出力波形DTO1として出力される。
この信号は次段のドライバICチップDIC2に入力され、ドライバICチップDIC2内の遅延回路DTI2により時間TDI遅延して出力される。
一方、ドライバICチップDIC2に入力されたクロック信号は、バッファ回路CK2によりTCK遅延して、フリップフロップFF25〜FF48へ入力される。
ドライバICチップDIC2のフリップフロップFF25の入力部におけるデータのセットアップ時間Ts2を求めると、時刻tdBを起点として考え次式(8)を得る。
TCK+TFF+TDO+TDI+Ts2−TCLK−TCK=0 …(8)
整理すると、
Ts2=TCLK−(TFF+TDO+TDI) …(9)
となる。
フリップフロップを正常動作させるためには所望のセットアップ時間Tsとホールド時間Thを確保する必要がある。
第1段のドライバICチップDIC1と第2段のドライバICチップDIC2の間におけるデータ転送においても、第2段のドライバICチップDIC2のシフトレジスタ入力段のフリップフロップに所望のセットアップ時間を与える必要があり、いま仮にTs2>0とすると、
TCLK>TFF+TDO+TDI …(10)
となる。
第i段(iは2乃至24のいずれか)のドライバICチップ(と第(i+1)段)のドライバICチップの間におけるデータ転送においても同様である。
従来技術による構成のもとでは
TCLK>TFF+TSEL+TDO+TDI …(7)
であったのと比べると、選択回路による遅延時間TSELか削減されたことで、クロック周期の限界値を短くすることができ、最大動作クロック周波数を増加させ得ることが判る。
実施の形態1の構成おいてはドライバICチップをカスケード接続してなるLEDヘッドにおいては、データ転送時におけるクロック周期の満たすべき条件は
TCLK>TFF+TDO+TDI …(10)
となり、従来技術による構成のもとでは
TCLK>TFF+TSEL+TDO+TDI …(7)
であったのと比べると、選択回路による遅延時間TSELが削減されたことでクロック同期の限界値を短くすることができ、最大動作クロック周波数を大幅に増加させることかできる。
選択回路による遅延時間TSELが削減できるのは、フリップフロップがクロックCK1、CK2により一斉に動作するためである。即ち、本実施の形態でも選択回路SELには遅延時間TSELがあるが、選択回路の出力を入力とする第25段のフリップフロップFFA25、FFB25、FFC25、FFD25も、第1乃至第24段のフリップフロップと同じクロックで動作し、選択回路による遅延時間があっても、フリップフロップの動作には影響が及ばない。
以上、各ドライバICチップのドット(LED)を奇数番目のドットと偶数番目のドットに分け、奇数番目のドットのための共通のスイッチ109、偶数番目のドットのための共通のスイッチ110とをそれぞれ別のタイミングで駆動し、また奇数番目のドットのための補正データと偶数番目のドットのための補正データを別のタイミングで転送する場合について説明したが、ドットを上記のように分ける代わりに他の方法で2つの群に分ける場合にも本発明を適用することができる。
実施の形態2.
図28は実施の形態2によるドライバICチップの詳細な構成を示すブロック図である。図28に示されるドライバICチップは図3に示されるドライバICチップの代わりに用いることができるものであり、図28に示されるドライバICチップを複数個カスケード接続したものを用いて、図2を参照して説明したのと同様のLEDヘッドを構成することができ、またそのようなLEDヘッドを用いて、図1を参照して説明したのと同様な画像形成装置を構成することもできる。図28に示されるドライバICチップは、概して図3に示されるドライバICチップと同一であるが以下の説明から理解されるような違いがある。なお、同一である点については、一部説明を省略している。
FFA1〜FFA25、FFB1〜FFB25、FFC1〜FFC25、FFD1〜FFD25はフリップフロップであって、4つの互いに並列的なシフトレジスタSFRa、SFRb、SFRc、SFRdを構成する。
SELは選択回路である。
LTA1〜LTD1、…LTA24〜LTD24はラッチ素子であって、これら全体でラッチ回路を構成している。
MEMはメモリ回路であり((24×4)個のメモリ回路に対して同じ符号が付してある)、メモリ回路MEMには、LEDの光量ばらつき補正のための補正データ(ドット補正データ)が格納される。メモリ回路MEMに格納されたチップ毎の補正データも、印刷の際に、読み出されて、LEDの駆動電流の補正に利用される。
メモリ回路MEMの各々は、互いに隣接する奇数番目及び偶数番目のLED(ドット)のそれぞれの補正データを格納し、2組のデータ出力端子Mo、Meから読み出し可能になっている。データ出力端子の組Moは、図9に示すように、端子Mo0、Mo1、Mo2、Mo3から成り、4ビットのドット補正データHo3、Ho2、Ho1、He0を並列的に出力する。データ出力端子の組Meは、端子Me0、Me1、Me2、Me3から成り、4ビットのドット補正データHe3、He2、He1、He0を並列的に出力する。
MCMはメモリ回路であり、LEDアレイチップ毎の光量補正データ(チップ補正データ)もしくはチップ補正データHcを格納し、データ出力端子Mcから読み出し可能になっている。データ出力端子の組Mcは、先に図10を参照して説明したように、端子Mc0、Mc1、Mc2、Mc3から成り、4ビットの補正データHc3、Hc2、Hc1、Hc0を並列的に出力する。メモリ回路MCMに格納されたチップ補正データHcも、印刷の際に、読み出されて、LEDの駆動電流の補正に利用される。
MOEもメモリ回路であり、メモリ回路MOEには、そのドライバICチップの共通スイッチ制御信号出力端子KDRから出力される共通スイッチ制御信号KDRの値を決めるためのデータ(共通スイッチ制御データ)Hkが格納される。メモリ回路MOEに格納されたデータHkは、印刷の際(印刷データに基づくLEDの駆動の際)に読み出されて、共通スイッチ制御信号KDRの生成に利用される。
MUXはマルチプレクサ回路であり((24×4)個のマルチプレクサ回路に対して同じ符号が付してある)、これらの各々は、対応するメモリ回路MEMの2つの出力端子Mo、Meから読み出される2組の補正データ(即ち、奇数番目のドットのための補正データHo(Ho3、Ho2、Ho1、Ho0から成る)と偶数番目のドットのための補正データHe(He3、He2、He1、He0から成る))を2組の入力端子Xo、Xeで受けて、そのいずれかを選択して出力端子XQから出力する。
図12に示されるように、データ入力端子の組Xoは、4つの端子Xo3、Xo2、Xo1、Xo0から成り、4ビットのドット補正データHo3、Ho2、Ho1、Ho0を並列的に入力する。データ入力端子の組Xeは、4つの端子Xe0、Xe1、Xe2、Xe3から成り、4ビットのドット補正データHe3、He2、He1、He0を並列的に入力する。
データ出力端子の組XQは、4つの端子XQ3、XQ2、XQ1、XQ0から成り、選択された4ビットの補正データを並列的に出力する。
DRVはLED駆動部であり、((24×4)個のLED駆動部に対して同じ符号が付してある)ラッチ素子LTA1〜LTA24、LTB1〜LTB24、LTC1〜LTC24、LTD1〜LTD24のうちの対応するものからの点滅データと、対応するマルチプレクサ回路MUXから供給される補正データに基づいて、LEDの駆動電流を出力する。
CTR1は第1の制御回路であって、補正データをメモリ回路MEMやメモリ回路MCMに対して書き込むときに書き込み指令信号(メモリセル選択信号W0〜W3、及びイネーブル信号E1、E2)を発生する。なお、イネーブル信号E2は後述のように、選択回路SELの制御にも用いられるが、メモリの書込みの制御にも用いられるので、便宜上「イネーブル信号」と呼ばれる。第1の制御回路CTR1はメモリ制御回路とも呼ばれる。
メモリ回路MOEへの共通スイッチ制御データの書き込みは、メモリセル選択信号W0〜W3のいずれか、例えば、W3により制御される。
CTR2は第2の制御回路であって、マルチプレクサ回路MUXに対し奇数番目のドットのためのデータと偶数番目のドットのためのデータとのデータ選択信号(切り替え指令信号)S1P、S1N、S2P、S2Nを発生する。第2の制御回路CTR2はマルチプレクサ制御回路とも呼ばれる。
CTR3は第3の制御回路であって、共通スイッチ制御信号KDRを生成する。第3の制御回路は、共通スイッチ制御回路とも呼ばれる。
ADJは制御電圧発生回路であって、基準電圧端子VREFより入力された基準電圧値VREFを受けて、LED駆動のための制御電圧Vcontを発生する。この際、メモリ回路MCMから端子Mcを介して供給される補正データに基づいて、制御電圧の値が補正される。基準電圧値VREFは図示しないレギュレータ回路により発生されるものであり、LEDの全点灯駆動時のように電源電圧が一瞬降下するような状況においても、基準電圧VREFは所定値のままとすることができ、LED駆動電流の低下は発生しないようになっている。
201は小振幅差動信号CLK−P、CLK−Nの入力回路であり、小振幅信号CLK−P、CLK−NをドライバICチップ内部で用いられる論理振幅信号に変換するためのものである。
202はバッファ回路であり、入力回路201の信号を受けて、フリップフロップFFA1〜FFA25、FFB1〜FFB25、FFC1〜FFC25、FFD1〜FFD25から成るシフトレジスタのクロック信号CKを駆動する。バッファ回路202は多数のフリップフロップを駆動するので、大きな駆動能力を有し、比較的大きな遅延時間を有する。
331〜334は遅延回路であり、小振幅差動入力回路201やバッファ回路202等による信号遅延に略等しい遅延時間をデータ信号に対しても与えることで、クロック信号経路とデータ信号経路との間で、信号遅延に著しい差を生じないように、即ち各フリップフロップFFに、クロック信号の供給とデータ信号の供給が適切なタイミング(位相)関係を有することになるようにしている。
207〜210はバッファ回路であって、フリップフロップFFA25、FFB25、FFC25、FFD25のQ端子からの出力信号を受けて、データ出力端子DATAO3〜DATAO0を駆動する。
211は抵抗であって、ストローブ端子STBと電源VDDとの間に接続されて、プルアップ素子を構成している。
335は抵抗であって、遅延時間選択信号端子DLYと電源VDDとの間に接続されて、プルアップ素子を構成している。
212、213はインバータ回路、214はNAND回路である。
フリップフロップFFA1〜FFA25はカスケード接続されており、ドライバICチップのデータ入力端子DATAI0は遅延回路331を介してフリップフロップFFA1のD端子に接続され、フリップフロップFFA23のQ端子からの出力(フリップフロップFFA24のD端子への入力)及びフリップフロップFFA24のQ端子から出力は選択回路SELの入力端子A0及びB0に入力され、これらの入力端子に対応する(即ち、これらの入力端子への入力のいずれかが選択されて出力される)出力端子YOはフリップフロップFFA25のD端子と接続され、フリップフロップFFA25のQ端子からの出力はバッファ回路207を介してドライバICチップのデータ出力端子DATAO0に接続されている。
同様に、フリップフロップFFB1〜FFB25、FFC1〜FFC25、FFD1〜FFD25もそれぞれカスケード接続されており、ドライバICチップのデータ入力端子DATAI1、DATAI2、DATAI3は遅延回路332〜334を介してフリップフロップFFB1、FFC1、FFD1のD端子にそれぞれ接続されている。
フリップフロップFFB23及びFFB24、フリップフロップFFC23及びFFC24、フリップフロップFFD23及びFFD24のQ端子からの出力も選択回路SELの入力端子A1、B1、A2、B2、A3、B3に接続され、これらに対応する出力端子Y1、Y2、Y3はそれぞれフリップフロップFFB25、FFC25、FFD25のD端子と接続され、フリップフロップFFB25、FFC25、FFD25のQ端子からの出力はバッファ回路208〜210を介してドライバICチップのデータ出力端子DATAO1、DATAO2、DATAO3にそれぞれ接続されている。
従って、フリップフロップFFA1〜FFA25、FFB1〜FFB25、FFC1〜FFC25、FFD1〜FFD25は、それぞれカスケード接続された25段のフリップフロップを備えたシフトレジスタSFRa、SFRb、SFRc、SFRdを構成しており、選択回路SELによりシフト段数を24段と25段とに切り替えることができる。
選択回路SELは、イネーブル信号E2によって制御されて上記の選択動作を行う。即ち、イネーブル信号E2がHighのときは、入力端子B0〜B3を出力端子Y0〜Y3に接続して、シフトレジスタSFRa、SFRb、SFRc、SFRdを25段のシフトレジスタとして動作させ、イネーブル信号E2がLowのときは、入力端子A0〜A3を出力端子Y0〜Y3に接続して、シフトレジスタSFRa、SFRb、SFRc、SFRdを24段のシフトレジスタとして動作させる。
カスケード接続された26段のドライバICチップのうちの最後の段以外の段、即ち第i段(iは1乃至25のいずれか)ドライバICチップDICiのデータ出力端子DATAO0〜DATAO3は、次段(第(i+1)段)のドライバICチップDIC(i+1)のデータ入力端子DATAI0〜DATAI3にそれぞれ接続されている。
従って、ドライバICチップDIC1〜DIC26のフリップフロップFFA1〜FFA25は、印刷制御部1から初段のドライバICチップDIC1に入力されるデータ信号HD−DATA0をクロック信号に同期してシフトさせる24×26段あるいは25×26段のシフトレジスタSFRaを構成している。
同様に、ドライバICチップDIC1〜DIC26のフリップフロップFFB1〜FFB25、FFC1〜FFC25、FFD1〜FFD25は、印刷制御部1から初段のドライバICチップDIC1に入力されるデータ信号HD−DATA1、HD−DATA2、HD−DATA3をクロック信号に同期してシフトさせる24×26段あるいは25×26段のシフトレジスタSFRb、SFRc、SFRdをそれぞれ構成している。
ラッチ素子LTA1〜LTA24、LTB1〜LTB24、LTC1〜LTC24、LTD1〜LTD24は、ラッチ信号LOAD−Pによりラッチ動作が行われる。ラッチ素子LTA1〜LTA24は、フリップフロップFFA1〜FFA23、FFA25に格納されたデータ信号HD−DATA0をラッチする。
同様に、ラッチ素子LTB1〜LTB24はフリップフロップFFB1〜FFB23、FFB25に格納されたデータ信号HD−DATA1をラッチする。
ラッチ素子LTC1〜LTC24はフリップフロップFFC1〜FFC23、FFC25に格納されたデー夕信号HD−DATA2をラッチする。
ラッチ素子LTD1〜LTD24はフリップフロップFFD1〜FFD23、FFD25に格納されたデー夕信号HD−DATA3をラッチする。
NAND回路214には、端子STBに入力されるストローブ信号HD−STB−Nと、ロード端子LOADより入力されるラッチ信号LOAD−Pがそれぞれインバータ回路212、213を介して入力され、LED駆動部DRVによるLEDの駆動のタイミングを定める信号(駆動タイミング信号)DSTを生成する。
駆動タイミング信号DSTは、ストローブ信号HD−STB−Nとラッチ信号LOAD−PがともにLowのときに、Lowとなり、このときLED駆動部DRVにより、LEDが駆動される。
また、遅延回路331〜334の制御端子は遅延時間選択信号端子DLYに接続されている。
図29は図28に示したドライバICチップを用いて成るLEDヘッドの構造を示す図である。
本実施の形態でも、A4サイズの用紙に1インチ当たり600ドットの解像度で印刷可能なLEDヘッドを想定する。この場合、LED素子の総数は4992ドットであり、これを構成するために、例えば各々192個のLED素子を備えた26個のLEDアレイチップが直線状に配列されている。
但し、図29では図示の簡略化のため、2個のLEDアレイチップCHP1、CHP2とこれらに対応して配置された2個のドライバICチップDIC1、DIC2のみが示されている。言い換えると、第3段乃至第26段のLEDアレイチップCHP3〜CHP26、及び第3段〜第26段のドライバICチップDIC3〜DIC26は図示が省略されている。LEDアレイチップCHP1〜CHP26は、互いに同一の回路により構成され、ドライバICチップDIC1〜DIC26は、互いに同一の回路により構成され、互いにカスケード接続されている。
101〜108はLED素子であって、LEDアレイチップ毎に192個ずつ配置されている。
第1の共通スイッチを構成するパワーMOS109のドレーンはLED101、103、105、107等のカソードと接続され、第2の共通スイッチを構成するパワーMOS110のドレーンはLED102、104、106、108等のカソードと接続されている。パワーMOS109、110のソースはグランドに接続されている。
このように各LEDアレイCHP1、CHP2内の奇数番目のLED素子101、…103、105、…107はカソードが互いに接続され、即ちすべて共通カソードノードCCoに接続され、該共通カソードノードCCoは、パワーMOS109を介してグランドGNDに接続されている。一方、偶数番目のLED素子102、…104、106、…108はカソードが互いに接続され、即ちすべて共通カソードノードCCeに接続され、該共通カソードノードCCeは、パワーMOS110を介してグランドGNDに接続されており、第1の共通スイッチ109と第2の共通スイッチ110を異なるタイミングでオンさせることにより、奇数番目のLED素子101、…103、105、…107と、偶数番目のLED素子102、…104、106、…108が時分割駆動される。
1段目のドライバICチップDIC1の遅延時間選択信号端子DLYはグランドに接続され、2段目以降のドライバICチップDIC2〜DIC26(図29にはDIC2のみが示されている)の遅延時間選択信号端子DLYは開放とされる。グランドGNDに接続されたドライバICチップDICの遅延時間選択信号端子DLY(遅延時間選択信号のレベル)はLowレベルとなる。一方、前述したようにドライバICチップDIC1〜DIC26の内部において遅延時間選択信号端子DLYの入力はVDDにプルアップされているので、遅延時間選択信号端子DLYが開放されたドライバICチップDICの遅延時間選択信号端子DLY(遅延時間選択信号のレベル)はHighとなる。
また、パワーMOS109は、そのゲートが第1段のドライバICチップDIC1の共通スイッチ制御信号出力端子KDRと接続され、第1段のドライバICチップDIC1の共通スイッチ制御信号出力端子KDRから供給される制御信号KDR1により制御される。
パワーMOS110は、そのゲートが第2段のドライバICチップDIC2の共通スイッチ制御信号出力端子KDRと接続され、第2段のドライバICチップDIC2の共通スイッチ制御信号出力端子KDRから供給される制御信号KDR2により制御される。
図29に示す構成においては、4つ(4連)の印刷データ信号HD−DATA3〜0が入力され、それぞれのLED素子の駆動に用いられる。また、奇数番目のLED素子と偶数番目のLED素子は時分割的に駆動される。従って、隣接するLED素子8個のうち、奇数番目同士あるいは偶数番目同士の4画素分のデータをクロック信号HD−CLK毎に同時に送出することができる。
このため、印刷制御部1から出力される印刷データ信号HD−DATA3〜0はクロック信号HD−CLKと共にLEDヘッド19に入力され、実施の形態1に関連して図8を参照して説明したのと同様に各ドライバICチップDIC1、DIC2内に設けられた4つの互いに並列的に設けられたシフトレジスタ中を、前記した4992ドット分のドットデータが順次転送される。この順次転送においては、例えば、奇数番目のすべてのドット(2496個のドット)のドットデータが先に転送され、その後偶数番目のすべてのドット(2496個のドット)のドットデータが転送される。
奇数番目のすべてのドットのドットデータの転送が終わると、ラッチ信号HD−LOADがLEDヘッド19に入力され(HD−LOADがHighにされ)、これらのドットデータはシフトレジスタを構成する複数段のフリップフロップにそれぞれ対応して設けられたラッチ素子にそれぞれラッチされる。
偶数番目のすべてのドットのドットデータの転送が終わると、ラッチ信号HD−LOADがLEDヘッド19に入力され(HD−LOADがHighにされ)、これらのドットデータはシフトレジスタを構成する複数段のフリップフロップにそれぞれ対応して設けられたラッチ素子にそれぞれラッチされる。
奇数番目のすべてのドットのドットデータのラッチ、及び偶数番目のすべてのドットのドットデータのラッチが終わり、すべてのドットのデータが揃う(ラッチされた状態となると)、ドットデータと印刷駆動信号(ストローブ信号)HD−STB−Nとによって、発光素子(今の例ではLEDである)のうち、High(高)レベルであるドットデータに対応するものが点灯される。なお、VDDは電源、GNDはグランド(グランド電位ノード)である。
HD−HSYNC−Nは上記した主走査同期信号であり、この主走査同期信号HD−HSYNC−Nが一度発生されてから次に発生されるまでの期間を主走査期間と呼び得る。一つの主走査期間において、すべてのLED素子の各々に1ビットの印刷データ、即ち全体で、26×24×4×2(=4992)ビットが転送される。例えば、各主走査期間の前半で奇数番目のドットのための26×24×4(=2496)ビットの印刷データが転送され、後半で偶数番目のドットのための26×24×4(=2496)ビットの印刷データが転送される。
VREFはLED駆動のための駆動電流値を指令するための基準電圧であって、LEDヘッド19内に設けられた図示しない基準電圧発生回路により発生される。
図30は図28に示した遅延回路331〜334の各々の構成を示す回路図である。
351〜359はインバータ回路、360、361はAND回路、362はOR回路である。
インバータ回路351〜357は直列に接続されインバータチェーンを構成している。
遅延回路の入力端子Daはインバータ351の入力に接続されている。
AND回路360の一方の入力端子はインバータ357の出力に接続され、他方の入力端子はインバータ359の出力に接続されている。
AND回路361の一方の入力端子はインバータ351の出力に接続され、他方の入力端子は遅延回路の遅延時間選択信号端子DLYに接続されている。
インバータ359の入力端子は遅延回路の遅延時間選択信号端子DLYに接続されている。
OR回路362の2つの入力端子はAND回路360及び361の出力端子とそれぞれ接続されている。
OR回路362の出力端子はインバータ358の入力端子と接続され、インバータ358の出力は遅延回路の出力端子Dyと接続されている。
図31は、図28に示した遅延回路331〜334の各々として図30に示した遅延回路の代わりに用い得る遅延回路の一変形例を示す。
351〜359はインバータ回路であり、351〜357は直列に接続されインバータチェーンを構成している。
370、371はトランスミッションゲート回路である。
遅延回路の入力端子Daはインバータ351の入力に接続されている。
トランスミッションゲート回路370の第1の主端子はインバータ357の出力端子と接続され、トランスミッションゲート回路371の第1の主端子はインバータ351の出力端子と接続され、トランスミッションゲート回路370及び371の第2の主端子同士は接続され、インバータ358の入力端子と接続され、インバータ358の出力は遅延回路の出力端子Dyと接続されている。
インバータ359の入力端子とトランスミッションゲート回路370のPMOS側ゲート端子とトランスミッションゲート回路371のNMOS側ゲート端子とは遅延回路の遅延時間選択信号端子DLYに接続され、トランスミッションゲート回路370のNMOS側ゲート端子とトランスミッションゲート回路371のPMOS側ゲート端子とはインバータ回路359の出力と接続されている。
図30、図31に示される遅延回路では、複数のインバータ回路が縦続接続され、その接続段数が切替可能に構成されているが、インバータ回路は、一種のバッファ回路であり、図30、図31に示される遅延回路は、インバータ回路以外のバッファ回路を縦続接続し、その段数が切り替え可能なもので構成することもできる。
図28に示したドライバICチップDICをカスケード接続して成る回路において、印刷データ転送における動作の概要を分かりやすくするため、第1段のドライバICチップと第2段のドライバICチップの要部を抜き出して記載した回路図は図26と同じとなる。但し、第1段のドライバICチップ内の遅延回路DTI1と第2段のドライバICチップDIC2内の遅延回路DTI2とでは遅延時間が異なる。
図32は図26に示される実施の形態2の回路の動作を示すタイムチャートである。
また、図27とは異なり、遅延回路DTI1の遅延時間がTDI1で、遅延回路DTI2の遅延時間がTDI2で示されている。
図32において、LEDヘッドのデータ入力信号であるDATAI端子に時刻teAにデータd48が入力され、それに引き続きデータd49、d50、…が順に与えられている。
また、データd48、d49、d50、…から成るデータ列の転送クロック信号はCLK−Pであり、転送クロック信号CLK−Pの周期TCLK毎に、転送クロック信号CLK−Pの立ち下がりエッジの時刻teBに、データがシフトレジスタ中に取り込まれる。
このとき、データ入力信号DATAIのセットアップ時間がTs0、ホールド時間がTh0として図中に記載されている。
ドライバICチップDIC1へ入力されたデータ入力信号DTAT1は遅延回路DTI1により時間TDI1遅延される。遅延回路DTI1の出力DTI1は、データd48、d49、d50、…から成るデータ列としてフリップフロップFF1へ順に入力される。
遅延回路の構成を示す図30から明らかなように、本実施の形態による遅延回路DTI1、DTI2においては遅延時間選択信号端子DLYの信号レベルがLowの場合にはインバータチェーンの段数を8段として、遅延時間を長くし、遅延時間選択信号端子DLYの信号レベルがHighの場合にはインバータチェーンの段数を2段として、遅延時間を短くすること、即ち切り替えが可能であり、これにより遅延回路DTI1、DTI2による信号遅延時間を2段階に切り替えることができる。各ドライバICチップDICの遅延時間選択信号端子DLYは、図28に示されるように、プルアップ抵抗335により電源VDDに接続されているので、遅延時間選択信号端子DLYが開放されているときは、その電位はHighとなり、遅延時間選択信号端子DLYが接地されているときは、その電位はLowとなる。本実施の形態では、上記のように、1段目のドライバICチップDIC1は、その遅延時間選択信号端子DLYが接地されて、遅延回路DT1(331〜334)の遅延時間を長くし、2段目以降のドライバICチップDIC2、DIC3、…は、その遅延時間選択信号端子DLYが開放されて、遅延回路DT2(331〜334)の遅延時間を短くしている。
一方、クロック信号CLK−Pはバッファ回路CK1によって、ある時間TCKだけ遅延してフリップフロップFF1〜FF24へ入力される。
フリップフロップFF1の入力部においては、データ信号とクロック信号とがそれぞれTDI1とTCKで示される時間遅延されることになり、クロック信号の立ち下がりエッジに対するデータ信号のセットアップ時間とホールド時間がTs1、Th1となる。
LEDヘッドの信号入力部 (入力コネクタ部)におけるセットアップ時間Ts0、ホールド時間Th0との関係を求めるため、時刻teAを起点として考えると、次式を得る。
Ts0+TCK−Ts1−TDI1=0 …(1A)
また、時刻teBを起点として考え次式(2A)を得る。
Th0+TDI1−Th1−TCK=0 …(2A)
これらを整理することで、次式(3A)及び(4A)を得る。
Ts1=Ts0+TCK−TDI1 …(3A)
Th1=Th0+TDI1−TCK …(4A)
一方、ドライバICチップDIC1内のクロック信号CK1よりある時間TFF遅延してフリップフロップの出力信号が変化する。図32においては、フリップフロップFF1の出力データ列としてd47、d48、d49、d50、…が、フリップフロップFF24の出力データ列としてd24、d25、d26、d27、…が順に出力されることが示されている。
フリップフロップFF24(図28のFFA25、FFB25、FFC25、FFD25)の出力信号はドライバICチップDIC1の出力バッファ回路DTO1(図28の207〜210)によりある時間TDO遅延して出力波形DTO1として出力される。
この信号は次段のドライバICチップDIC2に入力され、ドライバICチップDIC2内の遅延回路DTI2により時間TDI2遅延して出力される。
図29を用いて説明したように、ドライバICチップDIC1の遅延時間選択信号端子DLYはLowレベルとされ、ドライバICチップDIC2〜DIC26の遅延時間選択信号端子DLYはHighレベルに設定されている。
図30を用いて説明したように、ドライバICチップDIC2の遅延時間選択信号端子DLYをHighレベルとすることでその内部に備えたインバータチェーンの段数が2段に切り替えられる。
一方、ドライバICチップDIC2に入力されたクロック信号は、バッファ回路CK2によりある時間TCK遅延して、フリップフロップFF25〜FF48へ入力される。
ドライバICチップDIC2のフリップフロップFF25の入力部におけるデータのセットアップ時間Ts2を求めると、時刻teBを起点として考え次式(8B)を得る。
TCK+TFF+TDO+TDI2+Ts2−TCLK−TCK=0 …(8B)
整理すると、
Ts2=TCLK−(TFF+TDO+TDI2) …(9B)
となる。
なお、図26におけるドライバICチップDIC1、DIC2は同一の回路構成から成るチップであり、個々のチップごとに多少の特性ばらつきを持っているものの、同一ヘッドユニット内で見た時その特性差は小さい。
そのため、図26におけるバッファ回路CK1、CK2の遅延時間もほぼ同じであるとして簡略化し、図32ではTCKとして記載している。
同様に、ドライバICチップIC2のフリップフロップFF25の入力部におけるデータのホールド時間Th2を求めると、時刻teCを起点として考え次式(9C)を得る。
TFF+TDO+TDI2−Th2=0 … (9C)
整理して、
Th2=TFF+TDO+TDI2 … (9D)
を得る。
フリップフロップを正常動作させるためには、当該フリップフロップの入力部において所望のセットアップ時間Tsとホールド時間Thを確保する必要がある。
第1段のドライバICチップDIC1と第2段のドライバICチップDIC2の間におけるデータ転送においても、第2段のドライバICチップDIC2のシフトレジスタ入力段のフリップフロップに所望のセットアップ時間を与える必要があり、いま仮にTs2>0とすると、
TCLK>TFF+TDO+TDI2 …(10B)
となる。
第i段(iは2乃至24のいずれか)のドライバICチップ(と第(i+1)段)のドライバICチップの間におけるデータ転送においても同様である。
従来技術による構成のもとでは、
TCLK>TFF+TSEL+TDO+TDI …(7)
であったのと比べると、選択回路による遅延時間TSELが削減されたことで、クロック周期の限界値を短くすることができ、最大動作クロック周波数を増加させ得ることが判る。
それに加えて、実施の形態2の構成においてはカスケード接続の第2段以降のドライバICチップにおける遅延回路のインバータチェーン段数を少なく設定することで遅延時間TDI2を短くすることができ、クロック周期を短くすることができ、最大動作クロック周波数を増加させることができる。
以上詳細に説明したように、実施の形態2の構成においては、カスケード接続されたドライバICチップ列によりデータ転送を行える条件は
TCLK>TFF+TDO+TDI2 …(10B)
となり、従来技術による構成のもとでは
TCLK>TFF+TSEL+TDO+TDI …(7)
であったのと比べると、選択回路による遅延時間TSELが削減されたことでクロック周期の限界値を短くすることができ、最大動作クロック周波数を増加させることができる。
それに加えて、実施の形態2の構成においてはカスケード接続の第2段以降のドライバICチップにおける遅延回路のインバータチェーン段数を小さく設定することで遅延時間TDI2を短くすることができ、クロック周期をさらに短くすることができ、最大動作クロック周波数をさらに増加させることができる。
実施の形態3.
実施の形態3は実施の形態2において示した駆動装置を備えたドライバICチップの端子配置に関するものである。
図33は図28に示したドライバICチップDICの端子の配置を示す概略平面図である。
図33の構成においては、192個のLED素子を2回に分けて時分割駆動を行うため、96個のLED駆動端子DO1〜DO96を備え、該端子と一対一に対応して設けられた駆動部DRVを備えている。
図28において、121はドライバICチップの端子パッドが形成される面の外形(輪郭)を示す。図示のように、このドライバICチップは端子パッドが形成される面が概して長方形状であり、一対の長辺、即ち第1の長辺121a及び第2の長辺121bと、一対の短辺、即ち第1の短辺121c及び第2の短辺121dとを有する。
DO1〜DO96はLED駆動端子パッドであり、第1の長辺121aに沿って配列されている。
122、123、124はVDD電源端子パッド、
125はVDD電源配線であり、LED駆動端子パッドDO1〜DO96に隣接して配置されたLED駆動部DRVの上に位置する絶縁層の上に配設された部分125aと、VDD電源端子パッド122、123、124に接続するための分岐部125b、125c、125dとを備え、略E字状の帯状配線からなる。
126はVDD電源端子パッド122、123、124以外のパッド、即ち、DATAI0〜DATAI3、DATAO3〜DATAO0、HSYNC、LOAD、CLKP、CLKN、GND、VREF、STB、KDRで表される信号、電源電圧などのための端子パッド(制御端子パッド、電源端子パッド)の全体を指す。パッド122、123、124、及び126は、ドライバICチップDICの第2の長辺121bに沿って配列されている。
データ入力端子DATAI0〜DATAI3は、第1の短辺121cに近い部分に配置され、データ出力端子DATAO0〜DATAO3は、第2の短辺121dに近い部分に配置されている。
また、DLYは遅延回路の遅延時間選択信号の入力端子であって、ドライバICチップ121の第1の短辺(データ入力端子DATAI0〜DATAI3が設けられた部分に近い方の短辺)121c配置されている。
このように配置すれば、複数のドライバICチップDICをカスケード接続したときに、入力端子DLYとグランドパッド382とを接続するボンディングワイヤが邪魔にならずに配置することができて好都合である。
なお図33において、入力端子DLYはLED駆動端子DO1〜DO96の近傍に、即ち第1の長辺121aの側に配置されているが、LED駆動端子DO1〜DO96以外の端子パッド124の側、即ち第2の長辺121bの側に配置することも可能である。
図34(a)乃至(c)は、図33の構成のLEDドライバ(即ち同一構成のドライバチップ)を複数個カスケード接続することで構成されるLEDヘッドの構成を示す。
図34(a)はLEDヘッドのプリント回路板の全体的構成を概略的に示す概略平面図、図34(b)はドライバICチップとLEDアレイの接続状況を示す部分拡大概略平面図、図34(c)は図34(b)の34C−34C線に沿う概略断面図である。
151はLEDヘッドの回路配線が形成されたプリント配線板、152はドライバICチップの列であって、ドライバICチップDIC1〜DIC26から成り、図34(b)においては3つのドライバICチップDIC1〜DIC3の部分が拡大されて示されている。
153はLEDアレイチップの列であって、図34(b)におけるLEDアレイチップCHPI〜CHP3の部分が拡大されて示されている。
150はLEDヘッドのコネクタ端子であって、LEDヘッドの制御信号や電源端子が含まれる。
図34(a)に示されるように、カスケード接続のため、複数の、例えば26個のドライバICチップが直線を成すように配列するとき、最後の段以外の段のいずれか(第i段(26個のドライバICチップがカスケード接続される場合には、iは1乃至25))のドライバICチップの第2の短辺121dが次の段(第(i+1)段)のドライバICチップの第1の短辺121cと隣接し、第1段のドライバICチップの第1の短辺121cは、カスケード接続された複数のドライバICチップの列の第1の端部を構成し、最後の段、例えば第26段のドライバICチップの第2の短辺121dは、カスケード接続された複数のドライバICチップの列の第2の端部を構成する。
154、155、156はボンディングワイヤであって、ボンディングワイヤ154はLED素子の共通カソードノード(図29のCCo、CCe)とプリント配線板151に設けられた図示しないカソードパッドとを接続している。
ボンディングワイヤ155はLED素子のアノード端子パッドとドライバICチップの端子パッドが形成される面の、第1の長辺121aに沿って配列されたLED駆動端子パッドDO1〜DO96(図33)を接続し、ボンディングワイヤ156はドライバICチップのVDD電源端子パッド122、123、124、並びに符号DATAI0〜DATAI3、DATAO3〜DATAO0、HSYNC、LOAD、CLKP、CLKN、GND、VREF、STB、KDRで表される信号、電源電圧などのためのパッド(図33でその全体が符号126で示されるもの)、言い換えると、図33において、第2の長辺121bに沿って配列されたパッドと、プリント配線板151のパッド列157とを接続している。
158はプリント配線板151上に設けられた配線パターンであって、例えばドライバICチップDIC1のDATAO3〜DATAO0端子パッドに接続されたボンディングワイヤ156を一旦プリント配線板151の端子パッド157に接続し、該配線パターン158を経由してプリント配線板151の別の端子パッド157に接続し、再びボンディングワイヤ156によって、ドライバICチップDIC2のDATAI3〜DATAI0端子パッドに接続している。
382はプリント配線板151上に設けられた端子パッドであり、図示しない配線パターンによりグランドに接続されている。
383はボンディングワイヤであって、初段のドライバICチップDIC1の遅延時間選択信号端子DLYと配線板151上のグランドパッド382とを接続するよう付線されている。
第2段以降のドライバICチップDIC2〜DIC26の遅延時間選択信号端子DLYは開放とされ、図34においてもドライバICチップDIC2、DIC3の遅延時間選択信号端子DLYには、ボンディングワイヤは接続されていない。
以上のように、複数のドライバICチップのうち、初段のドライバICチップのみにおいて、その遅延時間選択信号端子DLYが配線板151上のグランドパッド382に接続されるので、遅延時間選択信号端子DLYの付加による配線板151上のボンディングパッドの増加数は1である。また、遅延時間選択信号端子DLYは、ドライバICチップの端子パッドが形成される面の短辺側に設けられているので、長辺に沿う端子パッドの数が増加せず、端子パッドの配置が容易となる。しかも、初段のドライバICチップにおいて、遅延時間選択信号端子DLYが、データ入力端子DATAI0〜DATAI3の側に即ち、ドライバICチップ列の一方の端部を構成する初段ドライバICチップの端部(他のドライバICチップと隣接していない端部)121cに設けられているので、ドライバICチップ上の遅延時間選択信号端子DLYと配線板151上のボンディングワイヤとの接続が容易である。
また、実施の形態2と同様、カスケード接続の第2段以降のドライバICチップにおける遅延回路のインバータチェーン段数を小さく設定することで遅延回路による遅延時間を小さくでき、クロック周期を小さくできることで最大動作クロック周波数を増加させることができる。これによって、LEDヘッドを用いるプリンタの印刷時におけるデータ転送時間も短縮され、高速に印刷処理を行うことが可能となった。
なお、上記の説明では、従来例についての図2や実施の形態2についての図29において、LEDアレイチップが2個、ドライバICチップが2個示され、共通スイッチ109及び110は、2個のLEDアレイチップに対してそれぞれ1個ずつ示されている。そして、LEDアレイチップが26個及びドライバICチップがそれぞれ26個設けられている場合に共通スイッチ109及び110は、LEDアレイチップに対してそれぞれ1個ずつ設けられており、即ち、第1の共通スイッチ109が26個のLEDアレイチップのすべての奇数番目のLEDに対して1個設けられ、第2の共通スイッチ110が26個のLEDアレイチップのすべての偶数番目のLEDに対して1個設けられており、奇数番目のLEDに対して設けられた第1の共通スイッチ109には、第1段のドライバICチップDIC1の共通スイッチ制御信号出力端子KDRから制御信号KDR1が供給され、偶数番目のLEDに対して設けられた第2の共通スイッチ110には、第2段のドライバICチップDIC2の共通スイッチ制御信号出力端子KDRから制御信号KDR2が供給されるものとして説明した。しかし、このようにする代わりに、全てのLEDアレイチップのうちの2n個(nは1以上13以下の整数)のLEDアレイチップに対してそれぞれ1個の共通スイッチ109、110を設けられるようにしても良い。その場合、2n個のLEDアレイチップの一つに対応するドライバICチップの共通スイッチ制御信号出力端子KDRから、奇数番目のLEDのための第1の共通スイッチ109に制御信号(KDR1、KDR3、KDR5、…)を供給し、2n個のLEDアレイチップの他の一つに対応するドライバICチップの共通スイッチ制御信号出力端子KDRから、偶数番目のLEDのための第2の共通スイッチ110に制御信号(KDR2、KDR4、KDR6、…)を供給するようにする。例えばnが1の場合、(2m+1)番目(mは0以上で12以下の整数)のドライバICチップの共通スイッチ制御信号出力端子KDRから、(2m+1)番目及び(2m+2)番目のLEDアレイチップの奇数番目のLEDのための共通スイッチ109に制御信号(KDR(2m+1))を供給し、(2m+2)番目のドライバICチップの共通スイッチ制御信号出力端子KDRから、(2m+1)番目及び(2m+2)番目のLEDアレイチップの偶数番目のLEDのための共通スイッチ109に制御信号(KDR(2m+2))を供給する構成とする。この場合には、共通スイッチに制御信号KDRを供給するすべてのドライバICチップ内のメモリ回路MOEに共通スイッチ制御データHkを転送し、格納する。
実施の形態4.
図35は、実施の形態4のドライバICチップの詳細な構成を示すブロック図である。図35に示されるドライバICチップは図3或いは図28に示されるドライバICチップの代わりに用いることができるものであり、図35に示されるドライバICチップを複数個カスケード接続したものを用いて、図2を参照して説明したのと同様のLEDヘッドを構成することができ、またそのようなLEDヘッドを用いて、図1を参照して説明したのと同様な画像形成装置を構成することもできる。図35に示されるドライバICチップは、概して図28に示されるドライバICチップと同一であるが以下の説明から理解されるような違いがある。なお、同一である点については、一部説明を省略している。
実施の形態2では、上記のように、各ドライバICチップDICの遅延時間選択信号端子DLY端子を接地するか開放状態とするかによって、当該ドライバICチップ内の遅延回路331〜334の遅延時間を切り換えているが、本実施の形態では、各ドライバICチップ内のメモリに書き込まれた遅延時間指定データにより、当該ドライバICチップ内の遅延回路331〜334の遅延時間を切替えている。
図35において、MDMはメモリ回路であり、メモリ回路MDMには、同じドライバICチップ内の遅延回路331〜334の遅延時間を選択するための遅延時間指定データHdが記憶される。そのため、メモリ回路MDMは、遅延時間指定データメモリ回路とも呼ばれる。
メモリ回路MDMは図36に示されるように、AND回路411とラッチ素子412とを有する。AND回路411の第1及び第2の入力端子は、メモリ制御回路CTRL1から出力されるイネーブル信号E1及びメモリセル選択信号W3と接続されている。ラッチ素子412のD入力はフリップフロップFFB25のQ端子と接続され、G入力はAND回路411の出力と接続されている。ラッチ素子412のQ端子から出力される信号は、遅延時間指定データHdがラッチされた後は、遅延時間指定データHdと同じ論理値を有するものであり、遅延時間設定データDLYBとして、OR回路413の一方の入力端子に供給される。OR回路413の他方の入力端子は、LOAD−P信号を受けるように接続され、OR回路413の出力は、遅延時間選択データDLYCとして、遅延回路331〜334の遅延時間選択信号端子DLYCに供給される。
図37は図35に示された遅延回路331〜334の構成を示す回路図であり、図37において、351〜359はインバータ回路、360、361はAND回路、362はOR回路である。インバータ回路351〜357は直列に接続されインバータチェーンを構成している。遅延回路の入力端子Daはインバータ351の入力に接続されている。
AND回路360の一方の入力端子はインバータ357の出力に接続され、他方の入力端子は遅延時間選択信号端子DLYCに接続される。
AND回路361の一方の入力端子はAND回路351の出力に接続され、AND回路361の他方の入力端子はインバータ359の出力と接続されている。
また、インバータ359の遅延回路の遅延時間選択信号端子DLYCに接続されている。
OR回路362の2つの入力端子はAND回路360及び361の出力端子とそれぞれ接続される。
OR回路362の出力端子はインバータ358の入力端子と接続され、インバータ358の出力は遅延回路の出力端子Dyと接続されている。
以上のように、図37の遅延回路は、図30の遅延回路と同様であるが、図30では、遅延時間選択信号端子DLYの信号が直接AND回路361に供給されるとともに、インバータ359を介してAND回路360に供給されているのに対し、図37では、遅延時間選択信号端子DLYCの信号がインバータ359を介してAND回路361に供給されるとともに、直接AND回路360に供給されている。これは、遅延時間を長くするための信号の論理値が、図30と図37とで逆であることによる。即ち、図30では、遅延時間を長くするときは、遅延時間選択信号端子DLYがLowとされるが、図37では、遅延時間の遅延時間を長くするときは、遅延時間選択信号端子DLYCがHighとされる。
本実施の形態では、メモリ回路MDMに記憶された遅延時間指定データHdと同じ論理値を有する遅延時間設定データDLYBを、OR回路413を介して遅延時間選択データDLYCとして遅延回路331〜334に供給することにより、遅延回路331〜334の遅延時間を切替えている。具体的には、1段目のドライバICチップDIC1では、遅延時間を長くするため、Highレベルの遅延時間指定データHdがメモリ回路MDMに書き込まれ、2段目以降のドライバICチップDIC2〜DIC26では、遅延時間を短くするため、Lowレベルの遅延時間指定データHdがメモリ回路MDMに書き込まれる。
遅延時間指定データHdは、補正データの書き込みの際に書き込まれ、印刷の際(印刷データに基づくLEDの駆動の際)に読み出されて、遅延回路331〜334の遅延時間の選択のために利用される。さらに、本実施の形態では、遅延時間指定データHdは、補正データの書き込みの最初(最初のサイクル)で書き込まれ、それ以降の補正データの書き込み(2回目以降のサイクル)でも書き込まれた遅延時間指定データHdで指定される遅延時間により補正データの転送が行われる。
メモリ回路MDMの遅延時間指定データHdは、補正データなどと一緒に転送され、書き込まれる。その転送、書込みの概要は、実施の形態1に関して、図21乃至図25を参照して説明したのと同様である。異なる点について、図38、図39を参照して説明する。
第1ステップ:
期間tcAにおいて、チップ補正データHcのbit3の補正データHc3、共通スイッチ制御データHk、無効データDMY及び奇数番目のドットのための補正データHoのbit3の補正データHo3を送出する。
より詳しく言えば、データDATAI3として、各ドライバICチップのための先頭に位置するチップ補正データHc3と、それに続く24個のドット補正データHo3の列を、26個のドライバICチップ分連続させたものを送出する。図39には、第1段のドライバICチップDIC1のためのデータのみが示されている。
第1段及び第2段のドライバICチップのためのデータDATAI2としては、各ドライバICチップのための先頭に位置する共通スイッチ制御データHkと、それに続く24個のドット補正データHo3の列を送出し、第3段乃至第26段のドライバICチップのためのデータDATAI2としては、各ドライバICチップのための先頭に位置する無効データDMYと、それに続く24個のドット補正データHo3の列を送出する。図39には、第1段のドライバICチップDIC1のためのデータのみが示されている。
データDATAI1としては、各ドライバICチップのための先頭に位置する遅延時間指定データHdと、それに続く24個のドット補正データHo3の列を、26個のドライバICチップ分連続させたものを送出する。図39には、第1段のドライバICチップDIC1のためのデータのみが示されている。
データDATAI0としては、各ドライバICチップのための先頭に位置する無効データDMYと、それに続く24個のドット補正データHo3の列を、26個のドライバICチップ分連続させたものを送出する。図39には、第1段のドライバICチップDIC1のためのデータのみが示されている。
以上のデータ転送が行われる間、イネーブル信号E2がHighであり、シフトレジスタは25段に切り替えられているが、これらのデータのシフトレジスタによる転送が完了すると3個のストローブ信号HD−STB−N(図39ではSTB)のパルスが発生して(ストローブ信号HD−STB−Nが3回Lowとなり)、図35のメモリ制御回路CTR1によりイネーブル信号E1がHighに、イネーブル信号E2がLowに切り替えられ、メモリセル選択信号W3が発生されて、補正データHc3、制御データHk、及び補正データHo3、及び遅延時間指定データHdの格納が行われる。また、イネーブル信号E2がLowに変わったことにより、シフトレジスタは24段に切り替えられる。
図38の期間tcB以降の動作は、実施の形態1に関して、図23乃至図25を参照して説明したのと同様である。
印刷時の動作(印刷データ転送、及びLED素子の駆動)は、実施の形態1について、図19を参照して説明したのと同様である。
但し、以下の点で異なる。即ち、実施の形態4の構成においては、各ドライバICチップ内に設けられたメモリ回路MDMに、異なる値の遅延時間指定データHdを格納することにより、各ドライバICチップ内のシフトレジスタの前段の遅延回路の遅延時間を異なる値に設定できるので、1段目ドライバICチップDIC1の遅延回路の遅延時間TDI1に対し、2段目以降のドライバICチップDIC2〜DIC26内の遅延回路の遅延時間TDI2を短く設定することができる。先に計算したように、シフトレジスタのクロック周期は
TCLK>TFF+TDO+TDI2 …(10B)
を満たすように定められるので、遅延時間TDI2を短い値に設定することで、クロック周期の下限値をより短くすることができ、印刷データ転送時の最大動作クロック周波数を増加させることができる。
遅延回路331〜334の遅延時間を、1段目のドライバICチップDIC1と2段目以降のドライバICチップDIC2〜DIC26とで異なる値に設定するための切り替えは、印刷データ転送の開始に先立つ補正データ転送時に行われる。
補正データ転送の開始時点(例えば図15のtaD)においては、遅延時間指定データ(図35におけるHd)はHigh/Low状態が確定しておらず不定である。
前記遅延時間指定データHd信号は図35のOR回路413の一方に入力に接続され、他の一方の入力端子にはLOAD−P信号が入力されている。
前述した補正データ転送時においては、HD−LOAD信号はHighレベルとなっているので(図15)、各ドライバICチップ(DIC1〜DIC26)のロード端子LOAD信号(LOAD−P)もHighレベルとなっていて、OR回路413の出力はHighレベルとなって、遅延回路331〜334はその遅延時間が長い値に設定される。
前述したように、ドライバICチップIC1の入力部におけるクロック信号に対するセットアップ時間とホールド時間は次式(3A)、(4A)で与えられる。
Ts1=Ts0+TCK−TDI1 …(3A)
Th1=Th0+TDI1−TCK …(4A)
遅延時間指定データ(図35におけるHd)はHigh/Low状態が未だ確定しておらず不定であるが、OR回路413の出力DLYCはHighレベルとなって、遅延回路331〜334はその遅延時間が長い値に設定される。
このため、遅延時間TDI1が長い値であるとして求めたホールド時間Th1よりも長いホールド時間を持つよう、印刷制御部1(図1)から送出される信号(HD−DATA3〜0、HD−CLK−P、HD−CLK−N)のタイミングを設定する。
通常この目的のため、クロック信号の周期を大きくして補正データ転送を行う。図15に示される動作においては、印刷データ転送と比べて補正データ転送時のクロック周波数を1/2(すなわちクロック周期を2倍)として、補正データが正常に転送できるようにしている。
また、2段目以降のドライバICチップDIC2〜DIC26においても、そのセットアップ時間は次式(9B)で与えられている。
Ts2=TCLK−(TFF+TDO+TDI2) …(9B)
上式から明らかなように、2段目以降のドライバICチップDIC2〜DIC26の遅延回路の遅延時間が長い値に設定された状態にあっても、クロック周期を十分に長くして補正データ転送を行うことで、シフトレジスタ入力部におけるセットアップ時間を確保することができ、正常に補正データ転送を行うことが出来る。
2段目以降のドライバICチップDIC2〜DIC26のホールド時間Th2についても、
Th2=TFF+TDO+TDI2 …(9D)
で与えられるので、2段目以降のドライバICチップDIC2〜DIC26の遅延回路の遅延時間が長い値に設定された状態にあっても、ホールド時間が長い値への設定であって動作上の支障はない。
また、補正データ転送完了によりカスケード接続の各段における遅延時間設定のための遅延時間指定データ(図35におけるHd)のHigh/Low状態が確定すると、高速データ転送のための望ましい遅延時間配分が設定されるので、引き続く印刷データ転送においては所望の(クロック信号周期の小さい)高速クロック周波数でデータ転送が行えるようになる。
なお、本実施の形態の説明では印刷データ転送と比べて補正データ転送時のクロック周波数を1/2(すなわちクロック周期は2倍)として、補正データが正常に転送できるようにしたが、これは一例にすぎず、補正データ転送時のクロック周波数を1/3やそれ以外の値とすることも勿論可能であり、構成に応じて種々の設定が可能である。
実施の形態5.
実施の形態5は実施の形態4と概して同じであるが以下の点で異なる。即ち、実施の形態4の構成では、遅延回路の遅延時間指定データHdは、電源投入直後は不定となる構成であった。これに対し、実施の形態5では、ドライバICチップDIC内にパワーオンリセット回路が設けられ、電源投入直後における遅延時間指定データHdが所定値に設定される。
図40は実施の形態5で用いられるドライバICチップDICの一部をなす、メモリ回路MDMを示す。図40に示されるメモリ回路MDMは、実施の形態4で用いられる図36のメモリ回路MDMと概して同じであるが、以下の点で異なる。即ち、ラッチ素子として、図36のラッチ素子413の代わりに、セット入力端子S付きのラッチ素子423が用いられ、さらにパワーオンリセット回路425を備えている。パワーオンリセット回路425は、電源オン時にパワーオンリセット信号を出力するものであり、このパワーオンリセット信号により、ラッチ素子423がセットされ、その出力端子Qの信号(Q出力)がHighとなる。
ラッチ素子423は、セット入力端子SがHighレベルとなると、D端子入力やG端子入力の設定に優先してQ出力をHighにすることができ、セット入力端子SがLowレベルに戻ったあとも、D端子入力やG端子入力により新たな状態値の設定が指示されるまで前記Q出力を保持し続ける。
図41は図40のパワーオンリセット回路425の構成を示し、図42はその各部に現れる信号の波形を示す図である。
図41に示されるパワーオンリセット回路425は、抵抗481と、コンデンサ482と、インバータ回路483とを有する。
抵抗481の一端は電源VDDと接続され、抵抗481の他端はコンデンサ482の一方の電極及びインバータ483の入力端子と接続されている。また、コンデンサ482の他方の電極はグランドと接続されている。
インバータ483の出力端子からパワーオンリセット信号RSTが出力される。
図42(a)〜(c)のタイムチャートはプリンタ装置の電源投入時(LEDヘッドの電源もこのとき投入され、ドライバICチップDIC内の電源VDDも投入されることになる)にリセット信号RSTが発生する様子を示す。図42(a)に示される電源電圧VDDは、電源投入以前には略0Vであり、電源投入後所定電圧が発生し、以後電源断となるまで継続出力される。
コンデンサ482の端子電圧(抵抗481とコンデンサ482の接続点の電位)V482は、電源投入以前には略0Vであり、電源投入の結果、電源VDDと接続される抵抗481を介してコンデンサ482が充電され、所定の時定数をもって上昇する。
パワーオンリセット信号RSTはインバータ483の出力波形であり、コンデンサ482の端子電圧V482が所定の閾値V482th未満のときHighレベルを出力し、所定の閾値V482thに達するとLowレベルに遷移する。
図43は実施の形態5のLEDヘッドの動作を示すタイムチャートであって、実施の形態1の説明に用いた図15に対応する。以下、順を追って説明する。
時刻tfAは電源投入の時点を示す。
このとき、図40に示すパワーオンリセット回路425からリセットパルスRSTが発生される(期間tfB)。
図43ではこのとき生じるリセットパルスRSTを、パルス幅Trstを有するものとして示している。
該リセット信号RSTが発生することにより、図40に示したラッチ素子423のセット端子Sにセット信号として入力され、該ラッチ素子423のQ出力DLYBはHighレベルへと遷移する。これらの動作はドライバICチップDIC1〜DIC26の全てにおいて行われる。図43においては、ドライバICチップDIC1内部の遅延時間設定信号DLYBをDLYB(DIC1)として、ドライバICチップDIC2〜DIC26内部の遅延時間設定信号DLYBをDLYB(DIC2〜26)として記載している。
引き続いて行われる補正データの転送開始に先立ち、転送すべきデータが補正データであることを示すためHD−LOAD信号をHighとする(tfD)。
ついで、奇数番目に属するドットについて1ドットあたり4ビットからなる補正データのうち、bit3のデータをHD−DATA3〜0からクロックHD−CLK−Pに同期して入力して、図35のフリップフロップ(FFA1〜FFD25)で構成されるシフトレジスタ中へシフト入力する。
シフト入力が完了すると、期間tfEにおいて、HD−STB−N信号が3パルス入力され、図15に示したのと同様にメモリ回路MEM、MCM、MOE、MDMへのデータ書き込み動作が行われる。
このときドライバICチップDIC1〜DIC26のメモリ回路MDMへ書き込まれるデータは、ドライバICチップDIC1においては論理”1”であり、ドライバICチップDIC2〜DIC26においては論理”0”である。
この結果、図43の時刻tfM部に示すように、遅延時間設定データDLYB(DIC1)信号はHighレベルのままであるのに対し、遅延時間設定データDLYB(DIC2〜26)はLowレベルに遷移する
ことになる。
図43の時刻tfDの後に行われる奇数番目のドットのためのbit3の補正データHo3の転送中においてはドライバICチップDIC1〜DIC26のすべてにおいて遅延時間設定データDLYBがHighレベルとなっており、シフトレジスタのデータ入力部に介在する遅延回路の遅延時間は長い値に設定されている。このとき、転送クロック(HD−CLK−P)の周波数は印刷データ転送時と比べて低い値であることが好ましい。
一方、図43の時刻tfMで、各ドライバICチップDICのメモリ回路MDMに遅延時間指定データHdが書き込まれるので、それ以降は、各ドライバICチップDICの遅延回路は、遅延時間指定データHdに応じた遅延時間で動作するようになる。即ち、1段目のドライバICチップDIC1の遅延回路は比較的長い遅延時間で動作し、2段目以降のドライバICチップDIC2〜26は、比較的短い遅延時間で動作するようになる。従って、時刻tfM以降における補正データの転送や印刷データの転送は、周波数を低減しない、本来所望の最大周波数で行われる。
時刻tfM以降、偶数番目のドットのためのbit3の補正データHe3から偶数番目のドットのためのbit0の補正データHe0まで順に転送され、転送された補正データはそれぞれ期間tfF〜tfLに、対応するメモリ回路に書き込まれる。
補正データの転送とメモリへの書き込みが完了すると、HD−LOAD信号が再びLowレベルへと戻され、印刷データの転送が可能な状態に遷移する。
1ラインの印刷(印刷データの転送及びLED素子の駆動)開始に際し、引き続くデータ転送が奇数番目のドットのものであることを示すためHD−HSYNC−N信号が入力される(tfN(図15のtaNに相当する))。ついで、期間tfOで奇数番目のドットのための印刷データPDoが転送され、時刻tfPにおけるHD−LOAD信号パルスにより、シフトレジスタ(FFA1〜FFD1、…FFA24〜FFD24)にシフト入力されたデータがラッチ素子(LTA1〜LTD1、…LTA24〜LTD24)にラッチされる。
さらに、期間tfQでHD−STB−N信号がLowへと遷移して、LED素子の発光駆動が行われる。印刷データがオンであると、HD−STB−N信号がLowとなる期間、LED素子は発光駆動される。
このとき発光制御の対象となるLED素子はドット位置番号が奇数のものであり、図2において符号101、103、105、107等の付されたLED素子である。
同様に期間tfRでは偶数番目のドットの印刷データの転送が行われ、その印刷データは時刻tfSのHD−LOAD信号パルスによりラッチされ、期間tfTにHD−STB−N信号がLowへと遷移して、LED素子の発光駆動が行われる。印刷データがオンであると、HD−STB−N信号がLowとなる期間、LED素子は発光駆動される。
このとき発光制御の対象となるLED素子はドット位置番号が偶数のものであり、図2において符号102、104、106、108等の付されたLED素子である。
以上詳細に説明したように実施の形態5の構成においては、奇数番目のドットのためのbit3の補正データの転送の際のクロック周波数を、印刷データ転送時と比べて、約1/2程度に設定してデータ転送するようにし、その他の補正データの転送や印刷データの転送はクロック周波数を低減させないで行われる。
実施の形態5の構成によるドライバICをカスケード接続してなるLEDヘッドにおいては、実施の形態4と同様に、各ドライバICチップ内のメモリ回路MDMに異なる値の遅延時間指定データHdを記憶させることができるので、1段目のドライバICチップDIC1の遅延回路の遅延時間TDI1に対し、2段目以降のドライバICチップDIC2〜DIC26の遅延回路の遅延時間TDI2を短い値に設定することができる。先に計算したように、シフトレジスタのクロック周期は
TCLK>TFF+TDO+TDI2 …(10B)
を満たすように定められるので、遅延時間TDI2を短い値に設定することで、クロック周期の下限値をより短くすることができ、印刷データ転送時の最大動作クロック周波数を増加させることができる。
それに加えて、実施の形態5の構成においては、電源が投入された際、遅延時間指定データが書き込まれる前のメモリ回路MDMの記憶内容を比較的長い遅延時間を指定する所定の値に設定(初期設定)することができるので、最初の補正データの転送をより確実に行うことができる。これにより、その後の補正データや印刷データの転送を短い周期で行うこととすることができ、LEDヘッドを搭載したプリンタの印刷速度を向上させることができる。
実施の形態4及び実施の形態5では、図35に示されるようにシフトレジスタSFRa〜SFRdの選択回路SELがフリップフロップFFA23、FFB23、FFC23、FFD23とフリップフロップFFA24、FFB24、FFC24、FFD24の出力を選択してフリップフロップFFA25、FFB25、FFC25、FFD25に供給するように構成されているが、実施の形態4及び実施の形態5で説明した特徴は、従来例を示す図3のように選択回路SELがフリップフロップFFA24、FFB24、FFC24、FFD24と、フリップフロップFFA25、FFB25、FFC25、FFD25の出力を選択して出力するように設けられている場合にも適用可能である。
実施の形態6.
実施の形態6のドライバICチップの全体的構成は、図3に示した従来例と同じであるが、メモリ回路MEM、及びメモリ制御回路CTR1が異なる。
図44は実施の形態6で用いられるメモリ回路MEMを示す。図44に示されるメモリ回路MEMは、概して実施の形態1に関して図9を参照して説明したものと同じであるが以下の説明から理解されるような差異がある。なお、本実施の形態の構成においても、LED光量補正のためのドット補正データは4ビットであり、LED駆動電流をドット毎に16段階に調整することで光量補正を行う。
図44に示されるメモリ回路MEMは、隣接する2個のLED(2ドット)のための補正データを記憶するものであり、第1のメモリセル回路251と、第2のメモリセル回路252と、バッファ221と、対応するフリップフロップ(図8のFFA1〜FFA24、FFB1〜FFB24、FFC1〜FFC24、FFD1〜FFD24のうちの対応するもの)からのドット補正データHb(Ho又はHe)を受ける補正データ入力端子MDと、奇数番目ドットのデータ書き込みイネーブルを指示するイネーブル端子E1と、偶数番目ドットのデータ書き込みイネーブルを指示するイネーブル端子E2と、メモリセル選択端子W0〜W3と、奇数番目ドットに関する補正データ出力端子Mo0〜Mo3と、偶数番目ドットに関する補正データ出力端子Me0〜Me3とを備えている。
第1のメモリセル回路251は奇数番目のドット(例えばk番目(kは奇数)のドット)の補正データを格納するものであり、第2のメモリセル回路252は偶教番目のドット(例えば(k+1)番目のドット)の補正データを格納するためのものである。
バッファ回路221は、補正データ入力端子MDを介して入力される補正データを受ける。第1のメモリセル回路251は、インバータ223〜230と、NMOS231、232、235、236、239、240、243、244、NMOS500〜503とを備えている。このように、図44のメモリ回路251では、図9のメモリ回路におけるインバータ222、及びNMOS233、234、237、238、241、242、245、246が設けられておらず、代わりにNMOS500、501、502、503が設けられている。NMOS500、501、502、503は、ソースがグランドに接続されている。
第2のメモリセル回路252も同様に構成されている。
メモリセル選択端子W0〜W3には、メモリ制御回路CTR1からのメモリセル選択信号W0〜W3が、それぞれ入力され、
メモリ回路MEMの書き込みイネーブル端子E1、E2には、メモリ制御回路CTR1からの書き込みイネーブル信号E1、E2が入力される。
バッファ回路221の出力端子は、NMOS231、235、239、243の第1の主端子(ソース、ドレーンの一方)に接続されている。
NMOS231、235、239、243の他方の主端子(ソース、ドレーンの他方)は、NMOS232、236、240、244の第1の主端子と接続され、それぞれ、NMOS231とNMOS232、NMOS235とNMOS236、NMOS239とNMOS240、NMOS243とNMOS244が互いに直列に接続され、インバータ223の入力及びインバータ224の出力がNMOS232の他方の主端子に接続され、インバータ223の出力及びインバータ224の入力がNMOS500のドレーンに接続され、このようにして、NMOS223及び224は各々の出力が他方の入力に接続されて、メモリセルを構成している。同様に、インバータ225及び226、インバータ227及び228、インバータ229及び230も、それぞれNMOS236、240、244の第2の主端子と、NMOS501、502、503のドレーンに接続されて、メモリセルを構成している。
NMOS232の制御端子(ゲート端子)は、メモリセル選択端子W0に接続されている。NMOS236の制御端子(ゲート端子)は、メモリセル選択端子W1に接続されている。NMOS240の制御端子(ゲート端子)は、メモリセル選択端子W2に接続されている。NMOS244の制御端子(ゲート端子)は、メモリセル選択端子W3に接続されている。
イネーブル端子E1はNMOS231、235、239、243のゲート端子に接続されている。
インバータ224、226、228及び230の出力は、それぞれ補正データ出力端子Mo0、Mo1、Mo2及びMo3に接続されている。
NMOS500〜503の制御端子(ゲート端子)は消去端子ERと接続される。
以上第1のメモリセル回路251について説明したが、第2のメモリセル回路252についても、接続されたイネーブル端子がE2、出力される信号が符号Me0〜Me3で表されるものとなる他は全く同様の構成となっている。
図45は実施の形態6で用いられるメモリ制御回路CTR1の構成を示す回路図である。図45に示されるメモリ制御回路CTR1は、図14に示されるメモリ制御回路CTR1と概して同じであるが、フリップフロップ546、547、インバータ551、AND回路564が付加されている点で異なる。
フリップフロップ546のD端子はロード端子LOADと接続されてLOAD−P信号が入力され、フリップフロップ546のクロック端子はストローブ端子STBに接続されてSTB−P信号が入力され、該信号はインバータ551にも入力され、その出力はフリップフロップ547のクロック端子と接続される。
フリップフロップ547のD端子はフリップフロップ546のQ出力と接続され、AND回路564の各入力はロード端子LOAD、フリップフロップ546のQ端子、フリップフロップ547のQN端子と接続され、その出力が消去信号ERとして出力され、メモリ回路MEMの消去端子ERと接続されている。
図46はプリンタの電源投入後に、実施の形態6の構成のLEDヘッドに対して行われる補正データ転送と、その後に行われる印刷データ転送の様子を示すタイムチャートである。図47は図46における期間TaとTbの詳細である。
図46及び図47はそれぞれ図15及び図22と概して同じであるが、消去信号ERが示されている点で異なる。
図48は実施の形態6におけるメモリ回路MEMの動作を説明するための図であり、図44の補正データMo3の生成に関与する部分の構成を詳細に示す。なお、補正データMo2〜Mo0、Me3〜Me0の生成に関与する部分の構成も同様である。
図48において、インバータ回路230は、PMOS230p及びNMOS230nを有し、インバータ回路229は、PMOS229p及びNMOS229nを有する。バッファ回路221は、第1のインバータ回路221iと、PMOS221p及びNMOS221nで構成された第2のインバータ回路221jとを有する。
図49は、図44及び図48のメモリ回路MEM、及び図45のメモリ制御回路CTR1の動作を説明するためのタイムチャートであって、図46のタイムチャートにおいて、補正データの転送に続き、HD−STB−Nの3つのパルスが発生される期間の動作を詳細に示している。
なお、図49においてCQ7、CQ8は図45におけるフリップフロップ546、547のQ端子の波形を示し、CQ8−Nはフリップフロップ547のQN端子信号を示す。
図49において、補正データ転送の開始に際して時刻tiIにおいて、ロード端子LOADの信号LOAD−PがHighレベルとされる。これにより図45のフリップフロップ546、547のリセット端子Rに信号が伝達され、そのリセット状態が解除される。
これに引き続き図46に示すように補正データHo3の転送が行われるのであるが、図49においては図示を省略している。
補正データHo3の転送が完了すると、ストローブ端子STBへ信号STB−Nが3パルス入力される(期間tiA)。
信号STB−Nは図45のインバータ回路551により論理反転され、STB−P信号となってフリップフロップ547のクロック端子へ入力される。
このとき、STB−N信号の最初の立ち下がりにより、信号CQ7が立ち上がり遷移し、続くSTB−N信号の立ち上がりにより、信号CQ8が立ち上がり、信号CQ8−Nが立ち下がる。
これらの信号CQ7、CQ8−NはAND回路564へ入力され、そのAND回路564から出力される消去信号ERは、時刻tiNに示すように、パルス状にHighとなる。
時刻tiAのSTB−N信号の、1パルス目の立ち上がりによりイネーブル信号E1が立ち上がり遷移する。
ついで、STB−N信号の2パルス目の立下りにより、時刻tiOに示すようにメモリセル選択信号W3が発生する。
期間tiNにおける消去信号パルスERの発生による図48の回路動作は以下の通りである。
インバータ230、229は縦続接続されており、インバータ229の出力はインバータ230の入力に接続されている。
このため、インバータ230の出力レベルがHighであれば、インバータ229の出力はLowであり、この出力がインバータ230の入力へ帰還され、インバータ230のHigh出力を維持している。
同様に、インバータ230の出力レベルがLowであれば、インバータ229の出力はHighであり、この出力がインバータ230の入力へ帰還され、インバータ230のLow出力が維持される。
しかしながら、電源投入直後においてはインバータ230、229の各ノードの論理状態は不定であり、High、Low状態のいずれにあるかは不明である。
いま、インバータ230の出力ノードがHighであったと仮定しよう。
図49に示したように、転送された補正データのメモリへの書き込みに先立ち、期間tiNに消去信号ERが発生する。この信号は図48のNMOS503のゲート端子に入力され、該NMOS503をオンさせる。
NMOS503のオン抵抗はPMOS230pのオン抵抗よりも小さくなるように、そのトランジスタサイズが設定されており、消去信号ERの入力によりインバータ230の出力電位はLowレベルへと引き下げられる。インバータ230の出力がLowレベルとなると、インバータ229の出力はHighレベルに遷移し、その信号遷移はインバータ230へと伝達され、インバータ230を構成するNMOS230nはオンし、PMOS230pはオフとなって、インバータ230の出力状態(Low)を維持できるようになる。
この結果、図49の消去信号ERがHighからLowに戻っても、インバータ230出力がLow、インバータ229の出力がHighの論理状態はそのまま維持される。
次いで、時刻tiOのようにメモリセル選択信号W3がHighとなる場合を考える。
この時点では、シフトレジスタによる補正データ転送は完了しており、図48の補正データ入力端子MDの信号はシフトレジスタへの入力データに基づき、論理状態が確定している。
いま、補正データ入力端子MDの信号がLowレベルであったとしよう。この場合、バッファ回路221の出力もLowであり、図49に示すように、イネーブルE1はHighであることから、図48のNMOS243はオンとなっている。このとき、メモリセル選択信号W3がHighに遷移すると(時刻tiO)、図48のNMOS244もオン状態となって、バッファ回路221からのLow出力がインバータ230へ伝達される。
インバータ229の出力はHighレベルであったが、NMOS243、244がオンになった結果、バッファ回路221のLow出力により、インバータ229の出力のレベルが引き下げられる。
NMOS221n、243、244のオン抵抗の直列加算値が、PMOS229pのオン抵抗よりも小さくなるように、各トランジスタのサイズが設定されている。
この結果、インバータ229の出力はバッファ回路221の出力値に従いLowレベルへと遷移させられる。
これにより、インバータ230の出力はHigh、インバータ229の出力はLowレベルとなって、イネーブル信号E1やメモリセル選択信号W3がLowレベルとなった後も、その出力状態を維持し続ける。
別の場合として、補正データ入力端子MDの信号がHighレベルであったとしよう。この場合、バッファ回路221の出力もHighであり、図49に示すように、イネーブル信号E1はHighであることから、図48のNMOS243はオンとなっている。このとき、メモリセル選択信号W3がHighに遷移する(時刻tiO)と、図48のNMOS244もオン状態となって、バッファ回路221からのHigh出力がインバータ230へ伝達される。
インバータ229の出力はHighレベルであったので、NMOS243、244がオンになって、バッファ回路221のHigh出力が伝達されても、インバータ229の出力信号のレベルは変化しない。
これにより、インバータ230の出力はLow、インバータ229の出力はHighレベルのままであって、イネーブル信号E1やメモリセル選択信号W3がLowレベルとなった後も、その出力状態を維持し続ける。
以上、詳細に説明したように、図48の構成のメモリ回路においては、外部から入力されるデータに基づくデータ書き込みに先立ち、消去信号(メモリ消去指令信号)ERが入力され所定の論理状態に設定される。
これにより、外部入力される信号データの値によらず、所望の論理状態へのデータ書き込みを行うことができる。
LEDヘッドにおいては、例えば4992個のLED素子を備え、各LED素子毎に4ビットずつの補正データをもってLEDの光量補正を行う必要があり、総数が4992×4=19968ビットにも達するメモリ素子を必要としている。
図9に示されるメモリ回路について説明したように、各メモリ素子へのデータ書き込みはビット位置を示すメモリセル選択信号W3〜W0と、奇数番目のドットと偶数番目のドットのいずれかを選択するイネーブル信号E1〜E2を用いて時分割的に行われ、互いに相補的な値の信号を伝える2本のデータ線(バッファ回路221の出力に接続された線と、インバータ222の出力に接続された線)と、これらの線と、縦続接続されたインバータ(例えば230、229)から成るメモリセルとの間には上記の信号E1又はE2とW3、W2、W1又はW0を制御信号としてスイッチとして働く2つのNMOS(例えば243,244、245、246)とを備える必要があった。
これらスイッチ素子や前記データ線を駆動するために設けられる素子の総数は膨大であり、これらを集積配置するドライバICのチップ面積も多く必要とすることから、ICウェハーからのチップ取れ数の減少や、チップ歩留まりが低下するなど、IC製造コストの上昇をまねき、それらを搭載するLEDヘッドのコストダウンを図る上で大きな制約となっていた。
図9に示されるメモリ回路と比較すれば明らかなように、図44に示されるメモリ回路においては、インバータ回路222と、一方のデータ信号(インバータ回路222の出力)に接続されたNMOS(例えば、245、246)が除去される一方、メモリデータ消去のためにNMOS503が付加されている。一つのメモリ回路MEM(図9、図44の全体)では、除去されるNMOS(245、246など)の数が2×4×2=16であり、付加されるNMOS(503など)の数が1×4×2=8個である。また、インバータ回路(222など)には、2個のMOSが必要とされる。従って、除去されるMOSの数と付加されるMOSの数の差は
16+2−8=10
これは、図9、図44の全体、即ち2つのLED素子のための回路部分(第1のメモリセル回路251及び第2のメモリセル回路252)における削減個数である。上記の例のように、LEDヘッドに4992個のLED素子を搭載している場合、10×4992/2=24960個のMOSを削減することが可能となる。従って、これらのMOSの形成のためのICチップの面積を節約することができ、IC製造コストの大幅な低減が可能となる。
実施の形態7.
実施の形態7は実施の形態6と概して同じであるが、メモリ回路MEM、及びメモリ制御回路CTR1が異なる。
図50は実施の形態7で用いられるメモリ回路MEMを示す。本実施の形態の構成においても、LED光量補正のためのドット補正データは4ビットであり、LED駆動電流をドット毎に16段階に調整することで光量補正を行う。
図50に示されるメモリ回路MEMは、隣接する2個のLED(2ドット)のための補正データを記憶するものであり、第1のメモリセル回路251と、第2のメモリセル回路252と、バッファ221と、対応するフリップフロップ(図8のFFA1〜FFA24、FFB1〜FFB24、FFC1〜FFC24、FFD1〜FFD24のうちの対応するもの)からのドット補正データHb(Ho又はHe)を受ける補正データ入力端子MDと、奇数番目ドットのデータ書き込みイネーブルを指示するイネーブル端子E1と、偶数番目ドットのデータ書き込みイネーブルを指示するイネーブル端子E2と、メモリセル選択端子W0〜W3と、奇数番目ドットに関する補正データ出力端子Mo0〜Mo3と、偶数番目ドットに関する補正データ出力端子Me0〜Me3とを備えている。
第1のメモリセル回路251は、図44に示されるもの概して同じであるが、図44のNMOS500〜503が設けられておらず、代りにPMOS580〜583が設けられている。
PMOS580〜583は、ソース端子が電源VDDに接続され、ドレーン端子がそれぞれ、インバータ224、226、228、230の入力端子に接続され、ゲート端子が消去端子ERに接続されている。
第2のメモリセル252も同様に構成されている。
図51は実施の形態7で用いられるメモリ制御回路CTR1の構成を示す回路図である。図51に示されるメモリ制御回路CTR1は、図45に示されるメモリ制御回路CTR1と概して同じであるが、図45のAND回路564の代わりにNAND回路565が用いられている点で異なる。
図52はプリンタの電源投入後に、実施の形態7の構成のLEDヘッドに対して行われる補正データ転送と、その後に行われる印刷データ転送の様子を示すタイムチャートである。図52は、図46と概して同じであるが、消去信号ERが常時Highレベルであり、時刻tgNにおいてLowレベルとなっている点で異なる。
図53は実施の形態7におけるメモリ回路MEMの動作を説明するための図であり、図50の補正データMo3の生成に関与する部分の詳細を示す。なお、補正データMo2〜Mo0、Me3〜Me0の生成に関与する部分の構成も同様である。
図53は、図48と概して同じであるが、NMOS503の代わりに、PMOS583が設けられている。PMOS583のソース端子が電源VDDに接続され、ドレーン端子がインバータ230の入力端子、及びインバータ229の出力端子に接続されている。
図54は、図50及び図53のメモリ回路MEM、及び図53のメモリ制御回路CTR1の動作を説明するためのタイムチャートであって、図52のタイムチャートにおいて、補正データの転送に続き、HD−STB−Nの3つのパルスが発生される期間の動作を詳細に示している。
なお、図54においてCQ7、CQ8は図50におけるフリップフロップ546、547のQ端子の波形を示し、CQ8−Nはフリップフロップ547のQN端子信号を示す。
図54において、補正データ転送の開始に際して時刻tiIにおいて、ロード端子LOADの信号LOAD−PをHighレベルとされる。これにより図51のフリップフロップ546、547のリセット端子Rに信号が伝達され、そのリセット状態が解除される。
これに引き続き図52に示すように補正データHo3の転送が行われるのであるが、図54においては図示を省略している。
補正データHo3の転送が完了すると、ストローブ端子STBへ信号STB−Nが3パルス入力される(期間tiA)。
信号STB−Nは図51のインバータ回路551により論理反転され、STB−P信号となってフリップフロップ547のクロック端子へ入力される。
このとき、STB−N信号の最初の立ち下がりにより、信号CQ7が立ち上がり遷移し、続くSTB−N信号の立ち上がりにより、信号CQ8が立ち上がり、信号CQ8−Nが立ち下がる。
これらの信号CQ7、CQ8−NはNAND回路565へ入力され、そのNAND回路565から出力される消去信号ERは、時刻tiNに、負極性のパルスとなる。
時刻tiAのSTB−N信号の、1パルス目の立ち上がりによりイネーブル信号E1が立ち上がり遷移する。
ついで、STB−N信号の2パルス目の立下りにより、時刻tiOに示すようにメモリセル選択信号W3信号が発生する。
期間tiNにおける負極性の消去信号パルスERの発生による図53の回路動作は以下の通りである。
インバータ230、229は縦属接続されており、インバータ229の出力はインバータ230の入力に接続されている。
このため、インバータ230の出力レベルがHighであれば、インバータ229の出力はLowであり、この出力がインバータ230の入力へ帰還され、インバータ230のHigh出力を維持している。
同様に、インバータ230の出力レベルがLowであれば、インバータ229の出力はHighであり、この出力がインバータ230の入力へ帰還され、インバータ230のLow出力が維持される。
しかしながら、電源投入直後においてはインバータ230、229の各ノードの論理状態は不定であり、High、Low状態のいずれにあるかは不明である。
いま、インバータ230の出力ノードがHighであったと仮定しよう。
図54に示したように、転送された補正データのメモリへの書き込みに先立ち、期間tiNに負極性の消去信号ERが発生する。この信号は図53のPMOS583のゲート端子に入力され、該PMOS583をオンさせる。
PMOS583のオン抵抗はNMOS229nのオン抵抗よりも小さくなるように、そのトランジスタサイズが設定されており、消去信号ERの入力によりインバータ229の出力電位はHighレベルへと引き上げられる。インバータ229の出力がHighレベルとなると、インバータ230の出力はLowレベルに遷移し、その信号遷移はインバータ229へと伝達され、インバータ229を構成するPMOS229pはオンし、NMOS229nはオフとなって、インバータ229の出力状態(High)を維持できるようになる。
この結果、図53の消去信号ERがLowからHighに戻っても、インバータ230出力がLow、インバータ229の出力がHighの論理状態はそのまま維持される。
次いで、時刻tiOのようにメモリセル選択信号W3がHighとなる場合を考える。
この時点では、シフトレジスタによる補正データ転送は完了しており、図53の補正データ入力端子MDの信号はシフトレジスタへの入力データに基づき、論理状態が確定している。
いま、補正データ入力端子MD信号がLowレベルであったとしよう。この場合、バッファ回路221の出力もLowであり、図54に示すように、イネーブル信号E1はHighであることから、図53のNMOS243はオンとなっている。このとき、メモリセル選択信号W3がHighに遷移すると(時刻tiO)、図53のNMOS244もオン状態となって、バッファ回路221からのLow出力がインバータ230へ伝達される。
インバータ229の出力はHighレベルであったが、NMOS243、244がオンになった結果、バッファ回路221のLow出力により、インバータ229の出力のレベルが引き下げられる。
NMOS221n、243、244のオン抵抗の直列加算値が、PMOS229pのオン抵抗よりも小さくなるように、各トランジスタのサイズが設定されている。
この結果、インバータ229の出力はバッファ回路221の出力値に従いLowレベルへと遷移させられる。
これにより、インバータ230の出力はHigh、インバータ229の出力はLowレベルとなって、イネーブル信号E1やメモリセル選択信号W3がLowレベルとなった後も、その出力状態を維持し続ける。
別の場合として、補正データ入力端子MDの信号がHighレベルであったとしよう。
この場合、バッファ回路221の出力もHighであり、図54に示すように、イネーブル信号E1はHighであることから、図53のNMOS243はオンとなっている。このとき、メモリセル選択信号W3がHighに遷移する(時刻tiO)と、図53のNMOS244はオン状態となって、バッファ回路221からのHigh出力をインバータ230へ伝達される。
インバータ229の出力はHighレベルであったので、NMOS243、244がオンになって、バッファ回路221のHigh出力が伝達されても、インバータ229の出力信号レベルは変化しない。
これにより、インバータ230の出力はLow、インバータ229の出力はHighレベルのままであって、イネーブル信号E1やメモリセル選択信号W3がLowレベルとなった後も、その出力状態を維持し続ける。
以上、詳細に説明したように、図50の構成のメモリ回路においては、外部から入力されるデータに基づくデータ書き込みに先立ち、消去信号(メモリ消去指令信号)ERが入力され所定の論理状態に設定される。
これにより、外部入力される信号データの値によらず、所望の論理状態へのデータ書き込みを行うことができる。
実施の形態7の構成でも、実施の形態6の場合と同じくメモリ回路を構成するMOSを削減することができる。
以上のように、図44に示されるメモリ回路MEMにおいては、第1及び第2のインバータ(例えば230、229)で構成されるメモリセルと、第1のインバータ(230)の入力端子に接続され、メモリセルへデータを伝達する第1のスイッチ素子としてのNMOS(243,244)と、第1のインバータ(230)の出力端子と、グランドの間に接続された第2のスイッチ素子としてのNMOS(503)とを備え、第1のインバータ(230)の出力端子が第2のインバータ(229)の入力端子に接続され、第2のインバータ(229)の出力端子が第1のインバータの入力端子(230)に接続されているが、第1、第2のスイッチ素子の導電型は図示の例とは逆であっても良い。
同様に、図50に示されるメモリ回路MEMにおいては、第1及び第2のインバータ(例えば230、229)で構成されるメモリセルと、第1のインバータ(230)の入力端子に接続され、メモリセルへデータを伝達する第1のスイッチ素子としてのNMOS(243,244)と、第1のインバータ(230)の入力端子と、電源VDDの間に接続された第2のスイッチ素子としてのPMOS(580)とを備え、第1のインバータ(230)の出力端子が第2のインバータ(229)の入力端子に接続され、第2のインバータ(229)の出力端子が第1のインバータの入力端子(230)に接続されているが、第1、第2のスイッチ素子の導電型は図示の例とは逆であっても良い。
変形例.
上記の実施の形態におけるマルチプレクサ回路MUXの代りに図55に示されるものを用いても良い。
図55に示されるマルチプレクサ回路MUXはそれぞれ独立な4個のマルチプレクサ660,661、662、663からなっている。マルチプレクサ660〜663はそれぞれbit0〜bit3(第0乃至第3ビット)の選択のために用いられる。マルチプレクサ660は、PMOS611及びPMOS612を有する。マルチプレクサ661は、PMOS613及びPMOS614を有する。マルチプレクサ662は、PMOS615及びPMOS616を有する。マルチプレクサ663は、PMOS617及びPMOS618を有する。
PMOS611、613、615、617の制御端子(ゲート)はデータ選択信号端子S1Nと接続され、PMOS612、614、616、618の制御端子(ゲート)はデータ選択信号端子S2Nと接続され、PMOS611の第1の主端子(ソース、ドレインの一方)はデータ入力端子Xo0と接続され、PMOS612の第1の主端子(ソース、ドレインの一方)はデータ入力端子Xe0と接続され、PMOS611及び612の第2の主端子(ソース、ドレインの他方)はともに、データ出力端子XQ0と接続されている。
同様に、PMOS613の第1の主端子(ソース、ドレインの一方)はデータ入力端子Xo1と接続され、PMOS614の第1の主端子(ソース、ドレインの一方)はデータ入力端子Xe1と接続され、PMOS613及びPMOS614の第2の主端子(ソース、ドレインの他方)はともにデータ出力端子XQ1と接続されている。
同様に、PMOS615の第1の主端子(ソース、ドレインの一方)はデータ入力端子Xo2と接続され、PMOS616の第1の主端子(ソース、ドレインの一方)はデータ入力端子Xe2と接続され、PMOS615及び616の第2の主端子(ソース、ドレインの他方)はともにデータ出力端子XQ2と接続されている。同様に、PMOS617の第1の主端子(ソース、ドレインの一方)はデータ入力端子Xo3と接続され、PMOS618の第1の主端子(ソース、ドレインの一方)はデータ入力端子Xe3と接続され、PMOS617と618の第2の主端子(ソース、ドレインの他方)はともに、データ出力端子XQ3と接続されている。
PMOS611、613、615、617は、奇数番目のドットのためのデータを選択する回路を形成しており、PMOS612、614、616、618は、偶数番目のドットのためのデータを選択する回路を形成している。
前述したマルチプレクサ回路MUXの構成において、スイッチ素子としてPMOSを用いれば、動作上の支障を防止しつつ使用される素子数を削減することが可能である。
即ちPMOS611をオンさせるためにデータ選択信号S1NをLowレベルとするとき、データXo0がHighレベルであれば、データXo0の信号レベルと略等しい電圧がデータ出力端子XQ0から出力される。このようにHighレベルの伝達であればPMOSをスイッチ素子として使用した場合でも何ら支障がない。
同様に、データXo0がLowレベル(略0V)であったとすると、PMOS611の第2の主端子は該トランジスタの閾値電圧に近い電位にまで降下するものの、Lowレベル(略0V)にまで下がることはない。
このようにLowレベルの伝達機能は完全ではない欠点を有している。
このような欠点を解消するため、従来技術による構成においては、PMOSと並列にNMOSを接続したアナログスイッチを構成してデータ選択のためのスイッチ手段としていた。この構成においては伝達しようとする入力信号電位と略等しい出力電位を得ることができ、スイッチ手段が介在していることによる入力電位と出力電位の差は生じない。
その一方で、データ信号1本あたりにPMOSとNMOSのトランジスタ対を設ける必要があり、図55の構成に比べて2倍の素子数を要し、それを配置するためのICのチップ面積を多く占有するという欠点を有している。
それに対して、図55の構成では一般的なアナログスイッチを用いて構成した回路と比べて、半分の素子数ですむ利点を有しているものの、Lowレベルの伝達機能は完全ではない欠点を有している。しかし、マルチプレクサ回路MUXの出力が接続される後段のLED駆動回路DRVとして、例えば図13を参照して説明したものを用いる場合には、該LED駆動回路DRVにおいては、Highレベルとして略VDD電位と等しい入力電圧を要するのに対し、Lowレベルとしては制御電位Vcontにまで下降していれば十分であり、略0Vにまで電位降下するようなLowレベル電位を必要としていない。
このため、PMOSのみで構成されたマルチプレクサ回路であっても、何ら支障なく回路動作させることが可能となっている。
図56は図55のマルチプレクサ回路MUXとともに用いられるマルチプレクサ制御回路CTR2の構成を示す回路図である。図示のマルチプレクサ制御回路CTR2は、図16に示されるマルチプレクサ制御回路CTR2と概して同じであるが、以下の点で異なる。即ち、図16に示されるマルチプレクサ制御回路CTR2に設けられたインバータ324、325が設けられておらず、バッファ回路322、323の出力が、それぞれデータ選択信号出力端子S2N、S1Nと接続され、図55のマルチプレクサ回路MUXに対するデータ選択指令信号として供給される。
実施の形態6及び実施の形態7では、図3に示されるようにシフトレジスタSFRa〜SFRdの選択回路SELがフリップフロップFFA24、FFB24、FFC24、FFD24とフリップフロップFFA25、FFB25、FFC25、FFD25の出力を選択して出力するように構成されているが、実施の形態6及び実施の形態7で説明した特徴は、図35に示されるように、選択回路SELがフリップフロップFFA23、FFB23、FFC23、FFD23と、フリップフロップFFA24、FFB24、FFC24、FFD24の出力を選択してフリップフロップFFA25、FFB25、FFC25、FFD25に供給するように設けられている場合にも適用可能である。
実施の形態1〜7では、駆動装置として光源にLEDを用いた電子写真プリンタにおける場合について説明したが、同様の構成で光源に有機EL素子を用いる有機ELヘッドに適用できることもでき、サーマルプリンタにおける発熱抵抗体、表示装置における表示素子の列を駆動する場合にも適用することができる。