JP4877282B2

JP4877282B2 - パワーオンリセット回路

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Publication number: JP4877282B2
Application number: JP2008153840A
Authority: JP
Inventors: 信義長村
Original assignee: Denso Corp
Current assignee: Denso Corp
Priority date: 2008-06-12
Filing date: 2008-06-12
Publication date: 2012-02-15
Anticipated expiration: 2028-06-12
Also published as: JP2009302810A

Description

本発明は、パワーオンリセット回路に関する。

従来より、定電流回路を用いたパワーオンリセット回路が、例えば特許文献１で提案されている。具体的に、特許文献１では、電流源を備えたコンパレータと、初期化回路と、充電用コンデンサと、基準電圧源とを有して構成されるパワーオンリセット回路が提案されている。

このパワーオンリセット回路では、初期化回路が動作することで充電用コンデンサが放電された後、電流源から充電用コンデンサに電流が流れ込むことで充電電圧が上昇する。コンパレータでは基準電圧源と充電用コンデンサの充電電圧とが比較されるようになっており、充電電圧が基準電圧近傍になるとコンパレータが動作し、該コンパレータからリセット信号が出力される。そして、コンパレータの電流源には、リセット信号が出力された後も電流が流れ続けている。
特開２００４−１４７０４８号公報

しかしながら、上記従来の技術では、コンパレータを駆動するために電流源が必要であり、この電流源から電流を流し続けなければならない。このため、パワーオンリセット回路では、リセット信号が出力された後も定常的に電流が消費される。これにより、消費電流が増加してしまうという問題がある。

本発明は、上記点に鑑み、リセット信号を出力した後の消費電流を低減することを目的とする。

上記目的を達成するため、請求項１に記載の発明では、電源端子（６０）に接続された定電流回路（１０）と、電源端子（６０）に電源電圧が入力されたことに伴う電源端子（６０）の電位の変化をトリガとして、定電流回路（１０）に電流を流すトリガ回路（２１、３１、４１）と、定電流回路（１０）に電流が流れたことをトリガとしてコンデンサ（３２）への充電を開始し、該コンデンサ（３２）が満充電になったら定電流回路（１０）に流れる電流を遮断する充電回路（２２〜２４、３２、４２、４３）と、定電流回路（１０）に電流が流れたことをトリガとして、充電回路（２２〜２４、３２、４２、４３）によって定電流回路（１０）に流れる電流が遮断されるまでリセット信号を出力する出力回路（２５、２６、４４）とを備えていることを特徴とする。

これにより、リセット信号が出力された後では、定電流回路（１０）に流れる電流を遮断して、定電流回路（１０）の機能を停止することができる。したがって、パワーオンリセット回路においてリセット信号を出力した後の消費電流を低減することができる。

請求項２に記載の発明では、電源端子（６０）にノイズ（６３）が入力されたとき、満充電の状態のコンデンサ（３２）に放電を起こし、充電回路（２２〜２４、３２、４２、４３）によって再び定電流回路（１０）に電流を流させ、コンデンサ（３２）が満充電になるまでの間、出力回路（２５、２６、４４）から再びリセット信号を出力させる再起動回路（２７、４５〜４７）を備えていることを特徴とする。

これにより、リセット信号を出力して定電流回路（１０）が停止していても、ノイズ（６３）による電圧変動の際に再びリセット信号を出力することができる。

請求項３に記載の発明では、電源端子（６０）に接続された定電流回路（１０）と、電源端子（６０）に電源電圧が入力されたことに伴う電源端子（６０）の電位の変化をトリガとして、定電流回路（１０）に電流を流すトリガ回路（２１、３１、４１）と、定電流回路（１０）に電流が流れたことをトリガとしてコンデンサ（３２）への充電を開始し、該コンデンサ（３２）が満充電になったら定電流回路（１０）に流れる電流を遮断する第１充電回路（２２〜２４、３２、４２、４３、４８）と、定電流回路（１０）に電流が流れたことをトリガとして第１充電回路（２２〜２４、３２、４２、４３、４８）と共にコンデンサ（３２）への充電を開始し、コンデンサ（３２）が満充電よりも少なくとも電圧降下素子（７０）の電圧降下分だけ低い電圧まで充電されたら第１充電回路（２２〜２４、３２、４２、４３、４８）よりも先にコンデンサ（３２）への充電を停止する第２充電回路（２８、２９、４９、５０）と、第２充電回路（２８、２９、４９、５０）が停止してから第１充電回路（２２〜２４、３２、４２、４３、４８）が停止するまでの間、リセット信号を出力する出力回路（２５、２６、５１）とを備えていることを特徴とする。

これにより、請求項１に記載の発明と同様に、リセット信号を出力した後の消費電流を低減することができる。また、第２充電回路（２８、２９、４９、５０）の停止のタイミングを調節することで、リセット信号の発生タイミングやパルス幅を調節することができる。

請求項４に記載の発明では、パワーオンリセット回路は、電源端子（６０）に接続された定電流回路（１０）と、コレクタが定電流回路（１０）に接続され、エミッタがグランド（６１）に接続されたｎｐｎ型の第１トランジスタ（２１）と、第１トランジスタ（２１）のベースと電源端子（６０）との間に接続された第１コンデンサ（３１）と、第１トランジスタ（２１）のベースとグランド（６１）との間に接続された第１抵抗（４１）と、エミッタが電源端子（６０）に接続され、ベースが定電流回路（１０）にカレントミラー接続されたｐｎｐ型の第２トランジスタ（２２）と、エミッタが第２トランジスタ（２２）のコレクタに接続されたｐｎｐ型の第３トランジスタ（２３）と、第３トランジスタ（２３）のベースとエミッタとの間に接続された第２抵抗（４２）と、第３トランジスタ（２３）のベースとグランド（６１）との間に接続された第２コンデンサ（３２）と、第３トランジスタ（２３）のコレクタとグランド（６１）との間に接続された第３抵抗（４３）と、ベースが第３トランジスタ（２３）のコレクタと第３抵抗（４３）との間に接続され、コレクタが第１トランジスタ（２１）のコレクタおよび定電流回路（１０）に接続され、エミッタが第１トランジスタ（２１）のエミッタおよびグランド（６１）に接続されたｎｐｎ型の第４トランジスタ（２４）と、エミッタが電源端子（６０）に接続され、ベースが定電流回路（１０）にカレントミラー接続されたｐｎｐ型の第５トランジスタ（２５）と、第５トランジスタ（２５）のコレクタとグランド（６１）との間に接続された第４抵抗（４４）と、ベースが第５トランジスタ（２５）のコレクタと第４抵抗（４４）との間に接続され、エミッタがグランド（６１）に接続され、コレクタが出力端子（６２）に接続されたｎｐｎ型の第６トランジスタ（２６）とを備えている。

そして、上記構成のパワーオンリセット回路では、電源端子（６０）に電源電圧が入力されると、電源端子（６０）の電位の立ち上がり変化に応じた電流が第１コンデンサ（３１）を通じて第１抵抗（４１）に流れることで、第１トランジスタ（２１）のベース電位が上昇することにより第１トランジスタ（２１）がオンし、第１トランジスタ（２１）のオンに伴って定電流回路（１０）に電流が流れると、定電流回路（１０）にカレントミラー接続された第２トランジスタ（２２）および第５トランジスタ（２５）がオンし、第５トランジスタ（２５）のオンに伴って第６トランジスタ（２６）がオンすることにより、出力端子（６２）からハイレベルのリセット信号が出力されるようになっており、第２コンデンサ（３２）が満充電の状態でなければ、第３トランジスタ（２３）のベースに電流が流れて第３トランジスタ（２３）がオンすると共に第４トランジスタ（２４）がオンし、電源端子（６０）の電位が一定値に安定した後、第１コンデンサ（３１）に電流が流れなくなることに伴い、第１トランジスタ（２１）にベース電流が流れなくなることで第１トランジスタ（２１）がオフするようになっており、第３トランジスタ（２３）のベースに電流が流れ込むことで第２コンデンサ（３２）に電流が流れ込み、第２コンデンサ（３２）が充電されることで第３トランジスタ（２３）のベース電位が上昇し、ベース電位が閾値を超えると第３トランジスタ（２３）がオフし、第３トランジスタ（２３）のオフに伴って第４トランジスタ（２４）がオフし、第１トランジスタ（２１）および第４トランジスタ（２４）がオフしたことによって定電流回路（１０）に電流が流れなくなり、定電流回路（１０）にカレントミラー接続された第５トランジスタ（２５）がオフすると共に第６トランジスタ（２６）がオフすることで、出力端子（６２）からローレベルのリセット信号が出力されるようになっていることを特徴とする。

これにより、ローレベルのリセット信号を出力した後では、定電流回路（１０）に接続された第１トランジスタ（２１）および第４トランジスタ（２４）が共にオフしているので、定電流回路（１０）に電流が流れないようにすることができる。このように、電源端子（６０）に電源電圧が入力されたときに動作し、ローレベルのリセット信号を出力した後に機能を停止させることで、リセット信号を出力した後の消費電流を低減することができる。

請求項５に記載の発明では、コレクタが第３トランジスタ（２３）のベースと第２コンデンサ（３２）との間に接続され、エミッタがグランド（６１）に接続されたｎｐｎ型の第７トランジスタ（２７）と、第７トランジスタ（２７）のベースとグランド（６１）との間に接続された第５抵抗（４５）と、第１トランジスタ（２１）のベースと第１コンデンサ（３１）との間に接続された第６抵抗（４６）と、第６抵抗（４６）と第１コンデンサ（３１）との間と第７トランジスタ（２７）のベースとの間に接続された第７抵抗（４７）とを備え、電源端子（６０）に入力されるノイズ（６３）によって、満充電の状態の第２コンデンサ（３２）で放電が起こったとき、該放電に伴って第３トランジスタ（２３）のベース電位が下がり、第３トランジスタ（２３）がオンすると共に第４トランジスタ（２４）がオンすることで、定電流回路（１０）に再び電流が流れ、出力端子（６２）からハイレベルのリセット信号が出力され、この後、第２コンデンサ（３２）が充電され、第３トランジスタ（２３）が再びオフすることにより、出力端子（６２）から再びローレベルのリセット信号が出力されるようになっていることを特徴とする。

これにより、ローレベルのリセット信号を出力した後に定電流回路（１０）の機能が停止した後であっても、電源端子（６０）にノイズ（６３）が入力されることによって電源変動が起きたときに再び動作してリセット信号を発生させることができる。したがって、常に定電流回路（１０）に電流を流し続けていなくても、再びリセット信号を生成することができる。

請求項６に記載の発明では、パワーオンリセット回路は、電源端子（６０）に接続された定電流回路（１０）と、コレクタが定電流回路（１０）に接続され、エミッタがグランド（６１）に接続されたｎｐｎ型の第１トランジスタ（２１）と、第１トランジスタ（２１）のベースと電源端子（６０）との間に接続された第１コンデンサ（３１）と、第１トランジスタ（２１）のベースとグランド（６１）との間に接続された第１抵抗（４１）と、エミッタが電源端子（６０）に接続され、ベースが定電流回路（１０）にカレントミラー接続されたｐｎｐ型の第２トランジスタ（２２）と、エミッタが第２トランジスタ（２２）のコレクタに接続されたｐｎｐ型の第３トランジスタ（２３）と、第３トランジスタ（２３）のベースとエミッタとの間に接続された第２抵抗（４２）と、第３トランジスタ（２３）のコレクタとグランド（６１）との間に接続された第３抵抗（４３）と、ベースが前記第３トランジスタ２３のコレクタと前記第３抵抗４３との間に接続され、コレクタが前記第１トランジスタ２１のコレクタおよび前記定電流回路１０に接続され、エミッタが前記第１トランジスタ２１のエミッタおよび前記グランド６１に接続されたｎｐｎ型の第４トランジスタ２４と、エミッタが電源端子（６０）に接続され、ベースが定電流回路（１０）にカレントミラー接続されたｐｎｐ型の第５トランジスタ（２５）と、コレクタが第５トランジスタ（２５）のコレクタおよび出力端子（６２）に接続され、エミッタがグランド（６１）に接続されたｎｐｎ型の第６トランジスタ（２６）と、エミッタが電源端子（６０）に接続され、ベースが定電流回路（１０）にカレントミラー接続されたｐｎｐ型の第７トランジスタ（２８）と、第３トランジスタ（２３）のベースに接続された第４抵抗（４８）と、第４抵抗（４８）とグランド（６１）との間に接続された第２コンデンサ（３２）と、第７トランジスタ（２８）のコレクタに接続された電圧降下素子（７０）と、エミッタが電圧降下素子（７０）に接続されたｐｎｐ型の第８トランジスタ（２９）と、第４抵抗（４８）と第２コンデンサ（３２）との間と第８トランジスタ（２９）のベースとの間に接続された第５抵抗（４９）と、第６トランジスタ（２６）のベースと第８トランジスタ（２９）のコレクタとの間に接続された第６抵抗（５０）と、第６トランジスタ（２６）のベースとエミッタとの間に接続された第７抵抗（５１）とを備えている。

そして、上記構成のパワーオンリセット回路では、電源端子（６０）に電源電圧が入力されると、電源端子（６０）の電位の立ち上がり変化に応じた電流が第１コンデンサ（３１）を通じて第１抵抗（４１）に流れることで、第１トランジスタ（２１）のベース電位が上昇することにより第１トランジスタ（２１）がオンし、第１トランジスタ（２１）のオンに伴って定電流回路（１０）に電流が流れると、定電流回路（１０）にカレントミラー接続された第２トランジスタ（２２）、第５トランジスタ（２５）、および第７トランジスタ（２８）がオンし、第２コンデンサ（３２）が満充電の状態でなければ、第３トランジスタ（２３）にベース電流が流れて第３トランジスタ（２３）がオンすると共に第４トランジスタ（２４）および第８トランジスタ（２９）がオンし、第８トランジスタ（２９）のオンに伴って第６トランジスタ（２６）がオンすることにより、出力端子（６２）からローレベルのリセット信号が出力されるようになっており、電源端子（６０）の電源電圧が一定値に安定した後、第１コンデンサ（３１）に電流が流れなくなることに伴い、第１トランジスタ（２１）にベース電流が流れなくなることで第１トランジスタ（２１）がオフするようになっており、第３トランジスタ（２３）および第８トランジスタ（２９）にベース電流が流れ込むことで第２コンデンサ（３２）に電流が流れ込み、第２コンデンサ（３２）が充電されていくと、電圧降下素子（７０）によって第３トランジスタ（２３）よりもエミッタ電位が低くされている第８トランジスタ（２９）が第３トランジスタ（２３）よりも先にオフし、第８トランジスタ（２９）のオフに伴って第６トランジスタ（２６）がオフし、第５トランジスタ（２５）がオンしていることにより、出力端子（６２）からハイレベルのリセット信号が出力され、第２コンデンサ（３２）が満充電の状態になると、第３トランジスタ（２３）がオフし、第３トランジスタ（２３）のオフに伴って第４トランジスタ（２４）がオフし、第１トランジスタ（２１）および第４トランジスタ（２４）がオフしたことによって定電流回路（１０）に電流が流れなくなり、定電流回路（１０）にカレントミラー接続された第５トランジスタ（２５）がオフすることで、出力端子（６２）からローレベルのリセット信号が出力されるようになっていることが特徴となっている。

これにより、請求項４に記載の発明と同様に、ローレベルのリセット信号を出力した後では、定電流回路（１０）に接続された第１トランジスタ（２１）および第４トランジスタ（２４）を共にオフし、定電流回路（１０）に電流が流れないようにすることができる。したがって、リセット信号を出力した後の消費電流を低減することができる。

また、第８トランジスタ（２９）がオフしてから第３トランジスタ（２３）がオフするまでの間、出力端子（６２）からハイレベルのリセット信号を出力し、第３トランジスタ（２３）がオフしたタイミングでローレベルのリセット信号を出力することができる。すなわち、第８トランジスタ（２９）および第３トランジスタ（２３）のオン／オフのタイミングを制御することにより、リセット信号のパルス幅やリセット信号の発生タイミングを調節することができる。

請求項７に記載の発明のように、電圧降下素子（７０）としてダイオード素子を用いることができる。

請求項８に記載の発明のように、電圧降下素子（７０）として抵抗を用いることができる。

なお、上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示すものである。

以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、図中、同一符号を付してある。

（第１実施形態）
以下、本発明の第１実施形態について図を参照して説明する。本実施形態で示されるパワーオンリセット回路は、例えば、電源として電流消費の低減が望まれる電池やバッテリ等が用いられる回路に使用される。また、電源が供給されてから１秒以上という長時間、リセットをかけたいものにも好適である。

図１は、本実施形態に係るパワーオンリセット回路の回路図である。この図に示されるように、定電流回路１０と、第１〜第６トランジスタ２１〜２６と、第１コンデンサ３１と、第２コンデンサ３２と、第１〜第４抵抗４１〜４４とを備えて構成されている。第１〜第６トランジスタ２１〜２６のうち、第１、第４、第６トランジスタ２１、２４、２６はｎｐｎ型のものであり、第２、第３、第５トランジスタ２２、２３、２５はｐｎｐ型のものである。

定電流回路１０は、電源端子６０に入力された電源電圧に基づいて一定電流を流すものである。この定電流回路１０は、ｐｎｐ型のトランジスタ１１、１２、ｎｐｎ型のトランジスタ１３、１４、および抵抗１５、１６を備えている。電源端子６０には、電池やバッテリ等の電源から電源電圧が入力されるようになっている。

ｐｎｐ型の２つのトランジスタ１１、１２はカレントミラー回路を構成している。そして、ｐｎｐ型の一方のトランジスタ１１のエミッタ−コレクタ間に一方の抵抗１５が接続されている。ｐｎｐ型の他方のトランジスタ１２のベースとコレクタとが短絡されている。

また、ｎｐｎ型の一方のトランジスタ１３のベースは、ｐｎｐ型の一方のトランジスタ１１のコレクタに接続され、コレクタはｐｎｐ型の他方のトランジスタ１２のコレクタに接続されている。そして、ｎｐｎ型の他方のトランジスタ１４のベースは、ｎｐｎ型の一方のトランジスタ１３のエミッタに接続され、コレクタはｎｐｎ型の一方のトランジスタ１３のベースに接続されている。さらに、ｎｐｎ型の他方のトランジスタ１４のベースとエミッタとの間に他方の抵抗１６が接続されている。

そして、第１トランジスタ２１のコレクタは定電流回路１０の抵抗１６に接続され、エミッタはグランド６１に接続されている。この第１トランジスタ２１のベースと電源端子６０との間には、第１コンデンサ３１が接続されている。また、第１トランジスタ２１のベースとグランド６１との間には、第１抵抗４１が接続されている。

第２トランジスタ２２のエミッタは電源端子６０に接続され、ベースは定電流回路１０にカレントミラー接続されている。すなわち、第２トランジスタ２２のベースが定電流回路１０のｐｎｐ型のトランジスタ１１、１２のベースと共通になっている。この第２トランジスタ２２のコレクタには、第３トランジスタ２３のエミッタが接続されている。

また、第３トランジスタ２３のベースとエミッタとの間には、第２抵抗４２が接続されている。さらに、第３トランジスタ２３のベースとグランド６１との間に第２コンデンサ３２が接続され、第３トランジスタ２３のコレクタとグランド６１との間に第３抵抗４３が接続されている。第２抵抗４２は、第２コンデンサ３２の漏れ電流よりも大きな電流を消費させるものとして設けられている。

第４トランジスタ２４のベースは第３トランジスタ２３のコレクタと第３抵抗４３との間に接続され、コレクタは第１トランジスタ２１のコレクタおよび定電流回路１０に接続され、エミッタは第１トランジスタ２１のエミッタおよびグランド６１に接続されている。

第５トランジスタ２５のエミッタは電源端子６０に接続され、ベースは定電流回路１０にカレントミラー接続されている。すなわち、第５トランジスタ２５のベースが定電流回路１０のｐｎｐ型のトランジスタ１１、１２のベースと共通になっている。この第５トランジスタ２５のコレクタとグランド６１との間には、第４抵抗４４が接続されている。

第６トランジスタ２６のベースは第５トランジスタ２５のコレクタと第４抵抗４４との間に接続され、エミッタはグランド６１に接続され、コレクタは出力端子６２に接続されている。出力端子６２は、図１に示されるパワーオンリセット回路から外部にリセット信号を出力する端子である。以上が、本実施形態に係るパワーオンリセット回路の全体構成である。

次に、上記パワーオンリセット回路の作動について、図２に示されるタイミングチャートを参照して説明する。まず、電源端子６０の電位をＶ、第１コンデンサ３１に流れる電流をＩ_Ｃ１、第１トランジスタ２１のベースと第１抵抗４１との接続点の電位をＶ_Ｒ１、定電流回路１０に流れる一定電流をＩ、第２コンデンサ３２と第３トランジスタ２３のベースとの間の電位をＶ_Ｃ２とする。

そして、電源端子６０に電源電圧が入力されると、電源端子６０の電位Ｖは一定の割合で上昇する。通常、第１コンデンサ３１に直流は流れないが、このような電源端子６０の電位の立ち上がり変化が生じている間、該立ち上がり変化に応じた電流Ｉ_Ｃ１が第１コンデンサ３１を通じて第１抵抗４１に流れる。これにより、第１抵抗４１に電流Ｉ_Ｃ１が流れる間、第１トランジスタ２１のベース電位が上昇して第１トランジスタ２１がオンする。

第１トランジスタ２１のオンに伴い、電源端子６０とグランド６１との電流経路が形成されるため、定電流回路１０に一定電流Ｉが流れる。すなわち、第１トランジスタ２１のオンに伴って定電流回路１０が起動する。このように定電流回路１０が起動すると、該定電流回路１０にカレントミラー接続された第２トランジスタ２２および第５トランジスタ２５がオンする。つまり、第２トランジスタ２２および第５トランジスタ２５にも電流が流れる。

また、第５トランジスタ２５がオンすることで第６トランジスタ２６がオンする。これにより、定電流回路１０に一定電流Ｉが流れるタイミングで、出力端子６２からローレベルのリセット信号が出力される。

第２コンデンサ３２が満充電の状態になるまでの間、第２コンデンサ３２の充電電流として、第３トランジスタ２３のベースに電流が流れて第３トランジスタ２３がオンする。そして、第３トランジスタ２３のオンにより第４トランジスタ２４もオンする。

電源端子６０の電位Ｖが一定値に安定すると、第１コンデンサ３１に電流Ｉ_Ｃ１が流れなくなる。これに伴い、第１トランジスタ２１にベース電流が流れなくなることで電位Ｖ_Ｒ１も下がり、第１トランジスタ２１はオフする。なお、第１トランジスタ２１がオフしても第４トランジスタ２４はオンしているため、定電流回路１０には一定電流Ｉが流れ続ける。したがって、図２に示されるように、電流Ｉ_Ｃ１および電圧Ｖ_Ｒ１が立ち下がっても、一定電流Ｉは一定値を保持している。

一方、第３トランジスタ２３にベース電流が流れ込むことで第２コンデンサ３２に電流が流れ込み、第２コンデンサ３２が充電される。第２コンデンサ３２の電位Ｖ_Ｃ２は、第２トランジスタ２２のエミッタ−コレクタ間の電位をＶ_ＣＥ、第３トランジスタ２３のベース−エミッタ間の電位をＶ_ＢＥとすると、最大、Ｖ−Ｖ_ＣＥ−Ｖ_ＢＥの電位まで上昇する。そして、第３トランジスタ２３のベース電位が上昇し、電位Ｖ_Ｃ２がＶ−Ｖ_ＣＥ−Ｖ_ＢＥになると、第３トランジスタ２３のベース電位が閾値を超えて第３トランジスタ２３がオフする。「閾値」とは、第３トランジスタ２３がオンまたはオフする電位である。この第３トランジスタ２３のオフにより、第４トランジスタ２４もオフする。

すなわち、第２コンデンサ３２の充電が開始されてから、電位Ｖ_Ｃ２の電位がＶ−Ｖ_ＣＥ−Ｖ_ＢＥになるまでの時間がいわゆるリセット時間である。一般的に、コンデンサの電荷Ｑは容量をＣ、電位差をＶ、流れる電流をｉ、充電時間をｔとすると、Ｑ＝Ｃ・Ｖ＝ｉ・ｔで表される。したがって、充電時間ｔは、ｔ＝（Ｃ・Ｖ）／ｉで表される。例えば、Ｃ＝６．６μＦ、Ｖ＝１０Ｖ、ｉ＝１μＡとすると、充電時間ｔはｔ＝６６ｓｅｃとなる。つまり、リセット時間は６６秒である。このリセット時間は第２コンデンサ３２に充電される時間で決まるので、第２コンデンサ３２の容量を調節することによりリセット時間を調節することができる。

そして、第１トランジスタ２１および第４トランジスタ２４がオフすると、電流が電源端子６０から定電流回路１０を経由してグランド６１に流れる経路が遮断されるため、定電流回路１０に一定電流Ｉが流れなくなる。これにより、定電流回路１０にカレントミラー接続された第５トランジスタ２５がオフする。また、第５トランジスタ２５のオフに伴って第６トランジスタ２６もオフするので、出力端子６２からハイレベルのリセット信号が出力される。したがって、図２に示されるように、一定電流Ｉと同じタイミングでリセット信号が生成されることとなる。

このように、第３トランジスタ２３のオフが最終的に定電流回路１０を停止させることになるから、第３トランジスタ２３は第２コンデンサ３２が充電されたときにオフしてリセットを解除するタイミングを決めるものであると言える。

一定電流Ｉと同じ波形のリセットパルスが生成された後では、上述のように第１トランジスタ２１および第４トランジスタ２４は共にオフしているため、定電流回路１０に一定電流Ｉは流れない。したがって、リセット信号が出力された後では、定電流回路１０における電流消費はなくなる。

以上説明したように、本実施形態では、電源端子６０に電源電圧が入力されたときに定電流回路１０を起動し、パワーオンリセット回路からリセット信号が出力された後では、定電流回路１０の動作を停止させることが特徴となっている。これにより、リセット信号が出力された後に定電流回路１０に一定電流Ｉが流れ続けないようにすることができる。したがって、リセット信号を出力した後のパワーオンリセット回路の消費電流を低減することができる。

（第２実施形態）
本実施形態では、第１実施形態と異なる部分についてのみ説明する。上記第１実施形態では、パワーオンリセット回路では、電源端子６０に電源電圧が入力されたときにリセット信号が生成されていたが、本実施形態では、リセット完了後の電源電圧の変動に対してもリセット信号を生成できるようにしたことが特徴となっている。

図３は、本実施形態に係るパワーオンリセット回路の回路図である。この図に示されるように、パワーオンリセット回路は、図１に示される回路に第７トランジスタ２７と、第５〜第７抵抗４５〜４７とが追加されたものになっている。このうち第７トランジスタ２７はｎｐｎ型のものである。

図３に示されるように、第７トランジスタ２７のコレクタは第３トランジスタ２３のベースと第２コンデンサ３２との間に接続され、エミッタはグランド６１に接続されている。この第７トランジスタ２７のベースとグランド６１との間には第５抵抗４５が接続されている。第５抵抗４５は、第７トランジスタ２７のベース電位をプルダウンさせるものである。

また、第１トランジスタ２１のベースと第１コンデンサ３１との間には第６抵抗４６が接続され、第６抵抗４６と第１コンデンサ３１との間と第７トランジスタ２７のベースとの間には第７抵抗４７が接続されている。言い換えると、第６抵抗４６は、第１コンデンサ３１と第７抵抗４７との間と第１トランジスタ２１のベースとの間に接続されている。これら第６抵抗４６および第７抵抗４７は、第１トランジスタ２１と第７トランジスタ２７とを同時にオンさせるためのドロップ用の抵抗である。以上が、本実施形態に係るパワーオンリセット回路の全体構成である。

次に、本実施形態に係るパワーオンリセット回路の作動について、図４に示されるタイミングチャートを参照して説明する。図３に示されるパワーオンリセット回路は、第１実施形態と同様に、第２コンデンサ３２が満充電となったところでリセット解除されて機能を停止する。

そして、図４に示されるノイズ６３が電源端子６０に入力されると、電源端子６０の電位Ｖが変動する。このため、該電圧Ｖの変動に応じた電流Ｉ_Ｃ１が第１コンデンサ３１に流れる。これにより、第６抵抗４６を介して第１トランジスタ２１のベースにベース電流が流れ込み、第７抵抗４７を介して第７トランジスタ２７のベースにベース電流が流れ込む。このため、電位Ｖ_Ｒ１が上昇して第１トランジスタ２１がオンし、再び、定電流回路１０に一定電流Ｉが流れる。

一方、第７トランジスタ２７がオンすると第２コンデンサ３２に溜められた電荷が第７トランジスタ２７を介してグランド６１に放出される。この第２コンデンサ３２の放電は、ノイズ６３によって電源電圧が一瞬乱れたことによって第１コンデンサ３１に電流Ｉ_Ｃ１が流れる間だけ起こる。したがって、電源端子６０の電位Ｖが再び安定すると、第１トランジスタ２１および第７トランジスタ２７は再びオフし、第２コンデンサ３２の放電も終了する。

図４に示されるように、第２コンデンサ３２で放電が起こったことにより、電位Ｖ_Ｃ２が下がる。つまり、第３トランジスタ２３のベース電位が下がるため、第３トランジスタ２３が再びオンする。これにより、電源端子６０から第２トランジスタ２２を介して第３トランジスタ２３に電流が流れるので、第４トランジスタ２４がオンする。すなわち、第１トランジスタ２１がオフしても、定電流回路１０には一定電流Ｉが流れ続ける。

上述のように、定電流回路１０が起動すれば、定電流回路１０にカレントミラー接続された第５トランジスタ２５もオンするため、第６トランジスタ２６もオンする。したがって、出力端子６２からローレベルのリセット信号が出力される。

この後、第２コンデンサ３２が充電されていき、第３トランジスタ２３が再びオフすると、第４トランジスタ２４もオフする。このため、第１トランジスタ２１および第４トランジスタ２４が共にオフになる。したがって、定電流回路１０に一定電流Ｉが流れなくなり、第５トランジスタ２５および第６トランジスタ２６もオフするため、出力端子６２から再びハイレベルのリセット信号が出力される。このときのリセット時間は第２コンデンサ３２の放電量に応じた時間になる。

以上説明したように、本実施形態では、電源端子６０に電源電圧が入力されたときにリセット信号を出力し、この後に電源端子６０にノイズ６３が入力されたとき、再びリセット信号を出力することが特徴となっている。

これにより、最初のリセット信号が出力された後に定電流回路１０の機能が停止していても、ノイズ６３による電源端子６０の電圧変動によって定電流回路１０を再び起動させ、再度のリセット信号を出力することができる。このように、常に定電流回路１０に電流を流し続けていなくても良く、パワーオンリセット回路における消費電流を低減することができる。

（第３実施形態）
本実施形態では、第１実施形態と異なる部分についてのみ説明する。本実施形態では、リセット信号のパルス幅や発生タイミングを調整できることが特徴となっている。

図５は、本実施形態に係るパワーオンリセット回路の回路図である。この図に示されるように、図１に示される回路に第８〜第１１抵抗４８〜５１と、第８トランジスタ２８と、第９トランジスタ２９とが追加されたものになっている。このうち第８トランジスタ２８および第９トランジスタ２９はｐｎｐ型のものである。

なお、第３実施形態の記載と特許請求の範囲の記載との対応関係については、第８トランジスタ２８が特許請求の範囲の第７トランジスタに対応し、第９トランジスタ２９が特許請求の範囲の第８トランジスタに相当する。また、第８抵抗４８が特許請求の範囲の第４抵抗に相当し、第９抵抗４９が特許請求の範囲の第５抵抗に相当する。さらに、第１０抵抗５０が特許請求の範囲の第６抵抗に相当し、第１１抵抗５１が特許請求の範囲の第７抵抗に相当する。

また、第５トランジスタ２５に対する第６トランジスタ２６の接続形態が図１に示されるものと異なる。具体的には、第６トランジスタ２６のコレクタが第５トランジスタ２５のコレクタおよび出力端子６２に接続され、エミッタがグランド６１に接続されている。

一方、第８トランジスタ２８のエミッタは電源端子６０に接続され、ベースは定電流回路１０にカレントミラー接続されている。すなわち、第８トランジスタ２８のベースが定電流回路１０のｐｎｐ型のトランジスタ１１、１２のベースと共通になっている。

第３トランジスタ２３のベースには、第８抵抗４８が接続されている。この第８抵抗４８とグランド６１との間には、第２コンデンサ３２が接続されている。また、第８トランジスタ２８のコレクタには、ダイオード素子７０が接続されている。このダイオード素子７０は、ドロップ電圧を発生させるものである。そして、第９トランジスタ２９のエミッタがダイオード素子７０に接続されている。なお、ダイオード素子７０は、本発明の電圧降下素子に相当する。

第９抵抗４９は、第８抵抗４８と第２コンデンサ３２との間と第９トランジスタ２９のベースとの間に接続されている。第１０抵抗５０は、第６トランジスタ２６のベースと第９トランジスタ２９のコレクタとの間に接続されている。また、第１１抵抗５１は、第６トランジスタ２６のベースとエミッタとの間に接続されている。以上が、本実施形態に係るパワーオンリセット回路の全体構成である。

次に、本実施形態に係るパワーオンリセット回路の作動について、図６に示されるタイミングチャートを参照して説明する。なお、本実施形態では、第８抵抗４８と第２コンデンサ３２との接続点の電位をＶ_Ｃ２とする。

まず、電源端子６０に電源電圧が入力されると、第１実施形態と同様に、第１トランジスタ２１がオンして定電流回路１０に一定電流Ｉが流れる。これにより、定電流回路１０にカレントミラー接続された第２トランジスタ２２、第５トランジスタ２５、および第８トランジスタ２８がオンする。

そして、第２コンデンサ３２が満充電の状態でなければ、図６に示されるように第３トランジスタ２３にベース電流が流れて第３トランジスタ２３がオンする。この第３トランジスタ２３のオンに伴って、第４トランジスタ２４および第９トランジスタ２９もオンする。

この第９トランジスタ２９のオンにより、第６トランジスタ２６もオンする。これにより、第５トランジスタ２５および第６トランジスタ２６に流れる電流はグランド６１に流れるから、図６に示されるように出力端子６２からローレベルのリセット信号が出力される。

そして、第１実施形態と同様に、第１コンデンサ３１に電流が流れなくなると、第１トランジスタ２１がオフする。また、第３トランジスタ２３および第９トランジスタ２９にベース電流が流れ込むことで第２コンデンサ３２に電流が流れ込み、第２コンデンサ３２が充電されていく。

ここで、第８トランジスタ２８のエミッタ−コレクタ間の電位をＶ_ＣＥ８、第９トランジスタ２９のベース−エミッタ間の電位をＶ_ＢＥ９とし、ダイオード素子７０の順方向電圧をＶ_Ｄとすると、第９トランジスタ２９は電位Ｖ_Ｃ２がＶ−Ｖ_ＣＥ８−Ｖ_ＢＥ９−Ｖ_Ｄになったところでオフする。これは、ダイオード素子７０によって第３トランジスタ２３よりもエミッタ電位が低くされているからである。このため、第９トランジスタ２９は第３トランジスタ２３よりも先にオフする。すなわち、ダイオード素子７０は第９トランジスタ２９オフタイミングを第３トランジスタ２３よりも早める役割を果たす。

この第９トランジスタ２９のオフに伴って第６トランジスタ２６がオフするが、第５トランジスタ２５はオンし続けている。これにより、図６に示されるように出力端子６２からハイレベルのリセット信号が出力される。

この後、第２コンデンサ３２が満充電の状態、すなわち電位Ｖ_Ｃ２がＶ−Ｖ_ＣＥ−Ｖ_ＢＥになると、第１実施形態と同様に、第３トランジスタ２３がオフし、第３トランジスタ２３のオフに伴って第４トランジスタ２４がオフする。そして、第１トランジスタ２１および第４トランジスタ２４が共にオフしたことによって定電流回路１０に一定電流Ｉが流れなくなり、定電流回路１０にカレントミラー接続された第５トランジスタ２５がオフする。これにより、第５トランジスタ２５および第６トランジスタ２６が共にオフになるので、図６に示されるように出力端子６２からローレベルのリセット信号が出力される。

上記のパワーオンリセット回路の作動によると、第９トランジスタ２９がオフしてから第３トランジスタ２３がオフするまでの間がリセット信号のリセット時間となる。このリセット時間は、第９トランジスタ２９がオフするタイミングを変更することにより調節可能となる。上述のように、リセット時間はｔ＝（Ｃ・Ｖ）／ｉで表されるから、Ｖを調節すれば良い。すなわち、第９トランジスタ２９がオフする電位Ｖ_Ｃ２をダイオード素子７０の順方向電圧Ｖ_Ｄ等により変更することで、リセット時間を調節することができる。

以上説明したように、本実施形態では第９トランジスタ２９がオフするタイミングを調節することでリセット信号のパルス幅を調節できることが特徴となっている。これにより、パワーオンリセット回路に接続される外部回路の目的に応じたリセット信号を生成することが可能となる。

もちろん、第１実施形態と同様に、ローレベルのリセット信号を出力した後では、定電流回路１０に電流が流れないようにすることができ、リセット信号を出力した後の消費電流を低減することができる。

（他の実施形態）
上記各実施形態で示された定電流回路１０の回路構成は一例を示すものであって、他の回路構成になっていても良い。

第３実施形態では、ドロップ電圧を発生させるためにダイオード素子７０が採用されていたが、抵抗素子が用いられても良い。また、ダイオード素子７０が複数段直列に接続されていても良い。もちろん、複数の抵抗素子が組み合わされたものでも良い。

上記第１実施形態で示された回路形態は一例を示すものである。例えば、パワーオンリセット回路を、電源端子６０に接続された定電流回路１０と、トリガ回路と、充電回路と、出力回路とを備えた構成とすることもできる。

このうち、トリガ回路は、電源端子６０に電源電圧が入力されたことに伴う電源端子６０の電位の変化をトリガとして、定電流回路１０に電流を流すものである。該トリガ回路は、例えば、第１トランジスタ２１、第１コンデンサ３１、および第１抵抗４１で構成される回路に相当する。もちろん、他の素子の組み合わせによってトリガ回路が構成されても良い。

充電回路は、定電流回路１０に電流が流れたことをトリガとしてコンデンサへの充電を開始し、該コンデンサが満充電になったら定電流回路１０に流れる電流を遮断するものである。該充電回路は、例えば、第２トランジスタ２２、第３トランジスタ２３、第４トランジスタ２４、第２コンデンサ３２、第２抵抗４２、および第３抵抗４３で構成される回路に相当する。もちろん、他の素子の組み合わせによって充電回路が構成されても良い。

出力回路は、定電流回路１０に電流が流れたことをトリガとして、上記充電回路によって定電流回路１０に流れる電流が遮断されるまでリセット信号を出力するものである。該出力回路は、例えば、第５トランジスタ２５、第６トランジスタ２６、および第４抵抗４４で構成される回路に相当する。もちろん、他の素子の組み合わせによって出力回路が構成されても良い。このような構成によってパワーオンリセット回路を実現しても良い。

同等に、第２実施形態で示された回路形態も一例を示すものである。すなわち、パワーオンリセット回路は再起動回路が追加された構成であっても良い。この再起動回路は、電源端子６０にノイズ６３が入力されたとき、満充電の状態のコンデンサに放電を起こし、充電回路によって再び定電流回路に電流を流させ、コンデンサが満充電になるまでの間、出力回路から再びリセット信号を出力させる。該再起動回路は、例えば、第７トランジスタ２７、および第５〜第７抵抗４５〜４７で構成される回路に相当する。もちろん、他の素子の組み合わせによって再起動回路が構成されても良い。

同様に、第３実施形態で示された回路形態も一例を示すものである。例えば、パワーオンリセット回路を、電源端子６０に接続された定電流回路１０と、トリガ回路と、第１充電回路と、第２充電回路と、出力回路とを備えた構成とすることもできる。トリガ回路は上記と同じものである。

第１充電回路は、定電流回路１０に電流が流れたことをトリガとしてコンデンサへの充電を開始し、該コンデンサが満充電になったら定電流回路１０に流れる電流を遮断するものである。該第１充電回路は、例えば、第２トランジスタ２２、第３トランジスタ２３、第４トランジスタ２４、第２コンデンサ３２、第２抵抗４２、第３抵抗４３、および第８抵抗４８で構成される回路に相当する。もちろん、他の素子の組み合わせによって第１充電回路が構成されても良い。

第２充電回路は、定電流回路１０に電流が流れたことをトリガとして第１充電回路と共にコンデンサへの充電を開始する。また、第２充電回路は、コンデンサが満充電よりも少なくとも電圧降下素子７０の電圧降下分だけ低い電圧まで充電されたら第１充電回路よりも先にコンデンサへの充電を停止するものである。該第２充電回路は、例えば第８トランジスタ２８、第９トランジスタ２９、第９抵抗４９、および第１０抵抗５０で構成される回路に相当する。もちろん、他の素子の組み合わせによって第２充電回路が構成されても良い。

出力回路は、第２充電回路が停止してから第１充電回路が停止するまでの間、リセット信号を出力するものである。該出力回路は、例えば、第５トランジスタ２５、第６トランジスタ２６、および第１１抵抗５１で構成される回路に相当する。もちろん、他の素子の組み合わせによって出力回路が構成されても良い。以上のような構成によってパワーオンリセット回路を実現しても良い。

本発明の第１実施形態に係るパワーオンリセット回路の回路図である。図１に示されるパワーオンリセット回路の作動を説明するためのタイミングチャートである。本発明の第２実施形態に係るパワーオンリセット回路の回路図である。図３に示されるパワーオンリセット回路の作動を説明するためのタイミングチャートである。本発明の第３実施形態に係るパワーオンリセット回路の回路図である。図５に示されるパワーオンリセット回路の作動を説明するためのタイミングチャートである。

符号の説明

１０定電流回路
２１〜２９第１〜第９トランジスタ
３１第１コンデンサ
３２第２コンデンサ
４１〜５１第１〜第１１抵抗
６０電源端子
６１グランド
６２出力端子

Claims

電源端子（６０）に接続された定電流回路（１０）と、
前記電源端子（６０）に電源電圧が入力されたことに伴う前記電源端子（６０）の電位の変化をトリガとして、前記定電流回路（１０）に電流を流すトリガ回路（２１、３１、４１）と、
前記定電流回路（１０）に電流が流れたことをトリガとしてコンデンサ（３２）への充電を開始し、該コンデンサ（３２）が満充電になったら前記定電流回路（１０）に流れる電流を遮断する充電回路（２２〜２４、３２、４２、４３）と、
前記定電流回路（１０）に電流が流れたことをトリガとして、前記充電回路（２２〜２４、３２、４２、４３）によって前記定電流回路（１０）に流れる電流が遮断されるまでリセット信号を出力する出力回路（２５、２６、４４）とを備えていることを特徴とするパワーオンリセット回路。
前記電源端子（６０）にノイズ（６３）が入力されたとき、満充電の状態の前記コンデンサ（３２）に放電を起こし、前記充電回路（２２〜２４、３２、４２、４３）によって再び前記定電流回路（１０）に電流を流させ、前記コンデンサ（３２）が満充電になるまでの間、前記出力回路（２５、２６、４４）から再びリセット信号を出力させる再起動回路（２７、４５〜４７）を備えていることを特徴とする請求項１に記載のパワーオンリセット回路。
電源端子（６０）に接続された定電流回路（１０）と、
前記電源端子（６０）に電源電圧が入力されたことに伴う前記電源端子（６０）の電位の変化をトリガとして、前記定電流回路（１０）に電流を流すトリガ回路（２１、３１、４１）と、
前記定電流回路（１０）に電流が流れたことをトリガとしてコンデンサ（３２）への充電を開始し、該コンデンサ（３２）が満充電になったら前記定電流回路（１０）に流れる電流を遮断する第１充電回路（２２〜２４、３２、４２、４３、４８）と、
前記定電流回路（１０）に電流が流れたことをトリガとして前記第１充電回路（２２〜２４、３２、４２、４３、４８）と共に前記コンデンサ（３２）への充電を開始し、前記コンデンサ（３２）が満充電よりも少なくとも電圧降下素子（７０）の電圧降下分だけ低い電圧まで充電されたら前記第１充電回路（２２〜２４、３２、４２、４３、４８）よりも先に前記コンデンサ（３２）への充電を停止する第２充電回路（２８、２９、４９、５０）と、
前記第２充電回路（２８、２９、４９、５０）が停止してから前記第１充電回路（２２〜２４、３２、４２、４３、４８）が停止するまでの間、リセット信号を出力する出力回路（２５、２６、５１）とを備えていることを特徴とするパワーオンリセット回路。
電源端子（６０）に接続された定電流回路（１０）と、
コレクタが前記定電流回路（１０）に接続され、エミッタがグランド（６１）に接続されたｎｐｎ型の第１トランジスタ（２１）と、
前記第１トランジスタ（２１）のベースと前記電源端子（６０）との間に接続された第１コンデンサ（３１）と、
前記第１トランジスタ（２１）のベースと前記グランド（６１）との間に接続された第１抵抗（４１）と、
エミッタが前記電源端子（６０）に接続され、ベースが前記定電流回路（１０）にカレントミラー接続されたｐｎｐ型の第２トランジスタ（２２）と、
エミッタが前記第２トランジスタ（２２）のコレクタに接続されたｐｎｐ型の第３トランジスタ（２３）と、
前記第３トランジスタ（２３）のベースとエミッタとの間に接続された第２抵抗（４２）と、
前記第３トランジスタ（２３）のベースと前記グランド（６１）との間に接続された第２コンデンサ（３２）と、
前記第３トランジスタ（２３）のコレクタと前記グランド（６１）との間に接続された第３抵抗（４３）と、
ベースが前記第３トランジスタ（２３）のコレクタと前記第３抵抗（４３）との間に接続され、コレクタが前記第１トランジスタ（２１）のコレクタおよび前記定電流回路（１０）に接続され、エミッタが前記第１トランジスタ（２１）のエミッタおよび前記グランド（６１）に接続されたｎｐｎ型の第４トランジスタ（２４）と、
エミッタが前記電源端子（６０）に接続され、ベースが前記定電流回路（１０）にカレントミラー接続されたｐｎｐ型の第５トランジスタ（２５）と、
前記第５トランジスタ（２５）のコレクタと前記グランド（６１）との間に接続された第４抵抗（４４）と、
ベースが前記第５トランジスタ（２５）のコレクタと前記第４抵抗（４４）との間に接続され、エミッタが前記グランド（６１）に接続され、コレクタが出力端子（６２）に接続されたｎｐｎ型の第６トランジスタ（２６）とを備え、
前記電源端子（６０）に電源電圧が入力されると、前記電源端子（６０）の電位の立ち上がり変化に応じた電流が前記第１コンデンサ（３１）を通じて前記第１抵抗（４１）に流れることで、前記第１トランジスタ（２１）のベース電位が上昇することにより前記第１トランジスタ（２１）がオンし、
前記第１トランジスタ（２１）のオンに伴って前記定電流回路（１０）に電流が流れると、前記定電流回路（１０）にカレントミラー接続された前記第２トランジスタ（２２）および前記第５トランジスタ（２５）がオンし、
前記第５トランジスタ（２５）のオンに伴って前記第６トランジスタ（２６）がオンすることにより、前記出力端子（６２）からハイレベルのリセット信号が出力されるようになっており、
前記第２コンデンサ（３２）が満充電の状態でなければ、前記第３トランジスタ（２３）のベースに電流が流れて前記第３トランジスタ（２３）がオンすると共に前記第４トランジスタ（２４）がオンし、
前記電源端子（６０）の電位が一定値に安定した後、前記第１コンデンサ（３１）に電流が流れなくなることに伴い、前記第１トランジスタ（２１）にベース電流が流れなくなることで前記第１トランジスタ（２１）がオフするようになっており、
前記第３トランジスタ（２３）のベースに電流が流れ込むことで前記第２コンデンサ（３２）に電流が流れ込み、前記第２コンデンサ（３２）が充電されることで前記第３トランジスタ（２３）のベース電位が上昇し、前記ベース電位が閾値を超えると前記第３トランジスタ（２３）がオフし、前記第３トランジスタ（２３）のオフに伴って前記第４トランジスタ（２４）がオフし、
前記第１トランジスタ（２１）および前記第４トランジスタ（２４）がオフしたことによって前記定電流回路（１０）に電流が流れなくなり、前記定電流回路（１０）にカレントミラー接続された前記第５トランジスタ（２５）がオフすると共に前記第６トランジスタ（２６）がオフすることで、前記出力端子（６２）からローレベルのリセット信号が出力されるようになっていることを特徴とするパワーオンリセット回路。
コレクタが前記第３トランジスタ（２３）のベースと前記第２コンデンサ（３２）との間に接続され、エミッタが前記グランド（６１）に接続されたｎｐｎ型の第７トランジスタ（２７）と、
前記第７トランジスタ（２７）のベースと前記グランド（６１）との間に接続された第５抵抗（４５）と、
前記第１トランジスタ（２１）のベースと前記第１コンデンサ（３１）との間に接続された第６抵抗（４６）と、
前記第６抵抗（４６）と前記第１コンデンサ（３１）との間と前記第７トランジスタ（２７）のベースとの間に接続された第７抵抗（４７）とを備え、
前記電源端子（６０）に入力されるノイズ（６３）によって、満充電の状態の前記第２コンデンサ（３２）で放電が起こったとき、該放電に伴って前記第３トランジスタ（２３）のベース電位が下がり、前記第３トランジスタ（２３）がオンすると共に前記第４トランジスタ（２４）がオンすることで、前記定電流回路（１０）に再び電流が流れ、前記出力端子（６２）からハイレベルのリセット信号が出力され、
この後、前記第２コンデンサ（３２）が充電され、前記第３トランジスタ（２３）が再びオフすることにより、前記出力端子（６２）から再びローレベルのリセット信号が出力されるようになっていることを特徴とする請求項４に記載のパワーオンリセット回路。
電源端子（６０）に接続された定電流回路（１０）と、
コレクタが前記定電流回路（１０）に接続され、エミッタがグランド（６１）に接続されたｎｐｎ型の第１トランジスタ（２１）と、
前記第１トランジスタ（２１）のベースと前記電源端子（６０）との間に接続された第１コンデンサ（３１）と、
前記第１トランジスタ（２１）のベースと前記グランド（６１）との間に接続された第１抵抗（４１）と、
エミッタが前記電源端子（６０）に接続され、ベースが前記定電流回路（１０）にカレントミラー接続されたｐｎｐ型の第２トランジスタ（２２）と、
エミッタが前記第２トランジスタ（２２）のコレクタに接続されたｐｎｐ型の第３トランジスタ（２３）と、
前記第３トランジスタ（２３）のベースとエミッタとの間に接続された第２抵抗（４２）と、
前記第３トランジスタ（２３）のコレクタと前記グランド（６１）との間に接続された第３抵抗（４３）と、
ベースが前記第３トランジスタ（２３）のコレクタと前記第３抵抗（４３）との間に接続され、コレクタが前記第１トランジスタ（２１）のコレクタおよび前記定電流回路（１０）に接続され、エミッタが前記第１トランジスタ（２１）のエミッタおよび前記グランド（６１）に接続されたｎｐｎ型の第４トランジスタ（２４）と、
エミッタが前記電源端子（６０）に接続され、ベースが前記定電流回路（１０）にカレントミラー接続されたｐｎｐ型の第５トランジスタ（２５）と、
コレクタが前記第５トランジスタ（２５）のコレクタおよび出力端子（６２）に接続され、エミッタが前記グランド（６１）に接続されたｎｐｎ型の第６トランジスタ（２６）と、
エミッタが前記電源端子（６０）に接続され、ベースが前記定電流回路（１０）にカレントミラー接続されたｐｎｐ型の第７トランジスタ（２８）と、
前記第３トランジスタ（２３）のベースに接続された第４抵抗（４８）と、
前記第４抵抗（４８）と前記グランド（６１）との間に接続された第２コンデンサ（３２）と、
前記第７トランジスタ（２８）のコレクタに接続された電圧降下素子（７０）と、
エミッタが前記電圧降下素子（７０）に接続されたｐｎｐ型の第８トランジスタ（２９）と、
前記第４抵抗（４８）と前記第２コンデンサ（３２）との間と前記第８トランジスタ（２９）のベースとの間に接続された第５抵抗（４９）と、
前記第６トランジスタ（２６）のベースと前記第８トランジスタ（２９）のコレクタとの間に接続された第６抵抗（５０）と、
前記第６トランジスタ（２６）のベースとエミッタとの間に接続された第７抵抗（５１）とを備え、
前記電源端子（６０）に電源電圧が入力されると、前記電源端子（６０）の電位の立ち上がり変化に応じた電流が前記第１コンデンサ（３１）を通じて前記第１抵抗（４１）に流れることで、前記第１トランジスタ（２１）のベース電位が上昇することにより前記第１トランジスタ（２１）がオンし、
前記第１トランジスタ（２１）のオンに伴って前記定電流回路（１０）に電流が流れると、前記定電流回路（１０）にカレントミラー接続された前記第２トランジスタ（２２）、前記第５トランジスタ（２５）、および前記第７トランジスタ（２８）がオンし、
前記第２コンデンサ（３２）が満充電の状態でなければ、前記第３トランジスタ（２３）にベース電流が流れて前記第３トランジスタ（２３）がオンすると共に前記第４トランジスタ（２４）および前記第８トランジスタ（２９）がオンし、
前記第８トランジスタ（２９）のオンに伴って前記第６トランジスタ（２６）がオンすることにより、前記出力端子（６２）からローレベルのリセット信号が出力されるようになっており、
前記電源端子（６０）の電源電圧が一定値に安定した後、前記第１コンデンサ（３１）に電流が流れなくなることに伴い、前記第１トランジスタ（２１）にベース電流が流れなくなることで前記第１トランジスタ（２１）がオフするようになっており、
記第３トランジスタ（２３）および前記第８トランジスタ（２９）にベース電流が流れ込むことで前記第２コンデンサ（３２）に電流が流れ込み、前記第２コンデンサ（３２）が充電されていくと、前記電圧降下素子（７０）によって前記第３トランジスタ（２３）よりもエミッタ電位が低くされている前記第８トランジスタ（２９）が前記第３トランジスタ（２３）よりも先にオフし、
前記第８トランジスタ（２９）のオフに伴って前記第６トランジスタ（２６）がオフし、前記第５トランジスタ（２５）がオンしていることにより、前記出力端子（６２）からハイレベルのリセット信号が出力され、
前記第２コンデンサ（３２）が満充電の状態になると、前記第３トランジスタ（２３）がオフし、前記第３トランジスタ（２３）のオフに伴って前記第４トランジスタ（２４）がオフし、
前記第１トランジスタ（２１）および前記第４トランジスタ（２４）がオフしたことによって前記定電流回路（１０）に電流が流れなくなり、前記定電流回路（１０）にカレントミラー接続された前記第５トランジスタ（２５）がオフすることで、前記出力端子（６２）からローレベルのリセット信号が出力されるようになっていることを特徴とするパワーオンリセット回路。
前記電圧降下素子（７０）はダイオード素子であることを特徴とする請求項３または６に記載のパワーオンリセット回路。
前記電圧降下素子（７０）は抵抗であることを特徴とする請求項３または６に記載のパワーオンリセット回路。