JP5474837B2 - アドレス信号／制御信号のためのダブル・データ・レートのスキームを使用する、インタフェース・ピンの要件が低減された二重チャネル・メモリ・アーキテクチャ - Google Patents

アドレス信号／制御信号のためのダブル・データ・レートのスキームを使用する、インタフェース・ピンの要件が低減された二重チャネル・メモリ・アーキテクチャ Download PDF

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Description

本開示の実施形態は、一般に、メモリ・アーキテクチャに関し、特に、インタフェース・ピンの要件が低減された二重データ・チャネルのメモリ・アーキテクチャに関する。
いくつかのアプリケーションにおいて、プロセッサは、少量のデータを転送するメモリ・アクセス動作を大きな割合で有しうる。このようなメモリ・アクセス動作は、一般に、（例えば、バースト長読み取り、及び／あるいは、バースト長書き込みのような）バースト長アクセスとして周知である。現在のリサーチは、小規模のバースト長アクセスについて、メモリ・デバイスにアクセスする複数の狭い独立データ・チャネルは、広幅のメモリ・インタフェースを有する単一データ・チャネルよりも優れた性能を提供しうると示唆している。従って、単一の広チャネル・メモリ・インタフェースを有する既存のシステムは、各データ・チャネルのビット幅を低減しながら、データ・チャネルの数を増加させることによって、利益を得うる。
しかし、単一のデータ・チャネル・メモリ・インタフェースを有する既存の処理システムを、二重メモリ・インタフェースを有する処理システムにアップグレードすることは、いくつかの設計課題を提起しうる。例えば、二重チャネルを使用する従来型のメモリ・インタフェースは、アドレス・チャネル及び／あるいは制御チャネルに関連付けられた、より複雑な回路を有しうる。これは、より複雑なパッケージと回路基板設計をもたらし、もって、インタフェース・ピンや回路トレース等の数を増加させうる。このような結果は、費用と設計リスクの増加に不利な影響を及ぼしうる。更に、このような設計変更は、既存の構成要素及び／あるいはその他の既存のサブシステムとのいかなる類の下位互換性をも阻んでしまう。
従って、広チャネル・インタフェース用の既存のピンを利用しうる二重狭チャネル・インタフェースを有するメモリ・アーキテクチャが必要とされている。その結果として生じるメモリ・アーキテクチャは、ピン数の増加によるシステム費用に対する影響を与えることなく実現されうる。
インタフェース・ピンの要件を低減した二重チャネル・メモリ・アーキテクチャのための装置及び方法が以下に提示される。
１つの実施形態において、メモリ・アーキテクチャは、メモリ・コントローラと、共有アドレス・バス及び第１のクロック信号によってメモリ・コントローラに結合された第１のメモリ・デバイスとを含む。このメモリ・アーキテクチャは更に、共有アドレス・バス及び第２のクロック信号によってメモリ・コントローラに結合された第２のメモリ・デバイスを含む。ここで、第２のクロック信号の極性は、第１のクロック信号の極性の逆である。
別の実施形態において、データ・トランザクションを実行するための方法が提示される。この方法は、第１のメモリ・デバイス及び第２のメモリ・デバイスへ、共有アドレス・バスでアドレス信号を提供することと、共通クロック信号から導出され、極性を逆にされたクロック信号をメモリ・デバイスに提供することと、別々の狭データ・バスによって、クロック信号に基づいて交互にデータをメモリ・デバイスへ転送することとを含む。
更に別の実施形態において、メモリ・アーキテクチャは、メモリ・コントローラと、共有制御バス及び第１のクロック信号によってメモリ・コントローラに結合された第１のメモリ・デバイスと、共有制御バス及び第２のクロック信号によってメモリ・コントローラに結合された第２のメモリ・デバイスとを含みうる。ここで、第２のクロック信号の極性は、第１のクロック信号の極性の逆である。
本発明の別の実施形態において、メモリ・アーキテクチャは、メモリ・コントローラと、共有制御バス及び第１のクロック信号によってメモリ・コントローラに結合された第１のメモリ・デバイスと、共有制御バス及び第２のクロック信号によってメモリ・コントローラに結合された第２のメモリ・デバイスとを含みうる。ここで、第２のクロック信号の極性は、第１のクロック信号の極性の逆である。
添付された図面は、本発明の実施形態の説明を助けるように提示され、限定のためではなく、単に実施形態の例示のために提供される。
図１は、２つの狭チャネルのダブル・データ・レート（ＤＤＲ）・メモリを使用する従来型の単一広チャネルのＤＤＲメモリ・アーキテクチャのブロック図を示す。 図２は、従来型の二重狭チャネルのＤＤＲメモリ・アーキテクチャのブロック図を示す。 図３は、二重狭チャネルのＤＤＲメモリ・アーキテクチャのブロック図を示す。 図４は、図１乃至図３に例示されたメモリ・コントローラに関連付けられたタイミング図を示す。 図５Ａは、二重狭チャネルのメモリ・アーキテクチャに従う典型的なＤＤＲコントローラのブロック図を示す。 図５Ｂは、二重狭チャネルのメモリ・アーキテクチャに従う典型的なＤＤＲコントローラのブロック図を示す。 図６は、二重狭チャネルのＮＡＮＤメモリ・アーキテクチャのブロック図を示す。
本発明の態様は、本発明の特定の実施形態に関する以下の説明と、関連した図面とにおいて開示される。代替の実施形態は、本発明の範囲から逸脱することなく想到されうる。加えて、本発明に関係する詳細を不明瞭にすることがないように、本発明における周知の構成要素は詳細には説明されず、省略される。
単語「典型的」は本明細書において、「例、実例、例示として役立つこと」を意味するために使用される。「典型的」として本明細書において説明される実施形態は、必ずしもその他の態様より好ましい、あるいは有利なものとして解釈されるものではない。同様に、用語「本発明の実施形態」は、本発明の全ての実施形態が、説明された特徴、利点、あるいは動作モードを含んでいることを必要としているわけではない。
本明細書において使用される技術用語は、特定の実施形態を説明することのみを目的とし、本発明の実施形態を限定することは意図されていない。本明細書において使用されるように、単数形「ａ」、「ａｎ」、「ｔｈｅ」は、コンテキストが明確にそうではないと示さない限りは、複数形も同様に含むことが意図されている。用語「備える」、「備えている」、「含む」、及び／あるいは「含んでいる」は、本明細書において使用された場合、記述された特徴、整数、ステップ、動作、エレメント、及び／あるいは構成要素の存在を明記するが、１あるいは複数のその他の特徴、整数、ステップ、動作、エレメント、構成要素、及び／あるいはそれらのグループの存在あるいは追加を排除しないということが更に理解されるだろう。
本明細書において使用されるように、ダブル・データ・レート（ＤＤＲ）・メモリという用語は、当該技術において周知である多種多様な異なるメモリ・デバイス規格を称し、例えば、以下のような種類のメモリ・デバイスを含みうる：低電力ダブル・データ・レート（ＬＰＤＤＲ）、スタンダードＤＤＲ、ＤＤＲ２等。
更に、多くの実施形態が、例えば、コンピューティング・デバイスの構成要素によって実行されるアクションのシーケンスの観点から説明される。本明細書で説明される様々なアクションが、（例えば、アプリケーション特有集積回路（ＡＳＩＣ）のような）特定の回路、１あるいは複数のプロセッサによって実行されるプログラム命令群、あるいはその両方の組み合わせによって実行されうるということが認識されるだろう。加えて、本明細書で説明されるアクションのシーケンスは、実行中、関連付けられたプロセッサに、本明細書で説明された機能を実行させるコンピュータ命令群の対応するセットを格納した任意の形態のコンピュータ読取可能記録媒体内に完全に組み込まれると見なされる。このように、本発明の様々な態様は、複数の異なる形態に組み込まれ、それらの全ては特許請求された主題の範囲内であることが意図されている。加えて、本明細書で説明される実施形態の各々について、それら任意の実施形態の対応する形態が、例えば、説明されたアクションを実行する「ように構成されたロジック」のように、本明細書において説明されうる。
図１は、従来型の単一広チャネルのダブル・データ・レート（ＤＤＲ）・メモリ・アーキテクチャ１００のブロック図を示す。メモリ・アーキテクチャ１００は、ＤＤＲコントローラ１１０と、ＸビットのＤＤＲメモリ・デバイス１２０と、第２のＸビットのＤＤＲメモリ・デバイス１３０と、アドレス／制御（ＡＤＤＲ／ＣＴＲＬ）バス１４０と、上位バス及び下位バスを備える広データ・バス１５０とを含みうる。本明細書において使用されるように、用語Ｘは、（バス幅とも称される）データ・バスを通して同時に転送されうるビットの数を意味している。この変数「Ｘ」は、例えば、４、８、１６、３２、あるいはそれ以上のように、任意のビット数を表しうる。用語「２Ｘのビット」は、狭いバス幅のデータ・バスの二倍のバス幅を有する典型的な広データ・バスを意味するために本明細書において使用される。しかし、「２Ｘ」乗数は、限定的と見なされるべきではなく、本発明の様々な実施形態は、その他の乗算をも利用しうる。更に、広バス及び狭バスのそれぞれの幅の間の比率は、整数に限定されない（すなわち、広バスは、ビットの任意の数だけ、狭バスより広い幅である）。
広データ・バス１５０は、ＤＤＲコントローラ１１０とＸビットのメモリ・デバイス１２０、１３０の各々との間でデータを転送するために使用されうる。広データ・バス１５０は、２Ｘ個の別々のラインＤＱ［２Ｘ−１：Ｘ］及びＤＱ［Ｘ−１：０］を使用して、同じ方式で、データを転送しうる。広データ・バス１５０は、データ・ストローブ信号（ＤＱＳ）及びデータ・マスクを運ぶ専用ラインも有しうる。ＤＱＳは、データを捕捉するために使用されうる。ＤＭ信号は、有効なデータ・バイトを示すために使用されうる。これらの信号の名前が、どのＤＤＲ仕様が言及されているかによって様々である一方、その他様々なＤＤＲ仕様において使用される信号は、基本的に同様の機能を実行しうる。
ＸビットのＤＤＲメモリ・デバイス１２０、１３０内のメモリを適切にアドレスするために、ＡＤＤＲ／ＣＴＲＬバス１４０は、ＤＤＲコントローラ１１０からメモリ・デバイス１２０、１３０へ、アドレス情報及び／あるいは制御情報を提供するために使用されうる。一般的に、単一書き込み動作の間、データは、ＡＤＤＲ／ＣＴＲＬバス１４０で単一アドレスを供給し、その後すぐに、データ・バス１５０で複数のデータ・ワードを供給することによって、ＤＤＲデバイスに書き込まれうる。特に、ＡＤＤＲ／ＣＴＲＬバス１４０は、以下の信号を運ぶための専用ラインを含みうる：Ａ［ｎ：０］、ＢＡ［ｍ：０］、／ＲＡＳ／、／ＣＡＳ、及び／あるいは／ＷＥ。ここで、「ｍ」及び「ｎ」は、メモリ・デバイス仕様に依存する行アドレス値及び列アドレス値である。上記で述べられたように、文字数が少ない（すなわち、バースト書き込み中の）場合、単一広チャネルＤＤＲメモリ・アーキテクチャ１００は、二重チャネルＤＤＲデータ・バスを使用するシステムほど効率的ではない。これは、以下に示す図面の説明において議論される。
ＤＤＲコントローラ１１０は、複数のその他のクロック信号及び関連付けられた制御信号をも、各メモリ・デバイス１２０、１３０に提供する。例えば、ＤＤＲコントローラ１５０は、差分クロック信号ＣＫ、／ＣＫを、各メモリ・デバイスに提供しうる。本明細書で定義されるように、／ＣＫクロック信号は、ＣＫクロック信号の反転されたバージョンでありうる。ＤＤＲコントローラ１１０は更に、第１のクロック・イネーブル信号（ＣＫＥ０）及び第１のチップ選択信号（ＣＳ０）を、ＤＤＲメモリ・デバイス１２０に提供し、第２のクロック・イネーブル信号（ＣＫＥ１）及び第２のチップ選択信号（ＣＳ１）をＤＤＲメモリ・デバイス１３０に提供しうる。差分クロック信号は、ＤＤＲコントローラ１１０とメモリ・デバイス１２０、１３０との間でメモリが転送されるレートを判定しうる。チップ選択信号は、ＤＤＲコントローラ１１０に対するデータを、データ・バス１５０でいつ受け取り／提供すべきかをメモリ・デバイス１２０、１３０に伝えうる。この構成において、チップ選択信号（ＣＳ１）及びクロック・イネーブル信号（ＣＫＥ１）は使用されないということに留意されたい。
ＤＤＲコントローラ１１０は更に、別々のデータ・バスでデータを転送する１あるいは複数の処理デバイス（図示せず）に結合されうる。このような処理デバイスは、マイクロプロセッサと、マイクロコントローラと、デジタル信号プロセッサとを含み、更にそれら任意の組み合わせも含みうるが、それらに限定はされない。
単一広チャネル（ＤＤＲ）・アーキテクチャ１００の応用例は、一般的に、例えば、モバイル・アクセス端末や、情報携帯端末や、デジタル・ビデオ／ミュージック・プレイヤ等のようなポータブル・デバイスを含みうる。
図２は、従来型の二重狭チャネルＤＤＲメモリ・アーキテクチャ２００のブロック図を示す。メモリ・アーキテクチャ２００は、ＤＤＲコントローラ２１０と、ＸビットのＤＤＲメモリ・デバイス２２０と、第２のＸビットのＤＤＲメモリ・デバイス２３０と、第１のアドレス／制御（ＡＤＤＲ／ＣＴＲＬ）バス２４０と、第２のアドレス／制御（ＡＤＤＲ／ＣＴＲＬ）バス２４５と、第１の狭データ・バス２５０と、第２のデータ・バス２５５とを含みうる。用語「Ｘビットの」は、狭バスの幅を有するデータ・バスを意味するように本明細書で使用される。
ＤＤＲメモリ・アーキテクチャ２００において、２つの狭データ・バス２５０、２５５は、ＤＤＲコントローラ２１０とＸビットのメモリ・デバイス２２０、２３０との間でデータを転送するために使用されうる。狭バス２５０は、ＸビットのＤＤＲメモリ・デバイス２３０から／にデータの読み取り／書き込みをするために設けられ、狭バス２５５は、ＸビットのＤＤＲメモリ・デバイス２２０から／にデータの読み取り／書き込みをするために設けられうる。各狭データ・バス２５０、２５５は、並列方式でＸの別々のラインＤＱ［Ｘ−１:０］を使用して、データを転送しうる。各狭データ・バス２５０、２５５は更に、データ・ストローブ信号（ＤＱＳ）及びデータ・マスクを運ぶ専用ラインを各々有しうる。
データ・バス２５０、２５５でのデータ転送が、低いバースト長を有する場合（すなわち、バースト読み取り／書き込みの間）、二重狭チャネルＤＤＲメモリ・アーキテクチャ２００は、図１において上記で説明されたメモリ・アーキテクチャ１００よりも効率的だろう。
ＸビットのＤＤＲメモリ・デバイス２２０、２３０内のメモリを適切にアドレスするために、２つの別々のＡＤＤＲ／ＣＴＲＬバス２４０、２５０が、アドレス情報／制御情報をＤＤＲコントローラ２１０からメモリ・デバイス２２０、２３０へ提供するために使用される。ＡＤＤＲ／ＣＴＲＬバス２４０は、ＸビットのＤＤＲメモリ・デバイス２３０に制御信号を提供するために設けられ、ＡＤＤＲ／ＣＴＲＬバス２４５は、ＸビットのＤＤＲメモリ・デバイス２２０に制御信号を提供するために設けられうる。特に、ＡＤＤＲ／ＣＴＲＬバス２４０、２４５は、以下の信号を運ぶために専用ラインを各々含んでいる：Ａ［ｎ：０］、ＢＡ［ｍ：０］、／ＲＡＳ、／ＣＡＳ、及び／あるいは／ＷＥ。
ＤＤＲコントローラ２１０は更に、各メモリ・デバイス２２０、２３０に、複数のその他のクロック信号、及び関連付けられた制御信号を提供する。例えば、ＤＤＲコントローラ２１０は、各メモリ・デバイスに、差分クロック信号ＣＫ、／ＣＫを提供しうる。差分クロック信号は、ＤＤＲコントローラ２１０とメモリ・デバイス２２０、２３０との間でメモリが転送されるレートを判定しうる。ＤＤＲコントローラ２１０は更に、ＤＤＲメモリ・デバイス２２０に、チャネル０クロック・イネーブル信号（ＣＫＥ＿ＣＨ０）及びチャネル０チップ選択信号（ＣＳ＿ＣＨ０）を提供し、ＤＤＲメモリ・デバイス２３０に、第２のクロック・イネーブル信号（ＣＫＥ＿ＣＨ１）及び第２のチップ選択信号（ＣＳ＿ＣＨ１）を提供しうる。チップ選択信号は、ＤＤＲコントローラ２１０に対するデータを、それぞれの狭データ・バス２５０、２５５でいつ受け取り／提供すべきかを、メモリ・デバイス２２０、２３０に伝えうる。
ＤＤＲコントローラ２１０は更に、１あるいは複数の処理デバイス（図示せず）に結合されうる。二重データ・バス構造２００は、データを転送するために別々の処理を同時に作動させる機会をより多く提供するので、ＤＤＲメモリ・アーキテクチャ２００は、ＤＤＲコントローラ２１０が１より多くのプロセッサをサービス提供する場合に、より効率的である。
しかし、二重狭チャネルＤＤＲメモリ・アーキテクチャ２００の１つの欠点は、ＡＤＤＲ／ＣＴＲＬバスの複製に必要となる付加的な回路複雑性にある。例えば、Ｘ＝１６ビットで２Ｘ＝３２ビットである場合、メモリ・アーキテクチャ２００のピン数は、単一チャネル・メモリ・アーキテクチャ１００のピン数より、およそ３０％増加する。増加したピン数は、典型的な単一チャネル設計との非互換性を引き起こし、設計コスト及び実装コストを増加させる。
図３は、本発明の実施形態に従う二重狭チャネルＤＤＲメモリ・アーキテクチャ３００のブロック図を示す。メモリ・アーキテクチャ３００は、ＤＤＲコントローラ３１０と、第１のＸビットのＤＤＲメモリ・デバイス３２０と、第２のＸビットのＤＤＲメモリ・デバイス３３０と、共有アドレス／制御（ＡＤＤＲ／ＣＴＲＬ）バス３４０と、第１の狭データ・バス３５０と、第２の狭データ・バス３５５とを含みうる。
ＤＤＲメモリ・アーキテクチャ３００では、２つの狭データ・バス３５０、３５５は、ＤＤＲコントローラ３１０とＸビットのメモリ・デバイス３２０、３３０の各々との間でデータを転送するために使用されうる。狭バス３５０は、ＸビットのＤＤＲメモリ・デバイス３３０から／に、データの読み取り／書き込みをするために設けられ、狭バス３５５は、ＸビットのＤＤＲメモリ・デバイス３２０から／に、データの読み取り／書き込みをするために設けられうる。各狭データ・バス３５０、３５５は、並列方式でＤＱ［Ｘ−１:０］を使用して、データを転送しうる。各狭データ・バス３５０、３５５は更に、データ・ストローブ信号（ＤＱＳ）及びデータ・マスクを運ぶ専用ラインを各々有しうる。本発明の様々な実施形態において、２つの狭データ・バス３５０、３５５は、単一広バスを使用して実施されうる。例えば、２つの１６ビット・バスは、３２ビット・バスを分割することによって実現されうる。
ＸビットのＤＤＲメモリ・デバイス３２０、３３０内のメモリを適切にアドレスするために、ＤＤＲコントローラ３１０からメモリ・デバイス３２０、３３０へ、アドレス情報及び／あるいは制御情報を提供するために、共有ＡＤＤＲ／ＣＴＲＬバス３４０が使用されうる。特に、ＡＤＤＲ／ＣＴＲＬバス３４０は、アドレス・バス及び制御バスでありうる。アドレス・バス及び制御バスの両方が利用される場合、バスは別々であるか、結合されうる。実施形態は、別々の制御バス及び共有アドレス・バスを有するアーキテクチャと、制御バス及びアドレス・バスが共有されているアーキテクチャとを含みうる。共有ＡＤＤＲ／ＣＴＲＬバスは、メモリ・デバイス３２０、３３０の間で共有されるため、代替クロック・サイクルの各メモリ・デバイスにおいてアドレス情報を更新しうる。アドレス・バスは、以下のアドレス信号及びバンク・アドレス信号、Ａ［ｎ：０］及びＢＡ［ｍ：０］を運ぶために専用ラインを含みうる。様々な実施形態において、アドレス・バスは、１６ビットの結合されたバス幅を有しうる。制御バスは、以下の制御信号を含みうる：／ＲＡＳ、／ＣＡＳ、及び／あるいは／ＷＥ。
二重狭チャネルＤＤＲメモリ・アーキテクチャ３００は、メモリ・デバイス３２０、３３０に対するバースト・アクセス読み取り及び書き込みの間、従来型の二重狭チャネルＤＤＲメモリ・アーキテクチャ２００の効率的な利点を共有する。しかし、ＤＤＲメモリ・アーキテクチャ３００は、１つの共有ＡＤＤＲ／ＣＴＲＬバス３４０を有しているのみであるため、インタフェース・ピン数は低減される。これは、回路基板上の配線の低減、ひいては、複雑性の低減をもたらす。
ＤＤＲコントローラ３１０も、各メモリ・デバイス３２０、３３０に複数のクロック信号を提供するが、従来型のＤＤＲアーキテクチャ２００とは異なる方式でそれを行う。ＤＤＲコントローラ３１０は、各メモリ・デバイスに差分クロック信号ＣＫ、／ＣＫを提供するが、２つのメモリ・デバイス３２０、３３０の間でクロック信号の極性を逆にする。例えば、図３において示されるように、ＤＤＲコントローラ３１０は、ＤＤＲメモリ・デバイス３２０のために、ＣＫ入力にＣＫ信号を、／ＣＫ入力に／ＣＫ信号を提供する。しかし、ＤＤＲメモリ３３０については、この構成が逆になる。ＤＤＲコントローラ３１０は、ＤＤＲメモリ３３０における入力にＣＫクロック信号を提供し、ＤＤＲメモリ３３０におけるＣＫ入力に／ＣＫクロック信号を提供する。この構成は、ＤＤＲコントローラ３１０とメモリ・デバイス３２０、３３０との間での交互のデータ転送を可能にする。これは、クロック信号ＣＫの立ち上がり端及び立ち下り端の両方で生じる。本発明の様々なその他の実施形態は、ＣＫ及び／ＣＫについて差分信号を使用することに限定されない。クロック信号ＣＫ、／ＣＫは、逆極性を有しているため、メモリ・デバイスは、交互に読み込まれる。従って、クロック信号ＣＫ、／ＣＫは、任意の従来技術を使用して、適宜に生成されうる。例えば、クロック信号ＣＫは、任意の従来の方式で生成されうるし、クロック信号／ＣＫは、極性を逆にするインバータを通してクロック信号を駆動することによって提供されうる。
ＤＤＲコントローラ３１０も、ＤＤＲメモリ・デバイス３２０に、第１のクロック・イネーブル信号（ＣＫＥ＿ＣＨ０）及び第１のチップ選択信号（ＣＳ＿ＣＨ０）を提供し、ＤＤＲメモリ・デバイス３３０に、第２のクロック・イネーブル信号（ＣＫＥ＿ＣＨ１）及び第２のチップ選択信号（ＣＳ＿ＣＨ１）提供しうる。以前のように、差分クロック信号は、ＤＤＲコントローラ３６０とメモリ・デバイス３２０、３３０との間でメモリが転送されるレートを判定することができる。チップ選択信号は、ＤＤＲコントローラ３１０に対するデータを、第１のデータ・バス３５０及び第２のバス３５５で、いつ受け取り／提供すべきかを、メモリ・デバイス３２０、３３０に伝えうる。図３において示された実施形態において、２つのＤＤＲデータ・チャネルが利用されているため、ＤＤＲコントローラ３１０の実現は従来設計の単一チャネル設計とは異なりうる。従来のＤＤＲコントローラを修正するための様々なアプローチが取られうる。ＤＤＲコントローラの２つの典型的な実施例が、図５Ａ及び図５Ｂにおいて下記に提示されている。
共有ＡＤＤＲ／ＣＴＲＬバス３４０を使用し、２つのＤＤＲデータ・チャネルでアドレス信号を共有することによって、ＤＤＲコントローラ３１０は、従来の二重チャネルＤＤＲコントローラ２１０のような効率的なバースト・アクセス動作の利点を有している。しかし、共有ＡＤＤＲ／ＣＴＲＬバスは、ＤＤＲコントローラをメモリ・デバイスにインタフェースするために使用されるピンの数を統合する。このアプローチは、追加のピンを加える必要性を未然に防ぎ、既存の単一データ・チャネルのハードウェアとの下位互換性を維持する。よって、アーキテクチャ３００の使用は、モバイル・アクセス端末と、低電力ランダム・アクセス・メモリ（ＲＡＭ）にアクセスする組み込みプロセッサ／コントローラを有するその他のポータブル・デバイスとにおける使用についても有益である。
図４は、図１乃至図３において例示されたメモリ・コントローラに関連付けられたタイミング図を示す。タイミング図４１０は、図３のチャネル０（ＸビットＤＤＲメモリ０（３２０））に対応するＣＫ,／ＣＫ、ＡＤＤＲ／ＣＴＲＬ信号を示し、タイミング図４２０は、図３のチャネル１（ＸビットＤＤＲメモリ１（３３０））に対応するＣＫ、／ＣＫ、ＡＤＤＲ／ＣＴＲＬ信号を示す。タイミング図で示されるように、ｔＩＨは、アドレス入力ホールド時間、及び制御入力ホールド時間として定義され、ｔＩＳは、アドレス入力設定時間、及び制御入力設定時間として定義され、ＴＩＰＷは、アドレス入力パルス幅、及び制御入力パルス幅として定義されている。ここで、立ち上がりクロック遷移において、広データ・バス１５０でデータが転送される。クロック信号ＣＫの立ち上がり遷移の間、共有ＡＤＤＲ／ＣＴＲＬバス３４０は、読み取り／書き込み動作が生じることを可能にするアドレス情報及び制御情報を提供する。タイミング図４３０は、これらチャネル０とチャネル１とを合成したタイミング図である。データが第１、第２のデータ・バス３５０、３５５によって転送される場合、ＡＤＤＲ／ＣＴＲＬバス３４０の動作はタイミング図４３０内では重ならないため干渉しない。
第１、第２のデータ・チャネル３５０、３５５でのデータ転送間のタイミングが密な場合、共有ＡＤＤＲ／ＣＴＲＬバス３４０による可能性のある干渉を低減するために、クロック周波数ＣＫが下げられる。これは、デバイスの電力消費を低減するという追加的な利益を提供しうる。
図５は、本発明の様々な実施形態に従うＤＤＲコントローラ３１０Ａ、３１０Ｂの典型的実施例を示す。図５Ａにおいて、ＤＤＲコントローラ３１０Ａは、トラフィックを２つの１６ビット・メモリ・インタフェース・バスに送るために、プロセッサ側の２つのバスを利用しうる。この実施形態において、下位互換性を維持するために、２つの１６ビット・バスが単一の３２ビット・バス５４０として実現されていることに注意されたい。
特に、この実施形態について、ＤＤＲコントローラ３１０Ａは、２つの高度な拡張可能インタフェース（ＡＸＩ）・メモリ・コントローラ５２０Ａ、５２０Ｂと、１６／３２ビット・コントローラ５２５と、１６ビット・コントローラ５３０と、ＤＤＲ Ｉ／Ｏロジック・インタフェース５３５とを含みうる。２つのＡＸＩバス５１０Ａ、５１０Ｂは、ＡＸＩメモリ・コントローラ５２０Ａ、５２０Ｂと、それぞれデータを授受する。各ＡＸＩメモリ・コントローラ内において、データは、次の処理のためにバッファされ、最適化される。ＡＸＩバス５１０Ａからのデータは、ＡＸＩメモリ・コントローラ５２０Ａによってバッファされ、最適化され、その後、１６／３２ビット・メモリ・コントローラ５２５へ渡される。ＡＸＩバス５１０Ｂからのデータは、ＡＸＩメモリ・コントローラ５２０Ｂによってバッファされ、最適化され、その後、１６ビット・コントローラ５３０へ渡される。
ＡＸＩメモリ・コントローラ５２０Ａ、５２０Ｂは、低／高優先度付キュー（ＬＰＱ、ＨＰＱ）を含みうる。ＨＰＱは、比較的レイテンシ要件が少ないマスタにサービス提供するために、メモリ・コントローラ５２０Ａ、５２０Ｂで使用されうる。その他の全てのマスタは、ＬＰＱを通してサービス提供されうる。Ｗバッファは、書き込みトランザクションを捕捉し、その他の保留のトランザクションのためにＡＸＩバスを開放するように意図された書き込みバッファである。ＡＸＩメモリ・コントローラ５２０Ａ、５２０Ｂ内のオプティマイザは、性能を改善するためにＡＸＩバスからのトランザクションを再配列しうる。
１６／３２ビット・コントローラ５２５及び１６ビット・コントローラ５３０からのデータ・ワードは、３２ビットＤＤＲバス５４０による、２つのチャネルでの１６ビット・データ・バス転送を提供するために、ＤＤＲ Ｉ／Ｏロジック・インタフェース５３５によってフォーマットされうる。図５Ａに示された実施形態は、インタフェース・ピン数を低減しうる二重チャネル・メモリの比較的シンプルな実施例の特徴を有する。
既存の単一のデータ・チャネル・ハードウェアとの下位互換性を維持するために、ＤＤＲコントローラ３１０Ａは、単一の（例えば、３２ビットの）広バスをメモリ・インタフェースとして使用する代替的な動作モードが可能である。このモードは、本明細書において「レガシー・モード」と称される。ＤＤＲコントローラ３１０Ａのモードは、初期化中に、プロセッサ（図示せず）によって設定されうる。初期化中、プロセッサは、設定バス５４５を使用して、ＤＤＲコントローラ３１０Ａを設定しうる。設定バス５４５は、ソフトウェアによって制御される設定信号を提供するために、ＡＸＩメモリ・コントローラ５２０Ａ、ＤＤＲ Ｉ／Ｏロジック・インタフェース５３５、１６／３２ビット・コントローラ５２５、及び１６ビット・コントローラ５３０、とインタフェースしうる。レガシー・モードで動作すると、１６ビット・コントローラ５３０は機能せず、１６／３２ビット・コントローラ５２５のみが、３２ビット・モードで運転可能な状態に留まる。レガシー・モードにおいて、ＡＸＩバス５１０Ａ及びＡＸＩメモリ・コントローラ５２０Ａのみが動作し、ＡＸＩバス５１０Ｂ及びＡＸＩメモリ・コントローラ５２０Ｂは、電源がオフになる。
図５Ｂにおいて、ＤＤＲコントローラ３１０Ｂは、トラフィックを２つの１６ビット・メモリ・インタフェース・バスへと送るために、プロセッサ側の単一のバスを使用しうる。ここで、ＤＤＲコントローラ３１０Ｂは、１つの高度な拡張可能インタフェース（ＡＸＩ）・メモリ・コントローラ５２２と、１６／３２ビット・コントローラ５２５と、１６ビット・コントローラ５３０と、ＤＤＲ Ｉ／Ｏロジック・インタフェース５３５とを含みうる。単一のＡＸＩバス５１５は、ＡＸＩメモリ・コントローラ５２２と、データを授受しうる。ＡＸＩメモリ・コントローラ５２５によって処理されたデータは、２つのチャネルへと分割され、１６／３２ビット・コントローラ５２５及び１６ビット・コントローラ５３０へ転送される。コントローラ５２５、５３０は、２つのチャネルのデータを、ＤＤＲ Ｉ／Ｏロジック・インタフェースへ転送する。１６／３２ビット・コントローラ５２５及び１６ビット・コントローラ５３０からのデータ・ワードは、３２ビットＤＤＲバス５４０での、２つのチャネルによる１６ビット・データ・バス転送を提供するために、ＤＤＲ Ｉ／Ｏロジック・インタフェース５３５によってフォーマットされうる。ＡＸＩメモリ・コントローラ５２２内において、データは、２つのチャネルでデータ・トラフィックを送ることによる複雑性に対処するために、二重チャネル・ルータ／バッファによって送られ、バッファされ、２つのオプティマイザによって最適化されうる。
ＡＸＩメモリ・コントローラ５２２は、二重チャネル・ルータ、及び低／高優先度付キュー（ＬＰＱ、ＨＯＱ）を含みうる。単一バスによる二重チャネル・スキームの実現のために、二重チャネル・ルータが使用され、トラフィックを１つのチャネルから２つのチャネルへと送る。比較的レイテンシ要件が少ないマスタにサービス提供するために、ＨＰＱがＡＸＩメモリ・コントローラ５２２において使用されうる。その他の全てのマスタは、ＬＰＱを通してサービス提供されうる。Ｗバッファは、書き込みトランザクションを捕捉し、その他の保留のトランザクションのためにＡＸＩバスをリリースするように意図された書き込みバッファである。ＡＸＩメモリ・コントローラ５２２は、性能を改善するために、ＡＸＩバスからのトランザクションを再配列するための２つのオプティマイザを含みうる。ＡＸＩメモリ・コントローラ５２５は、単一のパイプライン型のバス・システムであるプロトコルを利用しうる。単一のパイプライン・バスを使用することは、１６／３２ビット・コントローラ５２５及び１６ビット・コントローラ５３０が、２つの別々のバスによってインタフェースされているかのように、それらのコントローラ両方にサービス提供しうる。
図５Ａにおいて示された実施形態について上記で説明されたように、ＤＤＲコントローラ３１０Ｂは、既存の単一データ・チャネルのハードウェアとの下位互換性を維持するために、レガシー・モードでも動作しうる。ＤＤＲコントローラ３１０Ｂは、単一の（例えば、３２ビットの）広バスをメモリ・インタフェースとして使用して、代替的なモードで動作しうる。上記のように、ＤＤＲコントローラ３１０Ｂのモードは、設定バス５４５を使用して、初期化中に、プロセッサ（図示せず）によって設定されうる。設定バス５４５は、ソフトウェアによって制御される設定信号を提供するために、ＡＸＩメモリ・コントローラ５２２、ＤＤＲ Ｉ／Ｏロジック・インタフェース５３５、１６／３２ビット・コントローラ５２５、及び１６ビット・コントローラ５３０、とインタフェースしうる。レガシー・モードで動作すると、１６ビット・コントローラ５３０は機能せず、１６／３２ビット・コントローラ５２５のみが、３２ビット・モードで運転可能な状態に留まる。
図６は、ＮＡＮＤフラッシュ・メモリを利用する本発明の実施形態に従う二重狭チャネルＮＡＮＤメモリ・アーキテクチャ６００のブロック図を示す。メモリ・アーキテクチャ６００は、ＮＡＮＤフラッシュ・コントローラ６１０と、第１のＸビットのＮＡＮＤメモリ・デバイス６２０と、第２のＸビットのＮＡＮＤメモリ・デバイス６３０と、共有制御（ＣＴＲＬ）バス６４０と、第１のアドレス／データ・バス６５０と、第２のデータ・バス３５５とを含みうる。
ＮＡＮＤメモリ・アーキテクチャ６００では、２つのアドレス／データ・バス６５０、６５５は、ＮＡＮＤコントローラ６１０と、ＸビットのＮＡＮＤメモリ・デバイス６２０、６３０の各々との間で、データ及びアドレス情報の両方を転送するために使用されうる。この実施形態において、アドレス情報及びデータは、ＤＱバス・ラインの同じ一組を使用して、多重化される。第１のバス６５０は、ＸビットのＮＡＮＤメモリ・デバイス６３０にデータをアドレスすることと、このメモリ・デバイス６３０から／に、データの読み取り／書き込みをすることとの両方のために設けられ、第２のバス６５５は、ＸビットのＮＡＮＤメモリ・デバイス６２０にデータをアドレスすることと、このメモリ・デバイス６２０から／に、データの読み取り／書き込みをすることとの両方のために設けられている。
各狭データ・バス６５０、６５５は、時分割多重化によってＸの別々のラインＤＱ［Ｘ−１：０］を使用して、アドレス情報及びデータの両方を転送するために利用されうる。メモリへの書き込み動作の間、ＮＡＮＤフラッシュ・メモリ・コントローラ６１０は、アドレス／データ・バス６５０、６５５での転送の前に、アドレス・ビット及びデータ・ビットを多重化しうる。アドレス・ビット及びデータ・ビットは、その後、ＸビットのＮＡＮＤメモリ６２０、６３０で、逆多重化されうる。メモリからの読み取り動作の間、この処理は同様であるが、データのフローは逆になる。動作を多重化／逆多重化することを実行するための回路（図示せず）は、ＮＡＮＤメモリ・コントローラとＸビットのＮＡＮＤメモリ・デバイス６２０、６３０とに組み込まれうる。別の実施形態において、多重化／逆多重化回路は、ＮＡＮＤメモリ・コントローラ６１０及び／あるいはＸビットのＮＡＮＤフラッシュ・メモリ・デバイス６２０、６３０の外側に実現されうる。狭データ・バス６５０、６５５は更に、別々のデータ・ストローブ信号を運ぶ専用ラインを各々有しうる。バス６５５は、データ・ストローブ信号ＤＱＳ０を利用し、バス６５０は、データ・ストローブ信号ＤＱＳ１を使用しうる。本発明の様々な実施形態において、２つの狭データ・バス６５０、６５５は、単一の広バスを使用して実現されうる。例えば、２つの１６ビット・バスは、３２ビットのデータ・バスを分割することによって実現されうる。この実施形態において、アドレスすることは、シングル・データ・レート（ＳＤＲ）で動作する一方、データ転送は、ダブル・データ・レートで動作しうる。
ＸビットのＮＡＮＤメモリ・デバイス６２０、６３０内にメモリを適切にアドレスするために、共有ＣＴＲＬバス６４０は、ＮＡＮＤコントローラ６１０からの制御情報をＮＡＮＤメモリ・デバイス６２０、６３０に提供するために使用されうる。バスで転送された制御信号は、ＳＤＲアドレスにも類似しているＣＬＥ、ＡＬＥ、ＷＥ＿Ｎ，ＲＥ＿Ｎを含みうる。従って、ＤＤＲメモリ・デバイスについて上記で説明された二重チャネルの概念は、ＮＡＮＤタイプのメモリ・デバイスに適用可能でありうる。
アドレス・バスは、以下のアドレス信号及びバンク・アドレス信号Ａ［ｎ：０］及びＢＡ［ｍ：０］を運ぶために、データ・バスとラインを共有しうる。制御バスは、以下の制御信号を含みうる：／ＲＡＳ、／ＣＡＳ、及び／あるいは／ＷＥ。
ＮＡＮＤメモリ・コントローラ６１０も、各メモリ・デバイス６２０、６３０に複数のクロック信号を提供する。ＮＡＮＤコントローラ６１０は、ＸビットのＮＡＮＤメモリ・デバイス６２０に直接提供されうる単一のクロック信号ＣＫを提供する。ＣＫ信号は、ＸビットのＮＡＮＤメモリ・デバイス６３０へ提供されうる／ＣＫ信号を生成するために反転されうる。この構成によって、ＮＡＮＤメモリ・コントローラ６１０と、ＮＡＮＤメモリ・デバイス６２０、６３０との間で交互にデータを転送することが可能になる。これは、クロック信号ＣＫの立ち上がり端と立ち下り端の両方で生じる。本発明のその他様々な実施形態は、ＣＫ及び／ＣＫのための差分信号を使用することに限定されない。クロック信号ＣＫ、／ＣＫは、逆極性を有しているため、メモリ・デバイスは交互に読み込まれる。よって、クロック信号ＣＫ、／ＣＫは、任意の従来の技術を使用して、適宜に生成されうる。
ＮＡＮＤコントローラ６１０は、第１のチップ選択信号（ＣＳ＿ＣＨ０）をＮＡＮＤメモリ・デバイス６２０に提供し、第２のチップ選択信号（ＣＳ＿ＣＨ１）をＮＡＮＤメモリ・デバイス６３０に提供する。チップ選択信号は、ＮＡＮＤコントローラ６１０に対するデータを、第１のデータ・バス６５０及び第２のデータ・バス６５５でいつ受け取り／提供すべきかを、メモリ・デバイス６２０、６３０に伝えうる。
情報及び信号が、任意の様々な異なる技術及び技法を使用して表されうることを、当業者は理解するだろう。例えば、上記の文中において言及されうる、実例、データ、命令、コマンド、情報、信号、ビット、記号、及びチップが、電圧、電流、電磁波、磁場もしくは磁気粒子、光学もしくは光学粒子、あるいはそれら任意の組み合わせによって表されうる。
従って、本発明は、例示された実例に限定されず、本明細書において説明された機能を実行する任意の手段は、本発明の実施形態に含まれる。
上述の開示が、本発明の例示的な実施形態を示している一方、添付された特許請求の範囲によって定義された本発明の範囲を逸脱することなく、様々な変更及び変形例が本明細書においてなされうる。本明細書において説明された発明の実施形態に従う方法クレームの機能、ステップ、及び／あるいは動作は、特定の順番で実行される必要はない。更に、本発明のエレメントは、単数形で説明あるいは権利主張されうるが、単数までの限定が明確に述べられていない限りは、複数であることが意図されている。
以下に、本願出願の当初の特許請求の範囲に記載された発明を付記する。
［Ｃ１］
メモリ・アーキテクチャであって、
メモリ・コントローラと、
共有アドレス・バス及び第１のクロック信号によって、前記メモリ・コントローラと結合された第１のメモリ・デバイスと、
前記共有バス及び第２のクロック信号によって、前記メモリ・コントローラと結合された第２のメモリ・デバイスとを備え、前記第２のクロック信号の極性が、前記第１のクロック信号の極性の逆であるメモリ・アーキテクチャ。
［Ｃ２］
前記第１のメモリ・デバイスと前記メモリ・コントローラとの間でデータを転送するための第１の狭バスと、
前記第２のメモリ・デバイスと前記メモリ・コントローラとの間でデータを転送するための第２の狭バスとを更に備えるＣ１に記載のメモリ・アーキテクチャ。
［Ｃ３］
前記第１の狭バス及び前記第２の狭バスが、単一の広バスによって実現されうるＣ２に記載のメモリ・アーキテクチャ。
［Ｃ４］
前記メモリ・コントローラが、下位互換性を維持するために、単一の広バスで動作するように構成されることができるＣ１に記載のメモリ・アーキテクチャ。
［Ｃ５］
前記メモリ・コントローラが、差分シグナリングを使用して、前記第１のクロック信号及び前記第２のクロック信号を直接提供するＣ１に記載のメモリ・アーキテクチャ。
［Ｃ６］
前記メモリ・コントローラが、前記第１及び第２のメモリ・デバイスの両方に、前記第１及び第２のクロック信号の両方を提供し、前記第２のメモリ・デバイスの第１及び第２のクロック信号のための入力が、前記第１及び第２のクロック信号が適用される前記第１のメモリ・デバイスの入力から逆にされているＣ５に記載のメモリ・アーキテクチャ。
［Ｃ７］
前記メモリ・コントローラは、前記第１のクロック信号を、前記第１のメモリ・デバイスに対してと、インバータに対して提供し、前記インバータは、前記第２のクロック信号を提供するＣ１に記載のメモリ・アーキテクチャ。
［Ｃ８］
前記第１及び第２のメモリ・デバイスに結合された共有制御バス
を更に備えるＣ１に記載のメモリ・アーキテクチャ。
［Ｃ９］
前記共有制御バスと前記共有アドレス・バスとが結合されているＣ８に記載のメモリ・アーキテクチャ。
［Ｃ１０］
前記共有アドレス・バス及び前記共有制御バスのうちの少なくとも１つが、前記メモリ・コントローラを前記第１及び第２のメモリ・デバイスにインタフェースするのに必要とされるピンの数を統合するＣ８に記載のメモリ・アーキテクチャ。
［Ｃ１１］
前記メモリ・デバイスは、ＤＤＲメモリ・デバイスあるいは低電力ＤＤＲ（ＬＰＤＤＲ）デバイスのうちの１つであるＣ１に記載のメモリ・アーキテクチャ。
［Ｃ１２］
前記第１及び第２のメモリ・デバイスは、１６ビット・デバイスから成り、前記第１の狭バスは、１６ビット・バス幅を備え、前記第２の狭バスは１６ビット・バス幅を含み、前記アドレス・バスは、１６ビット・バスを備えるＣ１１に記載のメモリ・アーキテクチャ。
［Ｃ１３］
データ・トランザクションを実行する方法であって、
共有アドレス・バスで、アドレス信号を第１のメモリ・デバイス及び第２のメモリ・デバイスに提供することと、
共通クロック信号から導出され、極性を逆にされたクロック信号を、前記メモリ・デバイスに提供することと、
前記メモリ・デバイスに、別々の狭データ・バスで、前記クロック信号に基づいて交互にデータを転送することと
を備える方法。
［Ｃ１４］
前記第１のメモリ・デバイスに第１のクロック信号を提供し、前記第２のメモリ・デバイスに第２のクロック信号を提供することを更に備え、前記第２のクロック信号の極性が、前記第１のクロック信号の極性の逆であるＣ１３に記載の方法。
［Ｃ１５］
前記第１のクロック信号及び前記第２のクロック信号を、差分シグナリングを使用して提供することを更に備えるＣ１４に記載の方法。
［Ｃ１６］
前記第１及び第２のメモリ・デバイスの両方に、前記第１及び第２のクロック信号の両方を提供することを更に備え、前記第２のメモリ・デバイスの第１及び第２のクロック信号のための入力が、前記第１及び第２のクロック信号が適用される前記第１のメモリ・デバイスの入力から逆にされているＣ１３に記載の方法。
［Ｃ１７］
前記第１のクロック信号を、前記第１のメモリ・デバイスに対してと、インバータに対して提供することを更に備え、前記インバータは、前記第２のクロック信号を提供するＣ１３に記載の方法。
［Ｃ１８］
前記第１及び第２メモリ・デバイスに、共有制御バスで、制御信号を提供することを更に備えるＣ１３に記載の方法。
［Ｃ１９］
前記共有アドレス・バスと前記共有制御バスとが結合されているＣ１８に記載の方法。
［Ｃ２０］
前記メモリ・コントローラを前記第１及び第２のメモリ・デバイスにインタフェースするのに必要とされるピンの数を統合することを更に備えるＣ１３に記載の方法。
［Ｃ２１］
ＤＤＲメモリ・アーキテクチャであって、
共有アドレス・バスで、第１のメモリ・デバイス及び第２のメモリ・デバイスに、アドレス信号を提供する手段と、
共通クロック信号から導出され、極性を逆にされたクロック信号を、前記メモリ・デバイスに提供する手段と、
前記メモリ・デバイスに、別々の狭データ・バスで、前記クロック信号に基づいて交互にデータを転送することと
を備えるＤＤＲメモリ・アーキテクチャ。
［Ｃ２２］
前記第１のメモリ・デバイスに第１のクロック信号を提供し、前記第２のメモリ・デバイスに第２のクロック信号を提供する手段を更に備え、前記第２のクロック信号の極性は、前記第１のクロック信号の極性の逆であるＣ２１に記載のＤＤＲメモリ・アーキテクチャ。
［Ｃ２３］
前記第１のクロック信号及び前記第２のクロック信号を、差分シグナリングを使用して提供する手段
を更に備えるＣ２２に記載のＤＤＲメモリ・アーキテクチャ。
［Ｃ２４］
前記第１及び第２のメモリ・デバイスの両方に、前記第１及び第２のクロック信号の両方を提供する手段を更に備え、更に、前記第２のメモリ・デバイスの第１及び第２のクロック信号のための入力が、前記第１及び第２のクロック信号が適用される前記第１のメモリ・デバイスの入力から逆にされているＣ２１に記載のＤＤＲメモリ・アーキテクチャ。
［Ｃ２５］
前記第１のクロック信号を、前記第１のメモリ・デバイスに対してと、インバータに対して提供する手段を更に備え、更に、前記逆にされた第１のクロック信号は、前記第２のクロック信号を生成するＣ２１に記載のＤＤＲメモリ・アーキテクチャ。
［Ｃ２６］
メモリ・アーキテクチャであって、
メモリ・コントローラと、
共有制御バス及び第１のクロック信号によって、前記メモリ・コントローラと結合された第１のメモリ・デバイスと、
前記共有制御バス及び第２のクロック信号によって、前記メモリ・コントローラと結合された第２のメモリ・デバイスとを備え、前記第２のクロック信号の極性は、前記第１のクロック信号の極性の逆であるメモリ・アーキテクチャ。
［Ｃ２７］
前記第１のメモリ・デバイスと前記メモリ・コントローラとの間でデータを転送するための第１の狭バスと、
前記第２のメモリ・デバイスと前記メモリ・コントローラとの間でデータを転送するための第２の狭バスと
を更に備えるＣ２６に記載のメモリ・アーキテクチャ。
［Ｃ２８］
前記第１の狭データ・バス及び前記第２の狭データ・バスで、アドレス情報が多重化されるＣ２７に記載のメモリ・アーキテクチャ。
［Ｃ２９］
前記メモリ・コントローラが、下位互換性を維持するために、単一の広バスで動作するように構成されることができるＣ２６に記載のメモリ・コントローラ。
［Ｃ３０］
前記メモリ・コントローラが、前記第１のクロック信号を、前記第１のメモリ・デバイスに対してと、インバータに対して提供する手段を更に備え、更に、前記インバータは、前記第２のメモリ・デバイスに提供された前記第２のクロック信号を提供するＣ２６に記載のメモリ・アーキテクチャ。
［Ｃ３１］
前記メモリ・コントローラは、ＮＡＮＤフラッシュ・メモリ・コントローラを備え、前記第１及び第２のメモリ・デバイスは、ＮＡＮＤフラッシュ・メモリ・デバイスを各々備えるＣ２６に記載のメモリ・アーキテクチャ。

Claims (24)

  1. メモリ・アーキテクチャであって、
    メモリ・コントローラと、
    アドレス・バスと制御バスとが結合された共有バスと第１のクロック信号とによって、前記メモリ・コントローラと結合された第１のメモリ・デバイスと、
    前記共有バスと第２のクロック信号とによって、前記メモリ・コントローラと結合された第２のメモリ・デバイスとを備え、前記第２のクロック信号の極性が、前記第１のクロック信号の極性の逆であり、
    前記共有バスは、前記第１のクロック信号の立ち上がりクロック遷移において、前記第１のメモリ・デバイスにアドレス信号および／または制御信号を提供し、前記第２のクロック信号の立ち上がりクロック遷移において、前記第２のメモリ・デバイスにアドレス信号および／または制御信号を提供するように構成された、メモリ・アーキテクチャ。
  2. 前記第１のメモリ・デバイスと前記メモリ・コントローラとの間でデータを転送するための第１の狭バスと、
    前記第２のメモリ・デバイスと前記メモリ・コントローラとの間でデータを転送するための第２の狭バスとを更に備える請求項１に記載のメモリ・アーキテクチャ。
  3. 前記第１の狭バス及び前記第２の狭バスが、単一の広バスによって実現されうる請求項２に記載のメモリ・アーキテクチャ。
  4. 前記メモリ・コントローラが、下位互換性を維持するために、単一の広バスで動作するように構成されることができる請求項１に記載のメモリ・アーキテクチャ。
  5. 前記メモリ・コントローラが、差分シグナリングを使用して、前記第１のクロック信号及び前記第２のクロック信号を直接提供する請求項１に記載のメモリ・アーキテクチャ。
  6. 前記メモリ・コントローラが、前記第１及び第２のメモリ・デバイスの両方に、前記第１及び第２のクロック信号の両方を提供し、前記第２のメモリ・デバイスの第１及び第２のクロック信号のための入力が、前記第１及び第２のクロック信号が適用される前記第１のメモリ・デバイスの入力から逆にされている請求項５に記載のメモリ・アーキテクチャ。
  7. 前記メモリ・コントローラは、前記第１のクロック信号を、前記第１のメモリ・デバイスに対してと、インバータに対して提供し、前記インバータは、前記第２のクロック信号を提供する請求項１に記載のメモリ・アーキテクチャ。
  8. 前記共有バスは、交互のクロック・サイクルの前記第１および第２のメモリ・デバイスの各々において、アドレス情報および／または制御情報を更新するように構成される請求項１に記載のメモリ・アーキテクチャ。
  9. 前記共有バスは、前記メモリ・コントローラを前記第１及び第２のメモリ・デバイスにインタフェースするのに必要とされるピンの数を統合する請求項８に記載のメモリ・アーキテクチャ。
  10. 前記メモリ・デバイスは、ＤＤＲメモリ・デバイスあるいは低電力ＤＤＲ（ＬＰＤＤＲ
    ）デバイスのうちの１つである請求項２に記載のメモリ・アーキテクチャ。
  11. 前記第１及び第２のメモリ・デバイスは、１６ビット・デバイスから成り、前記第１の狭バスは、１６ビット・バス幅を備え、前記第２の狭バスは１６ビット・バス幅を含み、前記共有バスは、１６ビット・バスを備える請求項１０に記載のメモリ・アーキテクチャ。
  12. データ・トランザクションを実行する方法であって、
    アドレス・バスと制御バスとが結合された共有バスで、アドレス信号及び制御信号を第１のメモリ・デバイス及び第２のメモリ・デバイスに提供することと、
    共通クロック信号から導出され、極性を逆にされたクロック信号を、前記メモリ・デバイスに提供することと、
    前記メモリ・デバイスに、別々の狭データ・バスで、前記クロック信号に基づいて交互にデータを転送することと
    を備え、
    前記共通クロック信号から導出され、極性を逆にされたクロック信号を、前記メモリ・デバイスに提供することは、前記第１のメモリ・デバイスに第１のクロック信号を提供し、前記第２のメモリ・デバイスに第２のクロック信号を提供することを備え、
    前記第２のクロック信号の極性が、前記第１のクロック信号の極性の逆であり、
    前記共有バスは、前記第１のクロック信号の立ち上がりクロック遷移において、前記第１のメモリ・デバイスへアドレス信号および／または制御信号を提供し、前記第２のクロック信号の立ち上がりクロック遷移において、前記第２のメモリ・デバイスへアドレス信号および／または制御信号を提供するように構成された、方法。
  13. 前記第１のクロック信号及び前記第２のクロック信号を、差分シグナリングを使用して提供することを更に備える請求項１２に記載の方法。
  14. 前記第１及び第２のメモリ・デバイスの両方に、前記第１及び第２のクロック信号の両方を提供することを更に備え、前記第２のメモリ・デバイスの第１及び第２のクロック信号のための入力が、前記第１及び第２のクロック信号が適用される前記第１のメモリ・デバイスの入力から逆にされている請求項１２に記載の方法。
  15. 前記第１のクロック信号を、前記第１のメモリ・デバイスに対してと、インバータに対して提供することを更に備え、前記インバータは、前記第２のクロック信号を提供する請求項１２に記載の方法。
  16. 前記メモリ・コントローラを前記第１及び第２のメモリ・デバイスにインタフェースするのに必要とされるピンの数を統合することを更に備える請求項１２に記載の方法。
  17. ＤＤＲメモリ・アーキテクチャであって、
    アドレス・バスと制御バスとが結合された共有バスで、第１のメモリ・デバイス及び第２のメモリ・デバイスに、アドレス信号及び制御信号を提供する手段と、
    共通クロック信号から導出され、極性を逆にされたクロック信号を、前記メモリ・デバイスに提供する手段と、
    前記メモリ・デバイスに、別々の狭データ・バスで、前記クロック信号に基づいて交互にデータを転送する手段と
    を備え、
    前記共通クロック信号から導出され、極性を逆にされたクロック信号を、前記メモリ・デバイスに提供する手段は、前記第１のメモリ・デバイスに第１のクロック信号を提供し、前記第２のメモリ・デバイスに第２のクロック信号を提供する手段を更に備え、
    前記第２のクロック信号の極性は、前記第１のクロック信号の極性の逆であり、
    前記共有バスは、前記第１のクロック信号の立ち上がりクロック遷移において、前記第１のメモリ・デバイスへアドレス信号および／または制御信号を提供し、前記第２のクロック信号の立ち上がりクロック遷移において、前記第２のメモリ・デバイスへアドレス信号および／または制御信号を提供するように構成された、ＤＤＲメモリ・アーキテクチャ。
  18. 前記第１のクロック信号及び前記第２のクロック信号を、差分シグナリングを使用して提供する手段
    を更に備える請求項１７に記載のＤＤＲメモリ・アーキテクチャ。
  19. 前記第１及び第２のメモリ・デバイスの両方に、前記第１及び第２のクロック信号の両方を提供する手段を更に備え、更に、前記第２のメモリ・デバイスの第１及び第２のクロック信号のための入力が、前記第１及び第２のクロック信号が適用される前記第１のメモリ・デバイスの入力から逆にされている請求項１７に記載のＤＤＲメモリ・アーキテクチ
    ャ。
  20. 前記第１のクロック信号を、前記第１のメモリ・デバイスに対してと、インバータに対して提供する手段を更に備え、更に、前記逆にされた第１のクロック信号は、前記第２のクロック信号を生成する請求項１７に記載のＤＤＲメモリ・アーキテクチャ。
  21. メモリ・アーキテクチャであって、
    メモリ・コントローラと、
    アドレス・バスと制御バスとが結合された共有バスと第１のクロック信号とによって、前記メモリ・コントローラと結合された第１のメモリ・デバイスと、
    前記共有バスと第２のクロック信号とによって、前記メモリ・コントローラと結合された第２のメモリ・デバイスとを備え、前記第２のクロック信号の極性は、前記第１のクロック信号の極性の逆であり、
    前記メモリ・アーキテクチャはさらに、
    前記第１のメモリ・デバイスと前記メモリ・コントローラとの間でデータを転送するための第１の狭バスと、
    前記第２のメモリ・デバイスと前記メモリ・コントローラとの間でデータを転送するための第２の狭バスと
    を備え、
    前記第１の狭バス及び前記第２の狭バスで、アドレス情報および制御情報が多重化され、
    前記共有バスは、前記第１のクロック信号の立ち上がりクロック遷移において、前記第１のメモリ・デバイスへアドレス信号および／または制御信号を提供し、前記第２のクロック信号の立ち上がりクロック遷移において、前記第２のメモリ・デバイスへアドレス信号および／または制御信号を提供するように構成された、メモリ・アーキテクチャ。
  22. 前記メモリ・コントローラが、下位互換性を維持するために、単一の広バスで動作するように構成されることができる請求項２１に記載のメモリ・アーキテクチャ。
  23. 前記メモリ・コントローラが、前記第１のクロック信号を、前記第１のメモリ・デバイスに対してと、インバータに対して提供し、前記インバータは、前記第２のメモリ・デバイスに提供された前記第２のクロック信号を提供する請求項２１に記載のメモリ・アーキテクチャ。
  24. 前記メモリ・コントローラは、ＮＡＮＤフラッシュ・メモリ・コントローラを備え、前記第１及び第２のメモリ・デバイスは、ＮＡＮＤフラッシュ・メモリ・デバイスを各々備える請求項２１に記載のメモリ・アーキテクチャ。
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Families Citing this family (40)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9710384B2 (en) 2008-01-04 2017-07-18 Micron Technology, Inc. Microprocessor architecture having alternative memory access paths
US9015399B2 (en) * 2007-08-20 2015-04-21 Convey Computer Multiple data channel memory module architecture
US7804735B2 (en) * 2008-02-29 2010-09-28 Qualcomm Incorporated Dual channel memory architecture having a reduced interface pin requirements using a double data rate scheme for the address/control signals
TW201026070A (en) * 2008-12-29 2010-07-01 Sunplus Technology Co Ltd Apparatus and method for accessing data
US8589714B2 (en) 2009-12-18 2013-11-19 Texas Instruments Incorporated Falling clock edge JTAG bus routers
EP2539823B1 (en) 2010-02-23 2016-04-13 Rambus Inc. Time multiplexing at different rates to access different memory types
US8595402B1 (en) * 2010-03-02 2013-11-26 Marvell International Ltd. Dynamic arbitration schemes for multi-master memory systems
JP5471631B2 (ja) * 2010-03-10 2014-04-16 セイコーエプソン株式会社 電子機器
US8472279B2 (en) 2010-08-31 2013-06-25 Micron Technology, Inc. Channel skewing
KR101854251B1 (ko) 2010-11-30 2018-05-03 삼성전자주식회사 멀티 채널 반도체 메모리 장치 및 그를 구비하는 반도체 장치
US20130111122A1 (en) * 2011-10-31 2013-05-02 Futurewei Technologies, Inc. Method and apparatus for network table lookups
CN103129185B (zh) * 2011-12-05 2016-04-06 珠海天威技术开发有限公司 数据存储装置及其数据访问方法、成像设备
US10355001B2 (en) * 2012-02-15 2019-07-16 Micron Technology, Inc. Memories and methods to provide configuration information to controllers
US9348775B2 (en) 2012-03-16 2016-05-24 Analog Devices, Inc. Out-of-order execution of bus transactions
US10430190B2 (en) 2012-06-07 2019-10-01 Micron Technology, Inc. Systems and methods for selectively controlling multithreaded execution of executable code segments
US9323608B2 (en) 2012-06-07 2016-04-26 Micron Technology, Inc. Integrity of a data bus
US9009570B2 (en) 2012-06-07 2015-04-14 Micron Technology, Inc. Integrity of an address bus
TWI498812B (zh) * 2013-01-07 2015-09-01 Mstar Semiconductor Inc 資料存取方法以及使用此資料存取方法的電子裝置
CN103970479B (zh) * 2013-01-24 2018-05-22 晨星半导体股份有限公司 数据存取方法以及使用此数据存取方法的电子装置
US9811455B2 (en) * 2013-03-15 2017-11-07 The Boeing Company Accessing different types of memory by respective distinct command with different timing requirements
US9111607B2 (en) * 2013-05-31 2015-08-18 Freescale Semiconductor, Inc. Multiple data rate memory with read timing information
KR102149768B1 (ko) 2014-04-29 2020-08-31 삼성전자주식회사 불휘발성 메모리 시스템
JP6434870B2 (ja) 2015-07-28 2018-12-05 ルネサスエレクトロニクス株式会社 電子装置
JP6348234B2 (ja) * 2015-09-18 2018-06-27 株式会社日立製作所 メモリコントローラ、メモリ制御方法および半導体記憶装置
CN108885553B (zh) * 2016-01-22 2022-12-27 索尼互动娱乐股份有限公司 模拟向后兼容的传统总线行为
CN105760310B (zh) * 2016-02-05 2018-12-14 华为技术有限公司 地址分配方法及ddr控制器
US10380060B2 (en) * 2016-06-17 2019-08-13 Etron Technology, Inc. Low-pincount high-bandwidth memory and memory bus
US9773543B1 (en) * 2016-08-31 2017-09-26 Xilinx, Inc. Effective clamshell mirroring for memory interfaces
US9940984B1 (en) * 2016-09-28 2018-04-10 Intel Corporation Shared command address (C/A) bus for multiple memory channels
US10846018B2 (en) * 2017-04-05 2020-11-24 Mediatek Inc. Memory device, memory controller and associated memory system operated according to selected clock signals
KR20180113371A (ko) * 2017-04-06 2018-10-16 에스케이하이닉스 주식회사 데이터 저장 장치
US10541020B2 (en) 2018-02-27 2020-01-21 Seagate Technology Llc Controller architecture for reducing on-die capacitance
CN112449693B (zh) 2018-03-07 2024-05-24 美光科技公司 在存储***的两遍编程之前执行读取操作
US10635357B2 (en) 2018-07-03 2020-04-28 Nvidia Corporation Method for overlapping memory accesses
US11048654B2 (en) * 2018-10-24 2021-06-29 Innogrit Technologies Co., Ltd. Systems and methods for providing multiple memory channels with one set of shared address pins on the physical interface
TWI692759B (zh) * 2019-05-15 2020-05-01 瑞昱半導體股份有限公司 同時存取第一動態隨機存取記憶體與第二動態隨機存取記憶體的方法及相關的記憶體控制器
US10936234B2 (en) * 2019-05-22 2021-03-02 Macronix International Co., Ltd. Data transfer between memory devices on shared bus
CN112286842B (zh) * 2019-07-22 2023-07-04 苏州库瀚信息科技有限公司 用于存储器控制器与存储器设备互连的总线
US11409684B2 (en) * 2020-07-31 2022-08-09 Alibaba Group Holding Limited Processing accelerator architectures
US11360897B1 (en) * 2021-04-15 2022-06-14 Qualcomm Incorporated Adaptive memory access management

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6198688B1 (en) 1998-04-02 2001-03-06 Hyundai Electronics Industries, Co., Ltd. Interface for synchronous semiconductor memories
JP2000285016A (ja) 1999-03-30 2000-10-13 Sanyo Electric Co Ltd メモリ制御回路
US6675272B2 (en) * 2001-04-24 2004-01-06 Rambus Inc. Method and apparatus for coordinating memory operations among diversely-located memory components
JP4074110B2 (ja) * 2002-03-20 2008-04-09 Ｎｅｃエレクトロニクス株式会社 シングルチップ・マイクロコンピュータ
US7003684B2 (en) 2002-03-27 2006-02-21 Via Technologies, Inc. Memory control chip, control method and control circuit
US7023719B1 (en) * 2003-10-23 2006-04-04 Lsi Logic Corporation Memory module having mirrored placement of DRAM integrated circuits upon a four-layer printed circuit board
WO2005083572A1 (ja) 2004-03-02 2005-09-09 Sony Corporation メモリ制御装置、メモリ制御方法、メモリ制御プログラムおよび画像撮像装置
JP3829851B2 (ja) * 2004-03-09 2006-10-04 セイコーエプソン株式会社 データ転送制御装置及び電子機器
US20060036826A1 (en) * 2004-07-30 2006-02-16 International Business Machines Corporation System, method and storage medium for providing a bus speed multiplier
KR20080063268A (ko) * 2005-07-27 2008-07-03 더 보오드 오브 트러스티스 오브 더 유니버시티 오브 일리노이즈 정전기적으로 작동되는 양방향 고속 동작의 마이크로밸브
US7177230B1 (en) * 2005-08-25 2007-02-13 Mediatek Inc. Memory controller and memory system
US7804735B2 (en) * 2008-02-29 2010-09-28 Qualcomm Incorporated Dual channel memory architecture having a reduced interface pin requirements using a double data rate scheme for the address/control signals

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