JP5466859B2 - 半導体装置の製造方法 - Google Patents

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Description

この発明は、半導体装置の製造方法に係わり、特に、トランジスタのゲート絶縁膜の形成方法に関する。
トランジスタは、シリコン基板を希フッ酸洗浄し、ゲート絶縁膜としてシリコン酸化膜を形成し、その上に、ポリシリコン電極を形成する。その後、ソース、ドレイン電極形成のため、パターニング、エッチング、イオン注入、サイドウォール形成、イオン注入を行うことでトランジスタが形成される。デバイスの微細化に伴い、トランジスタの性能を確保するため、トランジスタ構造をはじめ、ゲート絶縁膜の薄膜化、及びゲート絶縁膜材料の選定、メタルゲートの技術開発が余儀なくされている。
特に、ゲート絶縁膜材料としては、近時、SiONを始め、ハフニウム(Hf)ベースのHfSiONが有力視されている(例えば、特許文献1、2参照)。
特開2002−170825号公報 特開2005−79223号公報
しかしながら、例えば、特許文献1、2に記載されるように、ゲート絶縁膜を、複数の元素を用いて形成する場合には、膜組成の制御や薄膜化に課題が残る。
この発明は、上記事情に鑑みてなされたもので、膜組成の制御が容易、かつ、薄膜化が可能なゲート絶縁膜を有した半導体装置の製造方法を提供することを目的とする。
上記課題を解決するため、この発明の第1の態様に係る半導体装置の製造方法は、トランジスタが形成される半導体基体上に、ゲート絶縁膜となる酸化マンガン膜をCVD法により形成する工程と、前記酸化マンガン膜上に、ゲート電極となる導電体膜を形成する工程と、前記導電体膜及び前記酸化マンガン膜を加工し、ゲート電極及びゲート絶縁膜を形成する工程と、を具備する。
この発明の第2の態様に係る半導体装置の製造方法は、トランジスタが形成される半導体基体上に、酸化量が制御された熱酸化膜を形成する工程と、前記酸化量が制御された熱酸化膜上に、ゲート絶縁膜となる酸化マンガン膜をCVD法により形成する工程と、前記酸化マンガン膜上に、ゲート電極となる導電体膜を形成する工程と、前記導電体膜及び前記酸化マンガン膜を加工し、ゲート電極及びゲート絶縁膜を形成する工程と、を具備する。
この発明の第3の態様に係る半導体装置の製造方法は、トランジスタが形成される半導体基体上に、酸素付着量を制御して酸素を付着させる工程と、前記酸素付着量が制御された半導体基体上に、ゲート絶縁膜となる酸化マンガン膜をCVD法により形成する工程と、前記酸化マンガン膜上に、ゲート電極となる導電体膜を形成する工程と、前記導電体膜及び前記酸化マンガン膜を加工し、ゲート電極及びゲート絶縁膜を形成する工程と、を具備する。
この発明によれば、膜組成の制御が容易、かつ、薄膜化が可能なゲート絶縁膜を有した半導体装置の製造方法を提供できる。
第1の実施形態に係る半導体装置の製造方法の一例を示す断面図 第1の実施形態に係る半導体装置の製造方法の一例を示す断面図 第1の実施形態に係る半導体装置の製造方法の一例を示す断面図 第1の実施形態に係る半導体装置の製造方法の一例を示す断面図 第1の実施形態に係る半導体装置の製造方法の一例を示す断面図 第1の実施形態に係る半導体装置の製造方法の一例を示す断面図 第1の実施形態に係る半導体装置の製造方法の一例を示す断面図 第1の実施形態に係る半導体装置の製造方法の一例を示す断面図 第1の実施形態に係る半導体装置の製造方法の一例を示す断面図 第1の実施形態に係る半導体装置の製造方法の一例を示す断面図 第1の実施形態に係る半導体装置の製造方法の一例を示す断面図 第1の実施形態に係る半導体装置の製造方法の一例を示す断面図 第1の実施形態に係る半導体装置の製造方法の一例を示す断面図 第1の実施形態に係る半導体装置の製造方法の一例を示す断面図 酸化マンガンのセルフリミットを示す図 第1の実施形態に係る半導体装置の製造方法の一例の実施に使用することが可能な酸化マンガン成膜装置の一例を概略的に示す断面図 第2の実施形態に係る半導体装置の製造方法の第1例を示す断面図 第2の実施形態に係る半導体装置の製造方法の第1例を示す断面図 第2の実施形態に係る半導体装置の製造方法の第1例を示す断面図 第2の実施形態に係る半導体装置の製造方法の第1例を示す断面図 第2の実施形態に係る半導体装置の製造方法の第1例を示す断面図 第2の実施形態に係る半導体装置の製造方法の第1例を示す断面図 第2の実施形態に係る半導体装置の製造方法を実施するための酸化マンガン成膜装置の一例を概略的に示す断面図 第3の実施形態に係る半導体装置の製造方法の一例を示す断面図 第3の実施形態に係る半導体装置の製造方法の一例を示す断面図 第3の実施形態に係る半導体装置の製造方法の一例を示す断面図 第3の実施形態に係る半導体装置の製造方法の一例を示す断面図 第3の実施形態に係る半導体装置の製造方法の一例を示す断面図 第3の実施形態に係る半導体装置の製造方法の一例を示す断面図 第4の実施形態に係る半導体装置の製造方法の一例を示す断面図 第4の実施形態に係る半導体装置の製造方法の一例を示す断面図 第4の実施形態に係る半導体装置の製造方法の一例を示す断面図 第4の実施形態に係る半導体装置の製造方法の一例を示す断面図 第4の実施形態に係る半導体装置の製造方法の一例を示す断面図 第4の実施形態に係る半導体装置の製造方法の一例を示す断面図
以下、添付図面を参照して、この発明の実施の形態について説明する。この説明において、参照する図面全てにわたり、同一の部分については同一の参照符号を付す。
(第1の実施形態)
図1A乃至図1Nは、この発明の第1の実施形態に係る半導体装置の製造方法の一例を示す断面図である。
(STI形成工程)
まず、洗浄・乾燥装置を用いて、半導体基板(例えば、シリコンウエハ)1を洗浄した後、乾燥させる。次いで、熱酸化装置を用いて、洗浄・乾燥させた基板1を熱酸化し、基板1上に熱酸化膜2を形成する。次いで、CVD装置を用いて、熱酸化膜2上に窒化珪素膜3を形成する(図1A参照)。
次に、スピンコータを用いて、窒化珪素膜3上にフォトレジストを塗布する。次いで、ベーク装置を用いて、塗布されたフォトレジストをプリベークする。次いで、露光装置を用いて、プリベークされたフォトレジストを、STI(Shallow Trench Isolation)形成パターンが描かれているフォトマスクを介して露光する。次いで、スピン現像装置を用いて、露光されたフォトレジストを現像する。次いで、ベーク装置を用いて、現像されたフォトレジストをポストベークし、例えば、STI形成パターンに対応した窓4aを持つフォトレジストパターン4を形成する(図1B参照)。
次に、ドライエッチング装置を用いて、フォトレジストパターン4をマスクとして、例えば、CF系のエッチングガスにより窒化珪素膜3、及び熱酸化膜2をエッチングする。次いで、エッチングガスを、例えば、塩素系のエッチングガスに切り替え、フォトレジストパターン4をマスクとして基板1をエッチングする。これらのドライエッチングによって、浅いトレンチ5が基板1に形成される(図1C参照)。
次に、フォトレジスト剥離装置を用いて、窒化珪素膜3上からフォトレジストパターン4を剥離する。次いで、洗浄装置を用いて、基板1を洗浄する。次いで、熱酸化装置を用いて、基板1を熱酸化する。この熱酸化によって、浅いトレンチ5の内部に露呈した基板1の表面に、熱酸化膜6が形成される。次いで、CVD装置を用いて、窒化珪素膜3及び浅いトレンチ5が形成されている基板1の表面上に、酸化珪素膜7を形成する。浅いトレンチ5は、酸化珪素膜7によって埋め込まれる(図1D参照)。
次に、CMP装置を用いて、酸化珪素膜7を、窒化珪素膜3を研磨のストッパーに用いて研磨し、酸化珪素膜7を浅いトレンチ5の内部に残す。これによりSTIが形成される(図1E参照)。
次に、ウェットエッチング装置を用いて、例えば、熱リン酸により窒化珪素膜3をエッチングする。このウェットエッチングの際、窒化珪素膜3下の熱酸化膜2は残る(図1F参照)。
(ウェル形成工程)
次に、スピンコータを用いて、熱酸化膜2及び酸化珪素膜7が形成された基板1の表面上にフォトレジストを塗布する。次いで、ベーク装置を用いて、塗布されたフォトレジストをプリベークする。次いで、露光装置を用いて、プリベークされたフォトレジストを、nウェル形成パターンが描かれているフォトマスクを介して露光する。次いで、スピン現像装置を用いて、露光されたフォトレジストを現像する。次いで、ベーク装置を用いて、現像されたフォトレジストをポストベークし、例えば、nウェル形成パターンに対応した窓8aを持つフォトレジストパターン8を形成する。次いで、イオン注入装置を用いて、フォトレジストパターン8をマスクとして、n型の不純物イオン、例えば、リンイオンを基板1内に導入する。これにより、基板1内にnウェル9が形成される(図1G参照)。
次に、フォトレジスト剥離装置を用いて、熱酸化膜2及び酸化珪素膜7が形成された基板1の表面上からフォトレジストパターン8を剥離する。次いで、洗浄装置を用いて、基板1を洗浄する。次いで、スピンコータを用いて、熱酸化膜2及び酸化珪素膜7が形成された基板1の表面上に新たなフォトレジストを塗布する。次いで、ベーク装置を用いて、塗布されたフォトレジストをプリベークする。次いで、露光装置を用いて、プリベークされたフォトレジストを、今度はpウェル形成パターンが描かれているフォトマスクを介して露光する。次いで、スピン現像装置を用いて、露光されたフォトレジストを現像する。次いで、ベーク装置を用いて、現像されたフォトレジストをポストベークし、例えば、pウェル形成パターンに対応した窓10aを持つフォトレジストパターン10を形成する。次いで、イオン注入装置を用いて、フォトレジストパターン10をマスクとして、p型の不純物イオン、例えば、ボロンイオンを基板1内に導入する。これにより、基板1内にpウェル11が形成される(図1H参照)。
次に、フォトレジスト剥離装置を用いて、熱酸化膜2及び酸化珪素膜7が形成された基板1の表面上からフォトレジストパターン10を剥離する。次いで、洗浄装置を用いて、基板1を洗浄する(図1I参照)。
(ゲート絶縁膜形成工程)
次に、ウェットエッチング装置を用いて、例えば、フッ酸により熱酸化膜2をエッチングする。このウェットエッチングにより、基板1の表面(本例ではnウェル9及びpウェル11)が、酸化珪素膜7(STI)が形成されている部分を除いて露呈する。次いで、洗浄装置を用いて、基板1を洗浄する(図1J参照)。
次に、酸化マンガンCVD装置を用いて、露呈した基板1の表面上に、酸化マンガン膜12を形成する。酸化マンガン膜12はゲート絶縁膜である。酸化マンガン膜12をゲート絶縁膜とした場合の利点、及び酸化マンガンCVD装置については後述する(図1K参照)。
(ゲート電極形成工程)
次に、洗浄装置を用いて、基板1を洗浄する。次いで、CVD装置を用いて、酸化マンガン膜12及び酸化珪素膜7が形成されている基板1の表面上に、ポリシリコン13を形成する(図1L参照)。
次いで、スピンコータを用いて、ポリシリコン膜13上にフォトレジストを塗布する。次いで、ベーク装置を用いて、塗布されたフォトレジストをプリベークする。次いで、露光装置を用いて、プリベークされたフォトレジストを、ゲート電極形成パターンが描かれているフォトマスクを介して露光する。次いで、スピン現像装置を用いて、露光されたフォトレジストを現像する。次いで、ベーク装置を用いて、現像されたフォトレジストをポストベークし、ゲート電極形成パターンに対応したフォトレジストパターン14を形成する。次に、ドライエッチング装置を用いて、フォトレジストパターン14をマスクとして、例えば、塩素系のエッチングガスによりポリシリコン膜13をエッチングする。このドライエッチングによってポリシリコン膜13は、ゲート電極のパターンに加工される(図1M参照)。
(ソース、ドレイン電極形成工程)
次に、フォトレジスト剥離装置を用いて、ポリシリコン膜13上からフォトレジストパターン14を剥離する。次いで、洗浄装置を用いて、基板1を洗浄する。
ソース、ドレイン電極の形成は、周知の形成方法に従って良い。よって、以後、説明を簡略化するが、おおよそ、まず、ポリシリコン膜(ゲート電極)13、酸化珪素膜(STI)7及びフォトレジスト(図示せず)をマスクとしたイオン注入により、n型エクステンション領域15、及びp型エクステンション領域16を形成する。次いで、ポリシリコン膜(ゲート電極)13の側壁上に側壁絶縁膜17を形成する。次いで、側壁絶縁膜17が形成されたポリシリコン膜(ゲート電極)13、酸化珪素膜(STI)7及びフォトレジスト(図示せず)をマスクとしたイオン注入により、n型ドレイン領域18、及びp型ドレイン領域19を形成する(図1N参照)。
このように第1の実施形態に係る半導体装置の製造方法の一例に従って、トランジスタが形成される。
第1の実施形態に係る半導体装置の製造方法によれば、ゲート絶縁膜を、CVD法を用いて形成した酸化マンガン膜12とする。CVD法により形成された酸化マンガン膜12は、図2に示すように、“セルフリミット”と呼ばれる性質を有しており、成膜時間に関わらず、ある膜厚以上には成長しない、という特徴を持つ。CVD法により形成された酸化マンガン膜12は、4乃至6nmが膜厚の限界値であり、おおよそ1minの成膜時間で限界値に達する。
このように、CVD法により形成された酸化マンガン膜12は4乃至6nmが膜厚の限界値であることから、このような酸化マンガン膜12をゲート絶縁膜に用いれば、ゲート絶縁膜の薄膜化が可能である。しかも、酸化マンガン膜12の膜厚は、成膜時間がおおよそ1minを超えると、その後は成膜時間に関わらず4乃至6nmの膜厚で停止する。このため、薄膜化されたゲート絶縁膜を形成するために、成膜時間を精密に制御する必要もなく、薄膜化されたゲート絶縁膜の形成が容易である。
また、酸化マンガン膜12はアモルファスである。このため、ゲート電極から基板へのリーク電流の削減も期待できる。
また、酸化マンガン膜12と基板1との界面、及び酸化マンガン膜12とゲート電極(本例ではポリシリコン膜13)との界面は、SiONや、ハフニウム(Hf)ベースのHfSiONに比較して平滑である。このため、SiONやHfSiONに比較して電荷のトラップもしくは散乱を抑制できる、という利点も得ることができる。
また、酸化マンガン膜は、酸素とマンガンとの二元素で組成される。このため、ゲート絶縁膜を、複数の元素、例えば、SiONやHfSiONのように三元素以上の元素を用いてゲート絶縁膜を形成する場合に比較して膜組成の制御も容易である。
よって、第1の実施形態によれば、膜組成の制御が容易、かつ、薄膜化が可能なゲート絶縁膜を有した半導体装置の製造方法を提供できる。
(装置構成)
次に、酸化マンガン成膜装置(酸化マンガンCVD装置)の一例を説明する。
図3は、第1の実施形態に係る半導体装置の製造方法の一例の実施に使用することが可能な酸化マンガン成膜装置の一例を概略的に示す断面図である。
図3に示すように、酸化マンガンCVD装置100は、真空チャンバをなす処理容器101を有する。この処理容器101内にはウエハWを水平に載置するための載置部102が設けられている。載置台102内にはウエハの温調手段となるヒータ102aが設けられている。また、載置部102には昇降機構102bにより昇降自在な3本の昇降ピン102c(便宜上2本のみ図示)が設けられており、この昇降ピン102cを介して図示せぬウエハ搬送手段と載置部102との間でウエハWの受け渡しが行われる。
処理容器101の底部には排気管103の一端側が接続され、この排気管103の他端側には真空ポンプ104が接続されている。処理容器101の側壁には、ゲートバルブGにより開閉される搬送口105が形成されている。
処理容器101の天井部には載置台102に対向するガスシャワーヘッド106が設けられている。ガスシャワーヘッド106は、互いに区画されたガス室106a、106bを備え、ガス室106a、106bに供給されたガスは、それぞれガス供給孔107a、107bから処理容器101内に供給される。
ガスシャワーヘッド106にはマンガンの酸化物を形成するための酸素を含むガス、例えば酸素(O)ガスをガス室106aに導入するための酸素ガス供給配管系108aが接続されている。酸素ガス供給配管系108aは酸素ガス供給路109aを備え、この酸素ガス供給路109aの上流側には酸素ガス供給源110が接続されている。
なお、図3中の111は後述する制御部112からの制御信号を受けて、酸素ガスの流量を調整し、ガス室106aへの酸素ガスの給断を制御する流量調整部である。
また、ガスシャワーヘッド106にはマンガンを含む有機化合物の蒸気をガス室106bに導入するためのMn原料ガス供給配管系108bが接続されている。Mn原料ガス供給配管系108bは原料ガス供給路109bを備え、この原料ガス供給路109bの上流側には原料貯留部113が接続されている。
原料貯留部113にはマンガンを含む有機化合物、例えば(EtCp)Mn(ビスエチルシクロペンタジエニルマンガン)が液体の状態で貯留されている。また原料貯留部113には加圧部114が接続されており、この加圧部114から供給されたHeやArガス等によって原料貯留部113内を加圧することにより(EtCp)Mnをガスシャワーヘッド106に向けて押し出すことができるようになっている。
また、原料ガス供給路109bには液体マスフローコントローラやバルブを含む流量調整部115及び(EtCp)Mnを気化するためのベーパライザ116が上流側からこの順に介設されている。ベーパライザ116はキャリアガス供給源117から供給されたキャリアガスであるHガスと接触混合させて(EtCp)Mnを気化させ、ガス室106bに供給する役割を果たす。
なお、図3中の118は後述する制御部112からの制御信号を受けて、キャリアガスの流量を調整し、ガス室106bへのマンガンを含む有機化合物の蒸気の給断を制御する流量調整部である。
制御部112は、プログラム、メモリ、CPUからなるデータ処理部等を備えており、プログラムには制御部112から酸化マンガンCVD装置100の各部に制御信号を送り、ステップを進行させるように命令(各ステップ)が組み込まれている。また、例えば、メモリには処理圧力、処理温度、処理時間、ガス流量または電力値等の処理パラメータの値が書き込まれる領域を備えており、CPUがプログラムの各命令を実行する際、これらの処理パラメータが読み出され、そのパラメータ値に応じた制御信号が、酸化マンガンCVD装置100の各部位に送られることになる。このプログラム(処理パラメータの入力操作や表示に関するプログラムも含む)は、コンピュータ記憶媒体、例えば、フレキシブルディスク、コンパクトディスク、ハードディスク、MO(光磁気ディスク)等の記憶部75Aに格納されて制御部112にインストールされる。
このような酸化マンガンCVD装置100によれば、マンガンを含む有機化合物の蒸気、例えば、(EtCp)Mnの蒸気と、マンガンの酸化物を形成するための酸素を含むガス、例えば、酸素(O)ガスとを反応させることで、基板1の表面上に、ゲート絶縁膜となる酸化マンガン膜12を形成することができる。
また、酸化マンガンCVD装置100は、マンガンを含む有機化合物として(EtCp)Mn[=Mn(C]を用いたが、マンガンを含む有機化合物としては、(EtCp)Mnの他、
CpMn[=Mn(C
(MeCp)Mn[=Mn(CH
(i−PrCp)Mn[=Mn(C
MeCpMn(CO)[=(CH)Mn(CO)
(t−BuCp)Mn[=Mn(C
CHMn(CO)、Mn(DPM)[=Mn(C1119
Mn(DMPD)(EtCp)[=Mn(C11)]
Mn(acac)[=Mn(C
Mn(DPM)[=Mn(C1119
Mn(acac)[=Mn(C
Mn(hfac)[=Mn(CHF
((CHCp)Mn[=Mn((CH]よりなる群から選択される1以上の有機化合物を用いることもできる。
また、酸化マンガンCVD装置100は、マンガンの酸化物を形成するための酸素を含むガスとして、酸素(O)ガスを用いたが、マンガンの酸化物を形成するための酸素を含むガスとしては、酸素(O)ガスの他、
O(水蒸気)

NO
NO


CO
CO
アルコール類よりなる群より選択される1以上のガスを用いることができる。
ここで、アルコール類としては、エチルアルコール、メチルアルコールを挙げることができる。
(第2の実施形態)
第1の実施形態では、マンガンを含む有機化合物の蒸気と、酸素を含むガスとを反応させて基板1の表面に、酸化マンガン膜12からなるゲート絶縁膜を形成した。しかし、これに限られず、マンガンを含む有機化合物の蒸気と、基板1上にある自然酸化膜、もしくは基板1からのデガス(degas:水分)を利用して酸化マンガン膜12からなるゲート絶縁膜を形成することも可能である。以下、このような例を、この発明の第2の実施形態に係る半導体装置の製造方法として説明する。
(第1例:自然酸化膜の利用)
図4A乃至図4Fは、この発明の第2の実施形態に係る半導体装置の製造方法の第1例を示す断面図である。
まず、図1A乃至図1Jを参照して説明した製造方法に従って、図4Aに示す構造を得る。図4Aに示す構造は、例えば、フッ酸により熱酸化膜2がエッチングされた状態である。熱酸化膜2をエッチングした後、第1の実施形態では、基板1を洗浄したが、本例では洗浄しない。これにより、基板1の表面上には自然酸化膜20が形成される(図4B参照)。
次に、酸化マンガンCVD装置を用いて、自然酸化膜20上に、酸化マンガン膜12を形成する。この酸化マンガン膜12の形成の際には、マンガンを含む有機化合物の蒸気を用い、酸素を含むガスは用いない。このような酸化マンガンCVD装置の一例を図5に示す。図5に示す酸化マンガンCVD装置200が、図3に示した酸化マンガンCVD装置100と異なるところは、酸素ガス供給配管系108aが無いことである。これ以外は、酸化マンガンCVD装置100と同じである。よって、同一の部分には同一の参照符号を付して、その説明は省略する。
本例では、酸素の供給源は自然酸化膜20である。自然酸化膜20に含まれる酸素とマンガンを含む有機化合物の蒸気とが反応することで、自然酸化膜20上に、酸化マンガン膜12が形成される(図4C参照)。
以後は、第1の実施形態と同様に、基板1を洗浄した後、酸化マンガン膜12及び酸化珪素膜7が形成されている基板1の表面上に、ポリシリコン13を形成する(図4D)。
次に、ゲート電極形成パターンに対応したフォトレジストパターン14を形成した後、フォトレジストパターン14をマスクとして、例えば、塩素系のエッチングガスによりポリシリコン膜13をエッチングして、ポリシリコン膜13からなるゲート電極のパターンを形成する(図4E参照)。
次に、ポリシリコン膜(ゲート電極)13、酸化珪素膜(STI)7及びフォトレジスト(図示せず)をマスクとしたイオン注入により、n型エクステンション領域15、及びp型エクステンション領域16を形成し、次いで、ポリシリコン膜(ゲート電極)13の側壁上に側壁絶縁膜17を形成する。次いで、側壁絶縁膜17が形成されたポリシリコン膜(ゲート電極)13、酸化珪素膜(STI)7及びフォトレジスト(図示せず)をマスクとしたイオン注入により、n型ドレイン領域18、及びp型ドレイン領域19を形成する(図4F参照)。
このように第2の実施形態に係る半導体装置の製造方法の第1例に従って、トランジスタが形成される。
(第2例:基板からのデガスの利用)
また、特に、図示はしないが、酸素の供給源として、基板1の表面上に形成された自然酸化膜20に含まれる酸素を利用しなくても、例えば、フッ酸により熱酸化膜2をエッチングした後、基板1を洗浄しない。基板1には、大気暴露などによって水分又は酸素が含まれ、あるいは付着する。基板1に含まれ、あるいは付着した水分又は酸素は、工程中に蒸発(デガス)する。このデガスを、マンガンの酸化物を形成するための酸素を含むガスとして利用することもできる。
以上、第2の実施形態に係る半導体装置の製造方法においても、第1の実施形態に係る半導体装置の製造方法と同様に、膜組成の制御が容易、かつ、薄膜化が可能なゲート絶縁膜を有した半導体装置の製造方法が得られる、という利点を得ることができる。
さらに、酸化マンガン膜12は、基板1上に形成された自然酸化膜20、あるいは基板1からのデガス(水分)を利用して形成するので、酸化マンガンCVD装置から、酸素ガス供給配管系108aを省略することも可能となり、酸化マンガンCVD装置の構成をシンプルにできる、という利点を得ることができる。
(第3の実施形態)
第2の実施形態では、マンガンを含む有機化合物の蒸気と、基板1上にある自然酸化膜20、もしくは基板1からのデガス(水分)を利用して酸化マンガン膜12からなるゲート絶縁膜を形成した。このような第2の実施形態では、酸化マンガンCVD装置から、酸素ガス供給配管系108aを省略することが可能となり、酸化マンガンCVD装置の構成をシンプルにできる、という利点を得ることができた。
しかし、自然酸化膜20に含まれる酸素、又は大気暴露などによって基板1に付着した酸素・水分を酸素源として成膜するCVDにおいては、酸素の量が不確定であることから、再現性、あるいは信頼性の面で量産に使用できるレベルに達しないことも考えられる。
そこで、第3の実施形態においては、酸化マンガンCVD装置の構成をシンプルにできながらも、酸化マンガン膜の再現性、あるいは信頼性を量産に使用できるレベルに引き上げられるように工夫した。
図6A乃至図6Fは、この発明の第3の実施形態に係る半導体装置の製造方法の一例を示す断面図である。
まず、図1A乃至図1Jを参照して説明した製造方法に従って、図6Aに示す構造を得る。図6Aに示す構造は、例えば、フッ酸により熱酸化膜2がエッチングされた状態である。熱酸化膜2をエッチングした後、第1の実施形態と同様に、基板1を洗浄する。
次に、熱酸化装置を用いて、洗浄した基板1を熱酸化し、基板1上に酸化量が制御された熱酸化膜21を形成する(図6B参照)。
次に、酸化マンガンCVD装置を用いて、酸化量が制御された熱酸化膜21上に、酸化マンガン膜12を形成する。この酸化マンガン膜12の形成の際には、第2の実施形態と同様に、マンガンを含む有機化合物の蒸気を用い、酸素を含むガスは用いない。このような酸化マンガンCVD装置としては、図5に示した酸化マンガンCVD装置200を使用することができる。
本例では、酸素の供給源は酸化量が制御された熱酸化膜21である。熱酸化膜21に含まれる酸素とマンガンを含む有機化合物の蒸気とが反応することで、熱酸化膜21上に、酸化マンガン膜12が形成される(図6C参照)。
以後は、第1の実施形態と同様に、基板1を洗浄した後、酸化マンガン膜12及び酸化珪素膜7が形成されている基板1の表面上に、ポリシリコン13を形成する(図6D)。
次に、ゲート電極形成パターンに対応したフォトレジストパターン14を形成した後、フォトレジストパターン14をマスクとして、例えば、塩素系のエッチングガスによりポリシリコン膜13をエッチングして、ポリシリコン膜13からなるゲート電極のパターンを形成する(図6E参照)。
次に、ポリシリコン膜(ゲート電極)13、酸化珪素膜(STI)7及びフォトレジスト(図示せず)をマスクとしたイオン注入により、n型エクステンション領域15、及びp型エクステンション領域16を形成し、次いで、ポリシリコン膜(ゲート電極)13の側壁上に側壁絶縁膜17を形成する。次いで、側壁絶縁膜17が形成されたポリシリコン膜(ゲート電極)13、酸化珪素膜(STI)7及びフォトレジスト(図示せず)をマスクとしたイオン注入により、n型ドレイン領域18、及びp型ドレイン領域19を形成する(図6F参照)。
このように第3の実施形態に係る半導体装置の製造方法の一例に従って、トランジスタが形成される。
第3の実施形態によれば、第2の実施形態に比較して、酸化量が制御された熱酸化膜21を酸素源とする。熱酸化膜21は酸素量が確定するので、酸化マンガンCVD装置の構成をシンプルにできながらも、酸化マンガン膜12の再現性、あるいは信頼性を量産に使用できるレベルに引き上げることが可能となる。
(第4の実施形態)
第4の実施形態は、第3の実施形態と同様に、酸化マンガンCVD装置の構成をシンプルにできながらも、酸化マンガン膜の再現性、あるいは信頼性を量産に使用できるレベルに引き上げられるように工夫した例である。
図7A乃至図7Fは、この発明の第4の実施形態に係る半導体装置の製造方法の一例を示す断面図である。
まず、図1A乃至図1Jを参照して説明した製造方法に従って、図7Aに示す構造を得る。図7Aに示す構造は、例えば、フッ酸により熱酸化膜2がエッチングされた状態である。熱酸化膜2をエッチングした後、第1の実施形態と同様に、基板1を洗浄する。
次に、洗浄した基板1を酸素雰囲気中に、酸素供給量及び暴露時間を制御しながら暴露し、基板1の表面に酸素を付着させる(図7B参照)。
次に、酸化マンガンCVD装置を用いて、酸素付着量が制御された基板1上に、酸化マンガン膜12を形成する。酸化マンガン膜12の形成の際には、第3の実施形態と同様に、マンガンを含む有機化合物の蒸気を用い、酸素を含むガスは用いない。このような酸化マンガンCVD装置としては、第3の実施形態と同様に、図5に示した酸化マンガンCVD装置200を使用することができる。
本例では、酸素の供給源は酸素付着量が制御された基板1である。基板1上に付着した酸素とマンガンを含む有機化合物の蒸気とが反応することで、基板1上に、酸化マンガン膜12が形成される(図7C参照)。
以後は、第1の実施形態と同様に、基板1を洗浄した後、酸化マンガン膜12及び酸化珪素膜7が形成されている基板1の表面上に、ポリシリコン13を形成する(図7D)。
次に、ゲート電極形成パターンに対応したフォトレジストパターン14を形成した後、フォトレジストパターン14をマスクとして、例えば、塩素系のエッチングガスによりポリシリコン膜13をエッチングして、ポリシリコン膜13からなるゲート電極のパターンを形成する(図7E参照)。
次に、ポリシリコン膜(ゲート電極)13、酸化珪素膜(STI)7及びフォトレジスト(図示せず)をマスクとしたイオン注入により、n型エクステンション領域15、及びp型エクステンション領域16を形成し、次いで、ポリシリコン膜(ゲート電極)13の側壁上に側壁絶縁膜17を形成する。次いで、側壁絶縁膜17が形成されたポリシリコン膜(ゲート電極)13、酸化珪素膜(STI)7及びフォトレジスト(図示せず)をマスクとしたイオン注入により、n型ドレイン領域18、及びp型ドレイン領域19を形成する(図7F参照)。
このように第4の実施形態に係る半導体装置の製造方法の一例に従って、トランジスタが形成される。
第4の実施形態によれば、第2の実施形態に比較して、酸素付着量が制御された基板1を酸素源とする。基板1上には付着した酸素量が確定するので、酸化マンガンCVD装置の構成をシンプルにできながらも、酸化マンガン膜12の再現性、あるいは信頼性を量産に使用できるレベルに引き上げることが可能となる。
以上、この発明をいくつかの実施形態に従って説明したが、この発明は上記実施形態に限定されるものではなく、発明の趣旨を逸脱しない範囲で適宜変形することが可能である。
例えば、上記実施形態では、酸化マンガン膜12を、基板1にマンガンを含む有機化合物の蒸気及び酸素ガスを供給しつつウエハを加熱するいわゆる熱CVD法により形成しているが、プラズマCVD法や光CVD法による形成を行ってもよい。
また、こられのCVD法の変形で、基板1にマンガンを含む有機化合物の蒸気及び酸素ガスを断続的に供給するALD(Atomic Layer Deposition)法によって、極薄の層を積層させて酸化マンガン膜12を形成してもよい。
また、上記実施形態では、ゲート電極としてポリシリコン膜13を例示したが、ゲート電極もまた、ポリシリコン膜13に限られるものではなく、金属等、導電体であれば使用することができる。
1…半導体基板(トランジスタが形成される半導体基体)、12…酸化マンガン膜(ゲート絶縁膜)、13…ポリシリコン膜(ゲート電極)、20…自然酸化膜、21…酸化量が制御された熱酸化膜。

Claims (11)

  1. トランジスタが形成される半導体基体上に、ゲート絶縁膜となる酸化マンガン膜をCVD法により形成する工程と、
    前記酸化マンガン膜上に、ゲート電極となる導電体膜を形成する工程と、
    前記導電体膜及び前記酸化マンガン膜を加工し、ゲート電極及びゲート絶縁膜を形成する工程と、
    を具備することを特徴とする半導体装置の製造方法。
  2. 前記CVD法は、マンガンを含む有機化合物の蒸気と、酸素を含むガスとを使用することを特徴とする請求項1に記載の半導体装置の製造方法。
  3. 前記マンガンを含む有機化合物は、
    (EtCp) Mn[=Mn(C
    Cp Mn[=Mn(C
    (MeCp) Mn[=Mn(CH
    (i−PrCp) Mn[=Mn(C
    MeCpMn(CO) [=(CH )Mn(CO)
    (t−BuCp) Mn[=Mn(C
    CH Mn(CO) 、Mn(DPM) [=Mn(C 11 19
    Mn(DMPD)(EtCp)[=Mn(C 11 )]
    Mn(acac) [=Mn(C
    Mn(DPM) [=Mn(C 11 19
    Mn(acac) [=Mn(C
    Mn(hfac) [=Mn(C HF
    ((CH Cp) Mn[=Mn((CH
    よりなる群の少なくとも1つから選択されることを特徴とする請求項2に記載の半導体装置の製造方法。
  4. 酸素を含むガスは、



    NO
    NO


    CO
    CO
    アルコール類
    よりなる群の少なくとも1つから選択されることを特徴とする請求項2又は請求項3に記載の半導体装置の製造方法。
  5. 前記酸化マンガン膜は、前記半導体基体上にある自然酸化膜、もしくは前記半導体基体からのデガスによる水分を酸素の供給源として利用して前記半導体基体上に形成されることを特徴とする請求項1に記載の半導体装置の製造方法。
  6. トランジスタが形成される半導体基体上に、酸化量が制御された熱酸化膜を形成する工程と、
    前記酸化量が制御された熱酸化膜上に、ゲート絶縁膜となる酸化マンガン膜をCVD法により形成する工程と、
    前記酸化マンガン膜上に、ゲート電極となる導電体膜を形成する工程と、
    前記導電体膜及び前記酸化マンガン膜を加工し、ゲート電極及びゲート絶縁膜を形成する工程と、
    を具備することを特徴とする半導体装置の製造方法。
  7. トランジスタが形成される半導体基体上に、酸素付着量を制御して酸素を付着させる工程と、
    前記酸素付着量が制御された半導体基体上に、ゲート絶縁膜となる酸化マンガン膜をCVD法により形成する工程と、
    前記酸化マンガン膜上に、ゲート電極となる導電体膜を形成する工程と、
    前記導電体膜及び前記酸化マンガン膜を加工し、ゲート電極及びゲート絶縁膜を形成する工程と、
    を具備することを特徴とする半導体装置の製造方法。
  8. 前記CVD法は、マンガンを含む有機化合物の蒸気を使用し、酸素を含むガスを使用しないことを特徴とする請求項5から請求項7のいずれか一項に記載の半導体装置の製造方法。
  9. 前記マンガンを含む有機化合物は、
    (EtCp) Mn[=Mn(C
    Cp Mn[=Mn(C
    (MeCp) Mn[=Mn(CH
    (i−PrCp) Mn[=Mn(C
    MeCpMn(CO) [=(CH )Mn(CO)
    (t−BuCp) Mn[=Mn(C
    CH Mn(CO) 、Mn(DPM) [=Mn(C 11 19
    Mn(DMPD)(EtCp)[=Mn(C 11 )]
    Mn(acac) [=Mn(C
    Mn(DPM) [=Mn(C 11 19
    Mn(acac) [=Mn(C
    Mn(hfac) [=Mn(C HF
    ((CH Cp) Mn[=Mn((CH
    よりなる群の少なくとも1つから選択されることを特徴とする請求項8に記載の半導体装置の製造方法。
  10. 前記CVD法により形成された前記酸化マンガン膜は、セルフリミットの性質を持つことを特徴とする請求項1から請求項9のいずれか一項に記載の半導体装置の製造方法。
  11. 前記酸化マンガン膜は、アモルファスであることを特徴とする請求項1から請求項10のいずれか一項に記載の半導体装置の製造方法。
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5466859B2 (ja) * 2009-02-19 2014-04-09 東京エレクトロン株式会社 半導体装置の製造方法
JP5601069B2 (ja) * 2010-07-27 2014-10-08 富士通セミコンダクター株式会社 半導体装置及びその製造方法

Family Cites Families (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60734A (ja) * 1983-06-17 1985-01-05 Hitachi Ltd 半導体装置とその製造方法
JPS63140577A (ja) * 1986-12-02 1988-06-13 Toshiba Corp 電界効果トランジスタ
JP3041491B2 (ja) * 1991-06-06 2000-05-15 株式会社トーキン 湿度センサ
JPH10321817A (ja) * 1997-05-20 1998-12-04 Toshiba Corp キャパシタ用絶縁膜の形成方法
US5897358A (en) * 1997-11-28 1999-04-27 Advanced Micro Devices Semiconductor device having fluorine-enhanced transistor with elevated active regions and fabrication thereof
US6214690B1 (en) * 1997-12-18 2001-04-10 Advanced Micro Devices, Inc. Method of forming a semiconductor device having integrated electrode and isolation region formation
KR100297719B1 (ko) * 1998-10-16 2001-08-07 윤종용 박막제조방법
JP3415496B2 (ja) * 1999-07-07 2003-06-09 Necエレクトロニクス株式会社 半導体装置及びその製造方法
JP2002083956A (ja) * 2000-09-06 2002-03-22 Toshiba Corp 半導体装置の製造方法
JP2002170825A (ja) 2000-11-30 2002-06-14 Nec Corp 半導体装置及びmis型半導体装置並びにその製造方法
US20020089023A1 (en) * 2001-01-05 2002-07-11 Motorola, Inc. Low leakage current metal oxide-nitrides and method of fabricating same
JP3944367B2 (ja) * 2001-02-06 2007-07-11 松下電器産業株式会社 絶縁膜の形成方法及び半導体装置の製造方法
US7026219B2 (en) * 2001-02-12 2006-04-11 Asm America, Inc. Integration of high k gate dielectric
JP3941099B2 (ja) * 2001-12-19 2007-07-04 ソニー株式会社 薄膜形成方法
WO2004114390A1 (ja) * 2003-06-20 2004-12-29 Nec Corporation 半導体装置及びその製造方法
JP2005079223A (ja) 2003-08-29 2005-03-24 Toshiba Corp 半導体装置及び半導体装置の製造方法
JP2005085822A (ja) * 2003-09-04 2005-03-31 Toshiba Corp 半導体装置
JP2005268507A (ja) * 2004-03-18 2005-09-29 Furukawa Electric Co Ltd:The 電界効果トランジスタ及びその製造方法
JP4851740B2 (ja) * 2005-06-30 2012-01-11 株式会社東芝 半導体装置およびその製造方法
JP5196813B2 (ja) * 2006-03-20 2013-05-15 キヤノン株式会社 アモルファス酸化物膜をゲート絶縁層に用いた電界効果型トランジスタ
JP4496237B2 (ja) * 2007-05-14 2010-07-07 株式会社 日立ディスプレイズ 液晶表示装置
JP5082688B2 (ja) * 2007-08-30 2012-11-28 Tdk株式会社 スピントランジスタ及び半導体メモリ
US7821081B2 (en) * 2008-06-05 2010-10-26 International Business Machines Corporation Method and apparatus for flatband voltage tuning of high-k field effect transistors
US20100044804A1 (en) * 2008-08-25 2010-02-25 Taiwan Semiconductor Manufacturing Company, Ltd. Novel high-k metal gate structure and method of making
US20100052072A1 (en) * 2008-08-28 2010-03-04 Taiwan Semiconductor Manufacturing Company, Ltd. Dual gate structure on a same chip for high-k metal gate technology
JP5466859B2 (ja) * 2009-02-19 2014-04-09 東京エレクトロン株式会社 半導体装置の製造方法
US8258588B2 (en) * 2009-08-07 2012-09-04 Taiwan Semiconductor Manufacturing Company, Ltd. Sealing layer of a field effect transistor

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