JP6313036B2 - 磁気検出装置 - Google Patents

Description

本発明は、磁気検出装置に関する。特に、ホール素子を用いた磁気検出装置に関する。

近年、電子機器の小型化や高性能化に伴って、微小な移動量や位置を検出することが求められている。その一例として、ホール素子を用いて位置等を検出する装置があり、そのホール素子の出力を検出する装置として磁気検出装置がある。
このような磁気検出装置で検出される磁気信号には、ホール素子自体或いは磁気検出装置内各部のオフセット電圧が含まれている。また、地磁気などの微小な磁気を検出する場合には、磁気検出装置で検出される磁気も微小な値となり、各部のオフセット電圧よりも小さな値となる。そのため、ホール素子をチョッパ駆動して信号処理を行うことで、オフセット電圧をキャンセルして、磁気信号を出力する回路が知られている。

図１２は、従来の磁気検出装置１００の一例である。
磁気検出装置１００は、ホール素子１０１と、第一のチョッパスイッチ１０２と、プリアンプ１０３と、積分型ＡＤＣ（ＡＤ変換器）１０４と、を備える。積分型ＡＤＣ１０４は、積分器１１１と、コンパレータ１１２と、ＦＦ（フリップフロップ）回路１１３と、カウンタ１１４と、を備える。

ホール素子１０１とプリアンプ１０３の差動入力端との間に第一のチョッパスイッチ１０２が接続され、プリアンプ１０３の差動出力が、積分型ＡＤＣ１０４に入力される。つまり、ホール素子１０１から出力されるホール素子出力、すなわちホール起電力信号が第一のチョッパスイッチ１０２、プリアンプ１０３を介して積分型ＡＤＣ１０４に入力され、積分型ＡＤＣ１０４でデジタル信号に変換されて、磁気信号が出力される。

積分型ＡＤＣ１０４では、プリアンプ１０３の差動出力が、内部に第二のチョッパスイッチを備える積分器１１１に入力され、積分器１１１の出力がコンパレータ１１２に入力される。コンパレータ１１２の出力がＦＦ回路１１３を経由してカウンタ１１４に入力され、カウンタ１１４から磁気信号がデジタル信号として出力される。また、ＦＦ回路１１３の出力は、積分器１１１内部のリファレンス電圧の極性切替信号として積分器１１１に入力される。

ここで、積分型ＡＤＣ１０４では、ＦＦ回路１１３の出力がＬｏｗレベルの場合はリファレンス電圧（Ｖｒｅｆ）を正極性にして入力信号（プリアンプ１０３の差動出力）と加算し、ＦＦ回路１１３の出力がＨｉｇｈレベルの場合はリファレンス電圧（Ｖｒｅｆ）を負極性にして入力信号（プリアンプ１０３の差動出力）と加算する。こうして、最終的に積分器１１１の差動出力が０になるようにフィードバックをかけることでＡＤ変換を実現している。

図１３は、積分器１１１の内部構成の一例を示す構成図である。
プリアンプ１０３の差動出力Ｖｉｎ＋およびＶｉｎ−が、積分器１１１の差動信号の入力端に入力され、リファレンス電圧Ｖｒｅｆ＋およびＶｒｅｆ−が、積分器１１１のリファレンス電圧の入力端に入力される。
リファレンス電圧のパスには、リファレンス電圧Ｖｒｅｆ＋およびＶｒｅｆ−の入力端と接続される極性切替スイッチ１２１と第三のチョッパスイッチ１２２とがこの順に接続され、リファレンス電圧Ｖｒｅｆ＋およびＶｒｅｆ−は、極性切替スイッチ１２１と第三のチョッパスイッチ１２２とを介して、ボルテージフォロワ構成のオペアンプ１２３、１２４に入力される。オペアンプ１２３、１２４の出力端はそれぞれ入力抵抗Ｒ２、Ｒ３を介し、さらに第二のチョッパスイッチ１２５を介して全差動アンプ１２６の入力端に接続される。また、プリアンプ１０３の差動出力Ｖｉｎ＋およびＶｉｎ−は、それぞれ入力抵抗Ｒ１、Ｒ４を介し、さらに第二のチョッパスイッチ１２５を介して全差動アンプ１２６の入力端に供給される。

全差動アンプ１２６の入力端および出力端間には積分用キャパシタＣ１、Ｃ２が接続され、全差動アンプ１２６は積分器として動作し、全差動アンプ１２６の出力が、積分器１１１の出力電圧Ｖｏｕｔ＋、Ｖｏｕｔ−として出力される。
つまり、プリアンプ出力Ｖｉｎ＋、Ｖｉｎ−と、オペアンプ１２３、１２４から出力されるリファレンス電圧Ｖｒｅｆ＋、Ｖｒｅｆ−とがそれぞれ入力抵抗Ｒ１〜Ｒ４によって電流変換された後加算され、この加算された電流信号が第二のチョッパスイッチ１２５を介して積分器としての全差動アンプ１２６に入力され、ここで積分されて、出力される。

図１４、図１５は、従来の磁気検出装置１００の動作の一例を説明する図である。
ここでは、図１２に示す磁気検出装置１００において、ホール素子を３６０°チョッパ駆動する場合の動作を説明する。
図１４は、ホール素子１０１を３６０°チョッパ駆動した場合の、ホール素子１０１の出力信号Ｓ１、プリアンプ１０３の出力信号Ｓ２、積分器（全差動アンプ１２６）の入力信号Ｓ３、積分器の出力信号Ｓ４の変化状況を表したものである。図１５は、ホール素子１０１を３６０°チョッパ駆動した場合の、各位相（０°、９０°、２７０°、１８０°）における、第一のチョッパスイッチ１０２、第三のチョッパスイッチ１２２、第二のチョッパスイッチ１２５の状態を表したものである。

まず、図示しないチョッパスイッチによって、ホール素子１０１に流れる駆動電流の向き、および出力端子を切り替え、ホール素子１０１の出力信号の位相を０°、９０°、２７０°、１８０°の順に切り替える。
このとき、図１４の信号Ｓ１に示すように、ホール素子１０１の出力電圧であるホール素子出力（図１５の信号Ｓ１）は、磁気量成分（つまり、ホール素子１０１の周囲の磁気量に応じた成分）と、ホール素子１０１に含まれるオフセット分との和となる。

このとき、磁気量成分は、チョッパ駆動の間はほぼ一定の信号であるとする。一方、ホール素子１０１のオフセット成分は、図１４の信号Ｓ１に示すように、位相がφ１（０°）及びφ４（１８０°）の場合と、位相がφ２（９０°）及びφ３（２７０°）の場合とで極性が切り替わることとなる。
次に、第一のチョッパスイッチ１０２でプリアンプ１０３に入力されるホール素子出力の極性を切り替えて信号を増幅すると、プリアンプ１０３の出力信号であるプリアンプ出力（図１５の信号Ｓ２）は、図１４の信号Ｓ２に示すようになる。つまり、ホール素子１０１のチョッパ駆動において、出力端子の切り替えを、位相がφ１（０°）、φ２（９０°）、φ３（２７０°）、φ４（１８０°）の順に切り替わるように行なうものとすると、例えば、位相がφ１およびφ４の場合には、第一のチョッパスイッチ１０２により差動出力の極性の切り替えは行われず、ホール素子出力Ｓ１が正極性でプリアンプ１０３に入力され、位相がφ２およびφ３の場合には、ホール素子出力Ｓ１の極性の切り替えが行われて、ホール素子出力Ｓ１が負極性としてプリアンプ１０３に入力される。

このとき、磁気量成分は、図１４の信号Ｓ２に示すように、第一のチョッパスイッチ１０２による切り替えに伴って極性が切り替わり、ホール素子１０１のオフセット成分はほぼ一定となる。また、プリアンプ出力Ｓ２には、プリアンプ１０３のオフセット成分もさらに加わるため、プリアンプ出力Ｓ２は、主に、磁気量成分と、ホール素子１０１のオフセット成分と、プリアンプ１０３のオフセット成分との和となる。

次に、積分器１１１内部の第二のチョッパスイッチ１２５で切り替えられた後の、積分器（全差動アンプ１２６）に入力される積分器入力（図１５の信号Ｓ３）は、図１４の信号Ｓ３に示すようになる。例えば、位相がφ１およびφ４の場合には、第二のチョッパスイッチ１２５は、入力される差動入力の極性の切り替えを行わず、ホール素子出力Ｓ１が正極性で全差動アンプ１２６に入力されることとなり、位相がφ２およびφ３の場合には、第二のチョッパスイッチ１２５に入力される差動入力の極性の切り替えを行い、差動入力が負極性として積分器（全差動アンプ１２６）に入力されることとなる。

これにより、図１４の信号Ｓ３に示すように、積分器入力Ｓ３中の磁気量成分はほぼ一定となり、ホール素子１０１のオフセット成分及びプリアンプ１０３のオフセット成分の極性が切り替わる。
最後に、積分器（全差動アンプ１２６）で積分された出力（図１５の信号Ｓ４）は、図１４に示すように、積分器入力Ｓ３が積分されて、信号Ｓ４に示すようになる。つまり、磁気量成分は一定の傾きで増加するが、このとき、ホール素子１０１をチョッパ駆動する際の、位相が９０°から２７０°に切り替わる時点、及び、位相が１８０°から０°に切り替わる時点において、ホール素子１０１のオフセット成分及びプリアンプ１０３のオフセット成分がともに０Ｖとなる。そのため、この時点で積分器出力Ｓ４を取り出せば、ホール素子やプリアンプのオフセット成分がキャンセルされて、磁気信号を取り出すことが可能となる。

なお、積分型ＡＤＣ１０４では、リファレンス電圧Ｖｒｅｆを加算・減算しながら積分する構成であるため、以上の説明は、磁気量成分とオフセット成分とに焦点を合わせて説明したものである。
以上のように、ホール素子１０１のオフセット成分及びプリアンプ１０３のオフセット成分をキャンセルして、磁気量成分を取り出して、コンパレータ１１２、ＦＦ回路１１３、カウンタ１１４を用いてデジタル信号として出力する磁気検出装置が知られている。

また、特許文献１では、所定の人工的オフセットを生成するオフセット源を用いて、センサ信号のオフセットを低減する方法が開示されている。

特開２００９−５４４００４号公報

しかしながら、従来の磁気検出装置では、ホール素子のオフセット成分やプリアンプのオフセット成分が磁気量成分より数十倍〜数百倍ほど大きく、積分器の出力幅はこれらのオフセット成分によって制限を受けるため、前段のプリアンプのゲインや積分器のゲインを上げることができない。また積分器の出力幅は電源電圧によって決定されるため、低電源電圧動作にも向かない。

図１６は、図１２に示す従来の磁気検出装置１００において、ホール素子１０１およびプリアンプ１０３のオフセット成分によって、積分器出力が飽和してしまう現象を示している。
図１６の信号Ｓ３に示すように、積分器（全差動アンプ１２６）に入力された磁気量成分と、ホール素子１０１やプリアンプ１０３のオフセット成分とは図１６の信号Ｓ４に示すように積分されて出力される。このとき、積分器１１１の出力電圧が電源電圧を超えることはできないため、図１６の信号Ｓ４に示すように、積分器１１１の出力が飽和する。この現象が生じると磁気量成分が正常に積分されない上に、本来、ホール素子１０１やプリアンプ１０３のオフセット成分がキャンセルされるポイントである９０°から２７０°の切り替えポイントや１８０°から０°の切り替えポイントでオフセット成分が残ってしまい、結果として正常なＡＤ変換が行われなくなる。

本発明は、このような問題を鑑みてなされたもので、その目的とするところは、ホール素子のオフセット成分やプリアンプのオフセット成分による積分器の出力幅制限を大幅に緩和することにある。

本発明の一態様は、チョッパ駆動されるホール素子（例えば図１に示す、ホール素子１）と、前記ホール素子のホール起電力信号を増幅するプリアンプ（例えば図１に示す、プリアンプ３）と、前記ホール素子と前記プリアンプとの間に接続されチョッパクロック信号に応じて動作する第一のチョッパスイッチ（例えば図１に示す、第一のチョッパスイッチ２）と、積分器（例えば図２に示す、全差動アンプ１２６）および当該積分器の入力側に設けられチョッパクロック信号に応じて動作する第二のチョッパスイッチ（例えば図２に示す、第二のチョッパスイッチ１２５）を有し、前記プリアンプの出力をＡＤ変換して磁気信号を得る積分型ＡＤ変換器（例えば図１に示す、積分型ＡＤＣ４）と、前記第一および第二のチョッパスイッチ用のチョッパクロック信号を生成するチョッパクロック信号生成回路（例えば図１に示す、チョッパクロック信号生成回路６）と、前記チョッパ駆動の９０°から２７０°の切り替わる時点、及び、１８０°から０°に切り替わる時点の前記積分器出力に基づいて、前記プリアンプの出力をオフセット補正するオフセット補正用電流を生成し、当該オフセット補正用電流を前記第二のチョッパスイッチを介して前記積分器への入力信号に加算する補正用ＤＡ変換器（例えば図１に示す、補正用ＤＡＣ５）と、を備える磁気検出装置、である。

前記第二のチョッパスイッチが前記チョッパクロック信号に基づいてチョッパ動作を行なう磁気信号測定シーケンスと、前記第二のチョッパスイッチが一の接続状態を維持するオフセット測定シーケンスと、を有していてよい。
前記第一のチョッパスイッチは、前記磁気信号測定シーケンスおよび前記オフセット測定シーケンスにおいて同一動作を行なうものであってよい。

前記補正用ＤＡ変換器は、前記オフセット測定シーケンスにおける前記積分型ＡＤ変換器の出力信号を、前記プリアンプの出力に含まれるオフセット成分とし、当該オフセット成分に基づいて前記補正信号を生成するものであってよい。
前記チョッパクロック信号生成回路は、前記オフセット測定シーケンスにおいては、前記第二のチョッパスイッチに前記チョッパクロック信号を供給しないようになっていてよい。

前記オフセット測定シーケンスでは、前記積分器の入力端において、前記プリアンプの出力に含まれるオフセット成分がＤＣ成分であり、磁気信号成分がＡＣ成分であってよい。
前記磁気信号測定シーケンスでは、前記積分型ＡＤ変換器は、前記補正信号に基づいてオフセット補正を行いながら、前記磁気信号を得るようになっていてよい。

前記第一のチョッパスイッチにより前記ホール起電力信号が変調され、変調された前記ホール起電力信号は前記第二のチョッパスイッチにより復調されるようになっていてよい。
前記積分型ＡＤ変換器の出力は、符号ビットと前記プリアンプの出力の絶対値を表すビットとで表されるデジタル値であって、前記補正用ＤＡ変換器は、前記オフセット測定シーケンスにおける前記プリアンプの出力のうち、前記符号ビットに基づいて前記補正信号の極性を切り替え、前記絶対値を表すビットに基づいて前記補正信号の絶対値を生成するものであってよい。

本発明の一態様によれば、ホール素子のオフセット成分やプリアンプのオフセット成分による積分器の出力スイング幅の制限を大幅に緩和することができ、これまでオフセット成分により規制されていた回路の制約を緩和できるため高性能化、低消費電力化が期待できる。
高性能化の一例としては、Ｓ／Ｎ比の改善が挙げられる。これまでオフセット成分が占めていた積分型ＡＤＣの出力スイング幅を磁気量成分で使うことができるようになるため、前段のプリアンプのゲインを大きくすることが出来る。これにより、積分型ＡＤＣのノイズ成分が相対的に小さくなり、結果的に出力のＳ／Ｎ比の向上が達成される。

低消費電力化の一例としては、低電源電圧動作が可能になる。積分型ＡＤＣの出力幅は電源電圧によって決定されるため、出力スイング幅が小さくなるほど電源電圧は低く設定することができる。

本発明に係る磁気検出装置の一例を示す構成図である。 積分器の一例を示す回路図である。 補正用ＤＡ変換器（補正用電流ＤＡ変換器）の一例を示す回路図である。 制御装置の動作の一例を示す説明図である。 オフセット測定シーケンスの動作説明に供する説明図である。 オフセット測定シーケンスの動作説明に供する説明図である。 磁気信号測定シーケンスの動作説明に供する説明図である。 磁気信号測定シーケンスの動作説明に供する説明図である。 積分器のその他の例を示す回路図である。 補正用ＤＡ変換器（補正用電圧ＤＡ変換器）の一例を示す回路図である。 セレクタ回路の一例を示す回路図である。 従来の磁気検出装置の一例を示す構成図である。 従来の積分器の一例を示す回路図である。 従来の磁気検出装置の動作説明に供する説明図である。 従来の磁気検出装置の動作説明に供する説明図である。 従来の磁気検出装置の問題点を説明するための説明図である。

以下、図面を参照して本発明の実施形態について説明する。
＜第１の実施形態＞
まず、第１の実施形態を説明する。
＜磁気検出装置の構成＞
図１は、第１の実施形態に係る磁気検出装置の一例を示す構成図である。
本実施形態の磁気検出装置１０は、図１に示すように、ホール素子１と、第一のチョッパスイッチ２と、プリアンプ３と、積分型ＡＤＣ４と、を備えるとともに、さらに、補正用ＤＡＣ５と、チョッパクロック信号生成回路６と、制御装置７と、を備える。
ホール素子１は、図示しないチョッパスイッチを備えており、このチョッパスイッチによりホール素子１をチョッパ駆動し、駆動電流が流れる向きと出力端子を切り替えることにより、出力信号の位相を、０°、９０°、２７０°、１８０°の順に切り替えることができるようになっている。

第一のチョッパスイッチ２は、ホール素子１の差動出力の出力端（以下、差動出力端ともいう。）と、プリアンプ３の差動入力の入力端（以下、差動入力端ともいう。）との間に接続される。第一のチョッパスイッチ２は、ホール素子１の出力端とプリアンプ３の入力端との接続先を、チョッパクロック信号生成回路６からのチョッパクロック信号に同期して切り替えることにより、ホール素子１の差動出力をチョッパ変調する。また、第一のチョッパスイッチ２は、チョッパクロック信号生成回路６からチョッパクロック信号が入力されないときには、ホール素子１をチョッパ変調せずに、プリアンプ３に供給する。

プリアンプ３は、第一のチョッパスイッチ２によりチョッパ変調されたホール素子１の差動出力を増幅し、積分型ＡＤＣ４に出力する。
積分型ＡＤＣ４は、プリアンプ３の差動出力を入力する積分器１１と、積分器１１の差動出力を入力するコンパレータ１２と、コンパレータ１２の出力が入力されるＦＦ（フリップフロップ）回路１３と、ＦＦ回路１３の出力が入力されるカウンタ１４と、を備える。

この積分型ＡＤＣ４は、図１２に示す従来の磁気検出装置１００の積分型ＡＤＣ１０４と基本的な機能構成は同一であり、積分型ＡＤＣ４では、ＦＦ回路１３の出力がＬｏｗレベルの場合はリファレンス電圧（Ｖｒｅｆ）を正極性にして入力信号（プリアンプ３の差動出力）と加算し、ＦＦ回路１３の出力がＨｉｇｈレベルの場合はリファレンス電圧（Ｖｒｅｆ）を負極性にして入力信号（プリアンプ３の差動出力）と加算して、最終的に積分器１１の差動出力が０になるようにフィードバックをかけることでＡＤ変換を実現して、カウンタ１４からホール素子出力すなわちホール起電力信号に相当するデジタル信号を出力するが、図１に示す積分型ＡＤＣ４では、さらに、積分器１１に、補正用ＤＡＣ５の差動出力が入力される。なお、積分型ＡＤＣ４は、制御装置７から後述のオフセット測定シーケンスを表すシーケンス信号および磁気検出シーケンスを表すシーケンス信号を入力したときには、カウンタ１４を初期値に戻すようになっている。

図２は、積分器１１の一例を示す構成図である。この積分器１１の基本的な構成は図１３に示す従来の積分器１１１の構成と同様であるので同一部には同一符号を付与し、その詳細な説明は省略する。
図２に示すように、リファレンス電圧Ｖｒｅｆ＋およびＶｒｅｆ−は、積分器１１のリファレンス電圧の入力端に入力され、極性切替スイッチ１２１と第三のチョッパスイッチ１２２とを介して、ボルテージフォロワ構成のオペアンプ１２３または１２４の入力端に接続される。

極性切替スイッチ１２１は、積分型ＡＤＣ４のＦＦ回路１３の出力であるＦＦ出力に応じて動作し、ＦＦ回路１３の出力がＬｏｗレベルの場合はリファレンス電圧（Ｖｒｅｆ）を正極性にして入力信号（プリアンプ３の差動出力Ｖｉｎ＋、Ｖｉｎ−）と加算し、ＦＦ回路１３の出力がＨｉｇｈレベルの場合はリファレンス電圧（Ｖｒｅｆ）を負極性にして入力信号（プリアンプ３の差動出力）と加算する。こうして、最終的に積分器１１の差動出力が０になるようにフィードバックをかけることでＡＤ変換を実現している。

オペアンプ１２３、１２４の出力端はそれぞれ入力抵抗Ｒ２、Ｒ３を介し、さらに第二のチョッパスイッチ１２５を介して全差動アンプ１２６の入力端に接続される。また、プリアンプ３の差動出力Ｖｉｎ＋およびＶｉｎ−は、積分器１１の差動信号の入力端に入力され、それぞれ抵抗Ｒ１、Ｒ４で電流変換され、さらに第二のチョッパスイッチ１２５を介して全差動アンプ１２６の入力端に接続される。

さらに、図２に示す積分器１１は、補正用ＤＡＣ５で生成されたオフセット補正用電流Ｉｏｆｆ＋、Ｉｏｆｆ−を入力し、第二のチョッパスイッチ１２５を介して全差動アンプ１２６に供給する。
全差動アンプ１２６の入力端および出力端間には積分用キャパシタＣ１、Ｃ２が接続され、全差動アンプ１２６の出力が積分器１１の出力Ｖｏｕｔ＋、Ｖｏｕｔ−として出力される。

つまり、積分器１１では、プリアンプ出力Ｖｉｎ＋、Ｖｉｎ−と、オペアンプ１２３、１２４から出力されるリファレンス電圧Ｖｒｅｆ＋、Ｖｒｅｆ−とがそれぞれ入力抵抗Ｒ１〜Ｒ４によって電流変換された後、オフセット補正用電流Ｉｏｆｆ＋、Ｉｏｆｆ−と加算され、この加算された電流信号が第二のチョッパスイッチ１２５を介して全差動アンプ１２６に入力され、ここで積分されて出力される。

補正用ＤＡＣ（ＤＡ変換器）５は、後述するオフセット信号に基づき、オフセット補正用の差動信号、すなわちオフセット補正用電流Ｉｏｆｆ＋、Ｉｏｆｆ−を生成し、生成した差動信号を積分器１１に出力する。
具体的には、補正用ＤＡＣ５は、制御装置７からのシーケンス信号に応じて動作する。
すなわち補正用ＤＡＣ５は、シーケンス信号が、オフセット測定シーケンスを表す信号であるときには、積分型ＡＤＣ４の出力であるオフセット信号を、記憶部５ｍで保持又は記憶する。また、補正用ＤＡＣ５は、シーケンス信号がオフセット測定シーケンスを表す信号であるときは、オフセット補正用の差動信号を積分器１１に出力しない状態となり、オフセット測定が終了した後、積分型ＡＤＣ４の出力であるオフセット信号を記憶部５ｍに更新記憶する。

一方、シーケンス信号が磁気検出シーケンスであるときには、補正用ＤＡＣ５は、オフセット測定の終了後に記憶部５ｍに更新記憶されたオフセット信号に基づいて、オフセット補正用の差動信号を生成し、生成したオフセット補正用の差動信号（オフセット補正用電流Ｉｏｆｆ＋、Ｉｏｆｆ−）を積分器１１に出力する。
図３は、補正用ＤＡＣ５の一例を示す構成図である。第１の実施形態は、補正用ＤＡＣ５として、補正用電流を生成する補正用電流ＤＡＣ５ａを用いている。

補正用電流ＤＡＣ５ａは、図３に示すように、電流源３１と、オフセット補正用電流生成回路３２と、電流ミラー回路３３と、電流ソース用ＰＭＯＳトランジスタ３４と、ソース・シンク切替回路３５と、電流シンク用ＮＭＯＳトランジスタ３６と、を備える。
電流源３１は、一端が電源に接続される、定電流Ｉｒｅｆを供給する定電流源３１ａと、ドレインが定電流源３１ａの他端に接続されるＮＭＯＳトランジスタ３１ｂとを備え、ＮＭＯＳトランジスタ３１ｂは接地電位に接続される。また、ＮＭＯＳトランジスタ３１ｂのゲート−ドレイン間は短絡され、ドレイン電圧が出力電圧となる。

オフセット補正用電流生成回路３２は、オフセット補正用電流生成用のＮＭＯＳトランジスタｍ１〜ｍ３と、ＮＭＯＳトランジスタｍ１〜ｍ３それぞれに対応して設けられたゲート信号切替スイッチｓｗ１〜ｓｗ３と、を備える。
ＮＭＯＳトランジスタｍ１〜ｍ３は、電流ミラー回路３３の後述のＰＭＯＳトランジスタｍ１１と接地電位との間に並列に接続され、基準電流をＩｒｅｆとしたとき、ＮＭＯＳトランジスタｍ１は１Ｉｒｅｆ、ＮＭＯＳトランジスタｍ２は２Ｉｒｅｆ、ＮＭＯＳトランジスタｍ３は４Ｉｒｅｆを生成する。

ゲート信号切替スイッチｓｗ１〜ｓｗ３は同一構成である。ゲート信号切替スイッチｓｗ１は、後述のオフセット信号の最下位ビットを表すＣｏｄｅ［０］を入力し、Ｃｏｄｅ［０］が“１”であるときＮＭＯＳトランジスタｍ１のゲートと電流源３１の出力端とを導通状態に切り替え、電流源３１の出力電圧をＮＭＯＳトランジスタｍ１のゲートに印加する。一方、Ｃｏｄｅ［０］が“０”であるときにはＮＭＯＳトランジスタｍ１のゲートに接地電位を印加する。

ゲート信号切替スイッチｓｗ２は、後述のオフセット信号の下位から２ビット目を表すＣｏｄｅ［１］を入力し、Ｃｏｄｅ［１］が“１”であるときＮＭＯＳトランジスタｍ２のゲートと電流源３１の出力端とを導通状態に切り替え、電流源３１の出力電圧をＮＭＯＳトランジスタｍ２のゲートに印加する。一方、Ｃｏｄｅ［１］が“０”であるときにはＮＭＯＳトランジスタｍ２のゲートに接地電位を印加する。

ゲート信号切替スイッチｓｗ３は、後述のオフセット信号の下位から３ビット目を表すＣｏｄｅ［２］を入力し、Ｃｏｄｅ［２］が“１”であるときＮＭＯＳトランジスタｍ３のゲートと電流源３１の出力端とを導通状態に切り替え、電流源３１の出力電圧をＮＭＯＳトランジスタｍ３のゲートに印加する。一方、Ｃｏｄｅ［２］が“０”であるときＮＭＯＳトランジスタｍ３のゲートに接地電位を印加する。

つまり、オフセット信号の下位３ビットの各ビットの値に応じて、ＮＭＯＳトランジスタｍ１〜ｍ３をオン、またはオフに制御することによって、ＮＭＯＳトランジスタｍ１〜ｍ３にオフセット信号の各ビットに対応する電流が流れ、オン状態となったＮＭＯＳトランジスタを流れる電流の総和が、オフセット補正用電流Ｉｏｆｆ＋、Ｉｏｆｆ−として生成されることになる。

なお、ここでは、オフセット信号が４ビットの信号である場合について説明しているが、オフセット信号は任意数のビットの信号を適用することができる。その場合には、最上位ビットを極性を表す符号ビットとし、最上位ビットを除くビットを、オフセット補正用電流の大きさを表すビットとすればよい。また、ＮＭＯＳトランジスタおよびゲート信号切替スイッチは、オフセット信号の最上位ビットを除くビットに対応して設ければよい。

電流ミラー回路３３は、カレントミラー回路を構成するＰＭＯＳトランジスタｍ１１およびＰＭＯＳトランジスタｍ１２と、ＮＭＯＳトランジスタｍ１３とを備え、カレントミラー回路を構成する一方のＰＭＯＳトランジスタｍ１１のドレインは、オフセット補正用電流生成回路３２のＮＭＯＳトランジスタｍ１〜ｍ３のドレインと接続される。カレントミラー回路を構成する他方のＰＭＯＳトランジスタｍ１２のドレインはＮＭＯＳトランジスタｍ１３のドレインと接続され、ＮＭＯＳトランジスタｍ１３のソースは接地電位に接続される。ＮＭＯＳトランジスタｍ１３のドレイン−ゲート間は短絡される。また、ＰＭＯＳトランジスタｍ１１およびＰＭＯＳトランジスタｍ１２のゲートは、ＰＭＯＳトランジスタｍ１１のドレインと接続される。

電流ソース用ＰＭＯＳトランジスタ３４は、電源とソース・シンク切替回路３５との間に接続され、ゲートは、ＰＭＯＳトランジスタｍ１１のドレインと接続される。
電流シンク用ＮＭＯＳトランジスタ３６は、ソース・シンク切替回路３５と接地電位との間に接続され、ゲートはＮＭＯＳトランジスタｍ１３のドレインと接続される。ＮＭＯＳトランジスタｍ１３と電流シンク用ＮＭＯＳトランジスタ３６とは、カレントミラー回路を構成している。

ソース・シンク切替回路３５は、直列に接続されるＰＭＯＳトランジスタｍ２１およびＮＭＯＳトランジスタｍ２２と、直列に接続されるＰＭＯＳトランジスタｍ２３およびＮＭＯＳトランジスタｍ２４とを備え、ＰＭＯＳトランジスタｍ２１およびｍ２３のドレインがともに、電流ソース用ＰＭＯＳトランジスタ３４のドレインに接続され、ＮＭＯＳトランジスタｍ２２およびｍ２４のソースがともに、電流シンク用ＮＭＯＳトランジスタＮＭＯＳトランジスタ３６のドレインに接続される。

ＰＭＯＳトランジスタｍ２１およびＮＭＯＳトランジスタｍ２２のゲートには、オフセット信号の最上位ビットを表すＣｏｄｅ［３］が入力され、ＰＭＯＳトランジスタｍ２３およびＮＭＯＳトランジスタｍ２４のゲートには、オフセット信号の最上位ビットを表すＣｏｄｅ［３］がインバータ３５ａで反転されて入力される。
ＰＭＯＳトランジスタｍ２１およびＮＭＯＳトランジスタｍ２２のドレインが、差動出力からなるオフセット補正用電流の一方の出力端となり、ＰＭＯＳトランジスタｍ２３およびＮＭＯＳトランジスタｍ２４のドレインが他方の出力端となる。

Ｃｏｄｅ［３］が“１”であるときにはＰＭＯＳトランジスタｍ２１、ＮＭＯＳトランジスタｍ２４がオフ、ＮＭＯＳトランジスタｍ２２、ＰＭＯＳトランジスタｍ２３がオンとなって、出力端にオフセット補正用電流Ｉｏｆｆ＋、Ｉｏｆｆ−が生じる。逆に、Ｃｏｄｅ［３］が“０”であるときにはＰＭＯＳトランジスタｍ２１、ＮＭＯＳトランジスタｍ２４がオン、ＮＭＯＳトランジスタｍ２２、ＰＭＯＳトランジスタｍ２３がオフとなって、出力端に、Ｃｏｄｅ［３］が“１”であるとは異なる極性でオフセット補正用電流Ｉｏｆｆ＋、Ｉｏｆｆ−が生じる。

つまり、オフセット信号の符号ビットに応じて、オフセット補正用電流の差動出力Ｉｏｆｆ＋、Ｉｏｆｆ−の極性が切り替わり、オフセット信号の符号ビットを除くビットに応じて、オフセット補正用電流の値が変化するようになっている。
図１に戻ってチョッパクロック信号生成回路６は、チョッパクロック信号を生成し、各チョッパスイッチに出力する。また、第二のチョッパスイッチ１２５へのチョッパクロック信号の供給を制御するスイッチ６ａを備えており、スイッチ６ａは、制御装置７からのシーケンス信号に応じて動作する。具体的には、シーケンス信号がオフセット測定シーケンスを表す信号であるときには、非導状態となって第二のチョッパスイッチ１２５へのチョッパクロック信号の供給を行なわない。一方、シーケンス信号が磁気信号測定シーケンスを表す信号であるときには、スイッチ６ａは導通状態となって第二のチョッパスイッチ１２５へチョッパクロック信号を供給する。

制御装置７は、ホール素子１のチョッパ駆動制御を行なうとともに、磁気検出装置１０の各部の動作タイミングを制御する。また、制御装置７は、磁気検出装置１０の動作シーケンスを示す図４にあるように、磁気信号の測定に入る前に、まず、オフセットの測定を行い、その後、測定したオフセット量に相当する補正信号を発生する補正用ＤＡＣ５を用いてオフセット補正を行いながら、磁気信号測定を行うように各部を制御する。すなわち、制御装置７はオフセットの測定を行う場合には、まず、オフセット測定シーケンスであることを表すシーケンス信号を、補正用ＤＡＣ５、チョッパクロック信号生成回路６に送信した後、オフセット測定処理を実行するよう各部を制御し、続いて、磁気信号検出シーケンスであることを表すシーケンス信号を、補正用ＤＡＣ５、チョッパクロック信号生成回路６に送信した後、磁気信号検出処理を実行するよう各部を制御する。

なお、ここでは、磁気信号の測定に入る前に、オフセットの測定を行なう場合について説明するが、これに限るものではない。例えば、オフセットの測定を行なったときにその値を記憶部に記憶しておき、磁気信号の測定を行なうときには記憶部に記憶した値を用いてオフセット補正を行なうようにしてもよい。

＜オフセット測定＞
次にオフセット測定を行なう場合の磁気検出装置１０の動作について説明する。
図５および図６は、磁気検出装置１０のオフセット測定における動作を示した図である。
図５は、ホール素子１を３６０°チョッパ駆動した場合の、ホール素子１の出力信号Ｓ１１、プリアンプ３の出力信号Ｓ１２、積分器（全差動アンプ１２６）の入力信号Ｓ１３、積分器の出力信号Ｓ１４の変化状況を表したものである。図６は、ホール素子１を３６０°チョッパ駆動した場合の、各位相（０°、９０°、２７０°、１８０°）における、第一のチョッパスイッチ２、第三のチョッパスイッチ１２２、第二のチョッパスイッチ１２５の状態を表したものである。

磁気検出装置１０は、まず、図示しないチョッパスイッチをチョッパ駆動することによって、ホール素子１の出力端子および入力端子を切り替え、ホール素子１の信号の位相を、０°、９０°、２７０°、１８０°の順に切り替える。
このとき、ホール素子１の出力電圧である差動出力Ｓ１１は、図５の信号Ｓ１１に示すようになる。すなわち、差動出力Ｓ１１は、ホール素子１の周囲の磁気量に応じた磁気量成分と、ホール素子１のオフセット成分との和となる。このとき、磁気量成分はチョッパ駆動の間はほぼ一定信号となる。一方、ホール素子１のオフセット成分は、チョッパ駆動されることにより、チョッパ変調されて、図５の信号Ｓ１１に示すように極性が切り替わる。

次に、ホール素子１とプリアンプ３との間にある第一のチョッパスイッチ２で、プリアンプ３に入力される、ホール素子１の差動出力の極性を切り替えて、差動出力を増幅する。具体的には、ホール素子１のチョッパ駆動において、差動出力の位相がφ１（０°）、φ２（９０°）、φ３（２７０°）、φ４（１８０°）の順に切り替わるように、出力端子および駆動電流が流れる端子の切り替えを行なうと、例えば、第一のチョッパスイッチ２は、位相がφ１およびφ４の場合には、差動出力の極性の切り替えを行わず、ホール素子出力Ｓ１１がそのままプリアンプ３に入力され、位相がφ２およびφ３の場合には、差動出力の極性の切り替えを行い、ホール素子出力Ｓ１１の極性が反転してプリアンプ３に入力されるように動作する。

このとき、図５の信号Ｓ１２に示すように、プリアンプ出力Ｓ１２において、磁気量成分は、第一のチョッパスイッチ２による切り替えに伴って極性が切り替わり、一方、ホール素子１のオフセット成分は一定となる。
また、プリアンプ出力Ｓ１２には、プリアンプ３のオフセット成分もさらに加算される。そのため、図５の信号Ｓ１２に示すように、プリアンプ出力Ｓ１２は、主に、磁気量成分とホール素子１のオフセット成分とプリアンプ３のオフセット成分との和相当の値となる。

次に、積分器１１内部にある第二のチョッパスイッチ１２５による切り替えを行わず、プリアンプ３の出力をそのまま積分器としての全差動アンプ１２６に入力する。このとき、積分器入力Ｓ１３は、図５の信号Ｓ１３に示す通りとなり、磁気量成分は極性が切り替わり、ホール素子１のオフセット成分及びプリアンプ３のオフセット成分は一定となる。
最後に、積分器（全差動アンプ１２６）で積分された出力として、図５の信号Ｓ１３で表される積分器入力が積分されて信号Ｓ１４に示す積分器出力となる。

このとき、図５の信号Ｓ１４に示すように、チョッパ駆動の９０°から２７０°の切り替わる時点、及び、１８０°から０°に切り替わる時点において、磁気量成分がほぼ０Ｖとなるため、その時点で積分器出力を取り出せば、磁気量成分はキャンセルされ、ホール素子１のオフセット成分とプリアンプ３のオフセット成分との和を取り出すことが可能となる。

本実施形態では、以上のように、磁気量成分をキャンセルして、ホール素子１のオフセット成分とプリアンプ３のオフセット成分との和を積分器出力Ｓ１４として取り出して、コンパレータ１２、ＦＦ回路１３、カウンタ１４を用いてデジタル信号として出力する。このカウンタ１４から出力される、ホール素子１のオフセット成分とプリアンプ３のオフセット成分との和からなるデジタル信号がオフセット信号となる。補正用ＤＡＣ５（補正用電流ＤＡＣ５ａ）は、このオフセット信号を記憶部５ｍに記憶する。そして、磁気信号測定を行なう場合には、この記憶部５ｍに記憶されたオフセット信号を用いてオフセット補正用電流を生成する。
なお、本実施形態では、チョッパ駆動を０°、９０°、２７０°、１８０°の順に切り替える形態で説明したが、駆動方法は問わず、０°、９０°、１８０°、２７０°の順であってもよく、０°、９０°の順であってもよい。

＜磁気信号測定＞
次に、磁気信号測定を行なう場合の動作を説明する。
＜補正用ＤＡＣ５の動作＞
磁気信号測定を行なう場合、図３に示す補正用ＤＡＣ５（補正用電流ＤＡＣ５ａ）では、以下の動作を行なう。

すなわち、オフセット補正用電流生成回路３２では、記憶部５ｍに記憶されたオフセット信号に基づき、オフセット補正用電流生成用ＮＭＯＳとしてのＮＭＯＳトランジスタｍ１〜ｍ３で、オフセット信号に対応したオフセット補正用電流を生成する。
生成されたオフセット補正用電流が、電流ミラー回路３３で、電流ソース用ＰＭＯＳ３４と電流シンク用ＮＭＯＳ３６とにミラーされる。そして、オフセット信号に基づきソース・シンク切替回路３５で、補正用電流ＤＡＣ５ａがオフセット補正用電流をソースするかシンクするかを決定する。

まず、オフセット成分のデジタル値であるオフセット信号を、補正用電流ＤＡＣ５ａに入力する。本実施形態では、最上位ビットを除く下位ｂｉｔ（Ｃｏｄｅ［２：０］）でゲート信号切替スイッチｓｗ１〜ｓｗ３を制御し、オフセット補正用電流生成回路３２で、オフセット補正用電流の絶対値を決定する。例えば、Ｃｏｄｅ［２：０］がＣｏｄｅ［２］が１、Ｃｏｄｅ［１］が０、Ｃｏｄｅ［０］が１の場合、オフセット補正用電流は、４Ｉｒｅｆ＋１Ｉｒｅｆ＝５Ｉｒｅｆとなる。このように、オフセット量が大きい場合は、オフセット補正用電流の絶対値が大きくなるように設定する。

また、オフセット成分のデジタル値のＭＳＢ（Ｃｏｄｅ［３］）は、符号ｂｉｔとしてソース・シンク切替回路３５内のスイッチに入力され、出力電流の極性を制御する。これらのデジタル信号により生成されたオフセット補正用電流（Ｉｏｆｆ＋、Ｉｏｆｆ−）が補正用電流ＤＡＣの出力となる。
この補正用電流ＤＡＣ５ａで生成された補正用電流は、図２に示す、積分型ＡＤＣ４内の第二のチョッパスイッチ１２５の直前に入力される。この補正用電流が入力される点では、プリアンプ出力電圧のオフセット成分（図５の信号Ｓ１３）が入力抵抗により電流に変換され、オフセット成分によるＤＣ電流として現れている。ここへ、補正用ＤＡＣ５（補正用電流ＤＡＣ５ａ）のオフセット補正用電流Ｉｏｆｆ＋、Ｉｏｆｆ−を加算することで、オフセット成分によるＤＣ電流をキャンセルすることができる。

＜磁気検出装置１０の動作＞
次に、オフセット成分を補正しながら磁気測定を行う場合の、磁気検出装置における動作を図７、図８を伴って説明する。
図７は、ホール素子１を３６０°チョッパ駆動した場合の、ホール素子１の出力信号Ｓ１１、プリアンプ３の出力信号Ｓ１２、積分器（全差動アンプ１２６）の入力信号Ｓ１３、積分器の出力信号Ｓ１４の変化状況を表したものである。図８は、ホール素子１を３６０°チョッパ駆動した場合の、各位相（０°、９０°、２７０°、１８０°）における、第一のチョッパスイッチ２、第三のチョッパスイッチ１２２、第二のチョッパスイッチ１２５の状態を表したものである。

図７において、ホール素子１をチョッパ駆動し、ホール素子１の出力を第一のチョッパスイッチ２でチョッパ変調してプリアンプ３に入力し、プリアンプ３でチョッパ変調したホール素子出力Ｓ１１を増幅するまでは、図５および図６に示すオフセット測定時の処理と同様であって、各部の波形は、オフセット測定時の波形と同等となる。
プリアンプ３の出力は積分型ＡＤＣ４に入力され、積分型ＡＤＣ４では、第二のチョッパスイッチ１２５によりプリアンプ３の出力の極性を切り替えて積分器（全差動アンプ１２６）に入力する。例えば、ホール素子１の出力信号の位相がφ１およびφ４の場合には、プリアンプ３の差動出力の極性の切り替えを行わず、ホール素子出力が正極性で積分器に入力されることとなる。ホール素子１の出力信号の位相がφ２およびφ３の場合には、プリアンプ３の差動出力の極性の切り替えを行い、その結果、ホール素子出力が負極性として積分器に入力されることとなる。これにより、図７の信号Ｓ１３に示すように、積分器への差動入力の磁気量成分は、ほぼ一定となり、ホール素子１のオフセット成分及びプリアンプ３のオフセット成分の極性が切り替わる。

このとき、積分器への差動入力は、オフセット補正用電流によりオフセット補正されることにより、ホール素子１のオフセット成分及びプリアンプ３のオフセット成分のＤＣオフセットが補正される。そのため、図７の信号Ｓ１３に示すように、磁気量成分は略一定となり、ホール素子１のオフセット成分およびプリアンプ３のオフセット成分は、位相がφ２およびφ３の場合に極性が切り替わるが、オフセット成分が大幅に減少することになる。

最後に、積分器（全差動アンプ１２６）で積分された出力としては、図７の信号Ｓ１３に示す積分器入力が積分されて、積分器出力は図７の信号Ｓ１４に示すような値となる。つまり磁気量成分は略一定の傾きで増加する値となるが、チョッパ駆動の９０°から２７０°の切り替わる時点、及び、１８０°から０°に切り替わる時点において、ホール素子１およびプリアンプ３のオフセット成分がほぼ０Ｖとなる。そのため、この時点で積分器出力を取り出せば、ホール素子１、プリアンプ３のオフセット成分はキャンセルされ、すなわち磁気量成分を取り出すことが可能となる。

上述の通り、オフセット成分を補正しながら磁気測定を行うことで、補正を行わない場合と比較して積分器の出力スイング幅を大幅に抑えることができる。
また、ホール素子１のオフセット成分のみを考慮した場合でも、その大きさは磁気量成分の数十倍〜数百倍である。これに加えて、プリアンプ３のオフセット成分も合わせて補正することで、積分器の出力スイング幅は少なくとも数十分の一以下に抑えることが出来る。その効果により、回路に要求される制約が大幅に緩和され、より高性能化や低消費電力化が期待できる。

高性能化の一例としては、Ｓ／Ｎ比の改善が挙げられるが、これまでオフセット成分が占めていた積分型ＡＤＣの出力スイング幅を信号成分で使うことが出来るようになるため、前段のプリアンプのゲインを大きくすることができる。これにより、積分型ＡＤＣ回路のノイズ成分が相対的に小さくなり、結果的に出力のＳ／Ｎ比の向上も達成される。
低消費電力化の一例としては、低電源電圧動作が可能になる。積分型ＡＤＣの出力幅は
電源電圧によって決定されるため、出力スイング幅が小さくなるほど電源電圧は低く設定することもできる。

また、本実施形態によれば、オフセットが周囲の温度等の環境変化により変動しても、磁気信号測定の前に、オフセット測定シーケンスを設けることで、ダイナミックにオフセット補正を行うことができる。

＜第２の実施形態＞
次に、第２の実施形態を説明する。
この第２の実施形態は、補正用ＤＡＣ（補正用ＤＡ変換器）５として、補正用電圧を生成する補正用電圧ＤＡＣ５ｂを適用したものである。
磁気検出装置１０の基本的な構成は第１の実施形態における磁気検出装置と同等であるため、同一部には同一符号を付与し、その詳細な説明は省略する。
図９は、第２の実施形態における積分器１１の一例を示す構成図である。

第２の実施形態における積分器１１は、図２に示す第１の実施形態における積分器１１において、補正電圧入力回路１２７、１２８をさらに備えている。
補正電圧入力回路１２７は、ボルテージフォロワ構成のオペアンプ１２７ａと、抵抗１２７ｂとを備える。オペアンプ１２７ａの一方の入力端は、オフセット補正用電圧Ｖｏｆｆ＋の入力端と接続され、オペアンプ１２７ａの出力端は抵抗１２７ｂを介して第二のチョッパスイッチ１２５の一方の入力端に接続される。

補正電圧入力回路１２８も同様に、ボルテージフォロワ構成のオペアンプ１２８ａと、抵抗１２８ｂとを備える。オペアンプ１２８ａの一方の入力端は、オフセット補正用電圧Ｖｏｆｆ−の入力端と接続され、オペアンプ１２８ａの出力端は抵抗１２７ｂを介して第二のチョッパスイッチ１２５の他方の入力端に接続される。
つまり、補正用電圧ＤＡＣ５ｂの出力であるオフセット補正用電圧Ｖｏｆｆ＋、Ｖｏｆｆ−は、オペアンプ１２７ａ、１２８ａと抵抗１２７ｂ、１２８ｂを介して、第二のチョッパスイッチ１２５の直前に入力される。オペアンプ１２７ａ、１２８ａはボルテージフォロワ構成であり、オペアンプ１２７ａ、１２８ａの出力とサミングノードとの間には抵抗１２７ｂ、１２８ｂが接続される。この抵抗１２７ｂ、１２８ｂにより、オフセット補正用電圧Ｖｏｆｆ＋、Ｖｏｆｆ−、つまりオフセット補正用ＤＣ電圧出力が補正用ＤＣ電流出力へと変換される。このサミングノードでは、ホール素子１の差動出力のオフセット成分、またプリアンプ３の出力電圧のオフセット成分が入力抵抗Ｒ１〜Ｒ４により電流に変換され、ＤＣ電流として現れているため、補正用ＤＣ電流出力を加算することによって、ホール素子１およびプリアンプ３のオフセット電流をキャンセルすることができる。

図１０は、第２の実施形態における補正用ＤＡＣ５（補正用電圧ＤＡＣ５ｂ）の一例を示す構成図である。この補正用電圧ＤＡＣ５ｂは、補正用電圧を生成する回路である。
補正用電圧ＤＡＣ５ｂは、図１０に示すように、ボルテージフォロワ構成のオペアンプ４１と、複数の抵抗が直列に接続されてなる分圧用抵抗４２と、セレクタ回路４３とを備える。

オペアンプ４１は非反転入力端子にリファレンス電圧Ｖｒｅｆを入力する。つまり、オペアンプ４１はリファレンス電圧Ｖｒｅｆと同じ電圧を出力する。
分圧用抵抗４２は、図１０では、７つの抵抗ｒ１〜ｒ７が直列に接続され、Ｖ３＋〜Ｖ３−までの電圧を生成する。これら抵抗ｒ１〜ｒ７によって分圧された電圧はセレクタ回路４３に入力される。すなわち、抵抗ｒ３およびｒ４間の電圧をＶｃｏｍ電圧として、抵抗ｒ３とｒ２との間の電圧がＶ１＋、抵抗ｒ２とｒ１との間の電圧がＶ２＋、抵抗ｒ１とオペアンプ４１の出力端との間の電圧がＶ３＋として、セレクタ回路４３に入力される。同様に、抵抗ｒ４とｒ５との間の電圧がＶ１−、抵抗ｒ５とｒ６との間の電圧がＶ２−、抵抗ｒ６と抵抗ｒ７との間の電圧がＶ３−として、セレクタ回路４３に入力される。

セレクタ回路４３は、オフセット測定で測定されたオフセット信号に基づいて、オフセット信号に応じた補正電圧を生成する。
図１１は、セレクタ回路４３の一例を示す構成図である。
セレクタ回路４３は、選択スイッチ４３ａおよび４３ｂと、極性切替スイッチ４３ｃとを備える。

選択スイッチ４３ａは、分圧電圧Ｖｃｏｍ、Ｖ１＋〜Ｖ３＋を入力する。選択スイッチ４３ｂは分圧電圧Ｖｃｏｍ、Ｖ１−〜Ｖ３−を入力する。選択スイッチ４３ａ、４３ｂは、記憶部５ｍに記憶されているオフセット信号に基づき、オフセット信号の最上位ビットを除くビットで指定されるオフセット電圧の絶対値相当となり得る分圧電圧をそれぞれ選択する。

極性切替スイッチ４３ｃはオフセット信号の最上位ビットで指定される極性に応じて選択スイッチ４３ａ、４３ｂの出力の極性を切り替えて、差動信号からなるオフセット補正用電圧Ｖｏｆｆ＋、Ｖｏｆｆ−として出力する。
この第２の実施形態においても、オフセット補正用電圧Ｖｏｆｆ＋、Ｖｏｆｆ−によって、ホール素子１やプリアンプ３のオフセットをキャンセルすることができる。

したがって、上記第１の実施形態と同等の作用効果を得ることができる。
なお、本発明はホール素子をチョッパ駆動する場合であれば適用することが可能であり、ホール素子の駆動方式は、定電流駆動方式であっても、定電圧駆動方式であってもよい。
また、本発明の範囲は、図示され記載された例示的な実施形態に限定されるものではなく、本発明が目的とするものと均等な効果をもたらすすべての実施形態をも含む。さらに、本発明の範囲は、すべての開示されたそれぞれの特徴のうち特定の特徴のあらゆる所望する組み合わせによって画されうる。

１ ホール素子
２ 第一のチョッパスイッチ
３ プリアンプ
４ 積分型ＡＤＣ（ＡＤ変換器）
５ 補正用ＤＡＣ（ＤＡ変換器）
５ａ 補正用電流ＤＡＣ（ＤＡ変換器）
５ｂ 補正用電圧ＤＡＣ（ＤＡ変換器）
６ チョッパクロック信号生成回路
７ 制御装置
１１ 積分器

Claims (9)

1. チョッパ駆動されるホール素子と、
   前記ホール素子のホール起電力信号を増幅するプリアンプと、
   前記ホール素子と前記プリアンプとの間に接続されチョッパクロック信号に応じて動作する第一のチョッパスイッチと、
   積分器および当該積分器の入力側に設けられチョッパクロック信号に応じて動作する第二のチョッパスイッチを有し、前記プリアンプの出力をＡＤ変換して磁気信号を得る積分型ＡＤ変換器と、
   前記第一および第二のチョッパスイッチ用のチョッパクロック信号を生成するチョッパクロック信号生成回路と、
   前記チョッパ駆動の９０°から２７０°の切り替わる時点、及び、１８０°から０°に切り替わる時点の前記積分器出力に基づいて、前記プリアンプの出力をオフセット補正するオフセット補正用電流を生成し、当該オフセット補正用電流を前記第二のチョッパスイッチを介して前記積分器への入力信号に加算する補正用ＤＡ変換器と、
   を備える磁気検出装置。
2. 前記第二のチョッパスイッチが前記チョッパクロック信号に基づいてチョッパ動作を行なう磁気信号測定シーケンスと、
   前記第二のチョッパスイッチが一の接続状態を維持するオフセット測定シーケンスと、を有する請求項１に記載の磁気検出装置。
3. 前記第一のチョッパスイッチは、前記磁気信号測定シーケンスおよび前記オフセット測定シーケンスにおいて同一動作を行なう請求項２に記載の磁気検出装置。
4. 前記補正用ＤＡ変換器は、前記オフセット測定シーケンスにおける前記積分型ＡＤ変換器の出力信号を、前記プリアンプの出力に含まれるオフセット成分とし、当該オフセット成分に基づいて前記補正信号を生成する請求項２または請求項３に記載の磁気検出装置。
5. 前記チョッパクロック信号生成回路は、前記オフセット測定シーケンスにおいては、前記第二のチョッパスイッチに前記チョッパクロック信号を供給しないようになっている請求項２から請求項４のいずれか１項に記載の磁気検出装置。
6. 前記オフセット測定シーケンスでは、前記積分器の入力端において、前記プリアンプの出力に含まれるオフセット成分がＤＣ成分であり、磁気信号成分がＡＣ成分である請求項２から請求項５のいずれか１項に記載の磁気検出装置。
7. 前記磁気信号測定シーケンスでは、前記積分型ＡＤ変換器は、前記補正信号に基づいてオフセット補正を行いながら、前記磁気信号を得る請求項２から請求項６のいずれか１項に記載の磁気検出装置。
8. 前記第一のチョッパスイッチにより前記ホール起電力信号が変調され、
   変調された前記ホール起電力信号は前記第二のチョッパスイッチにより復調される請求項１から請求項７のいずれか１項に記載の磁気検出装置。
9. 前記積分型ＡＤ変換器の出力は、符号ビットと前記プリアンプの出力の絶対値を表すビットとで表されるデジタル値であって、
   前記補正用ＤＡ変換器は、前記オフセット測定シーケンスにおける前記プリアンプの出力のうち、前記符号ビットに基づいて前記補正信号の極性を切り替え、前記絶対値を表すビットに基づいて前記補正信号の絶対値を生成する請求項４に記載の磁気検出装置。

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