CN112600543B - 基于开关控制的采样电路 - Google Patents
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Abstract
本发明揭示了一种基于开关控制的采样电路，所述采样电路包括：运算放大器AMP，包括输入端和输出端；采样电容，与运算放大器AMP的输入端相连；反馈电容，电性连接于运算放大器AMP的输入端和输出端之间；第一开关，电性连接于信号输入端Vin和采样电容之间；第二开关，电性连接于运算放大器AMP的输入端之间；第三开关及第四开关，分别电性连接于Vcm驱动电路和第二开关之间；其中，所述第二开关、第三开关及第四开关为NMOS管，且满足Vth2＞Vth3、Vth2＞Vth4，Vth2、Vth3、Vth4分别为第二开关、第三开关和第四开关的阈值电压。本发明通过控制NMOS管开关的阈值，可以将第二开关产生的误差量通过第三开关和第四开关提前释放到Vcm驱动电路中，可有效提高采样电路的采样精度。
Description
技术领域
本发明属于采样电路技术领域，具体涉及一种基于开关控制的采样电路。
背景技术
参图1所示为现有技术中的采样电路，其包括运算放大器AMP、采样电容Cs1/Cs2、反馈电容Cf1/Cf2和多个开关(S1、S1'、S2、S3、S4)，采样电容Cs为底级板采样电容，采样结束时开关S2、S3、S4的时钟先下降，即底级板先断开，而后开关S1、S1'再断开，Vin信号存储在采样电容Cs中。
参图2所示，S1、S1'的控制时钟为CLKS，S2、S3、S4控制时钟为CLKS1，CLKS1的下降沿提前于CLKS的下降沿。但在S2、S3、S4的控制时钟CLKS1下降沿的过程中(Δt)，仍然会有电荷注入(Charge Injection)和时钟馈通(CLK Feedthrough)对高阻节点(AMP输入端)造成影响，并且产生差分量，影响采样精度。
因此，针对上述技术问题，有必要提供一种基于开关控制的采样电路。
发明内容
本发明的目的在于提供一种基于开关控制的采样电路，以提高采样精度。
为了实现上述目的，本发明一实施例提供的技术方案如下：
一种基于开关控制的采样电路，所述采样电路包括：
运算放大器AMP，包括输入端和输出端；
采样电容，与运算放大器AMP的输入端相连；
反馈电容，电性连接于运算放大器AMP的输入端和输出端之间；
第一开关，电性连接于信号输入端Vin和采样电容之间；
第二开关，电性连接于运算放大器AMP的输入端之间；
第三开关及第四开关，分别电性连接于Vcm驱动电路和第二开关之间；
其中，所述第二开关、第三开关及第四开关为NMOS管，且满足Vth2＞Vth3、Vth2＞Vth4，Vth2、Vth3、Vth4分别为第二开关、第三开关和第四开关的阈值电压。
一实施例中，所述运算放大器包括第一输入端和第二输入端，采样电容包括与第一输入端相连的第一采样电容Cs1和与第二输入端相连的第二采样电容Cs2，反馈电容包括电性连接于第一输入端和输出端之间的第一反馈电容Cf1和电性连接于第二输入端和输出端之间的第二反馈电容Cf2。
一实施例中，所述第一开关包括电性连接于信号输入端Vin和第一采样电容Cs1之间的第一开关S1和电性连接于信号输入端Vin和第二采样电容Cs2之间的第一开关S1'。
一实施例中，所述第一采样电容Cs1和第二采样电容Cs2相同，第一反馈电容Cf1和第二反馈电容Cf2相同。
一实施例中，所述第一采样电容Cs1和第二采样电容Cs2均为底极板采样电容，且第一采样电容Cs1的底极板与运算放大器的第一输入端相连，第二采样电容Cs2的底极板与运算放大器的第二输入端相连。
一实施例中，所述第一开关的控制时钟为CLKS，第二开关、第三开关及第四开关的控制时钟为CLKS1，CLKS1的下降沿提前于CLKS的下降沿。
一实施例中，所述采样电路包括：
第一状态，第一开关、第二开关、第三开关及第四开关均导通，采样电容进行采样；
第二状态，第一开关导通，第二开关关闭，第三开关及第四开关导通，第二开关产生的误差量ΔQ通过第三开关和第四开关提前释放到Vcm驱动电路中；
第三状态，第一开关导通，第二开关关闭，第三开关及第四开关关闭，将输入端Vin的输入信号存储在采样电容中；
第四状态，第一开关、第二开关、第三开关及第四开关均关闭，采样电容进行保持。
一实施例中，所述第三开关和第四开关的阈值电压Vth3、Vth4相等或不等。
一实施例中，所述第二开关为SVT NMOS管，第三开关和第四开关为LVT NMOS管，或，所述第二开关为HVT NMOS管，第三开关和第四开关为SVT NMOS管。
与现有技术相比，本发明具有以下优点：
本发明通过控制NMOS管开关的阈值，可以控制第二开关相对于第三开关和第四开关先关闭，从而将第二开关产生的误差量通过第三开关和第四开关提前释放到Vcm驱动电路中，运放输入的高阻点不受影响，可有效提高采样电路的采样精度。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明中记载的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为现有技术中采样电路的电路原理图；
图2为现有技术中控制时钟CLKS和CLKS1的时序图；
图3为本发明一具体实施例中采样电路的电路原理图；
图4为本发明一具体实施例中控制时钟CLKS1的时序图。
具体实施方式
以下将结合附图所示的各实施方式对本发明进行详细描述。但该等实施方式并不限制本发明，本领域的普通技术人员根据该等实施方式所做出的结构、方法、或功能上的变换均包含在本发明的保护范围内。
本发明公开了一种基于开关控制的采样电路，包括：
运算放大器AMP，包括输入端和输出端；
采样电容，与运算放大器AMP的输入端相连；
反馈电容，电性连接于运算放大器AMP的输入端和输出端之间；
第一开关，电性连接于信号输入端Vin和采样电容之间；
第二开关，电性连接于运算放大器AMP的输入端之间；
第三开关及第四开关，分别电性连接于Vcm驱动电路和第二开关之间；
其中，第二开关、第三开关及第四开关为NMOS管，且满足Vth2＞Vth3、Vth2＞Vth4，Vth2、Vth3、Vth4分别为第二开关、第三开关和第四开关的阈值电压。
以下结合具体实施例对本发明作进一步说明。
参图3所示，本发明一具体实施例中基于开关控制的采样电路，包括：
运算放大器AMP，包括第一输入端、第二输入端和输出端；
采样电容，与运算放大器AMP的输入端相连；
反馈电容，电性连接于运算放大器AMP的输入端和输出端之间；
第一开关，电性连接于信号输入端Vin和采样电容之间；
第二开关，电性连接于运算放大器AMP的输入端之间；
第三开关及第四开关，分别电性连接于Vcm驱动电路和第二开关之间；
具体地，本实施例中的采样电容包括与第一输入端相连的第一采样电容Cs1和与第二输入端相连的第二采样电容Cs2，反馈电容包括电性连接于第一输入端和输出端之间的第一反馈电容Cf1和电性连接于第二输入端和输出端之间的第二反馈电容Cf2。
优选地，第一采样电容Cs1和第二采样电容Cs2相同，第一反馈电容Cf1和第二反馈电容Cf2相同，与第三开关和第四开关相连的Vcm驱动电路也相同。
另外，第一采样电容Cs1和第二采样电容Cs2均为底极板采样电容，且第一采样电容Cs1的底极板与运算放大器的第一输入端相连，第二采样电容Cs2的底极板与运算放大器的第二输入端相连，在其他实施例中采样电容也可以采用其他类型的电容，此处不再进行赘述。
本实施例中的第一开关包括电性连接于信号输入端Vin和第一采样电容Cs1之间的第一开关S1和电性连接于信号输入端Vin和第二采样电容Cs2之间的第一开关S1'，第二开关S2电性连接于运算放大器AMP的第一输入端和第二输入端之间，第三开关S3及第四开关S4分别电性连接于Vcm驱动电路和第二开关S2之间。
本发明中第二开关S2、第三开关S3及第四开关S4均选用NMOS管，且满足Vth2＞Vth3、Vth2＞Vth4，Vth2、Vth3、Vth4分别为第二开关S2、第三开关S3和第四开关S4的阈值电压。例如，第二开关S2可以为SVT NMOS管(Standard Vth)，第三开关S3和第四开关S4为LVTNMOS管(Low Vth)，或，第二开关S2为HVT NMOS管(High Vth)，第三开关S3和第四开关S4为SVT NMOS管(Standard Vth)。
优选地，本实施例中的第三开关S3和第四开关S4选用相同的NMOS管，满足Vth3＝Vth4。当然在其他实施例中第三开关S3和第四开关S4也可选用不同的NMOS管。
参图2所示，本实施例中的控制时钟与现有技术相同，第一开关S1、S1'的控制时钟为CLKS，第二开关S2、第三开关S3及第四开关S4的控制时钟为CLKS1，CLKS1的下降沿提前于CLKS的下降沿。
本发明中的采样电路包括：
第一状态，第一开关S1和S1'、第二开关S2、第三开关S3及第四开关S4均导通，采样电容进行采样(Sample)；
第二状态，第一开关S1和S1'导通，第二开关S2关闭，第三开关S3及第四开关S4导通，第二开关S3产生的误差量ΔQ通过第三开关S3和第四开关S4提前释放到Vcm驱动电路中；
第三状态，第一开关S1和S1'导通，第二开关S2关闭，第三开关S3及第四开关S4关闭，将输入端Vin的输入信号存储在采样电容中；
第四状态，第一开关S1和S1'、第二开关S2、第三开关S3及第四开关S4均关闭，采样电容进行保持(Hold)。
结合图4所示，本实施例中在CLKS1下降过程中，由于Vth2＞Vth3、Vth2＞Vth4，所以第二开关S2相对于第三开关S3和第四开关S4先关闭，对应于本实施例中的第二状态。
因此，在CLKS1下降过程中，在第二开关S2关闭后、第三开关S4和第四开关S4关闭前这一时间段(T1-T2)内，第二开关S2因电荷注入(Charge Injection)和时钟馈通(CLKFeedthrough)产生的误差量ΔQ可以通过第三开关S3和第四开关S4提前释放到Vcm驱动电路中，运放输入的高阻点不受影响，可有效提高采样精度。
上技术方案可以看出，本发明具有以下有益效果：
本发明通过控制NMOS管开关的阈值，可以控制第二开关相对于第三开关和第四开关先关闭，从而将第二开关产生的误差量通过第三开关和第四开关提前释放到Vcm驱动电路中，运放输入的高阻点不受影响，可有效提高采样电路的采样精度。
对于本领域技术人员而言，显然本发明不限于上述示范性实施例的细节，而且在不背离本发明的精神或基本特征的情况下，能够以其他的具体形式实现本发明。因此，无论从哪一点来看，均应将实施例看作是示范性的，而且是非限制性的，本发明的范围由所附权利要求而不是上述说明限定，因此旨在将落在权利要求的等同要件的含义和范围内的所有变化囊括在本发明内。不应将权利要求中的任何附图标记视为限制所涉及的权利要求。
此外，应当理解，虽然本说明书按照实施例加以描述，但并非每个实施例仅包含一个独立的技术方案，说明书的这种叙述方式仅仅是为清楚起见，本领域技术人员应当将说明书作为一个整体，各实施例中的技术方案也可以经适当组合，形成本领域技术人员可以理解的其他实施方式。
Claims (7)
1.一种基于开关控制的采样电路，其特征在于，所述采样电路包括：
运算放大器AMP，包括输入端和输出端；
采样电容，与运算放大器AMP的输入端相连；
反馈电容，电性连接于运算放大器AMP的输入端和输出端之间；
第一开关，电性连接于信号输入端Vin和采样电容之间；
第二开关，电性连接于运算放大器AMP的输入端之间；
第三开关及第四开关，分别电性连接于Vcm驱动电路和第二开关之间；
其中，所述第二开关、第三开关及第四开关为NMOS管，且满足Vth2＞Vth3、Vth2＞Vth4，Vth2、Vth3、Vth4分别为第二开关、第三开关和第四开关的阈值电压；
所述第一开关的控制时钟为CLKS，第二开关、第三开关及第四开关的控制时钟为CLKS1，CLKS1的下降沿提前于CLKS的下降沿；
所述采样电路包括：
第一状态，第一开关、第二开关、第三开关及第四开关均导通；
第二状态，第一开关导通，第二开关关闭，第三开关及第四开关导通；
第三状态，第一开关导通，第二开关关闭，第三开关及第四开关关闭；
第四状态，第一开关、第二开关、第三开关及第四开关均关闭。
2.根据权利要求1所述的基于开关控制的采样电路，其特征在于，所述运算放大器包括第一输入端和第二输入端，采样电容包括与第一输入端相连的第一采样电容Cs1和与第二输入端相连的第二采样电容Cs2，反馈电容包括电性连接于第一输入端和输出端之间的第一反馈电容Cf1和电性连接于第二输入端和输出端之间的第二反馈电容Cf2。
3.根据权利要求2所述的基于开关控制的采样电路，其特征在于，所述第一开关包括电性连接于信号输入端Vin和第一采样电容Cs1之间的第一开关S1和电性连接于信号输入端Vin和第二采样电容Cs2之间的第一开关S1'。
4.根据权利要求2所述的基于开关控制的采样电路，其特征在于，所述第一采样电容Cs1和第二采样电容Cs2相同，第一反馈电容Cf1和第二反馈电容Cf2相同。
5.根据权利要求2所述的基于开关控制的采样电路，其特征在于，所述第一采样电容Cs1和第二采样电容Cs2均为底极板采样电容，且第一采样电容Cs1的底极板与运算放大器的第一输入端相连，第二采样电容Cs2的底极板与运算放大器的第二输入端相连。
6.根据权利要求1所述的基于开关控制的采样电路，其特征在于，所述第三开关和第四开关的阈值电压Vth3、Vth4相等或不等。
7.根据权利要求1所述的基于开关控制的采样电路，其特征在于，所述第二开关为SVTNMOS管，第三开关和第四开关为LVT NMOS管，或，所述第二开关为HVT NMOS管，第三开关和第四开关为SVT NMOS管。
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