JP5460069B2 - 半導体基板と半導体パッケージおよび半導体基板の製造方法 - Google Patents

Description

本発明は、貫通電極を有する半導体基板と半導体パッケージおよび半導体基板の製造方法に関する。

貫通電極を有するこの種の半導体基板を内蔵した半導体パッケージの一例を図１１に示す。
この半導体パッケージでは、半導体基板１にドライエッチング加工などで貫通孔２１を形成し、貫通孔２１の側壁にＣＶＤ法などにより絶縁膜を堆積する。この絶縁膜の上にシード層を形成し、めっき法などにより導電性物質を充填させることによって半導体基板を貫通する電極（貫通電極と呼ぶ）が形成されている。

貫通孔２１の形成後、或いは形成前に半導体基板１の上面に配線層５Ａを形成して、半導体基板１に実装された、或いは半導体基板１自体に作り込まれた回路素子２２と前記貫通電極とを電気的に接続している。

また、この貫通電極を有するこの種の半導体基板１は、半導体基板１の下面に配線層３Ａを形成した後、樹脂基板等の基板１７にフリップチップ接続し、アンダーフィル材１８でその接続部を保護した後、基板全体を樹脂１９で覆い、基板１７に半田ボール等の導電部材２０を搭載することにより半導体パッケージが作製され、導電部材２０を介してプリント基板等の外部回路と電気的に接続されている。

半導体基板１に回路素子が作り込まれている場合、半導体基板１の上面に絶縁層が形成されている場合が多い。半導体基板１の前記上面と下面の間に導通経路を形成するためには、半導体基板１に貫通孔２１を形成後、前記絶縁層に開口部を形成して前記配線層３Ａを露出させる必要がある。

特許文献１には、図１２（ａ）〜（ｄ）に示す第１の方法が記載されている。
図１２（ａ）では、半導体基板１に貫通孔形成用のレジスト１０を形成して、半導体基板１に貫通孔２３を形成する。

図１２（ｂ）では、半導体基板１に形成されている第１絶縁層２を、レジスト１０をマスクとしてエッチングして開口部２４を形成して、半導体基板１に形成されている第１配線層３を貫通孔２３に露出させる。

図１２（ｃ）では、レジスト１０を除去し、ＣＶＤ法などにより半導体基板１の表面と貫通孔２３の側壁および開口部２４に第２絶縁層７を形成する。
図１２（ｄ）では、貫通孔２３の底部のみ第２絶縁層７を除去したあと、スパッタ等によるシード層形成やメッキ法により第２配線層５を形成して貫通電極を形成している。１５は充填された絶縁体である。

また、特許文献２には図１３（ａ）〜（ｈ）に示す第２の方法が記載されている。
図１３（ａ）では、半導体基板１に貫通孔形成用のレジスト１０を形成し、さらに、等方性エッチングによって貫通孔上部にすり鉢形状２５を形成する。

図１３（ｂ）では、レジスト１０をマスクにし、異方性エッチングによって貫通孔２６を形成する。
図１３（ｃ）では、レジスト１０を除去する。

図１３（ｄ）では、貫通孔２６の底部の第１絶縁層２に開口部を形成するために、レジスト２７を貫通孔２６の全体に塗布する。
図１３（ｅ）では、露光現像することによってパターニングする。

図１３（ｆ）では、レジスト２７をマスクにして第１絶縁層２に開口部２８を形成する。
図１３（ｇ）では、レジスト２７を除去する。

図１３（ｈ）では、スパッタ等によるシード層形成やメッキ法により第１配線層３に達する第２配線層５を形成し、貫通電極を形成している。
特開２００６−１２８１７１号公報 特開２００７−５３１４９号公報

しかしながら、第１の方法では、第１絶縁層２に開口部２４を形成する際に下地の第１配線層３をエッチングしてしまうため、第１配線層３から飛び出した金属粒子が第１絶縁層２の開口部２４の側壁に付着し、第１配線層３と半導体基板１とが導通してしまい、結果として、形成した貫通電極の信頼性が低くなる。

また、第２の方法では、図１３（ｅ）〜（ｆ）において、半導体基板１に形成した貫通孔２６の底面の一部に第１絶縁層２の開口部２８を形成するため、図１３（ｇ）に示すように貫通孔２６と開口部２８との接続部分に段部２９が形成されており、第１絶縁層２の開口部２８の側壁に金属粒子が付着しても半導体基板１との導通経路が形成されない。

しかし、図１３（ｈ）において第１絶縁層２の上に第２配線層５が形成されるため、それらの熱膨張係数の違いから、リフロー等の後工程で熱ストレスがかかった際に膜の密着力が低くなり貫通電極の信頼性が低くなる。また、レジスト形成とレジスト除去工程が２回必要なため処理工程数が多くなり、貫通電極の作製リードタイムが長くなる。さらに、アスペクト比が高い貫通電極を作製する場合、図１３（ｅ）に示すように、開口部にすり鉢形状を形成させても、貫通孔２６の底部まで光が入りにくいため露光が不十分になり、また貫通孔２６が深いため孔底部まで現像液が入り込まず現像も困難であるため、第１絶縁層２に開口部２８を形成する際のレジスト形成が困難になるという課題を有している。

本発明は、高信頼性の貫通電極を有する半導体基板と半導体パッケージおよび半導体基板の製造方法を提供することを目的とする。

本発明の請求項１記載の半導体基板は、半導体基板の一方の面に第１絶縁層を介して第１配線層が形成され、前記半導体基板を貫通する貫通孔の内周に第２配線層を形成した貫通電極を有する半導体基板であって、前記貫通孔は、前記半導体基板の他方の面から前記第１絶縁層に向かって形成された第１開口部と、前記第１開口部よりも開口面積が小さく前記第１開口部の底部から前記第１絶縁層を貫通して前記第１配線層に達する第２開口部と、前記第１開口部の内周と前記第２開口部の間に位置する前記第１絶縁層の面に形成された凹部と、前記凹部と前記第２開口部との間に存在する前記第１絶縁層で形成する側壁部と、を有しており、前記第２配線層が、前記第１開口部の内周面と前記凹部と前記第１絶縁層で構成する前記側壁部および前記第２開口部を経て前記第１配線層に電気接続されていることを特徴とする。

本発明の請求項２記載の半導体基板は、請求項１において、前記凹部の周面から前記貫通孔の前記第１開口部の周面にわたって第２絶縁層が形成され、前記第２配線層と前記半導体基板の間に前記第２絶縁層が介在していることを特徴とする。

本発明の請求項３記載の半導体基板は、請求項２において、前記第２配線層の材料は、Ｔｉ、Ｗ、Ｃｕ、Ｃｒ、Ａｕ、Ａｌ、Ａｇ、Ｎｉ等の金属材料やＴｉＮ等の金属化合物、またはそれらを含有した導電性材料、ポリシリコン等のＳｉ系材料であり、前記第２配線層は単層または２層以上の多層膜であることを特徴とする。

本発明の請求項４記載の半導体基板は、請求項２において、前記第２絶縁層の材料は、ＳｉＮ、ＳｉＯ_２、ＢＰＳＧ、熱酸化膜等のＳｉ化合物やＡｌ_２Ｏ_３等の金属化合物、またはポリイミド樹脂等の有機化合物であり、前記第２絶縁層は単層または２層以上の多層膜であることを特徴とする。

本発明の請求項５記載の半導体基板は、請求項１において、前記第２配線層上にその表面の一部を露出するように形成された保護膜と、前記第２配線層上に外部回路と電気的に接続するための導電部材とを備えることを特徴とする。

本発明の請求項６記載の半導体基板は、請求項１において、前記貫通孔の内部に形成された空隙部の一部、または全体に絶縁材料が充填されていることを特徴とする。
本発明の請求項７記載の半導体基板は、請求項１において、前記第１開口部の半導体基板１の他方の面１ｂの孔径は、前記凹部の底部の孔径より大きいことを特徴とする。

本発明の請求項８記載の半導体基板は、請求項１において、前記半導体基板が、シリコン、シリカゲルマニウム等のシリコン系半導体、あるいはガリウムヒ素、ガリウムナイトライド、インジウムリン等の化合物半導体であることを特徴とする。

本発明の請求項９記載の半導体基板は、請求項１において、複数の前記第２開口部を前記第１絶縁層に形成したことを特徴とする。
本発明の請求項１０記載の半導体基板の製造方法は、半導体基板の一方の面に第１絶縁層を介して第１配線層が形成され、前記半導体基板を前記一方の面から他方の面に貫通する貫通孔の内周に第２配線層を形成した貫通電極を有する半導体基板を作成するに際し、マスクを介して前記半導体基板の前記他方の面から前記第１配線層に向かって第１貫通孔と前記第１貫通孔を取り囲む第２貫通孔を同時に形成し、前記第１貫通孔を前記第１絶縁層に達するまで前記半導体基板をエッチングするとともに前記第２貫通孔を前記第１絶縁層に凹部が形成されるまでエッチングすることによって、第１開口部と前記第１開口部よりも開口面積が小さい第２開口部と、前記第１開口部の内周と前記第２開口部の間に位置する前記第１絶縁層の面に凹部と、前記凹部と前記第２開口部との間に存在する前記第１絶縁層で形成する側壁部と、を形成し、前記第１開口部の内周面と前記凹部と前記第１絶縁層で構成する前記側壁部および前記第２開口部を経て前記第１配線層に第２配線層を形成して電気接続することを特徴とする。

本発明の請求項１１記載の半導体パッケージは、請求項１〜請求項９の何れかに記載の半導体基板を内蔵したことを特徴とする。

本発明によれば、第１開口部と、前記第１開口部よりも開口面積が小さい第２開口部と、前記第１開口部の内周と前記第２開口部の間に位置する前記第１絶縁層の面に形成された凹部とを経由して、その上に前記第２配線層が形成して電気接続しているので、前記凹部により前記半導体基板と第１配線層間の絶縁性が向上し、さらに第２配線層と第１絶縁層との密着力が向上し、貫通電極の信頼性を向上させることができる。

以下、本発明の各実施の形態を図１〜図１０に基づいて説明する。
（実施の形態１）
図１〜図５は本発明の実施の形態１を示す。

図１は貫通電極を有する半導体基板を示している。
半導体基板１の一方の面１ａに第１絶縁層２を介して第１配線層３が形成され、半導体基板１を貫通する貫通孔４の内周に第２配線層７を形成した貫通電極を有する半導体パッケージであって、半導体基板１の厚さ方向にドライエッチングによって形成された貫通孔４は開口径が５μｍから２００μｍ程度で、孔深さは１０μｍから４００μｍ程度の大きさである。

貫通孔４は、半導体基板１に形成された第１の開口部としての大径部４ａと、大径部４ａの底部から第１絶縁層２を貫通して第１配線層３に達する第２の開口部としての小径部４ｂを有している。第１絶縁層２の非開口部、具体的には、大径部４ａの内周と小径部４ｂの間に位置する第１絶縁層２の面に幅２〜１０μｍ程度で、深さ数μｍ以下の凹部６が形成されている。７は第２絶縁層である。８は保護膜、９は半導体パッケージの回路素子を外部回路との接続に使用される導電部材である。なお、半導体基板１の内部または表面上には回路素子が構築されている。

この貫通電極は、図２〜図５に示す貫通電極形成プロセスによって作成されている。
図２（ａ）では、半導体基板１にスピンコーティングによりフォトレジスト１０を塗布し、フォトリソグラフィ工法により開口部１１，１２を形成する。開口部１１，１２の平面形状を図２（ｂ）に示す。開口部１１の直径Ｄ１は３μｍ〜２００μｍ程度、開口部１２の幅Ｄ２は０．５μｍ〜１０μｍ程度であり、Ｄ１はＤ２より十分に大きいことが望ましい。

図２（ｃ）では、フォトレジスト１０をマスクにして半導体基板２をドライエッチングして直径Ｄ１の第１貫通孔１３と、幅Ｄ２のリング状の第２貫通孔１４を形成する。エッチングガスとしてはＳＦ_６ガス（５０〜５００ｓｃｃｍ）に同程度以下のＯ_２ガスを混合することによりＳＦ_６への分圧を低下させ、半導体基板エッチングに作用するＦラジカルの発生を抑制することによって、イオン性の高いプラズマを生成した。さらに、圧力を１〜１５Ｐａと高真空条件にし、基板バイアスを２０〜２００Ｗ程度印加することにより、そのイオンを半導体基板に引き込むことが可能になるため、開口幅の小さい第２貫通孔１４を形成することができる。このときＤ１はＤ２よりも十分に大きいので、第１貫通孔１３，１４の部分の形成速度は、半導体基板１の第１貫通孔１３の部分に引き込まれるイオンやラジカルの量が第１貫通孔１３のほうが第２貫通孔１４よりも多く、第１貫通孔１３のほうが第２貫通孔１４よりもエッチングレートが速い。よって、第１貫通孔１３が先に第１配線層３に到達する。

図２（ｄ）では、第１貫通孔１３が第１絶縁層２に到達してからも引き続きエッチングし、第２貫通孔１４が第１絶縁層２に到達した時には、第１貫通孔１３の底部はオーバーエッチングになって、第１貫通孔１３の底部の第１絶縁層２が若干エッチングされている。

第２貫通孔１４の底部において、第１絶縁層２の上に半導体基板１が残った場合には電流リークが発生する。そのため図３（ａ）では、さらに十分にオーバーエッチングすることによって、第２貫通孔１４の底部に存在する半導体基板１ができるだけ少なくなるように除去する。その際のオーバーエッチング時間を制御して、第２貫通孔１４の底部の第１絶縁層２の表面に凹部６を形成する。

なお、図４に示すように大径部４ａの半導体基板１の他方の面１ｂの孔径Ｄ４１は、凹部６の底部の孔径Ｄ４２より大きいことが望ましい。この点については以下の各実施の形態においても同様である。理由は後工程で絶縁膜や金属膜等の成膜を実施する際に、カバレッジ性をよくするためである。

図３（ｂ）では、残っているフォトレジスト１０をマスクにして第１絶縁層２をエッチングし、第１絶縁層２に第１配線層６に達する小径部４ｂを形成して第１配線層３の一部を、小径部１ｂを介して第１貫通孔１３の底部に露出させる。これは、最終的に貫通電極を形成する場合に、第１配線層３と後工程で形成する第２配線層５（図５（ｃ）を参照）との導通を十分に確保するためである。絶縁層材質がＳｉＯ_２の場合、エッチングガスとしてはＣＨＦ_３ガスやＣＦ_４ガス、Ｃ_４Ｆ_８ガス、Ａｒガス等の混合ガスを使用した。第１絶縁層２をエッチングする場合も、図２（ｃ）で説明した半導体基板のエッチングと同様、開口径が広い第１貫通孔１３の底部の第１絶縁層２が第２貫通孔１４の底部の第１絶縁層２よりもエッチングレートが速い。よって、第１貫通孔１３の底部のほうが先に第１配線層３に到達する。また、凹６の深さも若干深くなる。

第１絶縁層２に小径部４ｂを形成する加工方法として、ドライエッチング法のほかに、フッ酸などを用いたウェットエッチング法でもよい。
また、特に図示はしないが、小径部４ｂの作製方法として、第１絶縁層２をエッチングしてからフォトレジスト１０を除去する方法を説明したが、先にフォトレジスト１０を除去してから最後に第１貫通孔１３の底部の第１絶縁層２をエッチングしても構わない。その場合、第１貫通孔１３の側壁部（第１貫通孔１３と第２貫通孔１４の間に存在する半導体基板１）と第２貫通孔１４の外側の半導体基板２をマスクにして、第１絶縁層２を再度ドライエッチして小径部４ｂを形成する。また、エッチング加工用のマスクとしてフォトレジスト１０を使用する説明をしたが、マスク材料としてＳｉＯ_２やＳｉＮ等のハードマスクやＡｌやＮｉ等のメタルマスクでもよい。

図３（ｃ）では、アッシングや有機溶剤によってフォトレジスト１０を除去する。
次に、図３（ｄ）に示すように、第１貫通孔１３の側壁部を等方性ドライエッチング法により除去して大径部４ａを形成する。このとき、エッチングガスとしてはＳＦ_６ガス等を使用した。図２（ｃ）〜（ｄ），図３（ａ）の貫通電極の形成方法では、半導体基板１の厚み方向に加工するため、イオン性の高いプラズマを生成して異方性エッチングをしている。しかし本工程では、主に半導体基板１の厚み方向ではなく平面方向に加工するため、圧力は２０〜５０Ｐａで前記基板バイアスはほとんど印加せずにラジカル性の高いプラズマを生成することにより、等方性エッチングをしている。当然、半導体基板１の表面もエッチングされるため半導体基板１の厚みは薄くなる。また、第２貫通孔１４の側壁部も当然エッチングされるが、Ｄ１の方がＤ２よりも大きいため、貫通孔１の形成時の異方性ドライエッチングと同様、第２貫通孔１４へのイオンやラジカル流入量が第１貫通孔１３よりもかなり少ないため、第２貫通孔１４の側壁部のエッチング量は少なく、第１貫通孔１３の側壁が主にエッチングされる。

第１貫通孔１３の側壁部の除去方法は、ドライエッチング法の他に、ＫＯＨやＮａＯＨ、ＮＨ_４ＯＨあるいはフッ酸と硝酸の混酸等を用いたウェットエッチング法でもよい。
次に、図５（ａ）に示すように、半導体基板２の前記他方の面１ｂから大径部４ａの内壁や凹部６と小径部４ｂの内側に掛けて、ＣＶＤ法により第２絶縁層７を形成する。絶縁膜材料としてはＳｉＮ、ＳｉＯ_２、ＢＰＳＧ、熱酸化膜等のＳｉ酸化物やＡｌ_２Ｏ_３等の金属酸化物、またはポリイミド樹脂等のカーボン系ポリマーなどでもよい。また、第２絶縁層７は単層であったが２層以上の多層膜でも構わない。絶縁膜形成方法として、スパッタや熱酸化、ゾルゲル法により形成してもよい。

図５（ｂ）では、凹部６の底部と、大径部４ａの底部で第１絶縁層２の上と、小径部４ｂの底部とに形成されていた第２絶縁層７の膜をドライエッチング法により除去する。
この場合も大径部４ａの形成時と同様、異方性ドライエッチングを用いるため、大径部１ａの内部にある第２絶縁層７の上面（半導体基板１の一方の面１ａの側）のみエッチングされ、大径部４ａ，凹部６，小径部４ｂの側壁部に形成された第２絶縁層７は、ほとんどエッチングされないため残る。

図５（ｃ）では、第２配線層５を、半導体基板１の他方の面１ｂの上の第２絶縁層７の上と、大径部４ａの内周の第２絶縁層７の上と、凹部６の内周の第２絶縁層７の上と、凹部６の底部の第１絶縁層２の上と、大径部４ａの底部の第２絶縁層７と第１絶縁層２の上とに、スパッタ法やメッキ法により形成し、半導体基板２の他方の面１ｂの側から第１配線層３に達する貫通電極を形成する。

図５（ｄ）では、第２配線層５をパターニングし、貫通孔４の内部に絶縁体１５を充填する。第２配線層５を保護するため、第２配線層５の上に保護膜８が形成する。その後、その保護層もパターニングして第２配線層５の一部を露出させ、その部分に外部回路と電気的に接続するための半田ボール等の導電部材９を形成して図１の状態になる。

第２配線層５の形成方法は、スパッタ法やめっき法の他に印刷法やインクジェットによる塗布等でもよい。その場合は、シード層はなくてもよい。第２配線層５の材料は、Ｔｉ、Ｗ、Ｃｕ、Ｃｒ、Ａｕ、Ａｌ、Ａｇ、Ｎｉ等の金属材料やＴｉＮ等の金属化合物、又はそれらを含有した導電性材料、ポリシリコン等のＳｉ系材料でもよい。また、前記配線層は単層又は２層以上の多層膜でも構わない。さらに錫、錫を含む合金やインジウム、インジウムを含む合金からなる低融点金属でもよい。

銅などのシード層と第１絶縁層２との間には、チタンやチタンタングステン、チタンナイトライド、タンタルナイトライドからなる拡散防止膜（図示せず）が形成されていてもよいし、形成されていなくてもよい。

また、第１貫通孔１３，第２貫通孔１４の断面形状が真円であったが、楕円や四角形等の多角形でもよい。
この構成によれば、半導体基板１に形成された貫通孔４において、第１絶縁層２に大径部４ａの底部の面積より小さな面積の小径部４ｂを備え、大径部４ａの内周と小径部１ｂの間に位置する第１絶縁層２の面に凹部６を形成しているため、半導体基板１と第１配線層３と間の絶縁性が向上する。さらに、第２配線層５と第１絶縁層２との密着力が向上し、貫通電極およびそれを設けた半導体パッケージの信頼性を向上させることができる。

なお、実施の形態１において、絶縁体１５は貫通孔４の内部を完全に充填したが、貫通孔４の内部の一部のみに充填しても構わないし、無くてもよい。
さらに、絶縁体１５と保護膜８は別々だが、同一材料を用いて、絶縁体充填と保護層形成を同時に実施しても構わない。

（実施の形態２）
図６，図７（ａ）（ｂ），図８（ａ）（ｂ）は本発明の実施の形態２を示す。
実施の形態１の図３（ｄ）では、半導体基板１に断面形状が真円の単一の小径部４ｂを形成していたのに対して、この図６と図７（ａ）（ｂ）の例では、この小径部の形状が異なっている点だけが実施の形態１と異なっている。

図６は貫通電極を有する半導体基板を示している。
図７（ａ）は、図６の貫通電極を半導体基板２に形成する過程において、貫通孔４を形成した段階の断面図を示し、図７（ｂ）は半導体基板１の他方の面１ｂから貫通孔４の底部を見た状態を示している。

この実施の形態では貫通孔４が、大径部４ａと２つの小径部４ｂ１，４ｂ２で構成されている。小径部４ｂ１，４ｂ２の形状は断面形状が半円に形成されている。
実施の形態１の場合、小径部４ｂが１箇所であったため、例えば、貫通孔形成後にパーティクル等が貫通孔底部に堆積してしまうと、第１配線層３と第２配線層５の密着力が低下し、配線抵抗が大きくなり、最悪膜剥がれが発生してしまう等、貫通電極としての信頼性が低くなることが予想される。

これに対して、実施の形態２では２つの小径部４ｂ１，４ｂ２で構成することにより、仮に１つの小径部において上記のような不具合が発生しても、他の小径部において導通経路を確保することができる。さらに、２つの小径部４ｂ１，４ｂ２を形成することにより、貫通孔４の底部の凸凹形状が小径部が１つの場合に比べてさらに複雑になるため、第１絶縁層２と第２配線層５との密着力が向上する。さらに第１配線層３と第２配線層５との導通経路を複数確保できるため、その後に形成される貫通電極およびそれを設けた半導体パッケージの信頼性を向上させることができる。

図８（ａ）（ｂ）は別の例を示している。
図７（ａ）（ｂ）では小径部の数が２つで、その形状が半円形状であったが、この例ではその形状が円形状の小径部４ｂ１，４ｂ２，４ｂ３，４ｂ４で構成されている点だけが異なっている。

なお、実施の形態２において、複数の小径部の断面形状は、楕円や四角形等の多角形でもよい。また、円弧でなくても四角形等の多角形でもいい。
（実施の形態３）
図９は本発明の実施の形態３を示す。

実施の形態１では貫通孔４の内側には絶縁体１５が一部または全部に充填されていたが、この実施の形態では、貫通孔４の内側にはメッキ等の導電材料１６を埋め込んでしまい孔全体で第２配線層５と導電材料１６とで実施の形態１の第２の配線層５を形成している点が大きく異なっている。導電部材９は、貫通孔４の内側に埋め込まれた導電材料１６の上に設けられている。

この実施の形態３では、半導体基板１を２枚重ねて導電材料１６を介して上下の半導体基板を電気接続している様子を示している。
図１０は２枚重ねの半導体基板１を内蔵した半導体パッケージを示している。

図１０では、上記のように貫通電極を有している半導体基板１，１をダイボンド材等で積層したものを基板１７にフリップチップ接合し、アンダーフィル材１８で接続部を保護した後、基板１７の半導体基板１，１の実装部分の全体を樹脂１９で覆い、最後に半田ボール等の導電部材２０を搭載することにより半導体パッケージが形成されている。

複数の半導体基板の積層時に、あるいは積層基板を他の回路基板へ実装する時に貫通電極に衝撃が作用しても、貫通孔４は、第１の開口部としての大径部４ａと、第２の開口部としての小径部４ｂとを有しており、第２配線層５と導電材料１６が、大径部４ａの内周面と凹部６および小径部４ｂを経て第１の配線層３に電気接続されているため、積層時の衝撃を分散吸収することが可能になるので、第１配線層３の破壊を防止でき、半導体パッケージの信頼性を向上させることができる。また、樹脂モールド形成時やこの半導体パッケージを別のプリント基板等にリフロー等で接続する場合、パッケージ全体が高温にさらされ、貫通電極部分に多くの熱エネルギーがかかることが予想されるが、半導体基板１に形成された貫通電極には、大径部４ａと小径部４ｂと大径部４ａと小径部４ｂの間に位置する第１絶縁層２の面に形成された凹部６を備えているため、熱による第１絶縁層２と第２配線層５の熱膨張を抑制させることができるため、半導体パッケージの信頼性を向上させることができる。

なお、ここでは２枚の半導体基板１を積層した半導体パッケージの場合を説明したが、単数もしくは複数枚を基板１７の上に平置きして樹脂パッケージした場合も同様である。
ここでは図９に示した貫通電極を有する半導体基板を積層して樹脂パッケージした半導体パッケージの場合を例に挙げて説明したが、実施の形態１または実施の形態２に示した貫通電極を有する半導体基板を単数もしくは複数枚を基板１７の上に平置きまたは積層して樹脂パッケージした場合も同様である。

なお、上記の各実施の形態における半導体基板の材質はシリコン、シリカゲルマニウム等のシリコン系半導体、あるいはガリウムヒ素、ガリウムナイトライド、インジウムリン等の化合物半導体である。

本発明は、貫通電極を用いた半導体デバイスの小型化、多段チップ積層技術の用途に有用であり、各種の集積回路の信頼性を向上に寄与できる。

本発明の実施の形態１の貫通電極が形成された半導体基板の断面図 同実施の形態の製造過程の断面図と平面図 同実施の形態の製造過程の断面図 同実施の形態の製造過程の要部の断面図 同実施の形態の製造過程の断面図 本発明の実施の形態２の貫通電極が形成された半導体基板の断面図 同実施の形態の製造過程の断面図と平面図 同実施の形態の別の製造過程の断面図と平面図 本発明の実施の形態３の貫通電極が形成された半導体基板の断面図 図９の半導体基板を積層してパッケージした半導体パッケージの断面図 貫通電極を有する半導体基板をパッケージした半導体パッケージの断面図 特許文献１の貫通電極形成の工程図 特許文献２の貫通電極形成の工程図

１ 半導体基板
１ａ 半導体基板１の一方の面
１ｂ 半導体基板１の他方の面
２ 第１絶縁層
３ 第１配線層
４ 貫通孔
４ａ 大径部（第１の開口部）
４ｂ 小径部（第２の開口部）
４ｂ１，４ｂ２，４ｂ３，４ｂ４ 小径部
５ 第２配線層
６ 凹部
７ 第２絶縁層
８ 保護膜
９ 導電部材
１０ フォトレジスト
１１，１２ 開口部
１３ 第１貫通孔
１４ 第２貫通孔
１５ 絶縁体
１６ 導電材料
１７ 基板
Ｄ１ 開口部１１の直径
Ｄ２ 開口部１２の幅

Claims (11)

1. 半導体基板の一方の面に第１絶縁層を介して第１配線層が形成され、前記半導体基板を貫通する貫通孔の内周に第２配線層を形成した貫通電極を有する半導体基板であって、
   前記貫通孔は、
   前記半導体基板の他方の面から前記第１絶縁層に向かって形成された第１開口部と、
   前記第１開口部よりも開口面積が小さく前記第１開口部の底部から前記第１絶縁層を貫通して前記第１配線層に達する第２開口部と、
   前記第１開口部の内周と前記第２開口部の間に位置する前記第１絶縁層の面に形成された凹部と、
   前記凹部と前記第２開口部との間に存在する前記第１絶縁層で形成する側壁部と、
   を有しており、前記第２配線層が、前記第１開口部の内周面と前記凹部と前記第１絶縁層で構成する前記側壁部および前記第２開口部を経て前記第１配線層に電気接続されている
   半導体基板。
2. 前記凹部の周面から前記貫通孔の前記第１開口部の周面にわたって第２絶縁層が形成され、
   前記第２配線層と前記半導体基板の間に前記第２絶縁層が介在している
   請求項１記載の半導体基板。
3. 前記第２配線層の材料は、Ｔｉ、Ｗ、Ｃｕ、Ｃｒ、Ａｕ、Ａｌ、Ａｇ、Ｎｉ等の金属材料やＴｉＮ等の金属化合物、またはそれらを含有した導電性材料、ポリシリコン等のＳｉ系材料であり、前記第２配線層は単層または２層以上の多層膜である
   請求項２記載の半導体基板。
4. 前記第２絶縁層の材料は、ＳｉＮ、ＳｉＯ_２、ＢＰＳＧ、熱酸化膜等のＳｉ化合物やＡｌ_２Ｏ_３等の金属化合物、またはポリイミド樹脂等の有機化合物であり、前記第２絶縁層は単層または２層以上の多層膜である
   請求項２記載の半導体基板。
5. 前記第２配線層上にその表面の一部を露出するように形成された保護膜と、
   前記第２配線層上に外部回路と電気的に接続するための導電部材とを備える
   請求項１記載の半導体基板。
6. 前記貫通孔の内部に形成された空隙部の一部、または全体に絶縁材料が充填されている請求項１記載の半導体基板。
7. 前記第１開口部の半導体基板１の他方の面１ｂの孔径は、前記凹部の底部の孔径より大きい
   請求項１記載の半導体基板。
8. 前記半導体基板が、シリコン、シリカゲルマニウム等のシリコン系半導体、あるいはガリウムヒ素、ガリウムナイトライド、インジウムリン等の化合物半導体である
   請求項１記載の半導体基板。
9. 複数の前記第２開口部を前記第１絶縁層に形成した
   請求項１記載の半導体基板。
10. 半導体基板の一方の面に第１絶縁層を介して第１配線層が形成され、前記半導体基板を前記一方の面から他方の面に貫通する貫通孔の内周に第２配線層を形成した貫通電極を有する半導体基板を作成するに際し、
    マスクを介して前記半導体基板の前記他方の面から前記第１配線層に向かって第１貫通孔と前記第１貫通孔を取り囲む第２貫通孔を同時に形成し、
    前記第１貫通孔を前記第１絶縁層に達するまで前記半導体基板をエッチングするとともに前記第２貫通孔を前記第１絶縁層に凹部が形成されるまでエッチングすることによって、第１開口部と前記第１開口部よりも開口面積が小さい第２開口部と、前記第１開口部の内周と前記第２開口部の間に位置する前記第１絶縁層の面に凹部と、前記凹部と前記第２開口部との間に存在する前記第１絶縁層で形成する側壁部と、を形成し、前記第１開口部の内周面と前記凹部と前記第１絶縁層で構成する前記側壁部および前記第２開口部を経て前記第１配線層に第２配線層を形成して電気接続する
    半導体基板の製造方法。
11. 請求項１〜請求項９の何れかに記載の半導体基板を内蔵した
    半導体パッケージ。

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