JP5459134B2

JP5459134B2 - Semiconductor package built-in wiring board and manufacturing method of semiconductor package built-in wiring board

Info

Publication number: JP5459134B2
Application number: JP2010173130A
Authority: JP
Inventors: 剛角田; 秀次相楽
Original assignee: Dai Nippon Printing Co Ltd
Current assignee: Dai Nippon Printing Co Ltd
Priority date: 2009-07-31
Filing date: 2010-07-30
Publication date: 2014-04-02
Anticipated expiration: 2030-07-30
Also published as: JP2011049552A

Description

本発明は、絶縁部材中に半導体パッケージを埋設してなる半導体パッケージ内蔵配線板において、前記半導体パッケージから発せられる熱を効果的に放熱することができる半導体パッケージ内蔵配線板、及びその製造方法に関する。 The present invention relates to a semiconductor package built-in wiring board in which a semiconductor package is embedded in an insulating member, which can effectively dissipate heat generated from the semiconductor package, and a method for manufacturing the same.

近年の電子機器の高性能化・小型化の流れの中、回路部品の高密度、高機能化が一層求められている。かかる観点より、回路部品を搭載したモジュールにおいても、高密度、高機能化への対応が要求されている。このような要求に応えるべく、現在では配線板を多層化することが盛んに行われている。 In recent years, electronic devices are required to have higher density and higher functionality in the trend of higher performance and smaller size. From this point of view, even modules with circuit components are required to support high density and high functionality. In order to meet such demands, multilayer wiring boards are now being actively performed.

このような多層化配線板においては、複数の配線パターンを互いに略平行となるようにして配置し、前記配線パターン間に絶縁部材を配し、半導体部品などの電子部品は前記絶縁部材中に前記配線パターンの少なくとも１つに電気的に接続するようにして埋設するとともに、前記絶縁部材間を厚さ方向に貫通した層間接続体（ビア）を形成し、前記複数の配線パターンを互いに電気的に接続するようにしている（例えば、特許文献１参照）。 In such a multilayer wiring board, a plurality of wiring patterns are arranged so as to be substantially parallel to each other, an insulating member is disposed between the wiring patterns, and an electronic component such as a semiconductor component is placed in the insulating member. It is embedded so as to be electrically connected to at least one of the wiring patterns, and an interlayer connection body (via) that penetrates between the insulating members in the thickness direction is formed, and the plurality of wiring patterns are electrically connected to each other. The connection is made (see, for example, Patent Document 1).

しかしながら、このような電子部品内蔵配線板においては、その絶縁部材中に埋設した電子部品、特に半導体部品などの場合においては、その発熱量が比較的大きくなる。一方、前記電子部品を埋設する前記絶縁部材は、樹脂などの熱伝導性に劣る部材から構成しているため、前記電子部品から発せられた熱を前記配線板の外方に効率良く熱伝達することができない。このため、内蔵した電子部品が半導体部品である場合には、半導体部品そのものの温度が上昇し、電気的に正常に機能しなくなってしまう場合がある。また、半導体素子のジャンクション破壊を生じる等の故障原因となる課題を有していた。 However, in such an electronic component built-in wiring board, the amount of heat generated is relatively large in the case of an electronic component embedded in the insulating member, particularly a semiconductor component. On the other hand, since the insulating member that embeds the electronic component is composed of a member having poor thermal conductivity such as resin, the heat generated from the electronic component is efficiently transferred to the outside of the wiring board. I can't. For this reason, when the built-in electronic component is a semiconductor component, the temperature of the semiconductor component itself may increase, and the electronic component may not function normally. In addition, there is a problem that causes a failure such as junction breakdown of the semiconductor element.

一方、上記電子部品内蔵配線板を構成する絶縁部材に熱伝導性を付与することが試みられているが、そのような材料の入手が困難であるとともに、材料も高価であるため、前記配線板のコスト増につながるという問題があった。 On the other hand, it has been attempted to impart thermal conductivity to the insulating member that constitutes the electronic component built-in wiring board, but it is difficult to obtain such a material and the material is also expensive. There was a problem that led to an increase in costs.

かかる問題に鑑み、電子部品の主面上あるいはその上方に金属体を配置し、前記電子部品と前記金属体とを熱的に接続することによって、前記電子部品から発せられた熱を配線板の外方に熱伝導させるという試みがなされている（例えば、特許文献２参照）。この方法によれば、電子部品から発せられた熱を効率良く外部に熱伝導させることができるので、上述のような諸問題を回避することができる。 In view of such a problem, a metal body is disposed on or above the main surface of the electronic component, and the electronic component and the metal body are thermally connected to thereby generate heat generated from the electronic component of the wiring board. Attempts have been made to conduct heat outward (see, for example, Patent Document 2). According to this method, since the heat generated from the electronic component can be efficiently conducted to the outside, the above-described problems can be avoided.

しかしながら、現状においては、多層配線板中にベアの電子部品を内蔵させた場合における、前記電子部品の発熱の問題を回避したにすぎず、パッケージ化された電子部品を内蔵させた場合における、電子部品パッケージからの発熱の問題については何ら検討されていない。 However, at present, only the problem of heat generation of the electronic component in the case where the bare electronic component is incorporated in the multilayer wiring board has been avoided, and the electronic in the case where the packaged electronic component is incorporated. No consideration has been given to the problem of heat generation from the component package.

特開２００３−１９７８４９号JP 2003-197849 A 特開２００８−１７７５５２号JP 2008-177552 A

本発明は、絶縁部材中に半導体パッケージが埋設されてなる半導体パッケージ内蔵配線板において、前記半導体パッケージからの発熱を効果的に発散させ、前記半導体パッケージの発熱に起因した諸問題を解消することを目的とする。 The present invention relates to a semiconductor package built-in wiring board in which a semiconductor package is embedded in an insulating member, effectively dissipating heat generated from the semiconductor package, and solving various problems caused by heat generation of the semiconductor package. Objective.

上記目的を達成すべく、本発明は、
複数の第１の配線パターンと、
前記複数の第１の配線パターン間それぞれに位置する複数の第１の絶縁部材と、
前記複数の第１の絶縁部材の少なくとも一つの中に埋設された半導体パッケージとを具え、
前記半導体パッケージは、この半導体パッケージを構成する半導体チップの、前記複数の第１の配線パターンの一つに対する接続面と相対する非接続面側に位置する主面が、前記複数の第１の配線パターンの他の一つと熱的に接続されてなり、
前記複数の第１の配線パターンの少なくとも一部同士及び前記複数の第１の配線パターンの少なくとも一部と前記半導体チップとが、それぞれ複数の層間接続体で電気的に接続されてなることを特徴とする、半導体パッケージ内蔵配線板に関する。 In order to achieve the above object, the present invention provides:
A plurality of first wiring patterns;
A plurality of first insulating members positioned between each of the plurality of first wiring patterns;
A semiconductor package embedded in at least one of the plurality of first insulating members,
In the semiconductor package, a main surface of a semiconductor chip constituting the semiconductor package, which is located on a non-connection surface side opposite to a connection surface for one of the plurality of first wiring patterns, is the plurality of first wirings. In thermal connection with the other one of the pattern,
At least a part of the plurality of first wiring patterns and at least a part of the plurality of first wiring patterns and the semiconductor chip are respectively electrically connected by a plurality of interlayer connectors. The present invention relates to a semiconductor package built-in wiring board.

また、本発明は、
複数の第１の配線パターン間それぞれに複数の第１の絶縁部材を位置させる工程と、
前記複数の第１の絶縁部材の少なくとも一つの中に、半導体パッケージを構成する半導体チップの、前記複数の第１の配線パターンの一つに対する接続面と相対する非接続面側に位置する前記半導体パッケージの主面が、前記複数の第１の配線パターンの他の一つと熱的に接続されるようにして、前記半導体パッケージを埋設する工程と、
前記複数の第１の配線パターンの少なくとも一部同士及び前記複数の第１の配線パターンの少なくとも一部と前記半導体チップとを、それぞれ複数の層間接続体で電気的に接続する工程と、
を具えることを特徴とする、半導体パッケージ内蔵配線板の製造方法に関する。 The present invention also provides:
A step of positioning a plurality of first insulating members between each of the plurality of first wiring patterns;
The semiconductor located on the non-connecting surface side of the semiconductor chip constituting the semiconductor package, which is opposite to the connecting surface for one of the plurality of first wiring patterns, in at least one of the plurality of first insulating members. Burying the semiconductor package such that a main surface of the package is thermally connected to another one of the plurality of first wiring patterns;
Electrically connecting at least a part of the plurality of first wiring patterns and at least a part of the plurality of first wiring patterns and the semiconductor chip with a plurality of interlayer connectors, respectively,
It is related with the manufacturing method of the wiring board with a built-in semiconductor package characterized by comprising.

本発明者は、上記課題を解決すべく鋭意検討を実施した。その結果、複数の配線パターン、これら配線パターン間それぞれに位置する複数の絶縁部材、及び前記複数の配線パターンを電気的に接続する複数の層間接続体からなる多層配線板の、前記複数の絶縁部材の少なくとも一つの中に埋設された半導体パッケージの、この半導体パッケージを構成する半導体チップの、一つの配線パターンに対する接続面と相対する非接続面側に位置する主面を、前記複数の配線パターンの他の一つに対して熱的に接続することによって、前記半導体チップからの発熱を、前記配線パターン及び前記層間接続体を介して配線基板の表面に熱伝導できることを見出した。 The present inventor has intensively studied to solve the above problems. As a result, the plurality of insulating members of a multilayer wiring board comprising a plurality of wiring patterns, a plurality of insulating members positioned between the wiring patterns, and a plurality of interlayer connectors that electrically connect the plurality of wiring patterns. A main surface of the semiconductor package embedded in at least one of the plurality of wiring patterns is located on a non-connecting surface side of the semiconductor chip constituting the semiconductor package opposite to the connecting surface with respect to one wiring pattern. It has been found that heat generation from the semiconductor chip can be conducted to the surface of the wiring substrate through the wiring pattern and the interlayer connector by thermally connecting to the other one.

したがって、前記半導体パッケージ内蔵後の半導体が発する熱を効果的に基板表面に熱伝導させることができ、半導体の動作安定性を高めることが可能となる。 Therefore, the heat generated by the semiconductor after the semiconductor package is built can be effectively conducted to the substrate surface, and the operation stability of the semiconductor can be improved.

なお、本発明における“半導体パッケージの主面を複数の配線パターンの一つに対して熱的に接続する”とは、前記主面と前記一つの配線パターンとの間において、温度の高い方から温度の低い方に熱輸送が行われることを意味している。 In the present invention, “thermally connecting the main surface of the semiconductor package to one of the plurality of wiring patterns” means that the temperature between the main surface and the one wiring pattern is higher. This means that heat is transported to the lower temperature.

また、“半導体チップの非接続面”とは、例えば、上述のように、半導体チップと配線パターンとを層間接続体で電気的に接続するような、いわゆるフリップチップボンディングの場合は、このような電気的接続を行う面と相対向する反対側の面を意味し、ワイヤーボンディングの場合は、ワイヤーボンディング面側の面を意味するものである。 In addition, the “non-connection surface of the semiconductor chip” is, for example, in the case of so-called flip chip bonding in which the semiconductor chip and the wiring pattern are electrically connected by an interlayer connector as described above. In the case of wire bonding, it means the surface on the side of the wire bonding surface.

また、上述した熱的接続は、例えば、上記半導体パッケージの上記主面を配線パターンに直接接触させてもよいが、この場合は、半導体パッケージの、配線板内での固定及び封止が不十分となる。したがって、半導体パッケージの主面と配線パターンとは熱伝導性に優れたフィルム又はペーストを介して熱的に接続することが好ましい。なお、これらフィルム、ペーストの具体例については、実施の形態において詳述する。 The above-described thermal connection may be such that, for example, the main surface of the semiconductor package is in direct contact with the wiring pattern, but in this case, the fixing and sealing of the semiconductor package within the wiring board is insufficient. It becomes. Therefore, it is preferable that the main surface of the semiconductor package and the wiring pattern are thermally connected via a film or paste excellent in thermal conductivity. Specific examples of these films and pastes will be described in detail in the embodiments.

また、パッケージ化する際に樹脂封止した半導体チップの上面を例えばグラインダー等で露出させた後、当該露出部を上記フィルム又はペーストを介して熱的に接続することもできる。この場合、半導体チップと接続すべき配線パターンとの間には封止樹脂が存在しないので、半導体パッケージの配線パターンに対する熱的接続の効率が増大するようになる。 Moreover, after exposing the upper surface of the resin-sealed semiconductor chip in packaging, for example, with a grinder, the exposed portion can be thermally connected via the film or paste. In this case, since there is no sealing resin between the semiconductor chip and the wiring pattern to be connected, the efficiency of thermal connection to the wiring pattern of the semiconductor package is increased.

なお、一般に、前記半導体パッケージを支持基板に接続する際にははんだ材が用いられるが、その際には約２５０℃程度まで温度を上げてはんだ材をリフローさせる必要がある。これに対して、上記フィルムやペーストを用いた場合は、約１５０℃程度で硬化させることができ、上述した接合を行なうことができる。 In general, a solder material is used to connect the semiconductor package to the support substrate. In this case, it is necessary to increase the temperature to about 250 ° C. and reflow the solder material. On the other hand, when the film or paste is used, it can be cured at about 150 ° C., and the above-described joining can be performed.

すなわち、従来のはんだ材を用いた場合と上記フィルム、ペーストを用いた場合とでは、半導体パッケージ接続の具体的な方法は異なるが、接続に際して要求される温度が、従来のようにはんだを用いた場合に比較して約１００℃程度低くなる。したがって、半導体パッケージ内蔵配線板を製造する時点においても、本発明においては、半導体パッケージの接続の際に前記半導体パッケージに負荷される熱エネルギーを低減することができるようになる。 That is, the specific method of connecting the semiconductor package differs between the case where the conventional solder material is used and the case where the film and paste are used, but the temperature required for the connection is the same as that used in the conventional case. Compared to the case, the temperature is lowered by about 100 ° C. Therefore, even when the semiconductor package built-in wiring board is manufactured, in the present invention, the thermal energy loaded on the semiconductor package when the semiconductor package is connected can be reduced.

結果として、半導体パッケージ内蔵配線板の使用時における発熱のみならず、前記半導体パッケージ内蔵配線板の製造時における熱負荷をも抑制することができ、これらの相乗効果によって、特に前記半導体パッケージが薄い場合に著しく発生する内部応力が低減し、接続部にかかる応力が軽減されることで内蔵した半導体の構造的信頼性を高めることが可能となる。 As a result, not only the heat generation when using the wiring board with a built-in semiconductor package, but also the heat load during the production of the wiring board with a built-in semiconductor package can be suppressed. As a result, the internal stress that is remarkably generated is reduced and the stress applied to the connection portion is reduced, so that the structural reliability of the built-in semiconductor can be increased.

なお、本発明の製造方法は、上述した工程を含む任意の方法で実施することができる。一例として、以下に示すよう製造方法を挙げることができる。 In addition, the manufacturing method of this invention can be implemented by arbitrary methods including the process mentioned above. As an example, a manufacturing method can be mentioned as follows.

すなわち、
第１の絶縁部材の両面に一対の第１の配線パターンが形成されてなる第１の両面基板上に、半導体パッケージを構成する半導体チップの、前記一対の第１の配線パターンの一方に対する接続面と相対する非接続面側に位置する前記半導体パッケージの主面が、前記一対の第１の配線パターンの他方と熱的に接続し、半導体パッケージ搭載配線層を形成する工程と、
少なくとも一対の第２の配線パターン及びこの第２の配線パターン間に位置する第２の絶縁部材からなり、前記少なくとも一対の第２の配線パターン間が第１の層間接続体で電気的に接続されてなる中間配線層を形成する工程と、
少なくとも一対の第３の配線パターン及びこの第３の配線パターン間に位置する第３の絶縁部材からなり、前記少なくとも一対の第３の配線パターン間が第２の層間接続体で電気的に接続されてなる外部配線層を形成する工程と、
前記半導体パッケージ搭載配線層の両側に前記中間配線層を配置し、前記半導体パッケージ搭載配線層の上側に、前記半導体チップと電気的に接続するようにして前記外部配線層を配置するとともに、前記半導体パッケージ搭載配線層、前記中間配線層及び前記外部配線層を押圧する工程と、
を具えることを特徴とする、半導体パッケージ内蔵配線板の製造方法である。 That is,
A connection surface of a semiconductor chip constituting a semiconductor package on one of the pair of first wiring patterns on a first double-sided substrate having a pair of first wiring patterns formed on both surfaces of the first insulating member. A main surface of the semiconductor package located on the non-connection surface side opposite to the other is thermally connected to the other of the pair of first wiring patterns to form a semiconductor package mounting wiring layer;
It comprises at least a pair of second wiring patterns and a second insulating member located between the second wiring patterns, and the at least one pair of second wiring patterns are electrically connected by a first interlayer connector. Forming an intermediate wiring layer comprising:
It comprises at least a pair of third wiring patterns and a third insulating member located between the third wiring patterns, and the at least one pair of third wiring patterns is electrically connected by a second interlayer connector. Forming an external wiring layer comprising:
The intermediate wiring layer is disposed on both sides of the semiconductor package mounting wiring layer, the external wiring layer is disposed on the upper side of the semiconductor package mounting wiring layer so as to be electrically connected to the semiconductor chip, and the semiconductor A step of pressing the package mounting wiring layer, the intermediate wiring layer and the external wiring layer;
A method of manufacturing a wiring board with a built-in semiconductor package.

なお、本発明のように、多層配線板に半導体チップを直接内蔵させる代わりに半導体パッケージを内蔵させることによる利点は、例えば、半導体チップが不良である場合、前記半導体チップを多層配線板に直接内蔵させる場合は、内蔵させた後にしか前記半導体チップが不良であることを認識できないが、前記半導体チップを予めパッケージ化した場合は、このパッケージの段階で前記半導体チップが不良であることを認識できる。 The advantage of incorporating a semiconductor package instead of directly incorporating a semiconductor chip in a multilayer wiring board as in the present invention is that, for example, if the semiconductor chip is defective, the semiconductor chip is incorporated directly in the multilayer wiring board. In this case, it is possible to recognize that the semiconductor chip is defective only after the semiconductor chip is incorporated. However, when the semiconductor chip is packaged in advance, it is possible to recognize that the semiconductor chip is defective at the stage of this packaging.

この結果、パッケージの段階で半導体チップが不良であることが認識できれば、あえて多層配線板に内蔵する必要がないので、半導体パッケージは不良品として扱われることになるが、半導体パッケージ内蔵配線板の不良品の度合いが減少する。したがって、半導体パッケージ内蔵配線板の歩留まりが向上し、製造コストの低減を図ることができる。 As a result, if it can be recognized that the semiconductor chip is defective at the package stage, it is not necessary to embed it in the multilayer wiring board, so that the semiconductor package is treated as a defective product. The degree of good products decreases. Therefore, the yield of the semiconductor package built-in wiring board is improved, and the manufacturing cost can be reduced.

以上、本発明によれば、絶縁部材中に半導体パッケージが埋設されてなる半導体パッケージ内蔵配線板において、前記半導体パッケージからの発熱を効果的に発散させ、前記半導体パッケージの発熱に起因した諸問題を解消することができる。 As described above, according to the present invention, in the semiconductor package built-in wiring board in which the semiconductor package is embedded in the insulating member, the heat generated from the semiconductor package is effectively dissipated, and various problems caused by the heat generated by the semiconductor package are solved. Can be resolved.

本発明の半導体パッケージ内蔵配線板の一例を示す断面構成図である。It is a section lineblock diagram showing an example of a wiring board with a built-in semiconductor package of the present invention. 本発明の半導体パッケージ内蔵配線板の他の例を示す断面構成図である。It is a cross-sectional block diagram which shows the other example of the wiring board with a built-in semiconductor package of this invention. 本発明の半導体パッケージ内蔵配線板のその他の例を示す断面構成図である。It is a cross-sectional block diagram which shows the other example of the wiring board with a built-in semiconductor package of this invention. 図１に示す半導体パッケージ内蔵配線板の製造工程を示す図である。It is a figure which shows the manufacturing process of the semiconductor package built-in wiring board shown in FIG. 同じく、図１に示す半導体パッケージ内蔵配線板の製造工程を示す図である。Similarly, it is a figure which shows the manufacturing process of the semiconductor package built-in wiring board shown in FIG. 同じく、図１に示す半導体パッケージ内蔵配線板の製造工程を示す図である。Similarly, it is a figure which shows the manufacturing process of the semiconductor package built-in wiring board shown in FIG.

以下、本発明の具体的特徴について、発明を実施するための形態に基づいて説明する。 Hereinafter, specific features of the present invention will be described based on embodiments for carrying out the invention.

（半導体パッケージ内蔵配線板）
図１は、本発明の半導体パッケージ内蔵配線板の一例を示す断面構成図である。図１に示す半導体パッケージ内蔵配線板１０は、下側から順に第１の配線パターン１１１、第２の配線パターン１１２、第３の配線パターン１１３、第４の配線パターン１１４、第５の配線パターン１１５、第６の配線パターン１１６、第７の配線パターン１１７及び第８の配線パターン１１８を有している。第１の配線パターン１１１は、配線板１０の下方に露出しているとともに、第８の配線パターン１１８は、配線板１０の上方に露出している。また、これらの配線パターン１１１から１１８は互いに略平行に配置されている。 (Semiconductor package built-in wiring board)
FIG. 1 is a cross-sectional configuration diagram showing an example of a semiconductor package built-in wiring board according to the present invention. A wiring board 10 with a built-in semiconductor package shown in FIG. 1 includes a first wiring pattern 111, a second wiring pattern 112, a third wiring pattern 113, a fourth wiring pattern 114, and a fifth wiring pattern 115 in order from the bottom. The sixth wiring pattern 116, the seventh wiring pattern 117, and the eighth wiring pattern 118 are provided. The first wiring pattern 111 is exposed below the wiring board 10, and the eighth wiring pattern 118 is exposed above the wiring board 10. Also, these wiring patterns 111 to 118 are arranged substantially parallel to each other.

また、第１の配線パターン１１１から第８の配線パターン１１８における隣接する配線パターン間には、第１の絶縁部材１２１から第７の絶縁部材１２７がそれぞれ存在している。 The first insulating member 121 to the seventh insulating member 127 exist between the adjacent wiring patterns in the first wiring pattern 111 to the eighth wiring pattern 118, respectively.

具体的には、第１の配線パターン１１１及び第２の配線パターン１１２間には第１の絶縁部材１２１が存在し、第２の配線パターン１１２及び第３の配線パターン１１３間には第２の絶縁部材１２２が存在し、第３の配線パターン１１３及び第４の配線パターン１１４間には第３の絶縁部材１２３が存在している。さらに、第４の配線パターン１１４及び第５の配線パターン１１５間には第４の絶縁部材１２４が存在し、第５の配線パターン１１５及び第６の配線パターン１１６間には第５の絶縁部材１２５が存在し、第６の配線パターン１１６及び第７の配線パターン１１７間には第６の絶縁部材１２６が存在し、第７の配線パターン１１７及び第８の配線パターン１１８間には第７の絶縁部材１２７が存在している。 Specifically, the first insulating member 121 exists between the first wiring pattern 111 and the second wiring pattern 112, and the second insulating film 121 is interposed between the second wiring pattern 112 and the third wiring pattern 113. An insulating member 122 exists, and a third insulating member 123 exists between the third wiring pattern 113 and the fourth wiring pattern 114. Further, the fourth insulating member 124 exists between the fourth wiring pattern 114 and the fifth wiring pattern 115, and the fifth insulating member 125 is interposed between the fifth wiring pattern 115 and the sixth wiring pattern 116. There is a sixth insulating member 126 between the sixth wiring pattern 116 and the seventh wiring pattern 117, and a seventh insulation between the seventh wiring pattern 117 and the eighth wiring pattern 118. Member 127 is present.

さらに、第１の配線パターン１１１から第８の配線パターン１１８における隣接する配線パターン間は、第１の層間接続体１３１から第７の層間接続体１３７によって互いに電気的に接続されている。 Further, adjacent wiring patterns in the first wiring pattern 111 to the eighth wiring pattern 118 are electrically connected to each other by the first interlayer connection 131 to the seventh interlayer connection 137.

具体的には、第１の配線パターン１１１及び第２の配線パターン１１２間は第１の層間接続体１３１によって電気的に接続され、第２の配線パターン１１２及び第３の配線パターン１１３間は第２の層間接続体１３２によって電気的に接続され、第３の配線パターン１１３及び第４の配線パターン１１４間は第３の層間接続体１３３によって電気的に接続されている。さらに、第４の配線パターン１１４及び第５の配線パターン１１５間は第４の層間接続体１３４によって電気的に接続され、第５の配線パターン１１５及び第６の配線パターン１１６間は第５の層間接続体１３５によって電気的に接続され、第６の配線パターン１１６及び第７の配線パターン１１７間は第６の層間接続体１３６で電気的に接続され、第７の配線パターン１１７及び第８の配線パターン１１８間は第７の層間接続体１３７によって電気的に接続されている。 Specifically, the first wiring pattern 111 and the second wiring pattern 112 are electrically connected by the first interlayer connector 131, and the second wiring pattern 112 and the third wiring pattern 113 are connected between the first wiring pattern 111 and the third wiring pattern 113. The second interlayer connection 132 is electrically connected, and the third wiring pattern 113 and the fourth wiring pattern 114 are electrically connected by the third interlayer connection 133. Further, the fourth wiring pattern 114 and the fifth wiring pattern 115 are electrically connected by the fourth interlayer connector 134, and the fifth wiring pattern 115 and the sixth wiring pattern 116 are connected to the fifth interlayer. The sixth wiring pattern 116 and the seventh wiring pattern 117 are electrically connected by the sixth interlayer connector 136, and the seventh wiring pattern 117 and the eighth wiring are electrically connected by the connection body 135. The patterns 118 are electrically connected by a seventh interlayer connector 137.

これによって、図１に示す配線板１０は、いわゆる８層構造の多層配線板を構成している。但し、層数は必要に応じて任意に決定することができる。 Thereby, the wiring board 10 shown in FIG. 1 constitutes a so-called eight-layer multilayer wiring board. However, the number of layers can be arbitrarily determined as necessary.

なお、図１においては、第１の絶縁部材１２１から第７の絶縁部材１２７を識別可能に記載しているが、実際には互いに融着しているので、これら絶縁部材の識別は困難である。本実施形態では、本発明の特徴を明確にすべく、便宜上、これら絶縁部材を識別可能に記載している。 In FIG. 1, the first insulating member 121 to the seventh insulating member 127 are described so as to be identifiable, but since they are actually fused to each other, it is difficult to identify these insulating members. . In this embodiment, in order to clarify the features of the present invention, these insulating members are described so as to be identifiable for convenience.

本実施形態において、第１の配線パターン１１１〜第８の配線パターン１１８は請求項１における“複数の第１の配線パターン”に相当し、第１の絶縁部材１２１〜第７の配線パターン１２７は請求項１における“複数の第１の絶縁部材”に相当する。 In the present embodiment, the first wiring pattern 111 to the eighth wiring pattern 118 correspond to “a plurality of first wiring patterns” in claim 1, and the first insulating member 121 to the seventh wiring pattern 127 are This corresponds to “a plurality of first insulating members” in claim 1.

また、図１に示す配線板１０の、第２の絶縁部材１２２から第５の絶縁部材１２５に亘って半導体パッケージ２０が埋設されている。 Further, the semiconductor package 20 is embedded from the second insulating member 122 to the fifth insulating member 125 of the wiring board 10 shown in FIG.

半導体パッケージ２０は、半導体チップ２１がＡｕバンプ２２を介して、パッケージを構成する支持基板である両面基板２３に対してフリップチップ接合されており、半導体チップ２１と両面基板２３との間にアンダーフィル樹脂２４が注入されるとともに、封止樹脂２５によって封止されている。なお、両面基板２３は、請求項６における第２の両面基板に相当する。また、Ａｕバンプに代えて、はんだ材（Ｃ４接続の場合）や金属ポスト（例えばＣｕポスト）などを用いることもできる。 In the semiconductor package 20, the semiconductor chip 21 is flip-chip bonded to the double-sided substrate 23 that is a support substrate constituting the package via the Au bumps 22, and the underfill is provided between the semiconductor chip 21 and the double-sided substrate 23. Resin 24 is injected and sealed with sealing resin 25. The double-sided board 23 corresponds to the second double-sided board in claim 6. Moreover, it can replace with Au bump and can use a solder material (in the case of C4 connection), a metal post (for example, Cu post), etc.

両面基板２３は、絶縁部材２２１の両面に一対の配線パターン２１１及び２１２が形成されてなる。図から明らかなように、本実施形態では、両面基板２３の配線パターン２１１に対して半導体チップ２１がフリップチップ接合されている。配線パターン２１１及び２１２間は層間接続体２３５で電気的に接続され、配線パターン２１２及び第７の配線パターン１１７間は層間接続体２３６で電気的に接続されている。これによって、半導体チップ２１は、配線板１０における総ての配線パターンと電気的に接合され、所定の外部回路によって電気的に制御可能となるとともに、半導体チップ２１で生成された電気信号を外部に取り出せるようになっている。 The double-sided board 23 has a pair of wiring patterns 211 and 212 formed on both sides of an insulating member 221. As is apparent from the figure, in this embodiment, the semiconductor chip 21 is flip-chip bonded to the wiring pattern 211 of the double-sided substrate 23. The wiring patterns 211 and 212 are electrically connected by an interlayer connector 235, and the wiring pattern 212 and the seventh wiring pattern 117 are electrically connected by an interlayer connector 236. As a result, the semiconductor chip 21 is electrically joined to all the wiring patterns on the wiring board 10 and can be electrically controlled by a predetermined external circuit, and the electric signal generated by the semiconductor chip 21 is externally transmitted. It can be taken out.

また、図１から明らかなように、半導体パッケージ２０の、半導体チップ２１の非接続面側に位置する主面２０Ａを、熱伝導性のフィルム又はペースト３０によって第２の配線パターン１１２に対して接続するようにしている。したがって、半導体パッケージ２０からの発熱を、熱伝導性のフィルム又はペースト３０、第２の配線パターン１１２、第１の配線パターン１１１及び層間接続体１３１を介して外部に放熱することができる。したがって、半導体チップ２１が発する熱は熱伝導性のフィルム又はペースト３０を経由して基板内層の金属部と直接接続する構造の提供が可能となり、発熱量が大きい半導体部品を内蔵した時にも、基板表面へ効果的に熱を伝導させることが可能となる。 As is clear from FIG. 1, the main surface 20 </ b> A located on the non-connecting surface side of the semiconductor chip 21 of the semiconductor package 20 is connected to the second wiring pattern 112 by a heat conductive film or paste 30. Like to do. Therefore, the heat generated from the semiconductor package 20 can be radiated to the outside through the thermally conductive film or paste 30, the second wiring pattern 112, the first wiring pattern 111, and the interlayer connector 131. Accordingly, it is possible to provide a structure in which the heat generated by the semiconductor chip 21 is directly connected to the metal portion of the inner layer of the substrate via the thermally conductive film or paste 30, and even when a semiconductor component having a large amount of heat generation is incorporated, Heat can be effectively conducted to the surface.

なお、第１の絶縁部材１２１の両面に第２の配線パターン１１２及び第１の配線パターン１１１が形成されてなる両面基板は、半導体パッケージ２０に対する支持基板１１として機能する。なお、この両面基板は、請求項５における第１の両面基板に相当する。 Note that the double-sided substrate in which the second wiring pattern 112 and the first wiring pattern 111 are formed on both surfaces of the first insulating member 121 functions as the support substrate 11 for the semiconductor package 20. This double-sided board corresponds to the first double-sided board in claim 5.

さらに、半導体パッケージ２０を第２の配線パターン１１２に接続する際にはんだ材を用いていないので、約２５０℃の高温ではんだ材をリフローさせる必要がなく、熱伝導性のフィルム又はペースト３０を約１５０℃程度で硬化させることによって上述した接合を行なうことができる。したがって、はんだ材を用いた場合に比較して、本実施例で示すように熱伝導性のフィルム又はペースト３０を用いた場合では、接続に際して要求される温度が約１００℃程度低くなる。したがって、半導体パッケージ内蔵配線板１０を製造する時点においても、半導体パッケージ２０の接続の際に半導体パッケージ２０に負荷される熱エネルギーを低減することができるようになる。 Further, since the solder material is not used when connecting the semiconductor package 20 to the second wiring pattern 112, it is not necessary to reflow the solder material at a high temperature of about 250 ° C., and the thermally conductive film or paste 30 is reduced to about The above-described joining can be performed by curing at about 150 ° C. Therefore, as compared with the case where the solder material is used, when the heat conductive film or paste 30 is used as shown in the present embodiment, the temperature required for connection is lowered by about 100 ° C. Therefore, even when the semiconductor package built-in wiring board 10 is manufactured, the thermal energy loaded on the semiconductor package 20 when the semiconductor package 20 is connected can be reduced.

このような実装過程にある半導体パッケージが高温の状態に晒されると、反りが発生して実装歩留りを劣化させてしまうという問題があるが、本態様では上述のように実装温度が低いので、反りによる実装歩留りを低下させることがない。また、上述のようにして実装を完了した後も、接続部において応力が残留し、信頼性を劣化させてしまうという問題を回避することができる。 When a semiconductor package in such a mounting process is exposed to a high temperature state, there is a problem that warpage occurs and deteriorates the mounting yield. However, in this aspect, the mounting temperature is low as described above. Does not reduce the mounting yield. Moreover, even after the mounting is completed as described above, it is possible to avoid the problem that the stress remains in the connection portion and the reliability is deteriorated.

なお、上述した熱伝導性のフィルム又はペーストは、例えば樹脂中に高熱伝導性のフィラーを分散含有させることによって得ることができる。樹脂としては、エポキシ樹脂、フェノール樹脂、ポリイミド樹脂、シリコーン樹脂、ポリエステル樹脂、ポリウレタン樹脂、アクリル樹脂、ポリオレフィン樹脂などを挙げることができる。フィラーとしては、シリカ、アルミナ、酸化モリブデン、酸化錫、酸化インジウム、酸化マンガンなどの酸化物に加えて、窒化アルミニウム、窒化ボロン、窒化シリコンなどの窒化物などのセラミックフィラー、又は金、銀、銅、カーボン、ニッケル、銀―銅合金（固溶体）、銀−カーボン固溶体などを挙げることができる。 The above-described heat conductive film or paste can be obtained, for example, by dispersing and containing a highly heat conductive filler in a resin. Examples of the resin include an epoxy resin, a phenol resin, a polyimide resin, a silicone resin, a polyester resin, a polyurethane resin, an acrylic resin, and a polyolefin resin. As the filler, in addition to oxides such as silica, alumina, molybdenum oxide, tin oxide, indium oxide and manganese oxide, ceramic fillers such as nitrides such as aluminum nitride, boron nitride and silicon nitride, or gold, silver and copper , Carbon, nickel, silver-copper alloy (solid solution), silver-carbon solid solution, and the like.

なお、図１に示す半導体パッケージ内蔵配線板１０においては、総ての層間接続体が、該当する絶縁部材の厚さ方向に一致する軸を有し、前記軸方向の径が前記絶縁部材の厚さ方向で変化するようになっている。これは、以下に説明するように、図１に示す半導体パッケージ内蔵配線板１０をＢ^２ｉｔ（ビー・スクエア・イット：登録商標）を利用して製造したことに起因する。 In the semiconductor package built-in wiring board 10 shown in FIG. 1, all the interlayer connectors have axes that match the thickness direction of the corresponding insulating member, and the diameter in the axial direction is the thickness of the insulating member. It changes in the direction. As described below, this is because the semiconductor package built-in wiring board 10 shown in FIG. 1 is manufactured using B ² it (B Square It: registered trademark).

図２は、本発明の半導体パッケージ内蔵配線板の他の例を示す断面構成図である。図２に示す半導体パッケージ内蔵配線板４０は、配線パターンの数が６（第１の配線パターン１１１から第６の配線パターン１１６）であって６層構造の多層配線板を構成し、第３の配線パターン１１３と第４の配線パターン１１４とが、第３の絶縁部材１２３を貫通するようにして形成された金属導体１４３で電気的に接続されている点を除き、基本的な構造は図１に示す半導体パッケージ内蔵配線板１０と同様である。 FIG. 2 is a cross-sectional configuration diagram showing another example of the semiconductor package built-in wiring board of the present invention. The semiconductor package built-in wiring board 40 shown in FIG. 2 has a number of wiring patterns of six (first wiring pattern 111 to sixth wiring pattern 116) and constitutes a multilayer wiring board having a six-layer structure. The basic structure is shown in FIG. 1 except that the wiring pattern 113 and the fourth wiring pattern 114 are electrically connected by a metal conductor 143 formed so as to penetrate the third insulating member 123. The semiconductor package built-in wiring board 10 shown in FIG.

なお、図２から明らかなように、類似あるいは同一の構成要素については同一の参照数字を用いて表している。 As is clear from FIG. 2, similar or identical components are denoted by the same reference numerals.

図２に示す場合においても、半導体パッケージ２０の、半導体チップ２１の非接続面側に位置する主面２０Ａを、熱伝導性のフィルム又はペースト３０によって第２の配線パターン１１２（を含む支持基板）に対して接続するようにしている。したがって、半導体パッケージ２０からの発熱を、熱伝導性のフィルム又はペースト３０、第２の配線パターン１１２、第１の配線パターン１１１及び層間接続体１３１を介して外部に放熱することができる。したがって、半導体パッケージ２０の発熱による自身の反り、さらには半導体パッケージの反りに起因した半導体パッケージ内蔵配線板４０自体の反りを低減し、抑制することができる。 Also in the case shown in FIG. 2, the main surface 20 </ b> A located on the non-connecting surface side of the semiconductor chip 21 of the semiconductor package 20 is formed on the second wiring pattern 112 (including the supporting substrate) by the heat conductive film or paste 30. To connect to. Therefore, the heat generated from the semiconductor package 20 can be radiated to the outside through the thermally conductive film or paste 30, the second wiring pattern 112, the first wiring pattern 111, and the interlayer connector 131. Therefore, the warpage of the semiconductor package 20 due to heat generation, and further, the warpage of the semiconductor package built-in wiring board 40 itself due to the warpage of the semiconductor package can be reduced and suppressed.

さらに、半導体パッケージ２０を第２の配線パターン１１２に接続する際にはんだ材を用いていないので、約２５０℃の高温ではんだ材をリフローさせる必要がなく、熱伝導性のフィルム又はペースト３０を約１５０℃程度で硬化させることによって上述した接合を行なうことができる。したがって、はんだ材を用いた場合に比較して、本実施形態で示すように熱伝導性のフィルム又はペースト３０を用いた場合では、接続に際して要求される温度が約１００℃程度低くなる。したがって、半導体パッケージ内蔵配線板４０を製造する時点においても、半導体パッケージ２０の接続の際に半導体パッケージ２０に負荷される熱エネルギーを低減することができるようになる。 Further, since the solder material is not used when connecting the semiconductor package 20 to the second wiring pattern 112, it is not necessary to reflow the solder material at a high temperature of about 250 ° C., and the thermally conductive film or paste 30 is reduced to about The above-described joining can be performed by curing at about 150 ° C. Therefore, as compared with the case where the solder material is used, when the heat conductive film or paste 30 is used as shown in the present embodiment, the temperature required for the connection is reduced by about 100 ° C. Therefore, even when the semiconductor package built-in wiring board 40 is manufactured, the thermal energy loaded on the semiconductor package 20 when the semiconductor package 20 is connected can be reduced.

結果として、実装過程にある半導体パッケージが高温の状態に晒されることがなく、これに起因した反りの発生を抑制して実装歩留りを向上させることができ、さらに接続部において応力が残留することがないので、信頼性を劣化させてしまうという問題がない。 As a result, the semiconductor package in the mounting process is not exposed to a high temperature state, it is possible to improve the mounting yield by suppressing the warpage caused by this, and the stress may remain in the connection part. As a result, there is no problem of deteriorating reliability.

本実施形態では、第１の配線パターン１１１〜第６の配線パターン１１６は請求項１における“複数の第１の配線パターン”に相当し、第１の絶縁部材１２１〜第５の絶縁部材１２５は請求項１における“複数の第１の絶縁部材”に相当する。 In the present embodiment, the first wiring pattern 111 to the sixth wiring pattern 116 correspond to “a plurality of first wiring patterns” in claim 1, and the first insulating member 121 to the fifth insulating member 125 are This corresponds to “a plurality of first insulating members” in claim 1.

なお、図２に示す半導体パッケージ内蔵配線板４０においては、層間接続体（金属導体）１４３が、第３の絶縁部材１２３の厚さ方向に一致する軸を有し、前記軸方向の径が第３の絶縁部材１２３の厚さ方向で一定となっている。 In the semiconductor package built-in wiring board 40 shown in FIG. 2, the interlayer connector (metal conductor) 143 has an axis that coincides with the thickness direction of the third insulating member 123, and the diameter in the axial direction is the first. 3 is constant in the thickness direction of the insulating member 123.

図３は、本発明の半導体パッケージ内蔵配線板のその他の例を示す断面構成図である。図３に示す半導体パッケージ内蔵配線板５０は、熱伝導性のフィルム又はペースト３０の下方における、第１の配線パターン１１１及び第２の配線パターン１１２間において追加の層間接続体１５１が設けられている点を除き、基本的な構造は図１に示す半導体パッケージ内蔵配線板１０と同様である。 FIG. 3 is a cross-sectional configuration diagram showing another example of the semiconductor package built-in wiring board of the present invention. The semiconductor package built-in wiring board 50 shown in FIG. 3 is provided with an additional interlayer connector 151 between the first wiring pattern 111 and the second wiring pattern 112 below the thermally conductive film or paste 30. Except for this point, the basic structure is the same as that of the semiconductor package built-in wiring board 10 shown in FIG.

なお、図３から明らかなように、類似あるいは同一の構成要素については同一の参照数字を用いて表している。 As is clear from FIG. 3, similar or identical components are represented using the same reference numerals.

図３に示す場合においても、半導体パッケージ２０の、半導体チップ２１の非接続面側に位置する主面２０Ａを、熱伝導性のフィルム又はペースト３０によって第２の配線パターン１１２（を含む支持基板）に対して接続するようにしている。さらに、熱伝導性のフィルム又はペースト３０の下方、すなわち半導体パッケージ２０が熱的に接続されてなる第２の配線パターン１１２の下方における、第１の配線パターン１１１及び第２の配線パターン１１２間において追加のバンプ１５１が設けられている。 Also in the case shown in FIG. 3, the main surface 20 </ b> A located on the non-connecting surface side of the semiconductor chip 21 of the semiconductor package 20 is formed on the second wiring pattern 112 (including the supporting substrate) by the heat conductive film or paste 30. To connect to. Further, between the first wiring pattern 111 and the second wiring pattern 112 below the thermally conductive film or paste 30, that is, below the second wiring pattern 112 to which the semiconductor package 20 is thermally connected. Additional bumps 151 are provided.

したがって、半導体パッケージ２０からの発熱を、熱伝導性のフィルム又はペースト３０、第２の配線パターン１１２、第１の配線パターン１１１、層間接続体１３１及び追加の層間接続体１５１を介して外部に放熱することができる。この結果、半導体パッケージ２０の発熱による自身の反り、さらには半導体パッケージの反りに起因した半導体パッケージ内蔵配線板５０自体の反りを低減し、抑制することができる。また、図１に示す場合に比較して、本態様の半導体パッケージ内蔵配線板５０は、追加の層間接続体１５１が設けられているので、上述した作用効果を顕著に発現することができる。 Therefore, heat generated from the semiconductor package 20 is radiated to the outside through the thermally conductive film or paste 30, the second wiring pattern 112, the first wiring pattern 111, the interlayer connection 131, and the additional interlayer connection 151. can do. As a result, the warpage of the semiconductor package 20 due to heat generation, and further the warpage of the semiconductor package built-in wiring board 50 itself due to the warpage of the semiconductor package can be reduced and suppressed. Compared to the case shown in FIG. 1, the semiconductor package built-in wiring board 50 of this aspect is provided with the additional interlayer connection 151, and thus the above-described operational effects can be remarkably exhibited.

また、上述したように、熱伝導性のフィルム又はペースト３０は約１５０℃程度で硬化させることによって上述した接合を行なうことができるので、はんだ材を用いた場合に比較して、接続に際して要求される温度が約１００℃程度低くなり、半導体パッケージ内蔵配線板５０を製造する時点においても、半導体パッケージ２０の接続の際に半導体パッケージ２０に負荷される熱エネルギーを低減することができるようになる。 Further, as described above, since the heat conductive film or paste 30 can be bonded as described above by being cured at about 150 ° C., it is required for connection as compared with the case of using a solder material. Therefore, even when the semiconductor package built-in wiring board 50 is manufactured, the thermal energy applied to the semiconductor package 20 when the semiconductor package 20 is connected can be reduced.

なお、図３に示す半導体パッケージ内蔵配線板５０においては、追加の層間接続体１５１は、その他、第１の層間接続体と同様の構成を採っているが、必要に応じて、図２に示すような、第３の絶縁部材１２３の厚さ方向に一致する軸を有し、前記軸方向の径が第３の絶縁部材１２３の厚さ方向で一定となるような構成を採ることもできる。 In addition, in the semiconductor package built-in wiring board 50 shown in FIG. 3, the additional interlayer connection 151 has the same configuration as that of the first interlayer connection, but it is shown in FIG. 2 if necessary. It is also possible to employ a configuration that has an axis that coincides with the thickness direction of the third insulating member 123, and that the diameter in the axial direction is constant in the thickness direction of the third insulating member 123.

また、図３に示す態様は図２に示す態様と結合させることができ、図２に示すような構成の半導体パッケージ内蔵配線板４０において、第１の層間接続体１１１及び第２の層間接続体１１２間に追加の層間接続体１５１を形成することもできる。 3 can be combined with the embodiment shown in FIG. 2, and in the semiconductor package built-in wiring board 40 having the configuration shown in FIG. 2, the first interlayer connector 111 and the second interlayer connector are provided. An additional interlayer connection 151 may be formed between the layers 112.

（半導体パッケージ基板の製造方法）
次に図１に示す半導体パッケージ内蔵配線板１０の製造方法について簡単に説明する。図４〜６は、前記製造方法における工程図である。 (Method for manufacturing semiconductor package substrate)
Next, a method for manufacturing the semiconductor package built-in wiring board 10 shown in FIG. 1 will be briefly described. 4 to 6 are process diagrams in the manufacturing method.

最初に、図４に示すように、支持基板１１上に、半導体パッケージ２０の、導体チップ２１の非接続面側に位置する主面２０Ａを熱伝導性のフィルム又はペースト３０で熱的な接続搭載を行い、半導体パッケージ搭載配線層１２を形成する。なお、支持基板１１は、上述したように、第１の絶縁部材１２１の両面に第２の配線パターン１１２及び第１の配線パターン１１１が形成されてなる両面基板であって、本実施形態では、支持基板１１の、第２の配線パターン１１２に対して半導体パッケージ２０が接続される。 First, as shown in FIG. 4, on the support substrate 11, the main surface 20 </ b> A of the semiconductor package 20 located on the non-connection surface side of the conductor chip 21 is thermally connected and mounted with a heat conductive film or paste 30. The semiconductor package mounting wiring layer 12 is formed. Note that, as described above, the support substrate 11 is a double-sided substrate in which the second wiring pattern 112 and the first wiring pattern 111 are formed on both surfaces of the first insulating member 121. The semiconductor package 20 is connected to the second wiring pattern 112 of the support substrate 11.

なお、支持基板（両面基板）１１は、上述したようにＢ^２ｉｔによって形成する。具体的には、金属（例えば銅）箔上に例えばスクリーン印刷により、導電性材料からなる円錐状のバンプを形成し、次いで、前記バンプが貫通するようにして絶縁層を形成する。次いで、前記絶縁層上に金属（例えば銅）箔を配置し、その後、加熱加圧プレスを実施して前記絶縁層を硬化して得る。この場合、硬化後の絶縁層が第１の絶縁部材１２１を構成し、両面に形成された金属箔が第１の配線パターン１１１及び第２の配線パターン１１２を構成する。 The support substrate (double-sided substrate) 11 is formed by B ² it as described above. Specifically, a conical bump made of a conductive material is formed on a metal (for example, copper) foil by, for example, screen printing, and then an insulating layer is formed so that the bump penetrates. Next, a metal (for example, copper) foil is disposed on the insulating layer, and then the insulating layer is cured by heating and pressing. In this case, the cured insulating layer constitutes the first insulating member 121, and the metal foil formed on both surfaces constitutes the first wiring pattern 111 and the second wiring pattern 112.

次いで、図５に示すように、同じくＢ^２ｉｔによって形成した、第３の配線パターン１１３から第６の配線パターン１１６、これら配線パターン間等に存在する第２の絶縁部材１２２から第４の絶縁部材１２４、及び第３の配線パターン１１３から第６の配線パターン１１６等を電気的に接続する第２の層間接続体１３２から第５の層間接続体１３５を含む一対の中間配線層１３を形成する。 Next, as shown in FIG. 5, the third insulation pattern 113 to the sixth interconnection pattern 116, which are also formed by B ² it, and the fourth insulation from the second insulation member 122 existing between these interconnection patterns, etc. A pair of intermediate wiring layers 13 including the member 124 and the second interlayer connection body 132 to the fifth interlayer connection body 135 that electrically connect the third wiring pattern 113 to the sixth wiring pattern 116 and the like are formed. .

同様に、Ｂ^２ｉｔによって形成した、第７の配線パターン１１７から第８の配線パターン１１８、第６の絶縁部材１２６から第７の絶縁部材１２７、及び第７の配線パターン１１７及び第８の配線パターン１１８等を電気的に接続する第６の層間接続体１３６から第７の層間接続体１３７を含む外部配線層１４を形成する。 Similarly, the seventh wiring pattern 117 to the eighth wiring pattern 118, the sixth insulating member 126 to the seventh insulating member 127, and the seventh wiring pattern 117 and the eighth wiring formed by B ² it. The external wiring layer 14 including the sixth interlayer connector 136 to the seventh interlayer connector 137 that electrically connects the pattern 118 and the like is formed.

次いで、半導体パッケージ搭載配線層１２の両側に中間配線層１３を配置し、半導体パッケージ搭載配線層１２の上側に、半導体チップ２１と第６の層間接続体１３６とが電気的に接続するようにして外部配線層１４を配置するとともに、これら配線層を加熱した状態で押圧し、図６に示すような、半導体パッケージ内蔵配線板１０の中間体を得る。その後、外形加工等を施すことによって、図１に示す半導体パッケージ内蔵配線板１０を得る。 Next, the intermediate wiring layer 13 is disposed on both sides of the semiconductor package mounting wiring layer 12, and the semiconductor chip 21 and the sixth interlayer connector 136 are electrically connected to the upper side of the semiconductor package mounting wiring layer 12. While arranging the external wiring layer 14 and pressing these wiring layers in a heated state, an intermediate body of the semiconductor package built-in wiring board 10 as shown in FIG. 6 is obtained. Thereafter, by performing external processing or the like, the semiconductor package built-in wiring board 10 shown in FIG. 1 is obtained.

なお、図２に示す半導体パッケージ内蔵配線板４０を製造するに際しても、中間配線層１３を形成する際に、第３の絶縁部材１２３においてＢ^２ｉｔによって層間接続体を形成する代わりに、レーザ光照射によってビアホールを形成した後、ビアフィルメッキを実施して金属導体１４３を形成する点で相違し、その他の工程について上記同様である。 When manufacturing the semiconductor package built-in wiring board 40 shown in FIG. 2, when forming the intermediate wiring layer 13, a laser beam is used instead of forming an interlayer connector by B ² it in the third insulating member 123. After forming via holes by irradiation, via fill plating is performed to form metal conductors 143, and the other steps are the same as above.

また、図３に示す半導体パッケージ内蔵配線板５０を製造するに際しても、追加の層間接続体１５１を第１の層間接続体１３１と同時に形成する点を除き、その他の工程については上記同様である。 In addition, when manufacturing the semiconductor package built-in wiring board 50 shown in FIG. 3, the other steps are the same as described above except that the additional interlayer connection 151 is formed simultaneously with the first interlayer connection 131.

以上、本発明を上記具体例に基づいて詳細に説明したが、本発明は上記具体例に限定されるものではなく、本発明の範疇を逸脱しない限りにおいて、あらゆる変形や変更が可能である。 The present invention has been described in detail based on the above specific examples. However, the present invention is not limited to the above specific examples, and various modifications and changes can be made without departing from the scope of the present invention.

例えば、上記具体例では、半導体パッケージ２０は、半導体チップ２１をＡｕバンプ２２を介して、パッケージを構成する支持基板である両面基板２３に対してフリップチップ接合しているが、ワイヤーボンディングによって接合することもできる。なお、上述したように、Ａｕバンプに代えて、はんだ材（Ｃ４接続の場合）や金属ポスト（例えばＣｕポスト）などを用いることもできる。 For example, in the above specific example, the semiconductor package 20 is flip-chip bonded to the double-sided substrate 23 that is a support substrate constituting the package via the Au bumps 22 but is bonded by wire bonding. You can also. As described above, a solder material (in the case of C4 connection), a metal post (for example, Cu post), or the like can be used instead of the Au bump.

また、特に図示しないものの、半導体チップ２２の上面に位置する封止樹脂２５を例えばグラインダー等で露出させた後、当該露出部を熱伝導性のフィルム又はペースト３０を介して熱的に接続することもできる。この場合、半導体チップ２１と接続すべき配線パターンとの間には封止樹脂２５が存在しないので、半導体パッケージの配線パターンに対する熱的接続の効率が増大するようになる。 Although not particularly shown, after the sealing resin 25 located on the upper surface of the semiconductor chip 22 is exposed by, for example, a grinder, the exposed portion is thermally connected via a heat conductive film or paste 30. You can also. In this case, since the sealing resin 25 does not exist between the semiconductor chip 21 and the wiring pattern to be connected, the efficiency of thermal connection to the wiring pattern of the semiconductor package is increased.

１０、４０、５０半導体パッケージ内蔵配線板
１１（半導体パッケージに対する）支持基板
１２半導体パッケージ搭載配線層
１３中間配線層
１４外部配線層
２０半導体パッケージ
２１半導体チップ
２２Ａｕバンプ
２３（半導体パッケージを構成する）支持基板
２４アンダーフィル樹脂
２５封止樹脂
３０熱伝導性のフィルム又はペースト
１５１追加の層間接続体 10, 40, 50 Wiring board with built-in semiconductor package 11 Support substrate (for semiconductor package) 12 Wiring layer with semiconductor package 13 Intermediate wiring layer 14 External wiring layer 20 Semiconductor package 21 Semiconductor chip 22 Au bump 23 (constituting semiconductor package) Substrate 24 Underfill resin 25 Sealing resin 30 Thermally conductive film or paste 151 Additional interlayer connector

Claims

複数の第１の配線パターンと、
前記複数の第１の配線パターン間それぞれに位置する複数の第１の絶縁部材と、
前記複数の第１の絶縁部材の少なくとも一つの中に埋設された半導体パッケージとを具え、
前記半導体パッケージは、この半導体パッケージを構成する半導体チップの、前記複数の第１の配線パターンの一つに対する接続面と相対する非接続面側に位置する主面が、前記複数の第１の配線パターンの他の一つと熱的に接続されてなり、
前記複数の第１の配線パターンの少なくとも一部同士及び前記複数の第１の配線パターンの少なくとも一部と前記半導体チップとが、それぞれ複数の層間接続体で電気的に接続されてなることを特徴とする、半導体パッケージ内蔵配線板。 A plurality of first wiring patterns;
A plurality of first insulating members positioned between each of the plurality of first wiring patterns;
A semiconductor package embedded in at least one of the plurality of first insulating members,
In the semiconductor package, a main surface of a semiconductor chip constituting the semiconductor package, which is located on a non-connection surface side opposite to a connection surface for one of the plurality of first wiring patterns, is the plurality of first wirings. In thermal connection with the other one of the pattern,
At least a part of the plurality of first wiring patterns and at least a part of the plurality of first wiring patterns and the semiconductor chip are respectively electrically connected by a plurality of interlayer connectors. A semiconductor package built-in wiring board.

前記複数の第１の配線パターンの前記他の一つの下方において、前記複数の層間接続体の少なくとも一部を配置させたことを特徴とする、請求項１に記載の半導体パッケージ内蔵配線板。 2. The wiring board with a built-in semiconductor package according to claim 1, wherein at least a part of the plurality of interlayer connectors is arranged below the other one of the plurality of first wiring patterns. 3.

前記複数の層間接続体の少なくとも１つは、前記第１の絶縁部材の厚さ方向に一致する軸を有し、前記軸方向の径が前記第１の絶縁部材の厚さ方向で変化することを特徴とする、請求項１又は２に記載の半導体パッケージ内蔵配線板。 At least one of the plurality of interlayer connectors has an axis coinciding with the thickness direction of the first insulating member, and the diameter in the axial direction varies in the thickness direction of the first insulating member. The wiring board with a built-in semiconductor package according to claim 1, wherein:

前記複数の層間接続体の少なくとも１つは、前記第１の絶縁部材の厚さ方向に一致する軸を有し、前記軸方向の径が前記第１の絶縁部材の厚さ方向で一定であることを特徴とする、請求項１又は２に記載の半導体パッケージ内蔵配線板。 At least one of the plurality of interlayer connectors has an axis that matches the thickness direction of the first insulating member, and the diameter in the axial direction is constant in the thickness direction of the first insulating member. The semiconductor package built-in wiring board according to claim 1, wherein the wiring board has a built-in semiconductor package.

前記複数の第１の絶縁部材から選ばれる一つの絶縁部材と、前記複数の第１の配線パターンから選ばれ、前記一つの絶縁部材の両面に形成されてなる一対の配線パターンとから構成される第１の両面基板は、前記半導体パッケージに対する支持基板として機能することを特徴とする、請求項１〜４のいずれか一に記載の半導体パッケージ内蔵配線板。 One insulating member selected from the plurality of first insulating members and a pair of wiring patterns selected from the plurality of first wiring patterns and formed on both surfaces of the one insulating member. The semiconductor package built-in wiring board according to claim 1, wherein the first double-sided substrate functions as a support substrate for the semiconductor package.

前記半導体パッケージは、第２の絶縁部材の両面に一対の第２の配線パターンが形成されてなる第２の両面基板に対して、前記半導体チップがフリップチップ接合されてなることを特徴とする、請求項１〜５のいずれか一に記載の半導体パッケージ内蔵配線板。 The semiconductor package is characterized in that the semiconductor chip is flip-chip bonded to a second double-sided substrate in which a pair of second wiring patterns are formed on both sides of a second insulating member. The wiring board with a built-in semiconductor package according to claim 1.

複数の第１の配線パターン間それぞれに複数の第１の絶縁部材を位置させる工程と、
前記複数の第１の絶縁部材の少なくとも一つの中に、半導体パッケージを構成する半導体チップの、前記複数の第１の配線パターンの一つに対する接続面と相対する非接続面側に位置する前記半導体パッケージの主面が、前記複数の第１の配線パターンの他の一つと熱的に接続されるようにして、前記半導体パッケージを埋設する工程と、
前記複数の第１の配線パターンの少なくとも一部同士及び前記複数の第１の配線パターンの少なくとも一部と前記半導体チップとを、それぞれ複数の層間接続体で電気的に接続する工程と、
を具えることを特徴とする、半導体パッケージ内蔵配線板の製造方法。 A step of positioning a plurality of first insulating members between each of the plurality of first wiring patterns;
The semiconductor located on the non-connecting surface side of the semiconductor chip constituting the semiconductor package, which is opposite to the connecting surface for one of the plurality of first wiring patterns, in at least one of the plurality of first insulating members. Burying the semiconductor package such that a main surface of the package is thermally connected to another one of the plurality of first wiring patterns;
Electrically connecting at least a part of the plurality of first wiring patterns and at least a part of the plurality of first wiring patterns and the semiconductor chip with a plurality of interlayer connectors, respectively,
A method of manufacturing a semiconductor package built-in wiring board, comprising:

前記複数の第１の配線パターンの前記他の一つの下方において、前記複数の層間接続体の少なくとも一部を配置させたことを特徴とする、請求項７に記載の半導体パッケージ内蔵配線板の製造方法。 8. The semiconductor package built-in wiring board according to claim 7, wherein at least a part of the plurality of interlayer connectors is arranged below the other one of the plurality of first wiring patterns. 9. Method.

前記複数の層間接続体の少なくとも１つは、前記第１の絶縁部材の厚さ方向に一致する軸を有し、前記軸方向の径が前記第１の絶縁部材の厚さ方向で変化することを特徴とする、請求項７又は８に記載の半導体パッケージ内蔵配線板の製造方法。 At least one of the plurality of interlayer connectors has an axis coinciding with the thickness direction of the first insulating member, and the diameter in the axial direction varies in the thickness direction of the first insulating member. The method for manufacturing a wiring board with a built-in semiconductor package according to claim 7 or 8, wherein:

前記複数の層間接続体の少なくとも１つは、前記第１の絶縁部材の厚さ方向に一致する軸を有し、前記軸方向の径が前記第１の絶縁部材の厚さ方向で一定であることを特徴とする、請求項７又は８に記載の半導体パッケージ内蔵配線板の製造方法。 At least one of the plurality of interlayer connectors has an axis that matches the thickness direction of the first insulating member, and the diameter in the axial direction is constant in the thickness direction of the first insulating member. The method for producing a wiring board with a built-in semiconductor package according to claim 7 or 8, characterized in that:

前記複数の第１の絶縁部材から選ばれる一つの絶縁部材と、前記複数の第１の配線パターンから選ばれ、前記一つの絶縁部材の両面に形成されてなる一対の配線パターンとから構成される第１の両面基板を、前記半導体パッケージに対する支持基板として用いることを特徴とする、請求項７〜１０のいずれか一に記載の半導体パッケージ内蔵配線板の製造方法。 One insulating member selected from the plurality of first insulating members and a pair of wiring patterns selected from the plurality of first wiring patterns and formed on both surfaces of the one insulating member. The method for manufacturing a wiring board with a built-in semiconductor package according to any one of claims 7 to 10, wherein the first double-sided substrate is used as a support substrate for the semiconductor package.

前記半導体パッケージは、第２の絶縁部材の両面に一対の第２の配線パターンが形成されてなる第２の両面基板に対して、前記半導体チップをフリップチップ接合して形成することを特徴とする、請求項７〜１１のいずれか一に記載の半導体パッケージ内蔵配線板の製造方法。 The semiconductor package is formed by flip-chip bonding the semiconductor chip to a second double-sided substrate in which a pair of second wiring patterns are formed on both sides of a second insulating member. The manufacturing method of the wiring board with a built-in semiconductor package as described in any one of Claims 7-11.

第１の絶縁部材の両面に一対の第１の配線パターンが形成されてなる第１の両面基板上に、半導体パッケージを構成する半導体チップの、前記一対の第１の配線パターンの一方に対する接続面と相対する非接続面側に位置する前記半導体パッケージの主面が、前記一対の第１の配線パターンの他方と熱的に接続し、半導体パッケージ搭載配線層を形成する工程と、
少なくとも一対の第２の配線パターン及びこの第２の配線パターン間に位置する第２の絶縁部材からなり、前記少なくとも一対の第２の配線パターン間が第１の層間接続体で電気的に接続されてなる中間配線層を形成する工程と、
少なくとも一対の第３の配線パターン及びこの第３の配線パターン間に位置する第３の絶縁部材からなり、前記少なくとも一対の第３の配線パターン間が第２の層間接続体で電気的に接続されてなる外部配線層を形成する工程と、
前記半導体パッケージ搭載配線層の両側に前記中間配線層を配置し、前記半導体パッケージ搭載配線層の上側に、前記半導体チップと電気的に接続するようにして前記外部配線層を配置するとともに、前記半導体パッケージ搭載配線層、前記中間配線層及び前記外部配線層を押圧する工程と、
を具えることを特徴とする、半導体パッケージ内蔵配線板の製造方法。 A connection surface of a semiconductor chip constituting a semiconductor package on one of the pair of first wiring patterns on a first double-sided substrate having a pair of first wiring patterns formed on both surfaces of the first insulating member. A main surface of the semiconductor package located on the non-connection surface side opposite to the other is thermally connected to the other of the pair of first wiring patterns to form a semiconductor package mounting wiring layer;
It comprises at least a pair of second wiring patterns and a second insulating member located between the second wiring patterns, and the at least one pair of second wiring patterns are electrically connected by a first interlayer connector. Forming an intermediate wiring layer comprising:
It comprises at least a pair of third wiring patterns and a third insulating member located between the third wiring patterns, and the at least one pair of third wiring patterns is electrically connected by a second interlayer connector. Forming an external wiring layer comprising:
The intermediate wiring layer is disposed on both sides of the semiconductor package mounting wiring layer, the external wiring layer is disposed on the upper side of the semiconductor package mounting wiring layer so as to be electrically connected to the semiconductor chip, and the semiconductor A step of pressing the package mounting wiring layer, the intermediate wiring layer and the external wiring layer;
A method of manufacturing a semiconductor package built-in wiring board, comprising:

前記一対の第１の配線パターンの他方の下方において、前記複数の層間接続体の少なくとも一部を配置させたことを特徴とする、請求項１３に記載の半導体パッケージ内蔵配線板の製造方法。 14. The method of manufacturing a wiring board with a built-in semiconductor package according to claim 13, wherein at least a part of the plurality of interlayer connection bodies is disposed below the other of the pair of first wiring patterns.

前記第１の層間接続体及び第２の層間接続体の少なくとも１つは、前記第２の絶縁部材及び／又は前記第３の絶縁部材の厚さ方向に一致する軸を有し、前記軸方向の径が前記第２の絶縁部材及び／又は前記第３の絶縁部材の厚さ方向で変化することを特徴とする、請求項１３又は１４に記載の半導体パッケージ内蔵配線板の製造方法。 At least one of the first interlayer connector and the second interlayer connector has an axis that coincides with the thickness direction of the second insulating member and / or the third insulating member, and the axial direction The method of manufacturing a wiring board with a built-in semiconductor package according to claim 13 or 14, characterized in that the diameter of the second insulating member and / or the third insulating member changes in the thickness direction.

前記第１の層間接続体及び第２の層間接続体の少なくとも１つは、前記第２の絶縁部材及び／又は前記第３の絶縁部材の厚さ方向に一致する軸を有し、前記軸方向の径が前記第２の絶縁部材及び／又は前記第３の絶縁部材の厚さ方向で一定であることを特徴とする、請求項１３又は１４に記載の半導体パッケージ内蔵配線板の製造方法。 At least one of the first interlayer connector and the second interlayer connector has an axis that coincides with the thickness direction of the second insulating member and / or the third insulating member, and the axial direction The method of manufacturing a wiring board with a built-in semiconductor package according to claim 13 or 14, wherein a diameter of the semiconductor package is constant in a thickness direction of the second insulating member and / or the third insulating member.

前記半導体パッケージは、第４の絶縁部材の両面に一対の第４の配線パターンが形成されてなる第２の両面基板に対して、前記半導体チップをフリップチップ接合して形成することを特徴とする、請求項１３〜１６のいずれか一に記載の半導体パッケージ内蔵配線板の製造方法。 The semiconductor package is formed by flip-chip bonding the semiconductor chip to a second double-sided substrate in which a pair of fourth wiring patterns are formed on both sides of a fourth insulating member. The manufacturing method of the wiring board with a built-in semiconductor package as described in any one of Claims 13-16.