JP5037026B2

JP5037026B2 - Clock extraction circuit and optical receiver

Info

Publication number: JP5037026B2
Application number: JP2006081370A
Authority: JP
Inventors: 巨生鈴木; 仁之田上; 真弓石川; 成治小崎; 正道野上; 潤一中川
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 2006-03-23
Filing date: 2006-03-23
Publication date: 2012-09-26
Anticipated expiration: 2026-03-23
Also published as: JP2007259117A

Description

本発明は、入力信号データをリタイミングするためのクロック信号を抽出するクロック抽出回路、およびこのクロック抽出回路を備えた光受信器に関する。 The present invention relates to a clock extraction circuit that extracts a clock signal for retiming input signal data, and an optical receiver including the clock extraction circuit.

親局側光送受信装置（ＯＬＴ：ＯｐｔｉｃａｌＬｉｎｅＴｅｒｍｉｎａｌ）と加入者側光送受信装置（ＯＮＵ：ＯｐｔｉｃａｌＮｅｔｗｏｒｋＵｎｉｔ）までを光ファイバで結ぶアクセス系光伝送システムにおいては、光スプリッタにより１つのＯＬＴにて多数のＯＮＵを収容することにより、各加入者あたりの装置コストを低減することができる。 2. Description of the Related Art In an access optical transmission system that connects an optical fiber from a master station side optical transceiver (OLT) to a subscriber side optical transceiver unit (ONU: Optical Network Unit), there are many in one OLT using an optical splitter. By accommodating the ONU, it is possible to reduce the apparatus cost per subscriber.

このようなアクセス系光伝送システムの形態は、ＰＯＮ（ＰａｓｓｉｖｅＯｐｔｉｃａｌＮｅｔｗｏｒｋｓ）と呼ばれ、近年のＦＴＴＨ（Ｆｉｂｅｒ−ｔｏ−ｔｈｅ −Ｈｏｍｅ）システムにおいて主流となっている（例えば、非特許文献１参照）。 The form of such an access optical transmission system is called PON (Passive Optical Networks) and has become mainstream in recent FTTH (Fiber-to-the-Home) systems (for example, see Non-Patent Document 1). .

ＰＯＮネットワークにおいては、複数のＯＮＵからの上り信号を１台のＯＬＴにて収容するために、各ＯＮＵからの光信号が時間的に多重されたＴＤＭ（ＴｉｍｅＤｉｖｉｓｉｏｎＭｕｌｔｉｐｌｅｘｉｎｇ）方式が適用される。このため、各ＯＮＵからの光信号は、時間的に間欠したバースト信号であり、かつ、ＯＬＴから各ＯＮＵを結ぶ伝送路ファイバの距離が不均一なため、各バースト光信号の持つ位相情報が異なるといった課題が生じる。 In the PON network, in order to accommodate upstream signals from a plurality of ONUs in one OLT, a TDM (Time Division Multiplexing) system in which optical signals from each ONU are temporally multiplexed is applied. For this reason, the optical signal from each ONU is a burst signal that is intermittent in time, and the distance of the transmission line fiber connecting the ONT to each ONU is not uniform, so that the phase information of each burst optical signal is different. Such a problem arises.

ＯＬＴの受信部には、このバースト信号から高速に位相情報を抽出し、入力データ信号に応じて位相同期したクロック信号を瞬時に再生することが要求される。そこで、このようなバースト信号から高速にクロック信号を抽出する従来技術がある（例えば、非特許文献２参照）。 The OLT receiving unit is required to extract phase information from the burst signal at high speed and instantly reproduce a clock signal synchronized in phase according to the input data signal. Therefore, there is a conventional technique for extracting a clock signal from such a burst signal at high speed (see, for example, Non-Patent Document 2).

この従来技術の動作について説明する。図９は、従来の光受信器の構成図である。この光受信器は、データ位相検出回路２１０、第１のゲート付き発振器２２０、第２のゲート付き発振器２３０、クロック出力回路２４０、データ識別再生回路２５０、およびクロック周波数同期回路２６０で構成される。 The operation of this prior art will be described. FIG. 9 is a configuration diagram of a conventional optical receiver. This optical receiver includes a data phase detection circuit 210, a first gated oscillator 220, a second gated oscillator 230, a clock output circuit 240, a data identification / reproduction circuit 250, and a clock frequency synchronization circuit 260.

データ位相検出回路２１０は、入力データの立ち上がり位相、および立ち下がり位相をゲート信号として抽出する回路である。第１のゲート付き発振器２２０は、データ位相検出回路２１０から出力されたデータ立ち上がり位相信号にてクロック周波数信号を発出し、データ立ち下がり位相信号にて停止する発振器である。 The data phase detection circuit 210 is a circuit that extracts a rising phase and a falling phase of input data as a gate signal. The first gated oscillator 220 is an oscillator that generates a clock frequency signal with the data rising phase signal output from the data phase detection circuit 210 and stops with the data falling phase signal.

一方、第２のゲート付き発振器２３０は、第１のゲート付き発振器２２０とは逆に、データ位相検出回路２１０から出力されたデータ立ち下がり位相信号にてクロック周波数信号を発出し、データ立ち上がり位相信号にて停止する発振器である。クロック出力回路２４０は、第１のゲート付き発振器２２０および第２のゲート付き発振器２３０の出力を論理和回路により合成し、再生クロックとして出力する回路である。 On the other hand, in contrast to the first gated oscillator 220, the second gated oscillator 230 generates a clock frequency signal by the data falling phase signal output from the data phase detection circuit 210, and the data rising phase signal. It is an oscillator that stops at. The clock output circuit 240 is a circuit that synthesizes the outputs of the first gated oscillator 220 and the second gated oscillator 230 by an OR circuit and outputs the result as a recovered clock.

データ識別再生回路２５０は、再生クロックを用いて入力データのリタイミングを行う回路である。さらに、クロック周波数同期回路２６０は、第１のゲート付き発振器２２０および第２のゲート付き発振器２３０の周波数同期を行うために、第３のゲート付き発振器とシステムクロック周波数を周波数同期させ、同期した周波数制御信号を発生し、周波数制御信号を各ゲート付き発振器に供給する回路である。 The data identification and reproduction circuit 250 is a circuit that performs retiming of input data using a reproduction clock. Further, the clock frequency synchronization circuit 260 synchronizes the system clock frequency with the third gated oscillator 220 in order to synchronize the frequency of the first gated oscillator 220 and the second gated oscillator 230, and the synchronized frequency. A circuit that generates a control signal and supplies the frequency control signal to each gated oscillator.

図１０は、従来回路のタイミングチャートを示した図である。（ａ）は入力データ、（ｂ）は第１のゲート付き発振器２２０の出力、（ｃ）は第２のゲート付き発振器２３０の出力、（ｄ）はクロック出力回路２４０の出力をそれぞれ示している。 FIG. 10 is a diagram showing a timing chart of the conventional circuit. (A) is the input data, (b) is the output of the first gated oscillator 220, (c) is the output of the second gated oscillator 230, and (d) is the output of the clock output circuit 240. .

入力データ（ａ）が入力されると、第１のゲート付き発振器２２０は、その立ち上がり位相に同期して発振し、立ち下がり位相に同期して停止する（図１０の出力（ｂ）参照）。逆に、第２のゲート付き発振器２３０は、立ち下がり位相に同期して発振し、立ち上がり位相に同期して停止する（図１０の出力（ｃ）参照）。 When the input data (a) is input, the first gated oscillator 220 oscillates in synchronization with the rising phase and stops in synchronization with the falling phase (see output (b) in FIG. 10). Conversely, the second gated oscillator 230 oscillates in synchronization with the falling phase and stops in synchronization with the rising phase (see output (c) in FIG. 10).

このように、一方の発振器が停止している時には、もう一方の発振器がクロック信号を発出するため、２つの発振器出力を論理和合成して反転出力することで、入力データに位相同期した連続のクロック信号が瞬時に抽出されることとなる（図１０の出力（ｄ）参照）。また、各発振器の周波数は、クロック周波数同期回路２６０によりシステムクロックと同期制御されている。 In this way, when one oscillator is stopped, the other oscillator issues a clock signal. Therefore, the two oscillator outputs are logically combined and inverted to output a continuous signal that is phase-synchronized with the input data. The clock signal is instantaneously extracted (see output (d) in FIG. 10). The frequency of each oscillator is synchronously controlled with the system clock by the clock frequency synchronization circuit 260.

また、再生クロック出力として反転クロック（ｄ）を用いることで、入力データに対してデータリタイミング時の位相余裕を最も大きく確保できるデータ中心点でのデータ再生動作を行うことができる。この抽出クロック信号を用いて入力データをリタイミングすることで、高速なクロック抽出および光受信回路を提供する。 Further, by using the inverted clock (d) as the reproduction clock output, it is possible to perform the data reproduction operation at the data center point that can secure the largest phase margin at the time of data retiming for the input data. By retiming input data using this extracted clock signal, a high-speed clock extraction and optical receiver circuit is provided.

従来のクロック抽出回路および光受信器は、以上のように構成されており、各加入者から入力されたデータの持つ位相情報が不均一で、かつ、時間的に間欠したバースト光信号が入力された場合でも、入力データ位相を直接反映したゲート信号を生成、抽出して発振器の発出位相タイミングを制御している。 The conventional clock extraction circuit and optical receiver are configured as described above, and the phase information of the data input from each subscriber is non-uniform and temporally intermittent burst optical signals are input. Even in such a case, a gate signal that directly reflects the input data phase is generated and extracted to control the oscillation phase timing of the oscillator.

これにより、入力データから位相同期クロックを抽出する手段として従来から一般的に用いられている、帰還制御同期回路ＰＬＬ（ＰｈａｓｅｄＬｏｃｋＬｏｏｐ）を用いたクロック抽出回路では困難であった、高速のクロック抽出回路および光受信器を提供していた。 As a result, high-speed clock extraction, which has been difficult with a clock extraction circuit using a feedback control synchronization circuit PLL (Phased Lock Loop), which has been conventionally used as a means for extracting a phase synchronization clock from input data. Circuits and optical receivers were provided.

IEEE Standard、802.3ah（2004）IEEE Standard, 802.3ah (2004) Y. Ota et al.、JOURNAL OF LIGHTWABE TECHNOLOGY. Vol.12、 No.2（1994）Y. Ota et al., JOURNAL OF LIGHTWABE TECHNOLOGY. Vol.12, No.2 (1994)

しかしながら、従来技術には次のような課題がある。図１０に示した従来回路のタイミングチャートは、入力データのデューティ比が理想である５０％の場合について説明した。しかしながら、実際の入力データにおけるデューティ比は、理想的な５０％であるとは限らない。 However, the prior art has the following problems. The timing chart of the conventional circuit shown in FIG. 10 explained the case where the duty ratio of the input data is 50% which is an ideal. However, the duty ratio in actual input data is not necessarily an ideal 50%.

実際には、データが送信される送信端でのデューティ歪みに加えて、特に、高速なデータビットレートにおいては、伝送路ファイバ波長分散によるデューティ歪み、受信器の前端に取り付けられるプリアンプおよび振幅一定増幅器などの増幅特性に依存して、デューティ比が大きく変化する。 Actually, in addition to the duty distortion at the transmission end where data is transmitted, especially at a high data bit rate, the duty distortion due to transmission line fiber chromatic dispersion, the preamplifier and the constant amplitude amplifier attached to the front end of the receiver. Depending on the amplification characteristics such as, the duty ratio changes greatly.

加えて、加入者からの上り信号が時間的に間欠する光加入者伝送システムにおいては、バースト光信号入力端において、過渡的な強度変動なく増幅することは困難であり、入力データにおけるデューティ比が理想的な５０％の状態から変動することは、通常発生する。特に、ギガビットを越えた高速データ信号に対しては、この問題は大きくなる。 In addition, in an optical subscriber transmission system in which the upstream signal from the subscriber is intermittent in time, it is difficult to amplify without transient intensity fluctuation at the burst optical signal input end, and the duty ratio in the input data is Fluctuations from the ideal 50% state usually occur. This problem is particularly serious for high-speed data signals exceeding gigabits.

このような問題に対応するために、一般的なＯＬＴ受信器は、クロック抽出回路において、入力デューティ歪みを吸収することが要求されている。クロック抽出回路にて入力デューティ歪みを補償することで、光送信器、受信プリアンプおよび振幅一定増幅器におけるデューティ歪み特性を緩和し、低性能化による装置コストを低減できるといった利点を持つことができる。 In order to cope with such a problem, a general OLT receiver is required to absorb input duty distortion in a clock extraction circuit. Compensating the input duty distortion by the clock extraction circuit can relax the duty distortion characteristics of the optical transmitter, the reception preamplifier, and the constant amplitude amplifier, and can reduce the apparatus cost due to the low performance.

また、各デバイスの低性能化は、多くの収容端末装置が配置される光加入者伝送システムにおいて、その生産性、信頼性を高めることとなり、ひいては、低コストで高品質な伝送システムをマスユーザに提供できるといった効果を持つ。 In addition, the low performance of each device increases the productivity and reliability of an optical subscriber transmission system in which a large number of accommodating terminal devices are arranged. As a result, a low-cost, high-quality transmission system is mass-user. It has the effect that it can be provided.

図１１は、従来回路において入力データのデューティが２５％である場合のタイミングチャートを示した図である。このような、入力データのデューティ比がクロックパルス幅に近接した場合には、第１のゲート付き発振器２２０の停止タイミングと、第２のゲート付き発振器２３０の発出タイミングが近接する。この結果、再生クロックにおけるクロック再生誤動作が発生し、正常なデータ識別再生が不可能となる。 FIG. 11 is a timing chart when the duty of the input data is 25% in the conventional circuit. When the duty ratio of the input data is close to the clock pulse width, the stop timing of the first gated oscillator 220 and the emission timing of the second gated oscillator 230 are close to each other. As a result, a clock recovery malfunction occurs in the recovered clock, and normal data identification / reproduction becomes impossible.

また、クロックが正常に再生された場合でも、リタイミングを行うクロックの位相は、入力データ歪みに関係なく常に入力データ立ち上がり位相から１／２クロック周波数だけずれた位置に設定される。このため、入力データパルス幅が正常な１クロック周期幅を持たない場合には、結果的に、データ識別再生回路におけるリタイミングに必要な位相余裕が減少し、最悪の場合には識別不能となる。 Even when the clock is normally reproduced, the phase of the clock for performing retiming is always set to a position shifted by 1/2 clock frequency from the input data rising phase regardless of the input data distortion. For this reason, when the input data pulse width does not have a normal one-clock cycle width, the phase margin required for retiming in the data identification / reproduction circuit is reduced as a result, and in the worst case, identification is impossible. .

本発明は上述のような課題を解決するためになされたもので、加入者からの上り信号が時分割多重された光加入者伝送システムにおいて、加入者からの時間的に間欠したバースト光信号のデューティ比が歪んでいる場合にも、受信データに最適なリタイミング位相を持つクロック信号を高速に抽出することのできるクロック信号抽出回路および光受信器を得ることを目的とする。 The present invention has been made in order to solve the above-described problems. In an optical subscriber transmission system in which uplink signals from subscribers are time-division multiplexed, temporal burst optical signals from subscribers are transmitted. An object of the present invention is to obtain a clock signal extraction circuit and an optical receiver that can extract a clock signal having an optimal retiming phase for received data at high speed even when the duty ratio is distorted.

本発明に係るクロック信号抽出回路は、入力データ信号を再生するためのクロック信号を、入力データ信号に応じて位相同期した信号として入力データから抽出するクロック抽出回路であって、入力データ信号の立ち上がりに同期した信号を第１のゲート信号として抽出、発出する第１の入力データ位相検出回路と、入力データ信号の立ち下がりに同期した信号を第２のゲート信号として抽出、発出する第２の入力データ位相検出回路と、第１のゲート信号の正論理信号に位相同期して、第１のクロック信号の発振／停止を行う第１のゲート付き発振器と、第２のゲート信号の正論理信号に位相同期して、第２のクロック信号の発振／停止を行うとともに、第２のクロック信号に基づいて第２のゲート信号の入力位相に対して順次位相差を有する複数のＮ位相クロック信号（Ｎは２以上の整数）を発生する第２のゲート付きＮ位相発振器と、第１のクロック信号と第２のクロック信号との相対的な位相差に基づいて、入力データ信号の中心位相範囲を検出し、中心位相範囲をデータ中心位相ゲート信号として発出するデータ中心位相検出回路と、複数のＮ位相クロック信号の中で、データ中心位相ゲート信号と同期したクロック信号の立ち上がりエッジを用いてデータ中心位相ゲート信号をラッチし、Ｎビットのクロック選択信号を発生するクロック選択信号発生回路と、Ｎビットのクロック選択信号に対応して複数のＮ位相クロック信号の中から特定の位相クロック信号を、入力データ信号を再生するためのクロック信号として出力するクロック選択回路とを備えたものである。 A clock signal extraction circuit according to the present invention is a clock extraction circuit that extracts a clock signal for reproducing an input data signal from input data as a phase-synchronized signal according to the input data signal. A first input data phase detection circuit that extracts and emits a signal synchronized with the first gate signal, and a second input that extracts and emits a signal synchronized with the falling edge of the input data signal as a second gate signal A data phase detection circuit, a first gated oscillator that oscillates / stops the first clock signal in synchronization with the positive logic signal of the first gate signal, and a positive logic signal of the second gate signal. The second clock signal is oscillated / stopped in phase synchronization, and has a phase difference with respect to the input phase of the second gate signal based on the second clock signal. A second gated N-phase oscillator that generates a plurality of N-phase clock signals (N is an integer greater than or equal to 2), and a relative phase difference between the first clock signal and the second clock signal, A data center phase detection circuit that detects the center phase range of the input data signal and emits the center phase range as the data center phase gate signal, and a clock signal synchronized with the data center phase gate signal among a plurality of N phase clock signals A clock selection signal generating circuit for latching the data center phase gate signal using a rising edge of the N-bit and generating an N-bit clock selection signal, and a plurality of N-phase clock signals corresponding to the N-bit clock selection signal And a clock selection circuit that outputs a specific phase clock signal as a clock signal for reproducing an input data signal.

また、本発明に係る光受信器は、クロック抽出回路と、クロック抽出回路内のクロック選択回路から出力されるクロック信号により、入力データ信号のリタイミング再生を行うデータ識別再生回路と、データ識別再生回路の出力を、クロック選択回路からのクロック信号に従って再生蓄積データとして順次蓄積し、再生蓄積データをシステムクロックに従って順次出力する順次蓄積出力回路とを備えたものである。 An optical receiver according to the present invention includes a clock extraction circuit, a data identification reproduction circuit that performs retiming reproduction of an input data signal by a clock signal output from a clock selection circuit in the clock extraction circuit, and a data identification reproduction And a sequential storage output circuit that sequentially stores the output of the circuit as reproduction storage data in accordance with a clock signal from a clock selection circuit and sequentially outputs the reproduction storage data in accordance with a system clock.

本発明によれば、多位相のゲート付き発振器、および立ち上がり位相同期クロックと立ち下がり位相同期クロックとの位相差からデータ中心位相範囲を検出して、入力データに最適なリタイミング位相を持つ再生クロックを生成できることにより、加入者からの上り信号が時分割多重された光加入者伝送システムにおいて、加入者からの時間的に間欠したバースト光信号のデューティ比が歪んでいる場合にも、受信データに最適なリタイミング位相を持つクロック信号を高速に抽出することのできるクロック信号抽出回路および光受信器を得ることができる。 According to the present invention, a multi-phase gated oscillator and a recovered clock having a retiming phase optimum for input data by detecting a data center phase range from a phase difference between a rising phase synchronizing clock and a falling phase synchronizing clock In the optical subscriber transmission system in which the upstream signal from the subscriber is time-division multiplexed, even when the duty ratio of the temporally burst optical signal from the subscriber is distorted, the received data is A clock signal extraction circuit and an optical receiver that can extract a clock signal having an optimal retiming phase at high speed can be obtained.

以下、本発明のクロック信号抽出回路および光受信器の好適な実施の形態につき図面を用いて説明する。 Hereinafter, preferred embodiments of a clock signal extraction circuit and an optical receiver according to the present invention will be described with reference to the drawings.

実施の形態１．
図１は、本発明の実施の形態１における光受信器のブロック図である。この光受信器は、第１の入力データ位相検出回路１０、第２の入力データ位相検出回路２０、第１のゲート付き発振器３０、第２のゲート付きＮ位相発振器４０、データ中心位相検出回路５０、クロック選択信号発生回路６０、セレクタ回路７０、クロック周波数同期回路８０、システムクロック発生回路９０、およびデータ識別再生回路１００で構成される。ここで、データ識別再生回路１００以外の部分が、クロック抽出回路に相当する。 Embodiment 1 FIG.
FIG. 1 is a block diagram of an optical receiver according to Embodiment 1 of the present invention. The optical receiver includes a first input data phase detection circuit 10, a second input data phase detection circuit 20, a first gated oscillator 30, a second gated N phase oscillator 40, and a data center phase detection circuit 50. , A clock selection signal generation circuit 60, a selector circuit 70, a clock frequency synchronization circuit 80, a system clock generation circuit 90, and a data identification / reproduction circuit 100. Here, the part other than the data identification / reproduction circuit 100 corresponds to a clock extraction circuit.

さらに、クロック周波数同期回路８０は、第３のゲート付き発振器８１、位相比較器８２、および周波数制御信号発生回路８３を有している。また、図中の（ａ）〜（ｈ）は、後述するタイミングチャートに対応した信号の各ポイントを示している。 Further, the clock frequency synchronization circuit 80 includes a third gated oscillator 81, a phase comparator 82, and a frequency control signal generation circuit 83. In addition, (a) to (h) in the figure indicate signal points corresponding to a timing chart described later.

図２は、本発明の実施の形態１における光受信器の具体的な構成の例示図である。この図２において、第１の入力データ位相検出回路１０は、ポジティブエッジトリガ型フリップフロップ１１、遅延回路１２、および排他的論理和回路１３（ＥＸＮＯＲ１３）で構成される。同様に、第２の入力データ位相検出回路２０は、ネガティブエッジトリガ型フリップフロップ２１、遅延回路２２、排他的論理和回路２３（ＥＸＮＯＲ２３）で構成される。 FIG. 2 is an illustration of a specific configuration of the optical receiver according to Embodiment 1 of the present invention. In FIG. 2, the first input data phase detection circuit 10 includes a positive edge trigger flip-flop 11, a delay circuit 12, and an exclusive OR circuit 13 (EXNOR 13). Similarly, the second input data phase detection circuit 20 includes a negative edge trigger type flip-flop 21, a delay circuit 22, and an exclusive OR circuit 23 (EXNOR23).

また、第１のゲート付き発振器３０は、ＡＮＤゲート回路３１および遅延素子回路３２で構成されるリング型発振器である。同様に、第２のゲート付きＮ位相発振器４０は、ＡＮＤゲート回路４１および遅延素子回路４２で構成されるリング型発振器である。 The first gated oscillator 30 is a ring oscillator composed of an AND gate circuit 31 and a delay element circuit 32. Similarly, the second gated N-phase oscillator 40 is a ring oscillator composed of an AND gate circuit 41 and a delay element circuit 42.

また、データ中心位相検出回路５０は、ネガティブエッジ型１ビットカウンタ回路５１、ポジティブエッジ型１ビットカウンタ回路５２、および排他的論理和回路５３（ＥＸＯＲ５３）で構成される。ここで、ネガティブエッジ型１ビットカウンタ回路５１は、第１の中心位相検出回路に相当し、ポジティブエッジ型１ビットカウンタ回路５２は、第２の中心位相検出回路に相当する。 The data center phase detection circuit 50 includes a negative edge type 1-bit counter circuit 51, a positive edge type 1-bit counter circuit 52, and an exclusive OR circuit 53 (EXOR 53). Here, the negative edge type 1-bit counter circuit 51 corresponds to a first center phase detection circuit, and the positive edge type 1-bit counter circuit 52 corresponds to a second center phase detection circuit.

また、クロック選択信号発生回路６０は、エッジトリガ型ラッチ回路６１で構成される。また、セレクタ回路７０は、４ビットセレクタ７１およびゲートスイッチ回路７２で構成されるクロック選択回路である。 The clock selection signal generation circuit 60 includes an edge trigger type latch circuit 61. The selector circuit 70 is a clock selection circuit composed of a 4-bit selector 71 and a gate switch circuit 72.

このような図２の例を用いて、第１の入力データ位相検出回路１０にてデータ立ち上がり位相を検出し、第２の入力データ位相検出回路２０にてデータ立ち下がり位相を検出し、Ｎ位相クロック（Ｎは、２以上の整数）としてＮ＝４位相クロックを生成する場合について説明する。また、図２中の（ａ）〜（ｈ）は、次に説明する図３のタイミングチャートに対応した信号の各ポイントを示している。 2, the first input data phase detection circuit 10 detects the data rising phase, the second input data phase detection circuit 20 detects the data falling phase, and the N phase A case where an N = 4 phase clock is generated as a clock (N is an integer of 2 or more) will be described. Also, (a) to (h) in FIG. 2 indicate signal points corresponding to the timing chart of FIG. 3 to be described next.

図３は、本発明の実施の形態１における光受信器のタイミングチャートを示した図である。より具体的には、入力データのパルス幅がデューティ５０％の状態からΔＤだけ歪んだ場合のタイミングチャートを示したものであり、このタイミングチャートに従って説明する。 FIG. 3 is a diagram showing a timing chart of the optical receiver according to Embodiment 1 of the present invention. More specifically, a timing chart in the case where the pulse width of the input data is distorted by ΔD from a state where the duty is 50% will be described.

なお、このタイミングチャートにおいては、回路論理を説明するため、実回路にて発生する回路遅延等のタイミングずれの影響は省略している。また、ゲート付き発振器と入力データ立ち上がり・立ち下がり遅延差は、回路動作を理解しやすくするために無視している。 In this timing chart, in order to explain the circuit logic, the influence of timing deviation such as circuit delay generated in the actual circuit is omitted. In addition, the gated oscillator and the input data rise / fall delay difference are ignored to facilitate understanding of the circuit operation.

まず始めに、入力データ立ち上がり位相同期クロック生成動作について説明する。入力データ（ａ）が第１の入力データ位相検出回路１０に入力されると、ポジティブエッジトリガ型フリップフロップ１１により、データの立ち上がり位相が入力された場合にのみ立ち上がり同期出力データが反転する。次に、出力データを２分岐し、一方の出力データを遅延回路１２によりΔｔだけ遅延させる。 First, the input data rising phase synchronization clock generation operation will be described. When the input data (a) is input to the first input data phase detection circuit 10, the rising edge synchronous output data is inverted by the positive edge trigger flip-flop 11 only when the rising phase of the data is input. Next, the output data is branched into two, and one output data is delayed by Δt by the delay circuit 12.

遅延量Δｔは、おおむねクロック周期の半分程度でよく、回路設計精度に依存してそれ以上でも、それ以下でもよい。次に、立ち上がり同期出力データと、遅延量Δｔを与えた立ち上がり同期出力データをＥＸＮＯＲ回路１３にて合成すると、データ立ち上がり位相にのみ検出信号が発生した発振器用ゲート信号（ｂ）が生成される。 The delay amount Δt may be about half of the clock cycle, and may be more or less depending on the circuit design accuracy. Next, when the rising synchronization output data and the rising synchronization output data given the delay amount Δt are combined by the EXNOR circuit 13, an oscillator gate signal (b) in which a detection signal is generated only in the data rising phase is generated.

次に、発振器用ゲート信号（ｂ）を第１のゲート付き発振器３０に入力する。上述したように、第１のゲート付き発振器３０は、ＡＮＤゲート回路３１と遅延素子回路３２から構成されるリング型発振器である。ＡＮＤゲート回路３１に正論理である”Ｈ”レベルが入力されると、遅延素子回路３２にて設定される遅延時間ｔの２倍時間２ｔを一周期時間としてクロック信号が発振される。 Next, the oscillator gate signal (b) is input to the first gated oscillator 30. As described above, the first gated oscillator 30 is a ring oscillator composed of the AND gate circuit 31 and the delay element circuit 32. When “H” level, which is positive logic, is input to the AND gate circuit 31, a clock signal is oscillated with a time 2 t that is twice the delay time t set by the delay element circuit 32 as one cycle time.

一方、ＡＮＤゲート回路３１に負論理である”Ｌ”レベルが入力されると、第１のゲート付き発振器３０は、発振を停止する。遅延素子回路３２の遅延時間は、クロック周波数同期回路８０内の周波数制御信号発生回路８３より入力される周波数制御信号に従って決定される。遅延素子回路３２を、例えば、電圧制御型インバータなどで構成すれば、クロック周波数同期信号に相当する周波数制御信号の電圧レベルを変化させることにより遅延量を可変することができる。 On the other hand, when “L” level, which is negative logic, is input to the AND gate circuit 31, the first gated oscillator 30 stops oscillating. The delay time of the delay element circuit 32 is determined according to the frequency control signal input from the frequency control signal generation circuit 83 in the clock frequency synchronization circuit 80. If the delay element circuit 32 is constituted by, for example, a voltage control type inverter, the delay amount can be varied by changing the voltage level of the frequency control signal corresponding to the clock frequency synchronization signal.

従って、第１のゲート付き発振器３０は、発振器用ゲート信号（ｂ）のレベルが”Ｈ”レベルとなる位相に同期して、周波数制御信号にて定められた周波数のクロック信号を発生する。既に説明したように、発振器用ゲート信号（ｂ）は、入力データの立ち上がり位相点のみを抽出したゲート信号を発生するため、以上の動作により、入力データの立ち上がり位相にのみ同期した、入力データ立ち上がり位相同期クロック（ｄ）が生成される。 Accordingly, the first gated oscillator 30 generates a clock signal having a frequency determined by the frequency control signal in synchronization with the phase at which the level of the oscillator gate signal (b) becomes the “H” level. As described above, since the oscillator gate signal (b) generates a gate signal obtained by extracting only the rising phase point of the input data, the input data rising edge synchronized with only the rising phase of the input data by the above operation. A phase synchronous clock (d) is generated.

次に、入力データ立ち下がり位相同期クロック生成動作について説明する。入力データ立ち下がり位相同期クロック生成方法は、上述の入力データ立ち上がりクロック生成動作と同様であり、同一の回路動作となる部分は、説明を省略する。第２のゲート付き４位相発振器４０は、入力データの立ち下がり位相のみを検出した発振用ゲート信号（ｃ）に同期してクロック信号の発信を行う。 Next, the input data falling phase synchronization clock generation operation will be described. The input data falling phase synchronization clock generation method is the same as the above-described input data rising clock generation operation, and the description of the same circuit operation will be omitted. The second gated four-phase oscillator 40 transmits a clock signal in synchronization with the oscillation gate signal (c) in which only the falling phase of the input data is detected.

クロック信号は、発信用ゲート信号（ｃ）に同期したクロック信号ＣＬＫ＿０を基準に、順次遅延したＣＬＫ＿１、ＣＬＫ＿２、ＣＬＫ＿３の入力データ立ち下がり同期４位相クロックを生成する。図２による本実施の形態１では、各ＣＬＫ信号の位相差が９０度である場合について説明している。従って、ＣＬＫ＿０とＣＬＫ＿２は、反転関係（位相差１８０度）にある。 As the clock signal, a clock signal CLK_0 synchronized with the transmission gate signal (c) is used as a reference, and the input data falling synchronized 4-phase clocks of CLK_1, CLK_2, and CLK_3 that are sequentially delayed are generated. In the first embodiment shown in FIG. 2, the case where the phase difference between the CLK signals is 90 degrees is described. Therefore, CLK_0 and CLK_2 are in an inversion relationship (phase difference of 180 degrees).

次に、クロック周波数同期回路８０の動作について説明する。クロック周波数同期回路８０は、上述したように、第３のゲート付き発振器８１、位相比較器８２、および位相比較器８２から出力される周波数差信号を周波数制御信号に変換する周波数制御信号発生回路８３で構成される一般的な帰還制御型ＰＬＬループ回路である。 Next, the operation of the clock frequency synchronization circuit 80 will be described. As described above, the clock frequency synchronization circuit 80 includes the third gated oscillator 81, the phase comparator 82, and the frequency control signal generation circuit 83 that converts the frequency difference signal output from the phase comparator 82 into a frequency control signal. Is a general feedback control type PLL loop circuit.

位相比較器８２は、システムの基準クロック周波数を発生するシステムクロック発生回路９０の出力クロック信号と、第３のゲート付き発振器８１からのクロック信号とを取り込み、比較を行う。 The phase comparator 82 takes in and compares the output clock signal of the system clock generation circuit 90 that generates the reference clock frequency of the system and the clock signal from the third gated oscillator 81.

第３のゲート付き発振器８１は、第１のゲート付き発振器３０および第２のゲート付きＮ位相発振器４０と同様な回路部品から構成される。発振の開始・停止を行うゲート信号は、連続の正論理”Ｈ”レベルを常に与えることで、連続のクロック信号を発生する。以上の構成により、第３のゲート付き発振器８１は、システムクロック発生回路９０と周波数同期したクロック信号を発生することとなる。 The third gated oscillator 81 includes circuit parts similar to those of the first gated oscillator 30 and the second gated N-phase oscillator 40. The gate signal for starting / stopping oscillation generates a continuous clock signal by always giving a continuous positive logic “H” level. With the above configuration, the third gated oscillator 81 generates a clock signal that is frequency-synchronized with the system clock generation circuit 90.

このクロック周波数同期回路８０にて抽出した周波数制御信号を、第１のゲート付き発振器３０および第２のゲート付きＮ位相発振器４０にも与えることで、第１のゲート付き発振器３０、第２のゲート付きＮ位相発振器４０、および第３のゲート付き発振器８１は、すべてシステムクロック周波数に同期した周波数にて発振することとなる。 By applying the frequency control signal extracted by the clock frequency synchronization circuit 80 to the first gated oscillator 30 and the second gated N-phase oscillator 40, the first gated oscillator 30 and the second gate are also provided. The attached N-phase oscillator 40 and the third gated oscillator 81 all oscillate at a frequency synchronized with the system clock frequency.

また、第１のゲート付き発振器３０および第２のゲート付きＮ位相発振器４０と同じ構成部品からなる第３のゲート付き発振器８１をＰＬＬループに組み入れることで、第１のゲート付き発振器３０および第２のゲート付きＮ位相発振器４０における温度や部品ばらつきによるクロック周波数ずれ（ジッタ）を低減することが可能となる。 Further, by incorporating a third gated oscillator 81 composed of the same components as those of the first gated oscillator 30 and the second gated N-phase oscillator 40 into the PLL loop, the first gated oscillator 30 and the second gated oscillator 30 It is possible to reduce the clock frequency shift (jitter) due to temperature and component variations in the gated N phase oscillator 40.

さらに、第１のゲート付き発振器３０および第２のゲート付きＮ位相発振器４０の周波数は、フィードフォワード制御されることとなり、バースト入力データに対応した高速な周波数同期が実現される。 Further, the frequencies of the first gated oscillator 30 and the second gated N-phase oscillator 40 are feedforward controlled, and high-speed frequency synchronization corresponding to burst input data is realized.

次に、データ中心位相検出回路５０の動作について説明する。図４は、本発明の実施の形態１におけるデータ中心位相検出回路５０の動作原理の説明図である。データ中心位相検出回路５０は、入力データデューティ比に応じて、歪んだ入力データが入力された場合でも、常にリタイミング位相が最も位相余裕度を持つ入力データの中心位相を検出する。 Next, the operation of the data center phase detection circuit 50 will be described. FIG. 4 is an explanatory diagram of the operation principle of the data center phase detection circuit 50 according to the first embodiment of the present invention. The data center phase detection circuit 50 always detects the center phase of the input data whose retiming phase has the most phase margin even when distorted input data is input according to the input data duty ratio.

図４（ａ）は、入力データが理想的な５０％の場合を示している。この場合、入力データ立ち上がり同期クロックから１８０度ずれた点が、入力データ立ち上がり同期クロックから判定したデータ中心位相（ｉ）である。同様に、入力データ立ち下がり同期クロックから１８０度ずれた点が、入力データ立ち下がり同期クロックから判定したデータ中心位相（ｊ）である。そして、この立ち上がり、立ち下がりそれぞれから判定したデータ中心位相が一致（ｉ＝ｊ）する。 FIG. 4A shows a case where the input data is an ideal 50%. In this case, the point shifted by 180 degrees from the input data rising synchronization clock is the data center phase (i) determined from the input data rising synchronization clock. Similarly, the point shifted by 180 degrees from the input data falling synchronization clock is the data center phase (j) determined from the input data falling synchronization clock. The data center phases determined from the rising and falling edges coincide (i = j).

次に、図４（ｂ）は、入力データのパルス幅が理想的な５０％の状態からΔＤだけずれた場合とデータ中心位相検出信号の様子を示している。この場合には、立ち上がり同期クロックから判定したデータ中心位相点（ｉ）と、立ち下がり同期クロックから判定したデータ中心点（ｊ）は、一致せず、ΔＤ＝ｉ−ｊとなり、データ歪み幅ΔＤだけずれることとなる。 Next, FIG. 4B shows the case where the pulse width of the input data is deviated by ΔD from the ideal 50% state and the state of the data center phase detection signal. In this case, the data center phase point (i) determined from the rising synchronization clock and the data center point (j) determined from the falling synchronization clock do not match, and ΔD = i−j, and the data distortion width ΔD. Will be shifted.

入力データパルス幅がΔＤだけ歪んだ場合のデータ中心位相は、デューティが５０％の場合のデータパルス幅を１とすると、（１−ΔＤ）／２＝１／２−ΔＤ／２と表され、ΔＤ／２だけ中心がずれることとなる。すなわち、立ち上がり同期クロックと立ち下がり同期クロックから判定したデータ中心点の位相差の中点に最適なデータ中心位相点が存在することとなる。従って、この位相差信号をデータ中心位相として検出することで、データ中心位相を判別する条件信号を生成することができる。 The data center phase when the input data pulse width is distorted by ΔD is expressed as (1−ΔD) / 2 = 1 / 2−ΔD / 2 when the data pulse width when the duty is 50% is 1. The center will be shifted by ΔD / 2. That is, the optimum data center phase point exists at the midpoint of the phase difference between the data center points determined from the rising and falling synchronization clocks. Therefore, by detecting this phase difference signal as the data center phase, a condition signal for determining the data center phase can be generated.

具体的な回路動作について説明する。入力データ立ち上がり位相同期クロック（ｄ）は、データ中心位相検出回路５０に入力され、ネガティブエッジ型１ビットカウンタ回路５１により、入力データ立ち上がり位相から１８０度ずれた位相ポイントにおいて出力論理レベルを反転させる。 A specific circuit operation will be described. The input data rising phase synchronization clock (d) is input to the data center phase detection circuit 50, and the negative edge type 1-bit counter circuit 51 inverts the output logic level at a phase point shifted by 180 degrees from the input data rising phase.

同様に、入力データ立ち下がり位相同期クロックの中から、立ち下がり位相から１８０度ずれたＣＬＫ＿２を位相比較用クロック（ｅ）として抽出し、ポジティブエッジ型１ビットカウンタ回路５２に入力し、入力データ立ち下がり位相から１８０度ずれた位相ポイントにおいて出力論理レベルを反転させる。これら出力データを、ＥＸＯＲ回路５３を用いて合成することで、データ中心位相検出回路５０は、パルス幅歪み量ΔＤに対応した幅を持つデータ中心位相検出ゲート信号（ｆ）を発生する。 Similarly, CLK_2 that is 180 degrees shifted from the falling phase is extracted from the falling phase synchronization clock of the input data as the phase comparison clock (e), and is input to the positive edge type 1-bit counter circuit 52 to input the rising edge of the input data. The output logic level is inverted at a phase point that is 180 degrees out of phase with the falling phase. By combining these output data using the EXOR circuit 53, the data center phase detection circuit 50 generates a data center phase detection gate signal (f) having a width corresponding to the pulse width distortion amount ΔD.

なお、図示していないが、データ中心位相検出回路５０は、ネガティブエッジ型１ビットカウンタ回路５１の出力、およびポジティブエッジ型１ビットカウンタ回路５２の出力を、クロック信号において０〜３６０度の位相差の範囲で相対的に遅延させる中心位相信号遅延回路を、ＥＸＯＲ回路５３の前段にさらに備えた構成とすることもできる。これにより、遅延時間の最適調整が可能となる。 Although not shown, the data center phase detection circuit 50 outputs the output of the negative edge type 1-bit counter circuit 51 and the output of the positive edge type 1-bit counter circuit 52 with a phase difference of 0 to 360 degrees in the clock signal. A center phase signal delay circuit that relatively delays within the above range may be further provided in the preceding stage of the EXOR circuit 53. As a result, the delay time can be optimally adjusted.

次に、クロック選択信号発生回路６０の動作について説明する。クロック選択信号発生回路６０は、データ中心位相検出回路５０で発生されたデータ中心位相検出ゲート信号（ｆ）を入力データとして、立ち下がり位相同期４位相クロックの立ち上がりエッジを用いてラッチする。従って、データ中心位相検出ゲート信号（ｆ）と４位相クロックとの位相関係により４ビットデータに変換され、出力される。 Next, the operation of the clock selection signal generation circuit 60 will be described. The clock selection signal generation circuit 60 uses the data center phase detection gate signal (f) generated by the data center phase detection circuit 50 as input data and latches it using the rising edge of the falling phase synchronization 4-phase clock. Therefore, it is converted into 4-bit data by the phase relationship between the data center phase detection gate signal (f) and the 4-phase clock, and is output.

次に、セレクタ回路７０の動作について説明する。クロック選択信号発生回路６０から出力された４ビットデータは、４ビットセレクタ７１により４ビットの論理組み合わせに応じて、ＣＬＫ＿０〜ＣＬＫ＿３に応じたゲート信号を発出する。 Next, the operation of the selector circuit 70 will be described. The 4-bit data output from the clock selection signal generation circuit 60 issues a gate signal corresponding to CLK_0 to CLK_3 according to a 4-bit logical combination by the 4-bit selector 71.

より具体的には、セレクタ回路７０は、入力論理Ａ０〜Ａ３の組み合わせと出力ゲート信号Ｑ０〜Ｑ３の関係からあらかじめ設定した論理テーブルに従い、データ中心位相検出ゲート信号（ｆ）の最も中心位相に近いクロック信号用のゲート信号を出力する。図５は、本発明の実施の形態１における４ビットセレクタ７１が有する論理テーブルの一例を示す図である。 More specifically, the selector circuit 70 is closest to the center phase of the data center phase detection gate signal (f) according to a logic table set in advance from the relationship between the combination of the input logics A0 to A3 and the output gate signals Q0 to Q3. A gate signal for a clock signal is output. FIG. 5 is a diagram illustrating an example of a logical table included in the 4-bit selector 71 according to Embodiment 1 of the present invention.

通常、４ビットデータからなる組み合わせ数は、１６通りであるが、立ち下がり同期からみた判定位相（ｊ）は、ＣＬＫ＿２と位相同期しており、組み合わせ数が８通りと削減されている。４ビットセレクタ７１から出力されたゲート信号をゲートスイッチ回路７２に入力し、４位相クロックから１クロックを選択し、出力する。出力クロック（ｈ）を入力データに応じた最適リタイミング位相クロックとして抽出し、データ識別再生回路１００においてデータ再生を行う。 Normally, the number of combinations of 4-bit data is 16, but the determination phase (j) viewed from the falling synchronization is phase-synchronized with CLK_2, and the number of combinations is reduced to 8. The gate signal output from the 4-bit selector 71 is input to the gate switch circuit 72, and one clock is selected from the four phase clocks and output. The output clock (h) is extracted as the optimum retiming phase clock corresponding to the input data, and the data identification / reproduction circuit 100 performs data reproduction.

以上のように、実施の形態１によれば、入力データ立ち上がり位相および立ち下がり位相に瞬時に同期したゲート付き発振器を用いることで、高速な位相不均一のバースト光信号データが入力された場合でも、高速なクロック抽出動作が実現できる。 As described above, according to the first embodiment, even when high-speed phase-uneven burst optical signal data is input by using the gated oscillator that is instantaneously synchronized with the rising phase and falling phase of the input data. High-speed clock extraction operation can be realized.

さらに、多位相のゲート付き発振器、および立ち上がり位相同期クロックと立ち下がり位相同期クロックとの位相差からデータ中心位相範囲を検出するデータ中心位相検出回路を備えることで、入力データデューティ比が歪んだ場合でも、入力データパルスに応じた最適なリタイミング点を高速に抽出することができる。 In addition, when the input data duty ratio is distorted by providing a multi-phase gated oscillator and a data center phase detection circuit that detects the data center phase range from the phase difference between the rising and falling phase synchronization clocks However, the optimum retiming point according to the input data pulse can be extracted at high speed.

さらに、位相同期した抽出クロックを適用することで、セレクタ回路における４ビットデータの組み合わせを低減することが可能となり、回路規模、回路遅延を低減し、高速なクロック選択が可能となる。これらの結果から、小規模で、信頼性の高い高速なクロック抽出回路および光受信器を得ることができる。 Furthermore, by applying a phase-synchronized extraction clock, it is possible to reduce the combination of 4-bit data in the selector circuit, reduce the circuit scale and circuit delay, and enable high-speed clock selection. From these results, a small-scale and highly reliable high-speed clock extraction circuit and optical receiver can be obtained.

実施の形態２．
図６は、本発明の実施の形態２における光受信器の具体的な構成の例示図である。先の実施の形態１における図２の構成と比較すると、本実施の形態２における図６の構成は、デューティ歪み方向検出回路１１０をさらに備えている点が異なる。 Embodiment 2. FIG.
FIG. 6 is an illustration of a specific configuration of the optical receiver according to Embodiment 2 of the present invention. Compared with the configuration of FIG. 2 in the first embodiment, the configuration of FIG. 6 in the second embodiment is different in that the duty distortion direction detection circuit 110 is further provided.

そして、このデューティ歪み方向検出回路１１０は、ポジティブエッジ型１ビットカウンタ１１１、およびネガティブエッジ型ラッチ回路１１２で構成される。他の構成要素は、実施の形態１と同様であり、それらの動作については説明を省略し、デューティ歪み方向検出回路１１０を中心に動作説明を行う。 The duty distortion direction detection circuit 110 includes a positive edge type 1-bit counter 111 and a negative edge type latch circuit 112. The other components are the same as those in the first embodiment, and the description of their operations will be omitted, and the operation will be described focusing on the duty distortion direction detection circuit 110.

なお、本実施の形態２においては、先の実施の形態１と同様に、第１の入力データ位相検出回路１０にてデータ立ち上がり位相を検出し、第２の入力データ位相検出回路２０にてデータ立ち下がり位相を検出し、Ｎ位相クロックとしてＮ＝４位相クロックを生成する場合について説明する。 In the second embodiment, similarly to the first embodiment, the first input data phase detection circuit 10 detects the data rising phase and the second input data phase detection circuit 20 detects the data. A case where a falling phase is detected and N = 4 phase clocks are generated as N phase clocks will be described.

デューティ歪み方向検出回路１１０に入力された入力データ立ち上がり同期クロック（ｄ）は、ポジティブエッジ型１ビットカウンタ１１１により、クロック立ち上がり位相に同期して出力を反転する。 The input data rising synchronization clock (d) input to the duty distortion direction detection circuit 110 is inverted by the positive edge type 1-bit counter 111 in synchronization with the clock rising phase.

この出力データのネガティブエッジをトリガとして、ネガティブエッジ型ラッチ回路１１２より入力データ（ａ）をラッチすることにより、入力データのディーティ比が５０％未満、すなわち立ち上がり１クロック周期より短い場合には、ラッチデータが負論理レベルである”Ｌ”レベルがゲート信号（ｋ）として発出される。 By latching the input data (a) from the negative edge type latch circuit 112 using the negative edge of the output data as a trigger, if the duty ratio of the input data is less than 50%, that is, shorter than one rising clock cycle, the latch is performed. The “L” level where the data is a negative logic level is issued as the gate signal (k).

逆に、入力データのデューティ比が５０％以上、すなわち、立ち上がり１クロック周期と同一あるいは長い場合には、ラッチデータが正論理レベルである”Ｈ”レベルがゲート信号（ｋ）として発出される。 On the contrary, when the duty ratio of the input data is 50% or more, that is, the same or longer than the rising one clock cycle, the “H” level at which the latch data is the positive logic level is issued as the gate signal (k).

次に、セレクタ回路７０の動作について説明する。４ビットセレクタ７１は、ゲート信号（ｋ）に従って、入力論理を反転する動作を行う。図７は、本発明の実施の形態２における４ビットセレクタ７１が有する論理テーブルの一例を示す図である。ゲート信号（ｋ）を用いることで、図中の入力条件におけるハッチした組み合わせと、ハッチしない部分の組み合わせは、同一の論理回路で実現している。 Next, the operation of the selector circuit 70 will be described. The 4-bit selector 71 performs an operation of inverting the input logic according to the gate signal (k). FIG. 7 is a diagram illustrating an example of a logical table included in the 4-bit selector 71 according to Embodiment 2 of the present invention. By using the gate signal (k), the hatched combination in the input conditions in the drawing and the combination of the unhatched part are realized by the same logic circuit.

以上のように、実施の形態２によれば、入力データ歪み方向を検出することで、デューティ比が５０％未満と、５０％以上の場合においてセレクタ回路における回路構成を共通化することが可能となる。すなわち、セレクタ回路規模をほぼ半減することが可能となる。これにより、クロック位相数が増えた場合でも、位相数増加に伴うセレクタ回路のゲート数（およそ２のＮ乗に比例）を半減することが可能となり、信頼性の高い高速なクロック抽出回路および光受信器を得ることができる。 As described above, according to the second embodiment, it is possible to share the circuit configuration in the selector circuit when the duty ratio is less than 50% and 50% or more by detecting the input data distortion direction. Become. That is, the selector circuit scale can be almost halved. As a result, even when the number of clock phases increases, the number of gates of the selector circuit (proportional to approximately 2 to the N-th power) accompanying the increase in the number of phases can be halved. A receiver can be obtained.

実施の形態３．
図８は、本発明の実施の形態３における光受信器のブロック図である。先の実施の形態１における図１の構成と比較すると、本実施の形態３における図８のブロック図は、最終段に順次蓄積出力回路１２０をさらに備えている点が異なる。 Embodiment 3 FIG.
FIG. 8 is a block diagram of an optical receiver according to Embodiment 3 of the present invention. Compared with the configuration of FIG. 1 in the first embodiment, the block diagram of FIG.

他の構成要素は、実施の形態１と同様であり、それらの動作については説明を省略し、順次蓄積出力回路１２０を中心に動作説明を行う。これまで説明したように、再生クロックは、入力データ位相に同期して抽出、生成される。このため、入力データのもつジッタ（位相雑音）が直接クロック位相ジッタに反映されることとなり、データ識別再生回路以降の回路に供給する再生クロックはクロックジッタを多く含む低品質のクロックとなる。 The other components are the same as those in the first embodiment, and the description of those operations will be omitted, and the operation will be described focusing on the accumulation output circuit 120 sequentially. As described above, the recovered clock is extracted and generated in synchronization with the input data phase. For this reason, the jitter (phase noise) of the input data is directly reflected in the clock phase jitter, and the recovered clock supplied to the circuits subsequent to the data identifying / reproducing circuit is a low-quality clock containing a lot of clock jitter.

そこで、低ジッタ化を図るために、本実施の形態３では、再生データおよび再生クロックを出力する最終段に、順次蓄積出力回路１２０を設けている。この順次蓄積出力回路１２０は、データ識別再生回路１００にて再生されたデータを、再生クロック（ｈ）に従って順次入力し、入力された順序で蓄積する。蓄積されたデータは、システムクロック発生回路９０から入力されたクロックに従って、入力されたデータの順番で、順次出力される。 Therefore, in order to reduce the jitter, in the third embodiment, the accumulation output circuit 120 is sequentially provided at the final stage for outputting the reproduction data and the reproduction clock. The sequential accumulation output circuit 120 sequentially inputs the data reproduced by the data identification / reproduction circuit 100 according to the reproduction clock (h) and accumulates them in the inputted order. The accumulated data is sequentially output in the order of the input data according to the clock input from the system clock generation circuit 90.

以上のように、実施の形態３によれば、順次蓄積出力回路１２０を用いて、システムクロックに再生データを乗せ換えることで、低ジッタの再生データ、再生クロックを抽出する高速なクロック抽出回路および光受信器を得ることができる。 As described above, according to the third embodiment, the high-speed clock extraction circuit that extracts the low-jitter reproduction data and the reproduction clock by sequentially switching the reproduction data to the system clock using the accumulation output circuit 120, and An optical receiver can be obtained.

本発明の実施の形態１における光受信器のブロック図である。It is a block diagram of the optical receiver in Embodiment 1 of this invention. 本発明の実施の形態１における光受信器の具体的な構成の例示図である。It is an illustration figure of the specific structure of the optical receiver in Embodiment 1 of this invention. 本発明の実施の形態１における光受信器のタイミングチャートを示した図である。It is the figure which showed the timing chart of the optical receiver in Embodiment 1 of this invention. 本発明の実施の形態１におけるデータ中心位相検出回路５０の動作原理の説明図である。It is explanatory drawing of the operation principle of the data center phase detection circuit 50 in Embodiment 1 of this invention. 本発明の実施の形態１における４ビットセレクタ７１が有する論理テーブルの一例を示す図である。It is a figure which shows an example of the logical table which the 4-bit selector 71 in Embodiment 1 of this invention has. 本発明の実施の形態２における光受信器の具体的な構成の例示図である。It is an illustration figure of the specific structure of the optical receiver in Embodiment 2 of this invention. 本発明の実施の形態２における４ビットセレクタ７１が有する論理テーブルの一例を示す図である。It is a figure which shows an example of the logic table which the 4-bit selector 71 in Embodiment 2 of this invention has. 本発明の実施の形態３における光受信器のブロック図である。It is a block diagram of the optical receiver in Embodiment 3 of this invention. 従来の光受信器の構成図である。It is a block diagram of the conventional optical receiver. 従来回路のタイミングチャートを示した図である。It is the figure which showed the timing chart of the conventional circuit. 従来回路において入力データのデューティが２５％である場合のタイミングチャートを示した図である。It is the figure which showed the timing chart in case the duty of input data is 25% in the conventional circuit.

符号の説明Explanation of symbols

１０第１の入力データ位相検出回路、１１ポジティブエッジトリガ型フリップフロップ、１２遅延回路、１３排他的論理和回路、２０第２の入力データ位相検出回路、２１ネガティブエッジトリガ型フリップフロップ、２２遅延回路、２３排他的論理和回路、３０第１のゲート付き発振器、３１ゲート回路、３２遅延素子回路、４０第２のゲート付きＮ位相発振器、４１ゲート回路、４２遅延素子回路、５０データ中心位相検出回路、５１ネガティブエッジ型１ビットカウンタ回路（第１の中心位相検出回路）、５２ポジティブエッジ型１ビットカウンタ回路（第２の中心位相検出回路）、５３排他的論理和回路、６０クロック選択信号発生回路、６１エッジトリガ型ラッチ回路、７０セレクタ回路（クロック選択回路）、７１ビットセレクタ、７２ゲートスイッチ回路、８０クロック周波数同期回路、８１第３のゲート付き発振器、８２位相比較器、８３周波数制御信号発生回路、９０システムクロック発生回路、１００データ識別再生回路、１１０方向検出回路、１１１ポジティブエッジ型１ビットカウンタ、１１２ネガティブエッジ型ラッチ回路、１２０順次蓄積出力回路。 DESCRIPTION OF SYMBOLS 10 1st input data phase detection circuit, 11 Positive edge trigger type flip-flop, 12 Delay circuit, 13 Exclusive OR circuit, 20 2nd input data phase detection circuit, 21 Negative edge trigger type flip-flop, 22 Delay circuit , 23 exclusive OR circuit, 30 first gated oscillator, 31 gate circuit, 32 delay element circuit, 40 second gated N phase oscillator, 41 gate circuit, 42 delay element circuit, 50 data center phase detection circuit , 51 Negative edge type 1-bit counter circuit (first central phase detection circuit), 52 Positive edge type 1-bit counter circuit (second central phase detection circuit), 53 Exclusive OR circuit, 60 Clock selection signal generation circuit 61 Edge trigger type latch circuit, 70 selector circuit (clock Selection circuit), 71 bit selector, 72 gate switch circuit, 80 clock frequency synchronization circuit, 81 third gated oscillator, 82 phase comparator, 83 frequency control signal generation circuit, 90 system clock generation circuit, 100 data identification / reproduction circuit , 110 direction detection circuit, 111 positive edge type 1-bit counter, 112 negative edge type latch circuit, 120 sequential storage output circuit.

Claims

入力データ信号を再生するためのクロック信号を、前記入力データ信号に応じて位相同期した信号として前記入力データから抽出するクロック抽出回路であって、
前記入力データ信号の立ち上がりに同期した信号を第１のゲート信号として抽出、発出する第１の入力データ位相検出回路と、
前記入力データ信号の立ち下がりに同期した信号を第２のゲート信号として抽出、発出する第２の入力データ位相検出回路と、
前記第１のゲート信号の正論理信号に位相同期して、第１のクロック信号の発振／停止を行う第１のゲート付き発振器と、
前記第２のゲート信号の正論理信号に位相同期して、第２のクロック信号の発振／停止を行うとともに、前記第２のクロック信号に基づいて前記第２のゲート信号の入力位相に対して順次位相差を有する複数のＮ位相クロック信号（Ｎは２以上の整数）を発生する第２のゲート付きＮ位相発振器と、
前記第１のクロック信号と前記第２のクロック信号との相対的な位相差に基づいて、前記入力データ信号の中心位相範囲を検出し、前記中心位相範囲をデータ中心位相ゲート信号として発出するデータ中心位相検出回路と、
前記複数のＮ位相クロック信号の中で、前記データ中心位相ゲート信号と同期したクロック信号の立ち上がりエッジを用いて前記データ中心位相ゲート信号をラッチし、Ｎビットのクロック選択信号を発生するクロック選択信号発生回路と、
前記Ｎビットのクロック選択信号に対応して前記複数のＮ位相クロック信号の中から特定の位相クロック信号を、前記入力データ信号を再生するためのクロック信号として出力するクロック選択回路と
を備えたことを特徴とするクロック抽出回路。 A clock extraction circuit that extracts a clock signal for reproducing an input data signal from the input data as a signal synchronized in phase according to the input data signal,
A first input data phase detection circuit that extracts and emits a signal synchronized with a rising edge of the input data signal as a first gate signal;
A second input data phase detection circuit for extracting and emitting a signal synchronized with a falling edge of the input data signal as a second gate signal;
A first gated oscillator for oscillating / stopping a first clock signal in phase synchronization with a positive logic signal of the first gate signal;
The second clock signal is oscillated / stopped in synchronization with the positive logic signal of the second gate signal, and the input phase of the second gate signal is determined based on the second clock signal. A second gated N-phase oscillator for generating a plurality of N-phase clock signals (N is an integer of 2 or more) having a sequential phase difference;
Data that detects a center phase range of the input data signal based on a relative phase difference between the first clock signal and the second clock signal and issues the center phase range as a data center phase gate signal A center phase detection circuit;
A clock selection signal for latching the data center phase gate signal using a rising edge of the clock signal synchronized with the data center phase gate signal and generating an N-bit clock selection signal among the plurality of N phase clock signals Generating circuit;
A clock selection circuit that outputs a specific phase clock signal from among the plurality of N phase clock signals as a clock signal for reproducing the input data signal in response to the N-bit clock selection signal. A clock extraction circuit characterized by the above.

請求項１に記載のクロック抽出回路において、
前記データ中心位相検出回路は、
前記第１のクロック信号から１８０度の位相差を持つクロック信号の立ち上がりをトリガとした１ビットカウンタ値を発生する第１の中心位相検出回路と、
前記第２のクロック信号の内、前記第２のゲート信号に同期したクロックから１８０度の位相差を持つクロック信号の立ち上がりをトリガとした１ビットカウンタ値を発生する第２の中心位相検出回路と、
前記第１の中心位相検出回路の出力および前記第２の中心位相検出回路の出力の排他的論理和をデータ中心位相ゲート信号として出力する排他的論理和回路と
を備えたことを特徴とするクロック抽出回路。 The clock extraction circuit according to claim 1,
The data center phase detection circuit includes:
A first center phase detection circuit that generates a 1-bit counter value triggered by a rising edge of a clock signal having a phase difference of 180 degrees from the first clock signal;
A second center phase detection circuit for generating a 1-bit counter value triggered by a rising edge of a clock signal having a phase difference of 180 degrees from a clock synchronized with the second gate signal in the second clock signal; ,
And an exclusive OR circuit that outputs an exclusive OR of the output of the first center phase detection circuit and the output of the second center phase detection circuit as a data center phase gate signal. Extraction circuit.

請求項２に記載のクロック抽出回路において、
前記データ中心位相検出回路は、
前記第１の中心位相検出回路の出力および前記第２の中心位相回路の出力を、クロック信号において０〜３６０度の位相差の範囲で相対的に遅延させる中心位相信号遅延回路をさらに備え、
前記排他的論理和回路は、前記中心位相信号遅延回路により遅延された第１の中心位相検出回路の出力および第２の中心位相検出回路の出力の排他的論理和をデータ中心位相ゲート信号として出力する
ことを特徴とするクロック抽出回路。 The clock extraction circuit according to claim 2,
The data center phase detection circuit includes:
A center phase signal delay circuit that relatively delays the output of the first center phase detection circuit and the output of the second center phase circuit within a range of a phase difference of 0 to 360 degrees in the clock signal;
The exclusive OR circuit outputs, as a data center phase gate signal, an exclusive OR of the output of the first center phase detection circuit and the output of the second center phase detection circuit delayed by the center phase signal delay circuit. A clock extraction circuit characterized by:

請求項１ないし３のいずれか１項に記載のクロック抽出回路において、
前記第１のゲート付き発振器は、システムクロック周波数と同期した周波数制御信号により遅延量が任意に制御されるＮ個の反転出力遅延素子からなる第１の遅延回路、および前記第１の遅延回路の最終段の出力と前記第１のゲート信号との論理積を第１のクロック信号として出力する第１のゲーティング回路で構成されたリング型発信回路であり、
前記第２のゲート付き発振器は、前記システムクロック周波数と同期した前記周波数制御信号により遅延量が任意に制御されるＮ個の反転出力遅延素子からなる第２の遅延回路、および前記第２の遅延回路の最終段の出力と前記第２のゲート信号との論理積を第２のクロック信号として出力する第２のゲーティング回路で構成されたリング型発信回路であり、前記第２の遅延回路に含まれる前記Ｎ個の反転出力遅延素子のそれぞれの出力を、前記Ｎ位相クロック信号として出力する
ことを特徴とするクロック抽出回路。 The clock extraction circuit according to any one of claims 1 to 3,
The first gated oscillator includes a first delay circuit including N inverting output delay elements whose delay amount is arbitrarily controlled by a frequency control signal synchronized with a system clock frequency, and the first delay circuit A ring-type transmission circuit including a first gating circuit that outputs a logical product of an output of a final stage and the first gate signal as a first clock signal;
The second gated oscillator includes a second delay circuit including N inverting output delay elements whose delay amount is arbitrarily controlled by the frequency control signal synchronized with the system clock frequency, and the second delay A ring-type oscillation circuit configured by a second gating circuit that outputs a logical product of the output of the final stage of the circuit and the second gate signal as a second clock signal; An output of each of the N inverted output delay elements included is output as the N-phase clock signal.

請求項１ないし４のいずれか１項に記載のクロック抽出回路において、
前記入力データ信号の立ち上がり位相に同期したクロックの１ビットカウンタ値の立ち下がりエッジをトリガとして、前記入力データ信号をラッチし、入力データデューティ範囲が５０％未満の場合と５０％以上の場合を１ビットデータで出力するデューティ歪み方向検出回路をさらに備え、
前記クロック選択回路は、前記デューティ歪み方向検出回路から出力される前記１ビットデータをさらに参照して、前記入力データ信号を再生するためのクロック信号を特定する
ことを特徴とするクロック抽出回路。 The clock extraction circuit according to any one of claims 1 to 4,
The input data signal is latched by using the falling edge of the 1-bit counter value of the clock synchronized with the rising phase of the input data signal as a trigger, and the case where the input data duty range is less than 50% or more than 50% is 1 It further includes a duty distortion direction detection circuit that outputs bit data,
The clock extraction circuit, wherein the clock selection circuit further refers to the 1-bit data output from the duty distortion direction detection circuit and specifies a clock signal for reproducing the input data signal.

請求項１ないし５のいずれか１項に記載のクロック抽出回路において、
連続ゲート信号の正論理信号に位相同期して、第３のクロック信号の発振／停止を行う第３のゲート付き発振器と、
前記第３のゲート付き発振器による前記第３のクロック信号とシステムクロックとの周波数差に基づいて、前記第１のゲート付き発振器、前記第２のゲート付きＮ位相発振器および前記第３のゲート付き発振器で使用される、システムクロック周波数に周波数同期した周波数制御信号を生成する周波数制御信号発生回路と
を含むクロック周波数同期回路をさらに備えたことを特徴とするクロック抽出回路。 The clock extraction circuit according to any one of claims 1 to 5,
A third gated oscillator for oscillating / stopping the third clock signal in phase synchronization with the positive logic signal of the continuous gate signal;
Based on the frequency difference between the third clock signal and the system clock by the third gated oscillator, the first gated oscillator, the second gated N-phase oscillator, and the third gated oscillator A clock extraction circuit, further comprising: a clock frequency synchronization circuit that includes a frequency control signal generation circuit that generates a frequency control signal that is frequency-synchronized with a system clock frequency.

請求項１ないし６のいずれか１項に記載のクロック抽出回路と、
前記クロック抽出回路内の前記クロック選択回路から出力される前記クロック信号により、入力データ信号のリタイミング再生を行うデータ識別再生回路と、
前記データ識別再生回路の出力を、前記クロック選択回路からの前記クロック信号に従って再生蓄積データとして順次蓄積し、前記再生蓄積データをシステムクロックに従って順次出力する順次蓄積出力回路と
を備えたことを特徴とする光受信器。 A clock extraction circuit according to any one of claims 1 to 6;
A data identification and reproduction circuit for performing retiming reproduction of an input data signal according to the clock signal output from the clock selection circuit in the clock extraction circuit;
A sequential storage output circuit that sequentially stores the output of the data identification / reproduction circuit as reproduction accumulation data according to the clock signal from the clock selection circuit, and sequentially outputs the reproduction accumulation data according to a system clock. Optical receiver.