JP2010206990A - 電源電圧制御回路、電源電圧制御方法及びdc−dcコンバータ - Google Patents
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Abstract
【課題】スイッチング周波数を所望の周波数に維持することのできる電源電圧制御回路、電源電圧制御方法及びDC−DCコンバータを提供する。
【解決手段】制御回路1aは、出力電圧Voと第1基準電圧Vr1との比較結果に応じたレベルの出力信号S1を生成する比較器20と、出力トランジスタT1のスイッチング周期Tswと基準周期Trとの周期差(Tr−Tsw)を検出する周波数差検出器40とを備える。また、制御回路1aは、比較器20からのHレベルの出力信号S1に応答して、上記周期差(Tr−Tsw)に応じたパルス幅のオンパルスを生成するパルス発生器30を備える。
【選択図】図1
【解決手段】制御回路1aは、出力電圧Voと第1基準電圧Vr1との比較結果に応じたレベルの出力信号S1を生成する比較器20と、出力トランジスタT1のスイッチング周期Tswと基準周期Trとの周期差(Tr−Tsw)を検出する周波数差検出器40とを備える。また、制御回路1aは、比較器20からのHレベルの出力信号S1に応答して、上記周期差(Tr−Tsw)に応じたパルス幅のオンパルスを生成するパルス発生器30を備える。
【選択図】図1
Description
本発明は、電源電圧制御回路、電源電圧制御方法及びDC−DCコンバータに関するものである。
従来、負荷急変に高速応答できる制御方式として、コンパレータ方式のDC−DCコンバータが知られている(例えば、特許文献1,2参照)。
図16は、従来のコンパレータ方式のオン時間固定型DC−DCコンバータの一例を示す。このDC−DCコンバータ1eは、入力電圧Vinを降圧した出力電圧Voを生成する降圧型DC−DCコンバータであり、制御回路10eとコンバータ部とを備えている。コンバータ部は、出力トランジスタT1と、ダイオードD1と、チョークコイルL1と、平滑用コンデンサC1とを含む。
図16は、従来のコンパレータ方式のオン時間固定型DC−DCコンバータの一例を示す。このDC−DCコンバータ1eは、入力電圧Vinを降圧した出力電圧Voを生成する降圧型DC−DCコンバータであり、制御回路10eとコンバータ部とを備えている。コンバータ部は、出力トランジスタT1と、ダイオードD1と、チョークコイルL1と、平滑用コンデンサC1とを含む。
制御回路10e内の比較器20は、出力電圧Voと基準電圧Vrとを比較し、その比較結果に応じたレベルの出力信号S1を1ショットフリップフロップ(FF)回路21に出力する。
FF回路21は、出力電圧Voが基準電圧Vrより低くなってHレベルの出力信号S1が入力されると、セット状態になり、Hレベルの駆動信号SG1を一定時間出力し、出力トランジスタT1を一定時間オンさせる。そして、一定時間が経過すると、FF回路21は、リセット状態に戻り、Lレベルの駆動信号SG1を出力し、出力トランジスタT1をオフさせる。
このようなDC−DCコンバータ1eでは、出力トランジスタT1のオン動作に基づいて出力電圧Voが上昇し、一定時間後に出力トランジスタT1がオフされると、チョークコイルL1に蓄えられたエネルギーが放出される。チョークコイルL1に蓄えられたエネルギーが減少して出力電圧Voが低下し、その出力電圧Voが基準電圧Vrよりも低くなると、FF回路21の駆動信号SG1が一定時間Hレベルとなり、出力トランジスタT1が再度オンされる。このような動作により、出力端子Toから出力される出力電圧Voが基準電圧Vrに基づく一定電圧(目標電圧)に維持される。
図17は、従来のヒステリシスコンパレータ方式のDC−DCコンバータの一例を示す。このDC−DCコンバータ2cは、制御回路11cとコンバータ部を備えている。なお、コンバータ部の構成は、図16に示すオン時間固定型DC−DCコンバータと同様である。
制御回路11cのヒステリシスコンパレータ90は、その反転入力端子に出力電圧Voが入力され、非反転入力端子に基準電圧Vrが入力される。このヒステリシスコンパレータ90には、上記基準電圧Vrに基づく下限基準電圧と上限基準電圧とが設定されている。このヒステリシスコンパレータ90は、出力電圧Voと基準電圧Vr(下限基準電圧及び上限基準電圧)とを比較し、その比較結果に応じたレベルの駆動信号SG2を出力トランジスタT1に出力する。
このようなDC−DCコンバータ2cでは、出力電圧Voがヒステリシスコンパレータ90の下限基準電圧よりも低くなると、ヒステリシスコンパレータ90からHレベルの駆動信号SG2が出力されて出力トランジスタT1がオンされる。すると、チョークコイルL1に流れる電流が増大し出力電圧Voが徐々に上昇する。そして、出力電圧Voがヒステリシスコンパレータ90の上限基準電圧よりも高くなると、ヒステリシスコンパレータ90からLレベルの駆動信号SG2が出力されて出力トランジスタT1がオフされる。これにより、チョークコイルL1に蓄えられたエネルギーが減少して出力電圧Voが低下し、その出力電圧Voが上記下限基準電圧よりも低くなると、出力トランジスタT1が再度オンされる。このような動作により、出力電圧Voのリップル幅が一定に維持されるとともに、出力端子Toから出力される出力電圧Voが基準電圧Vrに基づく目標電圧に維持される。
これらコンパレータ方式のDC−DCコンバータ1e,2cでは、出力電圧Voと基準電圧Vrとを比較器20(又はヒステリシスコンパレータ90)にて直接比較し、即時に出力トランジスタT1をオン・オフさせることができる。このため、これらDC−DCコンバータ1e,2cでは、負荷急変に対して高速応答が可能である。
ところが、コンパレータ方式のDC−DCコンバータ1e,2cでは、入力電圧Vin、出力電圧Vo又は出力電流Ioが変動すると、出力トランジスタT1のスイッチングのデューティが変動する。これにより、出力トランジスタT1のスイッチング周波数(スイッチング周期)が変動することになる。このため、複数のDC−DCコンバータを動作させると、DC−DCコンバータ間のスイッチング周波数の差に起因して、複数のスイッチング周波数が干渉し合ってEMIノイズを発生するという問題がある。
電源電圧制御回路で、スイッチング周波数を所望の周波数に維持することを目的とする。
開示の電源電圧制御回路は、出力電圧又は出力電流に応じてオンパルス又はオフパルスを発生するパルス発生器と、前記オンパルス又は前記オフパルスによってオン・オフ制御されるスイッチング素子のスイッチング周波数と、基準周波数との周波数差を検出する周波数差検出器と、を備え、前記パルス発生器は、前記周波数差検出器にて検出された周波数差に応じて前記オンパルス又は前記オフパルスのパルス幅を調整する。
開示の電源電圧制御回路によれば、スイッチング周波数を所望の周波数に維持することができるという効果を奏する。
(第1実施形態)
以下、第1実施形態を図1〜図6に従って説明する。なお、本実施形態において、先の図16で示した従来と同様な構成部分については同一符号を付して説明する。
以下、第1実施形態を図1〜図6に従って説明する。なお、本実施形態において、先の図16で示した従来と同様な構成部分については同一符号を付して説明する。
図1に示すDC−DCコンバータ1aは、コンパレータ方式のDC−DCコンバータである。このDC−DCコンバータ1aは、入力電圧Vinを降圧した出力電圧Voを生成する降圧型DC−DCコンバータであり、DC−DCコンバータ制御回路(制御回路)10a及びコンバータ部を備えている。コンバータ部は、出力トランジスタT1と、ダイオードD1と、チョークコイルL1と、平滑用コンデンサC1とを備えている。なお、本実施形態では、出力トランジスタT1はNチャネルMOSトランジスタである。
出力トランジスタT1のゲートには、制御回路10aから出力される駆動信号SG1が供給され、出力トランジスタT1のドレインには入力電圧Vinが供給される。また、出力トランジスタT1のソースがダイオードD1のカソードに接続され、ダイオードD1のアノードがグランドに接続されている。出力トランジスタT1とダイオードD1との接続点は、チョークコイルL1を介して出力端子Toに接続されている。この出力端子Toは、平滑用コンデンサC1を介してグランドに接続されている。なお、チョークコイルL1及び平滑用コンデンサC1は平滑回路として機能する。
そして、制御回路10aからの駆動信号SG1に基づいて出力トランジスタT1がオン・オフ制御されることによって、入力電圧Vinが降圧されて出力電圧Voとして出力端子Toに接続される負荷(図示略)に出力される。また、この負荷には出力電流Ioが供給される。
上記出力端子Toは、制御回路10aに接続され、その時の出力電圧Voが制御回路10aに帰還される。
この制御回路10aは、比較器20と、パルス発生器30と、周波数差検出器40と、誤差増幅器50とを含む。
この制御回路10aは、比較器20と、パルス発生器30と、周波数差検出器40と、誤差増幅器50とを含む。
比較器20は、反転入力端子に上記出力電圧Vo(フィードバック信号)が入力され、非反転入力端子に第1基準電圧Vr1が入力される。なお、第1基準電圧Vr1は、第1基準電源e1にて生成される電圧であり、出力電圧Voの目標電圧に応じて設定される。
比較器20は、出力電圧Voと第1基準電圧Vr1とを比較し、その比較結果に応じたレベルの出力信号S1を生成する。具体的には、比較器20は、出力電圧Voが第1基準電圧Vr1よりも高いときにはLレベルの出力信号S1を生成し、出力電圧Voが第1基準電圧Vr1よりも低くなるとHレベルの出力信号S1(検出信号)を生成する。
比較器20の出力信号S1は、パルス発生器30のセット端子に入力される。パルス発生器30は、セット端子にHレベルの出力信号S1が入力されると、セット状態になり、Hレベルの駆動信号SG1を所定時間出力し、出力トランジスタT1を所定時間オンする。そして、所定時間が経過すると、パルス発生器30は、リセット状態に戻り、Lレベルの駆動信号SG1を出力し、出力トランジスタT1をオフする。すなわち、パルス発生器30は、Hレベルの出力信号S1に基づいて所定パルス幅のオンパルス(Hレベルの駆動信号SG1)を出力トランジスタT1に出力する。
このような比較器20とパルス発生器30とコンバータ部とを含む第1制御ループにおいて、出力電圧Voが第1基準電圧Vr1に基づく一定電圧(目標電圧)に維持されるように制御される。すなわち、この第1制御ループでは、出力トランジスタT1がオフされると、出力トランジスタT1のオン動作時にチョークコイルL1に蓄えられたエネルギーが放出される。チョークコイルL1に蓄えられたエネルギーが減少して出力電圧Voが低下し、その出力電圧Voが第1基準電圧Vr1よりも低くなると、パルス発生器30の駆動信号SG1が所定時間Hレベルとなり、出力トランジスタT1が再度オンされる。以下、このような動作が繰り返され、出力電圧Voが第1基準電圧Vr1に基づく目標電圧に維持される。
また、上記パルス発生器30の駆動信号SG1は、周波数差検出器40にも入力される。周波数差検出器40は、駆動信号SG1に基づいて、出力トランジスタT1のスイッチング周期Tsw(スイッチング周波数)を検出し、そのスイッチング周期Tswと所望の基準周期Trとの周期差(周波数差)を検出する。この周波数差検出器40は、周波数検出器41と演算器42とを含む。
周波数検出器41は、その入力端子にパルス発生器30から駆動信号SG1が入力されるとともに、クロック端子に発振器43から基準クロック信号CKが入力される。なお、この基準クロック信号CKは、スイッチング周波数に対して十分に高い(例えば32倍)周波数を持つクロック信号である。周波数検出器41は、駆動信号SG1及び基準クロック信号CKに基づいて、出力トランジスタT1のスイッチング周期Tswを検出する。すなわち、周波数検出器41は、駆動信号SG1の立ち上がりエッジ間の基準クロック信号CKの数(立ち上がりエッジ数)をカウントすることにより、出力トランジスタT1のスイッチング周期Tswを検出する。ここで、このスイッチング周期Tswは、基準クロック信号CKをカウントしたカウント値であり、Mビットのデジタル信号である。
演算器42には、周波数検出器41からのスイッチング周期Tswと、所望の基準周期Trとが入力され、これらスイッチング周期Tswと基準周期Trとの周期差(Tr−Tsw)を検出する。演算器42は、検出した周期差(Tr−Tsw)を示す周期差信号S2を誤差増幅器50に出力する。なお、基準周期Trは、スイッチング周期Tswと同様に、基準クロック信号CKをカウントしたカウント値であり、Mビットのデジタル信号である。
誤差増幅器50は、上記周期差(Tr−Tsw)を増幅し、増幅後のNビットのデジタル信号をパルス幅調整信号S3としてパルス発生器30に出力する。この誤差増幅器50は、IIRフィルタやFIRフィルタなどのデジタルフィルタと同様の構成を有し、デジタル誤差増幅器として機能する。なお、上記MビットとNビットとの関係は、一般にMビット≦Nビットである。
上記パルス発生器30は、誤差増幅器50からのパルス幅調整信号S3に応じて、オンパルス(Hレベルの駆動信号SG1)のパルス幅を調整する。すなわち、パルス発生器30は、パルス幅調整信号S3に応じて、スイッチング周期Tswが基準周期Trに近づくようにオンパルス幅を調整する。そして、パルス発生器30は、Hレベルの出力信号S1に応答して、上記調整したパルス幅のオンパルスを出力トランジスタT1及び周波数差検出器40に出力する。なお、パルス発生器30は、デジタル信号であるパルス幅調整信号S3に応じてパルス幅を可変するデジタル式モノマルチ回路である。
このような周波数差検出器40と誤差増幅器50とパルス発生器30とを含む第2制御ループにおいて、オンパルス幅を調整することでスイッチング周期Tswが所望の基準周期Trに維持されるように制御される。すなわち、この第2制御ループでは、スイッチング周期Tswが基準周期Trよりも短い場合には、周期差信号S2が正の値となるため、オンパルス幅を増大させるためのパルス幅調整信号S3が生成される。このパルス幅調整信号S3に応答して、パルス発生器30においてオンパルス幅が増大するように調整される。ここで、定常状態のように入力電圧Vinと、出力電圧Voと、出力電流Ioとが一定であれば、オンパルス幅に比例してスイッチング周期Tswが変化する。このため、オンパルス幅が増大されることにより、スイッチング周期Tswが長くなる(スイッチング周波数が低くなる)。反対に、スイッチング周期Tswが基準周期Trよりも長い場合には、周期差信号S2が負の値となるため、オンパルス幅を減少させるためのパルス幅調整信号S3が生成される。このパルス幅調整信号S3に応答して、パルス発生器30においてオンパルス幅が減少するように調整される。これにより、スイッチング周期Tswが短くなる(スイッチング周波数が高くなる)。
なお、本実施形態では、比較器20とパルス発生器30とコンバータ部とを含む第1制御ループの帯域に比べて、周波数差検出器40と誤差増幅器50とパルス発生器30とを含む第2制御ループの帯域を十分狭くなるように設定している。
次に、周波数検出器41の内部構成例を図2に従って説明する。
周波数検出器41は、2つのD−フリップフロップ(D−FF)回路41a,41bと、ナンド回路41cと、カウンタ41dと、出力用のD−FF回路41eとを含む。D−FF回路41a,41bのクロック端子には、発振器43からの基準クロック信号CKが入力される。D−FF回路41aの入力端子Dには、パルス発生器30から駆動信号SG1が入力される。このD−FF回路41aの出力端子Qは、次段のD−FF回路41bの入力端子Dとナンド回路41cとに接続されている。D−FF回路41bの反転出力端子XQは、ナンド回路41cに接続されている。ナンド回路41cの出力端子は、カウンタ41dのクリア端子CLに接続されている。
周波数検出器41は、2つのD−フリップフロップ(D−FF)回路41a,41bと、ナンド回路41cと、カウンタ41dと、出力用のD−FF回路41eとを含む。D−FF回路41a,41bのクロック端子には、発振器43からの基準クロック信号CKが入力される。D−FF回路41aの入力端子Dには、パルス発生器30から駆動信号SG1が入力される。このD−FF回路41aの出力端子Qは、次段のD−FF回路41bの入力端子Dとナンド回路41cとに接続されている。D−FF回路41bの反転出力端子XQは、ナンド回路41cに接続されている。ナンド回路41cの出力端子は、カウンタ41dのクリア端子CLに接続されている。
上記D−FF回路41aは、基準クロック信号CKの立ち上がりエッジに同期して入力端子Dに入力される駆動信号SG1のレベルを持つ信号を出力端子Qから出力する。また、D−FF回路41bは、基準クロック信号CKの立ち上がりエッジに同期して入力端子Dのレベルを反転したレベルを持つ信号を反転出力端子XQから出力する。そして、ナンド回路41cは、D−FF回路41a,41bの出力信号が共にHレベルであるときに、クリア信号であるLレベルの信号を出力する。すなわち、これらD−FF回路41a,41b及びナンド回路41cは、基準クロック信号CKの立ち上がりに同期して駆動信号SG1の立ち上がりエッジを検出したときに、クリア信号をカウンタ41dに出力する。このように、これらD−FF回路41a,41b及びナンド回路41cは、クリア信号生成回路として機能する。
カウンタ41dのクロック端子には、基準クロック信号CKが入力される。カウンタ41dの出力端子は、次段のD−FF回路41eの入力端子Dに接続されている。このカウンタ41dは、基準クロック信号CKの立ち上がりエッジをカウントし、そのカウント値CNTをD−FF回路41eの入力端子Dに出力する。そして、カウンタ41dのカウント値CNTは、クリア端子CLにクリア信号が入力される毎に、ゼロにリセットされる。このように、カウンタ41dは、クリア信号から次のクリア信号が入力されるまでの期間に入力される基準クロック信号CKの数(立ち上がりエッジ数)をカウントし、そのカウント値CNTを出力する。すなわち、カウンタ41dは、駆動信号SG1の立ち上がりエッジから次の立ち上がりエッジまでの期間(1周期)に略相当する期間に入力される基準クロック信号CK数をカウントする。このため、カウンタ41dのカウント値CNTは、スイッチング周期Tswに相当する。なお、このカウント値CNTはMビットのデジタル信号である。
D−FF回路41eのクロック端子には、パルス発生器30からの駆動信号SG1が入力される。D−FF回路41eの出力端子Qは演算器42(図1参照)に接続されている。なお、図示は省略しているが、D−FF回路41eは、入力されるカウント値CNT(Mビット信号)の各ビットに対応するM個のD−FF回路41eを含む。これら各D−FF回路41eは、駆動信号SG1の立ち上がりエッジに同期して入力端子Dに入力されるカウント値CNTのレベルを持つ信号を出力端子Qから出力する。すなわち、D−FF回路41eは、駆動信号SG1の立ち上がりエッジに同期して、カウンタ41dから入力されるカウント値CNTをスイッチング周期Tswとして出力する。
次に、パルス発生器30の内部構成例を図3に従って説明する。
パルス発生器30は、バッファ回路31と、RS−フリップフロップ(RS−FF)回路32と、遅延回路33と、マルチプレクサ34と、を含む。
パルス発生器30は、バッファ回路31と、RS−フリップフロップ(RS−FF)回路32と、遅延回路33と、マルチプレクサ34と、を含む。
図3に示すように、比較器20(図1参照)からの出力信号S1は、バッファ回路31を介してRS−FF回路32のセット端子Sに入力される。具体的には、出力電圧Voが第1基準電圧Vr1よりも低くなると、セット信号であるHレベルの出力信号S1がバッファ回路31を介してRS−FF回路32のセット端子Sに入力される。
また、上記出力信号S1は遅延回路33にも入力される。この遅延回路33は、直列に接続された複数段(ここでは、n(=2N)段)のバッファ回路33aを含む。各バッファ回路33aは、それぞれ所定の遅延時間を有し、遅延素子として機能する。これら各バッファ回路33aの出力信号はそれぞれマルチプレクサ34に入力されている。
マルチプレクサ34には、誤差増幅器50から出力されるパルス幅調整信号S3(Nビットのデジタル信号)が選択信号として入力される。このマルチプレクサ34は、パルス幅調整信号S3に基づいて、複数段のバッファ回路33aのうちいずれか1つのバッファ回路の出力信号を選択し、その選択した出力信号を遅延信号S1LとしてRS−FF回路32のリセット端子Rに出力する。これら遅延回路33及びマルチプレクサ34によって、複数のバッファ回路33aのうちパルス幅調整信号S3に応じた段数分のバッファ回路33aを介して出力信号S1がRS−FF回路32に出力される。これにより、出力信号S1が所望の時間だけ遅延されてRS−FF回路32のリセット端子Rに出力される。具体的には、Hレベルの出力信号S1が遅延回路33に入力されてから、パルス幅調整信号S3に応じた遅延時間経過後に、リセット信号であるHレベルの遅延信号S1LがRS−FF回路32のリセット端子Rに出力される。
RS−FF回路32は、バッファ回路31を介してセット端子Sに入力されるHレベルの出力信号S1(セット信号)に応答してセット状態に遷移し、Hレベルの駆動信号SG1を出力する。また、RS−FF回路32は、リセット端子Rに入力されるHレベルの遅延信号S1L(リセット信号)に応答してリセット状態に遷移し、Lレベルの駆動信号SG1を出力する。すなわち、RS−FF回路32は、Hレベルの駆動信号SG1を出力し始めてから、遅延回路33及びマルチプレクサ34において選択される遅延時間後にHレベルの遅延信号S1Lが入力されるまで、Hレベルの駆動信号SG1を出力し続ける。換言すると、遅延回路33及びマルチプレクサ34で選択される遅延時間によって駆動信号SG1がLレベルに立ち下がるタイミングが制御される、すなわちオンパルス幅が調整される。
次に、このように構成されたDC−DCコンバータ1aの動作を図4に従って説明する。なお、図4において、横軸及び縦軸は、説明の簡便化のため、適宜拡大、縮小して示している。
今、時刻t1〜t2までのスイッチング周期Tsw1(時刻t2におけるスイッチング周期Tsw参照)が基準周期Trよりも短い。このとき、時刻t2において、正の値となる周期差信号S2に基づき生成されるパルス幅調整信号S3がパルス発生器30のマルチプレクサ34に入力される。すると、マルチプレクサ34において、前のスイッチング周期Tsw1における遅延時間Td1よりも遅延時間が長くなるように遅延回路33内のバッファ回路33aの出力信号が選択される。すなわち、時刻t2〜t3までのスイッチング周期Tsw2では、出力電圧Voが第1基準電圧Vr1よりも低くなってHレベルの出力信号S1が出力されてから、遅延時間Td2(>Td1)だけ遅延されてHレベルの遅延信号S1L(リセット信号)が出力される。これにより、RS−FF回路32のリセットタイミングが遅くなるため、オンパルス幅が長くなるように調整される。ここで、定常状態のように入力電圧Vinと出力電圧Voと出力電流Ioとが一定であれば、オンパルス幅に比例してスイッチング周期Tswが変化する。このため、オンパルス幅が長くなるように調整されると、時刻t2〜t3までのスイッチング周期Tsw2が前のスイッチング周期Tsw1よりも長くなる。
続いて、周波数検出器41において、時刻t2〜t3までに入力される基準クロック信号CK数のカウントによってスイッチング周期Tsw2が検出され、そのスイッチング周期Tsw2が基準周期Trよりも長くなる。このとき、時刻t3において、負の値となる周期差信号S2に基づき生成されるパルス幅調整信号S3がパルス発生器30のマルチプレクサ34に入力される。すると、マルチプレクサ34において、前のスイッチング周期Tsw2における遅延時間Td2よりも遅延時間が短くなるように遅延回路33内のバッファ回路33aの出力信号が選択される。すなわち、時刻t3〜t4までのスイッチング周期Tsw3では、Hレベルの出力信号S1が出力されてから、遅延時間Td3(<Td2)だけ遅延されてHレベルの遅延信号S1L(リセット信号)が出力される。これにより、RS−FF回路32のリセットタイミングが早くなるため、オンパルス幅が短くなるように調整される。これに伴って、時刻t3〜t4までのスイッチング周期Tsw3が前のスイッチング周期Tsw2よりも短くなる。
このような動作が繰り返されることにより、スイッチング周期Tsw(スイッチング周波数)が所望の基準周期Tr(所望の周波数)に維持される。
次に、負荷が急変した場合における動作について、図5及び図6のシミュレーション結果を参照して説明する。なお、これらのシミュレーションでは、適当な最小オフ時間の制限が設定されている。
次に、負荷が急変した場合における動作について、図5及び図6のシミュレーション結果を参照して説明する。なお、これらのシミュレーションでは、適当な最小オフ時間の制限が設定されている。
まず、負荷が急増した場合における動作を図5に従って説明する。
時刻t5において、負荷が急増して出力電流Ioが0.5Aから1Aに急激に増加すると、出力電圧Voが急激に低下し、その出力電圧Voが第1基準電圧Vr1よりも極端に低い値となる。すると、出力電流Ioが0.5Aの定常状態時(時刻t10よりも前の期間)におけるスイッチング周期Tswに応じたオン時間と最小オフ時間とによって、出力トランジスタT1のスイッチングが繰り返される。このため、出力電流Ioの急増後に、スイッチング周期Tswが急激に短くなる(時刻t5〜t6)。このスイッチング周期Tswの急変に伴って、周期差(Tr−Tsw)に基づき生成されるパルス幅調整信号S3が急激に上昇する。そして、このパルス幅調整信号S3に応じて、パルス発生器30によってオンパルス幅が大幅に長くなるように調整される。これによって、時刻t6以降のように、スイッチング周期Tswが所望の基準周期Trに収束される。
時刻t5において、負荷が急増して出力電流Ioが0.5Aから1Aに急激に増加すると、出力電圧Voが急激に低下し、その出力電圧Voが第1基準電圧Vr1よりも極端に低い値となる。すると、出力電流Ioが0.5Aの定常状態時(時刻t10よりも前の期間)におけるスイッチング周期Tswに応じたオン時間と最小オフ時間とによって、出力トランジスタT1のスイッチングが繰り返される。このため、出力電流Ioの急増後に、スイッチング周期Tswが急激に短くなる(時刻t5〜t6)。このスイッチング周期Tswの急変に伴って、周期差(Tr−Tsw)に基づき生成されるパルス幅調整信号S3が急激に上昇する。そして、このパルス幅調整信号S3に応じて、パルス発生器30によってオンパルス幅が大幅に長くなるように調整される。これによって、時刻t6以降のように、スイッチング周期Tswが所望の基準周期Trに収束される。
なお、出力電流Ioが0.5Aと1Aとの定常状態におけるパルス幅調整信号S3の値が異なるのは、出力電流Ioの変化に伴って出力トランジスタT1やチョークコイルL1の導通損失により出力トランジスタT1のスイッチングのデューティが変化するためである。
次に、負荷が急減した場合における動作を図6に従って説明する。
時刻t7において、負荷が急減して出力電流Ioが1Aから0.5Aに急激に減少すると、出力電圧Voが急激に上昇し、その出力電圧Voが第1基準電圧Vr1よりも極端に高い値となる。すると、その出力電圧Voが第1基準電圧Vr1よりも低くなる時刻t8まで出力トランジスタT1のオフ期間が続く。このため、そのときのスイッチング周期Tswが異常に長くなる。このスイッチング周期Tswの急変に伴って、周期差(Tr−Tsw)に基づき生成されるパルス幅調整信号S3が急激に低下する。そして、このパルス幅調整信号S3に応じて、パルス発生器30によってオンパルス幅が大幅に短くなるように調整される。これによって、スイッチング周期Tswが所望の基準周期Trに収束される。
時刻t7において、負荷が急減して出力電流Ioが1Aから0.5Aに急激に減少すると、出力電圧Voが急激に上昇し、その出力電圧Voが第1基準電圧Vr1よりも極端に高い値となる。すると、その出力電圧Voが第1基準電圧Vr1よりも低くなる時刻t8まで出力トランジスタT1のオフ期間が続く。このため、そのときのスイッチング周期Tswが異常に長くなる。このスイッチング周期Tswの急変に伴って、周期差(Tr−Tsw)に基づき生成されるパルス幅調整信号S3が急激に低下する。そして、このパルス幅調整信号S3に応じて、パルス発生器30によってオンパルス幅が大幅に短くなるように調整される。これによって、スイッチング周期Tswが所望の基準周期Trに収束される。
このように、DC−DCコンバータ1aによれば、負荷の変動等により出力電流Ioが変動したとしても、定常状態におけるスイッチング周期Tswを所望の基準周期Trに維持させることができる。
以上説明した本実施形態によれば、以下の効果を奏することができる。
(1)パルス発生器30において、スイッチング周期Tswと基準周期Trとの周期差(Tr−Tsw)に基づきオンパルス幅を調整するようにした。例えばスイッチング周期Tswが基準周期Trよりも短くなると、オンパルス幅が長くなるように調整される。ここで、定常状態ではオンパルス幅に比例してスイッチング周期Tswが変化する。このため、オンパルス幅が長くなると、スイッチング周期Tswが長くなる。これにより、定常状態におけるスイッチング周期Tsw(スイッチング周波数)を基準周期Tr(所望の周波数)に維持させることができる。
(1)パルス発生器30において、スイッチング周期Tswと基準周期Trとの周期差(Tr−Tsw)に基づきオンパルス幅を調整するようにした。例えばスイッチング周期Tswが基準周期Trよりも短くなると、オンパルス幅が長くなるように調整される。ここで、定常状態ではオンパルス幅に比例してスイッチング周期Tswが変化する。このため、オンパルス幅が長くなると、スイッチング周期Tswが長くなる。これにより、定常状態におけるスイッチング周期Tsw(スイッチング周波数)を基準周期Tr(所望の周波数)に維持させることができる。
また、図5及び図6のシミュレーション結果からも明らかなように、負荷の変動により出力電流Ioが変動した場合においても、その変動前後の定常状態におけるスイッチング周期Tswを基準周期Trに維持させることができる。なお、入力電圧Vinや出力電圧Voが変動した場合においても、同様に、その変動前後の定常状態におけるスイッチング周期Tswを基準周期Trに維持させることができる。
(2)スイッチング周期Tswという1つのパラメータに応じてオンパルス幅が調整される。このため、例えばスイッチング周期Tswや位相という2つのパラメータに応じてオンパルス幅を調整する場合と比べて、簡便な制御構成によってスイッチング周期Tswを基準周期Trに維持するようにオンパルス幅を調整することができ、制御性に優れている。
(3)出力電圧Voと第1基準電圧Vr1とを比較器20にて直接比較し、その比較結果に応じて即時に出力トランジスタT1をオン・オフさせる、いわゆるコンパレータ方式を採用した。このため、負荷急変に対して高速応答が可能である。
(4)負荷変動により、比較器20の検出タイミングに起因してスイッチング周期Tswが変動する方向と、その変動により誤差増幅器50がパルス幅調整信号S3を変化させることによるスイッチング周期Tswの変動の方向とが同一方向である。これに対し、本実施形態では、比較器20とパルス発生器30とコンバータ部とを含む第1制御ループの帯域に比べて、周波数差検出器40と誤差増幅器50とパルス発生器30とを含む第2制御ループの帯域は十分狭くなるように設定したため、上記変動の影響が低減される。
(第2実施形態)
以下、第2実施形態を図7及び図8に従って説明する。この実施形態のDC−DCコンバータ1bは、D/A変換器55を追加した点、及びパルス発生器の内部構成が上記第1実施形態と異なっている。以下、第1実施形態との相違点を中心に説明する。
以下、第2実施形態を図7及び図8に従って説明する。この実施形態のDC−DCコンバータ1bは、D/A変換器55を追加した点、及びパルス発生器の内部構成が上記第1実施形態と異なっている。以下、第1実施形態との相違点を中心に説明する。
図7に示すように、制御回路10b内のD/A変換器55には、誤差増幅器50からパルス幅調整信号S3が入力される。D/A変換器55は、パルス幅調整信号S3(デジタル信号)をD/A変換して、アナログ信号であるパルス幅調整電圧S4(アナログ増幅信号)をパルス発生器60に出力する。
パルス発生器60は、D/A変換器55からのパルス幅調整電圧S4に応じて、オンパルス(Hレベルの駆動信号SG1)のパルス幅を調整する。そして、パルス発生器60は、Hレベルの出力信号S1に応答して、上記調整したパルス幅のオンパルスを出力トランジスタT1及び周波数差検出器40に出力する。なお、このパルス発生器60は、アナログ信号に応じてオンパルス幅を可変するアナログ式モノマルチ回路である。
次に、パルス発生器60の内部構成例を図8に従って説明する。
図8に示すように、パルス発生器60は、RS−FF回路61と、NチャネルMOSトランジスタT2と、高電位電源とグランドとの間に直列に接続された定電流源62及びコンデンサC2と、比較器63とを備えている。RS−FF回路61のセット端子Sには、比較器20(図7参照)から出力される出力信号S1が入力される。また、RS−FF回路61のリセット端子Rには、比較器63の出力信号が入力される。このRS−FF回路61の出力端子Qから出力される信号は駆動信号SG1として出力トランジスタT1及び周波数差検出器40に供給され、反転出力端子XQから出力される信号はトランジスタT2のゲートに供給される。
図8に示すように、パルス発生器60は、RS−FF回路61と、NチャネルMOSトランジスタT2と、高電位電源とグランドとの間に直列に接続された定電流源62及びコンデンサC2と、比較器63とを備えている。RS−FF回路61のセット端子Sには、比較器20(図7参照)から出力される出力信号S1が入力される。また、RS−FF回路61のリセット端子Rには、比較器63の出力信号が入力される。このRS−FF回路61の出力端子Qから出力される信号は駆動信号SG1として出力トランジスタT1及び周波数差検出器40に供給され、反転出力端子XQから出力される信号はトランジスタT2のゲートに供給される。
トランジスタT2は、そのソースがグランドに接続され、ドレインが定電流源62とコンデンサC2との間のノードN1に接続されている。また、トランジスタT2のドレイン(ノードN1)は、比較器63の非反転入力端子に接続されている。比較器63の反転入力端子には、上記D/A変換器55からのパルス幅調整電圧S4が入力されている。そして、比較器63の出力信号は、RS−FF回路61のリセット端子Rに入力される。
このように構成されたパルス発生器60では、出力電圧Voが第1基準電圧Vr1よりも低くなって比較器20からHレベルの出力信号S1(セット信号)がRS−FF回路61のセット端子Sに入力されると、RS−FF回路61がセット状態に遷移する。すると、出力端子QからHレベルの駆動信号SG1が出力されるとともに、反転出力端子XQからLレベルの出力信号が出力される。このLレベルの出力信号に応じてトランジスタT2がオフされるため、定電流源62から供給されるds電流によってコンデンサC2が充電される。これにより、ノードN1の電位が徐々に上昇する。このとき、ノードN1の電位が上記パルス幅調整電圧S4よりも高くなると、比較器63からHレベルの出力信号(リセット信号)がRS−FF回路61のリセット端子Rに出力される。そして、RS−FF回路61は、上記リセット信号に応答してリセット状態に遷移し、Lレベルの駆動信号SG1が出力されるとともに、反転出力端子XQからHレベルの出力信号が出力される。なお、このHレベルの出力信号に応じてトランジスタT2がオンされることにより、コンデンサC2の充電電圧が放電される。これらトランジスタT2と、定電流源62と、コンデンサC2と比較器63とはリセットタイミング調整回路として機能する。
このようにパルス発生器60では、パルス幅調整電圧S4の電圧値が調整されることによって、比較器63からリセット信号が出力されるタイミング(リセットタイミング)を制御することができ、ひいてはオンパルス幅を調整することができる。具体的には、スイッチング周期Tswが基準周期Trよりも短い場合には、パルス幅調整電圧S4の電圧値が上昇されるため、上記ノードN1の電位がパルス幅調整電圧S4に達するまでの時間が延びてリセットタイミングが遅くなる。これにより、オンパルス幅が長くなり、スイッチング周期Tswが長くなる。反対に、スイッチング周期Tswが基準周期Trよりも長い場合には、パルス幅調整電圧S4の電圧値が低下されるため、上記ノードN1の電位がパルス幅調整電圧S4の電圧値に達するまでの時間が短縮されてリセットタイミングが早くなる。これにより、オンパルス幅が短くなり、スイッチング周期Tswが短くなる。
以上説明した本実施形態によれば、上記第1実施形態と同様の効果を奏する。
(第3実施形態)
以下、第3実施形態を図9に従って説明する。この実施形態のDC−DCコンバータ1cは、周波数検出器71と、D/A変換器72と、積分器73とを備える点が上記第2実施形態と異なっている。以下、第2実施形態との相違点を中心に説明する。
(第3実施形態)
以下、第3実施形態を図9に従って説明する。この実施形態のDC−DCコンバータ1cは、周波数検出器71と、D/A変換器72と、積分器73とを備える点が上記第2実施形態と異なっている。以下、第2実施形態との相違点を中心に説明する。
図9に示すように、制御回路10c内の周波数検出器71は、パルス発生器60からの駆動信号SG1と、発振器43からの基準クロック信号CKとに基づいて、出力トランジスタT1のスイッチング周期Tswを検出する。なお、この周波数検出器71は、上記第1及び第2実施形態の周波数検出器41と同様の構成を有する。
周波数検出器71で検出されたスイッチング周期Tswは、D/A変換器72に入力される。D/A変換器72は、スイッチング周期Tsw(デジタル信号)をD/A変換して、アナログ電圧信号を生成し積分器73に出力する。
積分器73は、誤差増幅器74と、抵抗R1と、コンデンサC3とを含む。誤差増幅器74の反転入力端子には、上記D/A変換器72で生成されたアナログ電圧信号が抵抗R1を介して電圧Vaとして入力される。また、誤差増幅器74の非反転入力端子には、第2基準電圧Vr2が入力される。なお、第2基準電圧Vr2は、第2基準電源e2にて生成されるアナログ電圧であり、基準周期Trに応じて生成される。例えば第2基準電圧Vr2は、基準周期Tr(Mビットのデジタル信号)がD/A変換されて生成される。
誤差増幅器74は、電圧Vaと第2基準電圧Vr2とを比較し、両電圧の差電圧を増幅した信号をパルス幅調整電圧S5(アナログ増幅信号)としてパルス発生器60に出力する。なお、誤差増幅器74にて生成されるパルス幅調整電圧S5は、コンデンサC3を介して電圧Vaとして当該誤差増幅器74の反転入力端子に帰還される。
パルス発生器60は、Hレベルの出力信号S1に応答して、誤差増幅器74からのパルス幅調整電圧S5に応じたパルス幅のオンパルス(Hレベルの駆動信号SG1)を生成する。このパルス発生器60は、上記第2実施形態と略同様の構成(図8参照)を有する。なお、本実施形態のパルス発生器60では、図8に示す比較器63の反転入力端子に、パルス幅調整電圧S4に替えて誤差増幅器74からのパルス幅調整電圧S5が入力される。
以上説明した本実施形態によれば、上記第1実施形態と同様の効果を奏する。
(第4実施形態)
以下、第4実施形態を図10〜図12に従って説明する。先の図1〜図9に示した部材と同一の部材にはそれぞれ同一の符号を付して示し、それら各要素についての詳細な説明は省略する。
(第4実施形態)
以下、第4実施形態を図10〜図12に従って説明する。先の図1〜図9に示した部材と同一の部材にはそれぞれ同一の符号を付して示し、それら各要素についての詳細な説明は省略する。
図10に示すDC−DCコンバータ2aは、ヒステリシスコンパレータ方式のDC−DCコンバータである。このDC−DCコンバータ2aは、DC−DCコンバータ制御回路(制御回路)11a及びコンバータ部を備えている。なお、コンバータ部の構成は、図1に示すDC−DCコンバータ1aと同様である。
出力トランジスタT1のゲートには、制御回路11aから出力される駆動信号SG2が供給される。この駆動信号SG2に基づいて出力トランジスタT1がオン・オフ制御されることによって、入力電圧Vinが降圧されて出力電圧Voとして出力端子Toに接続される負荷(図示略)に出力される。
制御回路11aは、ヒステリシスコンパレータ80と、周波数差検出器40aと、誤差増幅器50aと、D/A変換器55aとを含む。なお、周波数差検出器40a、誤差増幅器50a及びD/A変換器55aはそれぞれ、上記第2実施形態の周波数差検出器40、誤差増幅器50及びD/A変換器55aと略同様の構成を有する。
ヒステリシスコンパレータ80は、反転入力端子に上記出力電圧(フィードバック信号)が入力され、非反転入力端子に第1基準電圧Vr1が入力される。このヒステリシスコンパレータ80には、上記第1基準電圧Vr1に基づく下限基準電圧VLと上限基準電圧VU(図11参照)とが設定されている。なお、下限基準電圧VL(第1閾値)は出力トランジスタT1のオンタイミングを設定する電圧であり、上限基準電圧VU(第2閾値)は出力トランジスタT1のオフタイミングを設定する電圧である。
このヒステリシスコンパレータ80は、出力電圧Voと下限基準電圧VL及び上限基準電圧VUとを比較し、その比較結果に応じたレベルの駆動信号SG2を生成し、その駆動信号SG2を出力トランジスタT1及び周波数差検出器40に出力する。具体的には、ヒステリシスコンパレータ80は、出力電圧Voが下限基準電圧VLよりも低くなると、Hレベルの駆動信号SG2を生成し、出力トランジスタT1をオンする。また、ヒステリシスコンパレータ80は、出力電圧Voが上限基準電圧よりも高くなると、Lレベルの駆動信号SG2を生成し、出力トランジスタT1をオフする。
このようなヒステリシスコンパレータ80とコンバータ部とを含む第1制御ループにおいて、出力電圧Voが第1基準電圧Vr1に基づく目標電圧に維持されるように制御される。すなわち、この第1制御ループでは、出力電圧Voが上限基準電圧VUよりも高くなって出力トランジスタT1がオフされると、出力トランジスタT1のオン動作時にチョークコイルL1に蓄えられたエネルギーが放出される。チョークコイルL1に蓄えられたエネルギーが減少して出力電圧Voが低下し、その出力電圧Voが下限基準電圧VLよりも低くなると、駆動信号SG1がHレベルとなり、出力トランジスタT1が再度オンされる。以下、このような動作が繰り返され、出力電圧Voが第1基準電圧Vr1に基づく目標電圧に維持される。
周波数差検出器40aは、周波数検出器41と演算器42とを含み、駆動信号SG2と基準クロック信号CKと基準周期Trとに基づいて、スイッチング周期Tswと基準周期Trとの周期差(Tr−Tsw)を検出する。周波数差検出器40aは、検出した周期差(Tr−Tsw)を示す周期差信号S2を誤差増幅器50aに出力する。
誤差増幅器50aは、上記周期差(Tr−Tsw)を増幅し、その増幅信号S3aをD/A変換器55に出力する。D/A変換器55は、増幅信号S3a(Mビットのデジタル信号)をD/A変換して、アナログ信号であるヒステリシス幅調整信号S4aをヒステリシスコンパレータ80に出力する。
上記ヒステリシスコンパレータ80は、上記ヒステリシス幅調整信号S4aに応じて、下限基準電圧VL及び上限基準電圧VUの電圧値、すなわちヒステリシス幅を調整する。
このようなヒステリシスコンパレータ80と周波数差検出器40aと誤差増幅器50aとD/A変換器55aとを含む第2制御ループにおいて、ヒステリシス幅を調整することでスイッチング周期Tswが基準周期Trに維持されるように制御される。例えばスイッチング周期Tswが基準周期Trよりも短い場合には、周期差信号S2が正の値となるため、ヒステリシスコンパレータ80のヒステリシス幅を広くするためのヒステリシス幅調整信号S4aが生成される。これにより、ヒステリシスコンパレータ80において、ヒステリシス幅が広くなるように調整される。ここで、定常状態のように入力電圧Vinと、出力電圧Voと、出力電流Ioとが一定であれば、ヒステリシス幅に比例してスイッチング周期Tswが変化する。このため、ヒステリシス幅が広く調整されることにより、スイッチング周期Tswが長くなる。
このようなヒステリシスコンパレータ80と周波数差検出器40aと誤差増幅器50aとD/A変換器55aとを含む第2制御ループにおいて、ヒステリシス幅を調整することでスイッチング周期Tswが基準周期Trに維持されるように制御される。例えばスイッチング周期Tswが基準周期Trよりも短い場合には、周期差信号S2が正の値となるため、ヒステリシスコンパレータ80のヒステリシス幅を広くするためのヒステリシス幅調整信号S4aが生成される。これにより、ヒステリシスコンパレータ80において、ヒステリシス幅が広くなるように調整される。ここで、定常状態のように入力電圧Vinと、出力電圧Voと、出力電流Ioとが一定であれば、ヒステリシス幅に比例してスイッチング周期Tswが変化する。このため、ヒステリシス幅が広く調整されることにより、スイッチング周期Tswが長くなる。
なお、本実施形態では、ヒステリシスコンパレータ80とコンバータ部とを含む第1制御ループの帯域に比べて、ヒステリシスコンパレータ80と周波数差検出器40aと誤差増幅器50aとD/A変換器55aとを含む第2制御ループの帯域を十分狭くなるように設定している。
次に、ヒステリシスコンパレータ80の内部構成例を図11に従って説明する。
図11に示すように、ヒステリシスコンパレータ80は、比較器81と、ヒステリシス幅調整回路82と、抵抗R1と、インバータ回路INV1とを含む。比較器81の反転入力端子には出力電圧Voが入力されている。また、比較器81の非反転入力端子には、第1基準電圧Vr1が抵抗R11を介して入力されるとともに、ヒステリシス幅調整回路82からヒステリシス幅設定信号S6が入力される。この比較器81は、第1基準電圧Vr1とヒステリシス幅設定信号S6に応じた基準電圧(下限基準電圧VL及び上限基準電圧VU)と、出力電圧Voとの比較結果を駆動信号SG2として出力する。なお、比較器81の出力端子は、インバータ回路INV1を介してヒステリシス幅調整回路82に接続されている。
図11に示すように、ヒステリシスコンパレータ80は、比較器81と、ヒステリシス幅調整回路82と、抵抗R1と、インバータ回路INV1とを含む。比較器81の反転入力端子には出力電圧Voが入力されている。また、比較器81の非反転入力端子には、第1基準電圧Vr1が抵抗R11を介して入力されるとともに、ヒステリシス幅調整回路82からヒステリシス幅設定信号S6が入力される。この比較器81は、第1基準電圧Vr1とヒステリシス幅設定信号S6に応じた基準電圧(下限基準電圧VL及び上限基準電圧VU)と、出力電圧Voとの比較結果を駆動信号SG2として出力する。なお、比較器81の出力端子は、インバータ回路INV1を介してヒステリシス幅調整回路82に接続されている。
ヒステリシス幅調整回路82は、NチャネルMOSトランジスタTN1と、抵抗R12と、カレントミラー回路83〜85と、CMOSインバータ回路86とを含む。NチャネルMOSトランジスタTN1のゲートには、D/A変換器55からのヒステリシス幅調整信号S4aが供給されている。また、トランジスタTN1のソースが抵抗R12を介してグランドに接続され、トランジスタTN1のドレインがカレントミラー回路83,84のPチャネルMOSトランジスタTP1のドレインに接続されている。このトランジスタTN1は、ヒステリシス幅調整信号S4aによってオン・オフ制御され、そのトランジスタTN1にはヒステリシス幅調整信号S4aに比例した電流I1が流れる。
トランジスタTP1は、PチャネルMOSトランジスタTP2とカレントミラー接続されている。すなわち、入力側トランジスタTP1のドレインが両トランジスタTP1,TP2のゲートに接続されている。両トランジスタTP1,TP2のソースが高電位側電源に接続され、出力側トランジスタTP2のドレインがカレントミラー回路85のNチャネルMOSトランジスタTN2のドレインに接続されている。なお、出力側トランジスタTP2は、入力側トランジスタTP1の電気的特性と同一値の電気的特性を持つ。従って、出力側トランジスタTP2には、入力側トランジスタTP1に流れる電流I1が流れる。
また、上記トランジスタTN2は、NチャネルMOSトランジスタTN3とカレントミラー接続されている。出力側トランジスタTN3のドレインは、CMOSインバータ回路86内のNチャネルMOSトランジスタTN4のソースに接続されている。なお、出力側トランジスタTN3は、入力側トランジスタTN2の電気的特性と同一値の電気的特性を持つ。従って、出力側トランジスタTN3には、入力側トランジスタTN2に流れる電流I1が流れる。詳しくは、出力側トランジスタTN3は、トランジスタTN4から電流I1を吸い込む。
上記トランジスタTP1は、PチャネルMOSトランジスタTP3とカレントミラー接続されている。出力側トランジスタTP3のドレインは、CMOSインバータ回路86内のPチャネルMOSトランジスタTP4のソースに接続されている。なお、出力側トランジスタTP3は、入力側トランジスタTP1の電気的特性と同一値の電気的特性を持つ。従って、出力側トランジスタTP3には、入力側トランジスタTP1に流れる電流I1が流れる。詳しくは、出力側トランジスタTP3は、トランジスタTP4に電流I1を吐き出す。
CMOSインバータ回路86内のトランジスタTP4,TN4のゲートには、比較器81から出力される駆動信号SG2がインバータ回路INV1を介して供給される。そして、これらトランジスタTP4,TN4間のノードN2が比較器81の非反転入力端子に接続されている。
このように構成されたヒステリシスコンパレータ80では、比較器81から出力される駆動信号SG2に応じて、CMOSインバータ回路86のトランジスタTP4,TN4がオン・オフされる。例えば比較器81からHレベルの駆動信号SG2が出力されると、インバータ回路INV1からはLレベルの信号が出力されるため、トランジスタTP4がオンされ、トランジスタTN4がオフされる。すると、ヒステリシス幅調整信号S4aに比例した電流I1がカレントミラー回路84によるカレントミラー動作によって、トランジスタTP4を介してノードN2に吐き出される。この吐き出される電流I1の電流量に応じた電圧分だけ第1基準電圧Vr1よりも上昇された電圧が上限基準電圧VUとして比較器81の非反転入力端子に入力される。
一方、比較器81からLレベルの駆動信号SG2が出力されると、インバータ回路INV1からはHレベルの信号が出力されるため、トランジスタTN4がオンされ、トランジスタTP4がオフされる。すると、カレントミラー回路83,85によるカレントミラー動作によって、ヒステリシス幅調整信号S4aに比例した電流I1がノードN2からトランジスタTN4を介してトランジスタTN3に吸い込まれる。この吸い込まれる電流I1の電流量に応じた電圧分だけ第1基準電圧Vr1よりも低下された電圧が下限基準電圧VLとして比較器81の非反転入力端子に入力される。
ここで、図12に示す時刻t11〜t12までのスイッチング周期Tsw1のように、スイッチング周期Tswが基準周期Trよりも短い場合には、時刻t12において、D/A変換器55aから出力されるヒステリシス幅調整信号S4aの電圧値が上昇する。これに伴って電流I1の電流量が増加する。このため、時刻t12〜t13までのスイッチング周期Tsw2においては、前のスイッチング周期Tsw1よりも上限基準電圧VUの電圧値が上昇されるとともに、下限基準電圧VLの電圧値が低下される。すなわち、スイッチング周期Tsw2におけるヒステリシス幅は、前のスイッチング周期Tsw1のそれよりも広くなるように調整される。これにより、スイッチング周期Tsw2が前のスイッチング周期Tsw1よりも長くなる。
反対にスイッチング周期Tsw2のように、スイッチング周期Tswが基準周期Trよりも長い場合には、時刻t13において、D/A変換器55aから出力されるヒステリシス幅調整信号S4aの電圧値が低下する。これに伴って電流I1の電流量が減少する。このため、時刻t13〜t14までのスイッチング周期Tsw3においては、前のスイッチング周期Tsw2よりも上限基準電圧VUの電圧値が低下されるとともに、下限基準電圧VLの電圧値が上昇される。すなわち、スイッチング周期Tsw3におけるヒステリシス幅は、前のスイッチング周期Tsw2のそれよりも狭くなるように調整される。これにより、スイッチング周期Tsw3が前のスイッチング周期Tsw2よりも短くなる。
このような動作が繰り返されることにより、定常状態におけるスイッチング周期Tswが所望の基準周期Trに維持される。
以上説明した本実施形態によれば、上記第1実施形態と同様の効果を奏する。
以上説明した本実施形態によれば、上記第1実施形態と同様の効果を奏する。
(第5実施形態)
以下、第5実施形態を図13に従って説明する。この実施形態のDC−DCコンバータ2bは、周波数検出器71と、D/A変換器72と、積分器73aとを備える点が上記第4実施形態と異なっている。以下、第4実施形態との相違点を中心に説明する。
以下、第5実施形態を図13に従って説明する。この実施形態のDC−DCコンバータ2bは、周波数検出器71と、D/A変換器72と、積分器73aとを備える点が上記第4実施形態と異なっている。以下、第4実施形態との相違点を中心に説明する。
図9に示すように、制御回路11b内の周波数検出器71は、パルス発生器60からの駆動信号SG1と、発振器43からの基準クロック信号CKとに基づいて、出力トランジスタT1のスイッチング周期Tswを検出する。D/A変換器72は、周波数検出器71で検出されたスイッチング周期Tsw(デジタル信号)をD/A変換して、アナログ電圧信号を生成し積分器73aに出力する。
積分器73aは、誤差増幅器74aと、抵抗R1と、コンデンサC3とを含む。誤差増幅器74aの反転入力端子には、上記D/A変換器72で生成されたアナログ電圧信号が抵抗R1を介して電圧Vaとして入力される。また、誤差増幅器74の非反転入力端子には、第2基準電圧Vr2が入力される。この誤差増幅器74aは、電圧Vaと第2基準電圧Vr2とを比較し、両電圧の差電圧を増幅したヒステリシス幅調整信号S5aをパルス発生器60に出力する。
ヒステリシスコンパレータ80は、誤差増幅器74aからのヒステリシス幅調整信号S5aに応じて、ヒステリシス幅を調整する。このヒステリシスコンパレータ80は、上記第4実施形態と同様の構成(図11参照)を有する。なお、本実施形態のヒステリシスコンパレータ80では、図11に示すトランジスタTN1のゲートに、ヒステリシス幅調整信号S4aに替えて誤差増幅器74aからのヒステリシス幅調整信号S5aが入力される。
以上説明した本実施形態によれば、上記第1実施形態と同様の効果を奏する。
(他の実施形態)
なお、上記各実施形態は、これを適宜変更した以下の態様にて実施することもできる。
(他の実施形態)
なお、上記各実施形態は、これを適宜変更した以下の態様にて実施することもできる。
・上記実施形態における周波数検出器41,71は、出力トランジスタT1のスイッチング周期Tswを検出する構成であれば、その内部構成は特に制限されない。例えば周波数検出器41,71は、図14に示される構成であってもよい。なお、図14では、第3実施形態における周波数検出器71を例にして説明する。
すなわち、図14に示すように、周波数検出器71は、2つのD−FF回路71a,71bと、アンド回路71cと、シフトレジスタ71dと、レジスタ回路71eと、エンコーダ71fとを含む。D−FF回路71a,71b及びアンド回路71cは、基準クロック信号CKの立ち上がりに同期して駆動信号SG1の立ち上がりエッジを検出したときに、Hレベルの信号をシフトレジスタ71d及びレジスタ回路71eに出力する。
シフトレジスタ71dは、直列に接続された複数段(ここでは、k段)のD−FF回路A1〜Akを含む。これら各D−FF回路A1〜Akのクロック端子には、基準クロック信号CKが入力される。初段のD−FF回路A1は、入力端子Dに上記アンド回路71cの出力端子が接続され、出力端子Qが次段のD−FF回路A2の入力端子Dに接続されている。同様に、2段目以降のD−FF回路A2〜Ak−1もそれぞれ出力端子Qが次段の各D−FF回路A3〜Akの入力端子Dに接続されている。従って、シフトレジスタ71dは、基準クロック信号CKの立ち上がり毎に、アンド回路71cから入力される信号をラッチするとともに、次段のD−FF回路A2〜Akに順次転送する。
レジスタ回路71eは、直列に接続された複数段(ここでは、k段)のD−FF回路B1〜Bkを含む。これら各D−FF回路B1〜Bkのクロック端子には、アンド回路71cの出力信号がクロック信号として入力されている。各D−FF回路B1〜Bkの入力端子Dには、上記各D−FF回路A1〜Akの出力端子Qがそれぞれ接続されている。また、各D−FF回路B1〜Bkの出力端子Qは、エンコーダ71fに接続されている。そして、これら各D−FF回路B1〜Bkは、アンド回路71cの出力信号の立ち上がりに同期して入力端子Dのレベルを持つ信号を出力端子Qから出力する。具体的には、k段のD−FF回路B1〜Bkのうち、アンド回路71cからHレベルの信号が出力されて次のHレベルの信号が出力されるまでの時間(基準クロック信号CKの数)に対応する1つのD−FF回路が、アンド回路71cの出力信号の立ち上がりに同期してHレベルの信号を出力端子Qから出力する。なお、その他のD−FF回路は、アンド回路71cの出力信号の立ち上がりに同期してLレベルの信号を出力端子Qから出力する。
エンコーダ71fは、レジスタ回路71e内の各D−FF回路B1〜Bkの出力信号に基づいて、Mビットのデジタル信号であるスイッチング周期Tswを生成する。このように、図14に示す周波数検出器71であっても、出力トランジスタT1のスイッチング周期Tswを検出することができる。
なお、図14のシフトレジスタ71dの各D−FF回路A1〜Akを、遅延線としての抵抗素子に置換してもよい。
・また、図4及び図14に示した周波数検出器71では、駆動信号SG1の立ち上がりエッジから次の立ち上がりエッジまでの時間を検出することでスイッチング周期Tswを検出するようにした。これに限らず、駆動信号SG1の立ち下がりエッジから次の立ち下がりエッジまでの時間を検出することでスイッチング周期Tswを検出するようにしてもよい。
・また、図4及び図14に示した周波数検出器71では、駆動信号SG1の立ち上がりエッジから次の立ち上がりエッジまでの時間を検出することでスイッチング周期Tswを検出するようにした。これに限らず、駆動信号SG1の立ち下がりエッジから次の立ち下がりエッジまでの時間を検出することでスイッチング周期Tswを検出するようにしてもよい。
・上記第1〜第3実施形態では、オンパルスのパルス幅を調整することでスイッチング周期Tswを所望の基準周期Trに維持するように制御した。これに限らず、オフパルスのパルス幅を調整することでスイッチング周期Tswを所望の基準周期Trに維持するように制御してもよい。例えば第1実施形態のDC−DCコンバータ1aを、図15に示すDC−DCコンバータ1dに変更してもよい。
図15に示す制御回路10dの比較器20aは、非反転入力端子に出力電圧Voが入力され、非反転入力端子に第1基準電圧Vr1が入力される。この比較器20aは、出力電圧Voが第1基準電圧Vr1よりも低いときはLレベルの出力信号S1aを生成し、出力電圧Voが第1基準電圧Vr1よりも高くなるとHレベルの出力信号S1a(セット信号)を生成する。
比較器20aの出力信号S1aは、パルス発生器30のセット端子に入力される。パルス発生器30は、セット端子にHレベルの出力信号S1が入力されると、セット状態になり、出力端子QからHレベルの信号をインバータ回路35に所定時間出力する。これにより、インバータ回路35からLレベルの駆動信号SG1が所定時間出力され、出力トランジスタT1が所定時間オフされる。そして、誤差増幅器50からのパルス幅調整信号S3に応じた所定時間が経過すると、パルス発生器30は、リセット状態に戻り、出力端子QからLレベルの信号を出力する。これにより、インバータ回路からHレベルの駆動信号SG1が出力され、出力トランジスタT1がオンされる。すなわち、パルス発生器30及びインバータ回路35は、Hレベルの出力信号S1aに基づいて所定パルス幅のオフパルスを出力トランジスタT1に出力する。そして、このオフパルス幅は、誤差増幅器50からのパルス幅調整信号S3に応じて調整される。
このような構成であっても、上記第1実施形態と同様の効果を奏する。
・上記第1、第2及び第4実施形態では、演算器42において、基準周期Trからスイッチング周期Tswを減算して周期差信号S2を生成するようにしたが、スイッチング周期Tswから基準周期Trを減算して周期差信号S2を生成するようにしてもよい。
・上記第1、第2及び第4実施形態では、演算器42において、基準周期Trからスイッチング周期Tswを減算して周期差信号S2を生成するようにしたが、スイッチング周期Tswから基準周期Trを減算して周期差信号S2を生成するようにしてもよい。
・上記第1実施形態におけるパルス発生器30は、出力信号S1に応答して、パルス幅調整信号S3に応じたパルス幅のオンパルスを発生する構成であれば、その内部構成は特に制限されない。
・上記第2及び第3実施形態におけるパルス発生器60は、出力信号S1に応答して、パルス幅調整電圧S4,S5に応じたパルス幅のオンパルスを発生する構成であれば、その内部構成は特に制限されない。
・上記第4及び第5実施形態におけるヒステリシスコンパレータ80は、入力されるヒステリシス幅調整信号S4a,S5aに応じてヒステリシス幅を可変する構成であれば、その内部構成は特に制限されない。
・上記各実施形態における出力トランジスタT1を各制御回路10a〜10d,11a,11bに含めるようにしてもよい。
・上記各実施形態における比較器20及びヒステリシスコンパレータ80では、フィードバック信号として出力電圧Voと、第1基準電圧Vr1とを比較するようにした。これに限らず、例えば比較器20及びヒステリシスコンパレータ80において、フィードバック信号として出力電圧Voを分圧した分圧電圧と、第1基準電圧Vr1とを比較するようにしてもよい。なお、この場合には、第1基準電圧Vr1は、出力電圧Voが規格値に達したとき、分圧電圧と一致するように設定される。
・上記各実施形態における比較器20及びヒステリシスコンパレータ80では、フィードバック信号として出力電圧Voと、第1基準電圧Vr1とを比較するようにした。これに限らず、例えば比較器20及びヒステリシスコンパレータ80において、フィードバック信号として出力電圧Voを分圧した分圧電圧と、第1基準電圧Vr1とを比較するようにしてもよい。なお、この場合には、第1基準電圧Vr1は、出力電圧Voが規格値に達したとき、分圧電圧と一致するように設定される。
・上記各実施形態では、出力トランジスタT1をNチャネルMOSトランジスタで構成するようにしたが、スイッチング素子であれば特に制限されない。例えば、出力トランジスタT1をPチャネルMOSトランジスタやバイポーラトランジスタで構成するようにしてもよい。
・上記各実施形態では、入力電圧Vinを降圧した出力電圧Voを生成する降圧型のDC−DCコンバータに具体化したが、入力電圧Vinを昇圧した出力電圧Voを生成する昇圧型のDC−DCコンバータに具体化してもよい。
・上記各実施形態では、非同期整流方式のDC−DCコンバータに具体化したが、同期整流方式のDC−DCコンバータに具体化してもよい。
・上記各実施形態では、電圧制御モードのDC−DCコンバータに具体化したが、電流制御モードのDC−DCコンバータに具体化してもよい。
・上記各実施形態では、電圧制御モードのDC−DCコンバータに具体化したが、電流制御モードのDC−DCコンバータに具体化してもよい。
以上の様々な実施の形態をまとめると、以下のようになる。
(付記1)
出力電圧又は出力電流に応じてオンパルス又はオフパルスを発生するパルス発生器と、
前記オンパルス又は前記オフパルスによってオン・オフ制御されるスイッチング素子のスイッチング周波数と、基準周波数との周波数差を検出する周波数差検出器と、を備え、
前記パルス発生器は、前記周波数差検出器にて検出された周波数差に応じて前記オンパルス又は前記オフパルスのパルス幅を調整する、ことを特徴とする電源電圧制御回路。
(付記2)
前記周波数差検出器にて検出された周波数差を増幅してパルス幅調整信号を生成するデジタル誤差増幅器を備え、
前記パルス発生器は、前記パルス幅調整信号に応じたパルス幅の前記オンパルス又は前記オフパルスを発生するデジタル式のパルス発生器である、ことを特徴とする付記1に記載の電源電圧制御回路。
(付記3)
前記パルス発生器は、前記周波数差に応じて、前記スイッチング周波数の周波数と前記基準周波数の周波数とが近づくように前記オンパルス又は前記オフパルスのパルス幅を調整することを特徴とする付記1又は2に記載の電源電圧制御回路。
(付記4)
前記出力電圧に比例したフィードバック信号と基準電圧とを比較し、前記フィードバック信号が前記基準電圧を横切る場合を検出して検出信号を生成する比較器を備え、
前記パルス発生器は、前記検出信号を前記パルス幅調整信号に応じた時間だけ遅延させた遅延信号を生成するパルス幅調整回路と、前記検出信号に応じてセット状態に遷移し、前記遅延信号に応じてリセット状態に遷移するフリップフロップ回路と、を備えることを特徴とする付記2に記載の電源電圧制御回路。
(付記5)
前記周波数差検出器にて検出された周波数差を増幅してパルス幅調整信号を生成するデジタル誤差増幅器と、
前記パルス幅調整信号をアナログ信号に変換してアナログ増幅信号を生成するデジタル/アナログ変換器と、を備え、
前記パルス発生器は、前記アナログ増幅信号に応じたパルス幅の前記オンパルス又は前記オフパルスを発生するアナログ式のパルス発生器である、ことを特徴とする付記1に記載の電源電圧制御回路。
(付記6)
前記周波数差検出器は、
前記スイッチング周波数を検出する周波数検出器と、
前記スイッチング周波数と前記基準周波数とに基づいて、前記周波数差を演算する演算器と、
を備えることを特徴とする付記2〜5のいずれか1つに記載の電源電圧制御回路。
(付記7)
前記周波数差検出器は、
前記スイッチング周波数を検出する周波数検出器と、
前記スイッチング周波数をアナログ信号に変換するデジタル/アナログ変換器と、
前記アナログ信号と前記基準周波数に応じたアナログ信号との誤差を増幅してアナログ増幅信号を生成する誤差増幅器と、を備え、
前記パルス発生器は、前記アナログ増幅信号に応じたパルス幅の前記オンパルス又は前記オフパルスを発生するアナログ式のパルス発生器である、ことを特徴とする付記1に記載の電源電圧制御回路。
(付記8)
前記出力電圧に比例したフィードバック信号と基準電圧とを比較し、前記フィードバック信号が前記基準電圧を横切る場合を検出して検出信号を生成する比較器を備え、
前記パルス発生器は、前記検出信号の生成から前記アナログ増幅信号に応じた時間経過後にリセット信号を生成するリセットタイミング調整回路と、前記検出信号に応じてセット状態に遷移し、前記リセット信号に応じてリセット状態に遷移するフリップフロップ回路と、を備えることを特徴とする付記6又は7に記載の電源電圧制御回路。
(付記9)
前記周波数検出器は、前記パルス発生器から出力される信号の立ち上がりエッジ間又は立ち下がりエッジ間のクロック数をカウントし、前記スイッチング素子のスイッチング周期を検出することを特徴とする付記6〜8のいずれか1つに記載の電源電圧制御回路。
(付記10)
スイッチング素子のオンタイミングを設定する第1閾値と前記スイッチング素子のオフタイミングを設定する第2閾値とを有するヒステリシスコンパレータと、
前記スイッチング素子のスイッチング周波数と基準周波数との周波数差を検出する周波数差検出器と、を備え、
前記ヒステリシスコンパレータは、前記周波数差検出器にて検出された周波数差に応じて、前記第1閾値及び前記第2閾値を可変する、ことを特徴とする電源電圧制御回路。
(付記11)
前記周波数差検出器にて検出された周波数差を増幅した増幅信号を生成するデジタル誤差増幅器と、
前記増幅信号をアナログ信号に変換してヒステリシス幅調整信号を生成するデジタル/アナログ変換器と、を備え、
前記ヒステリシスコンパレータは、前記ヒステリシス幅調整信号に応じて、前記第1閾値及び前記第2閾値を可変する、ことを特徴とする付記10に記載の電源電圧制御回路。
(付記12)
前記周波数差検出器は、
前記スイッチング周波数を検出する周波数検出器と、
前記スイッチング周波数をアナログ信号に変換するデジタル/アナログ変換器と、
前記アナログ信号と前記基準周波数に応じたアナログ信号との誤差を増幅してヒステリシス幅調整信号を生成する誤差増幅器と、を備え、
前記ヒステリシスコンパレータは、前記ヒステリシス幅調整信号に応じて、前記第1閾値及び前記第2閾値を可変する、ことを特徴とする付記10に記載の電源電圧制御回路。
(付記13)
出力電圧又は出力電流に応じて生成されるオンパルス又はオフパルスによってオン・オフ制御されるスイッチング素子のスイッチング周波数と、基準周波数との周波数差を検出し、該検出した周波数差に応じたパルス幅の前記オンパルス又は前記オフパルスを生成することを特徴とする電源電圧制御方法。
(付記14)
出力電圧又は出力電流に応じてオンパルス又はオフパルスを発生するパルス発生器と、
前記オンパルス又は前記オフパルスによってオン・オフ制御されるスイッチング素子のスイッチング周波数と、基準周波数との周波数差を検出する周波数差検出器と、を含む制御回路を備え、
前記パルス発生器は、前記周波数差検出器にて検出された周波数差に応じて前記オンパルス又は前記オフパルスのパルス幅を調整する、ことを特徴とするDC−DCコンバータ。
(付記1)
出力電圧又は出力電流に応じてオンパルス又はオフパルスを発生するパルス発生器と、
前記オンパルス又は前記オフパルスによってオン・オフ制御されるスイッチング素子のスイッチング周波数と、基準周波数との周波数差を検出する周波数差検出器と、を備え、
前記パルス発生器は、前記周波数差検出器にて検出された周波数差に応じて前記オンパルス又は前記オフパルスのパルス幅を調整する、ことを特徴とする電源電圧制御回路。
(付記2)
前記周波数差検出器にて検出された周波数差を増幅してパルス幅調整信号を生成するデジタル誤差増幅器を備え、
前記パルス発生器は、前記パルス幅調整信号に応じたパルス幅の前記オンパルス又は前記オフパルスを発生するデジタル式のパルス発生器である、ことを特徴とする付記1に記載の電源電圧制御回路。
(付記3)
前記パルス発生器は、前記周波数差に応じて、前記スイッチング周波数の周波数と前記基準周波数の周波数とが近づくように前記オンパルス又は前記オフパルスのパルス幅を調整することを特徴とする付記1又は2に記載の電源電圧制御回路。
(付記4)
前記出力電圧に比例したフィードバック信号と基準電圧とを比較し、前記フィードバック信号が前記基準電圧を横切る場合を検出して検出信号を生成する比較器を備え、
前記パルス発生器は、前記検出信号を前記パルス幅調整信号に応じた時間だけ遅延させた遅延信号を生成するパルス幅調整回路と、前記検出信号に応じてセット状態に遷移し、前記遅延信号に応じてリセット状態に遷移するフリップフロップ回路と、を備えることを特徴とする付記2に記載の電源電圧制御回路。
(付記5)
前記周波数差検出器にて検出された周波数差を増幅してパルス幅調整信号を生成するデジタル誤差増幅器と、
前記パルス幅調整信号をアナログ信号に変換してアナログ増幅信号を生成するデジタル/アナログ変換器と、を備え、
前記パルス発生器は、前記アナログ増幅信号に応じたパルス幅の前記オンパルス又は前記オフパルスを発生するアナログ式のパルス発生器である、ことを特徴とする付記1に記載の電源電圧制御回路。
(付記6)
前記周波数差検出器は、
前記スイッチング周波数を検出する周波数検出器と、
前記スイッチング周波数と前記基準周波数とに基づいて、前記周波数差を演算する演算器と、
を備えることを特徴とする付記2〜5のいずれか1つに記載の電源電圧制御回路。
(付記7)
前記周波数差検出器は、
前記スイッチング周波数を検出する周波数検出器と、
前記スイッチング周波数をアナログ信号に変換するデジタル/アナログ変換器と、
前記アナログ信号と前記基準周波数に応じたアナログ信号との誤差を増幅してアナログ増幅信号を生成する誤差増幅器と、を備え、
前記パルス発生器は、前記アナログ増幅信号に応じたパルス幅の前記オンパルス又は前記オフパルスを発生するアナログ式のパルス発生器である、ことを特徴とする付記1に記載の電源電圧制御回路。
(付記8)
前記出力電圧に比例したフィードバック信号と基準電圧とを比較し、前記フィードバック信号が前記基準電圧を横切る場合を検出して検出信号を生成する比較器を備え、
前記パルス発生器は、前記検出信号の生成から前記アナログ増幅信号に応じた時間経過後にリセット信号を生成するリセットタイミング調整回路と、前記検出信号に応じてセット状態に遷移し、前記リセット信号に応じてリセット状態に遷移するフリップフロップ回路と、を備えることを特徴とする付記6又は7に記載の電源電圧制御回路。
(付記9)
前記周波数検出器は、前記パルス発生器から出力される信号の立ち上がりエッジ間又は立ち下がりエッジ間のクロック数をカウントし、前記スイッチング素子のスイッチング周期を検出することを特徴とする付記6〜8のいずれか1つに記載の電源電圧制御回路。
(付記10)
スイッチング素子のオンタイミングを設定する第1閾値と前記スイッチング素子のオフタイミングを設定する第2閾値とを有するヒステリシスコンパレータと、
前記スイッチング素子のスイッチング周波数と基準周波数との周波数差を検出する周波数差検出器と、を備え、
前記ヒステリシスコンパレータは、前記周波数差検出器にて検出された周波数差に応じて、前記第1閾値及び前記第2閾値を可変する、ことを特徴とする電源電圧制御回路。
(付記11)
前記周波数差検出器にて検出された周波数差を増幅した増幅信号を生成するデジタル誤差増幅器と、
前記増幅信号をアナログ信号に変換してヒステリシス幅調整信号を生成するデジタル/アナログ変換器と、を備え、
前記ヒステリシスコンパレータは、前記ヒステリシス幅調整信号に応じて、前記第1閾値及び前記第2閾値を可変する、ことを特徴とする付記10に記載の電源電圧制御回路。
(付記12)
前記周波数差検出器は、
前記スイッチング周波数を検出する周波数検出器と、
前記スイッチング周波数をアナログ信号に変換するデジタル/アナログ変換器と、
前記アナログ信号と前記基準周波数に応じたアナログ信号との誤差を増幅してヒステリシス幅調整信号を生成する誤差増幅器と、を備え、
前記ヒステリシスコンパレータは、前記ヒステリシス幅調整信号に応じて、前記第1閾値及び前記第2閾値を可変する、ことを特徴とする付記10に記載の電源電圧制御回路。
(付記13)
出力電圧又は出力電流に応じて生成されるオンパルス又はオフパルスによってオン・オフ制御されるスイッチング素子のスイッチング周波数と、基準周波数との周波数差を検出し、該検出した周波数差に応じたパルス幅の前記オンパルス又は前記オフパルスを生成することを特徴とする電源電圧制御方法。
(付記14)
出力電圧又は出力電流に応じてオンパルス又はオフパルスを発生するパルス発生器と、
前記オンパルス又は前記オフパルスによってオン・オフ制御されるスイッチング素子のスイッチング周波数と、基準周波数との周波数差を検出する周波数差検出器と、を含む制御回路を備え、
前記パルス発生器は、前記周波数差検出器にて検出された周波数差に応じて前記オンパルス又は前記オフパルスのパルス幅を調整する、ことを特徴とするDC−DCコンバータ。
T1 出力トランジスタ(スイッチング素子)
1a〜1d,2a,2b DC−DCコンバータ
10a〜10d,11a,11b 制御回路(電源電圧制御回路)
20,20a 比較器
30,60 パルス発生器
32 RS−フリップフロップ回路
33 遅延回路(パルス幅調整回路)
34 マルチプレクサ(パルス幅調整回路)
40,40a 周波数差検出器
41,71 周波数検出器
42 演算器
50,50a 誤差増幅器
55,55a,72 D/A変換器(デジタル/アナログ変換器)
61 RS−フリップフロップ回路
62 定電流源(リセットタイミング調整回路)
63 比較器(リセットタイミング調整回路)
74,74a 誤差増幅器
80 ヒステリシスコンパレータ
1a〜1d,2a,2b DC−DCコンバータ
10a〜10d,11a,11b 制御回路(電源電圧制御回路)
20,20a 比較器
30,60 パルス発生器
32 RS−フリップフロップ回路
33 遅延回路(パルス幅調整回路)
34 マルチプレクサ(パルス幅調整回路)
40,40a 周波数差検出器
41,71 周波数検出器
42 演算器
50,50a 誤差増幅器
55,55a,72 D/A変換器(デジタル/アナログ変換器)
61 RS−フリップフロップ回路
62 定電流源(リセットタイミング調整回路)
63 比較器(リセットタイミング調整回路)
74,74a 誤差増幅器
80 ヒステリシスコンパレータ
Claims (8)
- 出力電圧又は出力電流に応じてオンパルス又はオフパルスを発生するパルス発生器と、
前記オンパルス又は前記オフパルスによってオン・オフ制御されるスイッチング素子のスイッチング周波数と、基準周波数との周波数差を検出する周波数差検出器と、を備え、
前記パルス発生器は、前記周波数差検出器にて検出された周波数差に応じて前記オンパルス又は前記オフパルスのパルス幅を調整する、ことを特徴とする電源電圧制御回路。 - 前記周波数差検出器にて検出された周波数差を増幅してパルス幅調整信号を生成するデジタル誤差増幅器を備え、
前記パルス発生器は、前記パルス幅調整信号に応じたパルス幅の前記オンパルス又は前記オフパルスを発生するデジタル式のパルス発生器である、ことを特徴とする請求項1に記載の電源電圧制御回路。 - 前記パルス発生器は、前記周波数差に応じて、前記スイッチング周波数の周波数と前記基準周波数の周波数とが近づくように前記オンパルス又は前記オフパルスのパルス幅を調整することを特徴とする請求項1又は2に記載の電源電圧制御回路。
- 前記出力電圧に比例したフィードバック信号と基準電圧とを比較し、前記フィードバック信号が前記基準電圧を横切る場合を検出して検出信号を生成する比較器を備え、
前記パルス発生器は、前記検出信号を前記パルス幅調整信号に応じた時間だけ遅延させた遅延信号を生成するパルス幅調整回路と、前記検出信号に応じてセット状態に遷移し、前記遅延信号に応じてリセット状態に遷移するフリップフロップ回路と、を備えることを特徴とする請求項2に記載の電源電圧制御回路。 - 前記周波数差検出器にて検出された周波数差を増幅してパルス幅調整信号を生成するデジタル誤差増幅器と、
前記パルス幅調整信号をアナログ信号に変換してアナログ増幅信号を生成するデジタル/アナログ変換器と、を備え、
前記パルス発生器は、前記アナログ増幅信号に応じたパルス幅の前記オンパルス又は前記オフパルスを発生するアナログ式のパルス発生器である、ことを特徴とする請求項1に記載の電源電圧制御回路。 - スイッチング素子のオンタイミングを設定する第1閾値と前記スイッチング素子のオフタイミングを設定する第2閾値とを有するヒステリシスコンパレータと、
前記スイッチング素子のスイッチング周波数と基準周波数との周波数差を検出する周波数差検出器と、を備え、
前記ヒステリシスコンパレータは、前記周波数差検出器にて検出された周波数差に応じて、前記第1閾値及び前記第2閾値を可変する、ことを特徴とする電源電圧制御回路。 - 出力電圧又は出力電流に応じて生成されるオンパルス又はオフパルスによってオン・オフ制御されるスイッチング素子のスイッチング周波数と、基準周波数との周波数差を検出し、該検出した周波数差に応じたパルス幅の前記オンパルス又は前記オフパルスを生成することを特徴とする電源電圧制御方法。
- 出力電圧又は出力電流に応じてオンパルス又はオフパルスを発生するパルス発生器と、
前記オンパルス又は前記オフパルスによってオン・オフ制御されるスイッチング素子のスイッチング周波数と、基準周波数との周波数差を検出する周波数差検出器と、を含む制御回路を備え、
前記パルス発生器は、前記周波数差検出器にて検出された周波数差に応じて前記オンパルス又は前記オフパルスのパルス幅を調整する、ことを特徴とするDC−DCコンバータ。
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JP (1) | JP2010206990A (ja) |
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2009
- 2009-03-04 JP JP2009051212A patent/JP2010206990A/ja active Pending
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