JP2010206990A - 電源電圧制御回路、電源電圧制御方法及びｄｃ−ｄｃコンバータ - Google Patents

Abstract

【課題】スイッチング周波数を所望の周波数に維持することのできる電源電圧制御回路、電源電圧制御方法及びＤＣ−ＤＣコンバータを提供する。
【解決手段】制御回路１ａは、出力電圧Ｖｏと第１基準電圧Ｖｒ１との比較結果に応じたレベルの出力信号Ｓ１を生成する比較器２０と、出力トランジスタＴ１のスイッチング周期Ｔｓｗと基準周期Ｔｒとの周期差（Ｔｒ−Ｔｓｗ）を検出する周波数差検出器４０とを備える。また、制御回路１ａは、比較器２０からのＨレベルの出力信号Ｓ１に応答して、上記周期差（Ｔｒ−Ｔｓｗ）に応じたパルス幅のオンパルスを生成するパルス発生器３０を備える。
【選択図】図１

Description

本発明は、電源電圧制御回路、電源電圧制御方法及びＤＣ−ＤＣコンバータに関するものである。

従来、負荷急変に高速応答できる制御方式として、コンパレータ方式のＤＣ−ＤＣコンバータが知られている（例えば、特許文献１，２参照）。
図１６は、従来のコンパレータ方式のオン時間固定型ＤＣ−ＤＣコンバータの一例を示す。このＤＣ−ＤＣコンバータ１ｅは、入力電圧Ｖｉｎを降圧した出力電圧Ｖｏを生成する降圧型ＤＣ−ＤＣコンバータであり、制御回路１０ｅとコンバータ部とを備えている。コンバータ部は、出力トランジスタＴ１と、ダイオードＤ１と、チョークコイルＬ１と、平滑用コンデンサＣ１とを含む。

制御回路１０ｅ内の比較器２０は、出力電圧Ｖｏと基準電圧Ｖｒとを比較し、その比較結果に応じたレベルの出力信号Ｓ１を１ショットフリップフロップ（ＦＦ）回路２１に出力する。

ＦＦ回路２１は、出力電圧Ｖｏが基準電圧Ｖｒより低くなってＨレベルの出力信号Ｓ１が入力されると、セット状態になり、Ｈレベルの駆動信号ＳＧ１を一定時間出力し、出力トランジスタＴ１を一定時間オンさせる。そして、一定時間が経過すると、ＦＦ回路２１は、リセット状態に戻り、Ｌレベルの駆動信号ＳＧ１を出力し、出力トランジスタＴ１をオフさせる。

このようなＤＣ−ＤＣコンバータ１ｅでは、出力トランジスタＴ１のオン動作に基づいて出力電圧Ｖｏが上昇し、一定時間後に出力トランジスタＴ１がオフされると、チョークコイルＬ１に蓄えられたエネルギーが放出される。チョークコイルＬ１に蓄えられたエネルギーが減少して出力電圧Ｖｏが低下し、その出力電圧Ｖｏが基準電圧Ｖｒよりも低くなると、ＦＦ回路２１の駆動信号ＳＧ１が一定時間Ｈレベルとなり、出力トランジスタＴ１が再度オンされる。このような動作により、出力端子Ｔｏから出力される出力電圧Ｖｏが基準電圧Ｖｒに基づく一定電圧（目標電圧）に維持される。

図１７は、従来のヒステリシスコンパレータ方式のＤＣ−ＤＣコンバータの一例を示す。このＤＣ−ＤＣコンバータ２ｃは、制御回路１１ｃとコンバータ部を備えている。なお、コンバータ部の構成は、図１６に示すオン時間固定型ＤＣ−ＤＣコンバータと同様である。

制御回路１１ｃのヒステリシスコンパレータ９０は、その反転入力端子に出力電圧Ｖｏが入力され、非反転入力端子に基準電圧Ｖｒが入力される。このヒステリシスコンパレータ９０には、上記基準電圧Ｖｒに基づく下限基準電圧と上限基準電圧とが設定されている。このヒステリシスコンパレータ９０は、出力電圧Ｖｏと基準電圧Ｖｒ（下限基準電圧及び上限基準電圧）とを比較し、その比較結果に応じたレベルの駆動信号ＳＧ２を出力トランジスタＴ１に出力する。

このようなＤＣ−ＤＣコンバータ２ｃでは、出力電圧Ｖｏがヒステリシスコンパレータ９０の下限基準電圧よりも低くなると、ヒステリシスコンパレータ９０からＨレベルの駆動信号ＳＧ２が出力されて出力トランジスタＴ１がオンされる。すると、チョークコイルＬ１に流れる電流が増大し出力電圧Ｖｏが徐々に上昇する。そして、出力電圧Ｖｏがヒステリシスコンパレータ９０の上限基準電圧よりも高くなると、ヒステリシスコンパレータ９０からＬレベルの駆動信号ＳＧ２が出力されて出力トランジスタＴ１がオフされる。これにより、チョークコイルＬ１に蓄えられたエネルギーが減少して出力電圧Ｖｏが低下し、その出力電圧Ｖｏが上記下限基準電圧よりも低くなると、出力トランジスタＴ１が再度オンされる。このような動作により、出力電圧Ｖｏのリップル幅が一定に維持されるとともに、出力端子Ｔｏから出力される出力電圧Ｖｏが基準電圧Ｖｒに基づく目標電圧に維持される。

これらコンパレータ方式のＤＣ−ＤＣコンバータ１ｅ，２ｃでは、出力電圧Ｖｏと基準電圧Ｖｒとを比較器２０（又はヒステリシスコンパレータ９０）にて直接比較し、即時に出力トランジスタＴ１をオン・オフさせることができる。このため、これらＤＣ−ＤＣコンバータ１ｅ，２ｃでは、負荷急変に対して高速応答が可能である。

特開２００７−１７４７７２号公報 特開２００４−１０４９４２号公報

ところが、コンパレータ方式のＤＣ−ＤＣコンバータ１ｅ，２ｃでは、入力電圧Ｖｉｎ、出力電圧Ｖｏ又は出力電流Ｉｏが変動すると、出力トランジスタＴ１のスイッチングのデューティが変動する。これにより、出力トランジスタＴ１のスイッチング周波数（スイッチング周期）が変動することになる。このため、複数のＤＣ−ＤＣコンバータを動作させると、ＤＣ−ＤＣコンバータ間のスイッチング周波数の差に起因して、複数のスイッチング周波数が干渉し合ってＥＭＩノイズを発生するという問題がある。

電源電圧制御回路で、スイッチング周波数を所望の周波数に維持することを目的とする。

開示の電源電圧制御回路は、出力電圧又は出力電流に応じてオンパルス又はオフパルスを発生するパルス発生器と、前記オンパルス又は前記オフパルスによってオン・オフ制御されるスイッチング素子のスイッチング周波数と、基準周波数との周波数差を検出する周波数差検出器と、を備え、前記パルス発生器は、前記周波数差検出器にて検出された周波数差に応じて前記オンパルス又は前記オフパルスのパルス幅を調整する。

開示の電源電圧制御回路によれば、スイッチング周波数を所望の周波数に維持することができるという効果を奏する。

第１実施形態のＤＣ−ＤＣコンバータを示す回路図。 周波数検出器の内部構成例を示す回路図。 パルス発生器の内部構成例を示す回路図。 ＤＣ−ＤＣコンバータの動作を示すタイミングチャート。 負荷急増時のシミュレーション結果を示す説明図。 負荷急減時のシミュレーション結果を示す説明図。 第２実施形態のＤＣ−ＤＣコンバータを示す回路図。 パルス発生器の内部構成例を示す回路図。 第３実施形態のＤＣ−ＤＣコンバータを示す回路図。 第４実施形態のＤＣ−ＤＣコンバータを示す回路図。 ヒステリシスコンパレータの内部構成例を示す回路図。 ＤＣ−ＤＣコンバータの動作を示すタイミングチャート。 第５実施形態のＤＣ−ＤＣコンバータを示す回路図。 周波数検出器の内部構成例を示す回路図。 変形例のＤＣ−ＤＣコンバータを示す回路図。 従来のＤＣ−ＤＣコンバータを示す回路図。 従来のＤＣ−ＤＣコンバータを示す回路図。

（第１実施形態）
以下、第１実施形態を図１〜図６に従って説明する。なお、本実施形態において、先の図１６で示した従来と同様な構成部分については同一符号を付して説明する。

図１に示すＤＣ−ＤＣコンバータ１ａは、コンパレータ方式のＤＣ−ＤＣコンバータである。このＤＣ−ＤＣコンバータ１ａは、入力電圧Ｖｉｎを降圧した出力電圧Ｖｏを生成する降圧型ＤＣ−ＤＣコンバータであり、ＤＣ−ＤＣコンバータ制御回路（制御回路）１０ａ及びコンバータ部を備えている。コンバータ部は、出力トランジスタＴ１と、ダイオードＤ１と、チョークコイルＬ１と、平滑用コンデンサＣ１とを備えている。なお、本実施形態では、出力トランジスタＴ１はＮチャネルＭＯＳトランジスタである。

出力トランジスタＴ１のゲートには、制御回路１０ａから出力される駆動信号ＳＧ１が供給され、出力トランジスタＴ１のドレインには入力電圧Ｖｉｎが供給される。また、出力トランジスタＴ１のソースがダイオードＤ１のカソードに接続され、ダイオードＤ１のアノードがグランドに接続されている。出力トランジスタＴ１とダイオードＤ１との接続点は、チョークコイルＬ１を介して出力端子Ｔｏに接続されている。この出力端子Ｔｏは、平滑用コンデンサＣ１を介してグランドに接続されている。なお、チョークコイルＬ１及び平滑用コンデンサＣ１は平滑回路として機能する。

そして、制御回路１０ａからの駆動信号ＳＧ１に基づいて出力トランジスタＴ１がオン・オフ制御されることによって、入力電圧Ｖｉｎが降圧されて出力電圧Ｖｏとして出力端子Ｔｏに接続される負荷（図示略）に出力される。また、この負荷には出力電流Ｉｏが供給される。

上記出力端子Ｔｏは、制御回路１０ａに接続され、その時の出力電圧Ｖｏが制御回路１０ａに帰還される。
この制御回路１０ａは、比較器２０と、パルス発生器３０と、周波数差検出器４０と、誤差増幅器５０とを含む。

比較器２０は、反転入力端子に上記出力電圧Ｖｏ（フィードバック信号）が入力され、非反転入力端子に第１基準電圧Ｖｒ１が入力される。なお、第１基準電圧Ｖｒ１は、第１基準電源ｅ１にて生成される電圧であり、出力電圧Ｖｏの目標電圧に応じて設定される。

比較器２０は、出力電圧Ｖｏと第１基準電圧Ｖｒ１とを比較し、その比較結果に応じたレベルの出力信号Ｓ１を生成する。具体的には、比較器２０は、出力電圧Ｖｏが第１基準電圧Ｖｒ１よりも高いときにはＬレベルの出力信号Ｓ１を生成し、出力電圧Ｖｏが第１基準電圧Ｖｒ１よりも低くなるとＨレベルの出力信号Ｓ１（検出信号）を生成する。

比較器２０の出力信号Ｓ１は、パルス発生器３０のセット端子に入力される。パルス発生器３０は、セット端子にＨレベルの出力信号Ｓ１が入力されると、セット状態になり、Ｈレベルの駆動信号ＳＧ１を所定時間出力し、出力トランジスタＴ１を所定時間オンする。そして、所定時間が経過すると、パルス発生器３０は、リセット状態に戻り、Ｌレベルの駆動信号ＳＧ１を出力し、出力トランジスタＴ１をオフする。すなわち、パルス発生器３０は、Ｈレベルの出力信号Ｓ１に基づいて所定パルス幅のオンパルス（Ｈレベルの駆動信号ＳＧ１）を出力トランジスタＴ１に出力する。

このような比較器２０とパルス発生器３０とコンバータ部とを含む第１制御ループにおいて、出力電圧Ｖｏが第１基準電圧Ｖｒ１に基づく一定電圧（目標電圧）に維持されるように制御される。すなわち、この第１制御ループでは、出力トランジスタＴ１がオフされると、出力トランジスタＴ１のオン動作時にチョークコイルＬ１に蓄えられたエネルギーが放出される。チョークコイルＬ１に蓄えられたエネルギーが減少して出力電圧Ｖｏが低下し、その出力電圧Ｖｏが第１基準電圧Ｖｒ１よりも低くなると、パルス発生器３０の駆動信号ＳＧ１が所定時間Ｈレベルとなり、出力トランジスタＴ１が再度オンされる。以下、このような動作が繰り返され、出力電圧Ｖｏが第１基準電圧Ｖｒ１に基づく目標電圧に維持される。

また、上記パルス発生器３０の駆動信号ＳＧ１は、周波数差検出器４０にも入力される。周波数差検出器４０は、駆動信号ＳＧ１に基づいて、出力トランジスタＴ１のスイッチング周期Ｔｓｗ（スイッチング周波数）を検出し、そのスイッチング周期Ｔｓｗと所望の基準周期Ｔｒとの周期差（周波数差）を検出する。この周波数差検出器４０は、周波数検出器４１と演算器４２とを含む。

周波数検出器４１は、その入力端子にパルス発生器３０から駆動信号ＳＧ１が入力されるとともに、クロック端子に発振器４３から基準クロック信号ＣＫが入力される。なお、この基準クロック信号ＣＫは、スイッチング周波数に対して十分に高い（例えば３２倍）周波数を持つクロック信号である。周波数検出器４１は、駆動信号ＳＧ１及び基準クロック信号ＣＫに基づいて、出力トランジスタＴ１のスイッチング周期Ｔｓｗを検出する。すなわち、周波数検出器４１は、駆動信号ＳＧ１の立ち上がりエッジ間の基準クロック信号ＣＫの数（立ち上がりエッジ数）をカウントすることにより、出力トランジスタＴ１のスイッチング周期Ｔｓｗを検出する。ここで、このスイッチング周期Ｔｓｗは、基準クロック信号ＣＫをカウントしたカウント値であり、Ｍビットのデジタル信号である。

演算器４２には、周波数検出器４１からのスイッチング周期Ｔｓｗと、所望の基準周期Ｔｒとが入力され、これらスイッチング周期Ｔｓｗと基準周期Ｔｒとの周期差（Ｔｒ−Ｔｓｗ）を検出する。演算器４２は、検出した周期差（Ｔｒ−Ｔｓｗ）を示す周期差信号Ｓ２を誤差増幅器５０に出力する。なお、基準周期Ｔｒは、スイッチング周期Ｔｓｗと同様に、基準クロック信号ＣＫをカウントしたカウント値であり、Ｍビットのデジタル信号である。

誤差増幅器５０は、上記周期差（Ｔｒ−Ｔｓｗ）を増幅し、増幅後のＮビットのデジタル信号をパルス幅調整信号Ｓ３としてパルス発生器３０に出力する。この誤差増幅器５０は、ＩＩＲフィルタやＦＩＲフィルタなどのデジタルフィルタと同様の構成を有し、デジタル誤差増幅器として機能する。なお、上記ＭビットとＮビットとの関係は、一般にＭビット≦Ｎビットである。

上記パルス発生器３０は、誤差増幅器５０からのパルス幅調整信号Ｓ３に応じて、オンパルス（Ｈレベルの駆動信号ＳＧ１）のパルス幅を調整する。すなわち、パルス発生器３０は、パルス幅調整信号Ｓ３に応じて、スイッチング周期Ｔｓｗが基準周期Ｔｒに近づくようにオンパルス幅を調整する。そして、パルス発生器３０は、Ｈレベルの出力信号Ｓ１に応答して、上記調整したパルス幅のオンパルスを出力トランジスタＴ１及び周波数差検出器４０に出力する。なお、パルス発生器３０は、デジタル信号であるパルス幅調整信号Ｓ３に応じてパルス幅を可変するデジタル式モノマルチ回路である。

このような周波数差検出器４０と誤差増幅器５０とパルス発生器３０とを含む第２制御ループにおいて、オンパルス幅を調整することでスイッチング周期Ｔｓｗが所望の基準周期Ｔｒに維持されるように制御される。すなわち、この第２制御ループでは、スイッチング周期Ｔｓｗが基準周期Ｔｒよりも短い場合には、周期差信号Ｓ２が正の値となるため、オンパルス幅を増大させるためのパルス幅調整信号Ｓ３が生成される。このパルス幅調整信号Ｓ３に応答して、パルス発生器３０においてオンパルス幅が増大するように調整される。ここで、定常状態のように入力電圧Ｖｉｎと、出力電圧Ｖｏと、出力電流Ｉｏとが一定であれば、オンパルス幅に比例してスイッチング周期Ｔｓｗが変化する。このため、オンパルス幅が増大されることにより、スイッチング周期Ｔｓｗが長くなる（スイッチング周波数が低くなる）。反対に、スイッチング周期Ｔｓｗが基準周期Ｔｒよりも長い場合には、周期差信号Ｓ２が負の値となるため、オンパルス幅を減少させるためのパルス幅調整信号Ｓ３が生成される。このパルス幅調整信号Ｓ３に応答して、パルス発生器３０においてオンパルス幅が減少するように調整される。これにより、スイッチング周期Ｔｓｗが短くなる（スイッチング周波数が高くなる）。

なお、本実施形態では、比較器２０とパルス発生器３０とコンバータ部とを含む第１制御ループの帯域に比べて、周波数差検出器４０と誤差増幅器５０とパルス発生器３０とを含む第２制御ループの帯域を十分狭くなるように設定している。

次に、周波数検出器４１の内部構成例を図２に従って説明する。
周波数検出器４１は、２つのＤ−フリップフロップ（Ｄ−ＦＦ）回路４１ａ，４１ｂと、ナンド回路４１ｃと、カウンタ４１ｄと、出力用のＤ−ＦＦ回路４１ｅとを含む。Ｄ−ＦＦ回路４１ａ，４１ｂのクロック端子には、発振器４３からの基準クロック信号ＣＫが入力される。Ｄ−ＦＦ回路４１ａの入力端子Ｄには、パルス発生器３０から駆動信号ＳＧ１が入力される。このＤ−ＦＦ回路４１ａの出力端子Ｑは、次段のＤ−ＦＦ回路４１ｂの入力端子Ｄとナンド回路４１ｃとに接続されている。Ｄ−ＦＦ回路４１ｂの反転出力端子ＸＱは、ナンド回路４１ｃに接続されている。ナンド回路４１ｃの出力端子は、カウンタ４１ｄのクリア端子ＣＬに接続されている。

上記Ｄ−ＦＦ回路４１ａは、基準クロック信号ＣＫの立ち上がりエッジに同期して入力端子Ｄに入力される駆動信号ＳＧ１のレベルを持つ信号を出力端子Ｑから出力する。また、Ｄ−ＦＦ回路４１ｂは、基準クロック信号ＣＫの立ち上がりエッジに同期して入力端子Ｄのレベルを反転したレベルを持つ信号を反転出力端子ＸＱから出力する。そして、ナンド回路４１ｃは、Ｄ−ＦＦ回路４１ａ，４１ｂの出力信号が共にＨレベルであるときに、クリア信号であるＬレベルの信号を出力する。すなわち、これらＤ−ＦＦ回路４１ａ，４１ｂ及びナンド回路４１ｃは、基準クロック信号ＣＫの立ち上がりに同期して駆動信号ＳＧ１の立ち上がりエッジを検出したときに、クリア信号をカウンタ４１ｄに出力する。このように、これらＤ−ＦＦ回路４１ａ，４１ｂ及びナンド回路４１ｃは、クリア信号生成回路として機能する。

カウンタ４１ｄのクロック端子には、基準クロック信号ＣＫが入力される。カウンタ４１ｄの出力端子は、次段のＤ−ＦＦ回路４１ｅの入力端子Ｄに接続されている。このカウンタ４１ｄは、基準クロック信号ＣＫの立ち上がりエッジをカウントし、そのカウント値ＣＮＴをＤ−ＦＦ回路４１ｅの入力端子Ｄに出力する。そして、カウンタ４１ｄのカウント値ＣＮＴは、クリア端子ＣＬにクリア信号が入力される毎に、ゼロにリセットされる。このように、カウンタ４１ｄは、クリア信号から次のクリア信号が入力されるまでの期間に入力される基準クロック信号ＣＫの数（立ち上がりエッジ数）をカウントし、そのカウント値ＣＮＴを出力する。すなわち、カウンタ４１ｄは、駆動信号ＳＧ１の立ち上がりエッジから次の立ち上がりエッジまでの期間（１周期）に略相当する期間に入力される基準クロック信号ＣＫ数をカウントする。このため、カウンタ４１ｄのカウント値ＣＮＴは、スイッチング周期Ｔｓｗに相当する。なお、このカウント値ＣＮＴはＭビットのデジタル信号である。

Ｄ−ＦＦ回路４１ｅのクロック端子には、パルス発生器３０からの駆動信号ＳＧ１が入力される。Ｄ−ＦＦ回路４１ｅの出力端子Ｑは演算器４２（図１参照）に接続されている。なお、図示は省略しているが、Ｄ−ＦＦ回路４１ｅは、入力されるカウント値ＣＮＴ（Ｍビット信号）の各ビットに対応するＭ個のＤ−ＦＦ回路４１ｅを含む。これら各Ｄ−ＦＦ回路４１ｅは、駆動信号ＳＧ１の立ち上がりエッジに同期して入力端子Ｄに入力されるカウント値ＣＮＴのレベルを持つ信号を出力端子Ｑから出力する。すなわち、Ｄ−ＦＦ回路４１ｅは、駆動信号ＳＧ１の立ち上がりエッジに同期して、カウンタ４１ｄから入力されるカウント値ＣＮＴをスイッチング周期Ｔｓｗとして出力する。

次に、パルス発生器３０の内部構成例を図３に従って説明する。
パルス発生器３０は、バッファ回路３１と、ＲＳ−フリップフロップ（ＲＳ−ＦＦ）回路３２と、遅延回路３３と、マルチプレクサ３４と、を含む。

図３に示すように、比較器２０（図１参照）からの出力信号Ｓ１は、バッファ回路３１を介してＲＳ−ＦＦ回路３２のセット端子Ｓに入力される。具体的には、出力電圧Ｖｏが第１基準電圧Ｖｒ１よりも低くなると、セット信号であるＨレベルの出力信号Ｓ１がバッファ回路３１を介してＲＳ−ＦＦ回路３２のセット端子Ｓに入力される。

また、上記出力信号Ｓ１は遅延回路３３にも入力される。この遅延回路３３は、直列に接続された複数段（ここでは、ｎ（＝２^Ｎ）段）のバッファ回路３３ａを含む。各バッファ回路３３ａは、それぞれ所定の遅延時間を有し、遅延素子として機能する。これら各バッファ回路３３ａの出力信号はそれぞれマルチプレクサ３４に入力されている。

マルチプレクサ３４には、誤差増幅器５０から出力されるパルス幅調整信号Ｓ３（Ｎビットのデジタル信号）が選択信号として入力される。このマルチプレクサ３４は、パルス幅調整信号Ｓ３に基づいて、複数段のバッファ回路３３ａのうちいずれか１つのバッファ回路の出力信号を選択し、その選択した出力信号を遅延信号Ｓ１ＬとしてＲＳ−ＦＦ回路３２のリセット端子Ｒに出力する。これら遅延回路３３及びマルチプレクサ３４によって、複数のバッファ回路３３ａのうちパルス幅調整信号Ｓ３に応じた段数分のバッファ回路３３ａを介して出力信号Ｓ１がＲＳ−ＦＦ回路３２に出力される。これにより、出力信号Ｓ１が所望の時間だけ遅延されてＲＳ−ＦＦ回路３２のリセット端子Ｒに出力される。具体的には、Ｈレベルの出力信号Ｓ１が遅延回路３３に入力されてから、パルス幅調整信号Ｓ３に応じた遅延時間経過後に、リセット信号であるＨレベルの遅延信号Ｓ１ＬがＲＳ−ＦＦ回路３２のリセット端子Ｒに出力される。

ＲＳ−ＦＦ回路３２は、バッファ回路３１を介してセット端子Ｓに入力されるＨレベルの出力信号Ｓ１（セット信号）に応答してセット状態に遷移し、Ｈレベルの駆動信号ＳＧ１を出力する。また、ＲＳ−ＦＦ回路３２は、リセット端子Ｒに入力されるＨレベルの遅延信号Ｓ１Ｌ（リセット信号）に応答してリセット状態に遷移し、Ｌレベルの駆動信号ＳＧ１を出力する。すなわち、ＲＳ−ＦＦ回路３２は、Ｈレベルの駆動信号ＳＧ１を出力し始めてから、遅延回路３３及びマルチプレクサ３４において選択される遅延時間後にＨレベルの遅延信号Ｓ１Ｌが入力されるまで、Ｈレベルの駆動信号ＳＧ１を出力し続ける。換言すると、遅延回路３３及びマルチプレクサ３４で選択される遅延時間によって駆動信号ＳＧ１がＬレベルに立ち下がるタイミングが制御される、すなわちオンパルス幅が調整される。

次に、このように構成されたＤＣ−ＤＣコンバータ１ａの動作を図４に従って説明する。なお、図４において、横軸及び縦軸は、説明の簡便化のため、適宜拡大、縮小して示している。

今、時刻ｔ１〜ｔ２までのスイッチング周期Ｔｓｗ１（時刻ｔ２におけるスイッチング周期Ｔｓｗ参照）が基準周期Ｔｒよりも短い。このとき、時刻ｔ２において、正の値となる周期差信号Ｓ２に基づき生成されるパルス幅調整信号Ｓ３がパルス発生器３０のマルチプレクサ３４に入力される。すると、マルチプレクサ３４において、前のスイッチング周期Ｔｓｗ１における遅延時間Ｔｄ１よりも遅延時間が長くなるように遅延回路３３内のバッファ回路３３ａの出力信号が選択される。すなわち、時刻ｔ２〜ｔ３までのスイッチング周期Ｔｓｗ２では、出力電圧Ｖｏが第１基準電圧Ｖｒ１よりも低くなってＨレベルの出力信号Ｓ１が出力されてから、遅延時間Ｔｄ２（＞Ｔｄ１）だけ遅延されてＨレベルの遅延信号Ｓ１Ｌ（リセット信号）が出力される。これにより、ＲＳ−ＦＦ回路３２のリセットタイミングが遅くなるため、オンパルス幅が長くなるように調整される。ここで、定常状態のように入力電圧Ｖｉｎと出力電圧Ｖｏと出力電流Ｉｏとが一定であれば、オンパルス幅に比例してスイッチング周期Ｔｓｗが変化する。このため、オンパルス幅が長くなるように調整されると、時刻ｔ２〜ｔ３までのスイッチング周期Ｔｓｗ２が前のスイッチング周期Ｔｓｗ１よりも長くなる。

続いて、周波数検出器４１において、時刻ｔ２〜ｔ３までに入力される基準クロック信号ＣＫ数のカウントによってスイッチング周期Ｔｓｗ２が検出され、そのスイッチング周期Ｔｓｗ２が基準周期Ｔｒよりも長くなる。このとき、時刻ｔ３において、負の値となる周期差信号Ｓ２に基づき生成されるパルス幅調整信号Ｓ３がパルス発生器３０のマルチプレクサ３４に入力される。すると、マルチプレクサ３４において、前のスイッチング周期Ｔｓｗ２における遅延時間Ｔｄ２よりも遅延時間が短くなるように遅延回路３３内のバッファ回路３３ａの出力信号が選択される。すなわち、時刻ｔ３〜ｔ４までのスイッチング周期Ｔｓｗ３では、Ｈレベルの出力信号Ｓ１が出力されてから、遅延時間Ｔｄ３（＜Ｔｄ２）だけ遅延されてＨレベルの遅延信号Ｓ１Ｌ（リセット信号）が出力される。これにより、ＲＳ−ＦＦ回路３２のリセットタイミングが早くなるため、オンパルス幅が短くなるように調整される。これに伴って、時刻ｔ３〜ｔ４までのスイッチング周期Ｔｓｗ３が前のスイッチング周期Ｔｓｗ２よりも短くなる。

このような動作が繰り返されることにより、スイッチング周期Ｔｓｗ（スイッチング周波数）が所望の基準周期Ｔｒ（所望の周波数）に維持される。
次に、負荷が急変した場合における動作について、図５及び図６のシミュレーション結果を参照して説明する。なお、これらのシミュレーションでは、適当な最小オフ時間の制限が設定されている。

まず、負荷が急増した場合における動作を図５に従って説明する。
時刻ｔ５において、負荷が急増して出力電流Ｉｏが０．５Ａから１Ａに急激に増加すると、出力電圧Ｖｏが急激に低下し、その出力電圧Ｖｏが第１基準電圧Ｖｒ１よりも極端に低い値となる。すると、出力電流Ｉｏが０．５Ａの定常状態時（時刻ｔ１０よりも前の期間）におけるスイッチング周期Ｔｓｗに応じたオン時間と最小オフ時間とによって、出力トランジスタＴ１のスイッチングが繰り返される。このため、出力電流Ｉｏの急増後に、スイッチング周期Ｔｓｗが急激に短くなる（時刻ｔ５〜ｔ６）。このスイッチング周期Ｔｓｗの急変に伴って、周期差（Ｔｒ−Ｔｓｗ）に基づき生成されるパルス幅調整信号Ｓ３が急激に上昇する。そして、このパルス幅調整信号Ｓ３に応じて、パルス発生器３０によってオンパルス幅が大幅に長くなるように調整される。これによって、時刻ｔ６以降のように、スイッチング周期Ｔｓｗが所望の基準周期Ｔｒに収束される。

なお、出力電流Ｉｏが０．５Ａと１Ａとの定常状態におけるパルス幅調整信号Ｓ３の値が異なるのは、出力電流Ｉｏの変化に伴って出力トランジスタＴ１やチョークコイルＬ１の導通損失により出力トランジスタＴ１のスイッチングのデューティが変化するためである。

次に、負荷が急減した場合における動作を図６に従って説明する。
時刻ｔ７において、負荷が急減して出力電流Ｉｏが１Ａから０．５Ａに急激に減少すると、出力電圧Ｖｏが急激に上昇し、その出力電圧Ｖｏが第１基準電圧Ｖｒ１よりも極端に高い値となる。すると、その出力電圧Ｖｏが第１基準電圧Ｖｒ１よりも低くなる時刻ｔ８まで出力トランジスタＴ１のオフ期間が続く。このため、そのときのスイッチング周期Ｔｓｗが異常に長くなる。このスイッチング周期Ｔｓｗの急変に伴って、周期差（Ｔｒ−Ｔｓｗ）に基づき生成されるパルス幅調整信号Ｓ３が急激に低下する。そして、このパルス幅調整信号Ｓ３に応じて、パルス発生器３０によってオンパルス幅が大幅に短くなるように調整される。これによって、スイッチング周期Ｔｓｗが所望の基準周期Ｔｒに収束される。

このように、ＤＣ−ＤＣコンバータ１ａによれば、負荷の変動等により出力電流Ｉｏが変動したとしても、定常状態におけるスイッチング周期Ｔｓｗを所望の基準周期Ｔｒに維持させることができる。

以上説明した本実施形態によれば、以下の効果を奏することができる。
（１）パルス発生器３０において、スイッチング周期Ｔｓｗと基準周期Ｔｒとの周期差（Ｔｒ−Ｔｓｗ）に基づきオンパルス幅を調整するようにした。例えばスイッチング周期Ｔｓｗが基準周期Ｔｒよりも短くなると、オンパルス幅が長くなるように調整される。ここで、定常状態ではオンパルス幅に比例してスイッチング周期Ｔｓｗが変化する。このため、オンパルス幅が長くなると、スイッチング周期Ｔｓｗが長くなる。これにより、定常状態におけるスイッチング周期Ｔｓｗ（スイッチング周波数）を基準周期Ｔｒ（所望の周波数）に維持させることができる。

また、図５及び図６のシミュレーション結果からも明らかなように、負荷の変動により出力電流Ｉｏが変動した場合においても、その変動前後の定常状態におけるスイッチング周期Ｔｓｗを基準周期Ｔｒに維持させることができる。なお、入力電圧Ｖｉｎや出力電圧Ｖｏが変動した場合においても、同様に、その変動前後の定常状態におけるスイッチング周期Ｔｓｗを基準周期Ｔｒに維持させることができる。

（２）スイッチング周期Ｔｓｗという１つのパラメータに応じてオンパルス幅が調整される。このため、例えばスイッチング周期Ｔｓｗや位相という２つのパラメータに応じてオンパルス幅を調整する場合と比べて、簡便な制御構成によってスイッチング周期Ｔｓｗを基準周期Ｔｒに維持するようにオンパルス幅を調整することができ、制御性に優れている。

（３）出力電圧Ｖｏと第１基準電圧Ｖｒ１とを比較器２０にて直接比較し、その比較結果に応じて即時に出力トランジスタＴ１をオン・オフさせる、いわゆるコンパレータ方式を採用した。このため、負荷急変に対して高速応答が可能である。

（４）負荷変動により、比較器２０の検出タイミングに起因してスイッチング周期Ｔｓｗが変動する方向と、その変動により誤差増幅器５０がパルス幅調整信号Ｓ３を変化させることによるスイッチング周期Ｔｓｗの変動の方向とが同一方向である。これに対し、本実施形態では、比較器２０とパルス発生器３０とコンバータ部とを含む第１制御ループの帯域に比べて、周波数差検出器４０と誤差増幅器５０とパルス発生器３０とを含む第２制御ループの帯域は十分狭くなるように設定したため、上記変動の影響が低減される。

（第２実施形態）
以下、第２実施形態を図７及び図８に従って説明する。この実施形態のＤＣ−ＤＣコンバータ１ｂは、Ｄ／Ａ変換器５５を追加した点、及びパルス発生器の内部構成が上記第１実施形態と異なっている。以下、第１実施形態との相違点を中心に説明する。

図７に示すように、制御回路１０ｂ内のＤ／Ａ変換器５５には、誤差増幅器５０からパルス幅調整信号Ｓ３が入力される。Ｄ／Ａ変換器５５は、パルス幅調整信号Ｓ３（デジタル信号）をＤ／Ａ変換して、アナログ信号であるパルス幅調整電圧Ｓ４（アナログ増幅信号）をパルス発生器６０に出力する。

パルス発生器６０は、Ｄ／Ａ変換器５５からのパルス幅調整電圧Ｓ４に応じて、オンパルス（Ｈレベルの駆動信号ＳＧ１）のパルス幅を調整する。そして、パルス発生器６０は、Ｈレベルの出力信号Ｓ１に応答して、上記調整したパルス幅のオンパルスを出力トランジスタＴ１及び周波数差検出器４０に出力する。なお、このパルス発生器６０は、アナログ信号に応じてオンパルス幅を可変するアナログ式モノマルチ回路である。

次に、パルス発生器６０の内部構成例を図８に従って説明する。
図８に示すように、パルス発生器６０は、ＲＳ−ＦＦ回路６１と、ＮチャネルＭＯＳトランジスタＴ２と、高電位電源とグランドとの間に直列に接続された定電流源６２及びコンデンサＣ２と、比較器６３とを備えている。ＲＳ−ＦＦ回路６１のセット端子Ｓには、比較器２０（図７参照）から出力される出力信号Ｓ１が入力される。また、ＲＳ−ＦＦ回路６１のリセット端子Ｒには、比較器６３の出力信号が入力される。このＲＳ−ＦＦ回路６１の出力端子Ｑから出力される信号は駆動信号ＳＧ１として出力トランジスタＴ１及び周波数差検出器４０に供給され、反転出力端子ＸＱから出力される信号はトランジスタＴ２のゲートに供給される。

トランジスタＴ２は、そのソースがグランドに接続され、ドレインが定電流源６２とコンデンサＣ２との間のノードＮ１に接続されている。また、トランジスタＴ２のドレイン（ノードＮ１）は、比較器６３の非反転入力端子に接続されている。比較器６３の反転入力端子には、上記Ｄ／Ａ変換器５５からのパルス幅調整電圧Ｓ４が入力されている。そして、比較器６３の出力信号は、ＲＳ−ＦＦ回路６１のリセット端子Ｒに入力される。

このように構成されたパルス発生器６０では、出力電圧Ｖｏが第１基準電圧Ｖｒ１よりも低くなって比較器２０からＨレベルの出力信号Ｓ１（セット信号）がＲＳ−ＦＦ回路６１のセット端子Ｓに入力されると、ＲＳ−ＦＦ回路６１がセット状態に遷移する。すると、出力端子ＱからＨレベルの駆動信号ＳＧ１が出力されるとともに、反転出力端子ＸＱからＬレベルの出力信号が出力される。このＬレベルの出力信号に応じてトランジスタＴ２がオフされるため、定電流源６２から供給されるｄｓ電流によってコンデンサＣ２が充電される。これにより、ノードＮ１の電位が徐々に上昇する。このとき、ノードＮ１の電位が上記パルス幅調整電圧Ｓ４よりも高くなると、比較器６３からＨレベルの出力信号（リセット信号）がＲＳ−ＦＦ回路６１のリセット端子Ｒに出力される。そして、ＲＳ−ＦＦ回路６１は、上記リセット信号に応答してリセット状態に遷移し、Ｌレベルの駆動信号ＳＧ１が出力されるとともに、反転出力端子ＸＱからＨレベルの出力信号が出力される。なお、このＨレベルの出力信号に応じてトランジスタＴ２がオンされることにより、コンデンサＣ２の充電電圧が放電される。これらトランジスタＴ２と、定電流源６２と、コンデンサＣ２と比較器６３とはリセットタイミング調整回路として機能する。

このようにパルス発生器６０では、パルス幅調整電圧Ｓ４の電圧値が調整されることによって、比較器６３からリセット信号が出力されるタイミング（リセットタイミング）を制御することができ、ひいてはオンパルス幅を調整することができる。具体的には、スイッチング周期Ｔｓｗが基準周期Ｔｒよりも短い場合には、パルス幅調整電圧Ｓ４の電圧値が上昇されるため、上記ノードＮ１の電位がパルス幅調整電圧Ｓ４に達するまでの時間が延びてリセットタイミングが遅くなる。これにより、オンパルス幅が長くなり、スイッチング周期Ｔｓｗが長くなる。反対に、スイッチング周期Ｔｓｗが基準周期Ｔｒよりも長い場合には、パルス幅調整電圧Ｓ４の電圧値が低下されるため、上記ノードＮ１の電位がパルス幅調整電圧Ｓ４の電圧値に達するまでの時間が短縮されてリセットタイミングが早くなる。これにより、オンパルス幅が短くなり、スイッチング周期Ｔｓｗが短くなる。

以上説明した本実施形態によれば、上記第１実施形態と同様の効果を奏する。
（第３実施形態）
以下、第３実施形態を図９に従って説明する。この実施形態のＤＣ−ＤＣコンバータ１ｃは、周波数検出器７１と、Ｄ／Ａ変換器７２と、積分器７３とを備える点が上記第２実施形態と異なっている。以下、第２実施形態との相違点を中心に説明する。

図９に示すように、制御回路１０ｃ内の周波数検出器７１は、パルス発生器６０からの駆動信号ＳＧ１と、発振器４３からの基準クロック信号ＣＫとに基づいて、出力トランジスタＴ１のスイッチング周期Ｔｓｗを検出する。なお、この周波数検出器７１は、上記第１及び第２実施形態の周波数検出器４１と同様の構成を有する。

周波数検出器７１で検出されたスイッチング周期Ｔｓｗは、Ｄ／Ａ変換器７２に入力される。Ｄ／Ａ変換器７２は、スイッチング周期Ｔｓｗ（デジタル信号）をＤ／Ａ変換して、アナログ電圧信号を生成し積分器７３に出力する。

積分器７３は、誤差増幅器７４と、抵抗Ｒ１と、コンデンサＣ３とを含む。誤差増幅器７４の反転入力端子には、上記Ｄ／Ａ変換器７２で生成されたアナログ電圧信号が抵抗Ｒ１を介して電圧Ｖａとして入力される。また、誤差増幅器７４の非反転入力端子には、第２基準電圧Ｖｒ２が入力される。なお、第２基準電圧Ｖｒ２は、第２基準電源ｅ２にて生成されるアナログ電圧であり、基準周期Ｔｒに応じて生成される。例えば第２基準電圧Ｖｒ２は、基準周期Ｔｒ（Ｍビットのデジタル信号）がＤ／Ａ変換されて生成される。

誤差増幅器７４は、電圧Ｖａと第２基準電圧Ｖｒ２とを比較し、両電圧の差電圧を増幅した信号をパルス幅調整電圧Ｓ５（アナログ増幅信号）としてパルス発生器６０に出力する。なお、誤差増幅器７４にて生成されるパルス幅調整電圧Ｓ５は、コンデンサＣ３を介して電圧Ｖａとして当該誤差増幅器７４の反転入力端子に帰還される。

パルス発生器６０は、Ｈレベルの出力信号Ｓ１に応答して、誤差増幅器７４からのパルス幅調整電圧Ｓ５に応じたパルス幅のオンパルス（Ｈレベルの駆動信号ＳＧ１）を生成する。このパルス発生器６０は、上記第２実施形態と略同様の構成（図８参照）を有する。なお、本実施形態のパルス発生器６０では、図８に示す比較器６３の反転入力端子に、パルス幅調整電圧Ｓ４に替えて誤差増幅器７４からのパルス幅調整電圧Ｓ５が入力される。

以上説明した本実施形態によれば、上記第１実施形態と同様の効果を奏する。
（第４実施形態）
以下、第４実施形態を図１０〜図１２に従って説明する。先の図１〜図９に示した部材と同一の部材にはそれぞれ同一の符号を付して示し、それら各要素についての詳細な説明は省略する。

図１０に示すＤＣ−ＤＣコンバータ２ａは、ヒステリシスコンパレータ方式のＤＣ−ＤＣコンバータである。このＤＣ−ＤＣコンバータ２ａは、ＤＣ−ＤＣコンバータ制御回路（制御回路）１１ａ及びコンバータ部を備えている。なお、コンバータ部の構成は、図１に示すＤＣ−ＤＣコンバータ１ａと同様である。

出力トランジスタＴ１のゲートには、制御回路１１ａから出力される駆動信号ＳＧ２が供給される。この駆動信号ＳＧ２に基づいて出力トランジスタＴ１がオン・オフ制御されることによって、入力電圧Ｖｉｎが降圧されて出力電圧Ｖｏとして出力端子Ｔｏに接続される負荷（図示略）に出力される。

制御回路１１ａは、ヒステリシスコンパレータ８０と、周波数差検出器４０ａと、誤差増幅器５０ａと、Ｄ／Ａ変換器５５ａとを含む。なお、周波数差検出器４０ａ、誤差増幅器５０ａ及びＤ／Ａ変換器５５ａはそれぞれ、上記第２実施形態の周波数差検出器４０、誤差増幅器５０及びＤ／Ａ変換器５５ａと略同様の構成を有する。

ヒステリシスコンパレータ８０は、反転入力端子に上記出力電圧（フィードバック信号）が入力され、非反転入力端子に第１基準電圧Ｖｒ１が入力される。このヒステリシスコンパレータ８０には、上記第１基準電圧Ｖｒ１に基づく下限基準電圧ＶＬと上限基準電圧ＶＵ（図１１参照）とが設定されている。なお、下限基準電圧ＶＬ（第１閾値）は出力トランジスタＴ１のオンタイミングを設定する電圧であり、上限基準電圧ＶＵ（第２閾値）は出力トランジスタＴ１のオフタイミングを設定する電圧である。

このヒステリシスコンパレータ８０は、出力電圧Ｖｏと下限基準電圧ＶＬ及び上限基準電圧ＶＵとを比較し、その比較結果に応じたレベルの駆動信号ＳＧ２を生成し、その駆動信号ＳＧ２を出力トランジスタＴ１及び周波数差検出器４０に出力する。具体的には、ヒステリシスコンパレータ８０は、出力電圧Ｖｏが下限基準電圧ＶＬよりも低くなると、Ｈレベルの駆動信号ＳＧ２を生成し、出力トランジスタＴ１をオンする。また、ヒステリシスコンパレータ８０は、出力電圧Ｖｏが上限基準電圧よりも高くなると、Ｌレベルの駆動信号ＳＧ２を生成し、出力トランジスタＴ１をオフする。

このようなヒステリシスコンパレータ８０とコンバータ部とを含む第１制御ループにおいて、出力電圧Ｖｏが第１基準電圧Ｖｒ１に基づく目標電圧に維持されるように制御される。すなわち、この第１制御ループでは、出力電圧Ｖｏが上限基準電圧ＶＵよりも高くなって出力トランジスタＴ１がオフされると、出力トランジスタＴ１のオン動作時にチョークコイルＬ１に蓄えられたエネルギーが放出される。チョークコイルＬ１に蓄えられたエネルギーが減少して出力電圧Ｖｏが低下し、その出力電圧Ｖｏが下限基準電圧ＶＬよりも低くなると、駆動信号ＳＧ１がＨレベルとなり、出力トランジスタＴ１が再度オンされる。以下、このような動作が繰り返され、出力電圧Ｖｏが第１基準電圧Ｖｒ１に基づく目標電圧に維持される。

周波数差検出器４０ａは、周波数検出器４１と演算器４２とを含み、駆動信号ＳＧ２と基準クロック信号ＣＫと基準周期Ｔｒとに基づいて、スイッチング周期Ｔｓｗと基準周期Ｔｒとの周期差（Ｔｒ−Ｔｓｗ）を検出する。周波数差検出器４０ａは、検出した周期差（Ｔｒ−Ｔｓｗ）を示す周期差信号Ｓ２を誤差増幅器５０ａに出力する。

誤差増幅器５０ａは、上記周期差（Ｔｒ−Ｔｓｗ）を増幅し、その増幅信号Ｓ３ａをＤ／Ａ変換器５５に出力する。Ｄ／Ａ変換器５５は、増幅信号Ｓ３ａ（Ｍビットのデジタル信号）をＤ／Ａ変換して、アナログ信号であるヒステリシス幅調整信号Ｓ４ａをヒステリシスコンパレータ８０に出力する。

上記ヒステリシスコンパレータ８０は、上記ヒステリシス幅調整信号Ｓ４ａに応じて、下限基準電圧ＶＬ及び上限基準電圧ＶＵの電圧値、すなわちヒステリシス幅を調整する。
このようなヒステリシスコンパレータ８０と周波数差検出器４０ａと誤差増幅器５０ａとＤ／Ａ変換器５５ａとを含む第２制御ループにおいて、ヒステリシス幅を調整することでスイッチング周期Ｔｓｗが基準周期Ｔｒに維持されるように制御される。例えばスイッチング周期Ｔｓｗが基準周期Ｔｒよりも短い場合には、周期差信号Ｓ２が正の値となるため、ヒステリシスコンパレータ８０のヒステリシス幅を広くするためのヒステリシス幅調整信号Ｓ４ａが生成される。これにより、ヒステリシスコンパレータ８０において、ヒステリシス幅が広くなるように調整される。ここで、定常状態のように入力電圧Ｖｉｎと、出力電圧Ｖｏと、出力電流Ｉｏとが一定であれば、ヒステリシス幅に比例してスイッチング周期Ｔｓｗが変化する。このため、ヒステリシス幅が広く調整されることにより、スイッチング周期Ｔｓｗが長くなる。

なお、本実施形態では、ヒステリシスコンパレータ８０とコンバータ部とを含む第１制御ループの帯域に比べて、ヒステリシスコンパレータ８０と周波数差検出器４０ａと誤差増幅器５０ａとＤ／Ａ変換器５５ａとを含む第２制御ループの帯域を十分狭くなるように設定している。

次に、ヒステリシスコンパレータ８０の内部構成例を図１１に従って説明する。
図１１に示すように、ヒステリシスコンパレータ８０は、比較器８１と、ヒステリシス幅調整回路８２と、抵抗Ｒ１と、インバータ回路ＩＮＶ１とを含む。比較器８１の反転入力端子には出力電圧Ｖｏが入力されている。また、比較器８１の非反転入力端子には、第１基準電圧Ｖｒ１が抵抗Ｒ１１を介して入力されるとともに、ヒステリシス幅調整回路８２からヒステリシス幅設定信号Ｓ６が入力される。この比較器８１は、第１基準電圧Ｖｒ１とヒステリシス幅設定信号Ｓ６に応じた基準電圧（下限基準電圧ＶＬ及び上限基準電圧ＶＵ）と、出力電圧Ｖｏとの比較結果を駆動信号ＳＧ２として出力する。なお、比較器８１の出力端子は、インバータ回路ＩＮＶ１を介してヒステリシス幅調整回路８２に接続されている。

ヒステリシス幅調整回路８２は、ＮチャネルＭＯＳトランジスタＴＮ１と、抵抗Ｒ１２と、カレントミラー回路８３〜８５と、ＣＭＯＳインバータ回路８６とを含む。ＮチャネルＭＯＳトランジスタＴＮ１のゲートには、Ｄ／Ａ変換器５５からのヒステリシス幅調整信号Ｓ４ａが供給されている。また、トランジスタＴＮ１のソースが抵抗Ｒ１２を介してグランドに接続され、トランジスタＴＮ１のドレインがカレントミラー回路８３，８４のＰチャネルＭＯＳトランジスタＴＰ１のドレインに接続されている。このトランジスタＴＮ１は、ヒステリシス幅調整信号Ｓ４ａによってオン・オフ制御され、そのトランジスタＴＮ１にはヒステリシス幅調整信号Ｓ４ａに比例した電流Ｉ１が流れる。

トランジスタＴＰ１は、ＰチャネルＭＯＳトランジスタＴＰ２とカレントミラー接続されている。すなわち、入力側トランジスタＴＰ１のドレインが両トランジスタＴＰ１，ＴＰ２のゲートに接続されている。両トランジスタＴＰ１，ＴＰ２のソースが高電位側電源に接続され、出力側トランジスタＴＰ２のドレインがカレントミラー回路８５のＮチャネルＭＯＳトランジスタＴＮ２のドレインに接続されている。なお、出力側トランジスタＴＰ２は、入力側トランジスタＴＰ１の電気的特性と同一値の電気的特性を持つ。従って、出力側トランジスタＴＰ２には、入力側トランジスタＴＰ１に流れる電流Ｉ１が流れる。

また、上記トランジスタＴＮ２は、ＮチャネルＭＯＳトランジスタＴＮ３とカレントミラー接続されている。出力側トランジスタＴＮ３のドレインは、ＣＭＯＳインバータ回路８６内のＮチャネルＭＯＳトランジスタＴＮ４のソースに接続されている。なお、出力側トランジスタＴＮ３は、入力側トランジスタＴＮ２の電気的特性と同一値の電気的特性を持つ。従って、出力側トランジスタＴＮ３には、入力側トランジスタＴＮ２に流れる電流Ｉ１が流れる。詳しくは、出力側トランジスタＴＮ３は、トランジスタＴＮ４から電流Ｉ１を吸い込む。

上記トランジスタＴＰ１は、ＰチャネルＭＯＳトランジスタＴＰ３とカレントミラー接続されている。出力側トランジスタＴＰ３のドレインは、ＣＭＯＳインバータ回路８６内のＰチャネルＭＯＳトランジスタＴＰ４のソースに接続されている。なお、出力側トランジスタＴＰ３は、入力側トランジスタＴＰ１の電気的特性と同一値の電気的特性を持つ。従って、出力側トランジスタＴＰ３には、入力側トランジスタＴＰ１に流れる電流Ｉ１が流れる。詳しくは、出力側トランジスタＴＰ３は、トランジスタＴＰ４に電流Ｉ１を吐き出す。

ＣＭＯＳインバータ回路８６内のトランジスタＴＰ４，ＴＮ４のゲートには、比較器８１から出力される駆動信号ＳＧ２がインバータ回路ＩＮＶ１を介して供給される。そして、これらトランジスタＴＰ４，ＴＮ４間のノードＮ２が比較器８１の非反転入力端子に接続されている。

このように構成されたヒステリシスコンパレータ８０では、比較器８１から出力される駆動信号ＳＧ２に応じて、ＣＭＯＳインバータ回路８６のトランジスタＴＰ４，ＴＮ４がオン・オフされる。例えば比較器８１からＨレベルの駆動信号ＳＧ２が出力されると、インバータ回路ＩＮＶ１からはＬレベルの信号が出力されるため、トランジスタＴＰ４がオンされ、トランジスタＴＮ４がオフされる。すると、ヒステリシス幅調整信号Ｓ４ａに比例した電流Ｉ１がカレントミラー回路８４によるカレントミラー動作によって、トランジスタＴＰ４を介してノードＮ２に吐き出される。この吐き出される電流Ｉ１の電流量に応じた電圧分だけ第１基準電圧Ｖｒ１よりも上昇された電圧が上限基準電圧ＶＵとして比較器８１の非反転入力端子に入力される。

一方、比較器８１からＬレベルの駆動信号ＳＧ２が出力されると、インバータ回路ＩＮＶ１からはＨレベルの信号が出力されるため、トランジスタＴＮ４がオンされ、トランジスタＴＰ４がオフされる。すると、カレントミラー回路８３，８５によるカレントミラー動作によって、ヒステリシス幅調整信号Ｓ４ａに比例した電流Ｉ１がノードＮ２からトランジスタＴＮ４を介してトランジスタＴＮ３に吸い込まれる。この吸い込まれる電流Ｉ１の電流量に応じた電圧分だけ第１基準電圧Ｖｒ１よりも低下された電圧が下限基準電圧ＶＬとして比較器８１の非反転入力端子に入力される。

ここで、図１２に示す時刻ｔ１１〜ｔ１２までのスイッチング周期Ｔｓｗ１のように、スイッチング周期Ｔｓｗが基準周期Ｔｒよりも短い場合には、時刻ｔ１２において、Ｄ／Ａ変換器５５ａから出力されるヒステリシス幅調整信号Ｓ４ａの電圧値が上昇する。これに伴って電流Ｉ１の電流量が増加する。このため、時刻ｔ１２〜ｔ１３までのスイッチング周期Ｔｓｗ２においては、前のスイッチング周期Ｔｓｗ１よりも上限基準電圧ＶＵの電圧値が上昇されるとともに、下限基準電圧ＶＬの電圧値が低下される。すなわち、スイッチング周期Ｔｓｗ２におけるヒステリシス幅は、前のスイッチング周期Ｔｓｗ１のそれよりも広くなるように調整される。これにより、スイッチング周期Ｔｓｗ２が前のスイッチング周期Ｔｓｗ１よりも長くなる。

反対にスイッチング周期Ｔｓｗ２のように、スイッチング周期Ｔｓｗが基準周期Ｔｒよりも長い場合には、時刻ｔ１３において、Ｄ／Ａ変換器５５ａから出力されるヒステリシス幅調整信号Ｓ４ａの電圧値が低下する。これに伴って電流Ｉ１の電流量が減少する。このため、時刻ｔ１３〜ｔ１４までのスイッチング周期Ｔｓｗ３においては、前のスイッチング周期Ｔｓｗ２よりも上限基準電圧ＶＵの電圧値が低下されるとともに、下限基準電圧ＶＬの電圧値が上昇される。すなわち、スイッチング周期Ｔｓｗ３におけるヒステリシス幅は、前のスイッチング周期Ｔｓｗ２のそれよりも狭くなるように調整される。これにより、スイッチング周期Ｔｓｗ３が前のスイッチング周期Ｔｓｗ２よりも短くなる。

このような動作が繰り返されることにより、定常状態におけるスイッチング周期Ｔｓｗが所望の基準周期Ｔｒに維持される。
以上説明した本実施形態によれば、上記第１実施形態と同様の効果を奏する。

（第５実施形態）
以下、第５実施形態を図１３に従って説明する。この実施形態のＤＣ−ＤＣコンバータ２ｂは、周波数検出器７１と、Ｄ／Ａ変換器７２と、積分器７３ａとを備える点が上記第４実施形態と異なっている。以下、第４実施形態との相違点を中心に説明する。

図９に示すように、制御回路１１ｂ内の周波数検出器７１は、パルス発生器６０からの駆動信号ＳＧ１と、発振器４３からの基準クロック信号ＣＫとに基づいて、出力トランジスタＴ１のスイッチング周期Ｔｓｗを検出する。Ｄ／Ａ変換器７２は、周波数検出器７１で検出されたスイッチング周期Ｔｓｗ（デジタル信号）をＤ／Ａ変換して、アナログ電圧信号を生成し積分器７３ａに出力する。

積分器７３ａは、誤差増幅器７４ａと、抵抗Ｒ１と、コンデンサＣ３とを含む。誤差増幅器７４ａの反転入力端子には、上記Ｄ／Ａ変換器７２で生成されたアナログ電圧信号が抵抗Ｒ１を介して電圧Ｖａとして入力される。また、誤差増幅器７４の非反転入力端子には、第２基準電圧Ｖｒ２が入力される。この誤差増幅器７４ａは、電圧Ｖａと第２基準電圧Ｖｒ２とを比較し、両電圧の差電圧を増幅したヒステリシス幅調整信号Ｓ５ａをパルス発生器６０に出力する。

ヒステリシスコンパレータ８０は、誤差増幅器７４ａからのヒステリシス幅調整信号Ｓ５ａに応じて、ヒステリシス幅を調整する。このヒステリシスコンパレータ８０は、上記第４実施形態と同様の構成（図１１参照）を有する。なお、本実施形態のヒステリシスコンパレータ８０では、図１１に示すトランジスタＴＮ１のゲートに、ヒステリシス幅調整信号Ｓ４ａに替えて誤差増幅器７４ａからのヒステリシス幅調整信号Ｓ５ａが入力される。

以上説明した本実施形態によれば、上記第１実施形態と同様の効果を奏する。
（他の実施形態）
なお、上記各実施形態は、これを適宜変更した以下の態様にて実施することもできる。

・上記実施形態における周波数検出器４１，７１は、出力トランジスタＴ１のスイッチング周期Ｔｓｗを検出する構成であれば、その内部構成は特に制限されない。例えば周波数検出器４１，７１は、図１４に示される構成であってもよい。なお、図１４では、第３実施形態における周波数検出器７１を例にして説明する。

すなわち、図１４に示すように、周波数検出器７１は、２つのＤ−ＦＦ回路７１ａ，７１ｂと、アンド回路７１ｃと、シフトレジスタ７１ｄと、レジスタ回路７１ｅと、エンコーダ７１ｆとを含む。Ｄ−ＦＦ回路７１ａ，７１ｂ及びアンド回路７１ｃは、基準クロック信号ＣＫの立ち上がりに同期して駆動信号ＳＧ１の立ち上がりエッジを検出したときに、Ｈレベルの信号をシフトレジスタ７１ｄ及びレジスタ回路７１ｅに出力する。

シフトレジスタ７１ｄは、直列に接続された複数段（ここでは、ｋ段）のＤ−ＦＦ回路Ａ１〜Ａｋを含む。これら各Ｄ−ＦＦ回路Ａ１〜Ａｋのクロック端子には、基準クロック信号ＣＫが入力される。初段のＤ−ＦＦ回路Ａ１は、入力端子Ｄに上記アンド回路７１ｃの出力端子が接続され、出力端子Ｑが次段のＤ−ＦＦ回路Ａ２の入力端子Ｄに接続されている。同様に、２段目以降のＤ−ＦＦ回路Ａ２〜Ａｋ−１もそれぞれ出力端子Ｑが次段の各Ｄ−ＦＦ回路Ａ３〜Ａｋの入力端子Ｄに接続されている。従って、シフトレジスタ７１ｄは、基準クロック信号ＣＫの立ち上がり毎に、アンド回路７１ｃから入力される信号をラッチするとともに、次段のＤ−ＦＦ回路Ａ２〜Ａｋに順次転送する。

レジスタ回路７１ｅは、直列に接続された複数段（ここでは、ｋ段）のＤ−ＦＦ回路Ｂ１〜Ｂｋを含む。これら各Ｄ−ＦＦ回路Ｂ１〜Ｂｋのクロック端子には、アンド回路７１ｃの出力信号がクロック信号として入力されている。各Ｄ−ＦＦ回路Ｂ１〜Ｂｋの入力端子Ｄには、上記各Ｄ−ＦＦ回路Ａ１〜Ａｋの出力端子Ｑがそれぞれ接続されている。また、各Ｄ−ＦＦ回路Ｂ１〜Ｂｋの出力端子Ｑは、エンコーダ７１ｆに接続されている。そして、これら各Ｄ−ＦＦ回路Ｂ１〜Ｂｋは、アンド回路７１ｃの出力信号の立ち上がりに同期して入力端子Ｄのレベルを持つ信号を出力端子Ｑから出力する。具体的には、ｋ段のＤ−ＦＦ回路Ｂ１〜Ｂｋのうち、アンド回路７１ｃからＨレベルの信号が出力されて次のＨレベルの信号が出力されるまでの時間（基準クロック信号ＣＫの数）に対応する１つのＤ−ＦＦ回路が、アンド回路７１ｃの出力信号の立ち上がりに同期してＨレベルの信号を出力端子Ｑから出力する。なお、その他のＤ−ＦＦ回路は、アンド回路７１ｃの出力信号の立ち上がりに同期してＬレベルの信号を出力端子Ｑから出力する。

エンコーダ７１ｆは、レジスタ回路７１ｅ内の各Ｄ−ＦＦ回路Ｂ１〜Ｂｋの出力信号に基づいて、Ｍビットのデジタル信号であるスイッチング周期Ｔｓｗを生成する。このように、図１４に示す周波数検出器７１であっても、出力トランジスタＴ１のスイッチング周期Ｔｓｗを検出することができる。

なお、図１４のシフトレジスタ７１ｄの各Ｄ−ＦＦ回路Ａ１〜Ａｋを、遅延線としての抵抗素子に置換してもよい。
・また、図４及び図１４に示した周波数検出器７１では、駆動信号ＳＧ１の立ち上がりエッジから次の立ち上がりエッジまでの時間を検出することでスイッチング周期Ｔｓｗを検出するようにした。これに限らず、駆動信号ＳＧ１の立ち下がりエッジから次の立ち下がりエッジまでの時間を検出することでスイッチング周期Ｔｓｗを検出するようにしてもよい。

・上記第１〜第３実施形態では、オンパルスのパルス幅を調整することでスイッチング周期Ｔｓｗを所望の基準周期Ｔｒに維持するように制御した。これに限らず、オフパルスのパルス幅を調整することでスイッチング周期Ｔｓｗを所望の基準周期Ｔｒに維持するように制御してもよい。例えば第１実施形態のＤＣ−ＤＣコンバータ１ａを、図１５に示すＤＣ−ＤＣコンバータ１ｄに変更してもよい。

図１５に示す制御回路１０ｄの比較器２０ａは、非反転入力端子に出力電圧Ｖｏが入力され、非反転入力端子に第１基準電圧Ｖｒ１が入力される。この比較器２０ａは、出力電圧Ｖｏが第１基準電圧Ｖｒ１よりも低いときはＬレベルの出力信号Ｓ１ａを生成し、出力電圧Ｖｏが第１基準電圧Ｖｒ１よりも高くなるとＨレベルの出力信号Ｓ１ａ（セット信号）を生成する。

比較器２０ａの出力信号Ｓ１ａは、パルス発生器３０のセット端子に入力される。パルス発生器３０は、セット端子にＨレベルの出力信号Ｓ１が入力されると、セット状態になり、出力端子ＱからＨレベルの信号をインバータ回路３５に所定時間出力する。これにより、インバータ回路３５からＬレベルの駆動信号ＳＧ１が所定時間出力され、出力トランジスタＴ１が所定時間オフされる。そして、誤差増幅器５０からのパルス幅調整信号Ｓ３に応じた所定時間が経過すると、パルス発生器３０は、リセット状態に戻り、出力端子ＱからＬレベルの信号を出力する。これにより、インバータ回路からＨレベルの駆動信号ＳＧ１が出力され、出力トランジスタＴ１がオンされる。すなわち、パルス発生器３０及びインバータ回路３５は、Ｈレベルの出力信号Ｓ１ａに基づいて所定パルス幅のオフパルスを出力トランジスタＴ１に出力する。そして、このオフパルス幅は、誤差増幅器５０からのパルス幅調整信号Ｓ３に応じて調整される。

このような構成であっても、上記第１実施形態と同様の効果を奏する。
・上記第１、第２及び第４実施形態では、演算器４２において、基準周期Ｔｒからスイッチング周期Ｔｓｗを減算して周期差信号Ｓ２を生成するようにしたが、スイッチング周期Ｔｓｗから基準周期Ｔｒを減算して周期差信号Ｓ２を生成するようにしてもよい。

・上記第１実施形態におけるパルス発生器３０は、出力信号Ｓ１に応答して、パルス幅調整信号Ｓ３に応じたパルス幅のオンパルスを発生する構成であれば、その内部構成は特に制限されない。

・上記第２及び第３実施形態におけるパルス発生器６０は、出力信号Ｓ１に応答して、パルス幅調整電圧Ｓ４，Ｓ５に応じたパルス幅のオンパルスを発生する構成であれば、その内部構成は特に制限されない。

・上記第４及び第５実施形態におけるヒステリシスコンパレータ８０は、入力されるヒステリシス幅調整信号Ｓ４ａ，Ｓ５ａに応じてヒステリシス幅を可変する構成であれば、その内部構成は特に制限されない。

・上記各実施形態における出力トランジスタＴ１を各制御回路１０ａ〜１０ｄ，１１ａ，１１ｂに含めるようにしてもよい。
・上記各実施形態における比較器２０及びヒステリシスコンパレータ８０では、フィードバック信号として出力電圧Ｖｏと、第１基準電圧Ｖｒ１とを比較するようにした。これに限らず、例えば比較器２０及びヒステリシスコンパレータ８０において、フィードバック信号として出力電圧Ｖｏを分圧した分圧電圧と、第１基準電圧Ｖｒ１とを比較するようにしてもよい。なお、この場合には、第１基準電圧Ｖｒ１は、出力電圧Ｖｏが規格値に達したとき、分圧電圧と一致するように設定される。

・上記各実施形態では、出力トランジスタＴ１をＮチャネルＭＯＳトランジスタで構成するようにしたが、スイッチング素子であれば特に制限されない。例えば、出力トランジスタＴ１をＰチャネルＭＯＳトランジスタやバイポーラトランジスタで構成するようにしてもよい。

・上記各実施形態では、入力電圧Ｖｉｎを降圧した出力電圧Ｖｏを生成する降圧型のＤＣ−ＤＣコンバータに具体化したが、入力電圧Ｖｉｎを昇圧した出力電圧Ｖｏを生成する昇圧型のＤＣ−ＤＣコンバータに具体化してもよい。

・上記各実施形態では、非同期整流方式のＤＣ−ＤＣコンバータに具体化したが、同期整流方式のＤＣ−ＤＣコンバータに具体化してもよい。
・上記各実施形態では、電圧制御モードのＤＣ−ＤＣコンバータに具体化したが、電流制御モードのＤＣ−ＤＣコンバータに具体化してもよい。

以上の様々な実施の形態をまとめると、以下のようになる。
（付記１）
出力電圧又は出力電流に応じてオンパルス又はオフパルスを発生するパルス発生器と、
前記オンパルス又は前記オフパルスによってオン・オフ制御されるスイッチング素子のスイッチング周波数と、基準周波数との周波数差を検出する周波数差検出器と、を備え、
前記パルス発生器は、前記周波数差検出器にて検出された周波数差に応じて前記オンパルス又は前記オフパルスのパルス幅を調整する、ことを特徴とする電源電圧制御回路。
（付記２）
前記周波数差検出器にて検出された周波数差を増幅してパルス幅調整信号を生成するデジタル誤差増幅器を備え、
前記パルス発生器は、前記パルス幅調整信号に応じたパルス幅の前記オンパルス又は前記オフパルスを発生するデジタル式のパルス発生器である、ことを特徴とする付記１に記載の電源電圧制御回路。
（付記３）
前記パルス発生器は、前記周波数差に応じて、前記スイッチング周波数の周波数と前記基準周波数の周波数とが近づくように前記オンパルス又は前記オフパルスのパルス幅を調整することを特徴とする付記１又は２に記載の電源電圧制御回路。
（付記４）
前記出力電圧に比例したフィードバック信号と基準電圧とを比較し、前記フィードバック信号が前記基準電圧を横切る場合を検出して検出信号を生成する比較器を備え、
前記パルス発生器は、前記検出信号を前記パルス幅調整信号に応じた時間だけ遅延させた遅延信号を生成するパルス幅調整回路と、前記検出信号に応じてセット状態に遷移し、前記遅延信号に応じてリセット状態に遷移するフリップフロップ回路と、を備えることを特徴とする付記２に記載の電源電圧制御回路。
（付記５）
前記周波数差検出器にて検出された周波数差を増幅してパルス幅調整信号を生成するデジタル誤差増幅器と、
前記パルス幅調整信号をアナログ信号に変換してアナログ増幅信号を生成するデジタル／アナログ変換器と、を備え、
前記パルス発生器は、前記アナログ増幅信号に応じたパルス幅の前記オンパルス又は前記オフパルスを発生するアナログ式のパルス発生器である、ことを特徴とする付記１に記載の電源電圧制御回路。
（付記６）
前記周波数差検出器は、
前記スイッチング周波数を検出する周波数検出器と、
前記スイッチング周波数と前記基準周波数とに基づいて、前記周波数差を演算する演算器と、
を備えることを特徴とする付記２〜５のいずれか１つに記載の電源電圧制御回路。
（付記７）
前記周波数差検出器は、
前記スイッチング周波数を検出する周波数検出器と、
前記スイッチング周波数をアナログ信号に変換するデジタル／アナログ変換器と、
前記アナログ信号と前記基準周波数に応じたアナログ信号との誤差を増幅してアナログ増幅信号を生成する誤差増幅器と、を備え、
前記パルス発生器は、前記アナログ増幅信号に応じたパルス幅の前記オンパルス又は前記オフパルスを発生するアナログ式のパルス発生器である、ことを特徴とする付記１に記載の電源電圧制御回路。
（付記８）
前記出力電圧に比例したフィードバック信号と基準電圧とを比較し、前記フィードバック信号が前記基準電圧を横切る場合を検出して検出信号を生成する比較器を備え、
前記パルス発生器は、前記検出信号の生成から前記アナログ増幅信号に応じた時間経過後にリセット信号を生成するリセットタイミング調整回路と、前記検出信号に応じてセット状態に遷移し、前記リセット信号に応じてリセット状態に遷移するフリップフロップ回路と、を備えることを特徴とする付記６又は７に記載の電源電圧制御回路。
（付記９）
前記周波数検出器は、前記パルス発生器から出力される信号の立ち上がりエッジ間又は立ち下がりエッジ間のクロック数をカウントし、前記スイッチング素子のスイッチング周期を検出することを特徴とする付記６〜８のいずれか１つに記載の電源電圧制御回路。
（付記１０）
スイッチング素子のオンタイミングを設定する第１閾値と前記スイッチング素子のオフタイミングを設定する第２閾値とを有するヒステリシスコンパレータと、
前記スイッチング素子のスイッチング周波数と基準周波数との周波数差を検出する周波数差検出器と、を備え、
前記ヒステリシスコンパレータは、前記周波数差検出器にて検出された周波数差に応じて、前記第１閾値及び前記第２閾値を可変する、ことを特徴とする電源電圧制御回路。
（付記１１）
前記周波数差検出器にて検出された周波数差を増幅した増幅信号を生成するデジタル誤差増幅器と、
前記増幅信号をアナログ信号に変換してヒステリシス幅調整信号を生成するデジタル／アナログ変換器と、を備え、
前記ヒステリシスコンパレータは、前記ヒステリシス幅調整信号に応じて、前記第１閾値及び前記第２閾値を可変する、ことを特徴とする付記１０に記載の電源電圧制御回路。
（付記１２）
前記周波数差検出器は、
前記スイッチング周波数を検出する周波数検出器と、
前記スイッチング周波数をアナログ信号に変換するデジタル／アナログ変換器と、
前記アナログ信号と前記基準周波数に応じたアナログ信号との誤差を増幅してヒステリシス幅調整信号を生成する誤差増幅器と、を備え、
前記ヒステリシスコンパレータは、前記ヒステリシス幅調整信号に応じて、前記第１閾値及び前記第２閾値を可変する、ことを特徴とする付記１０に記載の電源電圧制御回路。
（付記１３）
出力電圧又は出力電流に応じて生成されるオンパルス又はオフパルスによってオン・オフ制御されるスイッチング素子のスイッチング周波数と、基準周波数との周波数差を検出し、該検出した周波数差に応じたパルス幅の前記オンパルス又は前記オフパルスを生成することを特徴とする電源電圧制御方法。
（付記１４）
出力電圧又は出力電流に応じてオンパルス又はオフパルスを発生するパルス発生器と、
前記オンパルス又は前記オフパルスによってオン・オフ制御されるスイッチング素子のスイッチング周波数と、基準周波数との周波数差を検出する周波数差検出器と、を含む制御回路を備え、
前記パルス発生器は、前記周波数差検出器にて検出された周波数差に応じて前記オンパルス又は前記オフパルスのパルス幅を調整する、ことを特徴とするＤＣ−ＤＣコンバータ。

Ｔ１ 出力トランジスタ（スイッチング素子）
１ａ〜１ｄ，２ａ，２ｂ ＤＣ−ＤＣコンバータ
１０ａ〜１０ｄ，１１ａ，１１ｂ 制御回路（電源電圧制御回路）
２０，２０ａ 比較器
３０，６０ パルス発生器
３２ ＲＳ−フリップフロップ回路
３３ 遅延回路（パルス幅調整回路）
３４ マルチプレクサ（パルス幅調整回路）
４０，４０ａ 周波数差検出器
４１，７１ 周波数検出器
４２ 演算器
５０，５０ａ 誤差増幅器
５５，５５ａ，７２ Ｄ／Ａ変換器（デジタル／アナログ変換器）
６１ ＲＳ−フリップフロップ回路
６２ 定電流源（リセットタイミング調整回路）
６３ 比較器（リセットタイミング調整回路）
７４，７４ａ 誤差増幅器
８０ ヒステリシスコンパレータ

Claims (8)

1. 出力電圧又は出力電流に応じてオンパルス又はオフパルスを発生するパルス発生器と、
   前記オンパルス又は前記オフパルスによってオン・オフ制御されるスイッチング素子のスイッチング周波数と、基準周波数との周波数差を検出する周波数差検出器と、を備え、
   前記パルス発生器は、前記周波数差検出器にて検出された周波数差に応じて前記オンパルス又は前記オフパルスのパルス幅を調整する、ことを特徴とする電源電圧制御回路。
2. 前記周波数差検出器にて検出された周波数差を増幅してパルス幅調整信号を生成するデジタル誤差増幅器を備え、
   前記パルス発生器は、前記パルス幅調整信号に応じたパルス幅の前記オンパルス又は前記オフパルスを発生するデジタル式のパルス発生器である、ことを特徴とする請求項１に記載の電源電圧制御回路。
3. 前記パルス発生器は、前記周波数差に応じて、前記スイッチング周波数の周波数と前記基準周波数の周波数とが近づくように前記オンパルス又は前記オフパルスのパルス幅を調整することを特徴とする請求項１又は２に記載の電源電圧制御回路。
4. 前記出力電圧に比例したフィードバック信号と基準電圧とを比較し、前記フィードバック信号が前記基準電圧を横切る場合を検出して検出信号を生成する比較器を備え、
   前記パルス発生器は、前記検出信号を前記パルス幅調整信号に応じた時間だけ遅延させた遅延信号を生成するパルス幅調整回路と、前記検出信号に応じてセット状態に遷移し、前記遅延信号に応じてリセット状態に遷移するフリップフロップ回路と、を備えることを特徴とする請求項２に記載の電源電圧制御回路。
5. 前記周波数差検出器にて検出された周波数差を増幅してパルス幅調整信号を生成するデジタル誤差増幅器と、
   前記パルス幅調整信号をアナログ信号に変換してアナログ増幅信号を生成するデジタル／アナログ変換器と、を備え、
   前記パルス発生器は、前記アナログ増幅信号に応じたパルス幅の前記オンパルス又は前記オフパルスを発生するアナログ式のパルス発生器である、ことを特徴とする請求項１に記載の電源電圧制御回路。
6. スイッチング素子のオンタイミングを設定する第１閾値と前記スイッチング素子のオフタイミングを設定する第２閾値とを有するヒステリシスコンパレータと、
   前記スイッチング素子のスイッチング周波数と基準周波数との周波数差を検出する周波数差検出器と、を備え、
   前記ヒステリシスコンパレータは、前記周波数差検出器にて検出された周波数差に応じて、前記第１閾値及び前記第２閾値を可変する、ことを特徴とする電源電圧制御回路。
7. 出力電圧又は出力電流に応じて生成されるオンパルス又はオフパルスによってオン・オフ制御されるスイッチング素子のスイッチング周波数と、基準周波数との周波数差を検出し、該検出した周波数差に応じたパルス幅の前記オンパルス又は前記オフパルスを生成することを特徴とする電源電圧制御方法。
8. 出力電圧又は出力電流に応じてオンパルス又はオフパルスを発生するパルス発生器と、
   前記オンパルス又は前記オフパルスによってオン・オフ制御されるスイッチング素子のスイッチング周波数と、基準周波数との周波数差を検出する周波数差検出器と、を含む制御回路を備え、
   前記パルス発生器は、前記周波数差検出器にて検出された周波数差に応じて前記オンパルス又は前記オフパルスのパルス幅を調整する、ことを特徴とするＤＣ−ＤＣコンバータ。

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