JP5423809B2 - ラッチ回路及びクロック制御回路 - Google Patents
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Description
PMOSトランジスタP3のソース端子は高電位側電源端子に接続され、ゲート端子には内部クロック信号XCLKが入力される。NMOSトランジスタN3のソース端子は低電位側電源端子に接続され、ゲート端子には内部クロック信号XCLKが入力され、ドレイン端子はPMOSトランジスタP3のドレイン端子に接続される。PMOSトランジスタP3とNMOSトランジスタN3はインバータ(否定回路)を構成している。
PMOSトランジスタP8のソース端子は高電位側電源端子に接続され、ゲート端子にはデータ信号PCM1が入力される。NMOSトランジスタN8のソース端子は低電位側電源端子に接続され、ゲート端子にはデータ信号PCM1が入力され、ドレイン端子はPMOSトランジスタP8のドレイン端子に接続される。PMOSトランジスタP8とNMOSトランジスタN8はインバータを構成し、データ信号PCM1を反転してデータ出力端子12に出力する。
図1〜図3に示したようなIHラッチ回路10において、入出力データ信号を比較し、その結果をIHピン14に制御信号として入力する必要があるが、この際の比較には、ENOR回路(Exclusive−NOR, 排他的否定論理和回路)やEOR回路(Exclusive−OR、排他的論理和回路)が用いられている。入出力データ信号比較にENOR回路41を用いた場合の例を図4に示す。
図8に、実施の形態1のラッチ回路およびクロック制御回路のブロック図を示す。
実施の形態1のラッチ回路は、データ一致検出部81、クロック内部伝搬抑止部82、ラッチ部83を有する構成である。また、クロック制御回路はクロック内部伝搬抑止部82を有する構成である。
この回路はPMOSトランジスタP201,P202,P203,P204,P205,P206,P207,P208及びNMOSトランジスタN201,N202,N203,N204,N205,N206,N207,N208を備える。
PMOSトランジスタP203のソース端子は高電位側電源端子に接続され、ゲート端子には内部クロック信号XCLKが入力される。NMOSトランジスタN203のソース端子は低電位側電源端子に接続され、ゲート端子には内部クロック信号XCLKが入力され、ドレイン端子はPMOSトランジスタP203のドレイン端子に接続される。PMOSトランジスタP203とNMOSトランジスタN203はインバータを構成している。
このように、本実施の形態1は、従来図4に示したように、ラッチ部の入出力データをENOR回路で比較していたが、該ENOR回路部分をデータ一致検出部81として置き換えるものである。
回路例1
まず、回路例1について説明する。
回路例1は、図10に示すように、IHラッチ回路10(図1におけると同じ)のデータ入力端子92に入力される入力データ信号Dと、データ出力端子93に出力される出力データ信号MをNOR(否定的論理和)回路91に入力して比較を行う。そして、データ比較の結果(つまり、IH2)がIHピン94に向けて出力される。NOR回路91は、入力される二つの信号のうち、双方がLで一致すればIH2信号としてHを出力する。つまり、ラッチされているデータがL(つまり、0)で、入力データがL(つまり、0)の場合にのみ、IHラッチ回路10内の内部クロックXCLKが停止する。
次に、図13を参照して回路例2について説明する。
回路例2は、IHラッチ回路10(図1におけると同じ)のデータ入力端子122に入力される入力データ信号Dと、データ出力端子123に出力される出力データ信号MをAND(論理積)回路121に入力して比較を行う。そして、データ比較の結果(つまり、IH3)がIHピン124に向けて出力される。AND回路121は、入力される二つの信号のうち、双方がHで一致すればHを出力する。つまり、ラッチされているデータがH(つまり、1)で、入力データがH(つまり、1)の場合にのみ内部クロックXCLKが停止する。
実施の形態1は、従来ENOR回路で構成されていた入出力データの一致を検出する機能をNOR回路またはAND回路を用いて構成するものである。すなわち、従来は入出力データがL(0)で一致する場合とH(1) で一致する場合の両方を検出したが、本実施の形態ではL(0) で一致する場合か、または、H(1) で一致する場合のいずれかのみを検出することになる。このように本実施の形態は、L(0) かH(1) のいずれかのデータの一致のみしか検出ができない。しかしデータ一致検出部81をNOR回路またはAND回路を用いて構成することにより、ラッチ回路の内部クロック伝搬を制御する部分の回路に必要なトランジスタ数を従来に比べて少なくすることが可能である。すなわち、NOR回路の場合はラッチ回路の入力データと出力データがLで一致する場合のみ内部クロックの伝搬を抑止することが可能で、AND回路の場合はラッチ回路の入力データと出力データがHで一致する場合のみ内部クロックの伝搬を抑止することが可能である。ENOR回路をNOR回路またはAND回路に置き換えることにより、回路を構成するトランジスタ数を低減する。尚、NOR回路を用いるか、AND回路を用いるかについては、ラッチの値がL(0)となる可能性が高いか、H(1) となる可能性が高いかを考慮
して使用すれば電力消費の低減についても効果的に作用することとなる。電力消費についての考察は図21、図22、図23を参照して後述する。
実施の形態2
実施の形態2は、実施の形態1の回路と同等の効果をより少ないトランジスタで実現するものである。実施の形態2のラッチ回路およびクロック制御回路のブロック図を図16に示す。
回路例3
図17に示す回路例3のラッチ回路160は、図10に示したNOR回路を用いたラッチ回路と同等の効果を実現したものである。これをlatch0回路と呼ぶことにする。
この回路は、PMOSトランジスタP171,P172,P173,P174,P175,P176,P177,P178,P179およびNMOSトランジスタN171,N172,N173,N174,N175,N176,N177,N178,N179を備える。
SトランジスタP175とNMOSトランジスタN175はインバータを構成している。
PMOSトランジスタP179のソース端子は高電位側電源端子に接続され、ゲート端子にはデータ信号PCM1が入力される。NMOSトランジスタN179のソース端子は低電位側電源端子に接続され、ゲート端子にはデータ信号PCM1が入力され、ドレイン端子はPMOSトランジスタP179のドレイン端子に接続される。PMOSトランジスタP179とNMOSトランジスタN179はインバータを構成し、データ信号PCM1を反転してデータ出力端子162に出力する。
尚、図18の点線で囲んだ以外のところ、すなわちラッチ部の構成は別の構成のラッチでもよい。
データ入力信号DがL,出力データ信号MがLのとき、データ信号PCM1はHで、回路は次のように動作する。PMOSトランジスタP174およびNMOSトランジスタN174から成るインバータにより、データ入力信号Dは反転する。これにより、NMOSトランジスタN172はONとなる。また、データ信号PCM1はHであることから、NMOSトランジスタN173はONとなる。これにより、クロック入力端子163から入力される信号がLであってもHであっても、XCLK信号はLとなり、クロック伝搬が抑止されることになる。
が、PMOSトランジスタP172およびNMOSトランジスタN171から構成されるインバータにより反転されて、内部クロックXCLKとして出力される。
が、PMOSトランジスタP172およびNMOSトランジスタN171から構成されるインバータにより反転されて、内部クロックXCLKとして出力される。
次に、実施の形態2の回路例として、回路例4について説明する。
回路例4のラッチ回路180は、図13に示したAND回路を用いたラッチ回路と同等の効果を実現したものである。これをlatch1回路と呼ぶことにする。
この回路は、PMOSトランジスタP191,P192,P193,P194,P195,P196,P197,P198,P199およびNMOSトランジスタN191,N192,N193,N194,N195,N196,N197,N198,N199を備える。
図20の点線で囲んだ以外のところは、ラッチ部152に対応し、図3で説明した、PMOSトランジスタP3,P4,P5,P6,P7,P8およびNMOSトランジスタN3,N4,N5,N6,N7で構成される部分に対応する。詳しくは次のようになる。
ジスタP198およびNMOSトランジスタN198はインバータを構成しており、データ信号PAM1を反転してデータ信号PCM1を出力する。
PMOSトランジスタP199のソース端子は高電位側電源端子に接続され、ゲート端子にはデータ信号PCM1が入力される。NMOSトランジスタN199のソース端子は低電位側電源端子に接続され、ゲート端子にはデータ信号PCM1が入力され、ドレイン端子はPMOSトランジスタP199のドレイン端子に接続される。PMOSトランジスタP199とNMOSトランジスタN199はインバータを構成し、データ信号PCM1を反転してデータ出力端子162に出力する。
尚、図20の点線で囲んだ以外のところ、すなわちラッチ部の構成は別の構成のラッチでもよい。
データ入力信号DがH,出力データ信号MがHのとき、データ信号PAM1はHで、PMOSトランジスタP191,P193はOFF,NMOSトランジスタN192,N193はONとなる。これにより、クロック入力端子183から入力される信号がLであってもHであっても、XCLK信号はLとなり、クロック伝搬が抑止されることになる。
が、PMOSトランジスタP192およびNMOSトランジスタN191から構成されるインバータにより反転されて、内部クロックXCLKとして出力される。
が、PMOSトランジスタP172およびNMOSトランジスタN171から構成されるインバータにより反転されて、内部クロックXCLKとして出力される。
で一致する場合のみ内部クロックの伝搬が抑止される。また回路例4については、ラッチ回路の入出力データがH(1) で一致する場合のみ内部クロックの伝搬が抑止される。したがって、ラッチの値がL(0) の可能性が高いか、H(1) の可能性が高いかを考慮して回路例3または回路例4のいずれかを使用すれば、電力消費の低減についても効果的に作用することができる。電力消費についての考察は、図21、図22、図23を参照して後述する。
図21は、回路例1〜回路例4、図1に示した回路(IH端子をLにクリップしたもの)、および図4に示した回路(ENOR回路を用いたもの)について各動作パターンでの平均電力を測定し、図4の回路を基準としてまとめたものである。(1)〜(4)の各動作パターンとは、図5、図6、図11、図14等に示したタイミング1〜4に対応する動作のことである。
尚、本発明は上記実施の形態に記載したことに限定されないことは言うまでもなく、本発明の趣旨を逸脱しない範囲において様々な変更が可能である。
Claims (4)
- 0または1の入力データ信号を保持し、保持された前記入力データ信号を出力データ信号として出力するラッチ部と、
前記入力データ信号およびクロック信号が入力され、入力された前記入力データ信号と前記ラッチ部から出力された前記出力データ信号とが共に0で一致することを検出した場合に、入力された前記クロック信号が反転された内部クロック信号が前記ラッチ部へ伝搬することを抑止するクロック伝搬抑止部と、
を含み、
前記クロック伝搬抑制部は、
ソース端子が高電位側電源端子に接続され、反転された前記入力データ信号がゲート端子に入力される第1のP型トランジスタと、
ソース端子が前記高電位側電源端子に接続され、反転された前記出力データ信号がゲート端子に入力される第2のP型トランジスタと、
ソース端子が前記第1のP型トランジスタおよび前記第2のP型トランジスタのドレイン端子に接続され、前記クロック信号がゲート端子に入力される第3のP型トランジスタと、
ソース端子が低電位側電源端子に接続され、前記クロック信号がゲート端子に入力され、ドレイン端子が前記第3のP型トランジスタのドレイン端子に接続された第1のN型トランジスタと、
ソース端子が前記低電位側電源端子に接続され、反転された前記出力データがゲート端子に入力される第2のN型トランジスタと、
ソース端子が前記第2のN型トランジスタのドレイン端子に接続され、反転された入力データ信号がゲート端子に入力される第3のN型トランジスタと、
を含み、
前記第1のN型トランジスタのドレイン端子と前記第3のN型トランジスタのドレイン端子の接続点の電位を示す信号を前記ラッチ部への前記内部クロック信号として出力する、ラッチ回路。 - 0または1の入力データ信号を保持し、保持された前記入力データ信号を出力データ信号として出力するラッチ回路に接続されるクロック制御回路において、
前記入力データ信号およびクロック信号が入力され、入力された前記入力データ信号と前記ラッチ回路から出力された前記出力データ信号とを比較し、両者が0で一致することが検出された場合に、入力された前記クロック信号が反転された内部クロック信号が前記ラッチ回路へ伝搬することを抑止するクロック伝搬抑止部を有し、
前記クロック伝搬抑止部は、
ソース端子が高電位側電源端子に接続され、反転された前記入力データ信号がゲート端子に入力される第1のP型トランジスタと、
ソース端子が前記高電位側電源端子に接続され、反転された前記出力データ信号がゲート端子に入力される第2のP型トランジスタと、
ソース端子が前記第1のP型トランジスタおよび前記第2のP型トランジスタのドレイン端子に接続され、前記クロック信号がゲート端子に入力される第3のP型トランジスタと、
ソース端子が低電位側電源端子に接続され、前記クロック信号がゲート端子に入力され、ドレイン端子が前記第3のP型トランジスタのドレイン端子に接続された第1のN型トランジスタと、
ソース端子が前記低電位側電源端子に接続され、反転された前記出力データがゲート端子に入力される第2のN型トランジスタと、
ソース端子が前記第2のN型トランジスタのドレイン端子に接続され、反転された入力データ信号がゲート端子に入力される第3のN型トランジスタと、
を含み、
前記第1のN型トランジスタのドレイン端子と前記第3のN型トランジスタのドレイン端子の接続点の電位を示す信号を前記ラッチ回路への前記内部クロック信号として出力することを特徴とするクロック制御回路。 - 0または1の入力データ信号を保持し、保持された前記入力データ信号を出力データ信号として出力するラッチ部と、
前記入力データ信号およびクロック信号が入力され、入力された前記入力データ信号と前記ラッチ部から出力された前記出力データ信号とが共に1で一致することを検出した場合に、入力された前記クロック信号が反転された内部クロック信号が前記ラッチ部へ伝搬することを抑止するクロック伝搬抑止部と、
を含み、
前記クロック伝搬抑制部は、
ソース端子が高電位側電源端子に接続され、前記入力データ信号がゲート端子に入力される第1のP型トランジスタと、
ソース端子が前記高電位側電源端子に接続され、前記出力データ信号がゲート端子に入力される第2のP型トランジスタと、
ソース端子が前記第1のP型トランジスタおよび前記第2のP型トランジスタのドレイン端子に接続され、前記クロック信号がゲート端子に入力される第3のP型トランジスタと、
ソース端子が低電位側電源端子に接続され、前記クロック信号がゲート端子に入力され、ドレイン端子が前記第3のP型トランジスタのドレイン端子に接続された第1のN型トランジスタと、
ソース端子が前記低電位側電源端子に接続され、前記出力データがゲート端子に入力される第2のN型トランジスタと、
ソース端子が前記第2のN型トランジスタのドレイン端子に接続され、入力データ信号がゲート端子に入力される第3のN型トランジスタと、
を含み、
前記第1のN型トランジスタのドレイン端子と前記第3のN型トランジスタのドレイン端子の接続点の電位を示す信号を前記ラッチ部への前記内部クロック信号として出力する、ラッチ回路。 - 0または1の入力データを保持し、保持された前記入力データ信号を出力データ信号として出力するラッチ回路に接続されるクロック制御回路において、
前記入力データ信号およびクロック信号が入力され、入力された前記入力データ信号と前記ラッチ回路から出力された前記出力データ信号とを比較し、両者が1で一致することが検出された場合に、入力された前記クロック信号が反転された内部クロック信号が前記ラッチ回路に伝搬するのを抑止するクロック伝搬抑止部を有し、
前記クロック伝搬抑止部は、
ソース端子が高電位側電源端子に接続され、前記入力データ信号がゲート端子に入力される第1のP型トランジスタと、
ソース端子が前記高電位側電源端子に接続され、前記出力データ信号がゲート端子に入力される第2のP型トランジスタと、
ソース端子が前記第1のP型トランジスタおよび前記第2のP型トランジスタのドレイン端子に接続され、前記クロック信号がゲート端子に入力される第3のP型トランジスタと、
ソース端子が低電位側電源端子に接続され、前記クロック信号がゲート端子に入力され、ドレイン端子が前記第3のP型トランジスタのドレイン端子に接続された第1のN型トランジスタと、
ソース端子が前記低電位側電源端子に接続され、前記出力データがゲート端子に入力される第2のN型トランジスタと、
ソース端子が前記第2のN型トランジスタのドレイン端子に接続され、入力データ信号がゲート端子に入力される第3のN型トランジスタと、
を含み、
前記第1のN型トランジスタのドレイン端子と前記第3のN型トランジスタのドレイン端子の接続点の電位を示す信号を前記ラッチ回路への前記内部クロック信号として出力することを特徴とするクロック制御回路。
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