JP5420641B2 - デジタル位相ロックループ(dpll)における電力消費を制御するシステム及び方法 - Google Patents
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Description
以下に、本願出願の当初の特許請求の範囲に記載された発明を付記する。
[1]相異なる周波数クロック(distinct frequency clock)の組から選択された参照クロックを生成するように適合され、更に前記相異なる周波数クロック間の切り替えの際に、前記参照クロックのトリガエッジ(triggering edge)の同じ時間的関係を実質的に維持するように適合されたプログラマブル周波数デバイスと、
前記参照クロックを用いて、入力信号と出力信号との間の所定の位相関係を確立するように適合された位相ロックループ(PLL)と
を備える装置。
[2]前記プログラマブル周波数デバイスは、前記相異なる周波数クロックのソース(source)を備える、[1]の装置。
[3]前記相異なる周波数クロックの前記ソースは、未処理の参照クロック(raw reference clock)を受信するように適合されたフリップフロップのカスケードチェーン(cascaded chain)を備える、請求項2の装置。
[4]前記プログラマブル周波数デバイスは、前記参照クロックのために前記相異なる周波数クロック間での選択を指示する入力周波数選択制御信号を非同期で受信し、特定の時刻に前記参照クロックの前記選択を生じさせる出力周波数選択制御信号を同期して生成する、ように適合された回路を備える、[1]の装置。
[5]前記回路は、前記相異なる周波数クロックの一つの周期に一度、前記出力周波数選択制御信号を生成する、[4]の装置。
[6]前記相異なる周波数クロックの前記一つは、前記相異なるクロックのうちで最も長い周期を有する前記クロックを含む、[5]の装置。
[7]前記回路は、前記相異なる周波数クロックが所定の論理レベルであることに応答して、前記出力周波数選択制御信号を同期して生成するよう適合される、[4]の装置。
[8]前記プログラマブル周波数デバイスは、前記出力周波数選択制御信号に応答して、前記相異なる周波数クロックのうちから選択されたクロックを出力するよう適合された第1マルチプレクサを更に備える、[4]の装置。
[9]前記位相ロックループ(PLL)は、前記出力周波数選択制御信号に基づいて前記入力信号を生成するように適合された入力アキュムレータを備える、[4]の装置。
[10]前記位相ロックループ(PLL)は、前記出力周波数選択制御信号に基づく伝達関数(transfer function)を含むフィルタを備える、[4]の装置。
[11]前記位相ロックループ(PLL)は、前記入力信号と前記出力信号との間の位相差に関連する位相エラー信号を生成するように適合された位相エラーデバイスを備え、
前記位相エラー信号の生成における遅延は、前記出力周波数選択制御信号に基づく、[4]の装置。
[12]前記位相ロックループ(PLL)は、
前記出力信号の位相の荒い値に関連付けられた第1信号を生成するように適合されたアキュムレータと、
前記出力信号の位相の精細な値に関連づけられた第2信号を生成するように適合された時間/デジタル変換器(TDC)と、
前記第1及び第2信号の組み合わせに関連づけられたフィードバック位相信号を生成するように適合されたデバイスと
を備え、前記フィードバック位相信号の生成における遅延は、前記出力周波数選択制御信号に基づく、[4]の装置。
[13]タイミング制御信号に応答して前記参照クロックをクロックアウト(clock out)するように適合されたフリップフロップを更に備える、[1]の装置。
[14]前記位相ロックループ(PLL)は、前記参照クロックを用いて前記入力信号を生成するように適合された入力アキュムレータを備える、[1]の装置。
[15]前記位相ロックループ(PLL)は、前記参照クロックを用いて前記出力信号の位相に関連づけられた信号を生成するように適合されたラッチまたは時間/デジタル変換器(TDC)を備える、[1]の装置。
[16]参照クロックを供給する方法であって、
相異なる周波数クロック(distinct frequency clock)の組から第1クロックを選択することと、
前記第1クロックを前記参照クロックとして供給することと、
前記相異なる周波数クロックの組から第2クロックを選択することと、
前記第2クロックを前記参照クロックとして供給することと
を備え、前記第1クロックの第1周波数は、前記第2クロックの第2周波数と異なり、
前記第2クロックのトリガエッジ(triggering edge)の時間的関係は、前記第1クロックのトリガエッジの時間的関係と実質的に同じである、方法。
[17]前記相異なる周波数クロックを生成すること、を更に備える[16]の方法。
[18]前記相異なる周波数クロックは、未処理の参照クロック(raw reference clock)の周波数を分割(divide)することにより、前記相異なる周波数クロックを生成すること、を備える[16]の方法。
[19]前記第2クロックを前記参照クロックとして選択するための第1周波数選択制御信号を受信すること、を更に備え、
前記第2クロックを前記参照クロックとして選択することは、前記第1周波数選択制御信号に応答して実行される、[16]の方法。
[20]前記第1周波数選択制御信号を受信することは、前記第1周波数選択制御信号を非同期に受信すること、を備え、
第2周波数選択制御信号を同期して生成すること、を更に備え、
更に、前記第2クロックを前記参照クロックとして選択することは、前記第2周波数選択制御信号に応答して実行される、[19]の方法。
[21]前記第2周波数選択制御信号を生成することは、前記相異なる周波数クロックの一つの周期に一度、前記第2周波数選択制御信号を生成すること、を備える[20]の方法。
[22]前記第2周波数選択制御信号を生成することは、前記相異なる周波数クロックが所定の論理レベルであることに応答して、前記第2周波数選択制御信号を生成すること、を備える[20]の方法。
[23]前記第1及び第2クロックを前記参照クロックとして供給することは、前記参照クロックを位相ロックループ(PLL)に供給すること、を備える[16]の方法。
[24]相異なる周波数クロック(distinct frequency clock)の組から選択された参照クロックを生成する手段と、
前記相異なる周波数クロック間の切り替えの際に、前記参照クロックのトリガエッジ(triggering edge)の同じ時間的関係を実質的に維持する手段と、
前記参照クロックを用いて、入力信号と出力信号との間の所定の位相関係を確立する手段と
を備える装置。
[25]前記相異なる周波数クロックを生成する手段、を更に備える[24]の装置。
[26]前記参照クロックのために前記相異なる周波数クロック間での選択を指示する第1周波数選択制御信号を非同期で受信する手段と、
特定の時刻に前記参照クロックの前記選択を生じさせる第2周波数選択制御信号を同期して生成する手段と
を更に備える[24]の装置。
[27]前記第2周波数選択制御信号を同期して生成する手段は、前記相異なる周波数クロックの一つの周期に一度、前記第2周波数選択制御信号を生成するように適合される、[26]の装置。
[28]前記第2周波数選択制御信号を同期して生成する手段は、前記相異なる周波数クロックが所定の論理レベルであることに応答して、前記第2周波数選択制御信号を生成するように適合される、[26]の装置。
[29]受信機または送信機と、
参照クロックを用いて前記受信機または送信機の局部発振ソース(source)を生成するように適合された局部発振器(LO)と、
相異なる周波数クロック(distinct frequency clock)の組から選択された参照クロックを生成するように適合され、更に前記相異なる周波数クロック間の切り替えの際に、前記参照クロックのトリガエッジ(triggering edge)の同じ時間的関係を実質的に維持するように適合されたプログラマブル周波数デバイスと
を備える通信デバイス。
[30]前記受信機または送信機の性能要求を判断するように適合され、前記受信機または送信機の前記性能要求に基づいて前記プログラマブル周波数デバイスに周波数選択制御信号を供給するように適合された電源管理デバイス、を更に備える[29]の通信デバイス。
[31]コンピュータに対して参照クロックを供給させるコードを備えるコンピュータ読み取り可能な媒体を備えるコンピュータプログラム製品であって、前記コードは、
相異なる周波数クロック(distinct frequency clock)の組から第1クロックを選択する命令と、
前記第1クロックを前記参照クロックとして供給する命令と、
前記相異なる周波数クロックの前記組から第2クロックを選択する命令と、
前記第2クロックを前記参照クロックとして供給する命令と
を備え、前記第1クロックの第1周波数は、前記第2クロックの第2周波数と異なり、
前記第2クロックのトリガエッジ(triggering edge)の時間的関係は、前記第1クロックのトリガエッジの時間的関係と実質的に同じである、コンピュータプログラム製品。
[32]前記コンピュータに対して参照クロックを供給させるコードは、前記相異なる周波数クロックを生成する命令、を更に備える[31]のコンピュータプログラム製品。
[33]前記第1及び第2クロックを前記参照クロックとして供給する命令は、前記参照クロックを位相ロックループ(PLL)に供給する命令、を備える[31]のコンピュータプログラム製品。
[34]前記コンピュータに対して参照クロックを供給させるコードは、前記第2クロックを前記参照信号として選択するための第1周波数選択制御信号を受信する命令を備え、
前記第2クロックを前記参照クロックとして選択することは、前記第1周波数選択制御信号に応答して実行される、[31]のコンピュータプログラム製品。
[35]前記第1周波数選択制御信号を受信する命令は、前記第1周波数選択制御信号を非同期に受信する命令を備え、
第2周波数選択制御信号を同期して生成する命令、を更に備え、
更に、前記第2クロックを前記参照クロックとして選択することは、前記第2周波数選択制御信号に応答して実行される、[34]のコンピュータプログラム製品。
[36]前記第2周波数選択制御信号を生成する命令は、前記相異なる周波数クロックの一つの周期に一度、前記第2周波数選択制御信号を生成する命令を備える[35]のコンピュータプログラム製品。
[37]前記第2周波数選択制御信号を生成する命令は、前記相異なる周波数クロックが所定の論理レベルであることに応答して、前記第2周波数選択制御信号を生成する命令を備える[35]のコンピュータプログラム製品。
Claims (28)
- 相異なる周波数クロック(distinct frequency clock)の組から選択された出力参照クロックを生成するように適合され、更に前記相異なる周波数クロック間の切り替えの際に、前記出力参照クロックのトリガエッジ(triggering edge)を、入力参照クロック信号を遅延させたタイミング信号のトリガエッジに揃えるように適合されたプログラマブル周波数デバイスと、
前記出力参照クロックを用いて、入力信号と出力信号との間の所定の位相関係を確立するように適合された位相ロックループ(PLL)と
を備え、
前記PLLは、時間/デジタル変換器(TDC)、入力アキュムレータを含むデジタル位相ロックループ(DPLL)であり、
前記プログラマブル周波数デバイスは、前記出力参照クロックのために前記相異なる周波数クロック間での選択を指示する入力周波数選択制御信号を受信し、前記出力参照クロックの前記選択を生じさせる出力周波数選択制御信号を、特定の時刻に同期して生成する、ように適合された回路を備え、
前記入力アキュムレータは、前記出力周波数選択制御信号に基づいて前記入力信号を生成するように適合されている装置。 - 前記TDCは、前記出力参照クロック及び前記出力信号を受信するように適合され、
前記入力アキュムレータは、前記出力参照クロック及び前記入力信号を受信するように適合されている請求項1の装置。 - 前記プログラマブル周波数デバイスは、前記相異なる周波数クロックのソース(source)を備える、請求項2の装置。
- 前記相異なる周波数クロックの前記ソースは、未処理の参照クロック(raw reference clock)を受信するように適合されたフリップフロップのカスケードチェーン(cascaded chain)を備える、請求項3の装置。
- 前記回路は、前記相異なる周波数クロックが所定の論理レベルであることに応答して、前記出力周波数選択制御信号を、前記特定の時刻に同期して生成するよう適合される、請求項1の装置。
- 前記プログラマブル周波数デバイスは、前記出力周波数選択制御信号に応答して、前記相異なる周波数クロックのうちから選択されたクロックを出力するよう適合された第1マルチプレクサを更に備える、請求項1の装置。
- 前記位相ロックループ(PLL)は、前記入力信号と前記出力信号との間の位相差に関連する位相エラー信号を生成するように適合された位相エラーデバイスを備え、
前記位相エラー信号の生成における遅延は、前記出力周波数選択制御信号に基づく、請求項1の装置。 - タイミング制御信号に応答して前記出力参照クロックをクロックアウト(clock out)するように適合されたフリップフロップを更に備える、請求項2の装置。
- 前記プログラマブル周波数デバイスは、未処理の参照クロックから、前記相異なる周波数クロックの組を生成し、前記未処理の参照クロックは、複数のエッジを有し、前記プログラマブル周波数デバイスは、前記出力参照クロックの全てのエッジが、前記未処理の参照クロックの前記複数のエッジと時間が合わせられるように、前記相異なる周波数クロック間で切り替える請求項1の装置。
- 前記位相ロックループ(PLL)は、前記出力参照クロックを用いて前記入力信号を生成するように適合された入力アキュムレータを備える、請求項1の装置。
- 前記位相ロックループ(PLL)は、前記出力参照クロックを用いて前記出力信号の位相に関連づけられた信号を生成するように適合されたラッチまたは時間/デジタル変換器(TDC)を備える、請求項1の装置。
- 相異なる周波数クロック(distinct frequency clock)の組から選択された出力参照クロックを生成するように適合され、更に前記相異なる周波数クロック間の切り替えの際に、前記出力参照クロックのトリガエッジ(triggering edge)を、入力参照クロック信号を遅延させたタイミング信号のトリガエッジに揃えるように適合されたプログラマブル周波数デバイスと、
前記出力参照クロックを用いて、入力信号と出力信号との間の所定の位相関係を確立するように適合された位相ロックループ(PLL)と、
を備え、
前記プログラマブル周波数デバイスは、前記出力参照クロックについての相異なる周波数クロック間の選択を示す入力周波数選択制御信号を受信し、前記出力参照クロックの前記選択を引き起こす出力周波数選択制御信号を、特定の時刻に同期して生成するように適合された回路を備え、
前記回路は、前記相異なる周波数クロックの一つの周期に一度、前記出力周波数選択制御信号を生成し、
前記PLLは、入力アキュムレータを含み、
前記入力アキュムレータは、前記出力周波数選択制御信号に基づいて前記入力信号を生成するように適合されている装置。 - 前記相異なる周波数クロックの前記一つは、前記相異なるクロックのうちで最も長い周期を有する前記クロックを含む、請求項12の装置。
- 相異なる周波数クロック(distinct frequency clock)の組から選択された出力参照クロックを生成するように適合され、更に前記相異なる周波数クロック間の切り替えの際に、前記出力参照クロックのトリガエッジ(triggering edge)を、入力参照クロック信号を遅延させたタイミング信号のトリガエッジに揃えるように適合されたプログラマブル周波数デバイスと、
前記出力参照クロックを用いて、入力信号と出力信号との間の所定の位相関係を確立するように適合された位相ロックループ(PLL)と、
を備え、
前記プログラマブル周波数デバイスは、前記出力参照クロックについての相異なる周波数クロック間の選択を示す入力周波数選択制御信号を受信し、前記出力参照クロックの前記選択を引き起こす出力周波数選択制御信号を、特定の時刻に同期して生成し、
前記位相ロックループ(PLL)は、前記出力周波数選択制御信号に基づく伝達関数(transfer function)を含むフィルタを備える装置。 - 相異なる周波数クロック(distinct frequency clock)の組から選択された出力参照クロックを生成するように適合され、更に前記相異なる周波数クロック間の切り替えの際に、前記出力参照クロックのトリガエッジ(triggering edge)を、入力参照クロック信号を遅延させたタイミング信号のトリガエッジに揃えるように適合されたプログラマブル周波数デバイスと、
前記出力参照クロックを用いて、入力信号と出力信号との間の所定の位相関係を確立するように適合された位相ロックループ(PLL)と、
を備え、
前記プログラマブル周波数デバイスは、前記出力参照クロックについての相異なる周波数クロック間の選択を示す入力周波数選択制御信号を受信し、前記出力参照クロックの前記選択を引き起こす出力周波数選択制御信号を、特定の時刻に同期して生成し、
前記位相ロックループ(PLL)は、
前記出力信号の位相の荒い値に関連付けられた第1信号を生成するように適合されたアキュムレータと、
前記出力信号の位相の精細な値に関連づけられた第2信号を生成するように適合された時間/デジタル変換器(TDC)と、
前記第1及び第2信号の組み合わせに関連づけられたフィードバック位相信号を生成するように適合されたデバイスと
を備え、前記フィードバック位相信号の生成における遅延は、前記出力周波数選択制御信号に基づく装置。 - 出力参照クロックを供給する方法であって、
相異なる周波数クロック(distinct frequency clock)の組から第1クロックを選択することと、
前記第1クロックを前記出力参照クロックとして供給することと、
前記相異なる周波数クロックの組から第2クロックを選択することと、
前記第2クロックを前記出力参照クロックとして供給することと、
前記出力参照クロックをデジタル位相ロック・ループ(DPLL)の入力アキュムレータへ提供することと、
前記出力参照クロックを、前記DPLLにおいての時間/デジタル変換器(TDC)に提供することと、
前記第2クロックを前記出力参照クロックとして選択するための第1周波数選択制御信号を受信することと、
前記第2クロックの前記選択を生じさせる第2周波数選択制御信号を、特定の時刻に同期して生成することと、
を備え、前記第1クロックの第1周波数は、前記第2クロックの第2周波数と異なり、
前記第2クロックのトリガエッジ(triggering edge)、及び前記第1クロックのトリガエッジは、入力参照クロック信号を遅延させたタイミング信号のトリガエッジと揃っており、
前記入力アキュムレータは、前記第2周波数選択制御信号に基づいて入力信号を前記DPLLに対して生成するように適合されている方法。 - 前記第2クロックを前記出力参照クロックとして選択することは、前記第1周波数選択制御信号に応答して実行される、請求項16の方法。
- 更に、前記第2クロックを前記出力参照クロックとして選択することは、前記第2周波数選択制御信号に応答して実行される、請求項17の方法。
- 前記第2周波数選択制御信号を生成することは、前記相異なる周波数クロックが所定の論理レベルであることに応答して、前記第2周波数選択制御信号を生成すること、を備える請求項18の方法。
- 前記相異なる周波数クロックを生成すること、を更に備える請求項16の方法。
- 前記相異なる周波数クロックは、未処理の参照クロック(raw reference clock)の周波数を分割(divide)することにより、前記相異なる周波数クロックを生成すること、を備える請求項16の方法。
- 前記出力参照クロックを前記DPLLのデジタル制御発振器(DCO)へ提供することを更に備える請求項16の方法。
- デジタル位相ロック・ループ(DPLL)の入力アキュムレータに出力参照クロックを提供する方法において、
相異なる周波数クロック(distinct frequency clock)の組から第1のクロックを選択することと、
前記出力参照クロックとして、前記第1のクロックを提供することと、
前記相異なる周波数クロック(distinct frequency clock)の組から第2のクロックを選択し、前記第1のクロックの第1の周波数は、前記第2のクロックの第2の周波数と異なることと、
前記出力参照クロックとして前記第2のクロックを提供し、前記第2クロックのトリガエッジ(triggering edge)、及び前記第1クロックのトリガエッジは、入力参照クロック信号を遅延させたタイミング信号のトリガエッジと揃っていることと、
前記出力参照クロックとして、前記第2のクロックを選択する第1の周波数選択制御信号を受信し、前記出力参照クロックとして前記第2のクロックを選択することは、前記第1の周波数選択制御信号に応じて実行されることと、
前記特定の時刻に同期して第2の周波数選択制御信号を生成することとを含み、
前記出力参照クロックとして、前記第2のクロックを選択することは、前記第2の周波数選択制御信号に応じて実行され、
前記第2の周波数選択制御信号を生成することは、前記相異なる周波数クロックの一つの周期に一度、前記第2の周波数選択制御信号を生成することを含み、
前記入力アキュムレータは、前記第2の周波数選択制御信号に基づいて入力信号を生成するように適合されている方法。 - 相異なる周波数クロック(distinct frequency clock)の組から選択された出力参照クロックを生成する手段と、
前記相異なる周波数クロック間の切り替えの際に、前記出力参照クロックのトリガエッジ(triggering edge)を、入力参照クロック信号を遅延させたタイミング信号のトリガエッジに揃える手段と、
前記出力参照クロックを用いて、入力信号と出力信号との間の所定の位相関係を確立するデジタル位相ロックループ(DPLL)と、
前記出力参照クロックについて、前記相異なる周波数クロック間の選択を示す第1の周波数選択制御信号を受信する手段と、
特定の時刻に同期して、前記出力参照クロックの前記選択を引き起こす第2の周波数選択制御信号を生成する手段と、
前記第2の周波数選択制御信号に基づいて、前記DPLLに対して入力信号を生成する手段と、
を備え、
前記第2の周波数選択制御信号を、前記特定の時刻に同期して生成する手段は、前記相異なる周波数クロックの一つの周期に一度、前記第2周波数選択制御信号を生成するように適合されている装置。 - 未処理の参照クロックを受信し、前記未処理の参照クロックから相異なる周波数クロック(distinct frequency clock)の組を生成する手段と、
入力アキュムレータ、及び時間/デジタル変換器(TDC)を備えるデジタル位相ロックループ(DPLL)と、
を備え、
前記未処理の参照クロックは複数のエッジを有し、前記組の前記周波数クロックのそれぞれは複数のエッジを有し、前記手段は、前記組の第1の前記周波数クロックを選択し、出力参照クロックとして前記選択された周波数クロックを出力し、第2の前記周波数クロックを選択するように切り替え、前記出力参照クロックの全てのエッジは、前記切り替えの前後の両方で前記未処理の参照クロックの複数のエッジと時間が合わせられるように、前記出力参照クロックとして前記第2の選択された周波数クロックを出力し、
前記手段は、前記出力参照クロックのために前記相異なる周波数クロック間での選択を指示する入力周波数選択制御信号を受信し、前記出力参照クロックの前記選択を生じさせる出力周波数選択制御信号を、特定の時刻に同期して生成する、ように適合された手段を備え、
前記入力アキュムレータは、DPLL入力信号及び前記出力参照クロックを受信するように適合され、前記TDCは、DPLL出力信号及び前記出力参照クロックを受信するように適合され、
前記入力アキュムレータは、前記出力周波数選択制御信号に基づいて入力アキュムレータ出力信号を生成するように適合されている装置。 - 前記DPLLは更にデジタル制御発振器(DCO)を含み、前記DCOは、前記DPLL出力信号を出力し、前記出力参照クロックを受信するように適合される請求項25の装置。
- プロセッサ読み取り可能な命令を記憶する、非一時的なプロセッサ読み取り可能記憶媒体であって、
プロセッサ読み取り可能な命令の実行は、
(a)周波数コントローラに、プログラマブル周波数デバイスが出力参照クロックとして第1の周波数クロックの出力から、前記出力参照クロックとして第2の周波数クロックの出力へと切り替えるように、入力周波数選択制御信号を前記プログラマブル周波数デバイスへ送信させ、前記プログラマブル周波数デバイスは、未処理の参照クロックを受信し、前記未処理の参照クロックから前記第1の周波数クロック及び前記第2の周波数クロックを生成し、前記第2の周波数クロックの出力に切り替えるための出力周波数選択制御信号を、特定の時刻に同期して生成し、前記未処理の参照クロックは複数のエッジを有し、前記出力参照クロックは複数のエッジを有し、前記切り替えは、前記出力参照クロックの全てのエッジが、前記切り替えの前後の両方における前記未処理の参照クロックのエッジと時間が合わせられるように生じること
を目的とし、
前記プログラマブル周波数デバイスは、前記出力周波数選択制御信号に基づいてデジタル位相ロックループ(DPLL)に対して入力信号を生成するように構成されている入力アキュムレータに、前記出力参照クロックを提供する、非一時的なプロセッサ読み取り可能記憶媒体。 - プロセッサ読み取り可能な命令の実行はまた、
(b)パフォーマンス要求を決定し、前記決定に対応して、前記周波数コントローラに、(a)の前記入力周波数選択制御信号を送信させることを目的とする請求項27の非一時的なプロセッサ読み取り可能記憶媒体。
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