JP5418308B2 - 実装構造 - Google Patents
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Description
配線基板110内には、複数の配線層が絶縁層(符号略)を介して積層されている。配線基板110内には、複数の配線層として、少なくとも1つのグランド配線層111と少なくとも1つの信号配線層112と少なくとも1つの電源配線層113とが形成されている。
LSIの駆動電圧は低電圧化してきているが、システムLSI化により1チップあたりの消費電力は増加しており、各種配線にかかる抵抗による電力損失が大きくなってきている。大電力を要するLSIチップを実装する場合、配線基板にはグランド配線層及び電源配線層の厚膜化・太線化・短線化などにより、配線抵抗を下げる設計が必要となってきている。
配線設計にはノイズ特性や反射などの電気伝送特性や電力損失などを考慮する必要もある。
以上の理由から、配線基板の設計は益々複雑なものとなってきている。
特許文献4の図1には、LSIチップに電源給電パターン(12)を有する配線基板(11)を接続した構造が記載されている。
特許文献4では、半導体素子チップに2つの配線基板を接続しているので、部品点数が多く、小面積化に対応できない。
本発明はまた、半導体素子チップの改造を要することなく、高い放熱効果が得られる実装構造を提供することを目的とするものである。
前記配線基板は、当該配線基板を厚み方向に貫通して開孔されたスルーホールより大きい少なくとも1つの孔部を有し、当該孔部内に外部から前記半導体素子チップの外部接続端子に給電するための給電端子が挿入され、当該給電端子が絶縁材により前記孔部内に固定されたものである。
前記半導体素子チップは放熱端子を有するものであり、
前記配線基板は、当該配線基板を厚み方向に貫通して開孔されたスルーホールより大きい少なくとも1つの孔部を有し、当該孔部内に前記半導体素子チップの放熱端子から外部への放熱を行う外部放熱端子が挿入され、当該外部放熱端子が絶縁材により前記孔部内に固定されたものである。
本発明の第2の実装構造によれば、半導体素子チップの改造を要することなく、高い放熱効果が得られる実装構造を提供することができる。
図面を参照して、本発明に係る第1実施形態の実装構造について説明する。図1は、本実施形態の実装構造の断面図である。視認しやすくするため、各構成要素の縮尺は実際のものとは適宜異ならせてある。
配線基板10の一方の基板面(図示上面)に、半導体パッケージ20が実装されている。半導体パッケージ20はその底面に複数の外部接続端子21を有し、これら外部接続端子21が配線基板10に半田等の導電材を介して接合されている。配線基板10と半導体パッケージ20との間隙には、接合強化や異物流入防止等のために、アンダーフィル樹脂22が充填されている。アンダーフィル樹脂22は必須なものではない。
絶縁材32としては樹脂材が好ましい。絶縁材32としては任意の樹脂を使用できるが、アンダーフィル樹脂22と同じ樹脂を用いれば、使用する材料が少なくて済み、簡便である。
本実施形態において、金属製のネジ(固定部材)34により給電端子31と給電部材33とが互いに機械的に固定されている。給電端子31と給電部材33との固定態様については適宜設計できる。
給電端子31、給電部材33、及びネジ34の材質としては特に制限されず、大電流を流した場合の損失の少ない低抵抗材料が好ましい。これらの材質としては、低抵抗で加工が容易で安価なCuあるいはCu合金等の低抵抗材料が好ましい。
本明細書において、「低抵抗材料からなる部材」とは、材料自身の電気抵抗率が小さく、電気伝導率が大きいものを言う。さらに複数の部材を接続する部分で発生する接触抵抗が低く、総じて電気が流れやすいものを言う。
本実施形態において、複数の外部接続端子21(複数のグランド端子/信号端子21Aと複数の電源端子21B)は、互いに半田等による接合が可能な離間距離を保ち、かつ異なる種類の端子同士が接合時に接触しないよう、位置が設計されている。ただし、複数の電源端子21Bについては、端子同士が互いに結合されても構わない。
例えば、BGA構造のLSIパッケージでは、外部接続端子のピンピッチは通常0.8〜1.0mm、最も小さいもので0.5mmピッチである。0.5mmピッチで4ピンの電源端子21Bが四角状に配置されたものでは、電源端子21Bの群の面積は0.5mm×0.5mm=0.25mm2となる。この場合、孔部30の径は0.5mm程度、面積は0.25mm2程度となる。これは最も小さく見積もったときの値である。実際には、これよりピン数は多くなるので、孔部30の径は0.5mm以上となる。
配線基板10に厚み方向に貫通して開孔されたスルーホールより大きい孔部30が設けられ、孔部30内に外部から半導体パッケージ20の複数の電源端子21Bに給電するための給電端子31が挿入されているので、電力損失の大きい半導体パッケージ20の複数の電源端子21Bに対して、給電端子31から配線層を介さずに直接大きな電力を供給することができる。
本実施形態では、給電端子31及び給電部材33として低抵抗材料を使用できるので、配線基板10内に電源配線層を設ける必要がないこと、及び配線基板10内の配線層数を低減できることと合わせて、全体的な電力損失を大幅に少なくできる。
図面を参照して、本発明に係る第2実施形態の半導体素子チップの実装構造について説明する。図2は、本実施形態の実装構造の断面図である。視認しやすくするため、各構成要素の縮尺は実際のものとは適宜異ならせてある。第1実施形態と同じ構成要素については同じ参照符号を付して説明を省略する。
本実施形態においても、給電端子31に、外部から給電端子31に給電するための給電部材33が取り付けられている。本実施形態においても、金属製のネジ(固定部材)34により給電端子31と給電部材33とが互いに機械的に固定されている。
半導体パッケージ40には複数の外部接続端子42が設けられており、半導体パッケージ40の側方から延びた複数の外部接続端子42Aがグランド配線層11に接続される複数のグランド端子と信号配線層12に接続される複数の信号端子とされ、半導体パッケージ40の底面に取り付けられた上記専用端子からなる外部接続端子42Bが給電端子31に接続される複数の電源端子とされている。本実施形態において、複数の電源端子42Bは、半導体パッケージ40の底面中央部にかためて配置されている。
本実施形態においても、配線基板10に開孔された孔部30は半導体パッケージ40の複数の電源端子42Bの群の直下に開孔されており、複数の電源端子42Bの群と給電端子31とが半田等により接続されている。
本実施形態においても、樹脂材等の絶縁材32で給電端子31を孔部30に固定し、給電端子31及び給電部材33の取付け強度を確保している。
本実施形態においても、第1実施形態と同様の効果が得られる。
図面を参照して、本発明に係る第3実施形態の半導体素子チップの実装構造について説明する。図3は、本実施形態の実装構造の断面図である。視認しやすくするため、各構成要素の縮尺は実際のものとは適宜異ならせてある。第2実施形態と同じ構成要素については同じ参照符号を付して説明を省略する。
本実施形態においても、孔部30はスルーホールより大きいものであり、複数の外部接続端子52Bの郡の径とほぼ同じ径で開孔されている。SOPやQFPの場合、ピンピッチは0.5mm程度が最小であるので、第1実施形態と同様、孔部30の径は0.5mm以上となる。
給電端子31と外部接続端子52Bとは半田等の導電材53を介して接合されている。
本実施形態においても、第1実施形態と同様の効果が得られる。
図面を参照して、本発明に係る第4実施形態の半導体素子チップの実装構造について説明する。図4は、本実施形態の実装構造の断面図である。視認しやすくするため、各構成要素の縮尺は実際のものとは適宜異ならせてある。
配線基板60の一方の基板面(図示上面)に、半導体パッケージ70が実装されている。半導体パッケージ70はその底面に複数の外部接続端子71を有し、これら外部接続端子71が配線基板60に半田等の導電材を介して接合されている。配線基板60と半導体パッケージ70との間隙には、接合強化や異物流入防止等のために、アンダーフィル樹脂22が充填されている。アンダーフィル樹脂22は必須なものではない。
図中、複数のグランド端子/信号端子の群に符号71Aを付し、複数の放熱端子(電源端子)の群に符号71Bを付してある。本実施形態において、複数の放熱端子(電源端子)71Bは半導体パッケージ70の底面中央部にかためて配置されており、その周りに複数のグランド端子/信号端子71Aが配置されている。
絶縁材82としては樹脂材が好ましい。絶縁材82としては任意の樹脂を使用できるが、アンダーフィル樹脂22と同じ樹脂を用いれば、使用する材料が少なくて済み、簡便である。
外部放熱端子(給電端子)81、第1の放熱部材(給電部材)83、及びネジ84の材質としては特に制限されず、大電流を流した場合の損失の少なく、熱伝導率が高く放熱効果の高い低抵抗材料が好ましい。これらの材質としては、低抵抗で熱伝導率が高く加工が容易で安価なCuあるいはCu合金等の低抵抗材料が好ましい。
例えば、BGA構造のLSIパッケージでは、端子のピンピッチは通常0.8〜1.0mm、最も小さいもので0.5mmピッチである。0.5mmピッチで4ピンの放熱端子(電源端子)71Bが四角状に配置されたものでは、放熱端子(電源端子)71Bの群の面積は0.5mm×0.5mm=0.25mm2となる。この場合、孔部80の径は0.5mm程度、面積は0.25mm2程度となる。これは最も小さく見積もったときの値である。実際には、これよりピン数は多くなるので、孔部80の径は0.5mm以上となる。
本実施形態では、配線基板60内の電源配線層は必須ではないが、配線基板60内に電源配線層を設け、給電端子である外部放熱端子81と電源配線層とを併用しても構わない。この場合でも、電源配線層数は従来よりも少なくでき、電力損失の低減及び基板設計の容易化の効果は得られる。
本発明は、放熱端子71Bがグランド端子であり、外部放熱端子81が放熱機能を有するグランド接続端子であり、第1の放熱部材83が放熱機能を有するグランド接続部材である場合にも適用できる。この場合は、配線基板内に電源配線層は必要である。
本発明は上記態様に限らず、本発明の趣旨を逸脱しない範囲内において適宜設計変更が可能である。
10 配線基板
11 グランド配線層
12 信号配線層
20 半導体パッケージ
21 外部接続端子
21A グランド端子/信号端子
21B 電源端子
30 孔部
31 給電端子
32 絶縁材
33 給電部材
40 半導体パッケージ
41 半導体素子チップ
42 外部接続端子
42A グランド端子/信号端子
42B 電源端子
50 半導体パッケージ
51 半導体素子チップ
52 外部接続端子
52A グランド端子/信号端子
52B 電源端子
60 配線基板
61 グランド配線層
62 信号配線層
70 半導体パッケージ
71A 外部接続端子(グランド端子/信号端子/電源端子)
71B 放熱端子
80 孔部
81 外部放熱端子
82 絶縁材
83 第1の放熱部材
90 第2の放熱部材
Claims (5)
- 少なくとも1つのグランド配線層と少なくとも1つの信号配線層とを含む複数の配線層を備えた配線基板の一方の基板面に少なくとも1つの半導体素子チップが実装された実装構造であって、
前記配線基板は、当該配線基板を厚み方向に貫通し、前記半導体素子チップの外部接続端子の径以上の径で開孔された少なくとも1つの孔部を有し、当該孔部内に外部から前記半導体素子チップの外部接続端子に給電するための給電端子が挿入され、当該給電端子が絶縁材により前記孔部内に固定され、内部に電源配線層を有していない
ことを特徴とする実装構造。 - 前記孔部は前記半導体素子チップの前記外部接続端子の直下に開孔された請求項1に記載の実装構造。
- 前記絶縁材が樹脂材である請求項1又は2に記載の実装構造。
- 前記給電端子に、外部から当該給電端子に給電するための給電部材が取り付けられた請求項1〜3のいずれかに記載の実装構造。
- 前記給電端子及び前記給電部材が低抵抗材料からなる請求項4に記載の実装構造。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2010050170A JP5418308B2 (ja) | 2010-03-08 | 2010-03-08 | 実装構造 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2010050170A JP5418308B2 (ja) | 2010-03-08 | 2010-03-08 | 実装構造 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2011187605A JP2011187605A (ja) | 2011-09-22 |
JP5418308B2 true JP5418308B2 (ja) | 2014-02-19 |
Family
ID=44793569
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2010050170A Expired - Fee Related JP5418308B2 (ja) | 2010-03-08 | 2010-03-08 | 実装構造 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP5418308B2 (ja) |
Families Citing this family (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP5523491B2 (ja) * | 2012-02-24 | 2014-06-18 | 三菱電機株式会社 | 機電一体型駆動装置 |
JP2018101661A (ja) * | 2016-12-19 | 2018-06-28 | 新電元工業株式会社 | 実装基板及び発熱部品実装モジュール |
CN109801786B (zh) * | 2018-12-05 | 2024-04-16 | 深圳市法拉第电驱动有限公司 | 一种母线电容、电容盒、控制器组件及电动汽车 |
Family Cites Families (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH05218218A (ja) * | 1992-02-05 | 1993-08-27 | Matsushita Electric Ind Co Ltd | 電子部品パッケージおよびその実装方法 |
JP2001110951A (ja) * | 1999-10-08 | 2001-04-20 | Hitachi Ltd | 半導体装置およびその製造方法 |
JP2003338577A (ja) * | 2002-05-21 | 2003-11-28 | Murata Mfg Co Ltd | 回路基板装置 |
JP2005064028A (ja) * | 2003-08-12 | 2005-03-10 | Ngk Spark Plug Co Ltd | 配線基板 |
JP2006179606A (ja) * | 2004-12-21 | 2006-07-06 | Nitto Denko Corp | 配線回路基板 |
JP2009176996A (ja) * | 2008-01-25 | 2009-08-06 | Toshiba Corp | 高周波回路基板 |
JP2009283211A (ja) * | 2008-05-20 | 2009-12-03 | Oki Semiconductor Co Ltd | ソケットおよびそれを用いた検査装置並びに半導体装置の製造方法 |
-
2010
- 2010-03-08 JP JP2010050170A patent/JP5418308B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JP2011187605A (ja) | 2011-09-22 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20130207 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20130718 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20130730 |
|
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TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
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A61 | First payment of annual fees (during grant procedure) |
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